KR100620155B1 - 메모리 엘리먼트의 전기 저항이 정보 유닛을 나타내고 자계에 의해 영향받을 수 있는, 메모리 셀 시스템 및 그 제조 방법 - Google Patents

메모리 엘리먼트의 전기 저항이 정보 유닛을 나타내고 자계에 의해 영향받을 수 있는, 메모리 셀 시스템 및 그 제조 방법 Download PDF

Info

Publication number
KR100620155B1
KR100620155B1 KR1020017000576A KR20017000576A KR100620155B1 KR 100620155 B1 KR100620155 B1 KR 100620155B1 KR 1020017000576 A KR1020017000576 A KR 1020017000576A KR 20017000576 A KR20017000576 A KR 20017000576A KR 100620155 B1 KR100620155 B1 KR 100620155B1
Authority
KR
South Korea
Prior art keywords
memory
layer
memory element
contact
line
Prior art date
Application number
KR1020017000576A
Other languages
English (en)
Other versions
KR20010053525A (ko
Inventor
베른트 괴벨
헤르만 야콥스
지그프리트 슈바르츨
에머리히 베르타그놀리
Original Assignee
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 아게 filed Critical 인피니언 테크놀로지스 아게
Publication of KR20010053525A publication Critical patent/KR20010053525A/ko
Application granted granted Critical
Publication of KR100620155B1 publication Critical patent/KR100620155B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)

Abstract

본 발명에 따르면, 메모리 셀은 메모리 엘리먼트 및 트랜지스터를 포함한다. 상기 메모리 엘리먼트의 전기 저항은 정보 유닛을 나타내고 자계에 의해 영향받을 수 있으며, 상기 트랜지스터는 정보 판독 동안 메모리 셀들 중 해당 메모리 셀이 선택될 수 있도록 한다. 정보의 기록시 메모리 엘리먼트의 영역에서 교차하고 자계를 발생시키는 기록 라인(SLa) 및 비트 라인(Ba)이 제공된다. 상기 메모리 엘리먼트 및 트랜지스터는 직렬로 연결될 수 있다. 상기 메모리 셀은 비트 라인(Ba)과 메모리 셀을 위한 공통 전압 단자 사이에 접속될 수 있다. 상기 메모리 셀은 비트 라인(Ba)과 기록 라인(SLa) 사이에 접속될 수 있다. 상기 기록 라인(SLa)은 트랜지스터를 제어하는 게이트 라인(GLa)과 일치할 수 있다. 상기 트랜지스터는 평면 또는 수직으로 형성될 수 있다. 상기 메모리 엘리먼트 및 트랜지스터는 서로 나란히 또는 층층이 배치될 수 있다.

Description

메모리 엘리먼트의 전기 저항이 정보 유닛을 나타내고 자계에 의해 영향받을 수 있는, 메모리 셀 시스템 및 그 제조 방법 {STORAGE CELL SYSTEM IN WHICH AN ELECTRIC RESISTANCE OF A STORAGE ELEMENT REPRESENTS AN INFORMATION UNIT AND CAN BE INFLUENCED BY A MAGNETIC FIELD, AND METHOD FOR PRODUCING SAME}
본 발명은 메모리 엘리먼트의 전기 저항이 정보 유닛을 나타내고 자계에 의해 영향받을 수 있는, 메모리 셀 시스템 및 그 제조 방법에 관한 것이다.
자계에 의해 영향받을 수 있는 전기 저항을 갖는 엘리먼트가 존재한다. 여기에 소위 GMR 엘리먼트가 속하는데, 상기 엘리먼트는 적어도 두 개의 강자성층 및 그 사이에 배치된 비자성층을 가지며 소위 GMR(giant magnetoresistive)효과, 다시 말해 거대 자기저항 효과(giant magnetroresistive effect)를 나타낸다. GMR 효과란, GMR 엘리먼트의 전기 저항이 양 강자성층에서의 자화가 같은 방향으로 또는 서로 반대 방향으로 배향되는지에 따라 좌우된다는 것을 말한다. 자계에 의해 한 층 또는 양 층의 자화 방향이 변화될 수 있으며, 그 결과 GMR 엘리먼트의 전기 저항이 변경될 수 있다. 메모리 엘리먼트층 평면에 수직인 전류 흐름(CPP(current perpendicular to plane)-구성)의 경우 상기 GMR 엘리먼트는 메모리 엘리먼트층의 평면에 평행한 전류 흐름(CIP(current in plane)-구성)의 경우와는 상이한 전기 저항 및 자기 저항 효과를 갖는다(F.W. Patten 등, Overview of the DARPA Non-Volatile Magnetic Memory Program, IEEE 1996, 1-2 페이지 참조).
비자성층이 전도성일 경우, SV-(spin valve) 효과로 언급된다. 비자성층이 절연층일 경우, ST(spin tunneling)- 또는 TMR(tunneling magnetoresistance) 효과(Patten 등의 상기 문헌 참조)로 언급된다.
2개의 강자성층을 관통하는 한 필드에 의해 양 층의 자화 방향을 같은 방향으로 또는 반대방향으로 배향시키기 위해서는, 임계 필드, 다시 말해 자화 방향을 변경하는데 필요한 가장 작은 필드는 각 층에 대하여 상이하다. 임계 필드의 크기는 재료 선택, 층의 두께, 층의 증착시 자계의 크기 및 방향, 그리고 층 증착시 온도에 의해 영향받을 수 있다(J.S.Moodera 등, J.Appel.Phys. 79(8) 1996, 4724 내지 4729 페이지). 강자성층의 임계 필드에 영향을 미치기 위한 다른 가능성은 반강자성층을 강자성층에 인접하도록 배치하는 것인바, 상기 반강자성층은 강자성층의 자화 방향을 사실상 고정시킴으로써 상기 강자성층의 임계 필드를 효과적으로 증가시킨다.
D.D.Tang 등, IEDM 95, 997 내지 999페이지, 그리고 D.D.Tang 등, IEEE Trans. on Magnetics, 제 31권, 6번, 1995, 3206 내지 3208 페이지에는 상기와 같은 GMR 엘리먼트가 메모리 셀 시스템 내에서 메모리 엘리먼트로서 사용되는 것이 제안되어 있다. 상기 메모리 엘리먼트의 제 1 강자성층의 자화 방향은 인접한 반강자성층에 의해 고정된다. 제 2 강자성층의 자화 방향은 제 2 층의 임계 필드 보다 더 큰 자계에 의해 변경될 수 있으며, 이때 제 1 층의 자화 방향은 변경되지 않는다. 각각의 메모리 엘리먼트가 별도로 프로그래밍될 수 있기 위하여, 메모리 엘리먼트의 영역에서 교차되는 기록 라인이 제공된다. 상기 메모리 엘리먼트의 프로그래밍을 위해, 2개의 관련 기록 라인을 통해 인가된 전류에 의하여 자계가 형성된다. 양 기록 라인의 자계의 중첩만이 제 2 강자성층의 자화방향을 변화시키는데 필요한 최소한의 강도를 초과하도록 전류의 세기가 조절된다. 메모리 엘리먼트는 직렬로 연결된다. 각각 하나의 열은 비트 라인을 형성한다. 기록 라인은 비트 라인 및 메모리 엘리먼트에 대해 전기적으로 절연된다. 메모리 셀을 판독하기 위해, 즉 메모리 엘리먼트의 제 2 층의 자화 방향을 검출하기 위해, 우선 대응 비트 라인을 통해 판독 전류가 공급되고 비트라인에서의 전체 전압강하가 측정된다. 그 후, 2개의 기록 라인이 제 2 층의 임계 필드보다 큰 자계를 생성시킨다. 자계의 방향이 최초의, 다시 말해 제 2 층의 정보 유닛을 나타내는 자화 방향과 일치할 경우, 비트 라인에서의 전체 전압은 변경되지 않는다. 만일 일치하지 않는다면, 자계가 제 2 층의 자화 방향을 변경시킴으로써, 전체 전압이 변경된다.
S. Tehrani 등, IEDM 96, 193 ff에는 메모리 엘리먼트로서 상이한 두께의 강자성층을 갖는 GMR 엘리먼트가 사용된다는 것이 공지되어 있다. 정보를 기록하기 위한 자계는 양 강자성층 중 더 두꺼운 강자성층의 자화 방향을 변경시키기 위해 필요한 최소 강도를 초과하도록 그 크기가 정해진다. 판독, 다시 말해 더 두꺼운 층의 자화 방향을 측정하기 위해, 더 얇은 층을 자화시키지만 더 두꺼운 층을 반대 방향으로 자화시키지는 않는 자계가 설정된다. 그리고 비트 라인에서의 관련 전압이 측정된다. 이어서, 더 얇은 층을 반대 방향으로 자화시키는 자계가 형성되고, 비트 라인에서의 관련 전압이 측정된다. 전압차의 부호로부터 더 두꺼운 층의 자화 방향을 알 수 있다. 더 두꺼운 강자성층의 자화는 판독에 의해 영향받지 않는다.
두 개의 연속적으로 측정된 전압을 비교하는 판독 과정은 증가된 회로 비용을 요구하고 긴 시간이 소요된다.
US 5 640 343 에는 메모리 엘리먼트가 x-y 그리드(grid)에 배치되어 있는 MRAM 셀 구성이 공지되어 있다. 제 1 라인은 제 2 라인에 대해 수직으로 연장된다. 메모리 엘리먼트가 각각 제 1 라인 중 하나와 제 2 라인 중 하나 사이에 접속된다. 각각의 메모리 엘리먼트에 대해 다수의 평행한 전류 경로가 존재하는데, 상기 전류 경로에 의해 정확한 저항 측정이 보다 어려워진다.
US 5 173 873 에는 메모리 엘리먼트가 두 개의 강자성층 사이에 배치된 자기 저항층을 갖는, MRAM 셀 구성이 공지되어 있다. 하나의 강자성층의 자화 방향은 외부 자계에 의해 변경된다. 다른 강자성층은 더 높은 보자력(coercive force)을 가지며 그것의 자화 방향은 자계에 의해 변경되지 않는다. 자계는 메모리 엘리먼트를 통과하여 연장되는 라인에 의해 형성된다. 라인을 통한 전류 흐름의 부호는 정보 유닛 0 또는 1 중 어떤 것이 메모리 엘리먼트에 기록되는지를 결정한다. 상기 라인은 기록시 다른 메모리 엘리먼트들 중 메모리 엘리먼트를 선택하는 트랜지스터에 의해 기록 라인에 접속된다. 정보의 기록 및 판독을 위해 각 메모리 엘리먼트당 다수의 트랜지스터 및 다수의 라인이 제공되며, 다른 메모리 엘리먼트들 중 메모리 엘리먼트를 선택한다. 이러한 MRAM 셀 구성의 단점은 각 메모리 엘리먼트당 제공된 다수의 트랜지스터 및 라인 때문에 그것의 패킹 밀도가 낮아진다는데 있다.
본 발명의 목적은 메모리 엘리먼트의 전기 저항이 정보 유닛을 나타내고 자계에 의해 영향받을 수 있으며, 정보가 저렴한 비용으로 또는 빠른 속도로 판독될 수 있는 메모리 셀 시스템을 제공하는데 있다. 또한 이러한 메모리 셀 시스템을 위한 제조 방법이 제시된다.
상기 목적은 청구항 제 1 항에 따른 메모리 셀 시스템 및 제 11항에 따른 방법에 의해 달성된다. 본 발명의 실시예는 종속항에 제시된다.
본 발명에 따른 메모리 셀 시스템은 메모리 셀을 포함하며, 상기 메모리 셀은 각각 그 전기 저항이 정보 유닛을 나타내고 자계에 의해 영향받을 수 있는 메모리 엘리먼트 및 하나의 트랜지스터를 포함한다. 상기 트랜지스터는 정보의 판독 동안 메모리 셀들 중 관련 메모리 셀을 선택할 수 있게 한다.
상기 트랜지스터는 메모리 셀의 선택을 가능하게 하기 때문에, 판독될 메모리 셀의 저항을 검출하기 위해 두 개의 전압을 측정할 필요는 없다. 다른 메모리 셀은 전압에 어떠한 영향도 미치지 않는다. 이에 따라, 판독 시간 및 회로 비용이 감소된다. 큰 셀 어레이는 저항측정의 신뢰성에 대해 나쁜 영향을 미치지 않는다.
메모리 셀은 비트 라인에 접속된다. 상기 비트 라인 중 하나를 따라 서로 인접한 메모리 셀은 서로 직렬로 연결되지 않는다. 메모리 셀 중 하나를 판독하기 위해 관련 트랜지스터는 비트 라인에 대해 횡방향으로 연장된 게이트 라인에 의해 구동되고 메모리 엘리먼트의 저항은 관련 비트 라인의 전류 또는 전압으로부터 측정된다. 메모리 엘리먼트는 비트 라인의 부분으로서 직렬로 연결되지 않기 때문에, 판독될 메모리 셀 만이 관련 비트 라인의 전류 또는 전압에 영향을 미친다. 나머지 메모리 셀은 전류 또는 전압에 영향을 미치지 않는다.
종래기술에서 메모리 셀은 종종 직렬로 연결된다. 측정될 전류는 단지 판독되는 메모리 셀을 통해서만 흐르는 것이 아니기 때문에, 상기 전류는 다른 메모리 셀에 의해 감소된다. 이러한 전류의 감소에 의해, 적은 수의 직렬 연결된 메모리 셀들에 대해 감지 증폭기(sense amplifier)가 제공되어야만 한다. 이는 더 큰 표면을 필요로 한다.
본 발명의 범주에 제시된 회로 설계의 장점은 전류가 다른 메모리 셀을 통해 흐르지 않기 때문에 불필요하게 감소되지 않는다는데 있다. 또한 더 적은 수의 감지 증폭기가 필요하기 때문에, 메모리 셀 시스템의 특히 높은 패킹 밀도가 달성될 수 있다.
본 발명에 따른 회로 구성에 있어서, 비트 라인에 대해 횡방향으로 연장되고 메모리 엘리먼트의 영역에서 비트 라인과 교차하는 기록 라인이 제공된다. 메모리 엘리먼트는 교차되는 기록 라인과 비트 라인의 하부, 상부 또는 중간에 배치될 수 있다. 메모리 셀의 프로그래밍을 위해, 한 전류는 관련 기록 라인을 통해, 그리고 한 전류는 관련 비트 라인을 통해 공급된다. 여기서, 전류는 자계를 형성하며, 상기 자계는 나머지 메모리 셀에서 보다 상기 메모리 셀에서 더 크다. 상기 메모리 셀에서의 자계는 가능한 한 커야하기 때문에, 비트 라인 및 기록 라인이 가능한한 메모리 엘리먼트 가까이에 배치되는 것이 바람직하다.
교차되는 기록 라인과 비트 라인에 의해 다른 메모리 셀 중에서 프로그래밍될 메모리 셀이 선택될 수 있다. US 5 173 873과 달리, 판독 동안 상기 메모리 셀은 선택을 위한 트랜지스터를 필요로 하지 않음으로써, 더 큰 패킹 밀도가 구현될 수 있다.
공정의 단순화 및 패킹 밀도의 증가를 위해, 트랜지스터의 게이트 전극은 게이트 라인의 부분인 것이 바람직하다.
트랜지스터는 예컨대 평면으로 형성될 수 있다. 이는 트랜지스터 제조를 위한 표준 기술이 적용될 수 있다는 장점을 제공한다. 패킹 밀도를 높이기 위해, 비트 라인을 따라 인접한 메모리 셀의 트랜지스터가 한 쌍을 이루어 공통의 소스/드레인 영역을 갖는 것이 바람직하다.
메모리 셀 시스템의 패킹 밀도를 높이기 위해, 트랜지스터는 수직으로 형성될 수 있다.
메모리 셀은 공통 전압 단자에 접속될 수 있다. 상기 메모리 셀의 판독 동안 전류는 전압 단자와 비트 라인 사이에서 메모리 셀을 통해 흐른다.
대안으로서, 판독 동안 전류가 관련 기록 라인과 관련 비트 라인 사이에서 판독될 메모리 셀을 통해 흐르도록 메모리 셀이 기록 라인에 접속될 수 있다.
라인의 수를 감소시키고 패킹 밀도를 증가시키기 위해, 기록 라인 및 게이트 라인이 일치하는 것이 바람직하다. 이는 특히 메모리 셀이 공통 전압 단자에 접속될 경우 가능해진다. 표준 기술에서 게이트 전극은 게이트 유전체의 형성 직후 형성되기 때문에, 게이트 전극이 게이트 라인의 부분일 경우 우선 게이트 라인이 형성되고 이후 공정 단계에서 게이트 라인에 인접하도록 기록 라인이 형성되는 것이 바람직하다. 이 경우, 기록 라인 및 게이트 라인을 위해 상이한 재료가 사용될 수 있다. 대안으로서, 기록 라인 및 게이트 라인은 하나의 단계에서 공통 라인으로 형성된다.
인접한 비트 라인에 있어서 유사한 백그라운드 노이즈(background noise)를 필터링하기 위해, 메모리 셀 시스템은 폴디드(folded) 비트 라인을 갖는 것이 바람직하다. 폴디드 비트 라인의 경우, 메모리 셀의 판독 동안, 대응 비트 라인과 인접한 비트 라인의 전류 또는 전압 사이에 차이가 형성된다. 인접한 비트 라인의 전류 또는 전압은 단지 배경 잡을이기 위하여, 메모리 셀에 관련된 게이트 라인은 인접한 비트 라인에 전기적으로 접속된 임의의 메모리 셀에는 전기적으로 접속되지 않는 것이 필요하다.
공정 단순화를 위해 폴디드 비트 라인이 제공되는 것이 바람직하다. 소위 개방(open) 비트 라인이 언급된다.
트랜지스터가 수직 트랜지스터로 형성될 경우, 트랜지스터의 제 1 소스/드레인 영역이 채널 영역 위에 배치되어 있는 반도체 구조물이 형성될 수 있다. 트랜지스터의 제 2 소스/드레인 영역은 채널 영역의 하부 또는 채널 영역에 대해 대각선 아래로 오프셋(offset)되어 배치될 수 있다. 게이트 라인은 상기 반도체 구조물의 적어도 하나의 제 1 측벽에 배치된다.
패킹 밀도를 증가시키기 위해, 게이트 라인에 인접한 게이트 라인은 제 1 측벽에 대향하는 제 2 측벽에 배치되는 것이 바람직하다. 이 경우, 채널 영역에서, 채널 형성을 방지하는 엘리먼트가 제 2 측벽에 인접해 있다. 이는 인접한 게이트 라인이 트랜지스터를 구동하는 것을 방지한다.
대안으로서, 게이트 전극은 예컨대 제 1 측벽 및 제 2 측벽에 배치될 수 있다.
채널 형성을 방지하는 엘리먼트는 패킹 밀도를 증가시키기 위해 예컨대 채널-스톱 영역일 수 있다. 상기 채널-스톱 영역은 채널 영역과 동일한 도전형(conductive type)에 의해 도핑되지만, 더 높은 도펀트 농도를 갖는다. 상기 채널-스톱 영역은 예컨대 경사 주입 또는 재료로부터 나온 도펀트의 확산에 의해 형성될 수 있다.
채널 형성을 방지하는 엘리먼트는 패킹 밀도를 증가시키기 위해 예컨대 바람직하게 스페이서형 절연 구조물의 형태로 형성될 수 있다.
반도체 구조물을 형성하기 위해 기판 또는 상기 기판 위에 배치된 층 내에 트렌치가 형성됨으로써, 반도체 구조물은 스트립 형태로 형성된다. 게이트 라인은 트렌치 내에 형성된다. 상기 반도체 구조물은 게이트 라인을 따라 서로 인접한 메모리 셀의 부분이다. 상기 게이트 라인이 반도체 구조물의 제 1 소스/드레인 영역 사이에 채널을 형성하지 않기 때문에, 인접한 제 1 소스/드레인 영역 사이에는 채널 형성을 방지하는 추가적인 엘리먼트가 배치될 수 있다.
대안으로서, 각각의 메모리 셀을 위해 반도체 구조물이 형성된다. 이때 기판 또는 상기 기판 위에 배치된 층에는 격자형 홈이 제 1 트렌치 및 상기 제 1 트렌치에 대해 횡방향으로 연장된 제 2 트렌치의 형태로 형성됨으로써, 반도체 구조물은 육면체형으로 형성된다. 게이트 라인은 격자형 홈, 예컨대 제 1 트렌치 내에, 그리고 제 1 트렌치를 따라 형성된다. 상기 게이트 라인을 따라 인접한 반도체 구조물 사이에서, 예컨대 제 2 트렌치 내의 격자형 홈 내에 절연 구조물이 형성되며, 상기 절연 구조물은 채널 형성을 방지한다.
마찬가지로 격자형 홈 내의 게이트 전극은 게이트 라인을 따라 인접한 반도체 구조물 사이에 배치될 수 있다. 이 경우, 게이트 라인은 반도체 구조물을 환형방식(annular manner)으로 둘러싼다. 이러한 구성은 트랜지스터에 의해 채널 폭을 확대하고 전류 강도를 증가시키기 위해 바람직하다. 게이트 라인에 대해 횡방향으로 인접한 반도체 구조물을 상이한 게이트 라인에 의해 구동될 수 있기 때문에, 서로 인접한 게이트 라인은 제 1 트렌치 중 하나를 공유한다. 패킹 밀도를 증가시키기 위해 제 1 트렌치 내에 배치된 게이트 라인의 부분들은 스페이서형인 것이 바람직하다.
게이트 라인이 단지 반도체 구조물의 제 1 측벽에 배치되고 폴디드 비트 라인 위에 제공될 경우, 패킹 밀도를 증가시키기 위해 서로 인접한 게이트 라인이 트렌치 중 하나에 함께 배치되는 것이 바람직하다. 이 경우, 채널 형성을 방지하는 엘리먼트가 게이트 라인이 배치되는 트렌치의 제 1 측벽 및 제 2 측벽에 교대로 인접한다. 패킹 밀도를 증가시키기 위해, 게이트 라인이 스페이서형인 것이 바람직하다. 폴디드 비트 라인이 제공되지 않을 경우, 공정 단순화를 위해 게이트 라인이 트렌치를 채우는 것이 바람직하다.
메모리 엘리먼트로서 전기 저항이 자계에 의해 영향받을 수 있는 엘리먼트가 적합하다.
자계를 가로질러 이동하는 전자들에 대해 소위 로렌쯔의 힘이 이동 방향에 대해 수직으로 작용한다. 메모리 엘리먼트로서, 층의 한 측면에 전자가 제공되도록 로오렌쯔의 힘이 기능하는 재료로 이루어진 층이 사용될 수 있다. 자계가 없는 층의 전기 저항과 비교해 볼 때, 자계는 층의 전류 흐름에 대해 수직인 유효 횡단면을 축소시키고, 따라서 전기 저항이 증대될 수 있다.
메모리 엘리먼트로서 소위 이방성 자기 저항 효과(anisotropic magnetroresistance effect)를 나타내는 재료로 이루어진 층이 제공될 수 있다. 이러한 효과는 재료의 특성이며, 그리고 이러한 효과에 의해 전기 저항의 크기는 자계가 전류 흐름에 대해 수직인지 또는 평행한지에 좌우된다.
본 발명의 범주에서 메모리 엘리먼트는 GMR 엘리먼트이다. 또한 TMR 엘리먼트가 사용될 수도 있다.
예컨대, 메모리 엘리먼트는, 자화 방향의 변경을 위해 제 1 임계 필드를 필요로 하는 제 1 자성층 및 자화 방향의 변경을 위해 제 2 임계 필드를 필요로 하는 제 2 자성층을 포함하며, 두 개의 자성층은 비자성층에 의해 서로 분리된다. 상기 비자성층은 예컨대 유전성이거나 또는 전도성일 수 있다. 자성층 중 하나의 자화 방향을 고정하기 위해 반강자성층을 배치하는 것과 같은, 메모리 엘리먼트의 구성을 형성하기 위한 대안적인 가능성은 본 명세의 도입부에 제시된 예컨대 종래 기술에서 나타난다. 상기 자성층은 예컨대 강자성층이다.
메모리 엘리먼트에 의해 전류 흐름은 메모리 엘리먼트 층의 평면에 대해 수직(CPP 구성) 또는 평행(CIP 구성)하게 흐를 수 있다.
프로그래밍을 위해 형성된 자계는 전체 메모리 엘리먼트에 균일하게 미칠 필요가 없기 때문에, 자성층의 치수는 각각의 층이 각각 단지 하나의 자성 도메인을 포함하도록 제공되는 것이 바람직하다. 도메인 내에서 자성층은 실질적으로 균일하다. 자계가 층의 대부분에 미치는 경우, 전체 도메인의 자화방향과 따라서 전체 층의 자화 방향은 변경된다. 추가적인 장점은 이러한 메모리 엘리먼트의 저항이 명확한 값을 갖는다는 것이다. 이에 대조적으로, 상기 층이 다수의 도메인을 포함할 경우, 저항은 도메인의 상이한 자화 방향에 의해 변경될 수 있다. 또한 각각 단지 하나의 도메인을 포함하는 자성층을 갖는 메모리 엘리먼트의 스위칭 속도가 더 크다. 왜냐하면, 자화의 회전에 의해 자화 방향이 변경되기 때문이다. 각각 다수의 도메인을 포함하는 자성층을 갖는 메모리 엘리먼트에 있어서, 자화 방향의 변경은 자화의 회전 및 도메인 벽의 이동에 의해 이루어진다.
자성층을 위한 재료로는 예컨대 Ni, Fe, Co, Cr, Mn, Gd, Dy 및 NiFe, NiFeCo, CoFe, CoCrFe 및 MuBi, BiFe, CoSm, CoPt, CoMnB, CoFeB와 같은 합금이 적합하다. 비자성층을 위한 절연 재료로는 예컨대 Al2O3, MgO, NiO, HfO2, TiO2, NbC, SiO2 및 DLC(diamond-like carbon)가 적합하다. 비자성층을 위한 전도성 재료로는 예컨대 Cu 또는 Ag가 적합하다.
충분히 큰 임계 필드를 얻기 위해, 관련 자성층에 대해 높은 보자력을 갖는 재료가 사용될 수 있다. 자계내에서의 재료 증착 또는 자계내에서의 증착된 재료의 열처리에 의하여 마찬가지로 특히 큰 임계 필드가 야기될 수 있다.
자화의 우선 방향은 자계내에서 자성층이 증착 또는 열처리됨으로써 형성될 수 있다. 이러한 방식은 결정 이방성(crystal anisotropy) 및 단일축 이방성(uniaxial anisotropy)과 같은 물리적인 효과에 근거한다.
메모리 엘리먼트는 비자성층에 의해 서로 분리되며, 어느 한 층은 다른 층 위에 배치되는 2이상의 자성층을 갖는다.
메모리 엘리먼트는 트랜지스터 옆에 배치될 수 있다. 패킹 밀도를 증가시키기 위해, 메모리 엘리먼트는 트랜지스터의 위 또는 아래에 배치되는 것이 바람직하다.
메모리 엘리먼트가 트랜지스터의 위에 배치될 경우, 제 1 소스/드레인 영역에는 콘택이 배치될 수 있다. 상기 콘택 옆에 기록 라인이 배치될 수 있으며, 상기 기록 라인에는 절연체가 배치될 수 있다. 메모리 엘리먼트는 상기 절연체의 위에서, 그리고 상기 콘택의 위에서 인접하게 형성된다. 상기 메모리 엘리먼트 위에는 비트 라인이 형성될 수 있다.
상기 기록 라인에 배치된 절연체는 가능한 한 얇은 것이 바람직하다. 왜냐하면, 기록 라인이 메모리 엘리먼트에 끼치는 영향, 다시 말해 메모리 엘리먼트 위치에서의 기록 라인에 의해 형성된 자계가 가능한한 크기 때문이다. 절연체를 형성하기 위해, 콘택은 기록 라인과 달리 경화된 전도성 물질로 형성될 수 있다. 콘택 및 기록 라인을 형성하기 위해, 처음에는 상부면들이 같은 높이인 콘택과 기록 라인 형성 후, 상기 기록 라인은 콘택이 재료 경화에 의해 어느 정도 돌출할 때까지 화학 기계적 폴리싱에 의해 제거된다. 상기 기록 라인 및 콘택의 상부면은 상이한 높이에 놓인다. 절연체를 형성하기 위해 절연 재료가 증착되어, 화학 기계적 폴리싱에 의해 콘택의 상부면이 노출될때까지 평탄화된다. 상기 절연체의 두께는 기록 라인의 상부면의 높이와 콘택의 상부면의 높이 사이의 차이에 의해 좌우되며, 다시 말해 콘택이 얼마만큼 돌출하느냐에 좌우된다.
상기 콘택은 메모리 엘리먼트에 인접해야 하고 기록 라인은 상기 메모리 엘리먼트에 가능한 한 가깝게 배치되어야만 하기 때문에, 패킹 밀도를 증가시키기 위해 상기 콘택 및 기록 라인은 가능한한 가깝게 배치되는 것이 바람직하다. 이를 위해, 트랜지스터의 형성후 절연층이 형성될 수 있으며, 상기 절연층에는 콘택이 형성된다. 콘택에 부분적으로 중첩되는 스트립형 마스크에 의해 절연층은 콘택에 대해 선택적으로 에칭된다. 이어서, 전도성 재료가 증착되고 에칭되거나 또는 평탄화됨으로써, 기록 라인이 형성된다.
상기 기록 라인을 콘택으로부터 전기적으로 절연시키기 위해, 기록 라인의 형성 전에 분리층이 콘택의 적어도 노출된 면에 형성될 수 있다. 대안으로서, 콘택의 형성을 위해 적어도 하나의 콘택홀이 형성되며, 상기 콘택홀의 측면은 분리층을 가지며 이어서 전도성 재료에 의해 채워진다. 상기 분리층은 기록 라인의 형성시 절연층에 대해 선택적으로 에칭된다. 이는 비트 라인이 메모리 엘리먼트의 하부에 배치될 경우, 비트 라인에서도 유사하게 적용된다.
게이트 라인이 기록 라인과 일치해야만 할 경우, 기록 라인의 형성시 게이트 라인이 노출될때까지 절연층이 컷팅(cutting)된다.
콘택은 메모리 엘리먼트에 아래에서 접속되는 대신에, 측면에서 접촉될 수 있다. 이는 메모리 엘리먼트를 통한 전류 흐름이 그 층의 평면에 평행하게 흐르는 경우 특히 바람직하다. 상기 전류 흐름이 메모리 엘리먼트의 층의 평면에 대해 수직으로 흐르는 경우, 콘택이 메모리 엘리먼트가 형성된 뒤에 형성되면 우선 메모리 엘리먼트에 인접한 콘택 홀을 형성할 수 있다. 증착 및 에칭에 의해 콘택 홀의 측면에는 절연층이 형성되며, 상기 절연층은 메모리 엘리먼트의 제 1 자성층의 아래까지 연장된다. 전도성 재료의 증착에 의해 콘택 홀이 채워진다. 이어서, 전도성 재료는 콘택 홀이 형성될때까지 에칭되며, 상기 콘택 홀의 상부면은 제 1 자성층의 높이에 놓여있다. 제 2 자성층은 비트 라인에 의해 접촉된다.
메모리 셀 시스템은 특히 MRAM 메모리 셀 시스템으로서 사용될 수 있다.
이하에서 하나의 가능한 동작 방식이 설명된다.
메모리 셀의 프로그래밍을 위해 전류는 관련 기록 라인 및 관련 비트 라인을 통해 공급된다. 각 전류의 방향에 따라, 양 자성층 중 자기적으로 소프트(soft)한 층의 자화 방향은 자기적으로 하드(hard)하며 자화방향이 변하지 않는 층의 자화 방향에 대해 평행하거나 역평행하게 설정된다.
판독을 위해 트랜지스터는 관련 게이트 라인에 의해 구동되고 메모리 셀을 통해 전류가 공급되는데, 상기 전류는 비트 라인에서 판독된다. 상기 메모리 셀을 통한 전류 및 메모리 셀에서의 전압 강하는 메모리 엘리먼트의 전기 저항에 의해 좌우되는바, 상기 메모리 엘리먼트의 전기저항은 차례로 보다 소프트한 층의 자화 방향에 의해 좌우된다.
본 발명의 실시예는 하기의 도면에 의해 더 자세히 설명된다.
도 1a는 제 1층, 제 2층, 스트립형으로 도핑된 영역 및 제 1 마스크가 형성된 이후의 제 1 기판의 횡단면도,
도 1b는 도 1a의 공정 단계 이후의, 도 1a의 횡단면에 대해 수직인 제 1 기판의 횡단면도,
도 2는 트렌치, 반도체 구조물, 제 1 소스/드레인 영역, 채널 영역, 제 2 소스/드레인 영역 및 채널-스톱-영역이 형성된 이후의, 도 1a에 따른 횡단면도,
도 3a는 게이트 유전체, 게이트 라인, 제 1 절연층, 분리층, 콘택 및 기록 라인이 형성된 이후의, 도 2에 따른 횡단면도,
도 3b는 도 3a의 공정 단계 이후의, 도 1b에 따른 횡단면도,
도 3c는 트렌치, 콘택 및 제 2 마스크가 도시된, 제 1 기판의 조망도,
도 4a는 절연체, 제 1 자성층, 비자성층, 제 2 자성층, 제 2 절연층, 비트 라인 및 제 4 마스크가 형성된 이후의, 도 3a에 따른 횡단면도,
도 4b는 도 4a의 공정 단계 이후의, 도 3b에 따른 횡단면도,
도 4c는 제 1 MRAM 셀 구성의 회로도,
도 5a는 제 1층, 제 2층, 제 3층 및 제 1 마스크가 형성된 이후의, 제 2 기판의 횡단면도,
도 5b는 도 5a의 공정 단계 이후의, 도 5a의 횡단면도에 대해 수직인 제 2 기판의 횡단면도,
도 6a는 격자형 홈, 반도체 구조물, 게이트 유전체, 제 1 소스/드레인 영역, 채널 영역, 제 2 소스/드레인 영역 및 게이트 라인이 형성된 이후의, 도 5a에 따른 횡단면도,
도 6b는 도 6a의 공정 단계 이후의, 도 5b에 따른 횡단면도,
도 7a는 제 1 절연층, 분리층, 콘택, 기록 라인 및 제 2 절연층이 형성된 이후의, 도 6a에 다른 횡단면도,
도 7b는 도 7a의 공정 단계 이후의, 도 6b에 따른 횡단면도,
도 8a는 절연체, 메모리 엘리먼트, 제 3 절연층 및 비트 라인이 형성된 이후의, 도 7a에 따른 횡단면도,
도 8b는 도 8a의 공정 단계 이후의, 도 7b에 따른 횡단면도,
도 9는 절연층이 형성된 이후의, 제 3 기판의 조망도,
도 10은 제 1 절연 구조물, 제 1 소스/드레인 영역, 제 2 소스/드레인 영역, 채널 영역, 게이트 라인 및 에칭 스톱 구조물이 형성된 이후의, 제 3 기판의 횡단면도,
도 11a는 제 1 절연층, 분리층, 콘택 및 기록 라인이 형성된 이후의, 도 10에 따른 횡단면도,
도 11b는 도 11a의 공정 단계 이후의, 도 11a의 횡단면도에 대해 수직인 제 3 기판의 횡단면도,
도 12a는 절연체, 메모리 엘리먼트, 제 2 절연층 및 비트 라인이 형성된 이후의, 도 11a의 횡단면도,
도 12b는 도 12a의 공정 단계 이후의, 도 11b에 따른 횡단면도,
도 13은 제 1 마스크, 트렌치, 반도체 구조물, 제 1 소스/드레인 영역, 채널 영역, 제 2 소스/드레인 영역, 채널-스톱 영역, 게이트 유전체, 게이트 라인, 제 1 절연층, 기록 라인, 절연체, 제 2 금속층, 제 1 자성층, 유전체, 제 2 자성층, 제 3 금속층, 제 2 절연층 및 제 4 금속층이 형성된 이후의, 제 4 기판의 횡단면도,
도 14는 제 3 절연층, 제 4 절연층, 제 2 마스크, 콘택 홀 및 절연층이 형성된 이후의, 도 13에 따른 횡단면도,
도 15는 콘택이 형성된 이후의, 도 14에 따른 횡단면도,
도 16a는 제 5 절연층 및 비트 라인이 형성된 이후의, 도 15에 따른 횡단면도,
도 16b는 도 16a의 공정 단계 이후의, 도 16a의 횡단면도에 대해 수직인 제 4 기판의 횡단면도,
도 17a는 메모리 셀은 수직 트랜지스터 및 메모리 엘리먼트를 포함하고, 트렌치에는 각각 두 개의 게이트 라인이 형성되는, 제 5 MRAM 셀 구성의 형성 이후의, 제 5 기판의 횡단면도,
도 17b는 MRAM 셀 구성의 회로도,
도 18a는 메모리 셀은 하나의 수직 트랜지스터를 포함하고 게이트 라인은 기록 라인에 전기적으로 접속되는, 제 6 MRAM 셀 구성의 형성 이후의, 제 6 기판의 횡단면도,
도 18b는 제 6 MRAM 셀 구성의 회로도,
도 19a는 메모리 셀은 평면 트랜지스터를 포함하고 메모리 셀은 기록 라인과 비트 라인 사이에 접속되는, 제 7 MRAM 셀 구성의 형성 이후의, 제 6 기판의 횡단면도,
도 19b는 제 7 MRAM 셀 구성의 회로도,
도 20a는 메모리 셀을 평면 트랜지스터를 포함하고, 메모리 셀은 기록 라인과 비트 라인 사이에 접속되며, 기록 라인은 게이트 라인에 전기적으로 접속되는, 제 8 MRAM 셀 구성의 형성 이후의, 제 8 기판의 횡단면도, 및
도 20b는 제 8 MRAM 셀 구성의 회로도이다.
제 1 실시예에서 제 1 기판(a)은 p-도핑되고 대략 1015cm-3의 도펀트 농도를 갖는 실리콘 웨이퍼이다. 인시튜 도핑된 에피택시(in-situ-doped epitaxy)에 의해 대략 500nm 두께를 가지며 대략 5*1020cm-3의 도펀트 농도를 가지는 n-도핑 제 1 층(S1a)이 형성된다. 또한, 인시튜 도핑된 에피택시에 의해 대략 450nm 두께를 가지며 대략 3*1017cm-3의 도펀트 농도를 갖는 p-도핑된 제 2층(S2a)이 형성된다(도 1a 및 1b 참조).
대략 500nm 폭을 가지며, 대략 500nm의 간격(spacing)을 가지고 x-축(X)에 대해 평행하게 연장되는 스트립을 갖는 제 1 포토레지스트 마스크(도시되지 않음)의 도움으로, 주입(implantation)에 의해 대략 100nm 두께의 n-도핑 스트립형 영역(GE)이 형성된다(도 1a 및 1b 참조). 스트립형으로 도핑된 영역(GE)의 도펀트 농도는 대략 5χ1020cm-3이다. 상기 영역의 도펀트 농도는 열처리 단계에 의해 활성화된다. x-축(X)은 제 1 기판(a)의 표면(Oa)에 대해 평행하게 연장된다.
SiO2가 TEOS 방법을 사용하여 제 1 마스크(M1a)를 형성하기 위해, 대략 100nm의 두께로 증착되어 포토리소그래픽 방법에 의해 스트립형으로 패터닝된다. 제 1 마스크(M1a)의 스트립은, x-축(X)에 대해 수직이며 표면(Oa)에 대해 평행하게 연장된 y-축(Y)에 대해 평행하게 연장된다. 상기 제 1 마스크(M1a)의 스트립은 대략 750nm 폭이고 서로에 대해 대략 500nm의 간격을 갖는다(도 1a 및 1b 참조).
상기 제 1 마스크(M1a)에 의해, 실리콘은 예컨대 HBr+NF3+He-O2를 사용하여 대략 600nm의 깊이로 에칭됨으로써, 트렌치(Ga)가 형성된다. 상기 트렌치(Ga)는 스트립형으로 도핑된 영역(GE)과 제 2 층(S2a)을 분리시키고, 제 1 층(S1a) 내부까지 이른다. 상기 트렌치(Ga) 사이에 스트립형 반도체 구조물(STa)이 형성된다. 상기 반도체 구조물(STa)의 부분으로서 스트립형 영역(GE)으로부터 수직 트랜지스터의 제 1 소스/드레인 영역(1S/Da)이 형성된다. 상기 제 1 소스/드레인 영역(1S/Da)의 하부에 배치된 제 2 층(S2a)의 부분은 채널 영역(KAa)으로 적합하다. 상기 채널 영역(KAa)의 하부에 배치된 제 1 층(S1a)의 부분들은 제 2 소스/드레인 영역(2S/Da)으로 적합하다. 트랜지스터의 제 2 소스/드레인 영역(2S/Da)은 서로 전기적으로 접속된다. 상기 영역(2S/Da)은 전압 단자에 접속된다.
p-도핑된 이온을 이용한 경사 주입(inclined implantation)에 의해 채널 영역(KAa) 내에 트렌치(Ga)의 제 1 측벽에 인접하여 채널-스톱 영역(Ca)이 형성된다(도 2 참조). x-축(X)에 평행한 채널-스톱 영역(Ca)의 크기는 대략 100nm이다. 상기 채널-스톱 영역(Ca)의 도펀트 농도는 대략 1019cm-3이다.
열 산화에 의해 대략 10nm 두께의 게이트 유전체(GDa)가 형성된다(도 3a 참조). 게이트 라인(GLa)을 형성하기 위해 인시튜 n-도핑된 폴리실리콘이 대략 150nm의 두께로 증착되어, 예컨대 C2F6+O2 에 의해 대략 200nm로 에칭된다. 이를 통해, 트렌치(Ga)를 채우는 게이트 라인(GLa)이 형성된다. 채널 영역(KAa) 내에 배치된 게이트 라인(GLa)의 부분들은 트랜지스터의 게이트 전극으로서 적합하다.
SiO2가 대략 1500nm의 두께로 증착됨으로써, 그리고 최대 대략 1000nm의 두께로 화학 기계적으로 폴리싱됨으로써, 제 1 절연층(1a)이 형성된다(도 3a 및 3b 참조).
콘택(contact)(Ka)을 형성하기 위해 제 1 절연층(1a)에서 포토리소그래피 방법에 의해 제 1 소스/드레인 영역(1S/Da)이 노출될때까지 콘택홀이 에칭된다. 에천트로는 예컨대 CHF3+O2, CHF3+CF4, C4F8+CO가 적합하다. 콘택홀의 측면에서 절연층(Ta)을 형성하기 위해 실리콘 질화물이 대략 50nm의 두께로 증착되고 에칭됨으로써, 절연층(Ta)이 스페이서 형태로 형성된다. 에천트로는 예컨대 CHF3+O2가 적합하다.
텅스텐을 대략 500nm의 두께로 증착하고 에칭함으로써, 콘택홀에는 콘택(Ka)이 형성된다. 에천트로는 예컨대 SF6+H2+O2가 적합하다(도 3a 및 3b 참조).
포토레지스트로부터 스트립형 제 2 마스크(M2a)가 형성된다(도 3c 참조). 상기 제 2 마스크(M2a)의 스트립은 대략 500nm의 폭이고, 서로간에 대략 750nm의 간격을 가지며, y-축(Y)에 대해 평행하게 연장되고 콘택(Ka)에 부분적으로 겹쳐진다. 제 2 마스크(M2a)의 도움으로, SiO2가 선택적으로 텅스텐과 실리콘 질화물에 대해 대략 500nm의 깊이로 에칭된다. 에천트로는 예컨대 C2F6+O2가 적합하다.
여기서, 절연층(Ta)이 부분적으로 노출된다. 제 2 마스크(M2a)의 제거후 구리가 대략 1㎛의 두께로 증착된다. 화학 기계적인 폴리싱 공정에 의해, 구리 및 제 1 절연층(1a)의 일부는 텅스텐의 큰 경도(hardness)로 인해 콘택(Ka)이 대략 50nm정도 돌출할때까지 제거된다(도 3A 및 3b 참조). 구리로부터 기록 라인(SLa)이 형성된다.
절연체(Ia)를 형성하기 위해 SiO2가 대략 100nm의 두께로 증착되어, 화학 기계적인 폴리싱에 의해 콘택(Ka)의 상부면이 노출될때까지 제거된다. 이를 통해, 상기 기록 라인(SLa)의 상부에는 대략 50nm의 절연체(Ia)가 형성된다.
제 1 자성층(F1a)을 형성하기 위해 Co가 대략 10nm의 두께로 증착된다. 그 위에 유전체(Ea)를 형성하기 위하여 알루미늄이 대략 3nm의 두께로 제공되고 플라즈마에서 산화됨으로써, A12O3이 형성된다. 제 2 자성층(F2a)을 형성하기 위해 NiFe가 대략 10nm의 두께로 증착된다.
제 2 마스크(M2a)와 유사한, 포토레지스트로 이루어진 제 3 마스크를 이용하여, 제 2 자성층(F2a), 유전체(Ea) 및 제 1 자성층(F1a)이 에칭된다. 이는 예컨대 Ar에 의한 스퍼터링에 의해 이루어진다(도 4a 참조). 제 2 절연층(2a)을 형성하기 위해 SiO2가 대략 100nm의 두께로 증착되어 화학 기계적인 폴리싱에 의해, 제 2 자성층(F2a)이 노출될때까지 평탄화된다.
비트 라인(Ba)을 형성하기 위해 구리가 대략 500nm의 두께로 증착된다. 제 4 마스크(M4a)를 형성하기 위해 SiO2가 대략 50nm의 두께로 증착되어, 포토리소그래피 방법에 의해 스트립형으로 패터닝된다. 상기 제 4 마스크(M4a)의 스트립은 대략 500nm의 폭이고, 서로에 대해 대략 500nm의 간격을 가지며, 콘택(Ka)을 커버하고 x-축(X)에 대해 평행하게 연장된다. 상기 제 4 마스크(M4a)에 의해 구리가 예컨대 BCl3+Cl2+CH4를 사용하여 에칭됨으로써, 비트 라인(Ba)이 형성된다. 이어서, 제 2 자성층(F2a), 유전체(Ea) 및 제 1 자성층(F1a)은 분리된다(도 4a 및 4b 참조). 여기서, 기록 라인(SLa)의 상부에 메모리 엘리먼트가 형성되며, 상기 메모리 엘리먼트는 각각 제 1 자성층(F1a)의 일부, 유전체(Ea)의 일부 및 제 2 자성층(F2a)의 일부를 포함한다.
설명된 방법에 의해 제 1 MRAM 셀 구성이 형성된다. 메모리 셀은 하나의 메모리 엘리먼트 및 하나의 수직 트랜지스터(도 4c 참조)를 포함한다. 상기 메모리 엘리먼트 및 트랜지스터는 직렬로 연결된다. 상기 메모리 셀은 제 2 자성층(F2a)에 접속된 비트 라인(Ba)과 전압 단자(접지) 사이에 접속된다(도 4c 참조). 상기 메모리 셀을 프로그래밍하기 위해 메모리 셀을 횡단하는 기록 라인(SLa) 및 비트 라인(Ba)을 통해 각각 전류가 공급된다. 여기서, 메모리 엘리먼트에서 제 2 자성층(F2a)의 관련 부분의 임계 필드를 초과하는 자계가 형성됨으로써, 상기 메모리 엘리먼트의 자화 방향은 자계에 상응한다. 상기 자계는 제 2 자성층(F2a) 보다 더 경화된 제 1 자성층(F1a)의 관련 부분의 임계 필드 보다 더 작기 때문에, 상기 층의 자화 방향은 유지된다. 자계는 기록 라인(SLa)의 자계와 비트 라인(Ba)의 자계가 겹쳐지기 때문에, 그리고 나머지 비트 라인(Ba) 및 기록 라인(SLa)을 통해 어떠한 전류도 흐르지 않기 때문에, 메모리 엘리먼트에서의 자계는 나머지 메모리 엘리먼트와 비교해 볼 때 최대이다. 나머지 메모리 엘리먼트에서 자계는 제 2 자성층(F2a)의 임계 필드 보다 작기 때문에, 나머지 메모리 셀은 프로그래밍되지 않는다.
메모리 셀을 판독하기 위해 트랜지스터는 거기에 접속된 게이트 라인(GLa)에 의해 구동된다. 이에 따라, 비트 라인(Ba)과 전압 단자 사이에 흐르는 전류가 측정된다. 대안으로서, 상기 비트 라인(Ba)과 전압 단자 사이의 전압 강하가 측정된다. 전류 또는 전압은 메모리 엘리먼트의 전기 저항에 따라 좌우된다. 또한 전류 또는 전압으로부터 제 2 자성층(F2a)의 관련 부분의 자화 방향 및 메모리 셀의 정보가 결정될 수 있다.
제 2 실시예에서 제 2 기판(b)은 p-도핑된 실리콘 웨이퍼이며, 상기 웨이퍼의 도펀트 농도는 대략 1017cm-3이다. 인시튜 도핑된 에피택시에 의해 대략 500nm의 두께로 n-도핑된 제 1 층(S1b)이 형성되며, 상기 층의 도펀트 농도는 대략 5*1020cm-3이다. 또한 인시튜 도핑된 에피택시에 의해 대략 350nm 두께로 n-도핑된 제 2 층(S2b)이 형성되며, 상기 층의 도펀트 농도는 대략 3*1017cm-3이다. 또한 인시튜 도핑된 에피택시에 의해 대략 100nm의 두께로 n-도핑된 제 3 층(S3b)이 형성되며, 상기 층의 도펀트 농도는 대략 5*1020cm-3이다(도 5a 및 5b 참조).
TEOS 방법에 의해 제 1 마스크(M1b)를 형성하기 위해 SiO2는 대략 100nm의 두께로 증착되어 포토리소그래피 방법에 따라 제 1 포토레지스트 마스크(도시되지 않음)에 의해 스트립형으로 패터닝된다. 스트립은 대략 500nm의 폭 및 서로에 대해 대략 500nm의 간격을 가지며, y-축(Y)에 대해 평행하게 연장된다. SiO2가 대략 150nm의 두께로 증착되어 에칭됨으로써 스트립의 측벽에 스페이서가 형성되며, 그 결과 스트립은 넓어진다. 넓어진 스트립의 폭은 대략 750nm이다. 에천트로는 예컨대 CHF3+O2가 적합하다. 스트립이 y-축(Y)에 수직이며 제 2 기판(b)의 표면(Ob)에 평행한 x-축(X)에 평행하게 연장되며, 대략 500nm의 폭과 서로에 대해 대략 500nm의 간격을 갖는 스트립형 제 2 포토레지스트 마스크(도시되지 않음)에 의해, SiO2가 에칭되고, 그 결과 제 1 마스크(M1b)가 넓어진 스트립으로부터 형성된다(도 5a, 5b 참조).
제 1 마스크(M1b)에 의해, 예컨대 HBr+NF3+He+O2를 사용하여 실리콘을 대략 600nm의 깊이로 에칭함으로써, 격자형(lattice-type) 홈(V)이 형성된다. 여기서, 제 3층(S3b) 및 제 2층(S2b)은 분리된다. 이에 따라, 사각형 반도체 구조물(STb)이 형성된다. 상기 반도체 구조물(STb)의 부분으로서 제 3 층(S3b)으로부터 수직 트랜지스터의 제 1 소스/드레인 영역(1S/Db)이 형성되고, 제 2 층(S2b)으로부터 트랜지스터의 채널 영역(KAb)이 형성된다. 상기 채널 영역(KAb)의 하부에 배치된 제 1 층(S1b)의 부분은 트랜지스터의 제 2 소스/드레인 영역(2S/Db)으로서 적합하다. 상기 제 2 소스/드레인 영역(2S/Bb)은 서로 전기적으로 접속된다(도 6a 및 6b 참조). 상기 영역(2S/Bb)은 전압 단자에 전기적으로 접속된다.
예컨대 CHF3+O2에 의해 SiO2를 에칭함으로써 제 1 마스크(M1b)가 제거된다.
열 산화에 의해 대략 5nm의 두께의 게이트 유전체(GDb)가 형성된다.
인시튜 도핑된 폴리실리콘을 대략 150nm의 두께로 증착하고 에칭함으로써, x-축(X)에 평행하게 연장된 게이트 라인(GLb)이 격자형 홈(V)에 자기 정렬되어 정렬될 마스크의 사용없이 형성되며, 상기 게이트 라인(GLb)은 반도체 구조물(STb)을 환형으로 둘러싼다(도 6a 및 6b 참조). x-축(X)을 따라 인접한 반도체 구조물(STb) 간의 간격이 y-축(Y)을 따라 인접한 반도체 구조물(STb) 간의 간격 보다 더 작기 때문에, 게이트 유전체(GDb)는 x-축(X)을 따라 인접한 반도체 구조물(STb) 사이에서 노출되지 않는다. 상기 게이트 라인(GLb)은 트랜지스터의 게이트 전극으로서 기능한다. x-축(X)에 평행한 상기 반도체 구조물(STb)의 측벽상에서 게이트 라인(GLb)은 스페이서형이다.
제 1 절연층(1b)을 형성하기 위해 SiO2는 대략 1500nm의 두께로 증착되어 화학 기계적인 폴리싱에 의해 최대 대략 1000nm의 두께로 감소된다. 기록 라인(SLb)을 형성하기 위해 구리는 대략 1㎛의 두께로 증착되어 포토리소그래피 방법에 따라 예컨대 BC13+C12+CH4에 의해 스트립형으로 패터닝된다. 상기 기록 라인(SLb)의 스트립은 x-축(X)에 대해 평행하게 연장되고, 대략 500nm의 폭이고 서로에 대해 대략 500nm의 간격을 갖는다(도 7b 참조). 그러나 기록라인은 제 2 포토레지스트 마스크에 대해 상보적으로가 아닌 오프셋되어 배치된다.
제 2 절연층(2b)을 형성하기 위해 SiO2는 대략 1㎛의 두께로 증착되어 화학 기계적인 폴리싱에 의해 기록 라인(SLb)의 상부면이 노출될때까지 평탄화된다.
기록 라인(SLb)과 부분적으로 겹쳐지는 직각형 영역을 커버하지 않는 제 3 포토레지스트 마스크(도시되지 않음)에 의해, SiO2는 선택적으로 기록 라인(SLb)에 대해, 제 1 소스/드레인 영역(1S/Db)이 노출될때까지 에칭된다. 여기서, 제 1 절연층(1b) 및 제 2 절연층(2b)은 분리된다. 직각형 영역은 제 1 소스/드레인 영역(1S/Db)에서 끝나는(도 7a 및 7b 참조) 콘택홀이 형성되도록 선택된다. 절연층(Tb)을 형성하기 위해 실리콘 질화물은 대략 50nm의 두께로 증착되고 에칭됨으로써, 상기 절연층은 콘택홀의 측면에서 스페이서형으로 형성된다.
이어서, 텅스텐이 대략 500nm의 두께로 증착되고 에칭됨으로써, 콘택홀이 텅스텐에 의해 채워지고 콘택(Kb)이 형성된다. 상기 절연층(Tb)은 상기 콘택(Kb)을 기록 라인(SLb)으로부터 분리시킨다.
화학 기계적인 폴리싱에 의해 상기 기록 라인(SLb) 및 제 2 절연층(2b)은 대략 50nm로 제거된다. 상기 콘택(Kb)은 텅스텐의 더 큰 경도에 의해 대략 50nm 정도 돌출한다(도 7a 및 7b 참조).
절연체(Ib)를 형성하기 위해 SiO2는 대략 100nm의 두께로 증착되어 화학 기계적인 폴리싱에 의해 콘택(Kb)의 상부면이 노출될때까지 평탄화된다. 이를 통해, 기록 라인(SLb)의 상부에 대략 50nm 두께의 절연체(Ib)가 형성된다.
제 1 실시예와 유사하게 제 1 자성층(F1b) 및 제 2 자성층(F2b)이 형성되며, 상기 층들은 포토리소그래피 방법에 의해 스트립형으로 패터닝되며, 스트립은 x-축(X)에 대해 평행하게 연장되며, 대략 500nm의 폭이 되며, 서로에 대해 대략 500nm의 간격을 가지고 상기 콘택(Kb) 및 -절연체(Ib)에 의해 분리된-기록 라인(SLb)을 부분적으로 커버한다.
제 1 실시예와 유사하게 비트 라인(Bb), 제 2 절연층(2a)과 유사한 제 3 절연층(3a) 및 메모리 엘리먼트(SPb)가 형성되며, 상기 비트 라인()은 y-축(Y)에 대해 평행하게 연장된다(도 8a 및 8b 참조).
이상 설명된 방법에 의해 제 2 MRAM 셀 구성이 형성된다. 제 3 실시예에서 출발 재료는 p-도핑되어 대략 1015cm-3의 도펀트 농도를 갖는 실리콘으로 이루어진 제 3 기판(c)이다.
포토리소그래피 방법에 의해 홈이 제 3 기판(c) 내로 에칭되어 SiO2에 의해 채워진다. 이를 통해, 절연 구조물(I1c)이 형성된다. 상기 절연 구조물(I1c)은 x-축(X)에 대해 평행하게 연장된 스트립 및 y-축(Y)에 대해 평행하게 연장된 스트립을 포함한다. x-축(X)은 y-축(Y)에 대해 수직으로 연장된다. y-축(Y)에 대해 평행하게 연장된 스트립은 대략 500nm의 폭이고 서로에 대해 대략 2.5㎛의 간격을 갖는다. x-축(X)에 대해 평행하게 연장된 스트립은 대략 500nm의 폭이고 서로에 대해 대략 500nm의 간격을 갖는다. x-축(X)에 대해 평행하게 연장된 스트립은 연속적이지 않으며 규칙적으로 배치된 섹션으로 분할된다. 상기 섹션은 각각 2.5㎛ 길이이다. y-축(Y)에 대래 평행하게 연장된 스트립은 상기 섹션의 중간에서 교차한다(도 9 참조). 절연 구조물(I1c)은 대략 500nm 깊이이다.
p-도핑된 이온의 주입에 의해 제 3 기판(c)에는 대략 500nm 깊이의 웰(well)(W)이 형성되며, 상기 웰(W)은 대략 3*1017cm-3의 도펀트 농도를 갖는다. 상기 웰(W)의 도펀트는 열처리 단계에 의해 활성화된다.
열 산화에 의해 대략 10nm 두께의 게이트 유전체(GDc)가 제 3 기판(c)의 표면(Oc)에서 형성된다.
이어서, 상기 표면(Oc)에는 텅스텐 규화물(tungsten silicide)이 대략 200nm의 두께로 형성되고 그 위에 실리콘 질화물이 대략 100nm의 두께로 증착되는데, 상기 실리콘 질화물은 텅스텐 규화물과 함께 포토리소그래피 방법에 따라 제 1 포토레지스트 마스크(도시되지 않음)에 의해 스트립형으로 패터닝된다. 상기 텅스텐 규화물로부터 y-축(Y)에 대해 평행하게 연장된 게이트 라인(GLc)이 형성되며, 상기 게이트 라인(GLc)은 각각 대략 500nm의 폭을 갖는다. 두 게이트 라인(GLc)은 각각 y-축(Y)에 대해 평행하게 연장된, 절연층(I1c)의 스트립 사이에 배치되고 서로에 대해 대략 500nm의 간격을 갖는다(도 10 참조). 이어서, 실리콘 질화물은 대략 100nm의 두께로 증착되어 에칭됨으로써, 상기 게이트 라인(GLc)의 측벽에는 스페이서가 형성되며, 상기 스페이서는 상기 실리콘 질화물과 함께 게이트 라인(GLc)에서 에칭스톱 구조물(Ac)을 형성한다(도 10 참조).
이어서, n-도핑된 이온의 주입이 실행되며, 게이트 라인(GLc)은 마스크로서 기능한다. 여기서, 평면 트랜지스터(planar transistor)의 제 1 소스/드레인 영역(1S/D1c) 및 제 2 소스/드레인 영역(2S/Dc)이 형성된다(도 10 참조). 서로 인접한 두 게이트 라인(GLc) 사이에는 각각 제 2 소스/드레인 영역(2S/Dc)이 형성되며, 상기 게이트 라인(GLc)은 제 1 절연층(I1c)의 y-축(Y)을 따라 연장된 스트립 사이에 배치된다. 상기 제 1 소스/드레인 영역(1S/Dc) 및 제 2 소스/드레인 영역(2S/Dc)은 대략 100nm의 깊이이다. 게이트 라인(GLc)의 하부와 제 1 소스/드레인 영역(1S/Dc) 및 제 2 소스/드레인 영역(2S/Dc) 사이에 놓인 웰(W)의 부분은 트랜지스터의 채널 영역(KAc)으로서 기능한다. 상기 채널 영역(KAc) 위에 배치된 게이트 라인(GLc)의 부분은 트랜지스터의 게이트 전극으로서 기능한다. y-축(Y)을 따라 인접한 트랜지스터의 제 2 소스/드레인 영역(2S/Dc)은 공통 스트립형 도핑된 영역을 형성하고 결과적으로 서로 전기적으로 접속된다. x-축(X)을 따라 서로 인접하고 y-축(Y)을 따라 연장되는 제 1 절연층(I1c)의 인접 스트립 사이에 배치배치되는 2개의 각각의 트랜지스터의 제 2 소스/드레인 영역은 일치한다.
상기 제 1 절연층(1c)을 형성하기 위해 SiO2는 대략 1.5㎛의 두께로 증착되어 화학 기계적인 폴리싱에 의해 대략 1㎛ 두께로 감소된다. 포토리소그래피 방법에 의해, 제 1 소스/드레인 영역(1S/Dc) 위에는 콘택홀이 형성된다. 에천트로는 예컨대 CHF3+O2가 적합하다.
절연층(Tc)을 형성하기 위해 실리콘 질화물은 대략 50nm의 두께로 증착되어 에칭됨으로써, 상기 절연층(Tc)은 콘택홀의 측면에 스페이서형으로 형성된다(도 11a 및 11b 참조). 이어서, 텅스텐이 대략 500nm의 두께로 증착되어 에칭됨으로써, 콘택홀이 채워지고 콘택(Kc)이 형성되며, 상기 콘택(Kc)은 제 1 소스/드레인 영역(1S/Dc)에 접촉된다. 에천트로서 예컨대 SF6+H2+02가 적합하다(도 11a 및 11b 참조).
스트립형 제 2 포토레지스트 마스크(도시되지 않음)에 의해 SiO2는 선택적으로 텅스텐과 실리콘 질화물에 대해 500nm의 깊이로 예컨대 C2S6+O2에 의해 에칭된다. 상기 제 2 포토레지스트 마스크의 스트립은 게이트 라인(GLc)의 형성을 위해 제공된 제 1 포토레지스트 마스크의 스트립에 대해 상보적이며, 이는 스트립이 보다 얇기 때문에 콘택(Kc)이 부분적으로 노출된다는 차이점을 갖는다.
이어서, 구리는 대략 1㎛의 두께로 증착됨으로써, 절연층(Tc)에 의해 분리되어 콘택(Kc)에 인접하게 기록 라인(SLc)이 형성된다.
화학 기계적인 폴리싱에 의해 구리 및 SiO2는 콘택(Kc)이 더 큰 경도에 의해 대략 50nm로 돌출할때까지(도 11a 및 11b 참조) 제거된다.
이어서, 상기 두 실시예에서와 유사하게 절연체(Ic), 메모리 엘리먼트(SPc), 제 2 절연층(2c) 및 x-축(X)에 대해 평행하게 연장된 비트 라인(Bc)이 형성된다(도 12a 및 12b 참조).
이상 설명된 방법에 의해 제 3 MRAM 셀 구성이 형성된다. 제 4 실시예에서 제 4 기판(d)은 실리콘 웨이퍼인데, 상기 웨이퍼는 p-도핑되고 대략 1015cm-3의 도펀트 농도를 갖는다. 제 1 실시예와 유사하게 제 1 층(S1d), 제 2 층(S2d), 스트립형 도핑 영역, 제 1 마스크(M1d), x-축(X)에 수직으로 연장된 트렌치(Gd), 스트립형 반도체 구조물(STd), 제 1 소스/드레인 영역(1S/Dd), 채널 영역(KAd), 제 2 소스/드레인 영역(2S/Dd), 채널-스톱 영역(KAd), 게이트 유전체(GDd) 및 게이트 라인(GLd)이 형성된다.
제 1 절연층(1d)을 형성하기 위해, SiO2는 대략 1㎛의 두께로 증착되어 화학 기계적인 폴리싱에 의해 대략 500nm의 두께로 평탄화된다(도 13 참조). 이어서, A1SiCu 로 이루어진 대략 1㎛ 두께의 제 1 금속층, 그 위에 대략 20nm 두께의 대략 SiO2 로 이루어진 절연체(Id), 그 위에 대략 20nm 두께의 텅스텐으로 이루어진 제 2 금속층(Me2), 그 위에 대략 10nm의 Co로 이루어진 제 1 자성층(F1d), 그 위에 대략 3nm 두께의 A12O3으로 이루어진 유전체(Ed), 그 위에 대략 10nm 두께의 NiFe로 이루어진 제 2 자성층(F2d), 그 위에 대략 20nm의 두께의 텅스텐으로 이루어진 제 3 금속층(Me3), 그 위에 대략 20nm 두께의 SiO2 로 이루어진 제 2 절연층(2d) 및 그 위에 대략 20nm 두께의 텅스텐으로 이루어진 제 4 금속층(Me4)이 형성된다. 스트립이 트렌치(Gd)에 대해 얼마간 오프셋되는 방법으로 연장되는 스트립형 포토레지스트 마스크(도시되지 않음)에 의하여, 제 1 금속층을 포함한 위에서 열거된 전체층이 분리된다. 여기서, 상기 제 1 금속층으로부터 y-축(Y)에 대해 평행하게 연장된 기록 라인(SLd)이 형성된다(도 13 참조).
제 3 절연층(3d)을 형성하기 위해, SiO2 는 대략 500nm의 두께로 증착되고 에칭스톱으로서 기능하는 제 3 금속층(Me3)이 노출될때까지 화학 기계적인 폴리싱에 의해 평탄화된다.
제 4 절연층(4d)을 형성하기 위해 SiO2 는 대략 20nm의 두께로 증착된다.
이어서, 텅스텐이 대략 20nm의 두께로 증착되어 포토리소그래피 방법에 의해 패터닝됨으로써 텅스텐(M2d)으로 이루어진 마스크가 형성된다. 상기 텅스텐(M2d)으로 이루어진 마스크는 직각형 영역을 커버하지 않는다. 상기 직각형 영역은 후속하는 SiO2 의 에칭시 제 4 금속층(Me4)의 일부 및 제 1 소스/드레인 영역(1S/Dd)이 노출되도록 배치된다(도 14 참조).
절연층(Td)을 형성하기 위해 SiO2 는 대략 50nm의 두께로 증착되어 에칭스톱으로서 기능하는 제 2 금속층(Me2)이 노출되지만 기록 라인(SLd)은 노출되지 않을 때까지 에칭된다(도 14 참조).
이어서, 콘택(Kd)을 형성하기 위해 텅스텐이 대략 500nm의 두께로 증착되어 화학 기계적인 폴리싱에 의해 제 4 절연층(4d)이 노출될때까지 평탄화된다. 여기서, 텅스텐(M2d)으로 이루어진 마스크가 제거된다. 이어서, 상기 텅스텐은 선택적으로 SiO2 에 대해 형성되는 콘택(Kd)의 상부면이 제 2 금속층(Me2) 영역에 놓일때까지 에칭되며, 상기 제 4 절연층은 마스크로서 기능한다. 여기서, 상기 제 4 금속층(Me4)의 일부는 제거된다. 상기 콘택(Kd)은 각각 제 1 소스/드레인 영역(1S/Dd)을 제 2 금속층(Me2)의 일부에 연결시킨다(도 15 참조).
제 5 절연층(5d)을 형성하기 위해, SiO2가 대략 500nm의 두께로 증착되어 화학 기계적인 폴리싱에 의해 제 4 금속층(Me4)의 상부면이 노출될때까지 평탄화된다. SF6+H2+O2에 의해 제 4 금속층(Me4)이 제거된다.
이어서, SiO2 는 화학 기계적인 폴리싱에 의해 제 3 금속층(Me3)의 상부면이 노출될때까지 평탄화된다. 여기서, 제 2 절연층(2d)이 제거된다.
비트 라인(Bd)을 형성하기 위해, A1SiCu가 대략 1㎛의 두께로 증착되어 제 3 금속층(Me3), 제 2 자성층(F2d), 유전체(Ed), 제 1 자성층(F1d) 및 제 2 금속층(Me2)과 함께 에칭된다. 이는 각각 제 2 금속층(Me2)의 일부, 그 위에 배치된 제 1 자성층(F1d)의 일부, 그 위에 배치된 유전체(Ed)의 부분, 그 위에 배치된 제 2 자성층(F2d)의 일부 및 그 위에 배치된 제 3 금속층(Me3)의 일부를 포함하는 메모리 엘리먼트가 형성된다(도 16a 및 16b). 기록 라인(SLd)는 절연체(Id)에 의해 메모리 엘리먼트로부터 절연된다.
이상 설명된 방법에 의해 제 4 MRAM 셀 구성이 형성된다. 트랜지스터에 접속시키기 위해 메모리 엘리먼트의 한 측면이 접촉된다.
제 5 실시예에서 제 5 기판(e)은 p-도핑되고 대략 1015cm-3의 도펀트 농도를 갖는 실리콘 웨이퍼이다. 제 4 실시예와 유사하게 제 1 층(S1e), 제 2 층, 스트립형으로 도핑된 영역, 제 1 마스크(M1e), 트렌치(Ge), 반도체 구조물(STe), 제 1 소스/드레인 영역(1S/De), 채널 영역(KAe) 및 제 2 소스/드레인 영역(2S/De)이 형성된다.
스트립형 제 1 포토레지스트 마스크에 의해 상기 트렌치(Ge)의 제 1 측벽은 경사 주입에 의해 도핑되는데, 상기 포토레지스트 마스크의 스트립은 모든 제 2 스트립형 영역을 커버한다. 여기서, p-도핑된 채널-스톱 영역(Ce)이 형성된다. 이전에 커버되지 않았던 스트립형 영역을 커버하는 제 2 스트립형 포토레지스트 마스크에 의해, 경사 주입을 통해 트렌치(Ge)의 제 2 측벽이 주입된다. 여기서, 추가적인 채널-스톱 영역(Ce)이 형성된다. 채널-스톱 영역(Ce)의 도펀트 농도는 대략 1019cm-3이다. 인접한 채널-스톱 영역(Ce)은 트렌치(Ge) 중 하나를 따라 상기 트렌치(Ge)의 제 1 측벽 및 제 2 측벽에 교대로 배치된다.
열 산화에 의해 대략 10nm 두께의 게이트 유전체(GDe)가 형성된다.
게이트 라인(GLe)을 형성하기 위해 인시튜 n-도핑된 폴리실리콘이 대략 150nm의 두께로 증착되어 게이트 라인(GLe)이 스페이서 형태로 트렌치(Ge)의 제 1 측벽 및 제 2 측벽에서 형성될때까지 에칭된다. 채널 영역(KAe)에 배치된 게이트 라인(GLe)의 부분은 트랜지스터의 게이트 전극으로서 기능한다.
이어서, 제 4 실시예와 유사하게 절연층(1e, 3e, 5e), 기록 라인(SLe), 절연(Ie), 메모리 엘리먼트(SPe), 콘택(Ke), 분리층(Te) 및 비트 라인(Be)이 형성된다(도 17a 참조).
이상 설명된 방법에 의해 제 5 MRAM 셀 구성이 형성된다. 제 5 MRAM 메모리 셀 시스템은 폴디드 비트 라인(Be)을 갖는다. 왜냐하면, 교대로 배치된 채널-스톱 영역(Ce)의 배치에 의해 트렌치(Ge)를 따라 인접한 메모리 셀, 즉 서로 인접한 비트 라인(Be)에 접속된 메모리 셀이 동일한 게이트 라인(GLe)에 의해 구동되지 않기 때문이다.
제 6 실시예에서 제 1 실시예와 유사하게 제 6 기판(f)으로부터 출발하여 제 마스크(M1f), 트렌치(Gf), 수직 트랜지스터(T), 채널-스톱 영역(Cf), 게이트 라인(GLf), 기록 라인(SLf), 절연층(Tf), 콘택(Kf) 및 제 1 절연층(1f)이 형성되는데, 제 1 마스크(M1f)가 실리콘 질화물로 형성되는 차이점이 있다. 제 1 실시예와는 달리, 상기 기록 라인(SLf)의 형성시, 게이트 라인(GLf)이 노출될때까지 에칭된다. 제 1 실시예와 유사하게 절연체(If), 메모리 엘리먼트(SPf), 제 2 절연층(2f) 및 비트 라인(Bf)이 형성된다(도 18a 참조).
이상 설명된 방법에 의해 제 6 MRAM 셀 구성이 형성된다. 메모리 셀 중 하나를 프로그래밍할 때에, 관련 트랜지스터(T)가 구동된다. 왜냐하면, 관련 기록 라인(SLf)이 트랜지스터(T)의 게이트 라인(GLf)에 전기적으로 접속되기 때문이다(도 18b 참조).
제 7 실시예에서 제 7 기판(g)은 p-도핑되고 대략 1015cm-3의 도펀트 농도를 갖는 실리콘 웨이퍼이다. 절연 구조물(I1g)을 형성하기 위해 포토리소그래피 방법에 의해 홈이 형성되고, SiO2 에 의해 채워진다. 상기 절연 구조물(I1g)은 y-축(Y)에 대해 평행하게 연장된 스트립 및 x-축(X)에 대해 평행하게 연장된 스트립을 갖는다. 상기 y-축(Y)은, 제 7 기판(g)의 표면에 대해 평행하게 연장된 x-축(X)에 대해 수직으로 연장된다. y-축(Y)에 대해 평행하게 연장된 상기 절연 구조물(I1g)의 스트립은 대략 500nm의 폭 및 서로에 대해 대략 1500nm의 간격을 갖는다. x-축(X)에 대해 평행하게 연장된, 상기 구조물(I1g)의 스트립은 대략 500nm의 폭 및 서로에 대해 대략 500nm 의 간격을 갖는다.
제 3 실시예와 유사하게 평면 트랜지스터, y-축에 대해 평행하게 연장된 게이트 라인(GLg) 및 에칭 스톱 구조물(Ag)이 형성되며, y-축(Y)에 대해 평행하게 연장된 절연 구조물의 서로 인접한 두 개의 스트립 사이에 각각 하나의 트랜지스터가 배치된다.
상기 에칭 스톱 구조물(Ag)의 형성이후 제 1 절연층(1g)을 형성하기 위해 SiO2 는 대략 1㎛의 두께로 증착되어 화학 기계적인 폴리싱에 의해 평탄화된다. 포토리소그래피 방법에 의해 콘택홀이 각각 트랜지스터의 제 1 소스/드레인 영역(1S/Dg)에까지 형성된다. 이어서, 상기 콘택홀은 깊은 콘택(deep contact)(KTg)을 형성하기 위해 텅스텐에 의해 채워진다. 제 2 층(2g)을 형성하기 위해 SiO2 는 대략 1㎛의 두께로 증착되고 평탄화된다.
제 3 실시예와 같이 트랜지스터의 제 2 소스/드레인 영역(2S/Dg) 위에 콘택(Kg)이 형성되는데, 상기 콘택(Kg)의 측면에는 절연층(Tg)이 제공된다.
제 3 실시예와 유사하게 기록 라인(SLg)이 형성되는데, 이때 상기 기록 라인(SLg)은 깊은 콘택(KTg)에 겹쳐질 정도의 폭을 갖는다는 차이점이 있다. 따라서, 제 1 소스/드레인 영역(1S/Dg)은 기록 라인(SLg)에 접속된다.
상기 실시예와 유사하게 절연체(Ig), 메모리 엘리먼트(SPg), 제 3 절연층(Sg) 및 비트 라인(Bg)이 형성된다(도 19a 참조).
이상 설명된 방법에 의해 제 7 MRAM 셀 구성이 형성된다. 메모리 셀은 각각 하나의 트랜지스터와 하나의 메모리 엘리먼트를 포함하는데, 이들은 직렬로 연결된다. 상기 메모리 셀은 각각 관련 비트 라인(Bg)과 관련 기록 라인(SLg) 사이에 접속된다(도 19b 참조).
제 8 실시예에서 제 7 실시예와 유사하게 제 8 기판(h)으로부터 출발하여 절연 구조물(I1h), 평면 트랜지스터(Th), 게이트 라인(GLh), 에칭스톱 구조물(Ah) 및 제 1 절연층(1h)이 형성된다.
제 7 실시예와 유사하게 깊은 콘택(KTh)을 위한 콘택홀이 형성되는데, 이때 실리콘 질화물로 이루어진 에칭스톱 구조물(Ah)이 마찬가지로 에칭된다는 차이점이 있다. 에천트로는 예컨대 CHF3+O2가 적합하다. 이를 통해 하부 콘택(KTh)은 추가적으로 게이트 라인(GLh)에 접촉될 수 있다.
제 7 실시예와 유사하게 제 2 절연층(2h), 콘택(Kh), 기록 라인(SLh), 메모리 엘리먼트(SPh), 제 3 절연층(3h) 및 비트 라인(Bh)이 형성된다(도 20a 참조).
이상 설명된 방법에 의해 제 8 MRAM 셀 구성이 제조된다. 메모리 셀은 각각 하나의 트랜지스터(Th) 및 하나의 메모리 엘리먼트(SPh)를 포함하는데, 이들은 직렬로 연결된다. 상기 메모리 셀은 각각 관련 비트 라인(Bh)과 관련 기록 라인(SLh) 사이에 접속된다. 상기 메모리 셀 중 하나의 프로그래밍시 관련 트랜지스터(Th)가 구동된다. 왜냐하면, 상기 관련 기록 라인(SLh)은 트랜지스터(Th)의 게이트 라인(GLh)에 접속되기 때문이다(도 20b 참조).
마찬가지로 본 발명의 범주에 속하는 수 많은 실시예들을 생각할 수 있다. 특히 설명된 층, 트렌치, 마스크, 스테이서, 영역, 라인 및 구조물의 치수들이 각각의 요구사항에 적절하게 적응될 수 있다. 이는 제안된 도펀트 농도에도 적용된다. 층, 영역, 웰 및 기판의 도전형은 변경될 수 있다. 실시예는, 예컨대 비례적으로 확대, 축소가 가능하다. 이를 위해, 치수는 비례 인자에 대응적으로 수정된다.
상기 8개의 실시예의 특징은 서로 결합될 수 있다. 제 4 실시예와 제 5 실시예 간의 차이점은 제 5 실시예에서 교대로 배치된 채널-스톱 영역에 의해, 그리고 각 트렌치에 대한 두 개의 게이트 라인의 배치에 의해 구현된 폴디드 비트 라인이 제공된다는데 있다. 이러한 특징은 특히 제 1 및 제 6 실시예에 통합됨으로써, 폴리드 비트 라인을 갖는 변형예를 얻을 수 있다. 메모리 엘리먼트의 측면 접촉을 가능하게 하는 제 4 및 제 5 실시예의 특징은 아래로부터 접촉되는 것으로 대체될 수 있다.

Claims (15)

  1. 행들과 열들의 매트릭스 형태로 배치되는 다수의 메모리 셀들을 갖는 메모리 셀 장치로서,
    각각의 메모리 셀은 메모리 엘리먼트의 저항이 정보 아이템을 나타내며 자계에 의해 영향을 받을 수 있는 메모리 엘리먼트를 포함하고,
    상기 행 방향으로 다수의 기록 라인들(S1a-h)이 제공되며, 이에 대해 횡방향으로 연장되는 다수의 비트 라인들(Ba-h)이 상기 열 방향으로 제공되고, 상기 기록 라인들과 비트 라인들은 이들 사이에 놓이는 각각의 메모리 엘리먼트의 영역에서 교차되고 상기 자계를 형성하기 위해 작용되며,
    상기 열의 메모리 엘리먼트들은 각각의 기록 라인(S1a-h)을 통해 상측으로부터 자기적으로 영향을 받을 수 있고,
    각각의 메모리 셀은 상기 메모리 엘리먼트 아래에 위치되어 상기 메모리 엘리먼트와 직렬로 접속되는 단일 트랜지스터를 포함하며, 상기 메모리 엘리먼트는 상기 단일 트랜지스터를 통해 제 1 기준 전위에 접속될 수 있고,
    상기 행의 메모리 엘리먼트들은 제 2 기준 전위에 접속될 수 있고 각각의 비트 라인(Ba-h)을 통해 하측으로부터 자기적으로 영향을 받을 수 있으며,
    상기 열 방향의 상기 트랜지스터들을 위해 다수의 구동 라인들(G1a-h)이 제공되고, 상기 구동 라인들은 상기 비트 라인들(Ba-h)에 대해 횡방향으로 연장되는, 메모리 셀 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀들은 상기 비트 라인(Ba) 및 상기 메모리 셀들에 공통인 제 1 기준 전위 사이에 접속되는 것을 특징으로 하는 메모리 셀 장치.
  3. 제 2 항에 있어서,
    상기 기록 라인(SLf) 및 상기 구동 라인(GLf)이 일치하는 것을 특징으로 하는 메모리 셀 장치.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 트랜지스터들의 각각의 제 1 소스/드레인 영역(1S/Da)은 각각의 콘택(Ka)을 통해 상기 각 트랜지스터 상부에 배치된 상기 메모리 엘리먼트에 전기적으로 접속되며,
    상기 기록 라인들(S1a-f)은 상기 메모리 엘리먼트 아래에서 상기 콘택(Ka) 과 나란히 배치되고 절연체(Ia)에 의해 상기 메모리 엘리먼트로부터 절연되는 것을 특징으로 하는 메모리 셀 장치.
  7. 제 1 항에 있어서,
    상기 트랜지스터들은 평면 MOS-트랜지스터들로서 설계되고,
    상기 비트 라인(Bc)을 따라 인접한 메모리 셀들의 상기 트랜지스터들은 한 쌍을 이루어 공통의 제 2 소스/드레인 영역(2S/Dc)을 갖는 것을 특징으로 하는 메모리 셀 장치.
  8. 제 6 항에 있어서,
    상기 트랜지스터들은 수직 MOS-트랜지스터들로서 설계되고,
    반도체 구조물(STa) 내에서 상기 각각의 제 1 소스/드레인 영역(1S/Da)은 각각의 채널 영역(KAa) 상부에 배치되며,
    상기 구동 라인들(GLa)은 상기 반도체 구조물(STa)의 제 1 측벽에 배치되고,
    채널 형성을 방지하는 각각의 엘리먼트(Ca)가 상기 반도체 구조물(STa)의 제 1 측벽에 대향하는 제 2 측벽에 인접하며,
    상기 비트 라인(Ba)을 따라 인접한 메모리 셀의 트랜지스터를 구동시키는 게이트 라인(GLa)이 상기 반도체 구조물(STa)의 제 2 측벽에 배치되는 것을 특징으로 하는 메모리 셀 장치.
  9. 제 8 항에 있어서,
    상기 트랜지스터들의 제 2 소스/드레인 영역들(2S/Da)은 연속층으로서 설계되고 상기 제 1 기준 전위에 접속되는 것을 특징으로 하는 메모리 셀 장치.
  10. 제 1 항에 있어서,
    상기 메모리 엘리먼트들은 자화 방향을 변경하기 위해 상이한 임계 필드들을 필요로 하는 적어도 두 개의 자성층들(F1a, F2a), 및 그 사이에 배치된 비자성층(Ea)을 포함하고,
    상기 메모리 엘리먼트들은 전류가 상기 층들(F1a, F2a, Ea)의 평면들에 대해 수직으로 흐르도록 하는 방식으로 콘택-접속되는 것을 특징으로 하는 메모리 셀 장치.
  11. 메모리 셀 장치의 제조 방법으로서,
    서로 실질적으로 평행하게 연장되는 트렌치들(Ga)을 형성하고, 그 결과 스트립형 반도체 구조물들(STa)이 형성되며,
    상기 스트립형 반도체 구조물들(STa)의 부분들로서 수직 트랜지스터들의 제 1 소스/드레인 영역들(1S/Da) 및 그 아래 배치된 채널 영역들(KAa)을 형성하고,
    경사 주입에 의해 상기 스트립형 반도체 구조물들(STa)의 제 1 측벽들의 적어도 일부분들상에 채널-스톱 영역들(Ca)을 형성하며,
    유전체(Gda) 상부의 상기 트렌치들(Ga) 내에서 상기 반도체 구조물들(G1a)의 제 2 측벽들상에 상기 트랜지스터들을 구동하기 위한 구동 라인들(GLa)을 형성하고,
    상기 메모리 엘리먼트들은 상기 트랜지스터들의 제 1 소스/드레인 영역(1S/Da)에 각각 접속되는, 메모리 셀 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 채널-스톱 영역들(Ce)은 두 개의 마스킹된(masked) 경사 주입들에 의해, 상기 반도체 구조물(STe)의 제 1 측벽 및 제 2 측벽상에 교대로 상기 반도체 구조물(STe)을 따라 배치되도록 형성되며,
    전도성 재료를 증착하고 게이트 라인들(GLe)이 스페이서들의 형태로 형성될 때까지 에칭 백(etch back)함으로써, 각각의 상기 트렌치들(Ge) 내에 두 개의 상기 게이트 라인들(GLe)이 형성되는 것을 특징으로 하는 메모리 셀 장치의 제조 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 트랜지스터의 제 1 소스/드레인 영역(1S/Da)에 콘택(Ka)이 형성되고,
    상기 콘택(Ka)에 인접하여, 상기 콘택(Ka)의 재료보다 더 소프트(soft)한 재료로 이루어진 기록 라인(SLa)이 형성되며, 상기 기록 라인(SLa)의 상부면은 상기 콘택(Ka)의 상부면의 레벨과 동일한 레벨 또는 더 높은 레벨에 놓이고,
    화학 기계적인 폴리싱에 의해 상기 콘택(Ka)이 약간 돌출될 때까지 상기 기록 라인(SLa)은 제거되며,
    절연 재료가 증착되고 상기 콘택(Ka)의 상부면이 노출될 때까지 상기 절연 재료를 평탄화함으로써, 상기 기록 라인(SLa)상에 절연체(Ia)를 형성하고,
    상기 절연체(Ia)의 상부, 및 상기 콘택(Ka)의 상부와 그 인접한 곳에 상기 메모리 엘리먼트가 상기 메모리 셀의 부분으로서 형성되며,
    상기 기록 라인(SLa)에 대해 횡방향으로 연장되는 비트 라인(Ba)이 상기 메모리 엘리먼트 상부에 형성되고 상기 메모리 엘리먼트에 전기적으로 접속되는 것을 특징으로 하는 메모리 셀 장치의 제조 방법.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 트랜지스터의 형성 이후, 절연층(1a)이 형성되고, 상기 절연층(1a) 내에 콘택(Ka)이 형성되며,
    상기 콘택(Ka)과 부분적으로 중첩되는 스트립형 마스크(M2a)에 의해, 상기 절연층(1a)이 에칭된 다음, 상기 기록 라인(SLa)이 형성되도록 전도성 재료가 증착되어 에칭 백되거나 평탄화되는 것을 특징으로 하는 메모리 셀 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 절연층(1f)은 상기 게이트 라인(GLf)이 노출될 때까지 컷팅되는 것을 특징으로 하는 메모리 셀 장치의 제조 방법.
KR1020017000576A 1998-07-15 1999-07-01 메모리 엘리먼트의 전기 저항이 정보 유닛을 나타내고 자계에 의해 영향받을 수 있는, 메모리 셀 시스템 및 그 제조 방법 KR100620155B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19831820.0 1998-07-15
DE19831820 1998-07-15

Publications (2)

Publication Number Publication Date
KR20010053525A KR20010053525A (ko) 2001-06-25
KR100620155B1 true KR100620155B1 (ko) 2006-09-04

Family

ID=7874161

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017000576A KR100620155B1 (ko) 1998-07-15 1999-07-01 메모리 엘리먼트의 전기 저항이 정보 유닛을 나타내고 자계에 의해 영향받을 수 있는, 메모리 셀 시스템 및 그 제조 방법

Country Status (7)

Country Link
US (1) US6379978B2 (ko)
EP (1) EP1097457B1 (ko)
JP (1) JP2002520874A (ko)
KR (1) KR100620155B1 (ko)
DE (1) DE59904972D1 (ko)
TW (1) TW439062B (ko)
WO (1) WO2000004555A2 (ko)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392922B1 (en) * 2000-08-14 2002-05-21 Micron Technology, Inc. Passivated magneto-resistive bit structure and passivation method therefor
US6365419B1 (en) * 2000-08-28 2002-04-02 Motorola, Inc. High density MRAM cell array
DE10058047A1 (de) 2000-11-23 2002-06-13 Infineon Technologies Ag Integrierter Speicher mit einer Anordnung von nicht-flüchtigen Speicherzellen und Verfahren zur Herstellung und zum Betrieb des integrierten Speichers
JP2002208682A (ja) * 2001-01-12 2002-07-26 Hitachi Ltd 磁気半導体記憶装置及びその製造方法
US20020098705A1 (en) * 2001-01-24 2002-07-25 Infineon Technologies North America Corp. Single step chemical mechanical polish process to improve the surface roughness in MRAM technology
KR100399436B1 (ko) * 2001-03-28 2003-09-29 주식회사 하이닉스반도체 마그네틱 램 및 그 형성방법
JP5013494B2 (ja) * 2001-04-06 2012-08-29 ルネサスエレクトロニクス株式会社 磁性メモリの製造方法
DE10124366A1 (de) * 2001-05-18 2002-11-28 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterspeichereinrichtung
US6633497B2 (en) * 2001-06-22 2003-10-14 Hewlett-Packard Development Company, L.P. Resistive cross point array of short-tolerant memory cells
US6576480B2 (en) * 2001-07-26 2003-06-10 Micron Technology, Inc. Structure and method for transverse field enhancement
US6485989B1 (en) 2001-08-30 2002-11-26 Micron Technology, Inc. MRAM sense layer isolation
DE10144268B4 (de) * 2001-09-08 2015-03-05 Robert Bosch Gmbh Vorrichtung zur Messung der Stärke einer Vektorkomponente eines Magnetfeldes
US6627913B2 (en) * 2001-09-10 2003-09-30 Micron Technology, Inc. Insulation of an MRAM device through a self-aligned spacer
US6545906B1 (en) * 2001-10-16 2003-04-08 Motorola, Inc. Method of writing to scalable magnetoresistance random access memory element
EP1321944B1 (en) * 2001-12-21 2008-07-30 Kabushiki Kaisha Toshiba Magnetic random access memory
KR20030060327A (ko) * 2002-01-08 2003-07-16 삼성전자주식회사 고집적 자성체 메모리 소자 및 그 구동 방법
US6815248B2 (en) * 2002-04-18 2004-11-09 Infineon Technologies Ag Material combinations for tunnel junction cap layer, tunnel junction hard mask and tunnel junction stack seed layer in MRAM processing
US6783995B2 (en) * 2002-04-30 2004-08-31 Micron Technology, Inc. Protective layers for MRAM devices
US6744663B2 (en) 2002-06-28 2004-06-01 Motorola, Inc. Circuit and method for reading a toggle memory cell
US6760266B2 (en) * 2002-06-28 2004-07-06 Freescale Semiconductor, Inc. Sense amplifier and method for performing a read operation in a MRAM
US7095646B2 (en) * 2002-07-17 2006-08-22 Freescale Semiconductor, Inc. Multi-state magnetoresistance random access cell with improved memory storage density
US6946882B2 (en) * 2002-12-20 2005-09-20 Infineon Technologies Ag Current sense amplifier
US7251178B2 (en) * 2004-09-07 2007-07-31 Infineon Technologies Ag Current sense amplifier
US7433253B2 (en) * 2002-12-20 2008-10-07 Qimonda Ag Integrated circuit, method of operating an integrated circuit, method of manufacturing an integrated circuit, memory module, stackable memory module
KR100500450B1 (ko) * 2003-05-13 2005-07-12 삼성전자주식회사 분할된 서브 디지트 라인들을 갖는 자기 램 셀들
US6784091B1 (en) 2003-06-05 2004-08-31 International Business Machines Corporation Maskless array protection process flow for forming interconnect vias in magnetic random access memory devices
US6956763B2 (en) * 2003-06-27 2005-10-18 Freescale Semiconductor, Inc. MRAM element and methods for writing the MRAM element
US6967366B2 (en) * 2003-08-25 2005-11-22 Freescale Semiconductor, Inc. Magnetoresistive random access memory with reduced switching field variation
US7112454B2 (en) * 2003-10-14 2006-09-26 Micron Technology, Inc. System and method for reducing shorting in memory cells
US7245506B2 (en) * 2004-01-08 2007-07-17 Dell Products L.P. System for reducing noise induced from reference plane currents
US7884403B2 (en) 2004-03-12 2011-02-08 Japan Science And Technology Agency Magnetic tunnel junction device and memory device including the same
US7212432B2 (en) * 2004-09-30 2007-05-01 Infineon Technologies Ag Resistive memory cell random access memory device and method of fabrication
US7129098B2 (en) * 2004-11-24 2006-10-31 Freescale Semiconductor, Inc. Reduced power magnetoresistive random access memory elements
US7391226B2 (en) * 2006-05-31 2008-06-24 Advanced Micro Devices, Inc. Contact resistance test structure and methods of using same
US7359226B2 (en) 2006-08-28 2008-04-15 Qimonda Ag Transistor, memory cell array and method for forming and operating a memory device
DE102006040238A1 (de) * 2006-08-28 2008-03-13 Qimonda Ag Transistor, Speicherzellenanordnung und Verfahren zum Herstellen und Betreiben eines Speicherelements mit mindestens einer Speicherzelle, insbesondere einer resistiv schaltenden Speicherzelle und Speicherelement
JP2007019559A (ja) * 2006-10-23 2007-01-25 Hitachi Ltd 半導体記憶装置及びその製造方法
DE102006051137A1 (de) * 2006-10-30 2008-05-08 Qimonda Ag Anordnung vertikaler Transistoren in einem Substrat und Verfahren zur Herstellung
DE102007009876A1 (de) * 2007-02-28 2008-09-11 Qimonda Ag Anordnung von Speicherzellen umfassend Doppel-Gate-Transistoren mit gebogenem Stromfluss, sowie Verfahren zum Betrieb und zur Herstellung derselben
KR100944330B1 (ko) * 2007-03-16 2010-03-03 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
US7738279B2 (en) * 2008-06-02 2010-06-15 Qimonda Ag Integrated circuit and method of operating an integrated circuit
DE102008026432A1 (de) * 2008-06-02 2009-12-10 Qimonda Ag Integrierte Schaltung, Speichermodul sowie Verfahren zum Betreiben einer integrierten Schaltung
US8102700B2 (en) * 2008-09-30 2012-01-24 Micron Technology, Inc. Unidirectional spin torque transfer magnetic memory cell structure
US7876603B2 (en) * 2008-09-30 2011-01-25 Micron Technology, Inc. Spin current generator for STT-MRAM or other spintronics applications
US8310861B2 (en) 2008-09-30 2012-11-13 Micron Technology, Inc. STT-MRAM cell structure incorporating piezoelectric stress material
US7944738B2 (en) * 2008-11-05 2011-05-17 Micron Technology, Inc. Spin torque transfer cell structure utilizing field-induced antiferromagnetic or ferromagnetic coupling
US8553449B2 (en) * 2009-01-09 2013-10-08 Micron Technology, Inc. STT-MRAM cell structures
US7957182B2 (en) * 2009-01-12 2011-06-07 Micron Technology, Inc. Memory cell having nonmagnetic filament contact and methods of operating and fabricating the same
US8467220B2 (en) * 2010-01-14 2013-06-18 Jai Hoon Sim DRAM device and manufacturing method thereof
US20120080725A1 (en) * 2010-09-30 2012-04-05 Seagate Technology Llc Vertical transistor memory array
JP5138056B2 (ja) * 2011-03-03 2013-02-06 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US8553451B2 (en) * 2011-06-24 2013-10-08 Micron Technology, Inc. Spin-torque transfer memory cell structures with symmetric switching and single direction programming
JP5558425B2 (ja) * 2011-07-04 2014-07-23 株式会社東芝 磁気抵抗素子、磁気メモリ及び磁気抵抗素子の製造方法
US9397008B1 (en) * 2015-04-21 2016-07-19 United Microelectronics Corp. Semiconductor device and manufacturing method of conductive structure in semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684347A (ja) * 1992-09-02 1994-03-25 Mitsubishi Electric Corp 磁性薄膜メモリおよびその記録方法
US5343422A (en) * 1993-02-23 1994-08-30 International Business Machines Corporation Nonvolatile magnetoresistive storage device using spin valve effect

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE503715C2 (sv) * 1995-03-27 1996-08-12 Ericsson Telefon Ab L M Optisk nod i ett optiskt bussnät
DE19653107C2 (de) * 1996-12-19 1998-10-08 Siemens Ag Verfahren zur Herstellung einer Speicherzellenanordnung
US6111784A (en) * 1997-09-18 2000-08-29 Canon Kabushiki Kaisha Magnetic thin film memory element utilizing GMR effect, and recording/reproduction method using such memory element

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684347A (ja) * 1992-09-02 1994-03-25 Mitsubishi Electric Corp 磁性薄膜メモリおよびその記録方法
US5343422A (en) * 1993-02-23 1994-08-30 International Business Machines Corporation Nonvolatile magnetoresistive storage device using spin valve effect

Also Published As

Publication number Publication date
EP1097457B1 (de) 2003-04-09
WO2000004555A3 (de) 2000-04-20
JP2002520874A (ja) 2002-07-09
US6379978B2 (en) 2002-04-30
DE59904972D1 (de) 2003-05-15
WO2000004555A2 (de) 2000-01-27
US20010024380A1 (en) 2001-09-27
TW439062B (en) 2001-06-07
KR20010053525A (ko) 2001-06-25
EP1097457A2 (de) 2001-05-09

Similar Documents

Publication Publication Date Title
KR100620155B1 (ko) 메모리 엘리먼트의 전기 저항이 정보 유닛을 나타내고 자계에 의해 영향받을 수 있는, 메모리 셀 시스템 및 그 제조 방법
CN1345091B (zh) 利用隧道磁阻效应的半导体存储器及其制造方法
KR100498182B1 (ko) 반도체 기억 장치 및 그 제조 방법
US7535755B2 (en) Magnetic memory device and method for fabricating the same
KR100521825B1 (ko) 자기 기억 장치 및 그 제조 방법
US7164598B2 (en) Methods of operating magnetic random access memory device using spin injection and related devices
KR100829556B1 (ko) 자기 저항 램 및 그의 제조방법
KR100515532B1 (ko) 자기 기억 장치 및 그 제조 방법
KR100954507B1 (ko) 자기저항 효과 소자 및 자기 메모리 장치
EP1329895A2 (en) High-density magnetic random access memory device and method of operating the same
US20070206411A1 (en) Magnetic Random Access Memory Devices Including Contact Plugs Between Magnetic Tunnel Junction Structures and Substrates and Related Methods
KR100450468B1 (ko) 기억 셀 장치 및 그의 제조 방법
KR100470848B1 (ko) 반도체 기억 장치 및 그 제조 방법
JP2006060236A (ja) 磁気メモリ素子、その動作方法及びその製造方法
JP2002538614A5 (ko)
US7122385B2 (en) Magnetic memory device having magnetic circuit and method of manufacture thereof

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120817

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130816

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140814

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150924

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee