JP2006060236A - 磁気メモリ素子、その動作方法及びその製造方法 - Google Patents

Abstract

【課題】 均一なスイッチング特性を有し、低電流スイッチングの可能な磁気メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】 磁気トンネル接合層Ｃを備える磁気メモリ素子において、磁気トンネル接合層Ｃは、構成要素が同心に備えられた円筒形である。磁気トンネル接合層Ｃは、書き込み電流が印加される導電層６０と、導電層６０の周りに導電層６０と同心に備えられた絶縁膜６２と、絶縁膜６２の周りに導電層６０と同心に、順次に積層されたバッファ膜６４ａ、ピンニング膜６４ｂと、ピンド膜６４ｃ、トンネリング膜６４ｄと、フリー磁性膜６４ｅと、を備える。
【選択図】 図１１

Description

本発明は、半導体メモリ素子、その動作方法及びその製造方法に係り、より詳細には、均一なスイッチング特性を有し、低電流でのスイッチングの可能な磁気メモリ素子、その動作方法及び製造方法に関する。

磁気ＲＡＭは、スイッチング素子として電界効果トランジスタを備え、データ保存媒体として磁気トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｌｉｎｇ Ｊｕｎｃｔｉｏｎ：ＭＴＪ）層を備える半導体メモリ素子である。

ＭＴＪ層は、トンネリング膜とこのトンネリング膜の上下部に積層された磁性膜とを備えている。この積層された磁性膜の磁化方向によってＭＴＪ層の抵抗は異なる。磁気ＲＡＭは、このようなＭＴＪ層の特性を利用して、ＭＴＪ層にデータを記録するメモリ素子である。

図１は、従来技術による磁気ＲＡＭの構成の一例を示す図面である。
図１に示すように、磁気ＲＡＭは、半導体基板１０上にゲート電極を備えたゲート積層物１２を備えている。ゲート積層物１２の両側の半導体基板１０にソース領域１４及びドレイン領域１６が形成されている。

ゲート積層物１２、ソース領域１４及びドレイン領域１６は、トランジスタＴを構成する。符号１１は、フィールド酸化膜を示す。半導体基板１０上に、トランジスタＴを覆う層間絶縁膜１８が形成されている。層間絶縁膜１８が形成される過程で、ゲート積層物１２の上側に層間絶縁膜１８で覆われるディジットライン２０が形成される。

層間絶縁膜１８には、ドレイン領域１６が露出されるコンタクトホール２２が形成されている。コンタクトホール２２は、導電性プラグ２４が満たされており、層間絶縁膜１８上に導電性プラグ２４の上面と接触する導電性パッド２６が形成されている。

導電性パッド２６は、ディジットライン２０の上方に形成されている。導電性パッド２６のディジットライン２０に対応する領域の上にＭＴＪ層Ｓが形成されている。層間絶縁膜１８上にＭＴＪ層Ｓと導電性パッド２６とを覆う第２層間絶縁膜２８が形成されている。

第２層間絶縁膜２８に、ＭＴＪ層Ｓの上部が露出されるビアホール３０が形成されている。第２層間絶縁膜２８上に、ビアホール３０を満たすビットライン３２が形成されている。ビットライン３２は、ゲート電極及びディジットライン２０に対し、垂直に形成されている。

図２は、ＭＴＪ層の細部構成を示す図面である。
図２に示すように、ＭＴＪ層Ｓは、導電性パッド２６上に形成されたシード層４０と、シード層４０上に順次に積層されたピンニング膜４２、ピンド膜４４、トンネリング酸化膜４８、フリー磁性膜５０及びキャッピング膜５２から構成される。

このような磁気ＲＡＭからデータを正確に読み取るために、磁気ＲＡＭのセンシングマージン（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）は、なるべく大きいものが良い。磁気ＲＡＭのセンシングマージンは、ＭＴＪ層の磁気抵抗比、すなわち、ＭＲ（Ｍａｇｎｅｔｉｃ Ｒｅｓｉｓｔａｎｃｅ）比により決定される。したがって、磁気ＲＡＭのＭＴＪ層の最小抵抗値と最大抵抗値との差は、なるべく大きい方が良い。

ＭＴＪ層のＭＲ比を大きくするためには、ＭＴＪ層の安定性、ＭＴＪ層を構成する部材などの均一性、特に、トンネリング膜の厚さの均一性が確保されなければならない。そのためには、ＭＴＪ層のトンネリング膜の製造工程上の安定性がまず確立される必要がある。

このように、磁気メモリ素子においてＭＴＪ層を選択する過程で、選択するＭＴＪ層に隣接するＭＴＪ層に、影響を与えないことが必要である。
しかし、前記の従来技術による磁気ＲＡＭの場合、ＭＴＪ層にデータを記録する過程や、データを読み取る過程で、フリー磁性膜（ｆｒｅｅ ｍａｇｎｅｔｉｃ ｌａｙｅｒ）に図３に示すようなボルテックスピンニング（ｖｏｒｔｅｘ ｐｉｎｎｉｎｇ）や、図４に示すようなドメインウォールピンニング（ｄｏｍａｉｎ ｗａｌｌ ｐｉｎｎｉｎｇ）のような異常現象が発生する。ここで、図３は、図２に示すＭＴＪ層に対するデータ書き込み過程とデータ読み取り過程とにおいて、フリー磁性膜に表れるボルテックスピンニングを示す図面である。図４は、図２に示すＭＴＪ層に対するデータ書き込み過程とデータ読み取り過程とにおいて、フリー磁性膜に表れるドメインウォールピンニングを示す図面である。

ドメインウォールピンニングとボルテックスピンニングは、ＭＴＪ層のフリー磁性膜の正常スイッチングを妨害する。すなわち、ドメインウォールピンニングまたはボルテックスピンニングは、フリー磁性膜をスイッチングするための磁場を大きく増加させる。それにより、磁場を発生させるための電流も増加する。

ボルテックスピンニングやドメインウォールピンニングが発生する場合、正常な電流でフリー磁性膜をスイッチングするときには、全体のＭＴＪ層のうち、一部のＭＴＪ層は、フリー磁性膜がスイッチングされないこともある。このように、フリー磁性膜がスイッチングされていないＭＴＪ層は、フェイルビット（ｆａｉｌ ｂｉｔｓ）となる。

図５は、図２のＭＴＪ層を備える従来の磁気ＲＡＭに対する前記データ記録過程で表れるフェイルビット比率を示す図面である。
図５に示すように、正常なスイッチングフィールドでスイッチングされていないＭＴＪ層を、Ｃ１、Ｃ２、Ｃ３、Ｃ４で表す。このうち、ＭＴＪ層Ｃ１、Ｃ２、Ｃ４は、正常なスイッチングフィールドの範囲をはるかに超えるスイッチングフィールドでスイッチングされる。そして、ＭＴＪ層Ｃ３は、正常なスイッチングフィールドよりはるかに小さなスイッチングフィールドでスイッチングされる。

このような問題を解決するため、従来の磁気ＲＡＭでフリー磁性膜の厚さを更に薄く形成することにより、フリー磁性膜に表れるボルテックスピンニングをある程度減らすことができる。しかし、フリー磁性膜が薄くなれば、フリー磁性膜の磁気モーメントの熱的安定性が著しく低下して、ＭＴＪ層の熱的不安定性が高まるおそれがある。

本発明が達成しようとする技術的課題は、前記の従来技術の問題点を改善するためのものであって、ＭＴＪ層のフリー磁性膜の均一なスイッチングの特性と熱的安定性とを確保でき、動作電流を小さくする磁気メモリ素子を提供するところにある。

本発明が達成しようとする他の技術的課題は、このような磁気メモリ素子の動作方法を提供するところにある。

前記技術的課題を達成するために、本発明に係る磁気メモリ素子は、磁気トンネル接合層を備える磁気メモリ素子において、前記磁気トンネル接合層は、構成要素が同心に備えられた円筒形であることを特徴とする。

前記磁気トンネル接合層は、書き込み電流が印加される導電層と、前記導電層の周りに前記導電層と同心に備えられた絶縁膜と、前記絶縁膜の周りに前記導電層と同心に備えられた複数の磁性膜を備える物質層と、を備えていることが好ましい。

前記複数の磁性膜は、前記導電層に沿って順次に積層された少なくとも下部磁性膜、トンネリング膜及び上部磁性膜を備えていることが好ましい。

前記下部磁性膜は、順次に積層されたピンニング膜及びピンド膜を備えていることが好ましい。

前記ピンド膜は、ハード磁性膜であり、ＳｍＣｏ膜またはＮｄＦｅＢ膜であることが好ましい。

前記下部磁性膜は、ハード磁性体から形成されたピンド膜を備えることが好ましい。

前記上部磁性膜は、ソフト磁性膜であり、ＮｉＦｅ膜または順次に積層されたＣｏＦｅ膜及びＮｉＦｅ膜であることが好ましい。

前記磁気トンネル接合層上に前記物質層と連結された第１導電性ラインと、前記導電層と連結された第２導電性ラインとを更に備えることが好ましい。

前記第２導電層ラインは、前記第１導電性ライン上に備えられており、前記第１導電性ラインと前記導電層とは絶縁されていることが好ましい。

前記導電層は、上方に突出して、前記第２導電性ラインに連結されていることが好ましい。

前記磁気トンネル接合層の下に前記導電層と前記物質層とに共通に連結されたスイッチング素子を備えるが好ましい。

前記スイッチング素子と前記物質層との間に、電流の流れを断続する第１スイッチング手段を備えた第１連結手段と、前記スイッチング素子と前記導電層との間に電流の流れを断続する第２スイッチング手段を備えた第２連結手段と、を備えることが好ましい。

前記磁気トンネル接合層の下に前記物質層に連結された第１トランジスタと、前記導電層に連結された第２トランジスタと、を備えるが好ましい。

前記第１トランジスタ及び前記第２トランジスタは、同一基板に形成されており、前記第１トランジスタと前記第２トランジスタとの間に共通電極が連結されていることが好ましい。

また本発明は、全体が円筒形であり、中心に形成された導電層と、前記導電層の周りに形成された前記導電層と同心をなす絶縁膜と、前記絶縁膜の周りに前記導電層と同心をなす複数の磁性膜が形成された物質層と、を備える磁気トンネル接合層と、前記物質層に連結された第１導電性ラインと、前記導電層に連結された第２導電性ラインと、前記磁気トンネル接合層の導電層及び物質層に連結されたスイッチング素子と、を備える磁気メモリ素子の動作方法において、前記第１導電性ラインをフローティングさせた状態で前記導電層に所定の書き込み電流を印加して、前記物質層にデータを記録することを特徴とする。

前記スイッチング素子は、前記物質層に連結された第１トランジスタと、前記導電層に連結された第２トランジスタと、を備えるが好ましい。

前記物質層は、前記導電層に沿って順次に積層されたピンニング膜、ピンド膜、トンネリング膜及びフリー磁性膜を備えることが好ましい。

前記物質層は、前記導電層に沿って順次に積層されたピンド膜、トンネリング膜及びフリー磁性膜を備え、前記ピンド膜は、ハード磁性膜であることが好ましい。

また本発明は、全体が円筒形であり、中心に形成された導電層と、前記導電層の周りに形成された前記導電層と同心をなす絶縁膜と、前記絶縁膜の周りに、前記導電層と同心をなす複数の磁性膜が備えられた物質層と、を備える磁気トンネル接合層と、前記物質層に連結された第１導電性ラインと、前記導電層に連結された第２導電性ラインと、前記磁気トンネル接合層の前記導電層及び物質層に連結されたスイッチング素子と、を備える磁気メモリ素子の動作方法において、前記第２導電性ラインをフローティングさせた状態で、前記物質層に所定の読み取り電流を印加するステップと、前記物質層を通過した電流を測定するステップと、前記測定した電流を基準電流と比較するステップと、を経て、前記物質層に記録されたデータを読み取ることを特徴とする。

前記スイッチング素子は、前記物質層に連結された第１トランジスタと、前記導電層に連結された第２トランジスタと、を備えることが好ましい。

前記物質層は、前記導電層に沿って順次に積層されたピンニング膜、ピンド膜、トンネリング膜及びフリー磁性膜を備えることが好ましい。

前記物質層は、前記導電層に沿って順次に積層されたピンド膜、トンネリング膜及びフリー磁性膜を備え、前記ピンド膜は、ハード磁性膜であることが好ましい。

前記電流を印加する段階は、前記第１導電性ラインをフローティングさせた状態で前記第２導電性ラインに書込み電流を印加する段階を含むことが好ましい。

前記電流を印加する段階は、前記第２導電性ラインをフローティングさせた状態で前記第１導電性ラインに読出し電流を印加する段階と、前記物質層を通過した電流を測定する段階と、前記測定した電流を基準電流と比較する段階を経て前記物質層に記録されたデータを読み取ることが好ましい。

また本発明は、スイッチング素子とこれに連結された磁気トンネル接合層を含む磁気メモリ素子の製造方法において、複数の順次に積層される磁性膜を形成する第１段階と、前記複数の磁性膜にホールを形成する第２段階と、前記ホールの側壁に絶縁層を形成する第３段階と、前記絶縁層を有する前記ホールに導電層を形成する第４段階と、含むことを特徴とする。

前記第１段階は、下部磁性膜を形成する段階と、トンネリング膜を形成する段階と、上部磁性膜を形成する段階を含み、前記下部磁性膜、前記トンネリング膜及び前記上部磁性膜を順次に積層することが好ましい。

前記下部磁性膜を形成する段階は、ピンニング膜を形成する段階と、ピンド膜を形成する段階を含み、前記ピンニング膜と前記ピンド膜は順次に形成されるが好ましい。

なお、前記物質層は、前記導電層に沿って順次に積層されたピンニング膜、ピンド膜、トンネリング膜及びフリー磁性膜を備えるが、前記ピンド膜がハード磁性膜である場合に、前記ピンニング膜を省略できる。

このような本発明を利用すれば、磁気ＲＡＭの動作時にフリー磁性膜に表れる異常ピンニング現象を防止して、フリー磁性膜の均一なスイッチングが可能であり、動作電流を大きく減らすことが可能である。

本発明は、実施形態による円筒形ＭＴＪ層を備える。この円筒形ＭＴＪ層の中心に導電層が備えられており、その周りに絶縁膜と物質層とが存在する。前記物質層は、複数の磁性膜を備えるものであって、前記導電層に沿って垂直に積層されている。すなわち、前記物質層に含まれた物質膜、例えばピンニング膜、ピンド膜、トンネリング膜、フリー磁性膜、キャッピング膜などは、ドーナッツ状に前記導電層の周りに備えられている。したがって、前記導電層に電流が流れるとき、前記導電層の周りに円形の閉じられた磁場が形成され、この磁場は、前記物質層にも形成される。これにより、フリー磁性膜に、前記フリー磁性膜を貫通しない閉じられた磁場が形成される。したがって、前記フリー磁性膜に従来の異常ピンニング現象が発生せずに、フリー磁性膜の全体を均一にスイッチングできる。これは、与えられた強度の磁場でＭＴＪ層を均一にスイッチングできるということを意味するが、与えられた強度の磁場でスイッチングされないＭＴＪ層の数を最小化できるということを意味する。また、前記したように、ＭＴＪ層の導電層の周りに形成される磁場は、円形の閉じられた形態であるため、低電流でも高磁場を得ることができる。

以下、本発明の実施例による均一なスイッチング特性を有し、低電流スイッチングの可能な磁気メモリ素子及びその動作方法を、添付された図面を参照して詳細に説明する。この過程で、図面に示す層や領域の厚さは、明細書の明確性のために誇張して示した。

まず、本実施形態に係る磁気ＲＡＭについて説明する。
図６は、本実施形態に係る磁気ＲＡＭに備えられたＭＴＪ層を上から見た状態を示す平面図である。そして、図７は、図６に示すＭＴＪ層の７−７’縦断面図である。

図６及び図７に示すように、ＭＴＪ層Ｃは、円筒形である。ＭＴＪ層Ｃの中心に円柱状の導電層６０が形成されている。円柱状の導電層６０は、所定の伝導性金属、例えば、アルミニウム（Ａｌ）及び銅（Ｃｕ）から形成される。導電層６０の外周面には、所定厚さの絶縁膜６２が形成されている。絶縁膜６２は、酸化膜、例えば、シリコン酸化膜（ＳｉＯ₂）であるが、非酸化膜、例えば、窒化膜であってもよい。絶縁膜６２の外周面には、複数の磁性膜を備える物質層６４が形成されている。符号Ｄ１及びＤ２は、それぞれ物質層６４の内径及び外径を示す。

図７に示すように、物質層６４は、複数の磁性膜を備える物質膜が、導電層６０に沿って垂直に積層されたものであることが分かる。すなわち、物質層６４は、順次に積層されたバッファ膜６４ａ、ピンニング膜６４ｂ、ピンド膜６４ｃ、トンネリング膜６４ｄ、フリー磁性膜６４ｅ及びキャッピング膜６４ｆを備える。

バッファ膜６４ａは、その上に積層される物質膜の良好な結晶成長と良好な表面形態とを得るためのものであって、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、ＣＺＮ（ＣｏｌＺｒＷｂ）等より形成される。ピンニング膜６４ｂは、ピンド膜６４ｃの磁化方向を与えられた方向に固定させるためのものであって、単層または多層である。ピンニング膜６４ｂが多層である場合、例えば、ピンニング膜６４ｂは、順次に積層された下部磁性膜、中間膜及び上部磁性膜を備えるＳＡＦ（Ｓｙｎｔｈｅｔｉｃ Ａｎｔｉｆｅｒｒｏ−Ｍａｇｎｅｔｉｃ）膜（図示せず）である。このとき、下部磁性膜及び上部磁性膜は、強磁性膜、例えば、コバルト鉄（ＣｏＦｅ）膜であり、中間膜は、金属膜、例えば、ルテニウム膜である。

ピンド膜６４ｃは、ハード磁性膜、例えば、サマリウムコバルト（ＳｍＣｏ）膜またはネオジム鉄ホウ素（ＮｄＦｅＢ）膜である。ピンド膜６４ｃが保磁力の大きい磁性層であるとき、ピンニング膜６４ｂを省略することも可能である。トンネリング膜６４ｄは、所定厚さの酸化膜、例えば、アルミニウム酸化膜（ＡｌＯｘ）であってもよく、他の絶縁膜であってもよい。

フリー磁性膜６４ｅは、所定の厚さで所定の磁気モーメントを有するソフト磁性膜であるが、例えば、ニッケル鉄（ＮｉＦｅ）膜、または順次に積層されたコバルト鉄（ＣｏＦｅ）膜及びニッケル鉄膜である。キャッピング膜６４ｆは、ルテニウム膜またはタンタル膜などである。

ＭＴＪ層Ｃで、ピンニング膜６４ｂ、ピンド膜６４ｃ、トンネリング膜６４ｄ、フリー磁性膜６４ｅ、キャッピング膜６４ｆは、前記のように、導電層６０の周りに、導電層６０に沿って垂直に順次に積層されて、何れも導電層６０と同心をなすが、図８に示すように、導電層６０に電流Ｉが流れつつ、導電層６０の周りに誘導される円形の閉じられた磁場Ｈがフリー磁性膜６４ｅにも誘導される。ここで、参照する図８は、図６に示す磁気ＲＡＭのＭＴＪ層に磁場が誘導された場合を示す平面図である。

このように、フリー磁性膜６４ｅに加えられる磁場Ｈがフリー磁性膜６４ｅを貫通せずに、フリー磁性膜６４ｅ内で同心円の閉鎖ループを形成するため、フリー磁性膜６４ｅに含まれたあらゆる磁気モーメントは、円形の閉じられた磁場Ｈに沿って配列する。これにより、フリー磁性膜６４ｅには、ドメインウォールピンニング及びボルテックスピンニングのような従来の異常ピンニング現象が表れない。

導電層６０に電流が流れるとき、導電層６０の周りに形成される円形の閉じられた磁場Ｈは、次の式（１）で求めることができる。

Ｈ＝（２Ｉ）／（１０Ｒ）・・・（１）

式（１）で、Ｉは、導電層６０に流れる電流を表し、Ｒは、導電層６０の外周面を取り囲む絶縁膜６２の厚さを表す。
式（１）を利用して、導電層６０に流れる電流Ｉが０.１ｍＡであり、絶縁膜６２の厚さＲが０.１μｍである場合に、導電層６０の周りに誘導される磁場Ｈを計算すれば、磁場Ｈは、約２００エルステッド（Ｏｅ）であることがわかる。

従来のＭＴＪ層の場合、４〜５ｍＡの電流で約２０エルステッドの磁場が誘導されることに鑑みれば、本実施の形態に係るＭＴＪ層Ｃを利用する場合、導電層６０の周りに同じ強さの磁場を誘導するために印加する電流は、従来のＭＴＪ層の場合よりはるかに小さくなり、同じ電流を導電層に流すときには、従来のＭＴＪ層よりはるかに強い磁場を誘導できる。

図９は、フリー磁性膜の磁化状態とピンド膜の磁化状態とが同じ場合を示す図面である。図１０は、フリー磁性膜の磁化状態とピンド膜の磁化状態とが異なる場合を示す図面である。図９の場合、トンネリング膜６４ｄの抵抗は低く、図１０の場合、トンネリング膜６４ｄの抵抗は高い。

図６及び図７に示すＭＴＪ層Ｃは、次のように製造する。
まず、ベース基板上にバッファ膜６４ａ、ピンニング膜６４ｂ、ピンド膜６４ｃ、トンネリング膜６４ｄ、フリー磁性膜６４ｅ及びキャッピング膜６４ｆを順次に積層する。キャッピング膜６４ｆ上に、導電層６０と絶縁膜６２とが形成される領域を露出させるマスク（図示せず）、例えば、感光膜パターンを形成する。感光膜パターンをエッチングマスクとして、キャッピング膜６４ｆをはじめとして、その下に積層されたフリー磁性膜６４ｅ、トンネリング膜６４ｄ、ピンド膜６４ｃ、ピンニング膜６４ｂ及びバッファ膜６４ａをエッチングする。前記エッチングは、前記ベース基板が露出されるまで実施する。この結果、ＭＴＪ層Ｃにコンタクトホールｈｃが形成される。感光膜パターンを除去し、コンタクトホールｈｃの側壁に絶縁膜６２を形成する。コンタクトホールｈｃの絶縁膜６２の内側部分に導電層６０を形成し、キャッピング膜６４ｆ上まで導電層６０を形成する。キャッピング膜６４ｆ上に形成された導電層６０を、キャッピング膜６４ｆが露出するまでエッチングする。この結果、図７に示すような断面を有するＭＴＪ層Ｃが形成される。

以下では、前記本発明がＭＴＪ層を備える磁気ＲＡＭについて説明する。
ここで参照する図１１は、本実施形態に係るＭＴＪ層を備える磁気ＲＡＭの断面図である。
図１１に示すように、本実施形態に係る磁気ＲＡＭ（以下、第１磁気ＲＡＭ）は、半導体基板８０と、半導体基板８０に形成されたトランジスタＴｒと、トランジスタＴｒ上に形成されたＭＴＪ層Ｃと、を備える。

トランジスタＴｒとＭＴＪ層Ｃは、導電性プラグ８４と導電性パッド８６とを介して互いに連結されている。導電性プラグ８４は、導電性不純物が注入されたトランジスタＴｒの第１不純物領域８２上に形成されている。導電性パッド８６は、導電性プラグ８４とＭＴＪ層Ｃとを連結する。

導電性パッド８６は、ＭＴＪ層Ｃの２箇所と接触しているが、そのうち１箇所は、導電層６０であり、他の１箇所は、物質層６４である。図示していないが、導電性パッド８６とＭＴＪ層Ｃの導電層６０との間に第１スイッチング手段が備えられ、導電性パッド８６と物質層６４との間に第２スイッチング手段が備えられている。

第１磁気ＲＡＭの動作時、このようなスイッチング手段を利用して、導電層６０から導電性パッド８６に流入される電流を選択的に制御できる。半導体基板８０に形成された第１不純物領域８２、第２不純物領域８３及び第１不純物領域８２と第２不純物領域８３の間の半導体基板８０上に形成されたゲート積層物Ｇとは、トランジスタＴｒを形成する。

トランジスタＴｒの第２不純物領域８３には、導電性プラグ８７を介して共通電極９０が連結されている。導電性パッド８６と半導体基板８０との間は、トランジスタＴｒを覆い、導電性プラグ８４、８７を取り囲む第１層間絶縁層９２が形成されている。

そして、第１層間絶縁層９２上に第２層間絶縁層９４が形成されている。第２層間絶縁層９４は、共通電極９０と導電性パッド８６とを覆うが、第２層間絶縁層９４に導電性パッド８６の２箇所が露出される第１コンタクトホールｈ１及び第２コンタクトホールｈ２が形成されている。

第１コンタクトホールｈ１は、導電性パッド８６とＭＴＪ層Ｃの物質層６４とを電気的に連結する第１連結手段９６ａで満たされている。第１連結手段９６ａは、物質層６４と導電性パッド８６との間の電流の流れを断続するスイッチング手段、例えば、トランジスタである。

第２コンタクトホールｈ２は、第２連結手段９６ｂで満たされている。第２連結手段９６ｂは、導電層６０と導電性パッド８６との間の電流の流れを断続するスイッチング手段である。第２層間絶縁層９４上に、ＭＴＪ層Ｃを取り囲む第３層間絶縁層９６が形成されている。

第３層間絶縁層９６上には第１導電性ラインＬ１が形成されている。また、後記する第４層間絶縁層９８上には第２導電性ラインＬ２が形成されている。第１導電性ラインＬ１及び第２導電性ラインＬ２は、ゲート積層物Ｇに対し垂直に形成されている。第１導電性ラインＬ１は、ＭＴＪ層Ｃの物質層６４のみに接触するように形成されている。

このために、絶縁膜６２が第１導電性ラインＬ１と導電層６０との間にも形成されている。第２導電性ラインＬ２は、第１導電性ラインＬ１の真上に備えられていることが好ましいが、真上から多少外れた位置に備えられてもよい。第２導電性ラインＬ２は、第１導電性ラインＬ１の上側に拡張した導電層６０と接触している。

これにより、ＭＴＪ層Ｃの導電層６０と物質層６４とに選択的に電流を印加できる。第１導電性ラインＬ１は、読み取り用のビットラインとして使用され、第２導電性ラインＬ２は、書き込み用のビットラインとして使用される。第３層間絶縁層９６上に第１導電性ラインＬ１を覆い、導電層６０の上方に拡張して、第２導電性ラインＬ２に連結された部分を取り囲む第４層間絶縁層９８が形成されている。
図１２は、第１磁気ＲＡＭの等価回路を示す図面である。

次に、他の実施形態に係る他の実施形態に係るＭＴＪ層を備える磁気ＲＡＭについて説明する。
ここで参照する図１３は、他の実施形態に係るＭＴＪ層を備える磁気ＲＡＭ（以下、第２磁気ＲＡＭ）の断面図である。

図１３に示すように、第２磁気ＲＡＭは、半導体基板１００に第１トランジスタＴ１及び第２トランジスタＴ２を備える。第１トランジスタＴ１及び第２トランジスタＴ２は、スイッチング手段の一例であり、他のスイッチング手段であってもよい。

第１トランジスタＴ１は、第１不純物領域１０２、第２不純物領域１０４及び第１不純物領域１０２と第２不純物領域１０４の間の半導体基板１００上に形成された第１ゲート積層物Ｇ１を備える。第２トランジスタＴ２は、第２不純物領域１０４、第３不純物領域１０６及び第２不純物領域１０４と第３不純物領域１０６との間の半導体基板１００上に形成された第２ゲート積層物Ｇ２を備える。

第２不純物領域１０４は、第１トランジスタＴ１及び第２トランジスタＴ２の共通のドレイン領域として使用される。第２不純物領域１０４上に共通電極１０８が連結されている。第１トランジスタＴ１、第２トランジスタＴ２及び共通電極１０８は、表面が平坦化した第１層間絶縁層１１０で覆われている。

第１層間絶縁層１１０に、第１不純物領域１０２及び第３不純物領域１０６がそれぞれ露出される第１コンタクトホールｈ１１及び第２コンタクトホールｈ１２が形成されている。第１コンタクトホールｈ１１及び第２コンタクトホールｈ１２は、それぞれ第１導電性プラグ１１２及び第２導電性プラグ１１４で満たされている。

第１層間絶縁層１１０上に、第１導電性プラグ１１２に連結された第１導電性パッド１１６と、第２導電性プラグ１１４に連結された第２導電性パッド１１８とが形成されている。第１導電性パッド１１６と第２導電性パッド１１８とは、一定の間隔をおいて形成されている。

第１層間絶縁層１１０上に、第１導電性パッド１１６及び第２導電性パッド１１８を覆う第２層間絶縁層１１９が形成されている。第２層間絶縁層１１９に、第１導電性パッド１１６が露出される第３コンタクトホールｈ２１と、第２導電性パッド１１８が露出される第４コンタクトホールｈ２２とが形成されている。

第３コンタクトホールｈ２１及び第４コンタクトホールｈ２２は、それぞれ第３導電性プラグＰ１及び第４導電性プラグＰ２で満たされている。ＭＴＪ層Ｃの導電層６０は、第４導電性プラグＰ２を介して第２導電性パッド１１８に連結され、物質層６４は、第３導電性プラグＰ１を介して第１導電性パッド１１６に連結される。

したがって、ＭＴＪ層Ｃの順次に積層された複数の磁性膜を備える物質層６４を流れる電流は、第１導電性パッド１１６と第１導電性プラグ１１２とを経て第１トランジスタＴ１に流れる。このとき、第１トランジスタＴ１は、オン状態に維持し、第２トランジスタＴ２は、オフ状態に維持する。

また、ＭＴＪ層Ｃの導電層６０を流れる電流は、第２導電性パッド１１８と第２導電性プラグ１１４とを経て第２トランジスタＴ２に流れるため、このとき、第１トランジスタＴ１は、オフ状態に維持し、第２トランジスタＴ２は、オン状態に維持する。

次いで、第２層間絶縁層１１９上にＭＴＪ層Ｃを取り囲む第３層間絶縁層１２０が形成されている。第３層間絶縁層１２０は、第１層間絶縁層１１０及び第２層間絶縁層１１９と同じ絶縁層であることが好ましいが、他の絶縁層であってもよい。第３層間絶縁層１２０上にＭＴＪ層Ｃの物質層６４の上部面、すなわち、キャッピング膜６４ｆの上面と接触する第１導電性ラインＬ１が形成されている。

第１導電性ラインＬ１とＭＴＪ層Ｃの導電層６０との間には、両者の接触を防止するための絶縁膜６２が形成されている。導電層６０は、第１導電性ラインＬ１より高く形成され、上方にいくほど拡張している。第３層間絶縁層１２０上に、第１導電性ラインＬ１を覆い、導電層６０の拡張した部分を取り囲む第４層間絶縁層１２２が存在する。

第４層間絶縁層１２２は、第１層間絶縁層１１０、第２層間絶縁層１１９及び第３層間絶縁層１２０と同じ絶縁層であることが好ましいが、異なる絶縁層であってもよい。第４層間絶縁層１２２上に、導電層６０の拡張した部分と接触する第２導電性ラインＬ２が形成されている。

次いで、本実施形態に係る磁気ＲＡＭの動作を、第１磁気ＲＡＭを例に挙げて説明する。以下の説明では、第１磁気ＲＡＭのＭＴＪ層Ｃのピンド膜６４ｃの磁化方向は、電流がトランジスタＴｒから導電層６０に流れるとき、導電層６０の周りに形成される磁場の方向と同じであるとみなす。

＜書き込み＞
図１４に示すように、まず、第１連結手段９６ａをオフ状態に維持する。これを表すために、図１４では、第１連結手段９６ａを点線で図示した。次いで、第１導電性ラインＬ１をフローティング（ｆｌｏａｔｉｎｇ）させた状態で、第２導電性ラインＬ２に第１電流Ｉ１を印加する。第２導電性ラインＬ２に印加された第１電流Ｉ１は、導電層６０、導電性パッド８６及び導電性プラグ８４を経て、トランジスタＴｒに流れる。ここで参照する図１４は、第１磁気ＲＡＭの書き込み動作で、磁気ＲＡＭに流れる電流と、フリー磁性膜の磁化状態とを示す断面図である。

このように、導電層６０からトランジスタＴｒ方向に第１電流Ｉ１が流れる場合、導電層６０の周りに形成される磁場Ｈ’は、ピンド膜６４ｃの磁化方向と逆になる。フリー磁性膜６４ｅの磁化方向は、導電層６０の周りに形成される磁場Ｈ’の方向と同じであるため、フリー磁性膜６４ｅの磁化方向と、ピンド膜６４ｃの磁化方向とは、逆になる。この結果、ＭＴＪ層Ｃの抵抗は大きくなる。ＭＴＪ層Ｃの抵抗が大きくなっている状態を、ＭＴＪ層Ｃにデータ０が記録されたこととみなす。

一方、ＭＴＪ層Ｃに流れる電流の方向が逆である場合、すなわち、トランジスタＴｒから導電層６０に第２電流Ｉ２が流れる場合、導電層６０の周りに形成される磁場Ｈ”の方向は、ピンド膜６４ｃの磁化方向と同じようになる。したがって、フリー磁性膜６４ｅとピンド膜６４ｃの磁化方向が同じであるため、ＭＴＪ層Ｃの抵抗は低くなる。このように、ＭＴＪ層Ｃの抵抗が低くなっている状態を、ＭＴＪ層Ｃにデータ１が記録されたこととみなす。
図１５は、データ書き込み過程で、第１磁気ＲＡＭに流れる第１電流及び第２電流を示す等価回路を示す図面である。

＜読み取り＞
図１６に示すように、第１磁気ＲＡＭに記録されたデータを読み取るために、まず、導電層６０と導電性パッド８６とを連結する第２連結手段９６ｂをオフ状態にして、導電層６０と導電性パッド８６とを経て、トランジスタＴｒに電流を流さない。ここで参照する図１６は、第１磁気ＲＡＭの読み取り動作で、磁気ＲＡＭに流れる電流と、フリー磁性膜の磁化状態とを示す断面図である。図１６において、第２連結手段９６ｂがオフ状態であることを図示するために、第２連結手段９６ｂを点線で図示した。

この状態で、第１磁気ＲＡＭに電圧を印加して、第１導電性ラインＬ１、ＭＴＪ層Ｃの物質層６４及び導電性パッド８６を経て、トランジスタＴｒに電流Ｉを流す。このとき、ＭＴＪ層Ｃのフリー磁性膜６４ｅの磁化方向によってＭＴＪ層Ｃの抵抗が変わるため、フリー磁性膜６４ｅの磁化状態によって、ＭＴＪ層Ｃを通過する電流値が変わる。これにより、ＭＴＪ層Ｃに記録されたデータを読み取る。

例えば、フリー磁性膜６４ｅの磁化方向がピンド膜６４ｃの磁化方向と同じであり、ＭＴＪ層Ｃの抵抗が低い場合、ＭＴＪ層Ｃを介して流れる電流は、基準電流より多く、フリー磁性膜６４ｅとピンド膜６４ｃとの磁化方向が逆であるときには、ＭＴＪ層Ｃの抵抗が増加して、ＭＴＪ層Ｃを介して流れる電流は、基準電流より少なくなる。したがって、前記のように、第１磁気ＲＡＭに電圧を印加して測定した電流が基準電流より多いときには、第１磁気ＲＡＭからデータ１を読み取ったとみなし、測定した電流が基準電流より少ないときには、前記第１磁気ＲＡＭからデータ０を読み取ったとみなす。

図１７は、データ読み取り過程で、第１磁気ＲＡＭに流れる電流の経路を示す等価回路を示す図面である。
一方、図１３に示す第２磁気ＲＡＭの場合、ＭＴＪ層Ｃにデータを書き込もうとするとき、第１導電性ラインＬ１をフローティングさせ、第１トランジスタＴ１をオフ状態に維持する。そして、前記第２磁気ＲＡＭからデータを読み取ろうとするときは、逆に第２導電性ラインＬ２をフローティングさせ、第２トランジスタＴ２をオフ状態に維持する。

前記説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものであるより、好ましい実施形態の例示として解釈しなければならない。例えば、当業者ならば、第１連結手段９６ａが物質層６４の下部の前面と接触するように備え、第１磁気ＲＡＭで、半導体基板８０に形成されたトランジスタＴｒを除去することもできるであろう。また、第１導電性ラインＬ１及び第２導電性ラインＬ２を同一垂直線上に備えずに、水平にたがえて備えることもできるであろう。従って、本発明の範囲は、説明された実施形態によって決まらずに、特許請求の範囲に記載された技術的思想により決まらねばならない。

本発明は、磁気メモリ素子に関連した技術分野に好適に適用することができる。

従来技術による磁気ＲＡＭの構成の一例を示す図面である。 ＭＴＪ層の細部構成を示す図面である。 図２に示すＭＴＪ層に対するデータ書き込み過程とデータ読み取り過程とにおいて、フリー磁性膜に表れるボルテックスピンニングを示す図面である。 図２に示すＭＴＪ層に対するデータ書き込み過程とデータ読み取り過程とにおいて、フリー磁性膜に表れるドメインウォールピンニングを示す図面である。 図２のＭＴＪ層を備える従来の磁気ＲＡＭに対する前記データ記録過程で表れるフェイルビット比率を示す図面である。 本実施形態に係る磁気ＲＡＭに備えられたＭＴＪ層を上から見た状態を示す平面図である。 図６に示すＭＴＪ層の７−７’縦断面図である。 図６に示す磁気ＲＡＭのＭＴＪ層に磁場が誘導された場合を示す平面図である。 フリー磁性膜の磁化状態とピンド膜の磁化状態とが同じ場合を示す図面である。 フリー磁性膜の磁化状態とピンド膜の磁化状態とが異なる場合を示す図面である。 本実施形態に係るＭＴＪ層を備える磁気ＲＡＭの断面図である。 第１磁気ＲＡＭの等価回路を示す図面である。 図１３は、他の実施形態に係るＭＴＪ層を備える磁気ＲＡＭ（以下、第２磁気ＲＡＭ）の断面図である。 第１磁気ＲＡＭの書き込み動作で、磁気ＲＡＭに流れる電流と、フリー磁性膜の磁化状態とを示す断面図である。 データ書き込み過程で、第１磁気ＲＡＭに流れる第１電流及び第２電流を示す等価回路を示す図面である。 第１磁気ＲＡＭの読み取り動作で、磁気ＲＡＭに流れる電流と、フリー磁性膜の磁化状態とを示す断面図である。 データ読み取り過程で、第１磁気ＲＡＭに流れる電流の経路を示す等価回路を示す図面である。

符号の説明

６０ 導電層
６２ 絶縁膜
６４ 物質層
６４ａ バッファ膜
６４ｂ ピンニング膜
６４ｃ ピンド膜
６４ｄ トンネリング膜
６４ｅ フリー磁性膜
６４ｆ キャッピング膜
８０ 半導体基板
８２ 第１不純物領域
８３ 第２不純物領域
８４ 導電性プラグ
８６ 導電性パッド
８７ 導電性プラグ
９０ 共通電極
９２ 第１層間絶縁層
９４ 第２層間絶縁層
９６ 第３層間絶縁層
９６ａ 第１連結手段
９６ｂ 第２連結手段
９８ 第４層間絶縁層
ｈ１ 第１コンタクトホール
ｈ２ 第２コンタクトホール
Ｌ１ 第１導電性ライン
Ｌ２ 第２導電性ライン
Ｃ ＭＴＪ層
Ｇ ゲート積層物
Ｔｒ トランジスタ

Claims (20)

1. 磁気トンネル接合層を備える磁気メモリ素子において、
   前記磁気トンネル接合層は、構成要素が同心に備えられた円筒形であることを特徴とする磁気メモリ素子。
2. 前記磁気トンネル接合層は、
   書き込み電流が印加される導電層と、
   前記導電層の周りに前記導電層と同心に備えられた絶縁膜と、
   前記絶縁膜の周りに前記導電層と同心に備えられた複数の磁性膜を備える物質層と、
   を備えることを特徴とする請求項１に記載の磁気メモリ素子。
3. 前記複数の磁性膜は、前記導電層に沿って順次に積層された少なくとも下部磁性膜、トンネリング膜及び上部磁性膜のいずれかを備えることを特徴とする請求項２に記載の磁気メモリ素子。
4. 前記下部磁性膜は、順次に積層されたピンニング膜及びピンド膜を備えることを特徴とする請求項３に記載の磁気メモリ素子。
5. 前記ピンド膜は、ハード磁性膜であり、ＳｍＣｏ膜またはＮｄＦｅＢ膜であることを特徴とする請求項４に記載の磁気メモリ素子。
6. 前記下部磁性膜は、ハード磁性体から形成されたピンド膜を備えることを特徴とする請求項３に記載の磁気メモリ素子。
7. 前記上部磁性膜は、ソフト磁性膜であり、ＮｉＦｅ膜あるいは順次に積層されたＣｏＦｅ膜及びＮｉＦｅ膜であることを特徴とする請求項３に記載の磁気メモリ素子。
8. 前記磁気トンネル接合層上に前記物質層と連結された第１導電性ラインと、前記導電層と連結された第２導電性ラインとを更に備えたことを特徴とする請求項２に記載の磁気メモリ素子。
9. 前記第２導電層ラインは、前記第１導電性ライン上に備えられており、前記第１導電性ラインと前記導電層とは絶縁されていることを特徴とする請求項８に記載の磁気メモリ素子。
10. 前記導電層は、上方に突出して、前記第２導電性ラインに連結されていることを特徴とする請求項８に記載の磁気メモリ素子。
11. 前記磁気トンネル接合層の下に前記導電層と前記物質層とに共通に連結されたスイッチング素子を備えたことを特徴とする請求項２に記載の磁気メモリ素子。
12. 前記スイッチング素子と前記物質層との間に、電流を断続する第１スイッチング手段を備えた第１連結手段と、前記スイッチング素子と前記導電層との間に電流の流れを断続する第２スイッチング手段を備えた第２連結手段と、を備えたことを特徴とする請求項１１に記載の磁気メモリ素子。
13. 前記磁気トンネル接合層の下に前記物質層に連結された第１トランジスタと、前記導電層に連結された第２トランジスタと、を備えたことを特徴とする請求項２に記載の磁気メモリ素子。
14. 前記第１トランジスタ及び前記第２トランジスタは、同一基板上に形成されており、前記第１トランジスタと前記第２トランジスタとの間に共通電極が連結されていることを特徴とする請求項１３に記載の磁気メモリ素子。
15. 全体が円筒形であり、中心に形成された導電層と、前記導電層の周りに形成された前記導電層と同心をなす絶縁膜と、前記絶縁膜の周りに前記導電層と同心をなす複数の磁性膜が形成された物質層と、を備える磁気トンネル接合層と、
    前記物質層に連結された第１導電性ラインと、前記導電層に連結された第２導電性ラインと、前記磁気トンネル接合層の導電層及び物質層に連結されたスイッチング素子と、
    を備える磁気メモリ素子の動作方法において、
    前記第１導電性ラインまたは前記第２導電性ラインをフローティングさせた状態で前記第１導電性ラインまたは前記第２導電性ラインに電流を印加することを特徴とする磁気メモリ素子の動作方法。
16. 前記電流を印加する段階は、
    前記第１導電性ラインをフローティングさせた状態で前記第２導電性ラインに書込み電流を印加する段階を含むことを特徴とする請求項１５に記載の磁気メモリ素子の動作方法。
17. 前記電流を印加する段階は、
    前記第２導電性ラインをフローティングさせた状態で前記第１導電性ラインに読出し電流を印加する段階と、
    前記物質層を通過した電流を測定する段階と、
    前記測定した電流を基準電流と比較する段階を経て前記物質層に記録されたデータを読み取ることを特徴とする請求項１５に記載の磁気メモリ素子の動作方法。
18. スイッチング素子とこれに連結された磁気トンネル接合層を含む磁気メモリ素子の製造方法において、
    複数の順次に積層される磁性膜を形成する第１段階と、
    前記複数の磁性膜にホールを形成する第２段階と、
    前記ホールの側壁に絶縁層を形成する第３段階と、
    前記絶縁層を有する前記ホールに導電層を形成する第４段階と、
    を含むことを特徴とする磁気メモリ素子の製造方法。
19. 前記第１段階は、
    下部磁性膜を形成する段階と、
    トンネリング膜を形成する段階と、
    上部磁性膜を形成する段階を含み、
    前記下部磁性膜、前記トンネリング膜及び前記上部磁性膜を順次に積層することを特徴とする請求項１８に記載の磁気メモリ素子の製造方法。
20. 前記下部磁性膜を形成する段階は、
    ピンニング膜を形成する段階と、
    ピンド膜を形成する段階を含み、
    前記ピンニング膜と前記ピンド膜は順次に形成されることを特徴とする請求項１９に記載の磁気メモリ素子の製造方法。

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