KR20060018060A

KR20060018060A - 균일한 스위칭 특성을 가지며 저 전류 스위칭이 가능한자기 메모리 소자 및 그 동작방법

Info

Publication number: KR20060018060A
Application number: KR1020040066395A
Authority: KR
Inventors: 노진서; 김태완; 김홍석; 김은식
Original assignee: 삼성전자주식회사
Priority date: 2004-08-23
Filing date: 2004-08-23
Publication date: 2006-02-28
Also published as: CN1750168B; US20060038247A1; US7508041B2; CN1750168A; KR100707170B1; JP2006060236A

Abstract

균일한 스위칭 특성을 가지며 저 전류 스위칭이 가능한 자기 메모리 소자 및 그 동작 방법이 개시되어 있다. 여기서 본 발명은 자기터널접합(MTJ) 셀을 구비하는 자기 메모리 소자에 있어서, 상기 MTJ 셀은 구성요소들이 동심(同心))으로 구비된 원통형인 것을 특징으로 하는 자기 메모리 소자와 그 동작 방법을 제공한다. 상기 MTJ 셀은 쓰기 전류가 인가되는 도전층, 상기 도전층 둘레에 상기 도전층과 동심으로 구비된 절연막 및 상기 절연막 둘레에 상기 도전층과 동심으로 구비된, 다수의 자성막을 포함하는 물질층을 포함한다. 그리고 상기 물질층은 상기 도전층을 따라 순차적으로 적층된 적어도 하부 자성막, 터널링막 및 상부 자성막을 포함한다.

Description

균일한 스위칭 특성을 가지며 저 전류 스위칭이 가능한 자기 메모리 소자 및 그 동작방법{Magnetic memory device having uniform switching characteristics and capable of switching with low current and method of operating the same}

도 1은 종래 기술에 의한 자기 램(Magnetic RAM)의 단면도이다.

도 2는 도 1에 도시된 자기 램에 구비된 자기 터널 접합(Magnetic Tunneling Junction) 셀의 단면을 나타낸다.

도 3은 도 2에 도시된 MTJ 셀에 대한 데이터 쓰기 과정과 데이터 읽기 과정에서 프리 자성막(free magentic layer)에 나타나는 보르텍스 피닝(vortex pinning)을 나타낸다.

도 4는 도 2에 도시된 MTJ 셀에 대한 데이터 쓰기 과정과 데이터 읽기 과정에서 프리 자성막에 나타나는 도메인 월 피닝(domain wall pinning)을 나타낸다.

도 5는 도 1의 자기 램에 대한 데이터 쓰기 과정에서 정상적으로 스위칭 된 MTJ 셀과 정상적으로 스위칭 되지 않은 MTJ 셀의 분포를 나타낸다

도 6은 본 발명의 실시예에 의한 자기 램의 MTJ 셀의 평면도이다.

도 7은 도 6을 7-7'방향으로 절개한 단면도이다.

도 8은 도 6에 도시한 자기 램의 MTJ 셀에 자기장이 유도된 경우를 나타낸 평면도이다.

도 9는 자기 저항이 낮을 때의 도 7에 도시한 MTJ 셀의 프리 자성막 자화 상태를 나타낸 단면도이다.

도 10은 자기 저항이 높을 때의 도 7에 도시한 MTJ 셀의 프리 자성막의 자화 상태를 나타낸 단면도이다.

도 11은 도 6과 도 7에 도시한 MTJ 셀을 구비하는 본 발명의 제1 실시예에 의한 자기 램의 단면도이다.

도 12는 도 11의 등가 회로이다.

도 13은 도 6과 도 7에 도시한 MTJ 셀을 구비하는 본 발명의 제2 실시예에 의한 자기 램의 단면도이다.

도 14는 도 11의 자기 램의 쓰기 동작에서 자기 램에 흐르는 전류와 프리 자성막의 자화 상태를 나타낸 단면도이다.

도 15는 도 11에 도시한 자기 램의 쓰기 동작을 보여주는 등가 회로도이다.

도 16은 도 11에 도시한 자기 램의 읽기 동작에서 자기 램에 흐르는 전류와 프리 자성막의 자화 상태를 나타낸 단면도이다.

도 17은 도 11에 도시한 자기 램의 읽기 동작을 보여주는 등가 회로도이다.

*도면의 주요부분에 대한 부호의 설명*

60:도전층 62:절연막

64:다수의 자성막을 포함하는 물질층

64a:버퍼막 64b:피닝막

64c:핀드막 64d:터널링막

64e:프리 자성막(free magnetic layer)

64f:캡핑막 80:기판

82, 83:제1 및 제2 불순물 영역

84, 87:도전성 플러그 86:도전성 패드

90, 108:공통전극 96a, 96b:제1 및 제2 연결수단

92,110:제1 층간 절연층 94, 119:제2 층간 절연층

96, 120:제3 층간 절연층 98, 122:제4 층간 절연층

102, 104, 106:제1 내지 제3 불순물 영역

G:게이트 적층물 h1, h2:제1 및 제2 콘택홀

L1, L2:제1 및 제2 도전성 라인 T:트랜지스터

T1, T2:제1 및 제2 트랜지스터

112, 114:제1 및 제2 도전성 플러그

h11, h12, h21, h22:제1 내지 제4 콘택홀

G1, G2:제1 및 제2 게이트 적층물

P1, P2:제3 및 제4 도전성 플러그

1. 발명의 분야

본 발명은 반도체 메모리 소자 및 그 동작 방법에 관한 것으로써, 보다 자세 하게는 균일한 스위칭 특성을 가지며 저 전류 스위칭이 가능한 자기 메모리 소자 및 그 동작방법에 관한 것이다.

2. 관련기술의 설명

자기 램은 스위칭 소자로써 전계 효과 트랜지스터를 구비하고, 데이터 저장 매체로써 MTJ 셀을 구비하는 반도체 메모리 소자이다.

MTJ셀은 터널링막과 상기 터널링막 상하에 적층된 자성막들을 포함하는데, 상기 적층된 자성막들의 자화 방향에 따라 MTJ 셀의 저항은 다르게 된다. 자기 램은 MTJ셀의 이러한 특성을 이용하여 MTJ 셀에 데이터를 기록하는 메모리 소자이다.

도 1은 종래 기술에 의한 자기 램 구성의 일예를 보여준다.

도 1을 참조하면, 자기 램은 반도체 기판(10) 상에 게이트 전극이 포함된 게이트 적층물(12)이 구비되어 있다. 게이트 적층물(12) 양쪽 반도체 기판(10)에 소오스 및 드레인 영역(14, 16)이 형성되어 있다. 게이트 적층물(12)과 소오스 및 드레인 영역(14, 16)은 트랜지스터(T)를 구성한다. 참조번호 11은 필드 산화막을 나타낸다. 반도체 기판(10) 상에 트랜지스터(T)를 덮는 층간 절연막(18)이 존재한다. 층간 절연막(18)이 형성되는 과정에서 게이트 적층물(12) 위쪽에 층간 절연막(18)으로 덮이는 디지트 라인(digit line)(20)이 게이트 적층물(12)과 나란히 형성된다. 층간 절연막(18)에는 드레인 영역(16)이 노출되는 콘택홀(22)이 형성되어 있다. 콘택홀(22)은 도전성 플러그(24)가 채워져 있고, 층간 절연막(18) 상에 도전성 플러그(24)의 전면과 접촉되는 패드 도전층(26)이 구비되어 있다. 패드 도전층(26)은 데이터 라인(20) 위쪽으로 형성되어 있다. 패드 도전층(26)의 디지트 라인(20) 에 대응되는 영역 상에 MTJ층(S)이 구비되어 있다. MTJ층(S)이 형성된 결과물 상으로 MTJ층(S)과 패드 도전층(26)을 덮는 제2 층간 절연막(28)이 형성되어 있다. 제2 층간 절연막(28)에 MTJ층(S)의 상부막이 노출되는 비어홀(30)이 형성되어 있다. 제2 층간 절연막(28) 상에 비어홀(30)을 채우는 비트라인(32)이 구비되어 있다. 비트라인(32)은 상기 게이트 전극 및 디지트 라인(20)을 수직한 방향으로 가로지른다.

도 2는 MTJ층(S)의 세부 구성을 보여준다.

도 2를 참조하면, MTJ층(S)은 도전성 패드(26) 상에 형성된 씨드층(seed layer)(40)과 씨드층(40) 상에 순차적으로 적층된 피닝막(42), 핀드막(44), 터널링 산화막(48), 프리 자성막(50) 및 캡핑막(52)으로 구성된다.

이와 같은 자기 램으로부터 데이터를 정확히 읽어내기 위해 자기 램의 센싱 마진은 가능한 큰 것이 좋다. 자기 램의 센싱 마진은 MTJ셀의 자기 저항비, 곧 MR 비에 의해 결정된다. 따라서 자기 램의 MTJ 셀의 최소 저항값과 최대 저항값사이의 차는 가능한 큰 것이 좋다.

MTJ 셀의 MR비를 크게 하기 위해서는 MTJ 셀의 안정성과 MTJ 셀을 구성하는 부재들의 균일성, 특히 터널링막의 두께 균일성이 확보되어야 한다. 이렇게 하자면, MTJ 셀의 터널링막 제조 공정 상의 안정성이 먼저 확립될 필요가 있다.

이와 함께 자기 메모리 소자에서 특정 MTJ 셀을 선택하는 과정에서 그에 이웃한 MTJ 셀은 영향을 받지 않는 선택성이 확보되어야 한다.

그러나 상술한 종래 기술에 의한 자기 램의 경우, MTJ 셀에 데이터를 쓰는 과정이나 데이터를 읽는 과정에서 프리 자성막에 도 3에 도시한 바와 같은 보르텍 스 피닝(vortex pinning)이나 4에 도시한 바와 같은 도메인 월 피닝(domain wall pinning) 같은 이상 현상이 나타나는 것이 보고되고 있다.

상기 도메인 월 피닝과 보르텍스 피닝은 MTJ 셀의 프리 자성막의 정상적 스위칭을 방해한다. 따라서 프리 자성막을 정상적으로 스위칭하기 위해서는 정상적인 스위칭을 수행하는데 필요한 자기장보다 큰 자기장이 요구된다. 따라서 도메인 월 피닝과 보르텍스 피닝 등이 존재할 때, 프리 자성막을 정상적으로 스위칭 하기 위한 전류는 상기 피닝들이 존재하지 않을 때, 프리 자성막을 스위칭하는데 필요한 전류보다 훨씬 증가하게 된다.

만일 상기 피닝들이 존재할 때, 정상적인 전류로 프리 자성막을 스위칭한다고 하면, 프리 자성막이 스위칭되지 않는 많은 MTJ 셀이 발생될 수 있다. 이러한 MTJ 셀은 페일 비트가 된다.

도 5는 도 2의 MTJ 셀을 구비하는 종래의 자기 램에 대한 상기 데이터 기록과정에서 정상적인 스위칭 필드에서 스위칭 되지 않은 MTJ 셀의 비율(페일 비트 비율)을 보여준다.

도 5를 참조하면, 정상적인 스위칭 필드에서 스위칭되지 않은 MTJ셀들은 정상적인 스위칭 필드의 범위를 훨씬 넘어서는 스위칭 필드에서 스위칭되거나( C1, C2, C4), 정상적인 스위칭 필드보다 훨씬 작은 스위칭 필드에서 스위칭되는(C3) 것을 알 수 있다.

한편, 상술한 종래의 자기 램에서 프리 자성막의 두께를 보다 얇게 형성함으로써, 프리 자성막에 나타나는 상기 보르텍스 피닝을 어느 정도 줄일 수 있다. 그 러나 프리 자성막의 두께가 얇아지면, 프리 자성막의 자기 모멘트의 열적 안정성이 현저히 저하되어, MTJ 셀의 열적 불안정성이 증가될 수 있다.

본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, MTJ 셀의 프리 자성막의 균일한 스위칭 특성과 열적 안정성을 확보할 수 있으며, 동작 전류를 낮출 수 있는 자기 메모리 소자를 제공함에 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 이러한 자기 메모리 소자의 동작 방법을 제공함에 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 자기터널접합(MTJ) 셀을 구비하는 자기 메모리 소자에 있어서, 상기 MTJ 셀은 구성요소들이 동심(同心))으로 구비된 원통형인 것을 특징으로 하는 자기 메모리 소자를 제공한다.

상기 MTJ 셀은 쓰기 전류가 인가되는 도전층, 상기 도전층 둘레에 상기 도전층과 동심으로 구비된 절연막 및 상기 절연막 둘레에 상기 도전층과 동심으로 구비된, 다수의 자성막을 포함하는 물질층을 포함한다.

상기 물질층은 상기 도전층을 따라 순차적으로 적층된 적어도 하부 자성막, 터널링막 및 상부 자성막을 포함할 수 있다.

상기 하부 자성막은 순차적으로 적층된 피닝막 및 핀드막을 포함할 수 있다.

상기 핀드막은 하드 자성막으로써, SmCo막 또는 NdFeB막일 수 있다.

상기 핀드막이 하드 자성막인 경우, 상기 하부 자성막에서 상기 피닝막은 생 략할 수 있다.

상기 상부 자성막은 소프트 자성막으로써, NiFe막 또는 순차적으로 적층된 CoFe막/NiFe막일 수 있다.

상기 MTJ 셀 위에 상기 물질층과 연결된 제1 도전성 라인과 상기 도전층과 연결된 제2 도전성 라인이 구비될 수 있다. 여기서, 상기 제2 도전층 라인은 상기 제1 도전성 라인 위에 구비되어 있고, 상기 제1 도전성 라인과 상기 도전층은 절연되어 있다.

상기 도전층은 위로 돌출되어 상기 제2 도전성 라인에 연결되어 있다.

상기 MTJ 셀 아래에 상기 도전층과 상기 물질층에 공통으로 연결된 스위칭 소자가 구비되어 있다.

상기 스위칭 소자와 상기 물질층사이에 전류의 흐름을 단속하는 제1 스위칭 수단이 포함된 제1 연결수단이 구비될 수 있고, 상기 스위칭 소자와 상기 도전층사이에 전류의 흐름을 단속하는 제2 스위칭 수단이 포함된 제2 연결수단이 구비될 수 있다.

상기 MTJ 셀 아래에 상기 물질층에 연결된 제1 트랜지스터와 상기 도전층에 연결된 제2 트랜지스터가 구비될 수 있다. 이때, 상기 제1 및 제2 트랜지스터는 동일 기판에 형성되어 있고, 상기 제1 및 제2 트랜지스터사이에 공통전극이 연결될 수 있다.

상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 전체가 원통형이고, 중심에 도전층을 구비하고, 상기 도전층 둘레에 상기 도전층과 동심을 이루는 절연 막을 구비하며, 상기 절연막 둘레에 상기 도전층과 동심을 이루는 다수의 자성막이 포함된 물질층을 구비하는 MTJ 셀과, 상기 물질층에 연결된 제1 도전성 라인과, 상기 도전층에 연결된 제2 도전성 라인과, 상기 MTJ 셀의 상기 도전층 및 물질층에 연결된 스위칭 소자를 포함하는 자기 메모리 소자의 동작 방법에 있어서, 상기 제1 도전성 라인을 플로우팅(floating) 시킨 상태에서 상기 도전층에 소정의 쓰기 전류를 인가하여 상기 물질층에 데이터를 기록하는 것을 특징으로 하는 자기 메모리 소자의 동작방법을 제공한다.

또한, 본 발명은 상기 다른 기술적 과제를 달성하기 위하여, 전체가 원통형이고, 중심에 도전층을 구비하고, 상기 도전층 둘레에 상기 도전층과 동심을 이루는 절연막을 구비하며, 상기 절연막 둘레에 상기 도전층과 동심을 이루는 다수의 자성막이 포함된 물질층을 구비하는 MTJ 셀과, 상기 물질층에 연결된 제1 도전성 라인과, 상기 도전층에 연결된 제2 도전성 라인과, 상기 MTJ 셀의 상기 도전층 및 물질층에 연결된 스위칭 소자를 포함하는 자기 메모리 소자의 동작 방법에 있어서, 상기 제2 도전성 라인을 플로우팅(floating)시킨 상태에서 상기 물질층에 소정의 읽기 전류를 인가하는 단계, 상기 물질층을 통과한 전류를 측정하는 단계 및 상기 측정된 전류를 기준 전류와 비교하는 단계를 거쳐 상기 물질층에 기록된 데이터를 읽는 것을 특징으로 하는 자기 메모리 소자의 동작방법을 제공한다.

상기 두 동작 방법에서 상기 스위칭 소자는 상기 물질층에 연결된 제1 트랜지스터와 상기 도전층에 연결된 제2 트랜지스터일 수 있다.

상기 물질층은 상기 도전층을 따라 순차적으로 적층된 피닝막, 핀드막, 터널 링막 및 프리 자상막을 포함할 수 있으나, 상기 핀드막이 하드 자성막인 경우에 상기 피닝막은 생략할 수 있다.

이러한 본 발명을 이용하면, 자기 램의 동작시 프리 자성막에 나타나는 이상 피닝 현상을 방지하여 프리 자성막의 균일한 스위칭이 가능하고, 동작 전류를 크게 줄일 수 있다.

이하, 본 발명의 실시예에 의한 균일한 스위칭 특성을 가지며 저 전류 스위칭이 가능한 자기 메모리 소자 및 그 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.

먼저, 본 발명의 자기 램에 대해 설명한다.

도 6은 본 발명의 자기 램에 구비된 MTJ 셀(C) (이하, 본 발명의 MTJ 셀)을 위에서 본 모습을 보여준다. 그리고 도 7은 이러한 본 발명의 MTJ 셀(C)을 7-7'방향으로 절개한 단면을 보여준다.

도 6과 도 7을 참조하면, 본 발명의 MTJ 셀(C)은 원통형이다. 본 발명의 MTJ 셀(C)의 중심에 원기둥 형태의 도전층(60)이 존재한다. 원기둥 형태의 도전층(60)은 소정의 전도성 금속, 예를 들면 알루미늄(Al), 구리(Cu)로 형성할 수 있다. 도전층(60)의 외주면은 소정 두께의 절연막(62)으로 둘러싸여 있다. 절연막(62)은 산화막, 예를 들면 실리콘 산화막(SiO2)일 수 있으나, 비 산화막, 예를 들면 질화막일 수도 있다. 절연막(62)의 외주면은 다수의 자성막을 포함하는 물질층(64)으로 둘러싸여 있다. 참조부호 D1과 D2는 각각 물질층(64)의 내경과 외경을 나타낸다.

도 7을 참조하면, 물질층(64)은 다수의 자성막을 포함하는 물질막들이 도전층(60)을 따라 수직으로 적층된 것임을 알 수 있다. 곧, 물질층(64)은 순차적으로 적층된 버퍼막(64a), 피닝막(64b), 핀드막(64c), 터널링막(64d), 프리 자성막(free layer)(64e) 및 캡핑막(64f)을 포함한다. 버퍼막(64a)은 그 위에 적층되는 물질막의 양호한 결정성장과 양호한 표면 형태를 얻기 위한 것으로써, 예를 들면 루테늄(Ru), 탄탈륨(Ta), CZN 등으로 형성될 수 있다. 피닝막(64b)은 핀드막(64c)의 자화 방향을 주어진 방향으로 고정시키기 위한 것으로써, 단층이거나 다층일 수 있다. 피닝막(64b)이 다층인 경우, 피닝막(64b)은 순차적으로 적층된 하부 자성막, 중간막 및 상부 자성막을 포함하는 SAF(Synthetic Antiferro-Magnetic)막(미도시)일 수 있다. 이때, 상기 하부 및 상부 자성막은 강자성막, 예를 들면 코발트 철(CoFe)막일 수 있고, 상기 중간막은 금속막, 예를 들면 루테늄막일 수 있다. 핀드막(64c)은 하드 자성막, 예를 들면 사마륨 코발트(SmCo)막이나 네오디뮴 철 붕소(NdFeB)막일 수 있다. 핀드막(64c)이 보자력(coercivity)이 큰 자성층일 때, 피닝막(64b)은 생략할 수도 있다. 터널링막(64d)은 소정 두께의 산화막, 예를 들면 알루미늄 산화막(AlO_x)일 수 있으나, 다른 절연막일 수 있다. 프리 자성막(64e)은 소정의 두께에서 소정의 자기 모멘트를 갖는 소프트 자성막일 수 있는데, 예를 들면, 니켈 철(NiFe)막, 순차적으로 적층된 코발트 철(CoFe)막과 니켈 철막일 수 있다. 캡핑막(64f)은 루테늄막, 탄탈륨막 등일 수 있다.

본 발명의 MTJ 셀(C)에서 피닝막(64b), 핀드막(64c), 터널링막(64d), 프리 자성막(64e), 캡핑막(64f)은 상술한 바와 같이 도전층(60) 둘레에 도전층(60)을 따라 수직으로 순차적으로 적층되어 있어 모두 도전층(60)과 동심을 이루는 바, 도 8에 도시한 바와 같이 도전층(60)에 전류(I)가 흐르면서 도전층(60) 둘레에 유도되는 원형의 닫힌 자기장(closed magnetic field)(H)이 프리 자성막(64e)에도 유도된다. 이와 같이 프리 자성막(64e)에 가해지는 외부 자기장이 프리 자성막(64e)을 관통하지 않고, 프리 자성막(64e) 내에서 동심원의 폐쇄 루프를 이루기 때문에, 프리 자성막(64e)에 포함된 모든 자기 모멘트는 원형의 닫힌 자기장(H)을 따라 배열하게 된다. 이에 따라 프리 자성막(64e)에는 도메인 월 피닝과 보르텍스 피닝 같은 종래의 이상 피닝 현상이 나타나지 않는다.

도전층(60)에 전류가 흐를 때, 도전층(60) 둘레에 형성되는 원형의 닫힌 자기장(H)은 다음 수학식 1로 구할 수 있다.

H = (2I)/(10R)

수학식 1에서 I는 도전층(60)에 흐르는 전류를 나타내고, R은 도전층(60)의 외주면을 감싸는 절연막(62)의 두께를 나타낸다.

수학식 1을 이용해서 도전층(60)에 흐르는 전류(I)가 0.1mA이고, 절연막(62)의 두께(R)가 0.1㎛인 경우에 도전층(60) 둘레에 유도되는 자기장(H)을 계산하면, 자기장(H)은 200 오르스테드(Oe) 정도인 것을 알 수 있다.

종래의 MTJ 셀의 경우, 4∼5mA의 전류에서 20 오르스테드 정도의 자기장이 유도되는 것을 감안하면, 본 발명의 MTJ 셀을 이용할 경우, 도전층(60) 둘레에 자 기장을 유도하기 위해 인가하는 전류를 종래보다 훨씬 낮출 수 있고, 그렇게 하면서도 종래보다 훨씬 강한 자기장을 유도할 수 있다.

도 9는 프리 자성막(64e)의 자화 상태가 핀드막(64c)의 자화 상태와 동일한 경우를 보여주고, 도 10은 반대의 경우를 보여준다. 도 9의 경우, 터널링막(64d)의 저항은 낮고, 도 10의 경우, 터널링막(64d)의 저항은 높다.

도 6 및 도 7에 도시한 MTJ 셀은 다음과 같이 형성할 수 있다.

먼저, 베이스 기판 상에 버퍼막(64a), 피닝막(64b), 핀드막(64c), 터널링막(64d), 프리 자성막(64e) 및 캡핑막(64f)을 순차적으로 적층한다. 캡핑막(64f) 상에 도전층(64)과 절연막(62)이 형성될 영역을 노출시키는 마스크(미도시), 예를 들면 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각 마스크로 하여 캡핑막(64f)을 비롯해서 그 아래에 적층된 물질막을 식각한다. 상기 식각은 상기 베이스 기판이 노출될 때까지 실시한다. 이 결과 MTJ 셀(C)에 콘택홀(hc)이 형성된다. 이후, 상기 감광막 패턴을 제거하고, 콘택홀(hc) 측벽에 절연막(62)을 형성한다. 콘택홀(hc)의 절연막(62) 안쪽 부분을 채우는 도전층(60)을 캡핑막(64f) 상에 형성한다. 캡핑막(64f) 상에 형성된 도전층(60)을 캡핑막(64f)이 노출될 때까지 식각한다. 이 결과, 도 7에 도시한 바와 같은 단면을 갖는 MTJ 셀(C)이 형성된다.

다음에는 상술한 본 발명이 MTJ 셀을 구비하는 자기 램에 대해 설명한다.

<제1 실시예>

도 11을 참조하면, 본 발명의 제1 실시예에 의한 자기 램(이하, 제1 자기 램)은 반도체 기판(80)과, 반도체 기판(80)에 형성된 트랜지스터(Tr)와 트랜지스터 (Tr) 위에 형성된 MTJ 셀(C)을 포함한다. 트랜지스터(Tr)와 MTJ 셀(C)은 도전성 플러그(84)와 도전성 패드(86)를 통해서 서로 연결되어 있다. 도전성 플러그(84)는 도전성 불순물이 주입된 트랜지스터(Tr)의 제1 불순물 영역(82) 상에 형성되어 있다. 도전성 패드(86)는 도전성 플러그(84)와 MTJ 셀(C)을 연결한다. 도전성 패드(86)는 MTJ 셀(C)의 두 곳과 접촉되어 있는데, 그 중 한 곳은 도전층(60)이고, 다른 한 곳은 물질층(64)이다. 도시하지는 않았지만, 도전성 패드(86)와 MTJ 셀(C)의 도전층(60)사이에 제1 스위칭 수단이 구비되고, 도전성 패드(86)와 물질층(64)사이에 제2 스위칭 수단이 구비될 수 있다. 상기 제1 자기 램 동작시, 이러한 스위칭 수단들을 이용하여 MTJ 셀(60)에서 도전성 패드(86)로 유입되는 전류를 선택적으로 제어할 수 있다. 반도체 기판(80)에 형성된 제1 및 제2 불순물 영역(82, 83)과 이들 영역 사이의 반도체 기판(80) 상에 형성된 게이트 적층물(G)은 트랜지스터(Tr)를 형성한다. 트랜지스터(Tr)의 제2 불순물 영역(83)에는 도전성 플러그(87)를 통해서 공통 전극(90)이 연결되어 있다. 도전성 패드(86)와 반도체 기판(80)사이는 트랜지스터(Tr)를 덮고, 도전성 플러그들(84, 87)을 둘러싸는 제1 층간 절연층(92)으로 채워져 있다. 그리고 제1 층간 절연층(92)에 제2 층간 절연층(94)이 형성되어 있다. 제2 층간 절연층(94)은 공통전극(90)과 도전성 패드(86)를 덮되, 제2 층간 절연층(94)에 도전성 패드(86)의 두 곳이 노출되는 제1 및 제2 콘택홀(h1, h2)이 형성되어 있다. 제1 콘택홀(h1)은 도전성 패드(86)와 MTJ 셀(C)의 물질층(64)을 전기적으로 연결하는 제1 연결수단(96a)으로 채워져 있다. 제1 연결수단(96a)은 물질층(64)과 도전성 패드(86)사이의 전류의 흐름을 단속하는 스위칭 수단, 예를 들면 트랜지스터일 수 있다. 제2 콘택홀(h2)은 제2 연결수단(96b)으로 채워져 있다. 제2 연결수단(96b)은 도전층(60)과 도전성 패드(86)사이의 전류의 흐름을 단속하는 스위칭 수단일 수 있다. 제2 층간 절연층(94) 상에 MTJ 셀(C)을 둘러싸는 제3 층간 절연층(96)이 형성되어 있다. 제3 층간 절연층(96) 위로 수직으로 주어진 간격만큼 이격된 제1 및 제2 도전성 라인(L1, L2)이 존재한다. 제1 및 제2 도전성 라인(L1, L2)은 게이트 적층물(G)에 수직하게 형성되어 있다. 제1 도전성 라인(L1)은 MTJ 셀(C)의 물질층(64)에만 접촉되도록 구비되어 있다. 이를 위해서 절연막(62)이 제1 도전성 라인(L1)과 도전성 원기둥(60)사이로 확장되어 있다. 제2 도전성 라인(L2)은 제1 도전성 라인(L1) 바로 위에 구비된 것이 바람직하지만, 바로 위에서 다소 어긋난 위치에 구비되어도 무방하다. 제2 도전성 라인(L2)은 제1 도전성 라인(L1) 위쪽으로 확장된 도전층(60)과 접촉되어 있다. 이렇게 해서 MTJ 셀(C)의 도전층(60)과 물질층(64)에 선택적으로 전류를 인가할 수 있다. 제1 도전성 라인(L1)은 읽기용 비트라인으로 사용되고, 제2 도전성 라인(L2)은 쓰기용 비트라인으로 사용된다. 제3 층간 절연층(96) 상에 제1 도전성 라인(L1)을 덮고, 도전성 원기둥(60)의 위로 확장되어 제2 도전성 라인(L2)에 연결된 부분을 둘러싸는 제4 층간 절연층(98)이 형성되어 있다. 제2 도전성 라인(L2)은 제4 층간 절연층(98) 상에 구비되어 있다.

도 12는 이와 같은 제1 자기 램의 등가 회로를 보여준다.

<제2 실시예>

도 13은 본 발명의 제2 실시예에 의한 자기 램(이하, 제2 자기 램)을 보여준 다.

도 13을 참조하면, 상기 제2 자기 램은 반도체 기판(100)에 제1 및 제2 트랜지스터(T1, T2)를 구비한다. 제1 및 제2 트랜지스터(T1, T2)는 스위칭 수단의 일예로써, 다른 스위칭 수단으로 대체될 수 있다. 제1 트랜지스터(T1)는 제1 및 제2 불순물 영역(102, 104)과 이들 영역사이의 반도체 기판(100) 상에 구비된 제1 게이트 적층물(G1)을 포함한다. 제2 트랜지스터(T2)는 제2 불순물 영역(104)과 제3 불순물 영역(106)을 포함하고, 제2 및 제3 불순물 영역(104, 106)사이의 반도체 기판(100) 상에 형성된 제2 게이트 적층물(G2)을 포함한다. 제2 불순물 영역(104)은 제1 및 제2 트랜지스터(T1, T2)의 공통 드레인 영역으로 사용된다. 제2 불순물 영역(104) 상에 공통전극(108)이 연결되어 있다. 제1 및 제2 트랜지스터(T1, T2)와 공통전극(108)은 표면이 평탄화된 제1 층간 절연층(110)으로 덮여 있다. 제1 층간 절연층(110)에 제1 및 제3 불순물 영역(102, 106)이 각각 노출되는 제1 및 제2 콘택홀(h11, h12)이 형성되어 있다. 제1 및 제2 콘택홀(h11, h12)은 각각 제1 및 제2 도전성 플러그(112, 114)로 채워져 있다. 제1 층간 절연층(110) 상에 제1 도전성 플러그(112)에 연결된 제1 도전성 패드(116)와 제2 도전성 플러그(114)에 연결된 제2 도전성 패드(118)가 존재한다. 제1 및 제2 도전성 패드(116, 118)는 주어진 간격만큼 이격되어 있다. 제1 층간 절연층(110) 상에 제1 및 제2 도전성 패드(116, 118)을 덮는 제2 층간 절연층(119)이 존재한다. 제2 층간 절연층(119)에 제1 도전성 패드(116)가 노출되는 제3 콘택홀(h21)과 제2 도전성 패드(118)가 노출되는 제4 콘택홀(h22)이 형성되어 있다. 제3 및 제4 콘택홀(h21, h22)은 각각 제3 및 제4 도전성 플러그(P1, P2)로 채워져 있다. MTJ 셀(C)의 도전층(60)은 제4 도전성 플러그(P2)를 통해서 제2 도전성 패드(118)에 연결되고, 물질층(64)은 제3 도전성 플러그(P1)를 통해서 제1 도전성 패드(116)에 연결된다.

따라서 MTJ 셀(C)의 순차적으로 적층된 다수의 자성막을 포함하는 물질층(64)을 경유하는 전류는 제1 도전성 패드(116)와 제1 도전성 플러그(112)를 거쳐 제1 트랜지스터(T1)로 흐르게 된다. 이때, 제1 트랜지스터(T1)는 온(ON) 상태로 유지하고, 제2 트랜지스터(T2)는 오프(OFF) 상태로 유지한다. 또한 MTJ 셀(C)의 도전층(60)을 경유하는 전류는 제2 도전성 패드(118)와 제2 도전성 플러그(114)를 거쳐 제2 트랜지스터(T2)로 흐르게 되므로, 이때는 제1 트랜지스터(T1)는 오프 상태로 유지하고, 제2 트랜지스터(T2)는 온 상태로 유지한다.

계속해서, 제2 층간 절연층(119) 상에 MTJ 셀(C)을 감싸는 제3 층간 절연층(120)이 형성되어 있다. 제3 층간 절연층(120)은 제1 및 제2 층간 절연층(110, 119)과 동일한 절연층인 것이 바람직하나, 다른 절연층일 수 있다. 제3 층간 절연층(120) 상에 MTJ 셀(C)의 물질층(64)의 상부면, 곧 캡핑막(64f)의 표면과 접촉되는 제1 도전성 라인(L1)이 구비되어 있다. 제1 도전성 라인(L1)과 MTJ 셀(C)의 도전층(60)사이에는 양자의 접촉을 방지하기 위한 절연막(62)이 구비되어 있다. 도전층(60)은 제1 도전성 라인(L1)보다 높게 위로 주어진 길이만큼 확장되어 있다. 제3 층간 절연층(120) 상에 제1 도전성 라인(L1)을 덮고, 도전층(60)의 확장된 부분을 감싸는 제4 층간 절연층(122)이 존재한다. 제4 층간 절연층(122)은 제1 내지 제3 층간 절연층(114, 119, 120)과 동일하거나 다를 수 있다. 제4 층간 절연층(122) 상 에 도전층(60)의 상기 확장된 부분과 접촉되는 제2 도전성 라인(L2)이 존재한다.

다음에는 상술한 본 발명의 자기 램의 동작을 상기 제1 자기 램을 예로 들어 설명한다. 하기 설명에서 상기 제1 자기 램의 MTJ 셀(C)의 핀드막(64c)의 자화 방향은 전류가 트랜지스터(Tr)에서 도전층(60)으로 흐를 때, 도전층(60) 둘레에 형성되는 자기장의 방향과 동일한 것으로 간주한다.

<쓰기(write)>

도 14를 참조하면, 먼저, 제1 연결수단(96a)을 오프 상태로 유지한다. 이를 나타내기 위해 도면에서 제1 연결수단(96a)을 점선으로 도시하였다. 다음, 제1 도전성 라인(L1)을 플로팅(floating)시킨 상태로 제2 도전성 라인(L2)에 제1 전류(I1)를 인가한다. 제2 도전성 라인(L2)에 인가된 제1 전류(I1)는 도전층(60), 도전성 패드(86) 및 도전성 플러그(84)를 거쳐 트랜지스터(Tr)로 흐른다.

이와 같이 도전층(60)에서 트랜지스터(Tr) 방향으로 제1 전류(I1)가 흐르는 경우, 도전층(60) 둘레에 형성되는 자기장(H')은 핀드막(64c)의 자화 방향과 반대가 된다. 프리 자성막(64e)의 자화 방향은 도전층(60) 둘레에 형성되는 자기장(H')의 방향과 동일하므로, 프리 자성막(64e)의 자화 방향과 핀드막(64c)의 자화 방향은 반대가 된다. 이 결과, MTJ 셀(C)의 저항은 커지게 된다. MTJ 셀(C)의 저항이 커진 상태를, 이하 MTJ 셀(C)에 데이터 0이 기록된 것으로 간주한다.

한편, MTJ 셀(C)에 흐르는 전류의 방향이 반대인 경우, 곧 트랜지스터(Tr)에서 도전층(60)으로 제2 전류(I2)가 흐르는 경우, 도전층(60) 둘레에 형성되는 자기장(H")의 방향은 핀드막(64c)의 자화 방향과 동일하게 된다. 따라서 프리 자성막 (64e)과 핀드막(64c)의 자화 방향이 동일하므로, MTJ 셀(C)의 저항은 낮아지게 된다. 이와 같이 MTJ 셀(C)의 저항이 낮아진 상태를, 이하 MTJ 셀(C)에 데이터 1이 기록된 것으로 간주한다.

도 15는 상술한 데이터 쓰기 과정에서 상기 제1 자기 램에 흐르는 제1 및 제2 전류(I1, I2)를 보여주는 등가 회로이다.

<읽기(read)>

도 16을 참조하면, 상기 제1 자기 램에 기록된 데이터를 읽기 위해, 먼저 도전층(60)과 도전성 패드(86)를 연결하는 제2 연결수단(96b)을 오프 상태로 하여 도전층(60)과 도전성 패드(86)를 경유하여 트랜지스터(Tr)로 전류가 흐르지 않게 한다. 제2 연결수단(96b)이 오프 상태인 것을 도시하기 위해 제2 연결수단(96b)을 점선으로 도시하였다. 이 상태에서 상기 제1 자기 램에 전압을 인가하여 제1 도전성 라인(L1), MTJ 셀(C)의 물질층(64), 도전성 패드(86)를 경유하여 트랜지스터(Tr)로 전류(I)가 흐르게 한다. 이때, MTJ 셀(C)의 프리 자성막(64e)의 자화 방향에 따라 MTJ 셀(C)의 저항이 달라지므로, 프리 자성막(64e)의 자화 상태에 따라 MTJ 셀(C)을 통과하는 전류의 양이 달라지게 된다. 이를 통해서 MTJ 셀(C)에 기록된 데이터를 읽는다.

예컨대, 프리 자성막(64e)의 자화 방향이 핀드막(64c)의 자화 방향과 동일하여 MTJ 셀(C)의 저항이 낮은 경우, MTJ 셀(C)을 통해 흐르는 전류는 기준 전류보다 많고, 프리 자성막(64e)과 핀드막(64c)의 자화 방향이 반대일 때는 MTJ 셀(C)의 저항이 증가하여 MTJ 셀(C)을 통해 흐르는 전류는 상기 기준 전류보다 적어지게 된 다. 그러므로 상기와 같이 상기 제1 자기 램에 전압을 인가하여 측정한 전류가 기준 전류보다 많을 때, 상기 제1 자기 램으로부터 데이터 1을 읽은 것으로 간주하고, 측정한 전류가 상기 기준 전류보다 적을 때는 상기 제1 자기 램으로부터 데이터 0을 읽은 것으로 간주한다.

도 17은 상기 데이터 읽기 과정에서 상기 제1 자기 램에 흐르는 전류의 경로를 보여주는 등가회로이다.

한편, 도 13에 도시한 상기 제2 자기 램의 경우, MTJ 셀(C)에 데이터를 쓰고자 할 경우, 제1 도전성 라인(L1)을 플로팅시키고, 제1 트랜지스터(T1)를 오프 상태로 유지한다. 그리고 상기 제2 자기 램으로부터 데이터를 읽고자 하는 경우는 반대로 제2 도전성 라인(L2)을 플로팅 시키고, 제2 트랜지스터(T2)를 오프 상태로 유지한다.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 제1 연결수단(96a)이 물질층(64)의 하부 전면과 접촉되도록 구비할 수 있을 것이며, 상기 제1 자기 램에서 반도체 기판(80)에 형성된 트랜지스터(Tr)를 제거할 수도 있을 것이다. 또한, 제1 및 제2 도전성 라인(L1, L2)을 동일 수직선상에 구비하지 않고, 수평으로 어긋나게 구비할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

상술한 바와 같이, 본 발명의 실시예에 의한 원통형 MTJ 셀을 구비한다. 상기 원통형 MTJ 셀의 중심에 도전층이 구비되어 있고, 그 둘레에 절연막과 물질층이 존재한다. 상기 물질층은 다수의 자성막을 포함하는 것으로 상기 도전층을 따라 수직으로 적층되어 있다. 곧, 상기 물질층에 포함된 물질막들, 예컨대 피닝막, 핀드막, 터널링막, 프리 자성막, 캡핑막 등은 도넛 형태로 상기 도전층 둘레에 구비되어 있다. 그러므로 상기 도전층에 전류가 흐를 때, 상기 도전층 둘레에 원형의 닫힌 자기장이 형성되고, 이 자기장은 상기 물질층에도 형성된다. 이에 따라 프리 자성막에 상기 프리 자성막을 관통하지 않는 닫힌 자기장이 형성된다. 그러므로 상기 프리 자성막에 종래의 이상 피닝 현상이 나타나지 않고, 상기 프리 자성막 전체를 균일하게 스위칭할 수 있다. 이것은 MTJ 셀을 주어진 세기의 자기장으로 균일하게 스위칭 할 수 있음을 의미하는 바, 상기 주어진 세기의 자기장에서 스위칭 되지 않는 MTJ 셀의 수를 최소화 할 수 있음을 의미한다. 또한, 상기한 바와 같이 MTJ 셀의 도전층 둘레에 형성되는 자기장은 원형의 닫힌 형태이므로 낮은 전류에서도 고 자기장을 얻을 수 있다.

Claims

자기터널접합(MTJ) 셀을 구비하는 자기 메모리 소자에 있어서,

상기 MTJ 셀은 구성요소들이 동심(同心))으로 구비된 원통형인 것을 특징으로 하는 자기 메모리 소자.
제 1 항에 있어서, 상기 MTJ 셀은,

쓰기 전류가 인가되는 도전층;

상기 도전층 둘레에 상기 도전층과 동심으로 구비된 절연막; 및

상기 절연막 둘레에 상기 도전층과 동심으로 구비된, 다수의 자성막을 포함하는 물질층을 포함하는 것을 특징으로 하는 자기 메모리 소자.
제 2 항에 있어서, 상기 물질층은 상기 도전층을 따라 순차적으로 적층된 적어도 하부 자성막, 터널링막 및 상부 자성막을 포함하는 것을 특징으로 하는 자기 메모리 소자.
제 3 항에 있어서, 상기 하부 자성막은 순차적으로 적층된 피닝막 및 핀드막을 포함하는 것을 특징으로 하는 자기 메모리 소자.
제 4 항에 있어서, 상기 핀드막은 하드 자성막으로써, SmCo막 또는 NdFeB막인 것을 특징으로 하는 자기 메모리 소자.
제 3 항에 있어서, 상기 하부 자성막은 하드 자성체로 된 핀드막을 포함하는 것을 특징으로 하는 자기 메모리 소자.
제 3 항에 있어서, 상기 상부 자성막은 소프트 자성막으로써, NiFe막 또는 순차적으로 적층된 CoFe막/NiFe막인 것을 특징으로 하는 자기 메모리 소자.
제 2 항에 있어서, 상기 MTJ 셀 위에 상기 물질층과 연결된 제1 도전성 라인과 상기 도전층과 연결된 제2 도전성 라인이 더 구비된 것을 특징으로 하는 자기 메모리 소자.
제 8 항에 있어서, 상기 제2 도전층 라인은 상기 제1 도전성 라인 위에 구비되어 있고, 상기 제1 도전성 라인과 상기 도전층은 절연된 것을 특징으로 하는 자기 메모리 소자.
제 8 항에 있어서, 상기 도전층은 위로 돌출되어 상기 제2 도전성 라인에 연결된 것을 특징으로 하는 자기 메모리 소자.
제 2 항에 있어서, 상기 MTJ 셀 아래에 상기 도전층과 상기 물질층에 공통으로 연결된 스위칭 소자가 구비된 것을 특징으로 하는 자기 메모리 소자.
제 11 항에 있어서, 상기 스위칭 소자와 상기 물질층사이에 전류의 흐름을 단속하는 제1 스위칭 수단이 포함된 제1 연결수단이 구비되어 있고, 상기 스위칭 소자와 상기 도전층사이에 전류의 흐름을 단속하는 제2 스위칭 수단이 포함된 제2 연결수단이 구비된 것을 특징으로 하는 자기 메모리 소자.
제 2 항에 있어서, 상기 MTJ 셀 아래에 상기 물질층에 연결된 제1 트랜지스터와 상기 도전층에 연결된 제2 트랜지스터가 구비된 것을 특징으로 하는 자기 메모리 소자.
제 13 항에 있어서, 상기 제1 및 제2 트랜지스터는 동일 기판에 형성되어 있고, 상기 제1 및 제2 트랜지스터사이에 공통전극이 연결된 것을 특징으로 하는 자기 메모리 소자.
전체가 원통형이고, 중심에 도전층을 구비하고, 상기 도전층 둘레에 상기 도전층과 동심을 이루는 절연막을 구비하며, 상기 절연막 둘레에 상기 도전층과 동심을 이루는 다수의 자성막이 포함된 물질층을 구비하는 MTJ 셀과,

상기 물질층에 연결된 제1 도전성 라인과, 상기 도전층에 연결된 제2 도전성 라인과, 상기 MTJ 셀의 상기 도전층 및 물질층에 연결된 스위칭 소자를 포함하는 자기 메모리 소자의 동작 방법에 있어서,

상기 제1 도전성 라인을 플로우팅(floating) 시킨 상태에서 상기 도전층에 소정의 쓰기 전류를 인가하여 상기 물질층에 데이터를 기록하는 것을 특징으로 하는 자기 메모리 소자의 동작방법.
제 15 항에 있어서, 상기 스위칭 소자는 상기 물질층에 연결된 제1 트랜지스터와 상기 도전층에 연결된 제2 트랜지스터인 것을 특징으로 하는 자기 메모리 소자의 동작방법.
제 15 항에 있어서, 상기 물질층은 상기 도전층을 따라 순차적으로 적층된 피닝막, 핀드막, 터널링막 및 프리 자상막을 포함하는 것을 특징으로 하는 자기 메모리 소자의 동작방법.
제 15 항에 있어서, 상기 물질층은 상기 도전층을 따라 순차적으로 적층된 핀드막, 터널링막 및 프리 자성막을 포함하고, 상기 핀드막은 하드 자성막인 것을 을 특징으로 하는 자기 메모리 소자의 동작방법.
전체가 원통형이고, 중심에 도전층을 구비하고, 상기 도전층 둘레에 상기 도전층과 동심을 이루는 절연막을 구비하며, 상기 절연막 둘레에 상기 도전층과 동심을 이루는 다수의 자성막이 포함된 물질층을 구비하는 MTJ 셀과,

상기 물질층에 연결된 제1 도전성 라인과, 상기 도전층에 연결된 제2 도전성 라인과, 상기 MTJ 셀의 상기 도전층 및 물질층에 연결된 스위칭 소자를 포함하는 자기 메모리 소자의 동작 방법에 있어서,

상기 제2 도전성 라인을 플로우팅(floating)시킨 상태에서 상기 물질층에 소정의 읽기 전류를 인가하는 단계;

상기 물질층을 통과한 전류를 측정하는 단계; 및

상기 측정된 전류를 기준 전류와 비교하는 단계를 거쳐 상기 물질층에 기록된 데이터를 읽는 것을 특징으로 하는 자기 메모리 소자의 동작방법.
제 19 항에 있어서, 상기 스위칭 소자는 상기 물질층에 연결된 제1 트랜지스터와 상기 도전층에 연결된 제2 트랜지스터인 것을 특징으로 하는 자기 메모리 소자의 동작방법.
제 19 항에 있어서, 상기 물질층은 상기 도전층을 따라 순차적으로 적층된 피닝막, 핀드막, 터널링막 및 프리 자상막을 포함하는 것을 특징으로 하는 자기 메모리 소자의 동작방법.
제 19 항에 있어서, 상기 물질층은 상기 도전층을 따라 순차적으로 적층된 핀드막, 터널링막 및 프리 자성막을 포함하고, 상기 핀드막은 하드 자성막인 것을 을 특징으로 하는 자기 메모리 소자의 동작방법.