KR100590563B1 - 멀티 비트 자기 메모리 소자와 그 동작 및 제조 방법 - Google Patents

멀티 비트 자기 메모리 소자와 그 동작 및 제조 방법 Download PDF

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KR100590563B1
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Abstract

멀티 비트 자기 메모리 소자와 그 동작 및 제조 방법에 관해 개시되어 있다. 여기서, 본 발명은 스위칭 소자와 MTJ 셀과 같은 저장 매체를 포함하는 자기 메모리 소자에 있어서, 상기 저장 매체는 적어도 핀드막, 스페이서, 자성막, 캡핑층을 포함하되, 상기 저장매체 및/또는 상기 자성막은 외부 자기장 펄스에 대해 자기 분극 반전 특성이 비대칭인 기하학적 형태, 예컨대 평행 사변형인 것을 특징으로 하는 자기 메모리 소자를 개시하고, 이것의 동작 및 제조 방법도 개시한다.

Description

멀티 비트 자기 메모리 소자와 그 동작 및 제조 방법{Multi-bit MRAM and methods of operating and manufacturing the same}
도 1은 본 발명의 제1 실시예에 의한 멀티 비트 자기 메모리 소자의 단면도이다.
도 2 내지 도 5는 외부 자기장 펄스에 대해 비대칭적 반응을 나타내는 도 1의 저장 매체(S)의 여러 실시예를 나타낸 사시도와 평면도이다.
도 6은 본 발명의 제2 실시예에 의한 멀티 비트 자기 메모리 소자의 단면도이다.
도 7은 도 6의 일부를 7-7'방향으로 절개한 평면도이다.
도 8 및 도 9는 각각 본 발명의 제3 및 제4 실시예에 의한 멀티 비트 자기 메모리 소자의 단면도들이다.
도 10은 도 9의 일부를 10-10'방향으로 절개한 평면도이다.
도 11은 도 6에 도시한 자기 메모리 소자의 저장매체를 도 4 및 도 5의 저장매체로 대체하였을 때, 도 6의 일부를 7-7'　방향으로 절개한 평면을 보여준다.
도 12는 도 9에 도시한 자기 메모리 소자의 저장 매체를 도 4 및 도 5의 저장 매체로 대체하였을 때, 도 9의 일부를 10-10'　방향으로 절개한 평면도이다.
도 13은 도 6에 도시한 자기 메모리 소자의 저장매체를 도 4 및 도 5의 저장 매체로 대체한 경우의 단면도이다.
도 14는 도 9에 도시한 자기 메모리 소자의 저장 매체를 도 4 및 도 5의 저장 매체로 대체한 경우의 단면도이다.
도 15는 도 1, 도 6, 도 8 및 도 9의 자기 메모리 소자의 저장 매체에 인가되는 외부 자기장 펄스의 이지 축 및 하드 축 방향의 성분을 나타내기 위한 모식도이다.
도 16 내지 도 40은 외부 자기장 펄스에 대한 도 1, 도 6, 도 8 및 도 9에 도시한 자기 메모리 소자에 구비된 저장매체의 반응을 나타낸 평면도와 사시도이다.
도 41 내지 도 67은 외부 자기장 펄스에 의한 도 1, 도 6, 도 8 및 도 9에 도시한 자기 메모리 소자에 구비된 저장 매체의 자기 분극 상태의 변화에 따른 상기 저장 매체의 자기 저항의 변화를 설명하기 위한 단면도들이다.
도 68 내지 도 73은 도 1의 자기 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 74는 비트라인의 단면을 보여주기 위해 도 73을 74-74'방향으로 절개한 단면도이다.
도 75 내지 도 82는 도 6에 도시한 자기 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 83 내지 도 88은 도 9에 도시한 자기 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10:기판 12:게이트 적층물
12a, 12b:제1 및 제2 게이트 적층물 14, 16:소오스 및 드레인 영역
14a, 14b:제1 및 제2 소오스 영역 18, 28:제1 및 제2 층간 절연층
18a, 18b, 28a, 28b:제1 내지 제4 절연층
20:디지트 라인(digit line) 20a, 32a:도전성 라인(도전성 물질)
20b, 32b:연자성 물질로 된 클래드층 22:콘택홀
22a, 22b:제1 및 제2 콘택홀 24:도전성 플러그
24a, 24b, 118, 120:제1 내지 제4 도전성 플러그
26:도전성 패드 30:비어홀
32:비트 라인 40:씨드층
42:피닝막 44:핀드막
46:터널링막 54:캡핑층
54a, 54b:제1 및 제2 캡핑층
70, 72, 74, 76:제1 내지 제4 자성막
90:홈 100, 107a:제1 도전성 패드
106, 107b:제2 도전성 패드 114, 116:제1 및 제2 비어홀
MS1, MS2, MS3, MS4:제1 내지 제4 자기 적층물
MP1, MP2, MP3, MP4:제1 내지 제4 자성막의 자기 분극
S:저장 매체 108, S1, SS1:제1 저장 매체
110, S2, SS2:제2 저장 매체 T:트랜지스터
T1, T2:제1 및 제2 트랜지스터
Hy:하드 축 방향 성분의 자기장 펄스
Hx:이지 축 방향 성분의 자기장 펄스
1. 발명의 분야
본 발명은 반도체 메모리 소자와 그 동작 및 제조 방법에 관한 것으로써, 보다 자세하게는 멀티 비트 자기 메모리 소자와 그 동작 및 제조 방법에 관한 것이다.
2. 관련 기술의 설명
자기 메모리 소자는 터널링막과 그 상부 및 하부에 각각 구비된 자성막을 포함하는 MTJ(Magnetic Tunneling Junction) 셀의 저항이 상기 자성막의 자화 상태에 따라 달라지는 현상을 이용하는 불휘발성 메모리 소자의 하나이다.
상기 MTJ 셀에 구비된 자성막들의 자화 방향이 같을 때, 상기 MTJ 셀의 저항은 낮고, 상기 자성막들의 자화 방향이 반대일 때, 저항은 높다.
이와 같이 자기 메모리 소자의 MTJ 셀에 포함된 자성막들의 자화 상태에 따라 상기 MTJ 셀의 저항이 달라지는 사실을 이용하여 상기 MTJ 셀에 비트 데이터를 기록할 수 있다.
예를 들면, 상기 MTJ 셀에 구비된 자성막들의 자화 방향이 같을 때, 상기 MTJ 셀에 비트 데이터 "1"이 기록된 것으로 간주할 수 있다. 그리고 상기 자성막들의 자화 방향이 반대일 때, 상기 MTJ 셀에 비트 데이터 "0"이 기록된 것으로 간주할 수 있다.
상기 MTJ 셀에 기록된 비트 데이터는 상기 MTJ 셀의 저항값 또는 전류값을 측정한 다음, 이것을 기준값과 비교하여 측정할 수 있다.
현재까지 이와 같은 특성을 갖는 MTJ 셀이 구비된 다양한 자기 메모리 소자가 소개되고 있다. 현재까지 소개된 자기 메모리 소자(이하, 종래의 자기 메모리 소자)은 대부분 MTJ 셀에 구비된 자성막의 도메인(domain)의 자화 방향을 반전시키는 방법을 이용하여 데이터를 기록한다. 따라서 종래의 자기 메모리 소자는 데이터 기록 시간이 길어질 수 있다. 또한, 종래의 자기 메모리 소자의 데이터 기록 과정은 MTJ 셀에 포함된 결함(defects)이나 MTJ 셀의 사이즈 변화에 매우 민감하다. 이것은 곧 MTJ 셀의 사이즈 편차에 대한 마진이 작은 것을 의미한다. 또한, 종래의 자기 메모리 소자는 MTJ 셀에 "0"이나 "1"과 같은 하나의 비트 데이터만 기록할 수 있다. 따라서 종래의 자기 메모리 소자 집적도를 높이기 위해서는 MTJ 셀을 포함하는 메모리 소자의 부피를 줄이는 방법외에 다른 방법이 없다.
그러나 메모리 소자의 부피를 줄이는 데는 기술적으로 한계가 있으므로, 결국 종래의 자기 메모리 소자는 집적도를 높이는데 한계가 있다.
이에 따라 멀티 비트 데이터를 기록할 수 있는 자기 메모리 소자에 대한 관심이 높아지면서 단위 셀에 2 비트 데이터를 기록할 수 있는 MTJ 셀을 구비하는 자 기 메모리 소자가 소개되고 있다.
그러나 소개되고 있는 멀티 비트 자기 메모리 소자도 단위 셀에 2 비트보다 많은 비트 데이터를 기록하기는 어렵고, 상기 하나의 비트 데이터만 기록할 수 있는 종래 자기 메모리 소자가 갖는 문제점을 여전히 갖고 있다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 집적도를 획기적으로 높일 수 있고, 동작에 필요한 에너지 소모를 줄일 수 있으며, 고속 쓰기 및 읽기가 가능함은 물론 저장 매체의 사이즈 편차에 따른 영향을 줄일 수 있는 멀티 비트 자기 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 자기 메모리 소자의 동작 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 자기 메모리 소자의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판에 형성된 스위칭 소자와, 상기 스위칭 소자에 연결되고, 상기 스위칭 소자의 게이트 위로 확장된 도전성 패드와, 상기 도전성 패드 상에 구비된 제1 저장 매체와, 상기 게이트와 상기 도전성 패드사이에 구비된 제1 자기장 펄스 발생수단과, 상기 제1 저장 매체에 연결된 제2 자기장 펄스 발생 수단을 포함하되, 상기 제1 저장 매체는 적어도 자기 분극이 주어진 방향으로 고정된 핀드막, 상기 핀드막 상에 구비된 스페이서, 상기 스페이 서 상에 구비되고, 상기 제1 및 제2 자기장 펄스 발생 수단으로부터 발생되는 자기장 펄스에 대해 자기 분극의 반전 특성이 비대칭인 자성막 및 상기 자성막 상에 구비된 캡핑층을 포함하는 것을 특징으로 하는 자기 메모리 소자를 제공한다.
상기 자성막과 상기 제1 저장 매체의 기하학적 평면 형태는 평행 사변형일 수 있다.
상기 자정막의 기하학적 평면 형태가 평행 사변형일 때, 상기 제1 저장 매체의 기하학적 평면 형태는 사각형일 수 있다.
상기 스페이서는 도전성 물질 또는 비도전성 물질로 된 스페이서일 수 있다.
상기 자성막은 자기 분극률이 다르고 순차적으로 적층된 제1 및 제2 자성막을 포함할 수 있다. 이때, 상기 제1 및 제2 자성막사이에 제2 스페이서가 더 구비될 수 있다. 또한, 상기 제1 및 제2 자성막은 이지 축과 하드 축 방향 성분의 자기장 펄스를 포함하는 외부 자기장 펄스가 수 나노초 동안 인가되어 자기 분극이 반전되는 자성 물질막일 수 있다.
상기 외부 자기장 펄스가 상기 제1 자성막에 인가될 때, 상기 제1 자성막의 전자의 스핀 세차 운동의 주기를 T1(ns)이라 할 때, 상기 제1 자성막은 상기 외부 자기장이 [n+ (1/2)]T1(n은 정수) 동안 인가될 때, 자기 분극이 반전되는 자성 물질막일 수 있다.
상기 스페이서와 상기 자성막의 두께는 스핀 확산 길이 및 전자 자유 경로의 길이보다 얇을 수 있다.
상기 도전성 패드 상에 상기 제1 저장 매체의 거울상인 제2 저장 매체가 더 구비될 수 있다.
또한, 본 발명은 상기 기술적 과제를 달성하기 위하여, 소오스, 드레인 및 게이트 적층물을 포함하는 스위칭 소자와, 상기 스위칭 소자를 덮는 제1 층간 절연층 상에 형성되어 상기 스위칭 소자의 상기 소오스에 연결된 제1 도전성 패드와, 상기 제1 층간 절연층 상에 존재하되, 상기 제1 도전성 패드와 이격된 제2 도전성 패드와, 상기 제2 도전성 패드 상에 이격되게 구비되어 있고, 서로 거울상인 제1 및 제2 저장 매체와, 상기 게이트 적층물과 상기 제2 도전성 패드사이이면서 상기 제1 및 제2 저장 매체의 사이가 되는 위치에 구비된 제1 자기장 펄스 발생수단과, 상기 제1 저장 매체에 연결된 제2 자기장 펄스 발생 수단을 포함하되, 상기 제2 저장 매체의 윗면은 상기 제1 도전성 패드에 연결되어 있고, 상기 제1 및 제2 저장 매체는 기하학적 평면 형태가 비 사각형인 MTJ층인 것을 특징으로 하는 자기 메모리 소자를 제공한다.
또한, 본 발명은 상기 기술적 과제를 달성하기 위하여 소오스, 드레인 및 게이트 적층물을 포함하는 스위칭 소자와, 상기 스위칭 소자를 덮는 제1 층간 절연층 상에 형성되어 상기 스위칭 소자의 상기 소오스에 연결된 도전성 패드와, 상기 제1 층간 절연층 상에 형성되어 있고, 상기 도전성 패드를 덮는 제2 층간 절연층과, 상기 제2 층간 절연층에 수평으로 나란히 내재되어 있고, 서로 거울상인 제1 및 제2 저장 매체와, 상기 게이트 적층물과 상기 제2 층간 절연층사이에 있으면서 상기 제1 및 제2 저장 매체사이에 구비된 제1 자기장 펄스 발생수단과, 상기 제1 저장 매체에 연결된 제2 자기장 펄스 발생 수단을 포함하되, 상기 제1 저장 매체의 밑면과 상기 제2 저장 매체의 윗면은 도전성 라인으로 연결되어 있고, 상기 제2 저장 매체의 밑면은 상기 도전성 패드에 연결되어 있으며, 상기 제1 및 제2 저장 매체는 기하학적 평면 형태가 비 사각형인 MTJ층인 것을 특징으로 하는 자기 메모리 소자를 제공한다.
본 발명은 또한 상기 기술적 과제를 달성하기 위하여, 기판에 형성된 소오스, 공통 드레인 및 게이트 적층물을 포함하는 제1 및 제2 스위칭 소자와, 상기 제1 및 제2 스위칭 소자를 덮는 층간 절연층과, 상기 층간 절연층 상에 이격되게 존재하고, 각각 상기 제1 및 제2 스위칭 소자의 소오스 영역에 연결된 제1 및 제2 도전성 패드와, 상기 제1 및 제2 도전성 패드 상에 각각 구비되어 있고, 서로 거울상인 제1 및 제2 저장 매체와, 상기 공통 드레인과 상기 제1 및 제2 도전성 패드사이에 있으면서 상기 제1 및 제2 저장 매체사이에 위치하는 제1 자기장 펄스 발생수단과, 상기 제1 및 제2 저장 매체에 각각 연결된 제2 자기장 펄스 발생 수단을 포함하되, 상기 제1 및 제2 저장 매체는 기하학적 평면 형태가 비 사각형인 MTJ층인 것을 특징으로 하는 자기 메모리 소자를 제공한다.
상기한 자기 메모리 소자들에서 상기 MTJ 층은 씨드층, 피닝막, 핀드막, 터널링막, 프리 자성막 및 캡핑층을 포함하고, 상기 프리 자성막은 상기 제1 및 제2 자기장 펄스 발생 수단으로부터 발생되는 자기장 펄스에 대해 자기 분극의 반전 특성이 비대칭인 자성막일 수 있다.
또한, 상기 프리 자성막은 순차적으로 적층된 제1 자성막, 제1 스페이서, 제2 자성막을 포함할 수 있다. 이때, 상기 제1 자성막, 제1 스페이서 및 제2 자성막 의 각 두께는 스핀 확산 길이 및 전자 자유 경로의 길이보다 얇을 수 있다.
또한, 상기 제1 및 제2 자기장 펄스 발생 수단은 디지트 라인 및 비트라인으로써, 각각은 도전성 라인과 이 라인의 바깥면, 곧 상기 디지트 라인의 경우, 측면과 밑면, 상기 비트라인의 경우, 측면과 윗면을 덮는 클래드층을 포함할 수 있다.
상기 클래드층은 연자성층일 수 있다.
상기 제2 자성막의 자기 분극률이 상기 제1 자성막보다 작을 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자에 연결된 도전성 패드와, 상기 도전성 패드 상에 구비된 제1 저장 매체와, 상기 도전성 패드 아래에 구비된 제1 자기장 펄스 발생수단과, 상기 제1 저장 매체에 연결된 제2 자기장 펄스 발생 수단을 포함하되, 상기 제1 저장 매체가 상기 제1 및 제2 자기장 펄스 발생 수단으로부터 발생되는 자기장 펄스에 대해 자기 분극 반전 특성이 비대칭인 프리 자성막을 적어도 포함하는, 기하학적 평면 형태가 비사각형인 MTJ층인 자기 메모리 소자의 동작 방법에 있어서, 상기 제2 자기장 펄스수단에 전류를 인가하여 상기 제1 저장 매체에 상기 자성막의 이지 축 방향의 자기장 펄스를 인가하는 단계, 상기 이지 축 방향의 자기장 펄스가 존재하는 동안 상기 제1 자기장 펄스 발생수단에 전류를 인가하여 상기 제1 저장 매체에 상기 자성막의 하드 축 방향의 자기장 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법을 제공한다.
상기 제1 저장 매체의 기하학적 평면 형태는 평행 사변형일 수 있다.
상기 도전성 패드 상에 상기 제1 저장 매체와 이격되어 있고, 상기 제1 저장 매체의 거울상인 제2 저장 매체가 더 구비될 수 있다. 이때, 상기 제1 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 하드 축 및 이지 축 방향의 자기장 펄스가 인가된 후, 상기 제2 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가할 수 있다. 그리고 상기 제1 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 상기 하드 축 방향의 자기장 펄스와 상기 제2 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 상기 하드 축 방향의 자기장 펄스의 방향은 반대일 수 있다.
본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, 스위칭 소자의 소오스에 연결된 제1 도전성 패드와, 상기 제1 도전성 패드와 이격된 제2 도전성 패드와, 상기 제2 도전성 패드 상에 이격되게 구비되어 있고, 서로 거울상인 제1 및 제2 저장 매체와, 상기 제2 도전성 패드 아래에 있으면서 상기 제1 및 제2 저장 매체사이에 구비된 제1 자기장 펄스 발생수단과, 상기 제1 저장 매체에 연결된 제2 자기장 펄스 발생 수단을 포함하되, 상기 제2 저장 매체의 윗면은 상기 제1 도전성 패드에 연결되어 있고, 상기 제1 및 제2 저장 매체는 각각 프리 자성막을 포함하고 기하학적 평면 형태가 비 사각형인 MTJ층인 자기 메모리 소자의 동작 방법에 있어서, 상기 제2 자기장 펄스수단에 전류를 인가하여 상기 제1 및 제2 저장 매체에 상기 자성막의 이지 축 방향의 자기장 펄스를 인가하는 단계, 상기 이지 축 방향의 자기장 펄스가 존재하는 동안 상기 제1 자기장 펄스 발생수단에 전류를 인가하여 상기 제1 및 제2 저장 매체에 상기 자성막의 하드 축 방향의 자기장 펄스를 인가하는 단계를 포함하여 상기 자기 메모리 소자에 단일 또는 멀티 비트 데이터를 기록 하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법을 제공한다.
본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, 스위칭 소자의 소오스에 연결된 도전성 패드와, 상기 도전성 패드를 덮는 층간 절연층과, 상기 층간 절연층에 수평으로 나란히 내재되어 있고, 서로 거울상인 제1 및 제2 저장 매체와, 상기 층간 절연층 아래에 있으면서 상기 제1 및 제2 저장 매체사이에 구비된 제1 자기장 펄스 발생수단과, 상기 제1 저장 매체에 연결된 제2 자기장 펄스 발생 수단을 포함하되, 상기 제1 저장 매체의 밑면과 상기 제2 저장 매체의 윗면은 도전성 라인으로 연결되어 있고, 상기 제2 저장 매체의 밑면은 상기 도전성 패드에 연결되어 있으며, 상기 제1 및 제2 저장 매체는 프리 자성막을 포함하고, 기하학적 평면 형태가 비 사각형인 MTJ층인 자기 메모리 소자의 동작 방법에 있어서, 상기 제2 자기장 펄스수단에 전류를 인가하여 상기 제1 및 제2 저장 매체에 상기 자성막의 이지 축 방향의 자기장 펄스를 인가하는 단계 및 상기 이지 축 방향의 자기장 펄스가 존재하는 동안 상기 제1 자기장 펄스 발생수단에 전류를 인가하여 상기 제1 및 제2 저장 매체에 상기 자성막의 하드 축 방향의 자기장 펄스를 인가하는 단계를 포함하는 자기 메모리 소자의 동작 방법을 제공한다.
상기 MTJ층의 기하학적 평면 형태는 평행 사변형일 수 있다.
본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, 기판에 나란히 형성된 제1 및 제2 스위칭 소자와, 상기 제1 및 제2 스위칭 소자의 각 소오스에 연결된 제1 및 제2 도전성 패드와, 상기 제1 및 제2 도전성 패드 상에 각각 구비되어 있고, 서로 거울상인 제1 및 제2 저장 매체와, 상기 제1 및 제2 도전성 패드 아래 에서 상기 제1 및 제2 저장 매체사이에 위치하는 제1 자기장 펄스 발생수단과, 상기 제1 및 제2 저장 매체에 각각 연결된 제2 자기장 펄스 발생 수단을 포함하되, 상기 제1 및 제2 저장 매체는 기하학적 평면 형태가 비 사각형인 MTJ층인 자기 메모리 소자의 동작 방법에 있어서, 상기 제2 자기장 펄스수단에 전류를 인가하여 상기 제1 및 제2 저장 매체에 상기 자성막의 이지 축 방향의 자기장 펄스를 인가하는 단계 및 상기 이지 축 방향의 자기장 펄스가 존재하는 동안 상기 제1 자기장 펄스 발생수단에 전류를 인가하여 상기 제1 및 제2 저장 매체에 상기 자성막의 하드 축 방향의 자기장 펄스를 인가하는 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법을 제공한다.
상기한 여러 동작 방법들에서 상기 이지 축 방향의 자기장 펄스의 세기는 상기 하드 축 방향의 자기장 펄스 세기의 0.2배∼1배일 수 있다.
상기 MTJ층의 기하학적 평면 형태는 평행 사변형일 수 있다.
또한, 상기 하드 축 방향의 자기장 펄스가 상기 하드 축의 양의 방향으로 인가될 때, 상기 이지 축 방향의 자기장 펄스는 상기 이지 축의 양 또는 음의 방향으로 인가될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 하드 축 방향의 자기장 펄스가 상기 하드 축의 음의 방향으로 인가될 때, 상기 이지 축 방향의 자기장 펄스는 상기 이지 축의 양 또는 음의 방향으로 인가될 수도 있다.
상기 프리 자성막이 상하로 이격된 제1 및 제2 자성막을 포함할 때, 상기 제1 및 제2 자성막의 자기 분극을 동시에 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가한 후, 자기 분극률이 큰 어느 한 자성막의 자기 분극만을 다시 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가할 수 있다.
상기 제1 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 하드 축 및 이지 축 방향의 자기장 펄스가 인가된 후, 상기 제2 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가할 수 있다.
상기 제1 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 상기 하드 축 방향의 자기장 펄스와 상기 제2 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 상기 하드 축 방향의 자기장 펄스의 방향은 반대일 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판에 스위칭 소자를 형성하는 제1 단계, 상기 기판 상에 상기 스위칭 소자를 덮는 제1 절연층을 형성하는 제2 단계, 상기 제1 절연층에 디지트 라인을 형성하는 제3 단계, 상기 제1 절연층 상에 상기 디지트 라인을 덮는 제2 절연층을 형성하는 제4 단계, 상기 제2 절연층 상에 상기 스위칭 소자에 연결되도록 도전성 패드를 형성하는 제5 단계, 상기 도전성 패드의 상기 디지트 라인에 대응되는 영역 상에 기하학적 평면 형태가 비 사각형인 제1 저장 매체를 형성하는 제6 단계, 상기 제2 절연층 상에 상기 도전성 패드와 상기 제1 저장 매체를 덮는 층간 절연층을 형성하는 제7 단계 및 상기 층간 절연층 상에 상기 제1 저장 매체에 연결되도록 비트라인을 형성하는 제8 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법을 제공한다.
이 제조 방법에서 상기 제1 저장 매체는 기하학적 평면 형태가 평행 사변형이고, 외부 자기장 펄스에 대해 자기 분극 반전 특성이 비대칭인 프리 자성막을 포함하는 MTJ층일 수 있다.
상기 제6 단계에서 상기 도전성 패드 상에 상기 제1 저장 매체의 거울상이고, 상기 제1 저장 매체와 동일한 구성을 갖는 제2 저장 매체를 더 형성할 수 있다.
상기 도전성 패드는 상기 스위칭 소자에 연결되는 제1 도전성 패드와 상기 제1 및 제2 저장 매체가 형성되는 제2 도전성 패드로 나누어 형성하고, 상기 제2 저장 매체의 윗면과 상기 제1 도전성 패드를 도전성 라인으로 연결할 수 있다.
본 발명은 또한 상기 또 다른 기술적 과제를 달성하기 위하여, 기판에 스위칭 소자를 형성하는 제1 단계, 상기 기판 상에 상기 스위칭 소자를 덮는 제1 절연층을 형성하는 제2 단계, 상기 제1 절연층에 디지트 라인을 형성하는 제3 단계, 상기 제1 절연층 상에 상기 디지트 라인을 덮는 제2 절연층을 형성하는 제4 단계, 상기 제2 절연층 상에 상기 스위칭 소자에 연결되는 제1 도전성 패드와 이것과 이격된 제2 도전성 패드를 형성하는 제5 단계, 상기 제2 도전성 패드 상에 제1 저장 매체를 형성하면서 상기 제1 도전성 패드 상에 상기 제1 저장 매체의 거울상인 제2 저장 매체를 형성하는 제6 단계, 상기 제2 도전성 패드와 상기 제2 저장 매체의 윗면을 연결하는 제7 단계, 상기 제2 절연층 상에 상기 제1 및 제2 도전성 패드와 상기 제1 및 제2 저장 매체를 덮는 층간 절연층을 형성하는 제8 단계 및 상기 층간 절연층에 상기 제1 저장 매체의 윗면과 접촉되는 비트라인을 형성하는 제9 단계를 포함할 수 있다.
본 발명은 또한 상기 또 다른 기술적 과제를 달성하기 위하여, 기판에 제1 및 제2 스위칭 소자를 형성하는 제1 단계, 상기 기판 상에 상기 제1 및 제2 스위칭 소자를 덮는 제1 절연층을 형성하는 제2 단계, 상기 제1 절연층에 디지트 라인을 형성하는 제3 단계, 상기 제1 절연층 상에 상기 디지트 라인을 덮는 제2 절연층을 형성하는 제4 단계, 상기 제2 절연층 상에 상기 제1 스위칭 소자에 연결되는 제1 도전성 패드와 이것과 이격되고 상기 제2 스위칭 소자에 연결되는 제2 도전성 패드를 형성하는 제5 단계, 상기 제1 및 제2 도전성 패드 상에 각각 서로 거울상인 제1 및 제2 저장 매체를 형성하는 제6 단계, 상기 제2 절연층 상에 상기 제1 및 제2 저장 매체를 덮는 층간 절연층을 형성하는 제7 단계 및 상기 층간 절연층에 상기 제1 및 제2 저장 매체의 윗면에 각각 접촉되는 비트라인을 형성하는 제8 단계를 포함할 수 있다.
상기한 여러 제조 방법들에서, 상기 제1 및 제2 저장 매체는 각각 기하학적 평면 형태가 평행 사변형이고, 외부 자기장 펄스에 대해 자기 분극 반전 특성이 비대칭인 프리 자성막을 포함하는 MTJ층일 수 있다.
상기 프리 자성막은 제1 자성막, 스페이서 및 상기 제1 자성막보다 자기 분극률이 낮은 제2 자성막을 순차적으로 적층하여 형성할 수 있다.
상기 제1 및 제2 자성막과 상기 스페이서는 스핀 확산 길이 및 전자 평균 자유 경로보다 짧은 두께로 형성할 수 있다.
상기 제1 및 제2 저장 매체는 기하학적 평면 형태가 평행 사변형이고, 외부 자기장 펄스에 대해 자기 분극 반전 특성이 비대칭인 프리 자성막을 포함하는 MTJ층일 수 있다.
상기 디지트 라인을 형성하는 단계는 상기 제1 절연층에 홈을 형성하는 단계, 상기 홈의 내벽에 클래드층을 형성하는 단계 및 내벽이 상기 클래드층으로 덮인 상기 홈을 도전성 물질로 채우는 단계를 더 포함할 수 있다.
상기 비트 라인을 형성하는 단계는 상기 층간 절연층에 상기 제1 저장 매체가 노출되는 비어홀을 형성하는 단계, 상기 비어홀을 도전성 플러그로 채우는 단계, 상기 층간 절연막 상에 상기 도전성 플러그와 접촉되는 도전성 라인을 형성하는 단계 및 상기 도전성 라인의 노출된 부분을 클래드층으로 덮는 단계를 더 포함할 수 있다.
상기 클래드층은 연자성층으로 형성할 수 있다.
이러한 본 발명을 이용하면, 2 비트 이상의 멀티 비트 데이터를 기록할 수 있고, 최대 셀 당 8 비트 데이터까지 기록할 수 있는 자기 메모리 소자를 구현할 수 있다. 따라서 자기 메모리 소자의 집적도를 크게 증가시킬 수 있다. 또한, 독특한 비트라인과 디지트 라인의 구성에 따라 비트 라인과 디지트 라인에서 발생되는 자기장을 저장 매체에 집중시킬 수 있으므로, 자기 메모리 소자의 구동에 필요한 에너지 소모를 줄일 수 있다. 또한, 데이터 쓰기 및 읽기 속도를 높일 수 있어, 데이터 전송률을 보다 높일 수 있다. 또한, 저장 매체의 사이즈에 대한 편차 마진을 충분히 확보할 수 있다.
이하, 본 발명의 실시예에 의한 멀티 비트 자기 메모리 소자와 그 동작 및 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 멀티 비트 자기 메모리 소자(이하, 본 발명의 자기 메모리 소자)에 대해 설명한다.
<제1 실시예>
도 1을 참조하면, 기판(10) 상에 게이트 전극이 포함된 게이트 적층물(12)이 구비되어 있다. 기판(10)은 반도체 기판이 바람직하나, 유리기판과 같은 비 반도체 기판일 수도 있다. 게이트 적층물(12) 양측의 기판(10)에 소오스 및 드레인 영역(14, 16)이 존재한다. 게이트 적층물(12)과 소오스 및 드레인 영역(14, 16)과 기판(10)은 트랜지스터(T)를 구성한다. 트랜지스터(T)는 필드 산화막(미도시)에 의해 이웃한 다른 트랜지스터(미도시)와 분리되어 있다. 기판(10) 상에 트랜지스터(T)를 덮는 층간 절연막(18)이 존재한다. 층간 절연막(18)에 소오스 영역(14)이 노출되는 콘택홀(22)이 형성되어 있다. 콘택홀(22)은 도전성 플러그(24)로 채워져 있다. 층간 절연막(18) 상에 도전성 플러그(24)의 노출된 부분을 덮는 도전성 패드(26)가 구비되어 있다. 도전성 패드(26)와 게이트 적층물(12)사이의 층간 절연막(18)에 디지트 라인(digit line)(20)이 존재한다. 디지트 라인(20)은 도전성 패드(26) 상에 구비된, 멀티 비트 데이터가 기록되는 저장 매체(S)에 데이터를 기록하는데 필요한 외부 자기장 펄스의 한 성분, 예컨대 하드 축 방향의 자기장 펄스(하기에서 Hy로 표시됨)을 발생시킨다. 디지트 라인(20)은 일반 금속라인일 수 있으나, 디지트 라인(20)으로부터 발생되는 자기장을 저장 매체(S)에 집중시킬 수 있는 독특한 구조 를 가질 수 있다. 예를 들면, 도 1에 도시한 바와 같이, 디지트 라인(20)은 스트라이프 형태의 클래드층(20b)과 측면 및 밑면이 클래드층(20b)에 둘러싸인 스트라이프 형태의 도전층(20a)으로 구성될 수 있다. 클래드층(20b)은 도전층(20a)에 전류가 흐를 때 발생되는 자기장 플럭스를 저장 매체(S)로 집중시키기 위한 수단의 하나인데, 예를 들면 니켈 철(NiFe)로 된 연자성층일 수 있다. 도전층(20a)은 구리(Cu)층 또는 알루미늄(Al)층일 수 있다. 디지트 라인(20)은 도전성 패드(26)의 밑을 지나는데, 저장 매체(S)의 중앙을 지나도록 구비된 것이 바람직하다. 저장 매체(S)는 디지트 라인(20)과 대응되도록 디지트 라인(20)의 중심을 지나는 수직선상에 구비된 것이 바람직하다. 저장 매체(S)는 1 비트 데이터는 물론, 적어도 2 비트 데이터(00, 01, 10 또는 11)를 기록할 수 있다. 저장 매체(S)가 형성된 결과물 상으로 저장 매체(S)와 도전성 패드(26)를 덮는 제2 층간 절연막(28)이 존재한다. 제2 층간 절연막(28)에 저장 매체(S)의 상부막이 노출되는 비어홀(30)이 형성되어 있다. 제2 층간 절연막(28) 상에 비어홀(30)을 채우는 비트 라인(32)이 형성되어 있다. 비트 라인(32)은 도전성 라인일 수 있으나, 디지트 라인(20)과 마찬가지로 도전성 라인(32a)과 도전성 라인(32a)의 노출된 면을 덮는 클래드층(32b)으로 구성될 수 있다. 도전성 라인(32a)과 클래드층(32b)은 디지트 라인(20)의 도전성 라인(20a)과 클래드층(20b)과 동일할 수 있다. 비트라인(32)과 저장 매체(S)는 비어홀(30)을 채우는 별도의 도전성 플러그(미도시)로 연결될 수 있다. 비트 라인(32)은 데이터 라인(20)과 직교하게 구비된 것이 바람직하다.
저장매체(S)는 MTJ 셀인 것이 바람직하고, 하기 설명에서도 저장 매체(S)를 MTJ 셀로 간주하였으나, 저장 매체(S)는 상기 MTJ 셀이 아닌 다른 데이터 기록 매체일 수 있다.
저장 매체(S)는 한 개 또는 적어도 두 개의 저장매체를 포함할 수 있고, 외부 자기장 펄스에 의한 자기 분극 변화의 대칭성 여부에 따라 저장 매체(S)의 형태는 다를 수 있다. 이에 대해서는 후술된다.
비트라인(32)은 저장매체(S)에 데이터를 기록하는데 필요한 상기 외부 자기장 펄스의 한 성분, 예컨대 이지 축 방향의 자기장 펄스(하기에서 Hx로 표시함)를 발생시킨다. 비트라인(32)과 디지트 라인(20)은 직교하도록 구비되어 있으므로, 비트라인(32)에 의해 발생된, 상기 이지 축 방향의 자기장(Hx)과 디지트 라인(20)에 의해 발생된, 상기 하드 축 방향의 자기장(Hy)은 직교한다.
도 2 내지 5는 외부 자기장 펄스에 대한 전자의 스핀 세차 운동이 대칭성을 갖지 않는 프리 자성막을 포함하는 도 1의 저장 매체(S)의 다양한 형태와 구성을 보여주는 사시도와 평면도와 단면도이다.
특히, 도 2는 도 1의 자기 메모리 소자에 구비된 저장 매체(S)가 비대칭성을 갖는 한 개의 프리 자성막을 포함하는 저장 매체(S1)인 경우를, 도 3은 도 1의 저장 매체(S)가 도 2의 거울상인 경우를 보여주는 사시도이다.
또한, 도 4는 도 1의 저장매체(S)가 한 개의 제1 저장 매체(SS1)를 포함하고, 제1 저장 매체(SS1)에 두개의 프리 자성막이 순차적으로 포함된 경우를 보여주고, 도 5는 도 1의 저장 매체(S)가 도 4의 거울상인 경우를 보여준다.
도 2를 참조하면, 저장 매체(S1)는 기하학적 형태가 정사각형이나 직사각형 이 아닌 것을 알 수 있다.
구체적으로, 저장 매체(S1)는 평행 사변형이다. 저장 매체(S1)의 제1 내각(θ1)은 π/2보다 크고, 제1 내각(θ1)에 이웃한 제2 내각(θ2)은 π/2보다 작다.
저장 매체(S1)는 도전성 패드(26) 상에 형성된 씨드층(40)과 씨드층(40) 상에 순차적으로 적층된 피닝막(42), 핀드막(44), 소정 두께의 터널링막(46), 소정 두께의 제1 자성막(70) 및 캡핑층(54)을 포함한다. 씨드층(seed layer)(40)은 자성층이나 비자성층일 수 있고, 자성층과 비자성층을 포함하는 혼합층일 수 있다. 씨드층(40)은 예를 들면, 탄탈륨(Ta)층, 루테늄(Ru)층일 수 있다. 피닝막(42)은 단일막 또는 복수막일 수 있다. 전자의 경우, 피닝막(42)은 반강자성막(AFM)일 수 있다. 후자의 경우, 피닝막(42)은 상하부 자성막과 그사이에 도전막을 포함하는 SAF막일 수 있다. 핀드막(44)의 자화 방향은 반강자성막(AFM)과의 교환 바이어스 효과(exchange bias effect) 또는 SAF막을 통한 층간 커플링에 의해 고정되거나 핀드(pinned)된다. 캡핑층(54)은 외부환경, 예를 들면 침식(corrosion)으로부터 그 아래에 순차적으로 적층된 물질층들을 보호하는 역할을 한다. 터널링막(46)은 도전막 또는 절연막일 수 있다. 전자의 경우, 터널링막(46)은 GMR효과를 나타내고, 후자의 경우, TMR효과를 나타낸다.
제1 자성막(70)의 기하학적 형태가 평행 사변형인 관계로 외부 자기장 펄스에 대해 제1 자성막(70)의 자기 분극은 비대칭적 반응을 나타낸다.
예를 들면, 외부 자기장의 양(+)의 하드 축 방향 성분에 대해 제1 자성막(70)의 전자의 스핀 분극은 반전되는데 반해, 같은 세기의 음(-)의 하드 축 방향 성분에 대해서는 반전되지 않는다.
한편, 상기 외부 자기장 펄스가 제1 자성막(70)에 인가될 때, 제1 자성막(70)의 전자의 스핀 세차 운동 주기를 T1(ns)이라 하면, 제1 자성막(70)은 상기 외부 자기장 펄스가 [n + (1/2)]T1(n은 정수) 동안 인가될 때, 자기 분극이 반전되는 자성 물질막, 예를 들면 2nm 두께의 NiFe막일 수 있다.
한편, 도 3에 도시한 저장 매체(S2)도 기하학적 형태가 평행 사변형이다. 그러나 도 3에 도시한 저장 매체(S2)는 도 2에 도시한 저장 매체(S1)의 거울상이다. 따라서 도 3의 저장 매체(S2)의 경우, 제1 내각(θ11)이 π/2보다 작고, 제2 내각(θ22)이 π/2보다 크다.
도 2 및 도 3에 도시한 저장 매체(S1, S2)는 서로 거울상이지만, 외부 자기장에 대한 각 저장 매체(S1, S2)의 반응은 다르다. 이에 대해서는 후술된다.
도 3에서 참조번호 74는 제3 자성막을 나타낸다. 제3 자성막(74)은 도 2의 제1 자성막(70)의 거울상이다. 제3 자성막(74)은 도 2의 제1 자성막(70)과 동일한 두께를 갖는 자성 물질막인 것이 바람직하다. 그러나 제3 자성막(74)은 제1 자성막(70)의 거울상이기 때문에, 동일한 외부 자기장 펄스에 대한 제3 자성막(74)의 반응은 제1 자성막(70)과 다르게 된다.
도 3에서 다른 구성요소에 대한 참조번호는 도 2에 사용된 것과 동일하다. 저장 매체(S3)는 도 3에 도시한 바와 같이 전체가 평행 사변형인 것이 바람직하지만, 제3 자성막(74)만 평행 사변형이고, 저장 매체(S3) 자체와 다른 구성요소들은 사각형일 수도 있다. 이러한 사실은 상술한 도 2의 저장 매체(S1)는 물론, 하기될 도 1의 저장 매체(S)를 대신할 수 있는 다른 저장 매체에도 동일하게 적용될 수 있다.
다음, 도 4에 도시한 바와 같이, 도 1의 저장 매체(S)는 제1 핀드막(44a) 상에 순차적으로 구비된 제1 및 제2 자성막(70, 72)과 제1 캡핑층(54a)을 포함하는 제1 저장 매체(SS1)일 수 있다. 제1 핀드막(44a)과 제1 자성막(70)사이에 제1 스페이서(S10)가 존재하고, 제1 및 제2 자성막(70, 72)사이에 제2 스페이서(S20)가 존재한다. 제1 및 제2 스페이서(S10, S20)는 터널링막으로 사용된다.
또한, 도 1의 저장 매체(S)는 도 5에 도시한 바와 같은 제2 저장 매체(SS2)일 수 있다. 제2 저장 매체(SS2)는 도 6의 제1 저장 매체(SS1)의 거울상이다.
구체적으로, 도 5를 참조하면, 저장 매체(SS2)는 제2 핀드막(44b) 상에 순차적으로 구비된 제3 및 제4 자성막(74, 76)과 제2 캡핑층(54b)을 포함할 수 있다. 제2 핀드막(44b)과 제3 자성막(74)사이에 제3 스페이서(S30)가 존재하고, 제3 및 제4 자성막(74, 76)사이에 제4 스페이서(S40)가 존재한다. 제1 내지 제4 스페이서(S10, S20, S30, S40)는 동등한 역할을 한다. 제1 내지 제4 스페이서(S10, S20, S30, S40)의 두께와 제1 내지 제4 자성막(70, 72, 74, 76)의 두께는 이들을 통과하는 전류의 스핀 상태에 영향을 주지 않기 위해, 전자의 평균자유경로 및 스핀확산길이(spin diffusion length)보다 얇은 것이 바람직하다. 상기 스페이서들(S10, S20, S30, S40)과 상기 자성막들(70, 72, 74, 76)은 모두 동일한 두께를 가질 수 있는데, 예를 들면 2nm일 수 있다. 그리고 제1 내지 제4 자성막(70, 72, 74, 76)의 밑변의 길이는, 예를 들면 250nm 정도일 수 있고, 밑변과 윗변간의 수직 거리는, 예를 들면 60nm 정도일 수 있다.
제1 내지 제4 자성막(70, 72, 74, 76)의 제원이 상기 예를 든 값일 때, 제2 및 제4 자성막(72, 76)에 비해 상대적으로 자기 분극률이 낮은 제1 및 제3 자성막(70, 74)은 이지 축 방향 성분의 자기장 펄스(Hx)가 Hx=0.2Hy인 외부 자기장 펄스에 대해서도 반전될 수 있다.
또한, 제2 및 제4 자성막(72, 76)은 제1 및 제3 자성막(70, 74)과 자기 분극률이 다른 자성 물질막인 것이 바람직하다. 예를 들면, 제2 및 제4 자성막(72, 76)은 소정 두께의 CoFe막일 수 있다.
제1 및 제2 자성막(70, 72)과 제3 및 제4 자성막(74, 76)은 외부 자기장 펄스에 대한 자기 분극 반응이 다른 자성 물질막인 것이 바람직하지만, 이들 자성막은 동일한 자성 물질막일 수도 있는데, 이때는 제1 및 제2 캡핑층(54a, 54b)을 길버트 감쇠 상수(Gilbert damping constant)를 증가시키도록 구비할 수 있다.
<제2 실시예>
제1 실시예와 다른 부분에 대해서만 설명하고, 동일한 부재에 대해서는 동일한 참조번호를 사용한다.
도 6을 참조하면, 디지트 라인(60)을 포함하는 제1 층간 절연층(18)에 소오스 영역(40)이 노출되는 콘택홀(22)이 형성되어 있고, 콘택홀(22)은 도전성 플러그(24)로 채워져 있다. 이러한 제1 층간 절연층(18) 상에 도전성 플러그(24)의 상부면을 덮는 제1 도전성 패드(100)가 존재하고, 제1 도전성 패드(100)와 인접되어 있지만, 접촉되지 않은 제2 도전성 패드(106)가 존재한다. 제2 도전성 패드(106)는 디지트 라인(20) 바로 위쪽에 구비된 것이 바람직하다. 제2 도전성 패드(106) 상에 제1 및 제2 저장 매체(108, 110)가 이격된 상태로 존재한다. 제1 및 제2 저장 매체(108, 110)는 디지트 라인(20) 바로 위쪽에 정렬되어 있고, 디지트 라인(20)은 제1 및 제2 저장 매체(108, 110)사이의 중심에 있다. 때문에 디지트 라인(20)에서 자기장이 발생될 경우, 제1 및 제2 저장 매체(108, 110)는 동일한 세기의 자기장 속에 놓이게 된다.
계속해서, 제1 도전성 패드(100) 상에 도전성 플러그(104)가 소정의 높이로 존재한다. 바람직하게는 도전성 플러그(104)와 제2 저장매체(110)의 높이는 동일하다. 이러한 도전성 플러그(104)의 상부면과 제2 저장 매체(110)의 상부면은 도전성 라인(112)으로 연결되어 있다. 제1 층간 절연층(18) 상에 제1 및 제2 도전성 패드(100, 106)와 도전성 플러그(104)와 제1 및 제2 저장 매체(108, 110)와 도전성 라인(112)을 덮고, 상부면이 평평한 제2 층간 절연층(28)이 형성되어 있다. 제2 층간 절연층(28)에 제1 저장매체(108)의 상부면이 노출되는 비어홀(114)이 존재한다. 비어홀(114)은 도전성 플러그(116)로 채워져 있다. 제2 층간 절연층(28) 상에 도전성 플러그(116)의 상부면에 접촉된 비트라인(32)이 존재한다. 비트라인(32)은 디지트 라인(20)과 직교하게 구비되어 있다. 비트라인(32)과 도전성 라인(112)은 이격되어 있다. 비트라인(32)에 신호가 주어지면, 전류는 도 6에 도시한 바와 같이, 도전성 플러그(114), 제1 저장매체(108), 제2 도전성 패드(106), 제2 저장 매체(110), 도전성 라인(112), 도전성 플러그(104), 제1 도전성 패드(100) 및 도전성 플러그(24)를 통해서 흐르게 된다.
제1 및 제2 저장 매체(108, 110)의 자기 저항은 핀드막과 프리 자성막의 자기 분극 방향에 따라 영향을 받을 뿐, 전류가 흐르는 방향에 영향을 받지 않으므로, 제1 및 제2 저장매체(108, 110)는 제2 도전성 패드(106)를 통해 직렬로 연결된 것과 동일하게 된다.
도 7은 제1 및 제2 저장 매체(108, 110)의 평면 형태를 보이기 위해 도 6의 일부를 7-7　방향으로 절개한 평면을 보여준다.
도 7을 참조하면, 제1 및 제2 저장매체(108, 110)가 평행 사변형이고, 서로 거울상인 것을 명확하게 알 수 있다. 도 7에서 참조부호 C는 비트라인(32)과 제1 저장 매체(108)의 콘택을 나타낸다.
<제3 실시예>
제2 실시예에서 제1 및 제2 저장 매체(108, 110)가 병렬로 연결된 경우이다.
구체적으로, 도 8을 참조하면, 도전성 플러그(24)를 통해서 소오스 영역(14)에 연결된 도전성 패드(26) 상에 제1 및 제2 저장 매체(108, 110)가 이격되게 존재한다. 제1 및 제2 저장 매체(108, 110)는 공히 제2 층간 절연층(28)에 제1 및 제2 저장 매체(108, 110)의 일부가 노출되도록 형성된 비어홀(118)을 채우는 도전성 플러그(120)를 통해서 비트라인(32)에 연결되어 있다.
<제4 실시예>
도 9를 참조하면, 기판(10)에 제1 소오스 영역(14a), 드레인 영역(16) 및 제1 게이트(12a)를 포함하는 제1 트랜지스터(T1)가 구비되어 있다. 또한, 제1 트랜지스트(T1)와 드레인 영역(16)을 공유하고 제2 소오스 영역(14b)과 제2 게이트(12b) 를 포함하는 제2 트랜지스터(T2)가 구비되어 있다. 제1 및 제2 트랜지스터(T1, T2)는 제1 층간 절연층(18)으로 덮여 있다. 제1 층간 절연층(18)에 제1 소오스 영역(14a)이 노출되는 제1 콘택홀(24a)과 제2 소오스 영역(14b)이 노출되는 제2 콘택홀(24b)이 형성되어 있다. 제1 콘택홀(24a)은 제1 도전성 플러그(24a)로 채워져 있고, 제2 콘택홀(24b)은 제2 도전성 플러그(24b)로 채워져 있다. 디지트 라인(20)은 제1 및 제2 게이트(12a, 12b)사이에 구비되어 있다. 제1 층간 절연층(18) 상에 제1 도전성 플러그(24a)와 연결된 제1 도전성 패드(107a)와 제2 도전성 플러그(24b)에 연결된 제2 도전성 패드(107b)가 존재한다. 제1 및 제2 도전성 패드(107a, 107b)는 근접되어 있으나, 접촉되어 있지 않다. 제1 도전성 패드(107a) 상에 제1 저장 매체(108)가 구비되어 있고, 제2 도전성 패드(107b) 상에 제2 저장 매체(110)가 구비되어 있다. 제1 및 제2 저장 매체(108, 110)사이에 주어진 간격이 존재한다. 디지트 라인(20)과 제1 및 제2 저장 매체(108, 110)사이의 위치 관계는 상술한 바와 같다. 제1 층간 절연층(18) 상에 제1 및 제2 도전성 패드(107a, 107b)와 제1 및 제2 저장 매체(108, 110)를 덮고 표면이 평평한 제2 층간 절연층(28)이 존재한다. 제2 층간 절연층(28)에 제1 저장 매체(108)의 상부면이 노출되는 제1 비어홀(114)과 제2 저장 매체(110)의 상부면이 노출되는 제2 비어홀(116)이 형성되어 있다. 제1 및 제2 비어홀(114, 116)은 각각 제1 및 제2 도전성 플러그(118, 120)로 채워져 있다. 제2 층간 절연층(28) 상에 제1 및 제2 도전성 플러그(118, 120)와 접촉된 비트라인(32)이 구비되어 있다.
도 10은 도 9의 제1 및 제2 저장 매체(108, 110)와 제1 및 제2 도전성 패드 들(107a, 107b)의 평면 형태를 함께 보이기 위해 도 9의 일부를 10-10　방향으로 절개한 평면을 보여준다. 도 10에서 참조부호 C1, C2는 비트라인(32)과 제1 및 제2 저장 매체(108, 110)의 콘택을 나타낸다.
도 10을 참조하면, 제1 및 제2 저장매체(108, 110)가 기하학적으로 정사각형이나 직사각형과 다른 형태, 예를 들면 평행 사변형인 것을 알 수 있고, 또한 서로 거울상인 것을 알 수 있다. 또한, 디지트 라인(20)과 비트라인(32)이 직교하게 구비된 것도 명확하게 알 수 있다.
한편, 상술한 제2 내지 제4 실시예에서 제1 저장 매체(108)는 도 2의 저장 매체(S1) 또는 도 4에 저장 매체(SS1)일 수 있고, 제2 저장 매체(110)는 도 3의 저장 매체(S2) 또는 도 5의 저장 매체(SS2)일 수 있다.
도 11은 제1 및 제2 저장 매체(108, 110)가 각각 도 4의 저장 매체(SS1) 및 도 5의 저장 매체(SS2)일 때, 상기 제2 실시예에 의한 자기 메모리 소자의 제1 및 제2 저장 매체(108, 110)와 디지트 라인(20)과 비트라인(32)의 위치 관계를 보여준다. 도 13은 이때의 자기 메모리 소자의 단면을 보여준다.
도 12는 제1 및 제2 저장 매체(108, 110)가 각각 도 4의 저장 매체(SS1) 및 도 5의 저장 매체(SS2)일 때, 상기 제4 실시예에 의한 자기 메모리 소자의 제1 및 제2 저장 매체(108, 110)와 디지트 라인(20)과 비트라인(32)의 위치 관계를 보여준다. 도 14는 이때의 자기 메모리 소자의 단면을 보여준다.
다음에는 외부 자기장에 대한 도 1의 저장 매체(S)와 도 6, 도 8 및 도 9의 저장 매체(108, 110)의 반응을 설명한다. 저장 매체들(S, 108, 110)의 반응은 저장 매체들(S, 108, 110)의 핀드막(44)과 캡핑층(54)사이에 구비된 자성막, 곧 프리 자성막의 자기 분극 반응을 의미한다.
상술한 바와 같이, 저장 매체들(S, 108, 110)에 구비된 프리 자성막은 외부 자기장 펄스에 대해 비대칭적 반응을 나타낸다. 상기 비대칭적 반응은 상기 프리 자성막의 기하학적 형태가 평행 사변형인 것에 기인한다. 상기 프리 자성막의 비대칭성은 자신의 거울상이 갖는 비대칭성과 또한 다르다.
먼저, 상기 외부 자기장 펄스에 대해 살펴본다.
상기 외부 자기장 펄스는 디지트 라인(20)에서 발생되는 하드 축 방향의 자기장 펄스(Hy)와 비트라인(32)에서 발생되는 이지 축 방향의 자기장 펄스(Hx) 및 상기 두 자기장 펄스(Hy, Hx)에 반발하는 방향인 이방성 자기장(Hk)의 벡터 합으로 주어질 수 있다. 이방성 자기장(Hk)의 영향은 매우 작아서 상기 외부 자기장 펄스를 이지 축 방향 자기장 펄스(Hx) 및 하드 축 방향 자기장 펄스(Hy)의 벡터 합으로 보아도 무방하다.
도 15는 상기 외부 자기장 펄스의 이지 축 및 하드 축 방향의 성분을 설명하기 위한 것이다.
도 15에서 참조부호 +Hy는 양(+)의 하드 축 방향 성분 자기장 펄스를 나타내고, -Hy는 음(-)의 하드 축 방향 성분 자기장 펄스를 나타낸다. 그리고 참조부호 +Hx는 양의 이지 축 방향 성분 자기장 펄스를 나타내고, -Hx는 음의 이지 축 방향 성분 자기장 펄스를 나타낸다.
도 15를 참조하면, 양의 하드 축 방향 성분의 자기장 펄스(+Hy) 및 음의 하 드 축 방향 성분의 자기장 펄스(-Hy)의 세기(intensity)는 각각 양의 이지 축 방향 성분의 자기장 펄스(+Hx) 및 음의 이지 축 방향 성분의 자기장 펄스(-Hx)보다 세다. 그러나 저장 매체(S)의 실시예에 따라 각 성분의 자기장 펄스의 세기는 같을 수도 있다.
한편, 이지 축 방향 성분의 자기장 펄스(+Hx, -Hx)의 지속 시간은 하드 축 방향 성분의 자기장 펄스(+Hy, -Hy)의 지속 시간보다 길다. 하드 축 방향 성분의 자기장 펄스(+Hy, -Hy)의 주기를 Ty라 하고, 상기 외부 자기장 펄스가 인가된 프리 자성막에 포함된 전자의 스핀 세차 운동 주기를 Ts라 하면, Ty = Ts/2인 것이 바람직하다. 따라서 프리 자성막에 인가되는 외부 자기장 펄스의 지속 시간을 정확하게 조절하는 것이 중요하다.
외부 자기장 펄스에 대한 저장 매체(S)의 반응은 바로 저장 매체(S)의 핀드막(44)과 캡핑층(54)사이에 구비된 자성막의 반응인 바, 상기 외부 자기장 펄스에 대한 저장 매체(S)의 반응을 설명하기 위한 도면에는 핀드막(44)과 캡핑층(54)사이에 구비된 자성막(들)만 도시하였다.
도 16은 도 2에 도시한 저장 매체(S1)에 외부 자기장 펄스가 인가될 때, 프리 자성막인 제1 자성막(70)의 반응을 보여준다.
도 16을 참조하면, 제1 자성막(70)에 인가되는 외부 자기장 펄스가 음의 하드 축 방향 성분의 자기장 펄스(-Hy)와 음의 이지 축 방향 성분의 자기장 펄스(-Hx)를 포함하는 경우, 제1 자성막(70)의 자기 분극(MP1)은 반전된다. 그러나 상기 외부 자기장 펄스가 양의 하드 축 방향 성분의 자기장 펄스(+Hy)와 음의 이지 축 방향 성분의 자기장 펄스(-Hx)를 포함하는 경우, 제1 자성막(70)의 자기분극(MP1)은 반전되지 않는다.
도 16의 경우에서 하드 축 방향 성분의 자기장 펄스(+Hy, -Hy)의 세기를 hy라 할 때, hy=0.5(Ny-Nx)로 표현할 수 있는데, 여기서 Ny 및 Nx는 각각 형상 비등방형 보자력의 y축 방향 및 x축 방향 감쇠계수이다. 그리고 이지 축 방향 성분의 자기장 펄스(-Hx)의 세기를 hx라 할 때, hx는 하드 축 방향의 자기장 펄스 세기와 같거나 작을 수 있다. 예컨대, hx=0.4hy로 표현할 수 있다.
도 16에 실선으로 도시한 이지 축 방향 성분의 자기장 펄스(-Hx)는 제1 자성막(70)이 자기 모멘트(Ms)가 약한 자성막일 때, 제1 자성막(70)의 자기 분극 방향을 바꾸기 위한 것이고, 점선으로 도시한 것은 제1 자성막(70)이 자기 모멘트(Ms)가 큰 자성막일 때, 제1 자성막(70)의 자기 분극 방향을 바꾸기 위한 것이다. 다른 도면의 점선으로 도시된 이지 축 방향 성분의 자기장 펄스도 모두 이러한 취지로 도시한 것이다.
도 16에서 실선과 점선을 비교하면, 제1 자성막(70)의 자기 모멘트가 작을 때는 제1 자성막(70)의 자기 분극(MP1)을 반전시키기 위한 이지 축 방향 성분의 자기장 펄스(-Hx)의 세기는 하드 축 방향 성분의 자기장 펄스(-Hy)의 세기의 1/4 정도인 반면, 제1 자성막(70)의 자기 모멘트가 클 때는 제1 자성막(70)의 자기 분극(MP1)을 반전시키기 위해 필요한 이지 축 방향 성분의 자기장 펄스(-Hx)의 세기는 하드 축 방향 성분의 자기장 펄스(-Hy)의 세기의 1/2 정도가 되는 것을 알 수 있다.
그러나 상기한 바와 같이 이지 축 방향의 자기장 펄스의 세기는 하드 축 방향의 자기장 펄스의 세기와 같거나 그 보다 작은 범위에서 임의의 세기를 가질 수 있다.
도 17은 도 3에 도시한 저장 매체(S2)에 외부 자기장 펄스가 인가될 때, 제3 자성막(74)의 자기 분극(MP3)의 반응을 보여준다.
도 17을 참조하면, 제3 자성막(74)에 인가되는 외부 자기장 펄스가 음의 하드 축 방향 성분의 자기장 펄스(-Hy)와 음의 이지 축 방향 성분의 자기장 펄스(-Hx)를 포함하는 경우, 제3 자성막(74)의 자기 분극(MP2)은 반전되지 않는다. 그러나 상기 외부 자기장 펄스가 양의 하드 축 방향 성분의 자기장 펄스(+Hy)와 이 보다 작은 소정의 세기, 예를 들면 1/4에 해당하는 세기를 갖는 음의 이지 축 방향 성분의 자기장 펄스(-Hx)를 포함하는 경우, 제3 자성막(74)의 자기 분극(MP3)은 반전된다.
도 16 및 도 17을 비교하면, 서로 거울상인 제1 및 제3 자성막(70, 74)의 외부 자기장 펄스에 대한 반응은 정반대인 것을 알 수 있다.
도 18은 도 7에 도시한 바와 같은 형태로 도 2 및 도 3에 도시한 제1 및 제2 저장매체(S1, S2)가 나란히 구비되어 있고, 여기에 인가된 외부 자기장 펄스에 대한 제1 및 제2 저장매체(S1, S2)의 반응을 보여준다. 도 18에서 제1 자성막(70)은 제1 저장 매체(S1)를, 제3 자성막(74)은 제2 저장 매체(S2)를 대신한다. 그리고 상기 외부 자기장이 인가되기 전의 제1 및 제3 자성막(74)의 자기 분극 방향은 모두 오른쪽인 것으로 가정한다.
도 18을 참조하면, 제1 자성막(70)과 제3 자성막(74)에 인가되는 외부 자기장 펄스가 음의 하드 축 방향 성분의 자기장 펄스(-Hy)와 이것의 1/4배 정도의 세기를 갖는 음의 이지 축 방향 성분의 자기장 펄스(-Hx)를 포함하는 경우, 제1 자성막(70)의 자기 분극(MP1)은 반전되고(switched), 제3 자성막(74)의 자기분극(MP3)은 반전되지 않는다.
한편, 제1 및 제3 자성막(70, 74)에 인가되는 외부 자기장 펄스가 양의 하드 축 방향 성분의 자기장 펄스(+Hy)와 이것의 1/4배 정도의 세기를 갖는 음의 이지 축 방향 성분의 자기장 펄스(-Hx)를 포함하는 경우, 제1 자성막(70)의 자기 분극(MP1)은 반전되지 않는 반면, 제3 자성막(74)의 자기분극(MP3)은 반전되는 것을 알 수 있다.
그러므로 제1 및 제3 자성막(70, 74)에 세기가 다른, 음의 하드 축 방향 성분의 자기장 펄스(-Hy)와 세기가 이보다 작은, 예를 들면 (1/4)Hy에 해당하는 음의 이지 축 방향 성분의 자기장 펄스(-Hx)를 포함하는 외부 자기장 펄스(이하, 제1 외부 자기장 펄스)를 인가한 다음, 양의 하드 축 방향 성분의 자기장 펄스(+Hy)와 세기가 이 보다 작은 음의 이지 축 방향 성분의 자기장 펄스(-Hx)를 포함하는 외부 자기장 펄스(이하, 제2 외부 자기장 펄스)를 인가하면, 제1 및 제3 자성막(70, 74)의 자기 분극(MP1, MP3)을 순차적으로 반전시킬 수 있다. 제1 및 제3 자성막(70, 74)의 자기 모멘트가 큰 경우, 이지 축 방향의 자기장 펄스(-Hx)의 세기를 하드 축 방향의 자기장 펄스(Hy)의 1/2배 정도로 높인다.
다음에는 제1 및 제3 자성막(70, 74)의 자기 분극(MP1, MP3)이 모두 도면상 좌측으로 정렬되어 있다고 가정한다.
이 경우에는 도 19에 도시한 바와 같이, 제1 자성막(70)과 제3 자성막(74)에 인가되는 외부 자기장 펄스가 양의 하드 축 방향 성분의 자기장 펄스(+Hy)와 이 자기장 펄스보다 약한 세기를 갖는 양의 이지 축 방향 성분의 자기장 펄스(+Hx)를 포함하는 경우, 제1 자성막(70)의 자기 분극(MP1)은 반전되나, 제3 자성막(74)의 자기분극(MP3)은 반전되지 않는다. 그리고 상기 외부 자기장 펄스가 음의 하드 축 방향 성분의 자기장 펄스(-Hy)와 이것의 1/4배 정도의 세기를 갖는 양의 이지 축 방향 성분의 자기장 펄스(+Hx)를 포함하는 경우, 제1 자성막(70)의 자기 분극(MP1)은 반전되지 않는 반면, 제3 자성막(74)의 자기분극(MP3)은 반전되는 것을 볼 수 있다.
따라서, 제1 및 제3 자성막(70, 74)의 자기 분극(MP1, MP3)이 모두 도면상좌측으로 정렬된 경우에는 제1 및 제3 자성막(70, 74)에 양의 하드 축 방향 성분의 자기장 펄스(+Hy)와 세기가 이보다 작은, 예를 들면 (1/4)Hy에 해당하는 양의 이지 축 방향 성분의 자기장 펄스(+Hx)를 포함하는 외부 자기장 펄스를 인가한 다음, 음의 하드 축 방향 성분의 자기장 펄스(-Hy)와 세기가 이 보다 작은 양의 이지 축 방향 성분의 자기장 펄스(+Hx)를 포함하는 외부 자기장 펄스를 인가하면, 제1 및 제3 자성막(70, 74)의 자기 분극(MP1, MP3)을 순차적으로 반전시킬 수 있다. 제1 및 제3 자성막(70, 74)의 자기 모멘트가 큰 경우, 이지 축 방향의 자기장 펄스(-Hx)의 세기를 하드 축 방향의 자기장 펄스(Hy)의 1/2배 정도로 높인다.
제1 및 제3 자성막(70, 74)은 도 20에 도시한 바와 같이 서로 다른 네 가지 자기 분극 상태를 가질 수 있고, 이들 네 가지 자기 분극 상태는 도 20에 나타낸 바와 같이 각각 2 비트 데이터, 00, 01, 10 및 11에 대응시킬 수 있으므로, 도 2 및 도 3의 저장 매체(S1, S2)가 도 7에 도시한 바와 같은 형태로 구비되면, 도 6에 도시한 본 발명의 제2 실시예에 의한 자기 메모리 소자는 2비트 데이터를 기록할 수 있다.
이러한 결과는 도 2 및 도 3의 저장 매체(S1, S2)가 도 8 및 도 9의 자기 메모리 소자에 구비된 경우에도 얻을 수 있다.
도 21 내지 도 24는 도 4에 도시한 제1 저장매체(SS1)에 외부 자기장 펄스가 인가될 때, 제1 저장매체(SS1)의 반응을 보여준다. 이 반응은 곧 제1 저장매체(SS1)가 구비된 도 1의 자기 메모리 소자의 반응이다. 편의 상, 제1 저장매체(SS1)의 도시는 제1 및 제2 자성막(70, 72)을 도시하는 것으로 대신한다.
먼저, 도 21에 도시한 바와 같이, 제1 저장매체(SS1)에 양의 하드 축 방향 성분의 자기장 펄스(+Hy)와 이 보다 작은 소정 세기를 갖는, 예를 들면 0.4배 이상의 세기를 갖는 양의 이지 축 방향 성분의 자기장 펄스(+Hx)를 포함하는 외부 자기장 펄스가 인가되면, 제1 저장매체(SS1)의 자기 분극의 이전 상태와 무관하게 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)은 상기 외부 자기장 펄스 방향으로, 곧 도면상 오른 쪽으로 정렬된다.
다음, 도 22를 참조하면, 제1 및 제2 자기 분극(MP1, MP2)이 모두 왼쪽으로 정렬된 제1 저장 매체(SS1)에 음의 하드 축 방향 성분의 자기장 펄스(-Hy)와 이것의 소정 세기, 예컨대 1/4배 세기를 갖는 음의 이지 축 방향 성분의 자기장 펄스(- Hx)를 포함하는 외부 자기장 펄스(HP4)가 인가되는 경우, 상대적으로 자기 모멘트가 약한 제1 자성막(70)의 자기 분극(MP1)은 왼쪽으로 반전되는 반면, 제1 자성막(70)보다 자기 모멘트가 강한 제2 자성막(72)의 자기 분극(MP2)의 방향은 반전되지 않는다.
한편, 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)이 모두 왼쪽으로 정렬되어 있거나, 제2 자기 분극(MP2)만 왼쪽으로 정렬된 경우, 도 22의 결과를 얻기 위해서는 도 23에 도시한 바와 같이, 양의 하드 축 방향의 자기장 펄스(+Hy)와 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)을 모두 오른 쪽으로 반전시킬 수 있을 정도의 세기를 갖는 양의 이지 축 방향의 자기장 펄스(+Hx), 예컨대 양의 하드 축 방향의 자기장 펄스(+Hy) 세기의 0.4배 이상의 세기를 갖는 이지 축 방향의 자기장 펄스를 포함하는 외부 자기장 펄스(HP9)를 인가하여 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)을 모두 오른쪽으로 정렬시킨 다음, 음의 하드 축 방향의 자기장 펄스(-Hy)와 자기 분극(MP1, MP2)을 모두 반전시킬 때보다 작은 세기를 갖는 음의 이지 축 방향의 자기장 펄스(-Hx)를 포함하는 외부 자기장 펄스(HP4)를 인가한다. 외부 자기장 펄스(HP4)에 의해 오른쪽으로 반전되었던 제1 자성막(70)의 자기 분극(MP1)이 다시 왼쪽으로 반전된다.
다음, 도 24를 참조하면, 제1 저장 매체(SS1)에 음의 하드 축 방향 성분의 자기장 펄스(-Hy)와 이 펄스 세기보다 작은 소정의 세기, 예컨대 0.4배 이상의 세기를 갖는 음의 이지 축 방향 성분의 자기장 펄스(-Hx)를 포함하는 외부 자기장 펄스(HP1)를 인가하면, 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)이 모두 오 른쪽으로 정렬되었거나 서로 반대 방향으로 정렬되었더라도 자기 분극(MP1, MP2)은 모두 왼쪽으로 반전되는 것을 볼 수 있다.
다음, 도 25에 도시한 바와 같이, 제1 저장매체(SS1)의 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)이 모두 왼쪽으로 정렬된 상태에서 제1 저장 매체(SS1)에 양의 하드 축 방향 성분의 자기장 펄스(+Hy)와 자기 분극률이 작은 제2 자성막(72)의 자기 분극(MP2)을 반전시키기에는 부족한, 양의 이지 축 방향 성분의 자기장 펄스(+Hx)를 포함하는 외부 자기장 펄스(HP10)를 인가하면, 자기 분극률이 제2 자성막(72)보다 큰 제1 자성막(70)의 자기 분극(MP1)만 반전되고, 제2 자성막(72)의 자기 분극(MP2)은 반전되지 않는다.
다음, 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)이 모두 오른쪽으로 정렬된 상태에서 상대적으로 자기 모멘트가 강한 제2 자성막(72)의 자기 분극(MP2)을 반전시키기 위해서는 도 26에 도시한 바와 같이, 제1 저장 매체(SS1)에 음의 하드 축 방향 성분의 자기장 펄스(-Hy)와 이 펄스 세기보다 작은, 그러나 제2 자성막(72)의 자기 분극(MP2)은 충분히 반전시킬 수 있을 정도의 세기를 갖는 음의 이지 축 방향 성분의 자기장 펄스(-Hx)를 포함하는 외부 자기장 펄스(HP1)를 인가하여 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 방향을 모두 왼쪽으로 반전시킨 다음, 제2 자성막(72)에 비해 자기 모멘트가 약한 제1 자성막(70)의 자기 분극(MP1)을 원래 방향인 오른쪽으로 반전시키기 위해 제1 저장 매체(SS1)에 양의 하드 축 방향 성분의 자기장 펄스(+Hy)와 이 펄스 세기의 0.4배보다 작은 세기, 예컨대 +Hy의 (1/4)배에 해당하는 세기를 갖는 양의 이지 축 방향 성분의 자기장 펄스 (+Hx)를 포함하는 외부 자기장 펄스(HP2)를 인가한다. 이렇게 해서, 결국 제1 저장매체(SS1)의 제1 및 제2 자성막(70, 72) 중에서 상대적으로 자기 모멘트가 큰 제2 자성막(72)의 자기 분극(MP2)만 왼쪽으로 반전된다.
이와 같이, 제1 저장 매체(SS1)에 상기 외부 자기장 펄스들(HP1, HP2)이 순차적으로 인가되면, 제1 저장 매체(SS1)의 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)의 정렬 방향에 관계없이 제1 자성막(70)의 자기 분극(MP1)은 오른쪽으로, 제2 자성막(72)의 자기 분극(MP2)은 왼쪽으로 각각 정렬시킬 수 있다.
계속해서, 도 1의 자기 메모리 소자에 구비된 자성매체(S)가 도 5에 도시한 제2 저장 매체(SS2)일 때, 외부 자기장 펄스에 대한 저장매체(S)의 반응을 살펴본다.
도 27을 참조하면, 제2 저장매체(SS2)에 양의 하드 축 방향 성분의 자기장 펄스(+Hy)와 이 펄스의 세기보다 작은 소정 세기를 갖는, 예컨대 0.4배 이상의 세기를 갖는 음의 이지 축 방향 성분의 자기장 펄스(-Hx)를 포함하는 외부 자기장 펄스(HP5)가 인가되면, 제2 저장 매체(SS2)에 포함된 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4)의 이전 정렬 상태와 관계없이 자기 분극(MP3, MP4)의 방향은 모두 상기 외부 자기장 펄스(HP5)의 방향을 따라 왼쪽으로 반전되는 것을 알 수 있다.
다음, 도 28을 참조하면, 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4)이 모두 왼쪽으로 정렬되어 있을 때, 제2 저장매체(SS2)에 음의 하드 축 방향 성분의 자기장 펄스(-Hy)와 상기 외부 자기장 펄스(HP5)의 이지 축 방향 자기장 펄스보 다 작은 세기를 갖는, 예컨대 1/4배의 세기를 갖는 양의 이지 축 방향 성분의 자기장 펄스(+Hx)를 포함하는 외부 자기장 펄스가 인가되면, 상대적으로 자기 모멘트가 약한 제3 자성막(74)의 자기 분극(MP3)은 오른 쪽으로 반전되는 반면, 제3 자성막(74)에 비해 자기 모멘트가 강한 제4 자성막(76)의 자기 분극(MP4)은 반전되지 않는다. 이렇게 해서, 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4)의 정렬 방향은 서로 반대가 된다.
한편, 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4)의 정렬 방향이 모두 오른쪽일 때 혹은 제4 자성막(76)의 자기 분극(MP4)의 정렬 방향이 오른 쪽일 때, 도 28의 결과를 얻기 위해선 도 29에 도시한 바와 같이, 제2 저장 매체(SS2)에 상기 외부 자기장 펄스(HP5)를 인가하여 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4) 방향을 모두 왼쪽으로 반전시킨 다음, 제2 저장매체(SS2)에 다시 음의 하드 축 방향 성분의 자기장 펄스(-Hy)와 이것의 1/4배 세기를 갖는 양의 이지 축 방향 성분의 자기장 펄스(+Hx)를 포함하는 외부 자기장 펄스(HP6)를 인가한다. 이 결과, 자기 모멘트가 약한 제3 자성막(74)의 자기 분극(MP3)의 정렬 방향만 반전되고, 제4 자성막(76)의 자기 분극(MP4)은 반전되지 않아 도 28과 동일한 결과가 얻어진다.
한편, 도 30에 도시한 바와 같이, 제2 저장 매체(SS2)의 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4)이 모두 왼쪽으로 정렬되어 있거나 제4 자성막(76)의 자기 분극(MP4) 또는 제3 자성막(74)의 자기 분극(MP3)만 왼쪽으로 정렬된 경우, 제2 저장 매체(SS2)에 음의 하드 축 방향 성분의 자기장 펄스(-Hy)와 상대적으 로 자기 분극률이 작은 제4 자성막(76)의 자기 분극(MP4)을 반전시킬 수 있을 정도의 세기, 예컨대 상기 하드 축 방향 성분의 자기장 펄스 세기의 0.4배 이상의 세기를 갖는 양의 이지 축 방향 성분의 자기장 펄스(+Hx)를 포함하는 외부 자기장 펄스를 인가하면, 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4) 정렬 방향은 모두 오른쪽으로 반전된다.
다음, 도 31을 참조하면, 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4)이 모두 오른쪽으로 정렬된 제2 저장 매체(SS2)에 양의 하드 축 방향 성분의 자기장 펄스(+Hy)와 자기 분극률이 작은 제4 자성막(76)의 자기 분극(MP)을 반전시키기에는 부족한 세기를 갖는, 음의 이지 축 방향 성분의 자기장 펄스(-Hx)를 포함하는 외부 자기장 펄스(HP8)를 인가하면, 제3 자성막(74)의 자기 분극(MP3)만 반전된다.
다음, 도 32를 참조하면, 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4)이 모두 왼쪽으로 정렬되어 있거나 제4 자성막(76)의 자기 분극(MP4) 또는 제3 자성막(74)의 자기 분극(MP3)만 왼쪽으로 정렬된 제2 저장 매체(SS2)에서 상대적으로 자기 모멘트가 약한 제3 자성막(74)의 자기 분극(MP3)만 반전시키고자 하는 경우, 제2 저장 매체(SS2)에 먼저 음의 하드 축 방향 성분의 자기장 펄스(-Hy)와 제4 자성막(76)의 자기 분극(MP4)을 반전시키기에 충분한 세기를 갖는 양의 이지 축 방향 성분의 자기장 펄스(+Hx)를 포함하는 외부 자기장 펄스(HP7)를 인가하여 자기 분극(MP3, MP4)의 정렬 방향을 모두 오른쪽으로 반전시킨다. 이어서, 이러한 제3 및 제4 자성막(74, 76)에 상기 외부 자기장 펄스(HP8)를 인가한다. 이 결과, 자기 분극(MP3, MP4) 중에서 제3 자성막(74)의 자기 분극(MP3)만 반전된다.
다음, 도 33 내지 도 40은 도 6, 도 8 또는 도 9의 자기 메모리 소자의 제1 및 제2 저장 매체(108, 110)가 각각 도 4에 도시한 제1 저장매체(SS1)와 도 5에 도시한 제2 저장 매체(SS2)일 때, 외부 자기장 펄스에 대한 제1 및 제2 저장 매체(108, 110)의 반응을 보여준다.
도 33을 참조하면, 양의 하드 축 방향 성분의 자기장 펄스(+Hy)와 이 펄스 세기의 0.4배 이상의 세기를 갖는 양의 이지 축 방향 성분의 자기장 펄스(+Hx)를 포함하는 외부 자기장 펄스(HP9)가 제1 및 제2 저장매체(SS1, SS2)에 인가되면, 제1 저장매체(SS1)의 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)은 이전 상태에 관계없이 모두 오른쪽으로 정렬된다. 반면, 제2 저장매체(SS2)의 제3 및 제4 자성막들(74, 76)의 자기 분극(MP3, MP4)은 반전되지 않는다. 이후, 음의 하드 축 방향 성분의 자기장 펄스(-Hy)와 이 펄스 세기의 0.4배 이상의 세기를 갖는 양의 이지 축 방향 성분의 자기장 펄스(+Hx)를 포함하는 외부 자기장 펄스(HP7) 제1 및 제2 저장매체(SS1, SS2)에 인가하면, 이전 상태와 무관하게 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4) 정렬 방향은 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)과 동일한 방향(오른쪽)으로 반전된다. 그러나 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)은 반전되지 않는다. 그러므로 제1 및 제2 저장매체(SS1, SS2)에 외부 자기장 펄스들(HP7, HP9)을 순차적으로 인가할 경우, 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)과 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4)을 모두 동일한 방향으로 정렬시킬 수 있다.
도 34를 참조하면, 제1 및 제2 저장매체(SS1, SS2)의 자기 분극 상태가 도 33에 도시한 바와 같을 때, 제1 및 제2 저장매체(SS1, SS2)에 외부 자기장 펄스(HP4)가 인가되면, 제1 자성막(70)의 자기 분극(MP1)만 반전된다.
도 35를 참조하면, 도 33의 결과에 외부 자기장 펄스(HP1)를 인가하면, 제1및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)만 반전되고, 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4)은 반전되지 않는다.
도 36을 참조하면, 도 35에 도시한 바와 같은 자기 분극 상태를 갖는 제1 및 제2 저장매체(SS1, SS2)에 외부 자기장 펄스(HP1)를 인가한 다음, 상기 외부 자기장 펄스(HP10)를 인가하면, 제1 저장 매체(SS1)에서 자기 모멘트가 상대적으로 큰 제2 자성막(72)의 자기 분극(MP2)만 반전시킬 수 있다.
상술한 바에 따라 도 33에 도시한 바와 같은 자기 분극 상태를 갖는 제1 및 제2 저장매체(SS1, SS2)에서 제1 저장 매체(SS1)를 반전시키는 방법으로는 도 33에 도시한 바와 같이 제1 및 제2 저장 매체(SS1, SS2)에 외부 자기장 펄스(HP1)를 가하는 방법과, 제1 및 제2 저장 매체(SS1, SS2)에 외부 자기장 펄스(HP4)를 인가하여 제1 자성막(70)의 자기 분극(MP1)을 먼저 반전시킨 다음, 외부 자기장 펄스(HP1)을 인가하여 제2 자성막(72)의 자기 분극(MP2)을 반전시키는 방법이 있다.
계속해서, 도 37을 참조하면, 제1 및 제2 저장 매체(SS1, SS2)에 외부 자기장 펄스(HP1)와 외부 자기장 펄스(HP5)를 순차적으로 또는 반대 순서로 인가하면,
제1 내지 제4 자성막(70, 72, 74, 76)의 이전 상태에 무관하게 제1 내지 제4 자성막(70, 72, 74, 76)의 자기 분극(MP1..MP4) 방향을 모두 같은 방향(도면상 왼쪽)으로 반전시킬 수 있다.
도 38을 참조하면, 도 37의 결과에 외부 자기장 펄스(HP6)를 인가하면, 제2 저장매체(SS2)의 제3 자성막(74)의 자기 분극(MP3)만 반전되고, 나머지는 반전되지 않는다.
다음, 도 37 또는 도 38에 도시한 바와 같은 자기 분극 상태를 갖는 제1 및 제2 저장 매체(SS1, SS2)에 도 39에 도시한 바와 같이 외부 자기장 펄스(HP7)를 인가하면, 제2 저장매체(SS2)의 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4)을 모두 같은 방향으로 정렬시킬 수 있다. 이때, 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4)의 정렬 방향은 제1 저장매체(SS1)의 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 방향과 반대이다. 결과적으로 외부 자기장 펄스(HP7)에 의해 도 37에 도시한 바와 같은 자기 분극 상태를 갖는 제2 저장매체(SS2)의 자기 분극방향은 반전된다.
다음, 도 40을 참조하면, 도 37에 도시한 제1 및 제2 저장매체(SS1, SS2)에 외부 자기장 펄스(HP7)와 외부 자기장 펄스(HP8)를 순차적으로 인가하면, 제2 저장매체(SS2)의 제4 자성막(76)의 자기 분극(MP4)만 반전되고, 나머지는 반전되지 않는다.
다음에는 도 1의 자기 메모리 소자의 저장 매체(S)와 도 6, 도 8, 도9의 자기 메모리 소자의 저장 매체(108, 110)의 자기 저항이 프리 자성막(들)의 자기 분극 방향에 따라 어떻게 달라지는지 살펴본다.
이 과정에서 도 1의 저장 매체(S) 및 도 6, 도 8 또는 도 9의 저장 매체(108, 110)의 자기 저항 변화를 설명하기 위한 도 41 이하 모든 도면에는 핀드막과 프리 자성막만 도시하고, 저장 매체들(S, 108, 110)의 나머지 구성 요소는 특별한 경우가 아니면 도시하지 않았다.
먼저, 도 1의 저장 매체(S)의 경우를 살펴본다.
도 41과 도 42는 도 1의 저장 매체(S)가 도 2의 저장 매체(S1)일 때, 제1 핀드막(44a)의 자기 분극 방향에 대한 제1 자성막(70)의 자기 분극 방향의 변화를 보여준다. 그리고 도 43 내지 46은 도 1의 저장 매체(S)가 도 4의 저장 매체(SS1)일 때, 제1 핀드막(44a)의 자기 분극 방향에 대한 제1 및 2 자성막(70, 72)의 자기 분극 방향의 변화를 보여준다.
도 41을 참조하면, 제1 자성막(70)의 자기 분극(MP1) 방향이 제1 핀드막(44a)의 자기 분극(M44a) 방향과 동일한 것을 알 수 있다. 이때의 저장 매체(S)의 자기 저항은 최소가 된다.
도 42를 참조하면, 제1 자성막(70)의 자기 분극(MP1) 방향과 제1 핀드막(44a)의 자기 분극(M44a) 방향이 반대이다. 이때, 저장 매체(S)의 자기 저항은 최대가 된다.
이러한 내용은 저장 매체(S)가 도 3의 저장 매체(S2)일 때도 그대로 적용될 수 있다. 다만, 제1 자성막(70)의 자기 모멘트와 제3 자성막(74)의 자기 모멘트가 다른 경우, 제1 핀드막(44a)에 대한 제1 및 제3 자성막(70, 74)의 자기 분극(MP1, MP3) 방향이 동일하더라도, 제1 자성막(70)을 포함할 때와 제3 자성막(74)을 포함할 때의 저장 매체(S)의 자기 저항은 다를 수 있다.
다음, 도 43에 도시한 바와 같이, 제1 핀드막(44a) 상에 제1 및 제2 자성막 (70, 72)이 존재하고, 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 방향이 제1 핀드막(44a)의 자기 분극(M44a) 방향과 동일할 때, 제1 핀드막(44a)과 제1 자성막(70)을 포함하는 제1 자기 적층물(MS1)의 저항과 제1 및 제2 자성막(70, 72)을 포함하는 제2 자기 적층물(MS2)의 저항은 모두 최소가 된다.
제1 자기 적층물(MS1)의 최소 저항을 R1, 제2 자기 적층물(MS2)의 최소 저항을 R2라 하면, 제1 및 제2 자성막(70, 72)의 자기 분극이 도 43에 도시한 바와 같을 때, 저장 매체(S)의 저항은 R1+R2가 된다.
다음, 도 43을 참조하면, 제1 자성막(70)의 자기 분극(MP1) 방향이 제1 핀드막(44a)의 자기 분극(M44a) 방향과 동일하고, 제2 자성막(72)의 자기 분극(MP2) 방향은 제1 핀드막(44a)의 자기 분극(M44a) 방향과 반대일 때, 제1 자기 적층물(MS1)은 최소 저항(R1)을 갖는 반면, 제2 자기 적층물(MS2)의 저항은 최대가 된다. 따라서 제2 자기 적층물(MS2)의 최대 저항을 R2max라 하면, 제1 및 제2 자성막(70, 72)의 자기 분극이 도 44에 도시한 바와 같을 때, 저장 매체(S)의 저항은 R1+R2max =R1+R2+△R2가 된다. 여기서 △R2는 제2 자기 적층물(MS2)의 최대 저항(R2max)과 최소 저항(R2)의 차를 나타낸다.
다음, 도 45를 참조하면, 제1 자성막(70)의 자기 분극(MP1) 방향이 제1 핀드막(44a)의 자기 분극(M44a) 방향과 반대이고, 제2 자성막(72)의 자기 분극(MP2) 방향이 제1 핀드막(44a)의 자기 분극(M44a) 방향과 동일할 때, 제1 및 제2 자기 적층물(MS1, MS2)의 저항은 모두 최대가 된다. 제1 자기 적층물(MS1)의 최대 저항(R1max)은 R1+△R1이고, 제2 자기 적층물(MS2)의 최대 저항(R2max)은 R2+△R2로 표 시할 수 있다. 그러므로 도 45의 경우, 저장 매체(S)의 저항은 R1+R2+△R1+△R2가 된다. 여기서 △R1은 제1 자기 적층물(MS1)의 최대 저항(R1max)과 최소 저항(R1)의 차를 나타낸다. △R1은 △R2와 다른 것이 바람직하다.
다음, 도 46을 참조하면, 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 방향이 모두 제1 핀드막(44a)의 자기 분극(M44a) 방향과 반대일 때, 제1 자기 적층물(MS1)의 저항은 최대가 되고, 제2 자기 적층물(MS2)의 저항은 최소가 된다. 따라서 저장 매체(S)의 저항은 R1+R2+△R1이 된다.
아래의 표 1은 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 상태가 도 43 내지 도 46에 도시한 바와 같이 변할 때, 저장매체(S)의 자기 저항 변화를 요약한 것이다.
해당 도면 자기 분극 방향 저장 매체(S)의 자기 저항(△R1≠△R2)
도 43 -------> -------> -------> R1+R2
도 44 <------- -------> -------> R1+R2+△R2
도 45 -------> <------- -------> R1+R2+△R1+△R2
도 46 <------- <------- --------> R1+R2+△R1
표 1에서 각 행(row)의 세 화살표 중에서 제일 밑의 화살표는 제1 핀드막(44a)의 자기 분극(M44a) 방향을, 제일 위의 화살표는 제2 자성막(72)의 자기 분극(MP2) 방향을, 가운데 화살표는 제1 자성막(70)의 자기 분극(MP1) 방향을 각각 나타낸다.
표 1의 결과는 저장 매체(S)가 도 5에 도시한 제2 저장 매체(SS2)일 때도 그대로 적용할 수 있다. 이때, R1은 제2 저장 매체(SS2)의 제1 핀드막(44a)과 제3 자성막(74)을 포함하는 제3 자기 적층물의 최소 저항이 되고, R2는 제2 저장 매체(SS2)의 제3 및 제4 자성막(74, 76)을 포함하는 제4 자기 적층물의 최소 저항이 된다. 그리고 △R1은 상기 제3 자기 적층물의 최대 저항과 최소 저항의 차가 되고, △R2는 상기 제4 자기 적층물의 최대 저항과 최소 저항의 차가 된다.
다음에는 도 6, 도 8 또는 도 9에 도시한 저장 매체(108, 110)의 자기 저항변화에 대해 설명한다.
먼저, 제1 및 제2 저장 매체(108, 110)가 각각 한 개의 프리 자성막을 포함하는 도 2 및 도 3에 도시한 저장 매체(S1, S2)일 때, 제1 및 제2 저장 매체(108, 110)의 자기 저항 변화를 설명한다.
도 47을 참조하면, 제1 저장매체(S1)의 제1 자성막(70)의 자기 분극(MP1) 방향이 제1 핀드막(44a)의 자기 분극(M44a) 방향과 동일할 때, 제1 저장매체(S1)의 저항은 최소가 된다. 마찬가지로, 제2 저장매체(S2)의 제3 자성막(74)의 자기 분극(MP3) 방향이 제2 핀드막(44b)의 자기 분극(M44b) 방향과 동일할 때, 제2 저장매체(S2)의 저항은 최소가 된다.
이때, 제1 저장매체(S1)의 최소 저항을 R11, 제2 저장매체(S2)의 최소 저항을 R22라 하면, 도 6 및 도 9의 경우, 제1 및 제2 저장 매체(108, 110)의 자기 저항은 R11+R22가 된다. 그리고 도 8의 경우, 제1 및 제2 저장 매체(108, 110)가 병렬로 연결된 경우, 자기 저항은(R11*R22)/(R11+R22)가 된다.
다음, 도 48에 도시한 바와 같이, 제1 자성막(70)의 자기 분극(MP1)은 제1 핀드막(44a)과 동일한 반면, 제3 자성막(74)의 자기 분극(MP3)은 제2 핀드막(44b)과 반대일 때, 제1 및 제2 저장 매체(108, 110)의 자기 저항은 제1 및 제2 저장 매체(108, 110)가 직렬로 연결된 경우, R11+R22+△R22가 되고, 병렬로 연결된 경우, R11(R22+△R22)/[R11+(R22+△R22)]이 된다. 여기서 △R22는 제2 저장매체(S2)의 최대 저항(R22max)과 최소 저항(R22)의 차를 나타낸다.
다음, 도 49에 도시한 바와 같이, 제1 자성막(70)의 자기 분극(MP1) 방향은 제1 핀드막(44a)의 자기 분극과 반대인 반면, 제3 자성막(74)의 자기 분극(MP3)의 방향은 제2 핀드막(44b)과 동일할 때, 제1 저장매체(S1)의 저항은 R11+△R11, 제1 저장매체(S2)의 저항은 R22이다. 그러므로 제1 및 제2 저장 매체(108, 110)의 저항은 제1 및 제2 저장 매체(108, 110)가 직렬로 된 경우, R11+R22+△R11이 되고, 병렬로 된 경우, (R11+△R11)(R22)/[(R11+△R11)+R22]가 된다. 여기서 △R11은 제1 저장매체(S11)의 최대 저항(R11max)과 최소 저항(R11)의 차를 나타내며, △R22와 다른 것이 바람직하다.
다음, 도 50에 도시한 바와 같이, 제1 자성막(70)의 자기 분극(MP1) 방향이 제1 핀드막(44a)의 자기 분극(M44a) 방향과 반대이고, 제3 자성막(74)의 자기 분극(MP3) 방향이 제2 핀드막(44b)의 자기 분극(M44b) 방향과 반대일 때, 제1 저장매체(S1)의 저항은 R11+△R11, 제2 저장매체(S2)의 저항은 R22+△R22이다. 그러므로 제1 및 제2 저장 매체(108, 110)의 저항은 제1 및 제2 저장 매체(108, 110)가 직렬로 연결된 경우, R11+R22+△R11+△R22가 되고, 병렬로 연결된 경우, (R11+△R11)(R22+ △R22)/[(R11+△R11)+(R22+△R22)]가 된다.
이와 같이 도 6, 도 8 또는 도 9의 자기 메모리 소자에서 제1 저장매체(108)가 도 2의 저장 매체(S1)이고, 제2 저장 매체(110)가 도 3의 제2 저장 매체(S2)인 경우, 제1 및 제2 저장 매체(108, 110)의 자기 저항은 네 개의 다른 저항 값을 갖는데, 이는 네 개의 다른 전류 값을 갖는 것을 의미하기도 한다. 이 경우, 제1 및 제2 저장 매체(108, 110)의 네 가지 다른 저항 값은 각각 2 비트 데이터, 11, 10, 01 및 00에 대응될 수 있다. 그러므로 도 6, 도 8 또는 도 9의 자기 메모리 소자의 제1 및 제2 저장 매체(108, 110)가 각각 도 2의 제1 저장 매체(S1) 및 도 3의 제2 저장 매체(S2)인 경우, 도 6, 도 8 또는 도 9의 상기 자기 메모리 소자는 2 비트 데이터를 기록하고 재생하는데 사용할 수 있다.
도 9의 자기 메모리 소자와 관련해서 도 47 내지 도 50에서 도전성 패드(106)는 분리된 제1 및 제2 도전성 패드(107a, 107b)로 대체될 수 있다.
다음에는 도 6, 도 8 또는 도 9의 자기 메모리 소자의 제1 및 제2 저장 매체(108, 110)가 각각 도 4의 제1 저장 매체(SS1) 및 도 5의 제2 저장 매체(SS2)일 때, 상기 자기 메모리 소자의 자기 저항 변화를 도 51 내지 67을 참조하여 설명한다. 이 경우에도 도전성 패드(106)는 분리된 제1 및 제2 도전성 패드(107a, 107b)로 대체될 수 있다.
저장 매체(S)가 도 6, 도 8 또는 도 9의 자기 메모리 소자의 제1 및 제2 저장 매체(108, 110)가 각각 도 4 및 도 5에 도시한 제1 및 제2 저장 매체(SS1, SS2) 일 때, 상기 자기 메모리 소자의 자기 저항은 제1 저장 매체(SS1)의 자기 저항과 제2 저장매체(SS2)의 자기 저항의 합이 된다. 그리고 제1 저장 매체(SS1)의 자기 저항은 도 51에 도시한 바와 같이 제1 핀드막(44a)과 제1 자성막(70)을 포함하는 제1 자기 적층물(MS1)의 저항과 제1 및 제2 자성막(70, 72)을 포함하는 제2 자기 적층물(MS2)의 저항의 합이 된다. 또한, 제2 저장 매체(SS2)의 자기 저항은 제2 핀드막(44b)과 제3 자성막(74)을 포함하는 제3 자기 적층물(MS3)의 저항과 제3 및 제4 자성막(74, 76)을 포함하는 제4 자기 적층물(MS4)의 저항의 합이 된다.
따라서 제1 저장 매체(SS1)의 저항은 제1 핀드막(44a)에 대한 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 방향에 따라 다르고, 제2 저장 매체(SS2)의 저항은 제2 핀드막(44b)에 대한 제3 및 제4 자성막(74, 76)의 자기 분극(MP3,MP4) 방향에 따라 다르다.
구체적으로, 도 52를 참조하면, 제1 핀드막(44a)의 자기 분극(M44a) 방향과 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 방향이 동일하고, 제2 핀드막(44b)의 자기 분극(M44b) 방향과 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4) 방향이 동일한 경우, 제1 내지 제4 자기 적층물(MS1..MS4)의 자기 저항은 최소가 된다. R3 및 R4를 각각 제3 및 제4 자기 적층물(MS3, MS4)의 최소 저항이라 하면, 도 52의 경우, 제1 저장매체(SS1)의 저항은 R1+R2, 제2 저장매체(SS2)의 저항은 R3+R4가 된다. 따라서 도 6, 도 8 또는 도 9의 자기 메모리 소자의 자기 저항은 이들 저항의 직렬 합 또는 병렬 합이 된다.
다음, 도 53을 참조하면, 제1 핀드막(44a)의 자기 분극(M44a) 방향과 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 방향이 동일하다. 그리고 제2 핀드막(44b) 의 자기 분극(M44b) 방향과 제3 자성막(74)의 자기 분극(MP3) 방향이 동일하다. 그러나 제2 핀드막(44b)의 자기 분극(M44b) 방향과 제4 자성막(76)의 자기 분극(MP4) 방향은 반대이다. 이 경우, 제1 내지 제3 자기 적층물(MS1, MS2, MS3)의 저항은 최소가 되나, 제4 자기 적층물(MS4)의 저항은 최대가 된다. 그러므로 제1 저장 매체(SS1)의 저항은 R1+R2가 되고, 제2 저장매체(SS2)의 저항은 R3+R4+△R4가 된다. 여기서 △R4는 제4 자기 적층물(MS4)의 최대 저항(R4max)과 최소 저항(R4)의 차를 나타낸다. 따라서 제2 저장매체(SS2)의 저항은 R3+R4+△R4와 같다. 이에 따라 도 50의 경우, 자기 메모리 소자의 자기 저항은 R1+R2와 R3+R4+△R4의 직렬 합 또는 병렬 합이 된다.
다음, 도 54를 참조하면, 제1 핀드막(44a)의 자기 분극(M44a) 방향과 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 방향이 동일하다. 그리고 제2 핀드막(44b)의 자기 분극(M44b) 방향과 제4 자성막(76)의 자기 분극(MP4) 방향이 동일하다. 그러나 제2 핀드막(44b)의 자기 분극(M44b) 방향과 제3 자성막(74)의 자기 분극(MP3) 방향은 반대이다. 이 경우, 제1 및 제2 자기 적층물(MS1, MS2)의 저항은 최소가 되는 반면, 제3 및 제4 자기 적층물(MS3, MS4)의 저항은 최대가 된다. 그러므로 제1 저장 매체(SS1)의 저항은 R1+R2가 되고, 제2 저장매체(SS2)의 저항은 Rmax+R4max가 된다. R3max는 제3 자기 적층물(MS3)의 최대 저항을 나타내고, R3+△R3이다. 여기서 △R3은 제3 자기 적층물(MS3)의 최대 저항(R3max)과 최소 저항(R3)의 차를 나타낸다. 상기 △R3과 △R4는 다른 것이 바람직하다. 따라서 제2 저장매체(SS2)의 저항은 R3+R4+△R3+△R4로 표현할 수 있다. 도 54의 경우, 상기 자기 메모리 소자의 자기 저항은 R1+R2와 R3+R4+△R3+△R4의 직렬 합 또는 병렬 합이 된다.
한편, 도 6, 도 8, 또는 도 9의 자기 메모리 소자에서 제1 내지 제4 자기 적층물(MS1...MS4) 각각의 최대 저항과 최소 저항의 차(△R1, △R2, △R3, △R4)는 서로 다른 것이 바람직하다. 곧, △R1≠△R2≠△R3≠△R4.
계속해서, 도 53을 참조하면, 제1 핀드막(44a)의 자기 분극(M44a) 방향과 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 방향이 동일하다. 그리고 제2 핀드막(44b)의 자기 분극(M44b) 방향과 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4) 방향이 모두 다르다. 이 경우, 제1 및 제2 자기 적층물(MS1, MS2)과 제4 자기 적층물(MS4)의 자기 저항은 최소가 된다. 그러나 제3 자기 적층물(MS3)의 자기 저항은 최대이다. 그러므로 제1 저장매체(SS1)의 저항은 R1+R2이고, 제2 저장매체(SS2)의 저항은 R3+R4+△R3이다. 이에 따라 도 55의 경우, 상기 자기 메모리 소자의 자기 저항은 R1+R2와 R3+R4+△R3의 직렬 합 또는 병렬 합이 된다.
도 56 내지 도 59에 도시한 제1 내지 제4 자성막(70, 72, 74, 76)의 자기 분극(MP1..MP4) 방향과 제1 및 제2 핀드막(44a, 44b)의 자기 분극(M44a, M44b) 방향의 정렬 상태는 제1 저장매체(SS1)에서 제2 자성막(72)의 자기 분극(MP2) 방향이 제1 핀드막(44a)의 자기 분극(M44a) 방향과 반대인 것을 제외하고, 도 52 내지 도 55에 도시한 상황과 동일하다.
또한, 도 60 내지 도 63에 도시한 제1 내지 제4 자성막(70, 72, 74, 76)의 자기 분극(MP1..MP4) 방향과 제1 및 제2 핀드막(44a, 44b)의 자기 분극(M44a, M44b) 방향 의 정렬 상태는 제1 저장매체(SS1)에서 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 방향이 모두 제1 핀드막(44a)의 자기 분극(M44a) 방향과 반대인 것을 제외하고, 도 52 내지 도 55에 도시한 상황과 동일하다.
또한, 도 64 내지 도 67에 도시한 제1 내지 제4 자성막(70, 72, 74, 76)의 자기 분극(MP1..MP4) 방향과 제1 및 제2 핀드막(44a, 44b)의 자기 분극(M44a, M44b) 방향의 정렬 상태는 제1 저장매체(SS1)에서 제1 자성막(70)의 자기 분극(MP1) 방향이 제1 핀드막(44a)의 자기 분극(M44a) 방향과 반대인 것을 제외하고, 도 52 내지 도 55에 도시한 상황과 동일하다.
제1 핀드막(44a)에 대한 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)방향과 제2 핀드막(44b)에 대한 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4)방향이 도 56 내지 도 67에 도시한 바와 같을 때, 도 6, 도 8 또는 도 9의 자기 메모리 소자의 자기 저항은 상술한 도 52 내지 도 55에 도시한 경우와 동일한 해석을 통해서 얻을 수 있다. 그러므로 도 56 내지 도 67에 도시한 경우의 상기 자기 메모리 소자의 자기 저항, 곧 제1 및 제2 저장 매체(SS1, SS2)의 자기 저항에 대한 설명은 아래의 표 2로 대신한다.
아래의 표 2는 제1 내지 제4 자성막(70, 72, 74, 76)의 자기 분극(MP1..MP4) 방향과 제1 및 제2 핀드막(44a, 44b)의 자기 분극(M44a, M44b) 방향의 정렬 상태가 도 52 내지 도 67에 도시한 바와 같을 때, 제1 및 제2 저장 매체(SS1, SS2)의 자기 저항을 요약한 것이다. 따라서 상기 자기 메모리 소자의 자기 저항은 표 2를 통해서 쉽게 구할 수 있다.
제1 및 제2 자성막(70, 72)의 자기분극방향 제1 저장매체(SS1) 저항 제3 및 제4 자성막(74, 76)의 자기 분극방향 제2 저장매체(SS2) 저항
-------> -------> -------> R1+R2 -------> -------> -------> R3+R4
R1+R2 <------- -------> -------> R3+R4+△R4
R1+R2 -------> <------- -------> R3+R4+△R3+△R4
R1+R2 <------- <------- -------> R3+R4+△R3
<------- -------> -------> R1+R2+△R2 -------> -------> -------> R3+R4
R1+R2+△R2 <------- -------> -------> R3+R4+△R4
R1+R2+△R2 -------> <------- -------> R3+R4+△R3+△R4
R1+R2+△R2 <------- <------- -------> R3+R4+△R3
<------- <------- -------> R1+R2+△R1+△R2 -------> -------> -------> R3+R4
R1+R2+△R1+△R2 <------- -------> -------> R3+R4+△R4
R1+R2+△R1+△R2 -------> <------- -------> R3+R4+△R3+△R4
R1+R2+△R1+△R2 <------- <------- -------> R3+R4+△R3
-------> <------ -------> R1+R2+△R1 -------> -------> -------> R3+R4
R1+R2+△R1 <------- -------> -------> R3+R4+△R4
R1+R2+△R1 -------> <------- -------> R3+R4+△R3+△R4
R1+R2+△R1 <------- <------- -------> R3+R4+△R3
표 2에서 화살표 그룹은 자기 분극 방향을 나타내는데, 좌측 화살표 그룹에서 가운데 화살표는 제1 자성막(70)의 자기 분극(MP1) 방향을 나타내고, 제일 위와 밑에 있는 화살표는 각각 제2 자성막(72) 및 제1 핀드막(44a)의 자기 분극(MP2, M44) 방향을 나타낸다. 그리고 우측 화살표 그룹에서 가운데 화살표는 제3 자성막(74)의 자기 분극(MP3) 방향을, 제일 위와 밑에 있는 화살표는 각각 제4 자성막(76) 및 제2 핀드막(44b)의 자기 분극(MP4, M44) 방향을 나타낸다.
표 2를 참조하면, 도 6, 도 8, 또는 도 9의 자기 메모리 소자의 제1 및 제2 저장매체(108, 110)가 각각 도 4의 제1 저장 매체(SS1) 및 도 5의 제2 저장 매체(SS2)일 때, 상기 자기 메모리 소자는 16개의 다른 저항 값(또는 전류 값)을 갖는 것을 알 수 있다. 상기 자기 메모리 소자가 제1 내지 제4 자성막(70, 72, 74, 76)을 포함하고 있는 것을 고려하면, 상기 자기 메모리 소자가 16개의 다른 저항 값을 가질 수 있는 것은 제1 내지 제4 자성막(70, 72, 74, 76) 각각이 1 또는 0의 비트 데이터를 표현할 때 가능하다. 이것은 곧 상기 자기 메모리 소자가 4 비트 데이터(1111...0000)를 표현할 수 있음을 의미한다.
다음에는 상술한 MRAM의 동작 방법에 대해 설명한다.
먼저, 도 1의 자기 메모리 소자의 저장 매체(S)가 도 2의 제1 저장 매체(S1)인 경우에 대해 설명한다.
<쓰기>
핀드막(44)의 자기 분극 방향을 편의 상 우측이라 하면, 비트 라인(32)에 전류를 흐르게 하여 제1 자성막(70)에 양의 이지 축 방향 성분의 자기장 펄스(+Hx)를 제1 시간 동안 인가한다. 이와 함께 디지트 라인(20)에도 소정의 전류를 흘려 제1 자성막(70)에 양의 하드 축 방향 성분의 자기장 펄스(+Hy)를 제2 시간 동안 인가한다. 이에 따라 제1 자성막(70)에 양의 이지 축 방향 성분의 자기장 펄스(+Hx)와 양의 하드 축 방향 성분의 자기장 펄스(+Hy)를 포함하는 외부 자기장 펄스가 인가된다.
이때, 상기 제2 시간은 상기 제1 시간보다 짧은 것이 바람직하고, 또한 제1 자성막(70)의 전자가 갖는 스핀 세차 운동 주기의 1/2에 해당되는 시간인 것이 바람직하다.
본 쓰기 과정에서 제1 자성막(70)의 자기 분극의 세기에 따라 상기 외부 자기장 펄스에서 상기 양의 이지 축 방향의 자기장 펄스의 세기는 다를 수 있다. 예컨대, 이지 축과 적어도 π/4를 이루는 외부 자기장 펄스가 인가될 때, 전자의 스핀 분극이 반전되는 자성막을 제1 자성막(70)으로 사용하는 경우와 전자의 스핀 분극이 반전되지 않는 자성막을 제1 자성막(70)으로 사용하는 경우, 제1 자성막(70)의 자기 분극 방향을 핀드막(44)의 자기 분극 방향으로 정렬시키기 위한 상기 외부 자기장 펄스에서 상기 양의 이지 축 방향 성분의 자기장 펄스(+Hx)의 세기는 다를 수 있다.
전자의 경우, 양의 이지 축 방향 성분의 자기장 펄스(+Hx)의 세기는 양의 하드 축 방향 성분의 자기장 펄스(+Hy) 세기보다 작은 소정의 세기, 예를 들면 1/4배 정도일 수 있다.
후자의 경우, 양의 이지 축 방향 성분의 자기장 펄스(+Hx)의 세기는 상기 전 자의 경우보다는 큰 세기, 예컨대 양의 하드 축 방향 성분의 자기장 펄스(+Hy) 세기의 0.4 배 이상일 수 있다.
이와 같은 외부 자기장 펄스의 인가에 따라, 제1 자성막(70)의 자기 분극은 핀드막(44)의 자기 분극과 동일한 방향으로 정렬된다. 제1 자성막(70)의 자기 분극 방향이 이와 같을 때를 자기 메모리 소자에 비트 데이터 1 또는 0이 기록된 것으로 간주한다.
이지 축 방향 성분의 자기장 펄스의 세기는 비트 라인(32)에 흐르는 전류를 조절하고, 하드 축 방향 성분의 자기장 펄스의 세기는 디지트 라인에 흐르는 전류를 조절하여 각각 조절할 수 있다.
한편, 상기한 바와 같이 제1 자성막(70)의 자기 분극 방향이 핀드막(44)의 자기 분극 방향(오른쪽)과 같을 때는 제1 자성막(70)에 음의 이지 축 방향 성분의 자기장 펄스(-Hx)와 음의 하드 축 방향 성분의 자기장 펄스(-Hy)를 포함하는 외부 자기장 펄스를 인가하여 바꿀 수 있다. 따라서 상기 쓰기를 통해 저장 매체(S)에 기록된 비트 데이터는 이러한 외부 자기장 펄스를 저장 매체(S)에 인가하여 바꿀 수 있다.
다음, 도 1의 자기 메모리 소자의 저장 매체(S)가 도 3의 제2 저장 매체(S2)일 때의 쓰기에 대해 설명한다. 핀드막(44)의 자기 분극 방향은 여전히 오른쪽인 것으로 간주한다.
구체적으로, 도 1을 참조하면, 트랜지스터(T)를 오프 상태로 두고, 비트라인(32)과 디지트 라인(20)에 각각 제1 및 제2 시간 동안 전류를 인가하여 제2 저장 매체(S2)에 양의 이지 축 방향 성분의 자기장 펄스(+Hx)와 음의 이지 축 방향 성분의 자기장 펄스(-Hy)를 포함하는 외부 자기장 펄스를 인가한다. 이때, 양의 이지 축 방향 성분의 자기장 펄스(+Hx)의 세기는 제2 저장 매체(S2)의 제3 자성막(74)의 자기 분극 세기 정도에 따라 상기 음의 하드 축 방향 성분의 자기장 펄스(-Hy) 세기보다 작은, 예를 들면, 0.4배보다 작거나 0.4배 이상일 수 있다. 이러한 외부 자기장 펄스가 제2 저장 매체(S2)에 인가됨에 따라 제3 자성막(74)의 자기 분극은 핀드막(44)의 자기 분극 방향과 동일하게 오른쪽으로 반전된다. 핀드막(44)과 제3 자성막(74)의 자기 분극 방향이 같을 때, 저장 매체(S2)를 포함하는 도 1의 자기 메모리 소자에 비트 데이터 1을 기록한 것으로 간주한다.
이와 같은 상태에서 양의 하드 축 방향 성분의 자기장 펄스(+Hy)와 이것의 0.4배 이상의 세기를 갖는 음의 이지 축 방향 성분의 자기장 펄스(-Hx)를 포함하는 외부 자기장 펄스를 제2 저장 매체(S2)에 인가하면, 제3 자성막(74)의 자기 분극 방향이 반전되어 제3 자성막(74)의 자기 분극 방향과 핀드막(44)의 자기 분극 방향은 반대가 된다.
이와 같이 제3 자성막(74)의 자기 분극 방향과 핀드막(44)의 자기 분극 방향이 반대일 때, 상기 자기 메모리 소자에 비트 데이터 0이 기록된 것으로 간주한다.
제1 자성막(70)과 마찬가지로 제3 자성막(74)도 자기 분극이 크거나 작은 자성막을 사용할 수 있고, 사용된 자성막에 따라 제3 자성막(74)에 비트 데이터를 기록하기 위해 인가되는 상기 제2 외부 자기장 펄스에서 이지 축 방향 성분의 자기장 펄스의 세기는 다를 수 있다.
다음에는 도 1의 자기 메모리 소자의 저장 매체(S)가 도 4의 제1 저장 매체(SS1)일 때, 자기 메모리 소자에 데이터를 기록하는 방법에 대해 설명한다. 이 과정에서 도 43 내지 도 46을 참조한다.
먼저, 비트라인(32)과 디지트 라인(20)에 각각 소정의 전류를 인가하여 제1 저장 매체(SS1)에 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 방향을 제1 핀드막(44a)의 자기 분극(M44a) 방향으로 정렬시키는 외부 자기장 펄스를 인가한다. 상기 외부 자기장 펄스는 도 24에 도시한 자기장 펄스(HP1)가 될 수 있다. 이와 같은 외부 자기장 펄스(HP1)가 제1 저장 매체(SS1)에 인가되면서 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)은 모두 제1 핀드막(44a)의 자기 분극(M44a) 방향과 동일한 방향으로 반전된다. 이렇게 해서 제1 자기 적층물(MS1)의 저항과 제2 자기 적층물(MS2)의 저항은 최소가 되어 제1 저장 매체(SS1)의 자기 저항도 최소가 된다.
이와 같이, 제1 저장 매체(SS1)의 자기 저항이 최소일 때, 자기 메모리 소자에 소정의 2 비트 데이터, 예를 들면 11이 기록된 것으로 간주한다.
다음, 제1 저장 매체(SS1)에 소정의 제1 외부 자기장 펄스를 인가하여 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 방향을 도 43에 도시한 바와 같이 정렬시킨다. 이 경우, 제1 자기 적층물(MS1)의 자기 저항은 최소인 반면, 제2 자기 적층물(MS2)의 자기 저항은 최대가 된다. 제1 저장 매체(SS1)의 제1 및 제2 자기 적층물(MS1, MS2)의 자기 저항이 이와 같을 때, 제1 저장 매체(SS1)에 소정의 2 비트 데이터, 예컨대 10이 기록된 것으로 간주한다.
상기 소정의 제1 외부 자기장 펄스는 제1 저장 매체(SS1)의 이전 상태에 따라 달라질 수 있다. 예컨대, 제1 저장 매체(SS1)의 이전 상태가 도 42에 도시한 바와 같을 때, 상기 소정의 제1 외부 자기장 펄스는 도 26에 도시한 바와 같이 순차적으로 인가되는 외부 자기장 펄스들(HP1, HP2)이 될 수 있다. 그리고 제1 저장 매체(SS1)의 이전 상태에서 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 방향이 모두 제1 핀드막(44a)의 자기 분극(M44a) 방향과 반대일 때는 자기 분극이 상대적으로 약한 제1 자성막(70)의 자기 분극(MP1)만 반전시키면 되므로, 상기 소정의 제1 외부 자기장 펄스는 도 26에 도시된 두 번째 외부 자기장 펄스(HP2)가 될 수 있다.
다음, 제1 저장 매체(SS1)에 소정의 제2 외부 자기장 펄스를 인가하여 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 방향이 도 44에 도시한 바와 같이 정렬되도록 한다. 이 경우, 제1 및 제2 자기 적층물(MS1, MS2)의 저항은 모두 최대가 되어 제1 저장 매체(SS1)의 자기 저항도 최대가 된다.
이와 같이 제1 저장 매체(SS1)의 자기 저항이 최대일 때, 제1 저장 매체(SS1)에 소정의 2 비트 데이터, 예컨대 00이 기록된 것으로 간주한다.
제1 저장 매체(SS1)의 이전 상태가 도 42에 도시한 바와 같은 경우, 제1 자성막(70)의 자기 분극(MP1)만 반전시키면 되므로, 상기 소정의 제2 외부 자기장 펄스는 도 22에 도시한 바와 같은 외부 자기장 펄스(HP4)가 될 수 있다. 그리고 제1 저장 매체(SS1)의 이전 상태가 도 43에 도시한 바와 같은 경우, 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)을 모두 반전시켜야 하므로, 상기 소정의 제2 외부 자기장 펄스는 제1 및 제2 자성막(70, 72)의 자기 분극(MP1,MP2)을 모두 제1 핀드막(44a)과 동일한 방향으로 반전시키는 도 21의 외부 자기장 펄스(HP0)와 이후에 제1 자성막(70)의 자기 분극(MP1)만 다시 반전시키는 도 22에 도시한 외부 자기장 펄스(HP4)를 포함할 수 있다.
다음, 제1 저장 매체(SS1)에 소정의 제3 외부 자기장 펄스를 인가하여 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2)을 도 45에 도시한 바와 같은 방향으로 정렬시킨다. 이러한 상태에서 제1 자기 적층물(MS1)의 자기 저항은 최대이고, 제2 자기 적층물(MS2)의 자기 저항은 최소가 된다. 제1 및 제2 자기 적층물(MS1, MS2)의 자기 저항이 이와 같을 때, 제1 저장 매체(SS1)에 소정의 2 비트 데이터, 예컨대 01이 기록된 것으로 간주한다.
이 경우, 제1 저장 매체(SS1)의 이전 상태가 도 42 또는 도 44에 도시한 바와 같을 때, 상기 소정의 제3 외부 자기장 펄스는 도 24에 도시한 외부 자기장 펄스(HP1)일 수 있다. 그리고 이전 상태가 도 43에 도시한 바와 같을 때, 상기 소정의 제3 외부 자기장 펄스는 도 24에 도시한 외부 자기장 펄스(HP1) 또는 제1 자성막(70)의 자기 분극(MP1)만 반전시키면 되므로 도 22에 도시한 외부 자기장 펄스(HP4)일 수 있다.
제1 핀드막(44a)의 자기 분극(M44a) 방향이 왼쪽일 때도 상술한 바와 같은 방식으로 제1 저장 매체(SS1)에 소정의 2 비트 데이터를 기록할 수 있다.
다음에는 도 1의 자기 메모리 소자의 저장 매체(S)가 도 4의 제1 저장 매체(SS1)와 거울상의 관계에 있는 도 5의 제2 저장 매체(SS2)일 때, 자기 메모리 소자 에 소정의 2 비트 데이터를 기록하는 방법에 대해 설명한다.
구체적으로, 제2 저장 매체(SS2)에 소정의 제4 외부 자기장 펄스를 인가하여 제3 및/또는 제4 자성막(74, 76)의 자기 분극(MP3, MP4) 방향을 제2 핀드막(44b)의 자기 분극(M44b) 방향과 일치시키거나 반대가 되게 한다. 이 경우, 상술한 제1 저장 매체(SS1)와 마찬가지로 제3 및 제4 자성막(74 76)의 자기 분극(MP3, MP4)의 정렬 방향에 따라 제3 및/또는 제4 자기 적층물(MS3, MS4)의 자기 저항이 최대 혹은 최소가 된다. 제3 및 제4 자기 적층물(MS3, MS4)이 자기 저항에 따라 제2 저장 매체(SS2)를 포함하는 도 1의 자기 메모리 소자는 네 가지 서로 다른 자기 저항 상태를 가질 수 있고, 각각의 자기 저항 상태를 2 비트 데이터, 곧 11, 01, 10 및 00에 대응시킬 수 있다.
상기 소정의 제4 외부 자기장 펄스는 상기 소정의 제1 내지 제3 외부 자기장 펄스의 경우와 마찬가지로 제2 저장 매체(SS2)의 이전 상태에 따라 달라질 수 있다.
다음에는 도 6, 도 8 또는 도 9의 자기 메모리 소자의 제1 및 제2 저장 매체(108, 110)가 각각 도 2의 제1 저장 매체(S1) 및 도 3의 제2 저장 매체(S2)일 때, 소정의 2 비트 데이터를 기록하는 방법을 도 47 내지 도 49을 참조하여 설명한다.
구체적으로, 동일 평면상에 나란히 놓여 있는 제1 및 제2 저장 매체(S1, S2)에 소정의 제5 외부 자기장 펄스를 인가하여 도 44에 도시한 바와 같이 제1 자성막(70)의 자기 분극(MP1)과 제1 핀드막(44a)의 자기 분극(M44a)의 방향을 일치시키고, 제3 자성막(74)의 자기 분극(MP3) 방향과 제2 핀드막(44b)의 자기 분극(M44b) 방향을 일치시킨다. 이와 같은 상태에서 제1 및 제2 저장 매체(S1, S2)의 자기 저항은 모두 최소가 된다.
이와 같이 제1 및 제2 저장 매체(S1, S2)의 자기 저항이 모두 최소일 때, 도 6, 도 8 또는 도 9의 자기 메모리 소자에 2 비트 데이터 11이 기록된 것으로 간주한다. 여기서 상기 소정의 제5 외부 자기장 펄스는 제1 및 제2 저장 매체(S1, S2)의 이전 상태에 따라 달라질 수 있다. 예컨대, 상기 이전 상태에서 제1 및 제3 자성막(70, 74)의 자기 분극(MP1, MP3)이 모두 왼쪽으로 정렬되어 있었다면, 상기 소정의 제5 외부 자성막 펄스는 도 19에 도시한 두개의 외부 자기장 펄스를 포함할 수 있다.
또한, 상기 소정의 제5 외부 자기장 펄스가 인가되어 제1 및 제2 저장 매체(S1, S2)의 상태가 도 48에 도시한 바와 같이 되었을 때, 제1 저장매체(S1)의 자기 저항을 최소가 되고, 제2 저장 매체(S2)의 자기 저항은 최대가 된다. 제1 및 제2 저장 매체(S1, S2)의 상태가 이와 같을 때, 도 6, 도 8 또는 도 9의 자기 메모리 소자에 2 비트 데이터, 01이 기록된 것으로 간주한다.
또한, 상기 소정의 제5 외부 자기장 펄스가 인가되어 제1 및 제2 저장 매체(S1, S2)의 상태가 도 49에 도시한 바와 같이 되었을 때는 제1 저장매체(S1)의 자기 저항은 최대인 반면 제2 저장 매체(S2)의 자기 저항은 최소가 된다. 제1 및 제2 저장 매체(S1, S2)가 이와 같을 때, 상기 자기 메모리 소자에 2 비트 데이터, 00이 기록된 것으로 간주한다.
또한, 상기 소정의 제5 외부 자기장 펄스가 인가되어 제1 및 제2 저장매체 (S1, S2)의 상태가 도 50에 도시한 바와 같이 되었을 때, 제1 및 제2 저장 매체(S1, S2)의 자기 저항은 모두 최대가 된다. 제1 및 제2 저장 매체(S1, S2)가 이와 같은 상태일 때, 상기 자기 메모리 소자에 2 비트 데이터, 10이 기록된 것으로 간주한다.
이 경우에도 상기 소정의 제5 외부 자기장 펄스는 제1 및 제3 자성막(70, 74)의 자기 분극(MP1, MP3)의 정렬 방향에 따라 다를 수 있다.
다음에는 도 6, 도 8 또는 도 9의 자기 메모리 소자의 제1 및 제2 저장 매체(108, 110)가 도 4의 제1 저장 매체(SS1)와 도 5의 제2 저장 매체(SS2)일 때, 상기 자기 메모리 소자에 멀티 비트 데이터를 기록하는 방법을 도 52 내지 도 67을 참조하여 설명한다.
구체적으로, 비트라인(32)과 디지트 라인(20)에 각각 전류를 인가하여 제1 및 제2 저장 매체(SS1, SS2)에 소정의 제6 외부 자기장 펄스를 인가한다.
상기 소정의 제6 외부 자기장 펄스에 의해 제1 및 제2 저장 매체(SS1, SS2)가 도 52에 도시한 바와 같은 상태가 되었을 때, 제1 내지 제4 자기 적층물(MS1..MS4)의 자기 저항이 최소가 되어 제1 및 제2 저장 매체(SS1, SS2)의 저항도 최소가 된다. 이와 같이 제1 및 제2 저장 매체(SS1, SS2)의 자기 저항이 최소일 때, 도 6, 도 8 또는 도 9에 소정의 4 비트 데이터, 예를 들면 1111이 기록된 것으로 간주한다.
상기 소정의 제6 외부 자기장 펄스는 제1 및 제2 저장 매체(SS1, SS2)의 이전 상태에 따라 그 구성이 다를 수 있다.
예를 들면, 상기 소정의 제6 외부 자기장 펄스를 인가하기 전에 제1 저장 매체(SS1)의 제1 및 제2 자성막(70, 72)의 자기 분극(MP1, MP2) 방향과 제2 저장 매체(SS2)의 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4) 방향이 모두 왼쪽인 경우, 상기 소정의 제6 외부 자기장 펄스는 도 38에 도시한 외부 자기장 펄스(HP6)와 도 33에 도시한 외부 자기장 펄스(HP9)를 포함할 수 있다. 이 경우, 외부 자기장 펄스들(HP6, HP9)의 인가 순서는 바뀌어도 무방하다.
다음, 제1 및 제2 저장 매체(SS1, SS2)에 소정의 제7 외부 자기장 펄스를 인가하여 제1 및 제2 저장 매체(SS1, SS2)의 자기 분극 상태가 도 53에 도시한 바와 같이 되었을 때, 제1 및 제2 자기 적층물(MS1, MS2)의 자기 저항이 최소가 되어 제1 저장 매체(SS1)의 자기 저항도 최소가 된다. 그러나 제3 자기 적층물(MS3)의 자기 저항은 최소이나, 제4 자기 적층물(MS4)의 자기 저항은 최대가 되어 제2 저장 매체(SS2)의 자기 저항은 최소와 최대의 중간 값을 갖게 된다. 제1 및 제2 저장 매체(SS1, SS2)의 자기 저항 상태가 이와 같을 때, 도 6, 도 8 또는 도 9의 자기 메모리 소자에 소정의 4비트 데이터, 예컨대 1110이 기록된 것으로 간주한다.
상기 소정의 제7 외부 자기장 펄스는 상기 소정의 제6 외부 자기장 펄스와 마찬가지로 제1 및 제2 저장 매체(SS1, SS2)의 이전 상태에 따라 구성이 달라질 수 있다.
예를 들면, 상기 소정의 제7 외부 자기장 펄스가 인가되기 전에 제1 및 제2 저장 매체(SS1, SS2)의 자기 분극 상태가 도 52와 같을 때, 상기 소정의 제7 외부 자기장 펄스는 1차로 인가되는 도 37의 외부 자기장 펄스(HP5)와 2차로 인가되는 도 38의 외부 자기장 펄스(HP6)를 포함할 수 있다. 상기 1차로 인가되는 도 37의 외부 자기장 펄스(HP5)에 의해 제2 저장 매체(SS2)의 제3 및 제4 자성막(74, 76)의 자기 분극(MP3, MP4) 방향은 모두 왼쪽으로 정렬된다. 이 상태에서 상기 2차로 인가되는 도 38의 외부 자기장 펄스(HP6)가 인가되면, 상대적으로 자기 분극율이 큰 제3 자성막(74)의 자기 분극(MP3)만 다시 오른 쪽으로 반전되어 제2 저장 매체(SS2)의 자기 분극 상태는 도 53에 도시한 바와 같이 된다.
상술한 바와 동등한 방법으로 제1 및 제2 저장 매체(SS1, SS2)에 소정의 외부 자기장 펄스를 인가하여 제1 및 제2 저장 매체(SS1, SS2)의 자기 분극 상태가 도 54 내지 도 67에 도시한 바와 같이 되게 할 수 있다. 도 54 내지 도 67에 도시한 제1 및 제2 저장 매체(SS1, SS2)의 서로 다른 자기 분극 상태는 각각 서로 다른 4 비트 데이터를 나타낸다. 예를 들면, 도 54에 도시한 제1 및 제2 저장 매체(SS1, SS2)의 자기 분극 상태는 4 비트 데이터, 0011을 나타낼 수 있다 또한, 자기 저항이 최대가 되는 도 66에 도시한 제1 및 제2 저장 매체(SS1, SS2)의 자기 분극 상태는 4 비트 데이터, 0000을 나타낼 수 있다. 상기 소정의 외부 자기장 펄스의 구성은 제1 및 제2 저장 매체(SS1, SS2)의 이전 상태에 따라 달라질 수 있다.
<읽기>
도 1에 도시한 자기 메모리 소자의 경우, 트랜지스터(T)를 온(ON) 상태로 유지하고, 비트 라인(32)에 소정의 읽기 전압을 인가한다. 이때, 저장 매체(S)의 제1 자성막(70)의 자기 분극 방향과 핀드막(44)의 자기 분극 방향이 일치할 경우, 저장 매체(S)의 저항은 낮을 것이고, 드레인 영역(16)에 연결된 센스 앰프(미도시)를 통 해서 측정되는 전류는 기준치보다 클 것이다. 저항이 측정되는 경우, 측정되는 저항은 기준치보다 적을 것이다. 반대로 저장 매체(S)의 제1 자성막(70)의 자기 분극 방향과 핀드막(44)의 자기 분극 방향이 반대인 경우, 저장 매체(S)의 저항은 높을 것이고, 상기 센스 앰프를 통해서 측정되는 전류는 기준치보다 작을 것이다. 저항이 측정되는 경우, 측정되는 저항은 기준치보다 클 것이다. 측정된 전류가 기준치보다 크거나 측정된 저항이 기준치보다 적을 때, 저장 매체(S)로부터 비트 데이터 1을 읽은 것으로 간주하고, 반대의 경우, 비트 데이터 0을 읽은 것으로 간주한다.
한편, 저장 매체(S)가 도 4 또는 도 5에 도시한 바와 같이 순차적으로 적층된 제1 및 제2 자성막(70, 72) 또는 제3 및 제4 자성막(74, 76)을 포함하는 경우에도 트랜지스터(T)를 온 상태로 유지한 다음, 상기 읽기 전압을 인가하고, 비교기를 통해서 트랜지스터(T)에서 출력되는 신호를 분석함으로써, 상기 자기 메모리 소자에 기록된 데이터가 2 비트 데이터(11, 10, 01 및 00) 중 어느 것인지 알 수 있다.
도 6 또는 도 8의 자기 메모리 소자의 경우, 트랜지스터(T)를 온 상태로 유지하고, 도 9의 자기 메모리 소자의 경우, 제1 및 제2 트랜지스터(T1, T2)를 온 상태로 유지한 다음, 비트라인(32)에 소정의 읽기 전압을 인가하여 자기 메모리 소자에 기록된 데이터를 읽을 수 있다. 이때, 제1 및 제2 저장 매체(108, 110)는 적어도 4개의 다른 상태를 가질 수 있기 때문에, 상기 자기 메모리 소자로부터 출력되는 신호는 적어도 4개의 비교기를 갖는 비교부에 입력되어 최종적으로 상기 자기 메모리 소자에 기록된 비트 데이터가 11, 10, 01 또는 00인지 혹은 1111....0010 또는 0000인지 읽혀지게 된다.
다음에는 도 1의 자기 메모리 소자의 제조 방법을 도 68 내지 도 74를 참조하여 설명한다.
도 68을 참조하면, 기판(10) 상에 트랜지스터(T)를 덮는 제1 절연층(18a)을 형성한다. 제1 절연층(18a)에 소정 깊이의 홈(90)을 형성한다. 홈(90)은 게이트 적층물(12) 바로 위쪽에 형성할 수 있다. 홈(90)은 게이트 적층물(12)과 나란하게 스트라이프 형태로 형성하는 것이 바람직하다. 이어서 홈(90)의 내벽에 소정 두께를 갖는 클래드층(20b)을 형성한다. 클래드층(20b)은 후공정에서 홈(90)에 채워지는 도전층에 전류가 흐를 때, 도전층에서 발생되는 자기장을 주어진 방향으로 집중시키기 위한 연자성층으로써, 예를 들면 니켈 철(NiFe)층으로 형성할 수 있다.
다음, 도 69를 참조하면, 내벽이 클래드층(20b)으로 덮인 홈(90)을 도전층(20a)으로 채운다. 도전층(20a)은, 예를 들면 구리층 또는 알루미늄층으로 형성할 수 있으나, 다른 도전층으로 형성할 수도 있다. 홈(90)은 스트라이프 형태이므로, 도전층(20a) 역시 스트라이프 형태가 된다. 도전층(20a)과 클래드층(20b)은 디지트 라인(20)을 이룬다. 제1 절연층(18a) 상에 디지트 라인(20)을 덮는 제2 절연층(18b)을 형성한다. 제1 및 제2 절연층(18a, 18b)은 제1 층간 절연층(18)을 형성한다. 제1 층간 절연층(18)을 형성한 다음, 제1 층간 절연층(18)에 소오스 영역(14)이 노출되는 콘택홀(22)을 형성하고, 콘택홀(22)은 도전성 플러그(24)로 채운다. 제2 절연층(18b) 상에 도전성 플러그(24)의 노출된 부분을 덮는 도전성 패드(26)를 형성한다. 도전성 패드(26)는 디지트 라인(20)을 충분히 덮을 수 있게 형성하는 것이 바람직하다.
계속해서, 도 70을 참조하면, 제1 층간 절연층(18) 상에 도전성 패드(26)를 덮는 저장 매체(S)를 형성한다. 저장 매체(S)는 여러 층을 순차적으로 적층하여 형성한다. 예를 들어, 저장 매체(S)가 하나의 프리 자성막을 포함하는 도 2의 제1 저장 매체(S1)인 경우, 저장 매체(S)는 씨드층(40), 피닝막(42), 핀드막(44), 터널링막(46), 프리 자성막인 제1 자성막(70) 및 캡핑층(54)이 되는 물질층들을 순차적으로 적층하여 형성할 수 있다. 저장 매체(S)가 도 3의 제2 저장 매체(S2)인 경우에도 이와 유사한 구성으로 형성할 수 있다.
또한, 저장 매체(S)가 도 4에 도시한 바와 같은 제1 저장 매체(SS1)인 경우, 저장 매체(S)는 씨드층(미도시), 피닝막(미도시), 제1 핀드막(44a), 제1 스페이서(터널링막)(S10), 제1 자성막(70), 제2 스페이서(터널링막)(S20), 제2 자성막(72) 및 제1 캡핑층(54a)이 되는 물질층들을 순차적으로 적층하여 형성할 수 있다. 저장 매체(S)가 도 5의 제2 저장 매체(SS2)인 경우에도 이와 유사한 구성으로 형성할 수 있다.
이때, 제1 내지 제4 자성막(70, 72, 74, 76)으로 사용되는 물질층들은 각각 자신에 인가되는 외부 자기장 펄스에 대해 전자의 스핀 세차 운동이 비대칭성을 갖는 자성막인 것이 바람직하다. 여기서 또한 제1 및 제3 자성막(70, 74)으로 사용되는 물질층들은 제2 및 제4 자성막(72, 76)으로 사용되는 물질층들보다 자기 분극률이 큰 자성층이다. 따라서 제1 및 제3 자성막(70, 74)으로 사용되는 물질층들의 자기 분극 방향은 외부 자기장 펄스에 대해 제2 및 제4 자성막(72, 76)보다 쉽게 반전될 수 있다.
또한, 제1 내지 제4 자성막(70, 72, 74, 76)으로 사용되는 물질층들과 제1 및 제2 스페이서(S10, S20)로 사용되는 물질층들은 전류의 흐름에 방해를 주지 않을 정도의 두께로 형성하되, 바람직하게는 스핀 확산 길이 및 전자의 평균자유행로보다 얇은 두께로 형성할 수 있다.
상술한 바와 같이, 저장 매체(S)를 형성한 다음, 저장 매체(S)의 소정 영역 상에 감광막 패턴(PR)을 형성한다. 감광막 패턴(PR)은 저장 매체(S)에서 실제 비트 데이터가 기록될 영역을 한정한다.
도 71은 도 70에서 저장매체(S)와 감광막 패턴(PR)에 대한 평면도인데, 이를 참조하면, 감광막 패턴(PR)은 직사각형이나 정사각형과 다른 기하학적 형태, 예를 들면 평행 사변형인 것을 볼 수 있다. 실제 공정에서 감광막 패턴(PR)의 네 모서리는 도면에서처럼 뾰족하지 않고 둔하게 될 것이다. 저장 매체(S)의 최종 결과물은 디지트 라인(20) 위쪽에 존재하는 것이 바람직하므로, 감광막 패턴(PR)은 디지트 라인(20) 위쪽에 형성하는 것이 바람직하다.
도 71을 계속 참조하면, 감광막 패턴(PR)을 마스크로 사용하여 도전성 패드(26)가 노출되고, 감광막 패턴(PR) 둘레에서 저장 매체(S)가 완전히 제거될 때까지 저장 매체(S)를 식각한다. 이 결과, 도 72에 도시한 바와 같이 디지트 라인(20)에 대응하는 도전성 패드(26)의 소정 영역 상에 실제 비트 데이트가 기록되는, 소정의 사이즈를 갖는 저장 매체(S)가 형성 된다. 이후, 감광막 패턴(PR)을 제거한다.
다음, 도 73을 참조하면, 제1 층간 절연층(18) 상에 도전성 패드(26)의 노출된 부분과 저장 매체(S)를 덮는 제2 층간 절연층(28)을 형성한다. 이어서 제2 층간 절연층(28)에 저장 매체(S)의 상부면이 노출되는 비어홀(30)을 형성한다. 이후, 제2 층간 절연층(28) 상에 비어홀(30)을 채우는 비트 라인(32)을 형성한다. 비트 라인(32)은 도전성이 우수한 일반 금속으로 형성할 수도 있다. 그러나 비트 라인(32)은 도 73을 74-74'방향으로 절개한 단면을 보여주는 도 74에서 볼 수 있듯이 스트라이프 형태의 도전성 라인(32a)을 디지트 라인(20)과 직교하게 형성한 다음, 도전성 라인(32a)의 노출된 면을 덮는 클래드층(32b)을 순차적으로 적층하여 형성하는 것이 바람직하다. 이때, 도전성 라인(32a)과 클래드층(32b)은 각각 디지트 라인(20)의 도전성 라인(20a)과 클래드층(32b)과 동일한 물질로 형성하는 것이 바람직하나, 다른 물질로 형성할 수도 있다.
다음에는 도 6에 도시한, 본 발명의 제2 실시예에 의한 자기 메모리 소자의 제조 방법에 대해 설명한다. 이 과정에서 도 75 내지 도 82를 참조하고, 도 1의 자기 메모리 소자의 제조 방법에 적용된 공정과 동일한 공정에 대해서는 설명을 생략한다.
먼저, 도 75를 참조하면, 제1 층간 절연층(18) 상에 도전성 플러그(24)의 노출된 전면을 덮는 제1 도전성 패드(100)를 형성한다. 이와 동시에 제1 도전성 패드100)로부터 이격된 제1 층간 절연층(18)의 소정 영역 상에 제2 도전성 패드(106)를 형성한다. 제2 도전성 패드(106)는 디지트 라인(20)을 덮는 위치에 형성하는 것이 바람직하다. 제1 및 제2 도전성 패드(100, 106)는 도 1의 자기 메모리 소자의 제조 방법에 설명한 도전성 플러그(26)와 동일한 물질로 형성할 수 있다.
도 76을 참조하면, 제1 층간 절연층(18) 상에 제1 및 제2 도전성 패드(100, 106)를 덮는 저장 매체(200)를 형성한다. 저장 매체(200)는 상술한 저장 매체(S)와동일한 구성을 갖는 물질층으로 형성할 수 있다. 저장 매체(200)의 소정 영역 상에 제1 및 제2 감광막 패턴(PR1, PR2)을 형성한다. 제1 및 제2 감광막 패턴(PR1, PR2)은 각각 저장 매체(200)에서 실제 비트 데이터가 기록될 영역을 한정하는 것으로써, 근접되게 형성하되, 서로 접촉되지 않도록 형성한다. 노광 공정의 해상도 한계에 따라 제1 및 제2 감광막 패턴(PR1, PR2)사이의 이격 거리는 조절할 수 있다.
도 77은 도 76에서 저장 매체(200)와 제1 및 제2 감광막 패턴(PR1, PR2)에 대한 평면 모습을 보여주는데, 이를 참조하면, 제1 및 제2 감광막 패턴(PR1, PR2)은 저장 매체(200) 중에서 제2 도전성 패드(106)를 덮는 부분 상에 형성되는 것을 알 수 있다. 또한, 제1 및 제2 감광막 패턴(PR1, PR2)은 모두 기하학적 형태가 비 사각형이고, 서로 거울상인 것을 알 수 있다. 제1 감광막 패턴(PR1)에 의해 후속 공정에서 제2 도전성 패드(106) 상에 도 2의 제1 저장 매체(S1) 또는 도 4의 제1 저장 매체(SS1)가 형성되고, 또한 제2 감광막 패턴(PR2)에 의해 도 3의 제2 저장 매체(S2) 또는 도 5의 제2 저장 매체(SS2)가 형성된다.
제1 및 제2 감광막 패턴(PR1, PR2)을 식각 마스크로 하여 저장 매체(200)를 식각한다. 상기 식각은 제2 도전성 패드(106)가 노출될 때까지 실시한다. 이후, 제1 및 제2 감광막 패턴(PR1, PR2)을 제거한다. 이러한 식각 결과, 도 78에 도시한 바와 같이, 제2 도전성 패드(106) 상에 저장 매체(200)의 제1 및 제2 패턴(200a, 200b)이 형성된다. 제1 패턴(200a)은 저장 매체(200)을 이루는 물질층에 따라 도 2의 제1 저장 매체(S1) 또는 도 4의 제1 저장 매체(SS1)가 될 수 있다. 그리고 제2 패턴(200b)은 도 3의 제1 저장 매체(S2) 또는 도 5의 제2 저장 매체(SS2)가 될 수 있다.
다음, 도 79를 참조하면, 제1 층간 절연층(18) 상에 제1 및 제2 도전성 패드(100, 106)와 제1 및 제2 패턴(200a, 200b)을 덮는 제3 절연층(28a)을 형성한다. 제3 절연층(28a)의 자기 메모리 소자의 제조 사용되는 통상의 절연 물질로 형성할 수 있다. 제3 절연층(28a)을 형성한 후, 그 상부면을 제1 및 제2 패턴(200a, 200b)이 노출될 때까지 평탄화 한다. 제3 절연층(28a)의 상부면 평탄화는 에치 백이나 화학적 기계적 연마(Chemical Mechanical Polishing) 방법을 이용하여 실시할 수 있다. 상기 평탄화 후, 제3 절연층(28a)에 제1 도전성 패드(100)이 노출되는 비어홀(102)을 형성한다.
다음, 도 80을 참조하면, 비어홀(102)을 도전성 플러그(104)를 채운다. 이어서 제3 절연층(28a) 상에 도전성 플러그(104)와 제2 패턴(200b)을 연결하는 도전성 라인(112)을 형성한다. 도전성 라인(112)은 통상의 증착 및 패턴 공정으로 형성할 수 있다.
계속해서, 도 81을 참조하면, 제3 절연층(28a) 상에 도전성 라인(112)과 제1 및 제2 패턴(200a, 200b)을 덮는 제4 절연층(28b)을 형성한다. 제3 및 제4 절연층(28a, 28b)은 제2 층간 절연층(28)을 이룬다. 제4 절연층28b)을 형성한 후, 제4 절연층(28b)에 제1 패턴(200a)의 상부면이 노출되는 비어홀(114)을 형성한다.
도 82를 참조하면, 비어홀(114)을 도전성 플러그(116)로 채운 다음, 제4 절연층(28b) 상에 도전성 플러그(116)와 접촉되는 비트라인(32)을 형성한다.
도 8의 자기 메모리 소자에 대한 제조 방법은 상술한 도 6의 자기 메모리 소자 제조 방법에서 제1 및 제2 도전성 패드(100, 106)를 단일 도전성 패드로 형성하고, 비어홀(102)과 도전성 플러그(104)와 도전성 라인(112) 형성 공정들을 생략하며, 비어홀(114)을 제1 및 제2 패턴(200a, 200b)이 노출되도록 형성한 것과 동일하다.
다음에는 도 9에 도시한, 본 발명의 제4 실시예에 의한 자기 메모리 소자의 제조 방법에 대해 설명한다. 이 과정에서 도 83 내지 도 88을 참조한다.
먼저, 도 83을 참조하면, 기판(10) 상에 주어진 간격으로 이격된 제1 및 제2 게이트 적층물(12a, 12b)을 형성한다. 제1 및 제2 게이트 적층물(12a, 12b)은 게이트 절연막, 게이트 전극, 게이트 측면 스페이서, 상부 보호막 등을 포함할 수 있다. 제1 및 제2 게이트 적층물(12a, 12b)을 마스크로 하여 기판(10)에 소정 깊이로 도전성 불순물을 도핑하고 상기 도전성 불순물의 확산을 위한 어닐 공정을 실시한다. 상기 도전성 불순물을 n형 또는 p형 불순물일 수 있다. 상기 도핑에 의해 도면 상, 기판(10)의 제1 게이트 적층물(12a) 우측에 제1 소오스 영역(14a)이, 좌측에 공통 드레인 영역(16)이 각각 형성되고, 제2 게이트 적층물(12b)의 좌측에 제2 소오스 영역(14b)이 형성된다. 이렇게 해서, 기판(10)에 제1 소오스 영역(14a), 제1 게이트 적층물(12a) 및 공통 드레인 영역(16)을 포함하는 제1 트랜지스터(T1)와, 제2 소오스 영역(14b), 제2 게이트 적층물(12b) 및 공통 드레인 영역(16)을 포함하는 제2 트랜지스터(T2)가 형성된다.
다음, 도 84를 참조하면, 기판(10) 상에 제1 및 제2 트랜지스터(T1, T2)를 덮는 제1 절연층(18a)을 형성한다. 제1 절연층(18a)에 소정 깊이의 홈(90)을 형성한다. 홈(90)은 후속 공정에서 디지트 라인이 형성될 영역이다. 따라서 홈(90)은 제1 및 제2 게이트 적층물(12a, 12b)사이에 형성하는 것이 바람직하다. 홈(90)을 형성한 다음, 홈(90)의 내면에 소정 두께의 연자성 물질로 된 클래드층(20b)을 형성한다. 내면이 클래드층(20b)으로 덮인 홈(90)을 도전성 물질(20b)로 채운다. 홈(90)은 라인 형태이므로, 위에서 보면, 도전성 물질(20b)은 도전성 라인이 된다. 클래드층(20b)과 도전성 물질(20b)은 하드 축 방향의 자기장 펄스를 발생시키는 디지트 라인(20)을 형성한다.
다음, 도 85를 참조하면, 제1 절연층(18a) 상에 디지트 라인(20)을 덮는 제2 절연층(18b)을 형성한다. 제1 및 제2 절연층(18a, 18b)으로 이루어진 제1 층간 절연층(18)에 제1 소오스 영역(14a)이 노출되는 제1 콘택홀(22a)과 제2 소오스 영역(14b)이 노출되는 제2 콘택홀(22b)을 형성한다.
다음, 도 86을 참조하면, 제1 및 제2 콘택홀(22a, 22b)을 각각 제1 및 제2 도전성 플러그(24a, 24b)로 채운다. 이어서 제1 층간 절연층(18) 상에 제1 도전성 플러그(24a)의 윗면을 덮고 디지트 라인(20) 위로 확장되는 제1 도전성 패드(107a)와 제2 도전성 플러그(24b)의 윗면을 덮고 디지트 라인(20) 위로 확장되는 제2 도전성 패드(107b)를 형성한다. 제1 및 제2 도전성 패드(107a, 107b)는 디지트 라인(20) 위에서 이격되어 있다.
다음, 도 87을 참조하면, 제1 및 제2 도전성 패드(107a, 107b) 상에 각각 제1 및 제2 저장 매체(108, 110)를 형성한다. 제1 및 제2 저장 매체(107, 110)는 도 75의 제1 및 제2 패턴(200a, 200b)을 형성하는 공정과 동일한 공정을 거쳐 형성할 수 있다. 제1 및 제2 저장 매체(108, 110)는 주어진 간격으로 이격되게 형성한다. 제1 층간 절연층(18) 상에 제1 및 제2 도전성 패드(107a, 107b)와 제1 및 제2 저장 매체(108, 110)를 덮는 제2 층간 절연층(28)을 형성한다. 이어서 제2 층간 절연층(28)에 제1 저장 매체(108)의 상부면이 노출되는 제1 비어홀(114)과 제2 저장 매체(110)의 상부면이 노출되는 제2 비어홀(116)을 형성한다.
도 88을 참조하면, 제1 및 제2 비어홀(114, 116)을 각각 제3 및 제4 도전성 플러그(118, 120)로 채운 다음, 제2 층간 절연층(28) 상에 제3 및 제4 도전성 플러그(118, 120)와 접촉되고, 이지 축 방향의 자기장 펄스를 발생시키는 비트라인(32)을 형성한다. 비트라인(32)은 디지트 라인(20)과 직교되게 형성하는 것이 바람직하다.
상기한 설명에서 많은 사항을 구체적으로 기술하였으나, 그러한 기술들은 본발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 외부 자기장 대신에 스핀 분극 전류를 이용하여 저장매체(S)에 포함된, 적어도 하나의 평행 사변형 프리 자성막의 자기 분극의 방향을 선택적으로 바꿀 수 있을 것이다. 또한, 상기 프리 자성막을 자화가 수평 방향이 아니라 수직 방향으로 일어나는 자성 물질막으로 대체할 수도 있을 것이다. 또한, 제1 수평면 상에 구비된 2개의 저장 매체와 이들과 수직으로 주어진 거리만큼 이격된 제2 수평면 상에 상기 2개의 저장매체와 수직한 방향으로 구비된 다른 2개의 저장 매체를 포함하여 단위 셀에 8 비트 데이터를 기록할 수 있는 자기 메모리 소자를 구현할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 자기 메모리 소자는 MTJ 셀 자체의 기하학적 형태 또는 MTJ 셀의 프리 자성막의 기하학적 형태가 정사각형이나 직사각형과 다른 형태, 예를 들면 평행 사변형이다. 이러한 프리 자성막은 인가되는 외부 자기장에 대해 비대칭적 반응을 보인다. 이러한 반응에 따라, 본 발명의 자기 메모리 소자는 1 비트 데이터는 물론, 2 비트 이상의 멀티 비트 데이터를 기록할 수 있고, 셀 당 8 비트 데이터까지 기록할 수 있어, 일 바이트의 메모리 셀을 구현할 수 있다. 이에 따라 자기 메모리 소자의 집적도를 크게 증가시킬 수 있다. 또한, 독특한 비트라인과 디지트 라인의 구성에 따라 비트 라인과 디지트 라인에서 발생되는 자기장을 저장 매체에 집중시킬 수 있으므로, 자기 메모리 소자의 구동에 필요한 에너지 소모를 줄일 수 있다. 또한, 데이터 쓰기 및 읽기 속도를 높일 수 있어, 데이터 전송률을 보다 높일 수 있다.

Claims (97)

  1. 스위칭 소자;
    상기 스위칭 소자에 연결되고, 상기 스위칭 소자의 게이트 위로 확장된 도전성 패드;
    상기 도전성 패드 상에 구비된 제1 저장 매체;
    상기 게이트와 상기 도전성 패드사이에 구비된 제1 자기장 펄스 발생수단; 및
    상기 제1 저장 매체에 연결된 제2 자기장 펄스 발생 수단을 포함하되,
    상기 제1 저장 매체는 적어도,
    자기 분극이 주어진 방향으로 고정된 핀드막;
    상기 핀드막 상에 구비된 스페이서;
    상기 스페이서 상에 구비되고, 상기 제1 및 제2 자기장 펄스 발생 수단으로부터 발생되는 자기장 펄스에 대해 자기 분극의 반전 특성이 비대칭인 자성막; 및
    상기 자성막 상에 구비된 캡핑층을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  2. 제 1 항에 있어서, 상기 자성막의 기하학적 평면 형태는 평행 사변형인 것을 특징으로 하는 자기 메모리 소자.
  3. 제 1 항에 있어서, 상기 제1 저장 매체의 기하학적 평면 형태는 평행 사변형인 것을 특징으로 하는 자기 메모리 소자.
  4. 제 2 항에 있어서, 상기 제1 저장 매체는 평행 사변형 또는 사각형인 것을 특징으로 하는 자기 메모리 소자.
  5. 제 1 항에 있어서, 상기 스페이서는 도전성 물질 또는 비도전성 물질로 된 스페이서인 것을 특징으로 하는 자기 메모리 소자.
  6. 제 2 항에 있어서, 상기 자성막은 자기 분극률이 다르고 순차적으로 적층된 제1 및 제2 자성막을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  7. 제 6 항에 있어서, 상기 제1 및 제2 자성막사이에 제2 스페이서가 더 구비된 것을 특징으로 하는 자기 메모리 소자.
  8. 제 6 항에 있어서, 상기 제1 및 제2 자성막은 이지 축과 하드 축 방향 성분의 자기장 펄스를 포함하는 외부 자기장 펄스가 수 나노초 동안 인가되어 자기 분극이 반전되는 자성 물질막인 것을 특징으로 하는 자기 메모리 소자.
  9. 제 8 항에 있어서, 상기 외부 자기장 펄스가 상기 제1 자성막에 인가될 때, 상기 제1 자성막의 전자의 스핀 세차 운동의 주기를 T1(ns)이라 할 때, 상기 제1 자성막은 상기 외부 자기장이 [n+ (1/2)]T1(n은 정수) 동안 인가될 때, 자기 분극이 반전되는 자성 물질막인 것을 특징으로 하는 자기 메모리 소자.
  10. 제 1 항에 있어서, 상기 스페이서와 자성막의 두께는 스핀 확산 길이 및 전 자 자유 경로의 길이보다 얇은 것을 특징으로 하는 자기 메모리 소자.
  11. 제 3 항에 있어서, 상기 도전성 패드 상에 상기 제1 저장 매체의 거울상인 제2 저장 매체가 더 구비된 것을 특징으로 하는 자기 메모리 소자.
  12. 제 1 항에 있어서, 상기 제1 자기장 펄스 발생 수단은 도전성 라인과 이 라인의 측면과 밑면을 덮는 클래드층을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  13. 제 12 항에 있어서, 상기 클래드층은 연자성층인 것을 특징으로 하는 자기 메모리 소자.
  14. 제 1 항에 있어서, 상기 제2 자기장 펄스 발생수단은 도전성 라인과 이 라인의 측면과 윗면을 덮는 클래드층을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  15. 제 14 항에 있어서, 상기 클래드층은 연자성층인 것을 특징으로 하는 자기 메모리 소자.
  16. 소오스, 드레인 및 게이트 적층물을 포함하는 스위칭 소자;
    상기 스위칭 소자를 덮는 제1 층간 절연층 상에 형성되어 상기 스위칭 소자의 상기 소오스에 연결된 제1 도전성 패드;
    상기 제1 층간 절연층 상에 존재하되, 상기 제1 도전성 패드와 이격된 제2 도전성 패드;
    상기 제2 도전성 패드 상에 이격되게 구비되어 있고, 서로 거울상인 제1 및 제2 저장 매체;
    상기 게이트 적층물과 상기 제2 도전성 패드사이이면서 상기 제1 및 제2 저장 매체의 사이가 되는 위치에 구비된 제1 자기장 펄스 발생수단; 및
    상기 제1 저장 매체에 연결된 제2 자기장 펄스 발생 수단을 포함하되,
    상기 제2 저장 매체의 윗면은 상기 제1 도전성 패드에 연결되어 있고, 상기 제1 및 제2 저장 매체는 기하학적 평면 형태가 비 사각형인 MTJ층인 것을 특징으로 하는 자기 메모리 소자.
  17. 제 16 항에 있어서, 상기 MTJ 층은 씨드층, 피닝막, 핀드막, 터널링막, 프리 자성막 및 캡핑층을 포함하되,
    상기 프리 자성막은 상기 제1 및 제2 자기장 펄스 발생 수단으로부터 발생되는 자기장 펄스에 대해 자기 분극의 반전 특성이 비대칭인 자성막인 것을 특징으로 하는 자기 메모리 소자.
  18. 제 17 항에 있어서, 상기 프리 자성막은 순차적으로 적층된 제1 자성막, 제1 스페이서, 제2 자성막을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  19. 제 16 항에 있어서, 상기 제1 자기장 펄스 발생 수단은 도전성 라인과 이 라인의 측면과 밑면을 덮는 클래드층을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  20. 제 19 항에 있어서, 상기 클래드층은 연자성층인 것을 특징으로 하는 자기 메모리 소자.
  21. 제 16 항에 있어서, 상기 제2 자기장 펄스 발생수단은 비트 라인으로써, 도전성 라인과 이 라인의 측면과 윗면을 덮는 클래드층을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  22. 제 21 항에 있어서, 상기 클래드층은 연자성층인 것을 특징으로 하는 자기 메모리 소자.
  23. 제 18 항에 있어서, 상기 제1 자성막, 제1 스페이서 및 제2 자성막의 각 두께는 스핀 확산 길이 및 전자 자유 경로의 길이보다 얇은 것을 특징으로 하는 자기 메모리 소자.
  24. 소오스, 드레인 및 게이트 적층물을 포함하는 스위칭 소자;
    상기 스위칭 소자를 덮는 제1 층간 절연층 상에 형성되어 상기 스위칭 소자의 상기 소오스에 연결된 도전성 패드;
    상기 제1 층간 절연층 상에 형성되어 있고, 상기 도전성 패드를 덮는 제2 층간 절연층;
    상기 제2 층간 절연층에 수평으로 나란히 내재되어 있고, 서로 거울상인 제1 및 제2 저장 매체;
    상기 게이트 적층물과 상기 제2 층간 절연층사이에 있으면서 상기 제1 및 제2 저장 매체사이에 구비된 제1 자기장 펄스 발생수단; 및
    상기 제1 저장 매체에 연결된 제2 자기장 펄스 발생 수단을 포함하되,
    상기 제1 저장 매체의 밑면과 상기 제2 저장 매체의 윗면은 도전성 라인으로 연결되어 있고, 상기 제2 저장 매체의 밑면은 상기 도전성 패드에 연결되어 있으며, 상기 제1 및 제2 저장 매체는 기하학적 평면 형태가 비 사각형인 MTJ층인 것을 특징으로 하는 자기 메모리 소자.
  25. 제 24 항에 있어서, 상기 MTJ 층은 씨드층, 피닝막, 핀드막, 터널링막, 프리 자성막 및 캡핑층을 포함하되,
    상기 프리 자성막은 상기 제1 및 제2 자기장 펄스 발생 수단으로부터 발생되는 자기장 펄스에 대해 자기 분극의 반전 특성이 비대칭인 자성막인 것을 특징으로 하는 자기 메모리 소자.
  26. 제 25 항에 있어서, 상기 프리 자성막은 순차적으로 적층된 제1 자성막, 제1 스페이서, 제2 자성막을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  27. 제 24 항에 있어서, 상기 제1 자기장 펄스 발생 수단은 도전성 라인과 이 라인의 측면과 밑면을 덮는 클래드층을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  28. 제 27 항에 있어서, 상기 클래드층은 연자성층인 것을 특징으로 하는 자기 메모리 소자.
  29. 제 24 항에 있어서, 상기 제2 자기장 펄스 발생수단은 비트 라인으로써, 도전성 라인과 이 라인의 측면과 윗면을 덮는 클래드층을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  30. 제 29 항에 있어서, 상기 클래드층은 연자성층인 것을 특징으로 하는 자기 메모리 소자.
  31. 제 26 항에 있어서, 상기 제2 자성막의 자기 분극률이 상기 제1 자성막보다 작은 것을 특징으로 하는 자기 메모리 소자.
  32. 제 26 항에 있어서, 상기 제1 스페이서의 두께와 제1 및 제2 자성막의 각 두께는 스핀 확산 길이 및 전자 자유 경로의 길이보다 얇은 것을 특징으로 하는 자기 메모리 소자.
  33. 기판;
    상기 기판에 형성된 소오스, 공통 드레인 및 게이트 적층물을 포함하는 제1 및 제2 스위칭 소자;
    상기 제1 및 제2 스위칭 소자를 덮는 층간 절연층;
    상기 층간 절연층 상에 이격되게 존재하고, 각각 상기 제1 및 제2 스위칭 소자의 소오스 영역에 연결된 제1 및 제2 도전성 패드;
    상기 제1 및 제2 도전성 패드 상에 각각 구비되어 있고, 서로 거울상인 제1 및 제2 저장 매체;
    상기 공통 드레인과 상기 제1 및 제2 도전성 패드사이에 있으면서 상기 제1 및 제2 저장 매체사이에 위치하는 제1 자기장 펄스 발생수단;
    상기 제1 및 제2 저장 매체에 각각 연결된 제2 자기장 펄스 발생 수단을 포함하되,
    상기 제1 및 제2 저장 매체는 기하학적 평면 형태가 비 사각형인 MTJ층인 것을 특징으로 하는 자기 메모리 소자.
  34. 제 33 항에 있어서, 상기 MTJ 층은 씨드층, 피닝막, 핀드막, 터널링막, 프리 자성막 및 캡핑층을 포함하되,
    상기 프리 자성막은 상기 제1 및 제2 자기장 펄스 발생 수단으로부터 발생되는 자기장 펄스에 대해 자기 분극의 반전 특성이 비대칭인 자성막인 것을 특징으로 하는 자기 메모리 소자.
  35. 제 34 항에 있어서, 상기 프리 자성막은 순차적으로 적층된 제1 자성막, 제1 스페이서, 제2 자성막을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  36. 제 33 항에 있어서, 상기 제1 자기장 펄스 발생 수단은 도전성 라인과 이 라인의 측면과 밑면을 덮는 클래드층을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  37. 제 36 항에 있어서, 상기 클래드층은 연자성층인 것을 특징으로 하는 자기 메모리 소자.
  38. 제 33 항에 있어서, 상기 제2 자기장 펄스 발생수단은 비트 라인으로써, 도전성 라인과 이 라인의 측면과 윗면을 덮는 클래드층을 포함하는 것을 특징으로 하는 자기 메모리 소자.
  39. 제 38 항에 있어서, 상기 클래드층은 연자성층인 것을 특징으로 하는 자기 메모리 소자.
  40. 제 34 항에 있어서, 상기 제2 자성막의 자기 분극률이 상기 제1 자성막보다 작은 것을 특징으로 하는 자기 메모리 소자.
  41. 제 33 항에 있어서, 상기 제1 스페이서의 두께와 제1 및 제2 자성막의 각 두께는 스핀 확산 길이 및 전자 자유 경로의 길이보다 얇은 것을 특징으로 하는 자기 메모리 소자.
  42. 스위칭 소자에 연결된 도전성 패드와, 상기 도전성 패드 상에 구비된 제1 저장 매체와, 상기 도전성 패드 아래에 구비된 제1 자기장 펄스 발생수단과, 상기 제1 저장 매체에 연결된 제2 자기장 펄스 발생 수단을 포함하되, 상기 제1 저장 매체가 상기 제1 및 제2 자기장 펄스 발생 수단으로부터 발생되는 자기장 펄스에 대해 자기 분극 반전 특성이 비대칭인 프리 자성막을 적어도 포함하는, 기하학적 평면 형태가 비사각형인 MTJ층인 자기 메모리 소자의 동작 방법에 있어서,
    상기 제2 자기장 펄스수단에 전류를 인가하여 상기 제1 저장 매체에 상기 자성막의 이지 축 방향의 자기장 펄스를 인가하는 단계; 및
    상기 이지 축 방향의 자기장 펄스가 존재하는 동안 상기 제1 자기장 펄스 발생수단에 전류를 인가하여 상기 제1 저장 매체에 상기 자성막의 하드 축 방향의 자 기장 펄스를 인가하는 단계를 포함하여 상기 제1 저장 매체에 단일 또는 멀티 비트 데이터를 기록하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  43. 제 42 항에 있어서, 상기 이지 축 방향의 자기장 펄스의 세기는 상기 하드 축 방향의 자기장 펄스 세기의 0.2배∼1배인 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  44. 제 43 항에 있어서, 상기 하드 축 방향의 자기장 펄스가 상기 하드 축의 양의 방향으로 인가될 때, 상기 이지 축 방향의 자기장 펄스는 상기 이지 축의 양 또는 음의 방향으로 인가되는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  45. 제 43 항에 있어서, 상기 하드 축 방향의 자기장 펄스가 상기 하드 축의 음의 방향으로 인가될 때, 상기 이지 축 방향의 자기장 펄스는 상기 이지 축의 양 또는 음의 방향으로 인가되는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  46. 제 44 항 또는 제 45 항에 있어서, 상기 프리 자성막이 상하로 이격된 제1 및 제2 자성막을 포함할 때, 상기 제1 및 제2 자성막의 자기 분극을 동시에 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가한 후, 자기 분극률이 큰 어느 한 자성막의 자기 분극만을 다시 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가하는 것을 특징으로 하는 자기 메모리 소자의 동작방법.
  47. 제 43 항에 있어서, 상기 제1 저장 매체의 기하학적 평면 형태는 평행 사변형인 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  48. 제 47 항에 있어서, 상기 도전성 패드 상에 상기 제1 저장 매체와 이격되어 있고, 상기 제1 저장 매체의 거울상인 제2 저장 매체가 더 구비된 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  49. 제 48 항에 있어서, 상기 제1 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 하드 축 및 이지 축 방향의 자기장 펄스가 인가된 후, 상기 제2 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  50. 제 49 항에 있어서, 상기 제1 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 상기 하드 축 방향의 자기장 펄스와 상기 제2 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 상기 하드 축 방향의 자기장 펄스의 방향은 반대인 것을 특징으로 하는 자기 메모리 소자의 동작방법.
  51. 스위칭 소자의 소오스에 연결된 제1 도전성 패드와, 상기 제1 도전성 패드와 이격된 제2 도전성 패드와, 상기 제2 도전성 패드 상에 이격되게 구비되어 있고, 서로 거울상인 제1 및 제2 저장 매체와, 상기 제2 도전성 패드 아래에 있으면서 상기 제1 및 제2 저장 매체사이에 구비된 제1 자기장 펄스 발생수단과, 상기 제1 저장 매체에 연결된 제2 자기장 펄스 발생 수단을 포함하되, 상기 제2 저장 매체의 윗면은 상기 제1 도전성 패드에 연결되어 있고, 상기 제1 및 제2 저장 매체는 각각 프리 자성막을 포함하고 기하학적 평면 형태가 비 사각형인 MTJ층인 자기 메모리 소자의 동작 방법에 있어서,
    상기 제2 자기장 펄스수단에 전류를 인가하여 상기 제1 및 제2 저장 매체에 상기 자성막의 이지 축 방향의 자기장 펄스를 인가하는 단계; 및
    상기 이지 축 방향의 자기장 펄스가 존재하는 동안 상기 제1 자기장 펄스 발생수단에 전류를 인가하여 상기 제1 및 제2 저장 매체에 상기 자성막의 하드 축 방향의 자기장 펄스를 인가하는 단계를 포함하여 상기 자기 메모리 소자에 단일 또는 멀티 비트 데이터를 기록하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  52. 제 51 항에 있어서, 상기 이지 축 방향의 자기장 펄스의 세기는 상기 하드 축 방향의 자기장 펄스 세기의 0.2배∼1배인 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  53. 제 52 항에 있어서, 상기 하드 축 방향의 자기장 펄스가 상기 하드 축의 양의 방향으로 인가될 때, 상기 이지 축 방향의 자기장 펄스는 상기 이지 축의 양 또 는 음의 방향으로 인가되는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  54. 제 52 항에 있어서, 상기 하드 축 방향의 자기장 펄스가 상기 하드 축의 음의 방향으로 인가될 때, 상기 이지 축 방향의 자기장 펄스는 상기 이지 축의 양 또는 음의 방향으로 인가되는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  55. 제 53 항 또는 제 54 항에 있어서, 상기 프리 자성막이 상하로 이격된 제1 및 제2 자성막을 포함할 때, 상기 제1 및 제2 자성막의 자기 분극을 동시에 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가한 후, 자기 분극률이 큰 어느 한 자성막의 자기 분극만을 다시 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가하는 것을 특징으로 하는 자기 메모리 소자의 동작방법.
  56. 제 52 항에 있어서, 상기 MTJ층의 기하학적 평면 형태는 평행 사변형인 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  57. 제 52 항에 있어서, 상기 제1 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 하드 축 및 이지 축 방향의 자기장 펄스가 인가된 후, 상기 제2 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  58. 제 57 항에 있어서, 상기 제1 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 상기 하드 축 방향의 자기장 펄스와 상기 제2 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 상기 하드 축 방향의 자기장 펄스의 방향은 반대인 것을 특징으로 하는 자기 메모리 소자의 동작방법.
  59. 스위칭 소자의 소오스에 연결된 도전성 패드와, 상기 도전성 패드를 덮는 층간 절연층과, 상기 층간 절연층에 수평으로 나란히 내재되어 있고, 서로 거울상인 제1 및 제2 저장 매체와, 상기 층간 절연층 아래에 있으면서 상기 제1 및 제2 저장 매체사이에 구비된 제1 자기장 펄스 발생수단과, 상기 제1 저장 매체에 연결된 제2 자기장 펄스 발생 수단을 포함하되, 상기 제1 저장 매체의 밑면과 상기 제2 저장 매체의 윗면은 도전성 라인으로 연결되어 있고, 상기 제2 저장 매체의 밑면은 상기 도전성 패드에 연결되어 있으며, 상기 제1 및 제2 저장 매체는 프리 자성막을 포함하고, 기하학적 평면 형태가 비 사각형인 MTJ층인 자기 메모리 소자의 동작 방법에 있어서,
    상기 제2 자기장 펄스수단에 전류를 인가하여 상기 제1 및 제2 저장 매체에 상기 자성막의 이지 축 방향의 자기장 펄스를 인가하는 단계; 및
    상기 이지 축 방향의 자기장 펄스가 존재하는 동안 상기 제1 자기장 펄스 발생수단에 전류를 인가하여 상기 제1 및 제2 저장 매체에 상기 자성막의 하드 축 방향의 자기장 펄스를 인가하는 단계를 포함하여 상기 자기 메모리 소자에 단일 또는 멀티 비트 데이터를 기록하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  60. 제 59 항에 있어서, 상기 이지 축 방향의 자기장 펄스의 세기는 상기 하드 축 방향의 자기장 펄스 세기의 0.2배∼1배인 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  61. 제 60 항에 있어서, 상기 하드 축 방향의 자기장 펄스가 상기 하드 축의 양의 방향으로 인가될 때, 상기 이지 축 방향의 자기장 펄스는 상기 이지 축의 양 또는 음의 방향으로 인가되는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  62. 제 60 항에 있어서, 상기 하드 축 방향의 자기장 펄스가 상기 하드 축의 음의 방향으로 인가될 때, 상기 이지 축 방향의 자기장 펄스는 상기 이지 축의 양 또는 음의 방향으로 인가되는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  63. 제 61 항 또는 제 62 항에 있어서, 상기 프리 자성막이 상하로 이격된 제1 및 제2 자성막을 포함할 때, 상기 제1 및 제2 자성막의 자기 분극을 동시에 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가한 후, 자기 분극률이 큰 어느 한 자성막의 자기 분극만을 다시 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가하는 것을 특징으로 하는 자기 메모리 소자의 동작방법.
  64. 제 60 항에 있어서, 상기 MTJ층의 기하학적 평면 형태는 평행 사변형인 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  65. 제 60 항에 있어서, 상기 제1 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 하드 축 및 이지 축 방향의 자기장 펄스가 인가된 후, 상기 제2 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  66. 제 61 항에 있어서, 상기 제1 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 상기 하드 축 방향의 자기장 펄스와 상기 제2 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 상기 하드 축 방향의 자기장 펄스의 방향은 반대인 것을 특징으로 하는 자기 메모리 소자의 동작방법.
  67. 기판에 나란히 형성된 제1 및 제2 스위칭 소자와, 상기 제1 및 제2 스위칭 소자의 각 소오스에 연결된 제1 및 제2 도전성 패드와, 상기 제1 및 제2 도전성 패드 상에 각각 구비되어 있고, 서로 거울상인 제1 및 제2 저장 매체와, 상기 제1 및 제2 도전성 패드 아래에서 상기 제1 및 제2 저장 매체사이에 위치하는 제1 자기장 펄스 발생수단과, 상기 제1 및 제2 저장 매체에 각각 연결된 제2 자기장 펄스 발생 수단을 포함하되, 상기 제1 및 제2 저장 매체는 기하학적 평면 형태가 비 사각형인 MTJ층인 자기 메모리 소자의 동작 방법에 있어서,
    상기 제2 자기장 펄스수단에 전류를 인가하여 상기 제1 및 제2 저장 매체에 상기 자성막의 이지 축 방향의 자기장 펄스를 인가하는 단계; 및
    상기 이지 축 방향의 자기장 펄스가 존재하는 동안 상기 제1 자기장 펄스 발생수단에 전류를 인가하여 상기 제1 및 제2 저장 매체에 상기 자성막의 하드 축 방향의 자기장 펄스를 인가하는 단계를 포함하여 상기 자기 메모리 소자에 단일 또는 멀티 비트 데이터를 기록하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  68. 제 67 항에 있어서, 상기 이지 축 방향의 자기장 펄스의 세기는 상기 하드 축 방향의 자기장 펄스 세기의 0.2배∼1배인 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  69. 제 68 항에 있어서, 상기 하드 축 방향의 자기장 펄스가 상기 하드 축의 양의 방향으로 인가될 때, 상기 이지 축 방향의 자기장 펄스는 상기 이지 축의 양 또는 음의 방향으로 인가되는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  70. 제 68 항에 있어서, 상기 하드 축 방향의 자기장 펄스가 상기 하드 축의 음의 방향으로 인가될 때, 상기 이지 축 방향의 자기장 펄스는 상기 이지 축의 양 또는 음의 방향으로 인가되는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  71. 제 69 항 또는 제 70 항에 있어서, 상기 프리 자성막이 상하로 이격된 제1 및 제2 자성막을 포함할 때, 상기 제1 및 제2 자성막의 자기 분극을 동시에 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가한 후, 자기 분극률이 큰 어느 한 자성막의 자기 분극만을 다시 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가하는 것을 특징으로 하는 자기 메모리 소자의 동작방법.
  72. 제 68 항에 있어서, 상기 MTJ층의 기하학적 평면 형태는 평행 사변형인 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  73. 제 68 항에 있어서, 상기 제1 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 하드 축 및 이지 축 방향의 자기장 펄스가 인가된 후, 상기 제2 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 하드 축 및 이지 축 방향 자기장 펄스를 인가하는 것을 특징으로 하는 자기 메모리 소자의 동작 방법.
  74. 제 69 항에 있어서, 상기 제1 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 상기 하드 축 방향의 자기장 펄스와 상기 제2 저장 매체에 포함된 프리 자성막의 자기 분극을 반전시키기 위한 상기 하드 축 방향의 자기장 펄스의 방향은 반대인 것을 특징으로 하는 자기 메모리 소자의 동작방법.
  75. 기판에 스위칭 소자를 형성하는 제1 단계;
    상기 기판 상에 상기 스위칭 소자를 덮는 제1 절연층을 형성하는 제2 단계;
    상기 제1 절연층에 디지트 라인을 형성하는 제3 단계;
    상기 제1 절연층 상에 상기 디지트 라인을 덮는 제2 절연층을 형성하는 제4 단계;
    상기 제2 절연층 상에 상기 스위칭 소자에 연결되도록 도전성 패드를 형성하는 제5 단계;
    상기 도전성 패드의 상기 디지트 라인에 대응되는 영역 상에 기하학적 평면 형태가 비 사각형인 제1 저장 매체를 형성하는 제6 단계;
    상기 제2 절연층 상에 상기 도전성 패드와 상기 제1 저장 매체를 덮는 층간 절연층을 형성하는 제7 단계; 및
    상기 층간 절연층 상에 상기 제1 저장 매체에 연결되도록 비트라인을 형성하는 제8 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  76. 제 75 항에 있어서, 상기 제1 저장 매체는 기하학적 평면 형태가 평행 사변형이고, 외부 자기장 펄스에 대해 자기 분극 반전 특성이 비대칭인 프리 자성막을 포함하는 MTJ층인 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  77. 제 76 항에 있어서, 상기 제6 단계에서 상기 도전성 패드 상에 상기 제1 저장 매체의 거울상이고, 상기 제1 저장 매체와 동일한 구성을 갖는 제2 저장 매체를 더 형성하는 것을 특징으로 하는 자기 메모리 소자 제조 방법.
  78. 제 76 항에 있어서, 상기 프리 자성막은 제1 자성막, 스페이서 및 상기 제1 자성막보다 자기 분극률이 낮은 제2 자성막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  79. 제 77 항에 있어서, 상기 도전성 패드는 상기 스위칭 소자에 연결되는 제1 도전성 패드와 상기 제1 및 제2 저장 매체가 형성되는 제2 도전성 패드로 나누어 형성하고, 상기 제2 저장 매체의 윗면과 상기 제1 도전성 패드를 도전성 라인으로 연결하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  80. 제 78 항에 있어서, 상기 제1 및 제2 자성막과 상기 스페이서는 스핀 확산 길이 및 전자 평균 자유 경로보다 짧은 두께로 형성하는 것을 특징으로 하는 자기 메모리 소자 제조방법.
  81. 제 75 항에 있어서, 상기 디지트 라인을 형성하는 단계는,
    상기 제1 절연층에 홈을 형성하는 단계;
    상기 홈의 내벽에 클래드층을 형성하는 단계; 및
    내벽이 상기 클래드층으로 덮인 상기 홈을 도전성 물질로 채우는 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자 제조방법.
  82. 제 75 항에 있어서, 상기 비트 라인을 형성하는 단계는,
    상기 층간 절연층에 상기 제1 저장 매체가 노출되는 비어홀을 형성하는 단계;
    상기 비어홀을 도전성 플러그로 채우는 단계;
    상기 층간 절연막 상에 상기 도전성 플러그와 접촉되는 도전성 라인을 형성하는 단계; 및
    상기 도전성 라인의 노출된 부분을 클래드층으로 덮는 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자 제조방법.
  83. 제 81 항 또는 제 82 항에 있어서, 상기 클래드층은 연자성층으로 형성하는 것을 특징으로 하는 자기 메모리 소자 제조방법.
  84. 기판에 스위칭 소자를 형성하는 제1 단계;
    상기 기판 상에 상기 스위칭 소자를 덮는 제1 절연층을 형성하는 제2 단계;
    상기 제1 절연층에 디지트 라인을 형성하는 제3 단계;
    상기 제1 절연층 상에 상기 디지트 라인을 덮는 제2 절연층을 형성하는 제4 단계;
    상기 제2 절연층 상에 상기 스위칭 소자에 연결되는 제1 도전성 패드와 이것과 이격된 제2 도전성 패드를 형성하는 제5 단계;
    상기 제2 도전성 패드 상에 제1 저장 매체를 형성하면서 상기 제1 도전성 패드 상에 상기 제1 저장 매체의 거울상인 제2 저장 매체를 형성하는 제6 단계;
    상기 제2 도전성 패드와 상기 제2 저장 매체의 윗면을 연결하는 제7 단계;
    상기 제2 절연층 상에 상기 제1 및 제2 도전성 패드와 상기 제1 및 제2 저장 매체를 덮는 층간 절연층을 형성하는 제8 단계; 및
    상기 층간 절연층에 상기 제1 저장 매체의 윗면과 접촉되는 비트라인을 형성하는 제9 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  85. 제 84 항에 있어서, 상기 제1 및 제2 저장 매체는 기하학적 평면 형태가 평행 사변형이고, 외부 자기장 펄스에 대해 자기 분극 반전 특성이 비대칭인 프리 자성막을 포함하는 MTJ층인 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  86. 제 85 항에 있어서, 상기 프리 자성막은 제1 자성막, 스페이서 및 상기 제1 자성막보다 자기 분극률이 낮은 제2 자성막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  87. 제 86 항에 있어서, 상기 제1 및 제2 자성막과 상기 스페이서는 스핀 확산 길이 및 전자 평균 자유 경로보다 짧은 두께로 형성하는 것을 특징으로 하는 자기 메모리 소자 제조방법.
  88. 제 84 항에 있어서, 상기 디지트 라인을 형성하는 단계는,
    상기 제1 절연층에 홈을 형성하는 단계;
    상기 홈의 내벽에 클래드층을 형성하는 단계; 및
    내벽이 상기 클래드층으로 덮인 상기 홈을 도전성 물질로 채우는 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자 제조방법.
  89. 제 84 항에 있어서, 상기 비트 라인을 형성하는 단계는,
    상기 층간 절연층에 상기 제1 저장 매체가 노출되는 비어홀을 형성하는 단계;
    상기 비어홀을 도전성 플러그로 채우는 단계;
    상기 층간 절연막 상에 상기 도전성 플러그와 접촉되는 도전성 라인을 형성하는 단계; 및
    상기 도전성 라인의 노출된 부분을 클래드층으로 덮는 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자 제조방법.
  90. 제 88 항 또는 제 89 항에 있어서, 상기 클래드층은 연자성층으로 형성하는 것을 특징으로 하는 자기 메모리 소자 제조방법.
  91. 기판에 제1 및 제2 스위칭 소자를 형성하는 제1 단계;
    상기 기판 상에 상기 제1 및 제2 스위칭 소자를 덮는 제1 절연층을 형성하는 제2 단계;
    상기 제1 절연층에 디지트 라인을 형성하는 제3 단계;
    상기 제1 절연층 상에 상기 디지트 라인을 덮는 제2 절연층을 형성하는 제4 단계;
    상기 제2 절연층 상에 상기 제1 스위칭 소자에 연결되는 제1 도전성 패드와 이것과 이격되고 상기 제2 스위칭 소자에 연결되는 제2 도전성 패드를 형성하는 제5 단계;
    상기 제1 및 제2 도전성 패드 상에 각각 서로 거울상인 제1 및 제2 저장 매체를 형성하는 제6 단계;
    상기 제2 절연층 상에 상기 제1 및 제2 저장 매체를 덮는 층간 절연층을 형성하는 제7 단계; 및
    상기 층간 절연층에 상기 제1 및 제2 저장 매체의 윗면에 각각 접촉되는 비트라인을 형성하는 제8 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  92. 제 91 항에 있어서, 상기 제1 및 제2 저장 매체는 각각 기하학적 평면 형태가 평행 사변형이고, 외부 자기장 펄스에 대해 자기 분극 반전 특성이 비대칭인 프리 자성막을 포함하는 MTJ층인 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  93. 제 92 항에 있어서, 상기 프리 자성막은 제1 자성막, 스페이서 및 상기 제1 자성막보다 자기 분극률이 낮은 제2 자성막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 자기 메모리 소자의 제조 방법.
  94. 제 93 항에 있어서, 상기 제1 및 제2 자성막과 상기 스페이서는 스핀 확산 길이 및 전자 평균 자유 경로보다 짧은 두께로 형성하는 것을 특징으로 하는 자기 메모리 소자 제조방법.
  95. 제 91 항에 있어서, 상기 디지트 라인을 형성하는 단계는,
    상기 제1 절연층에 홈을 형성하는 단계;
    상기 홈의 내벽에 클래드층을 형성하는 단계; 및
    내벽이 상기 클래드층으로 덮인 상기 홈을 도전성 물질로 채우는 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자 제조방법.
  96. 제 91 항에 있어서, 상기 비트 라인을 형성하는 단계는,
    상기 층간 절연층에 상기 제1 저장 매체가 노출되는 비어홀을 형성하는 단계;
    상기 비어홀을 도전성 플러그로 채우는 단계;
    상기 층간 절연막 상에 상기 도전성 플러그와 접촉되는 도전성 라인을 형성하는 단계; 및
    상기 도전성 라인의 노출된 부분을 클래드층으로 덮는 단계를 포함하는 것을 특징으로 하는 자기 메모리 소자 제조방법.
  97. 제 95 항 또는 제 96 항에 있어서, 상기 클래드층은 연자성층으로 형성하는 것을 특징으로 하는 자기 메모리 소자 제조방법.
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