KR20010103779A - 기억 셀 장치 및 그의 제조 방법 - Google Patents

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Abstract

저장 셀 장치에서 셀 필드(Z1)에 제 1 라인(11)과 제 2 라인(12) 사이의 자기 저항 기억 소자(13)가 배치된다. 주변 장치(P1)에 제 1 금속 증착면(14), 제 2 금속 증착면(16) 및 접촉부(16)가 제공되고, 상기 접촉부는 제 1 금속 증착 층(14)을 제 2 금속 증착면과 접속시킨다. 제 1 라인(11) 및 제 1 금속 증착면(14) 및 제 2 라인(12) 및 접촉부는 각각 동일한 평면에 배치됨으로써, 각 하나의 도전 층의 구조화에 의해 제조될 수 있다.

Description

기억 셀 장치 및 그의 제조 방법 {STORAGE CELL ARRANGEMENT AND METHOD FOR PRODUCING THE SAME}
자기 저항 소자로는, 적어도 2 개의 강자성 층 및 그 사이에 배치된 하나의 비자성 층을 포함하는 구조물이 사용된다. 이 경우 층 구조물의 구성에 따라, GMR-소자, TMR-소자와 CMR-소자로 구분된다(S.Mengel, Technologieanalyse Magnetismus, 제 2권, XMR-Technologien, 발행인 VDI Technologiezentrum Physikalische Technologien(1997,8월)참조).
GMR-소자의 개념은 적어도 2 개의 강자성 층 및 그 사이에 배치된 하나의 비자성, 도전 층을 가지며, 소위 GMR(giant magnetoresistance)-효과를 나타내는 층 구조물에서 사용된다. GMR-소자의 전가 저항은 양 강자성 층의 자화가 평행하게 설정되는지 또는 반평행하게 설정되는지에 따라 좌우된다는 사실이 GMR-효과에서 이해된다. 상기 GMR-효과는 소위 AMR-효과(anisotropic magentoresistance)-효과와 비교해 볼 때 크다. AMR-효과는 자화된 도체의 저항이 자화 방향에 대해 평행하게 그리고 수직으로 상이하다는 것을 의미한다. AMR-효과로서 강자성 단층에서발생하는 볼륨 효과를 들 수 있다.
TMR-소자의 개념은 터널링 자기 저항 층 구조물에서 사용되고, 상기 층 구조물은 적어도 2 개의 강자성 층 및 그 사이에 배치된 하나의 절연, 비자성 층을 포함한다. 이 경우 상기 절연 층은 양 강자성 층 사이에 터널 전류가 발생할 정도로 얇다. 마찬가지로 상기 층 구조물도 강자성 효과를 나타내며, 상기 강자성 효과는 양 강자성 층 사이에 배치된 절연, 비자성 층을 통해 흐르는 스핀 분극화된 터널 전류에 의해 야기된다. 또한 이러한 경우에 TMR-소자의 전기 저항은 양 강자성 층에 자화 방향이 평행하게 설정되는지 또는 반평행(antiparallel)하게 설정되는지에 따라 좌우된다. 이 경우 상대적 저항 변동은 대략 6 내지 40 %이다.
그 값 때문에(실온에서 100 내지 400 %의 상대적 저항 변동) 클로살( colossal)자기 저항-효과(CMR-효과)로 지칭되는 추가 자기 저항 효과는 그의 높은 보자력 때문에, 자화 상태 사이를 전환시키기 위한 높은 자계를 요구한다.
GMR-소자가 기억 셀 장치에서 기억 소자로서 사용되는 것이 공지되어 있다(예컨대 D.D.Tang 등 저, IEDM 95, 997-999 페이지, J.M.Daughton, Thin Solid Films, 제 216권(1992), 162-168 페이지, Z.Wang 등 저, Journal of Magnetism and Magnetic Materials, 제 155권(1996), 161-163 페이지 참조). 기억 소자는 판독 라인을 통해 직렬 접속된다. 판독 라인과 기억 소자에 대해 절연된 워드라인이 여기에 대해 횡으로 연장한다. 워드라인으로 인가된 신호는 워드라인 내에서 흐르는 전류에 의해 자계를 발생시키고, 상기 자계는 충분한 세기로 그 하부에 배치된 기억 소자에 영향을 미친다. 정보를 기록하기 위해, 기록될 기억 셀에서 교차되는x/y-라인이 사용된다. 상기 라인들에는, 교차점에서 자화 전환을 위한 충분한 자계를 야기하는 신호가 제공된다. 이 경우 양 강자성 층 중 제 1 층에서 자화 방향이 전환된다. 이와는 달리 양 강자성 층 중 제 2 층에서의 자화 방향은 변경되지 않는다. 상기 제 2 강자성 층에서의 자화 방향의 고정은 자화 방향을 고정시키는 인접한 반강자성 층에 의해 이루어지거나, 또는 상기 강자성 층에 대한 스위칭 임계값이 다른 재료 또는 다른 설계, 예컨대 층 두께에 의해 상기 제 1 강자성 층과 비교해 볼 때 더 커짐으로써 이루어진다.
US 5 541 868 및 US 5 477 482 호에는, GMR-효과에 근거를 둔 링형 기억 소자가 공지되어 있다. 기억 소자는 적어도 2 개의 링형 강자성 층소자 및 그 사이에 배치된 하나의 반자성 도전 층소자를 포함하며, 2 개의 라인 사이에 접속된 스택을 포함한다. 상기 강자성 층소자들은 그 물질 조성으로 구분된다. 상기 강자성 층소자 중 제 1 층소자는 강자성이고, 제 2 층소자는 연자성이다. 정보를 기록하기 위해, 연자성 층소자에서의 자화 방향은 전환되는 반면, 강자성 층소자에서의 자화 방향은 고정 유지된다.
자기 저항 기억 소자를 포함한 기억 셀 장치가 기술적인 의미를 가질 수 있는지의 여부에 대한 문제에 있어서, 특히 상기 방식의 기억 셀 장치가 반도체 프로세스 기술 범위에서 제조될 수 있는지의 여부가 중요하다. 이러한 문제 및 가능한 해결책이 지금까지는 문헌에 기술되지 않았다.
본 발명은 자기 저항 기억 소자를 포함한 기억 셀 장치 및 그의 제조 방법에 관한 것이다.
도 1 기억 셀 필드와 주변 장치의 인터페이스에 있는 기억 셀 장치의 평면도.
도 2 도 1에서 Ⅱ-Ⅱ로 표기된 기억 셀 장치의 단면도,
도 3 중첩 배치된 2 개의 층에서 자기 저항 기억 셀을 포함하고, 기 억 셀 필드와 주변 장치의 인터페이스에 있는 기억 셀 장치의 단면도,
도 4-10 기억 셀 장치의 제조 단계, 및
도 11 기억 셀 장치의 사시도.
본 발명의 목적은 반도체 프로세스 기술에서 제조될 수 있는, 자기 저항 기억 소자를 포함한 기억 셀 장치 및 그의 제조 방법을 제공하는 데 있다.
상기 목적은 청구항 제 1항에 따른 기억 셀 장치 및 청구항 제 7항에 따른 그의 제조 방법에 의해 달성된다. 본 발명의 추가 실시예는 나머지 청구항에 제시된다.
상기 기억 셀 장치는 셀 필드 내에서, 그리드형으로 배치되고, 각각 제 1 라인과 제 2 라인 사이에 배치된 제 1 자기 저항 기억 소자를 포함한다. 다수의 제 1 라인 및 제 2 라인이 제공된다. 접촉부를 통해 서로 도전 접속되는 적어도 하나의 제 1 금속 증착면 및 제 2 금속 증착면이 주변 장치에 제공된다. 상기 금속 증착면들 사이에 있는 상기 방식의 접촉부는 사계에서 통상적으로 바이어스(Vias) 또는 바이어(Via)-접속부로 지칭된다. 상기 접촉부는 제 1 금속 증착면과 제 2 금속 증착면 사이에 배치된다. 제 1 라인 및 제 2 라인은 동일한 평면에 배치된다. 마찬가지로 제 2 라인 및 접촉부도 동일한 평면에 배치된다. 따라서 각각 도전 층으로 이루어진 제 1 라인 및 제 1 금속 증착면과 제 2 라인 및 접촉부가 상응하는 구조화에 의해 형성될 수 있다.
제 1 라인이 제 1 금속 증착면과 동일한 평면에 배치되고, 제 2 라인은 접촉부와 동일한 평면에 배치되기 때문에, 제 1 라인과 제 2 라인 사이의 수직 간격은 제 1 금속 증착면과 제 2 금속 증착면 사이의 수직 간격과는 무관하게 세팅될 수 있다. 이것은 제 1 라인과 제 2 라인 사이의 이러한 간격이 주변 장치의 조건의 영향 없이, 셀 필드내의 조건에 따라 세팅될 수 있다는 장점을 가진다.
선행 기술과 관련하여 기술된 바와 같이, 자기 저항성 기억 소자 중 하나에정보가 기록되는 것은 자계의 제공에 의해 이루어진다. 상기 자계는 관련 제 1 및 제 2 라인을 통해 흐르는 전류에 의해 유도된다. 상기 자계의 값은 유동 전류의 전류 세기 및 전류가 관류하는 도체에 대한 간격에 따라 좌우되고, 즉 상기 자계 값은 상기 자계에서 전류 세기가 커지면 상승하고, 간격이 넓어지면 강하하기 때문에, 제 1 라인 및 제 2 라인이 자기 저항 기억 소자 근처에 배치되는 것이 바람직하다. 또한 상기 자기 저항 기억 소자가 각각 상기 2 개의 라인 사이에서 전환되는 것이 바람직한데, 그 이유는 상기 라인들을 통해 추가로, 저장된 정보에 상응하는 자기 저항 기억 셀의 저항이 평가될 수 있기 때문이다. 상기 자기 저항 기억 소자의 두께에 의해, 셀 필드 내에 중첩 배치된 제 1 라인과 제 2 라인 사이의 간격이 최대 20 내지 40 nm 가 될 수 있다.
이와는 달리 주변 장치에 있는 제 1 금속 증착면과 제 2 금속 증착면 사이의 수직 간격은 제 1 금속 증착면과 제 2 금속 증착면 사이의 기생 용량의 감소를 위해 그리고 프로세스 기술적인 이유로 실제로 더 커야한다. 상기 수직 간격은 0.35 ㎛-테크놀로지에서 전형적으로 350 내지 400 nm이다.
제 1 라인이 제 1 금속 증착면과 동일한 평면에 제공되고, 제 2 라인은 접촉부와 동일한 평면에 제공됨으로써, 제 1 라인과 제 2 라인 사이의 셀 필드에는 제 1 금속 증착면과 제 2 금속 증착면 사이의 주변 장치에서와는 다른 간격으로 세팅될 수 있음으로써, 셀 필드에서는 자기 저항 소자의 자화 상태의 변경에 의해 정보를 기록하기 위한 낮은 전류 세기의 관점에서 요구된 좁은 간격이 세팅될 수 있는 반면에, 주변 장치에서는 기생 용량 및 기술의 관점에서 요구된 금속 증착면 사이의 대략 넓은 수직 간격이 유지될 수 있다. 동시에 제 1 라인 및 제 2 라인이 주변 장치에서의 구조화와 함께 공동으로 제조될 수 있다. 제 1 라인 및 제 2 라인을 제조하기 위해, 추가 디포짓 단계, 리소그래피 및 구조화 단계는 요구되지 않는다. 이로 인해 기억 셀 장치의 제조가 간소해진다.
바람직하게 제 1 라인 및 제 1 금속 증착면은 실제로 동일한 두께를 가진다. 제 2 라인 및 접촉부는 금속간 유전체에 의해 둘러싸이고, 금속간 유전체에 의해 실제로 동일한 높이로 끝난다. 본 발명의 이러한 실시예는 추가 프로세싱의 관점에서 바람직하며, 감소된 구조물 크기에 있어서 의미를 가지는 평탄한 표면을 가진다.
본 발명의 추가 실시예에 따라, 셀 필드에는 제 2 라인의 상부에 배치된 제 3 라인이 제공된다. 제 2 라인과 제 3 라인 사이에 제 2 자기 저항 기억 소자가 배치되고, 다시 각각 하나의 제 2 라인과 하나의 제 3 라인에 하나의 제 2 자기 저항 기억 소자가 할당된다. 제 3 라인은 주변 장치에 있는 제 2 금속 증착면과 동일한 평면에 배치된다. 본 발명의 이러한 실시예에서, 셀 필드 내에서는 기억 소자의 높은 패킹 밀도가 달성되는데, 그 이유는 이러한 높은 패킹 밀도가 2 개의 평면에서 중첩 배치되기 때문이다. 따라서 기억 소자당 필요한 표면은 팩터 2 만큼 감소한다. 이 경우 셀 필드의 간단한 제어의 관점에서, 제 1 자기 저항 기억 소자 및 제 2 자기 저항 기억 소자는 동일한 물질로 이루어지고, 동일한 특성을 가지는 것이 바람직하다. 그러나 제 1 자기 저항 기억 소자 및 제 2 자기 저항 기억 소자의 특성은 그의 용도에 따라 상이할 수 있다.
또한 기억 셀 장치는 자기 저항 소자를 가진 추가 평면 및 그 위에 배치된 라인을 포함함으로써, 높은 패킹 밀도를 가진 자기 저항 기억 셀의 3 차원 장치가 달성될 수 있다. 이 경우 홀수 개의 평면은 제 1 라인, 제 1 자기 저항 소자 및 제 2 라인과 동일하게 형성되고, 짝수 개의 평면은 제 2 라인, 제 2 자기 저항 소자 및 제 3 라인과 동일하게 형성된다.
장치의 평탄화의 관점에서, 제 3 라인 및 제 2 금속 증착면은 실제로 동일한 두께를 가지는 것이 바람직하다.
기억 셀 장치를 제조하기 위해, 제 3 라인 및 제 2 금속 증착면은 바람직하게 공동 도전 층의 디포짓 및 구조화에 의해 형성된다.
높은 평탄성을 가진 기억 셀 장치를 구현하기 위해, 도전 층이 평탄화된 구조화 방법에 의해 제조되고, 상기 도전 층으로부터 제 1 라인 및 제 1 금속 증착면, 제 2 라인 및 접촉부 또는 제 3 라인 및 제 2 금속 증착면이 구조화에 의해 형성된다. 이를 위해 특히 절연 층의 디포짓이 적합하고, 상기 절연 층 내에는 이후에 제조된 도전 구조물 형태의 트렌치가 형성되고, 상기 트렌치가 채워진다. 대안적으로 도전 구조물은 리소그래피 및 에칭 방법을 사용한 도전 층의 구조화에 의해 형성될 수 있고, 상기 도전 구조물은 이후에 절연 물질로 둘러싸이고, 상기 절연 물질은 디포짓 및 평탄화, 예컨대 화학 기계적 평탄화에 의해 구조화된다.
자기 저항 기억 소자는 각각 하나의 제 2 강자성 층, 비자성 층 및 제 2 강자성 층을 포함하고, 상기 비자성 층은 제 1 강자성 층과 제 2 강자성 층 사이에 배치된다. 상기 강자성 기억 소자는 GMR-효과와 TMR-효과에 기인할 수 있다. MR-효과에 기인한 강자성 기억 소자가 사용되는 것은, GMR-효과와 비교해 볼 때 큰 상대적 저항 변동 때문에 바람직하다. 또한 TMR-소자의 높은 저항은 낮은 전력 소비의 관점에서도 바람직하다. 또한 자기 저항 기억 소자는 상기 장치가 높은 자계로의 전환시 필요한 전류를 강화시킬 경우 CMR-효과에 기인한다.
제 1 강자성 층 및 제 2 강자성 층은 바람직하게 적어도 하나의 원소 Fe,Ni,Co,Cr,Mn,Gd,Dy를 포함하고, 2 nm 내지 20 nm 의 두께를 가진다. 제 1 강자성 층 및 제 2 강자성 층은 자기 강도 및/또는 그의 구조적 치수에 따라 상이하다.
TMR-효과의 경우, 비자성 층은 Al2O3, NiO,HfO2,TiO2,NbO,SiO2중 적어도 하나의 물질을 포함하고, 1 nm 내지 4 nm의 두께를 가진다. GMR-효과의 경우, 비자성 층은 Cu,Au,Ag 및/또는 Al 중 적어도 하나를 포함하고, 2 nm 내지 5 nm 의 두께를 가진다.
자기 저항 기억 소자는 라인 평면에 대해 평행하게 임의의 횡단면을 가진다. 상기 횡단면은 특히 직각형, 라운드형, 타원형, 다각형 또는 링형일 수 있다.
기억 셀 장치의 제조 및/또는 작동시 자기 저항 기억 소자와 인접한 라인 사이의 확산을 방지하기 위해, 자기 저항 기억 소자와 인접한 라인 사이에 각각 하나의 확산 배리어가 제공되는 것이 바람직하다. 이러한 효과는 특히 라인이 셀 필드 내에서 Cu,Au 또는 Ag를 포함할 경우에 중요하다.
상기 라인들은 대안적으로 또는 추가로 텅스텐 또는 금속 규화물을 포함할 수 있다.
하기에서는 도면에 도시된 본 발명의 실시예가 더 자세히 설명된다.
기억 셀 장치는 셀 필드(Z1) 및 주변 장치(P1)를 포함한다(도 1 및 도 2 참조). 도 2에서 셀 필드(Z1)와 주변 장치(P1)의 영역은 수직으로 관통하는 라인에 의해 서로 분리된다. 셀 필드(Z1)에 제 1 라인(11) 및 제 2 라인(12)이 배치된다. 제 1 라인(11)은 반도체 기판(10)의 표면에 배치된다. 반도체 기판(10)은 단결정 실리콘을 가지고, 주변 장치(P1)의 영역 및/또는 셀 필드의 하부에, 셀 필드(Z1)를 제어하는 데 필요한 소자를 포함한다.
제 1 라인(11) 및 제 2 라인(12)은 서로 교차한다. 하나의 제 1 라인(11) (명료성을 위해 도 1 및 도 2 에서는 단 하나의 제 1 라인(11)만 도시됨)과 하나의 제 2 라인(12)의 교차 영역에 각 하나의 자기 저항 소자가 배치된다.
주변 장치(P1)에 제 1 금속 증착면(14) 및 제 2 금속 증착면(15)이 배치된다. 제 2 금속 증착면(15)은 제 1 금속 증착면(14)의 상부에 배치되고, 접촉부(16)를 통해 제 1 금속 증착면(14)과 도전 접속된다(명료성을 위해 도 2 에는 단 하나의 접촉부(16)만 도시된다), 또한 셀 필드(Z1) 내의 제 2 라인(12)과 접속된 접속 라인(17)이 주변 장치(P1)에 배치된다.
제 1 금속 증착면(14)은 제 1 라인(11)과 동일한 평면에 배치된다. 따라서 제 1 금속 증착면(14)은 반도체 기판(10)의 표면에 배치된다. 제 1 라인(11) 및 제 1 금속 증착면(14)은 제 1 절연 구조물(18)내로 매립되고, 상기 제 1 절연 구조물과 함께 제 1 라인 및 제 1 금속 증착면은 평탄한 표면을 형성한다. 제 2 라인(12), 접촉부(16) 및 접속 라인(17)은 제 1 라인(11), 제 1 금속 증착면(14) 및 제 1 절연 구조물(18)의 상부 영역에 배치된다. 자기 저항 기억 소자(13), 제 2 라인(12), 접촉부(16) 및 접속 라인(17)은 제 2 절연 구조물(19)에 의해 둘러싸이고, 상기 제 2 절연 구조물과 함께 제 2 라인(12), 접촉부(16) 및 접속 라인(17)은 평탄한 표면을 형성한다.
상기 제 2 라인(12), 접촉부(16) 및 접속 라인(17) 상부 영역에 제 2 금속 증착면(15)이 배치되고, 상기 제 2 금속 증착면은 제 3 절연 구조물(110)에 의해 둘러싸이고, 상기 제 3 절연 구조물과 함께 평탄한 표면을 형성한다.
제 1 라인(11)과 제 2 라인(12)은 제 2 금속 증착면(15)을 통해 접촉될 수 있다. 한편으로 제 1 라인(11)은 접촉부(16)를 통해 제 2 금속 증착면(15)과 접속된 제 1 금속 증착면(14)과 접속되고, 다른 한편으로 제 2 라인(12)은 접속라인(17)을 통해 제 2 금속 증착면과 접속된다. 제 2 금속 증착면(15)의 콘택팅은 SiO2또는 SiO2및 Si3N4로 이루어진 패시베이션 층(112)내의 콘택 홀(111)을 통해 이루어진다. 제 1 절연 구조물(18), 제 2 절연 구조물(19) 및 제 3 절연 구조물(110)은 금속간 유전체로 적합한 재료, 특히 SiO2, Si3N4, 유기질 또는 다공성 무기질 유전체로 이루어진다. 제 1 라인들 사이의 수평 간격 및 제 2 라인들 사이의 수직 간격은 자기 저항 기억 소자(13)의 두께에 상응하고, 20 내지 30 nm 이다. 제 1 금속 증착면(14)과 제 2 금속 증착면(15) 사이의 간격은 접촉부(16)의 높이에 상응하고, 350 내지 400 ㎛ 이다.
단결정 실리콘을 포함하는 반도체 기판(20)의 표면에서, 셀 필드(Z2)내에는 제 1 라인(21)이, 주변 장치(P2)에는 제 1 금속 증착면(22)이 배치된다(도 3 참조, 여기서 셀 필드(Z1) 및 주변 장치(P2)는 수직으로 관통하는 라인에 의해 서로 분리됨). 제 1 라인(21)은 제 1 금속 증착면(22)과 접속된다. 제 1 라인(21) 및 제 1 금속 증착면(22)은 제 1 절연 구조물(23)에 의해 둘러싸이고, 상기 제 1 절연 구조물과 함께 평탄한 표면을 가진다.
제 1 라인(21)의 표면에 제 1 자기 저항 기억 소자(24)가 배치되고, 그 상부에 제 2 라인(25)이 배치된다. 제 2 라인(25)은 제 1 라인(21)을 교차한다. 주변 장치(P2)에서 셀 필드(Z2) 내의 제 2 라인(25)과 동일한 평면에 제 1 접촉부(26) 및 접속 라인(27)이 배치된다. 접속 라인(27)은 셀 필드(Z2) 내의 제 2 라인(25)과 접속된다(도 3에 도시된 투영면 외부에서). 제 2 라인(25), 제 1 접촉부(26)및 접속 라인(27)은 Al, Cu, W, 규화물로 이루어진 도전 층의 구조화에 의해 형성되고, 제 2 절연 구조물(28)에 의해 둘러싸이고, 상기 제 2 구조물에 의해 높이로끝난다.
셀 필드(Z2)에서 제 2 라인(25)의 표면에, 구조적 형태 및 제 1 자기 저항 기억 소자(24)와의 재료 조성에 있어서 일치하는 제 2 자기 저항 기억 소자(29)가 배치된다. 제 2 자기 저항 기억 소자(29)의 상부에, 제 2 자기 저항 기억 소자(29)와 접속된 셀 필드(Z2)내의 제 3 라인(210)이 배치된다. 주변 장치(P2)에서 제 3 라인(210)의 영역에 제 2 금속 증착면(211)이 배치된다. 제 2 금속 증착면(211)은 제 1 접촉부(26)와 접속되고, 또한 접속 라인(27)과도 접속된다. 제 3 라인(210) 및 제 2 금속 증착면(211)은 Al, Cu, W 또는 규화물로 이루어진 도전 층의 구조화에 의해 공통 제조 단계에서 형성된다.
제 3 라인(210), 제 2 자기 저항 기억 소자(29) 및 제 2 금속 증착면(211)은 제 3 절연 구조물(212)에 의해 둘러싸이고, 상기 제 3 절연 구조물과 함께 제 3 라인(210) 및 제 2 금속 증착면(211)은 평탄한 표면을 형성한다.
제 2 금속 증착면(211)의 상부에 제 2 금속 증착면(211)과 접속된 제 2 접촉부(213)가 배치된다. 제 2 접촉부(213)는 제 4 절연 구조물(214)에 의해 둘러싸이소, 상기 제 4 절연 구조물과 함께 평탄한 표면을 형성한다. 그 위에 제 3 금속 증착면(215)이 배치되고, 이것은 제 5 절연 구조물(216)에 의해 둘러싸이고, 상기 제 5 절연 구조물과 함께 평탄한 표면을 형성한다. 제 5 절연 구조물(216) 및 제 3 금속 증착면(215)의 상부에 배치된 패시베이션 층(217)에 콘택 홀(218)이 제공되고, 상기 콘택 홀을 통해 제 3 금속 증착면(215)이 접촉될 수 있다.
도 4 내지 10 에서 셀 필드(Z) 및 주변 장치(P)는 파선으로 된 수직 라인으로 마아킹되고, 상기 도면을 참조로 하여 하기에서 기억 셀 장치의 제조가 3층 프로세스로 설명된다.
실리콘으로 이루어진 반도체 기판(40)의 표면상에 50 내지 100 nm 두께의 제 1 SiO2층(41), 30 내지 50 nm 두께의 제 1 Si3N4층(42) 및 400 내지 800 nm 두께의 제 2 SiO2층(43)이 제공된다(도 4 참조). 래커 마스크(도시되지 않음) 및 이방성 에칭에 의해 제 2 SiO2층(43)이 구조화됨으로써, 제 1 Si3N4층(42)의 표면이 부분적으로 노출된다.
이 경우 제 2 SiO2층(43)의 측면에 제 1 트렌치(44)가 생성된다. 제 1 트렌치(44)는 기판(40)의 표면에 대해 평행하게 횡단면을 가지고, 상기 횡단면은 다음에 형성될 제 2 라인 및 제 1 금속 증착면의 형태를 결정한다.
대략 50 nm 두께로 제 1 TaN/Ta-층(45)이, 그리고 같은 두께로 제 1 구리 층(46)이 디포짓됨으로써,제 1 트렌치(44)가 채워지고, 이어서 제 2 SiO2층(43)의 표면까지 화학 기계적으로 폴리싱되고, 트렌치(44)내로 매립된 제 1 라인 및 제 1 금속 증착면이 형성된다(도 5 참조).
이어서 Ta, Ti, W, Mo 또는 Nb 로 이루어진 10 내지 30 nm 두께의 제 1 배리어 층(47), 층 시퀀스(48) 및 Ta, Ti, W, Mo 또는 Nb 로 이루어진 10 내지 30 nm두께의 제 2 배리어 층(49)이 표면 전체적으로 제공된다. 층 시퀀스(48)는 Co 또는 Fe,Ni,Cr,Mn,Gd,Dy로 이루어진 제 1 강자성 층, Al2O3, NiO,HfO2,TiO2,NbO,SiO2,Cu,Au,Ag 또는 Al로 이루어진 비자성 층, 그리고 NiFe, Co 또는 Fe 등으로 이루어진 제 2 강자성 층을 포함한다. 층 시퀀스(48)는 대략 10 내지 20 nm 두께를 가지고, 자기 저항 기억 소자를 제조하는 데 적합하다.
포토리소그래피식으로 구조화된 래커 마스크(도시되지 않음)를 에칭 마스크로 사용하여, 제 1 배리어 층(47), 층 시퀀스(48) 및 제 2 배리어 층(49)은 Cl-및/또는 F-함유 에칭 가스를 사용하는 이방성 에칭에 의해 구리 및 SiO2에 대해 선택적으로 구조화된다. 이 경우 층 시퀀스(48)로부터 그리드형으로 배치된 자기 저항 기억 소자가 생성된다(도 6 참조).
이어서 제 3 SiO2층(411)이 CVD에 의해 증착되고, 화학 기계적 평탄화에 의해 제 2 배리어 층(29)에 대해 선택적으로 평탄화된다. 제 3 SiO2층(411)은 자기 저항 기억 소자를 측면에서 완전히 둘러싼다.
제 2 Si3N4층(412)이 30 내지 50 nm 두께로 제공되고, 포토 래커 마스크(도시되지 않음) 및 F-함유 에칭 가스 혼합물(예컨대 CF4/O2, SF6/He)을 사용하는 이방성 에칭에 의해 구조화됨으로써, 제 3 SiO2층(411)의 표면이 주변 장치(P)의 영역에서 노출된다. 따라서 제 2 Si3N4층(412)이 셀 필드(Z)의 영역에만 남게 되고, 제2 배리어 층(49) 및 제 3 SiO2층(411)을 커버링한다(도 7 참조).
여기에 400 내지 800 nm 두께의 제 4 SiO2층(413)이 디포짓된다. 포토리소그래피식 프로세스 단계에 의해 제 4 SiO2층(413)의 표면에 래커 마스크(414)가 형성되고, 상기 래커 마스크는 셀 필드(Z)의 영역에서 제 2 라인을 규정하고, 주변 장치(P) 영역에서 접촉부의 배치를 규정한다. 이 경우 제 4 SiO2층(413)의 표면은 이어서 제 2 라인 또는 접촉부가 형성되는 영역에서 노출된다. C- 및 F-함유 에칭 가스(예컨대 CHF3/CF4또는 C4F8/CO)를 사용한 이방성 에칭에 의해 Si3N4에 대해 선택적으로, 에칭 마스크로서 래커 마스크(414)를 사용하여, 제 4 SiO2층(413) 및 제 3 SiO2층(411)이 주변 장치(P)에서 구조화된다. 이 경우 제 2 트렌치(415)가 형성된다. 이어서 제 2 트렌치(415)는 대략 50 nm 두께의 제 2 TaN/Ta-층(416) 및 300 내지 1000 nm 두께의 제 2 구리 층(417)의 디포짓에 의해 채워진다(도 8 참조). 디포짓된 제 2 구리 층의 최소 두께는 Cu-디포짓 프로세스의 적합성 및 채워질 트렌치의 라인 폭에 따라 좌우된다.
화학 기계적 폴리싱에 의해 제 2 구리 층(417) 및 제 2 TaN/Ta-층(416)이 구조화된다. 이 경우 셀 필드에는 제 2 라인(418)이, 주변 장치(P)에는 접촉부(419) 및 제 2 라인(418)과 접속된 접속 라인이 형성된다(도 9 참조).
표면 전체적으로 제 3 Si3N4층(421)이 30 내지 50 nm 두께로 제공된다. 이위에 400 내지 800 nm 두께의 제 5 SiO2층(422)이 제공된다. 에칭 마스크(도시되지 않음)로서 포토리소그래피식으로 형성된 래커 마스크를 사용하여, C- 및 F-함유 에칭 가스를 사용하는 이방성 에칭에 의해, 제 3 트렌치(423)가 형성되고, 상기 제 3 트렌치는 제 3 TaN/Ta-층(424) 및 제 3 구리 층(425)으로 채워진다. 제 3 TaN/Ta-층(424)은 대략 50 nm 두께로 디포짓되고, 제 3 구리 층(425)은 300 내지 1000 nm 두께로 디포짓된다.
화학 기계적 폴리싱에 의해 제 3 구리 층(425) 및 제 3 TaN/Ta-층(424)이 구조화된다. 이 경우 제 5 SiO2층(422)의 표면이 제 3 트렌치(423)의 외부에서 노출된다. 제 3 트렌치(423) 내에 제 3 금속 증착면(426)이 형성된다(도 10 참조). 제 5 SiO2층(422) 및 제 3 금속 증착면(426)의 표면에 50 nm 두께의 Si3N4층(427)과 플라즈마-CVD-프로세스에서 300 nm 두께로 형성된 SiO2층(428) 및 플라즈마-CVD-프로세스에서 500 내지 600 nm 두께로 형성된 Si3N4층(429)으로 이루어진 패시베이션 이중층이 디포짓된다. 포토리소그래피식으로 형성된 마스크에 의해, Si3N4층(429), SiO2층(428) 및 Si3N4층(427)에서 제 3 금속 증착면(426)에 도달하는 콘택 홀(430)이 개방된다.
이러한 3층 금속 증착 프로세스로 통합된 기억 셀 장치의 제조 방법은 바람직하게 하기와 같이 변형될 수 있다 :
제 2 배리어 층(49), 층 시퀀스(48) 및 제 1 배리어 층(47)의 구조화 이후에, 제 3 SiO2층(411)이 이방성 RIE-프로세스에 의해(예컨대 C- 및 F-함유 에칭 가스를 사용하여), 기억 소자가 SiO2-스페이서에 의해 래터럴으로 절연되도록 백-에칭된다. 이어서 제 2 Si3N4층(412)이 가급적 일치하여 디포짓된다. 상기 제 2 Si3N4층(412)을 구조화하지 않고, 제 4 SiO2층(413)이 디포짓되고, 짧은 CMP-단계에 의해 평탄화된다. 따라서 이미 상기된 프로세스 순서와 같이, 제 4 SiO2층(413)은 제 2 Si3N4층(412)에 대해 선택적으로, 제 2 Si3N4층(412)은 층(411)의 SiO2-스페이서 및 제 2 SiO2층(43)에 대해 선택적으로 구조화된다. 모든 추가 프로세스 단계는 이미 상기된 프로세스 순서와 동일하다.
이러한 프로세스 변형은 하기의 장점을 가진다 : 첫 번째, 포토리소그래피식 구조화 층이 절약된다. 두 번째, 셀 필드(Z) 및 주변 장치(P)의 제 1 금속 증착면(22)내의 제 1 라인(21)이 Si3N4층(413)에 의해 완전히 커버링되고, 이로 인해, 제 1 TaN/Ta-층(45)과 관련하여, Cu 및 다른 이동성 원소(예컨대 Ag)의 제 1 라인(21)으로부터 인접한 SiO2층(43,412)으로의 확산 및 상기 층의 열화가 방지된다. 세 번째, 제 2 트렌치(415)가 구조화되는 동안 기억 소자 에지의 노출 및 상기 기억 소자의 전기 분류(shunt)가 확실히 방지된다.
기억 셀 장치의 셀 필드에, 스트립형의 평행하게 서로 진행하는 제 1 라인(51) 및 제 2 라인(52)이 배치된다. 마찬가지로 제 2 라인(52)은 스트립형이고, 서로 평행하게 진행한다. 제 2 라인(52)은 제 1 라인(51)과 교차된다. 하나의 제 1 라인(51)과 하나의 제 2 라인(52) 사이의 교차 영역에 각각 하나의 자기 저항 기억 소자(53)가 배치되고, 상기 기억 소자는 제 1 강자성 층(531), 비자성 층(532) 및 제 2 강자성 층(533)을 포함한다. 자기 저항 층(53)의 횡단면은 각각 직각형, 상당히 긴 6각형 또는 타원형이다. 가로 치수는 제 1 라인(51) 및 제 2 라인(52)의 폭과 비교될 수 있다. 제 1 강자성 층(531) 및 제 2 강자성 층(533)은 각각 3 내지 10 nm 두께를 가진다. 비자성 층(532)은 1 내지 3 nm 두께를 가진다. 제 1 강자성 층(531)은 Co를 포함한다. 비자성 층(532)은 Al2O3를 포함한다. 제 2 강자성 층(533)은 NiFe를 포함한다. 제 1 라인(51) 및 제 2 라인(52)은 각각 Cu를 포함한다(도 11 참조).
자기 저항 기억 소자(53)의 저항은 제 1 강자성 층(531) 및 제 2 강자성 층(533)의 자화 방향에 따라 좌우된다. 양 층이 서로 평행하게 자화될 경우, 저항은 반평행하게 자화될 경우보다 작다.

Claims (10)

  1. 기억 셀 장치로서,
    - 셀 필드 내에 제 1 자기 저항 기억 소자가 제공되고, 상기 제 1 자기 저항 기억 소자는 제 1 평면에서 그리드형으로 배치되고, 각각 하나의 제 1 라인과 하나의 제 2 라인 사이에 배치되고,
    - 상기 셀 필드의 주변 장치 내에는 적어도 하나의 제 1 금속 증착면, 제 2 금속 증착면 및 접촉부가 제공되고, 상기 접촉부에 의해 상기 제 1 금속 증착면과 상기 제 2 금속 증착면 사이의 국부적 도전 접속이 구현되고,
    - 상기 제 1 라인 및 상기 제 1 금속 증착면은 동일한 평면에 배치되고, 및
    - 상기 제 2 라인 및 상기 접촉부는 동일한 평면에 배치되는 것을 특징으로 하는 기억 셀 장치.
  2. 제 1항에 있어서,
    - 상기 제 1 라인 및 상기 제 1 금속 증착면은 실제로 동일한 두께를 가지고, 및
    - 상기 제 2 라인 및 상기 접촉부는 금속간 유전체에 의해 둘러싸이고, 상기 금속간 유전체에 의해 실제로 동일한 높이로 끝나는 것을 특징으로 하는 기억 셀 장치.
  3. 제 1항에 있어서,
    - 상기 셀 필드 내에 제 3 라인이 제공되고,
    - 제 2 평면 내에 제 2 자기 저항 기억 소자가 배치되고, 상기 제 2 자기 저항 기억 소자는 각각 하나의 제 2 라인과 하나의 제 3 라인 사이에 배치되고,
    - 상기 제 3 라인 및 제 2 금속 증착면은 동일한 평면에 배치되는 것을 특징으로 하는 기억 셀 장치.
  4. 제 3항에 있어서,
    - 상기 제 1 라인 및 제 2 금속 증착면이 실제로 동일한 두께를 가지고,
    - 상기 제 2 라인 및 상기 접촉부가 금속간 유전체에 의해 둘러싸이고, 상기 금속간 유전체에 의해 실제로 동일한 높이로 끝나고,
    - 상기 제 3 라인 및 상기 제 2 금속 증착면이 실제로 동일한 두께를 가지는 것을 특징으로 하는 기억 셀 장치.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    - 상기 자기 저항 기억 소자가 각각 하나의 제 1 강자성 층, 비자성 층 및 제 2 강자성 층을 포함하고,
    - 상기 제 1 강자성 층 및 제 2 강자성 층이 Fe,Ni,Co,Cr,Mn,Gd 및/또는 Dy를 포함하고, 각각 2 nm 내지 20 nm 범위의 두께를 가지고, 및
    - 상기 비자성 층은 Al2O3,NiO,HfO2,TiO2,NbO,SiO2,Cu,Au,Ag 및/또는 Al 을 포함하고, 1 nm 내지 5 nm 의 두께를 가지는 것을 특징으로 하는 기억 셀 장치.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    - 상기 라인들이 셀 필드 내에서 Al,Cu,W 또는 규화물을 포함하고,
    - 상기 제 1 라인과 상기 제 1 자기 저항 기억 소자 사이에, 상기 제 1 자기 저항 기억 소자와 상기 제 2 라인 사이에, 상기 제 2 라인과 상기 제 2 자기 저항 기억 소자 사이에 및/또는 상기 제 2 자기 저항 기억 소자와 상기 제 3 라인 사이에 각각 하나의 확산 배리어가 제공되는 것을 특징으로 하는 기억 셀 장치.
  7. 기억 셀 장치를 제조하기 위한 방법에 있어서,
    - 반도체 기판의 주표면 상에, 제 1 도전 층의 디포짓 및 구조화에 의해 셀 필드 내에 제 1 라인이 형성되고, 주변 장치 내에는 제 1 금속 증착면이 형성되는 단계,
    - 상기 셀 필드 내에, 각각 하나의 제 1 라인과 접속된 제 1 자기 저항 기억 소자가 형성되는 단계,
    - 제 2 도전 층의 디포짓 및 구조화에 의해, 셀 필드 내에는 상기 제 1 자기 저항 기억 소자와 접속된 제 2 라인이 형성되고, 주변 장치 내에 상기 제 1 금속 증착면과 접속된 접촉부가 형성되는 단계,
    - 제 3 도전 층의 디포짓 및 구조화에 의해, 주변 장치 내에 상기 접촉부와 접속된 제 2 금속 증착면이 형성되는 단계를 포함하는 것을 특징으로 하는 기억 셀 장치 제조 방법.
  8. 제 7항에 있어서,
    - 상기 반도체 기판의 주표면에 하나의 제 1 절연 층이 형성되는 단계,
    - 상기 제 1 절연 층 내에는 제 1 트렌치가 형성되고, 그 구조적 형태는 제 1 라인 및 제 1 금속 증착면의 구조적 형태에 상응하는 단계,
    - 상기 제 1 라인 및 상기 제 1 금속 증착면의 형성을 위해, 상기 제 1 트렌치는 제 1 도전 층으로 채워지고, 상기 제 1 도전 층이 평탄화됨으로써, 제 1 절연 층의 표면이 노출되는 단계,
    - 상기 제 1 자기 저항 기억 소자의 형성 이후에, 제 2 절연 층이 형성되고, 상기 제 2 절연 층 내에 제 2 트렌치가 형성되고, 그 구조적 형태는 상기 제 2 라인 및 상기 접촉부의 구조적 형태에 상응하는 단계,
    - 상기 제 2 라인 및 상기 접촉부의 형성을 위해, 상기 제 2 트렌치가 제 2 도전 층으로 채워지고, 상기 제 2 도전 층이 평탄화됨으로써, 제 2 절연 층의 표면이 노출되는 단계,
    - 제 3 절연 층이 형성되고, 상기 제 3 절연 층 내에 제 3 트렌치가 형성되고, 그 구조적 형태는 상기 제 2 금속 증착면의 구조적 형태에 상응하는 단계,
    - 상기 제 2 금속 증착면의 형성을 위해, 상기 제 3 트렌치가 제 3 도전 층으로 채워지고, 상기 제 3 도전 층이 평탄화됨으로써, 상기 제 3 절연 층의 표면이 노출되는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 7항에 있어서,
    - 상기 제 2 라인 및 상기 접촉부의 형성 이후에, 각각 하나의 제 2 라인과 접속된 제 2 자기 저항 기억 소자가 형성되는 단계,
    - 상기 셀 필드 내에 제 3 도전 층이 구조화되는 경우, 상기 제 2 자기 저항 소자와 접속된 제 2 라인이 형성되는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9항에 있어서,
    - 상기 반도체 기판의 주표면에 하나의 제 1 절연 층이 형성되고, 상기 제 1 절연 층 내에 제 1 트렌치가 형성되고, 그 구조적 형태는 상기 제 1 라인 및 상기 제 1 금속 증착면의 구조적 형태에 상응하는 단계,
    - 상기 제 1 라인 및 상기 제 1 금속 증착면의 형성을 위해, 상기 제 1 트렌치는 제 1 도전 층으로 채워지고, 상기 제 1 도전 층이 평탄화됨으로써, 제 1 절연 층의 표면이 노출되는 단계,
    - 상기 제 1 자기 저항 소자의 형성 이후에, 제 2 절연 층이 형성되고, 상기 제 2 절연 층 내에 제 2 트렌치가 형성되고, 그 구조적 형태는 상기 제 2 라인 및 상기 접촉부의 구조적 형태에 상응하는 단계,
    - 상기 제 2 라인 및 상기 접촉부의 형성을 위해, 상기 제 2 트렌치가 제 2도전 층으로 채워지고, 상기 제 2 도전 층이 평탄화됨으로써, 제 2 절연 층의 표면이 노출되는 단계,
    - 상기 제 2 자기 저항 기억 소자의 형성 이후에 제 3 절연 층이 형성되고, 상기 제 3 절연 층 내에 제 3 트렌치가 형성되고, 그 구조적 형태는 상기 제 3 라인 및 상기 제 2 금속 증착면의 구조적 형태에 상응하는 단계,
    - 상기 제 3 라인 및 상기 제 2 금속 증착면의 형성을 위해, 상기 제 3 트렌치가 제 3 도전 층으로 채워지고, 상기 제 3 도전 층이 평탄화됨으로써, 상기 제 3 절연 층의 표면이 노출되는 단계를 포함하는 것을 특징으로 하는 방법.
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