KR20040005640A - 자기 메모리 장치 및 그 제조 방법 - Google Patents

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소니 가부시끼 가이샤
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Abstract

입체 교차로 식으로 기입 워드라인(제1 상호접속) 및 비트라인(제2 상호접속)이 교차하는 영역 내에, 상기 기입 워드라인 및 비트라인간의 접속을 수립하는 터널 자기 저항 소자가 제공되는 자기 메모리 장치가 개시된다. 이 자기 메모리 장치는, 기입 워드라인으로부터 절연되며, 상기 기입 워드라인보다 낮은 제2 랜딩 패드(상호접속)와 터널 자기 저항 소자간의 접속을 수립하도록 기입 워드라인을 관통하여 연장되는 관통 홀과, 터널 자기 저항 소자와 제2 랜딩 패드간 접속을 수립하도록 측벽 장벽막을 통해 관통 홀 내에 형성되는 콘택을 포함한다.

Description

자기 메모리 장치 및 그 제조 방법{MAGNETIC MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 자기 메모리 장치 및 자기 메모리 장치를 제조하는 방법에 관한 것이다. 특히, 본 발명은 터널 자기 저항 소자를 형성하는 강자성 물질들의 스핀 방향들이 평행 또는 반평행(antiparallel)한지 여부에 따른 저항변화를 이용함으로써 정보를 저장하는 비휘발성 자기 메모리 장치에 관한 것이다. 본 발명은 또한 비휘발성 자기 메모리 장치를 제조하는 방법에 관한 것이다.
정보 통신 장치들, 특히 이동 단말기들과 같은 개인용의 소형 장치들의 현저한 보급으로, 이들 장치들의 메모리 장치들, 논리 소자들 및 그 외 구성요소들에 대해 보다 높은 집적 레벨들, 보다 빠른 속도 및 보다 낮은 전력 소비를 포함한 고성능의 요구가 있어왔다. 특히, 비휘발성 메모리는 유비쿼터스 네트워킹(ubiquitous networking) 기술 시대의 요구를 충족시키는 것을 목표로 하는 필요 불가결한 장치로서 보여진다.
예를 들어, 전력이 감소되거나, 이상(abnormality)이 발생하거나, 혹은 어떤 류의 문제로 인해 서버 혹은 네트워크에의 접속 차단이 발생하여도, 비휘발성 메모리는 개인의 귀중한 정보를 보호할 수 있을 것이다. 따라서, 하드 디스크들 혹은 광학 디스크들이 이들 장치들 내 가동(movable) 부품들의 존재로 인한 소형화에의본질적인 한계에 직면함에 따라, 보다 밀도가 높고 보다 큰 용량의 비휘발성 메모리에의 접근이 상기 장치들을 대체하는 기술로서 점점 중요해지고 있다.
또한, 최근의 이동장치들은 (대기모드에서 불필요한 회로들을 차단 상태에 두는 방식으로) 가능한 한 전력 소비를 억제하도록 설계되어 왔다. 그러나, 고속 네트워크 메모리 및 대용량 기억 메모리를 결합한 비휘발성 메모리가 달성된다면, 전력 소비의 낭비와 메모리 용량의 낭비가 감소될 수도 있다. 또한, 보다 고속 및 큰 용량의 비휘발성 메모리의 실현은 거의 전력이 인가되는 순간에 기동(startup)할 수 있게 하는 소위 인스탄트-온(instant-on) 기능을 제공할 수 있다.
비휘발성 메모리의 예로는, 반도체를 사용한 플래시 메모리, 강유전 물질을 사용한 FRAM(강유전 랜덤 액세스 메모리)등이 있다. 그러나, 플래시 메모리는 μ(마이크로) 초 정도의 낮은 기입속도로 인해 기입동작이 느리다는 문제가 있다. 현 FRAM에 있어서의 문제는 정보가 소거될 수 있는 횟수가 1012내지 1014의 범위로 제한되어 있어 내구성(endurance)이 FRAM을 정적 랜덤 액세스 메모리 혹은 동적 랜덤 액세스 메모리로 완전히 대체하기에는 충분하지 않을 정도로 낮게 된다는 것이다. 또한 FRAM은 강유전 정전용량을 에칭에 의해 제조하기가 곤란하다는 문제가 있다.
이러한 결점들이 없는 비휘발성 메모리의 후보로서 주목을 끄는 메모리가 MRAM(Magnetic Random Access Memory; 자기 랜덤 액세스 메모리)라 하는 자기 메모리이다. 초기의 MRAM들은 AMR(Anisotropic Magneto Resistive; 이방성 자기 저항) 효과 및/또는 GMR(Giant Magneto Resistance; 거대 자기 저항) 효과로 실현되는 스핀 밸브(spin valve)에 근거한 유형의 것이다. AMR 효과는 J. M. Daughton에 의한, "Thin Solid Films" Vol. 216(1992), 162 내지 168 페이지에 보고되어 있다. GMR 효과는 D.D. Tang 등에 의한, "IEDM Technical Digest"(1997), 995 내지 997 페이지에 보고되어 있다. 그러나, MRAM은, 로드가 걸린(loaded) 메모리 셀 저항은 10Ω 내지 100Ω 정도로 낮기 때문에, 판독시 비트당 전력 소비가 높아서 대용량을 확보하기가 어렵다는 문제가 있었다.
또한, R. Meservey 등에 의한 "Physics Reports" Vol. 238(1994), 214 내지 217 페이지에 보고된 바와 같이, TMR(터널 자기 저항) 효과는 저항 변화율이 실온에서 1% 내지 2%의 범위까지인 한계를 가졌다. 그러나, T. Miyazaki 등에 의한 "J. Magnetism & Magnetic Material" Vol. 139(1995), L 231에 보고된 바와 같이, TMR 효과로 20%에 가까울 만큼 높은 저항 변화율이 달성될 수 있음이 입증되었다. 따라서, TMR 효과로 실현된 MRAM은 많은 관심을 끌었다.
MRAM은 높은 집적 레벨을 쉽게 확보하기에 충분할 만큼 구조가 단순하다. 또한, MRAM은 자기 모멘트 회전으로 정보를 저장하는 것이므로, 보다 많은 횟수로 재기입할 수 있을 것으로 예상된다. 액세스 시간 면에서도, MRAM은 또한 상당한 고속 액세스가 가능할 것으로 예상된다. 구체적으로, 100MHz 속도의 MRAM의 액세스(accessibility)가 R. Scheuerlein 등에 의한, "ISSCC Degest of Technical Papers"(2000년 2월), 128 내지 120 페이지에 이미 보고되어 있다.
하나의 스위칭 소자와 하나의 TMR 소자(1T1J 구조)로 구성된 종래 유형의 MRAM이 종래 유형의 MRAM의 개략적 구성의 단면도를 도시한 도 30을 참조하여 기술될 것이다. 도 30에는, 스위칭 소자로서 MOS 트랜지스터를 사용한 예시적인 MRAM이 도시되어 있다.
도 30에 도시한 바와 같이, 실리콘 기판(21)은 그 위에 스위칭 소자용 MOS 트랜지스터(24)를 구비한다. TMR(Tunneling Magneto Resistance; 터널링 자기 저항) 소자(13)의 추출 전극(extraction electrode; 137)의 한쪽 끝은, 상향 순서로 적층된 콘택(30), 제1 랜딩(landing) 패드(31), 콘택(32), 제2 랜딩 패드(33), 콘택(34), 제3 랜딩 패드(35) 및 콘택(36)을 통해 MOS 트랜지스터(24)의 한 확산층(28)에 접속된다. 추출 전극(137)의 다른쪽 끝은 TMR 소자(13)의 반강자성층(131)에 접속된다. 추출 전극(137)은 예를 들면 도전물질로 형성되며, 후술하는 반강자성층(131)은 추출전극으로서 사용된다. 대안으로, 추출 전극은 반강자성층(131)의 일부일 수도 있다.
센스라인(15)은 텅스텐 플러그를 포함하는 콘택(29)을 통해 MOS 트랜지스터(24)의 다른 확산층(27)에 접속된다.
TMR 소자(13)는 고정 자화층(132)을 형성하는 강자성층과 비교적 용이한 자화 스피닝을 제공하는 기억(storage)층(134)을 형성하는 강자성층 사이에 터널 장벽층(133)을 개재하여 구성된다. TMR 소자(13)는 또한 고정 자화층(132)의 아래쪽 면에 접촉한 반강자성층(131)을 구비한다. TMR 소자(13)는 기억층(134) 상에 적층된 캡 층(135) 및 전극층(136)을 또한 구비하며, 비트라인(12)은 전극층(136)에 접속된다. 기입 워드라인(11)은 제4 절연체막(44)을 관통하여 TMR 소자(13)의 추출전극(137) 밑에 제공된다. 기입 워드라인(11) 및 비트라인(12)은 이들 사이에 TMR소자(13)가 개재하여 입체 교차로 식으로 교차한다.
기억층(134) 및 고정 자화층(132)은 예를 들면, 니켈, 철, 코발트와, 니켈, 철 및 코발트 중 적어도 둘을 포함하는 합금 및 위의 합금들을 주로 함유하는 강자성 물질로 형성된다. 고정 자화층(132)은 반강자성층(131)과 접촉하여 있으므로, 고정 자화층(132)과 반강자성층(131) 사이에 층간 교환 커플링(interlayr exchange coupling)으로 인해 고정 자화층(132)은 강한 일방향성 자기 이방성을 갖게 된다.
반강자성층(131)은 예를 들면 철-망간 합금, 니켈-망간 합금, 백금-망간 합금, 이리듐-망간 합금, 로듐-망간 합금, 산화 코발트 및 산화 니켈 중 하나로 형성될 수 있다.
터널 장벽층(133)은 예를 들면 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 질화 알루미늄, 질화 마그네슘, 질화 실리콘, 알루미늄 옥시나이트라이드, 마그네슘 옥시나이트라이드, 및 실리콘 옥시나이트라드와 같은 절연체 물질을 포함한다. 터널 장벽층(133)은 기억층(134)과 고정 자화층(132) 간의 자기결합(magnetic bond)을 끊으면서 터널 전류를 수송하는 역할을 행한다. 이들 자기막들 및 도전막들은 통상 스퍼터링 방법을 사용하여 형성된다. 터널 장벽층(133)은 스퍼터링에 의해 형성된 금속막의 산화, 질화 혹은 옥시나이트라이드화(oxy-nitridation)에 의해 얻어질 수 있다.
또한, 캡 층(135)은 이를테면, TMR 소자(13)를 다른 TMR 소자(13)에 접속하는 상호접속과 캡 층(135) 간의 상호 확산의 방지와, 접촉 저항의 감소와 기억층(134)의 산화방지와 같은 기능들을 제공한다. 통상, 캡 층(135)은 이를테면구리, 질화탄탈, 탄탈 및 질화티탄과 같은 물질로 형성된다.
전술한 자기 메모리 장치의 동작을 다음에 기술한다. TMR 소자(13)에서, 정보는 자기 저항 효과에 기인한 터널 전류의 변화를 검출함으로써 판독되는데, 자기 저항 효과는 고정 자화층(132)에 대한 기억층(134)의 자화 방위에 달려있다.
TMR 소자(13)에 데이터를 기입하는 한 방법은 비트라인(12) 및 기입 워드라인(11)에 전류를 인가함으로써 발생되는 결과적인 자계로 기억층(134)의 자화 방위를 변경함으로써 "1" 혹은 "0"을 기억하는 것이다. 한편, TMR 소자(13)로부터의 정보 독출은 자기 저항 효과에 기인한 터널 전류의 변화를 검출함으로써 수행된다. 기억층(134) 및 고정 자화층(132)의 자화 방위들이 평행할 때, 저항은 낮은 것으로 취해진다(저 저항은 예를 들면 "0"으로서 정의될 것이다.) 반면, 기억층(134) 및 고정 자화층(132)의 자화 방위가 반평행할 때, 저항은 높은 것으로 취해진다(고 저항은 예를 들면 "1"로서 정의될 것이다).
기억층(134)의 연축(easy axis) 자계(HEA)는 비트라인(12)을 흐르는 전류에 의해 발생되는 반면, 기억층(134)의 경축(hard axis) 자계(HHA)는 기입 워드라인(11)을 흐르는 전류에 의해 발생된다.
도 31에 도시한 별 모양의 곡선은 발생된 연축 자계(HEA)와 발생된 경축 자계(HHA)에 의해 기억층내 자화 방위의 반전된 임계 값을 나타낸다. 별 모양의 곡선의 바깥쪽의 부분들(A, B)과 등가인 결과적인 자계 벡터가 발생될 때, 자계반전이 발생하는데, 이것이 데이터가 기억될 수 있게 한다. 별 모양의 곡선의 안쪽의부분(C)과 등가인 결과적인 자계 벡터는 셀의 전류 쌍안정 상태들 중 한 상태로부터의 셀의 반전을 전혀 야기시키기 않는다. 또한, 워드라인 및 비트라인으로부터 개별적으로 발생된 자계들은 전류가 흐르고 있는 워드라인과 비트라인 간 교점의 셀 이외의 셀들에도 가해진다. 이에 따라, 발생된 자계들이 일방향 반전된 자계(HK)(혹은 영역(B) 내의)보다 더 강할 때, 교점의 셀 이외의 셀들의 자화 방위들도 반전된다. 따라서, 선택된 셀에 정보의 선택적 기입은 결과적인 자계가 사선으로 나타낸 영역(A) 내에 가해질 때만 가능해진다.
전술한 바와 같이, MRAM은 비트라인들과 기입 워드라인들로 구성된 격자의 교점들에 놓인 메모리 셀들의 어레이로 구성된다. MRAM의 경우, 기입 워드라인 및 비트라인으로 얻어질 수 있는 별 모양의 자화반전 특성은, 전형적으로 개개의 메모리 셀들에 선택적으로 정보를 기억시키는데 이용된다.
단일의 기억 영역에서의 결과적인 자화는 단일 기억 영역에 각각 인가되는 연축 자계(HEA)와 경축 자계(HHA) 내 벡터들의 결합방법에 따라 결정된다. 비트라인을 흐르는 전류는 연축 자계(HEA)를 셀들에 인가하는 반면, 기입 워드라인을 흐르는 전류는 경축 자계(HHA)를 셀들에 인가한다.
두 개의 주된 유형들의 MRAM들이 있다. 하나는 도 30을 참조하여 전술한 바와 같은 하나의 스위칭 소자와 TMR 소자로 구성된(1T1J 구성) MRAM이다. 다른 하나는 도 32에 도시한 바와 같은 공지된 교차점 MRAM(cross-point MRAM)이다.
도 32에 도시한 바와 같이, 교차점 MRAM(301)은 TMR 소자(313) 및 pn-접합다이오드(314)가 입체 교차로 식으로 교차하는 기입 워드라인(311)과 비트라인(312) 사이에 개재되는 구성에 의해 얻어질 수 있다. TMR 소자(313)는 두 개의 강자성층들(332, 334) 사이에 개재된 터널 장벽층(333)으로 구성되며, 또한 하나의 강자성층(332)에 접속된 반강자성층(331)을 구비한다. pn-접합 다이오드(314)는 반강자성층(331)에 인접하여 위치하고, 함께 접속된 n 개의 층들로 구성된다.
도 33에 도시된 바와 같이, 설계 규칙을 충족하도록 배열된 각각의 기입 워드 라인(311)과 각각의 비트 라인(312)의 라인 폭(혹은 라인 간격)의 최소 크기를 F라 하자. 그러면, 4F2정도의 셀 면적에서 교차점 MRAM(301)이 얻어질 수 있을 것이다. 교차점 MRAM은 각 TMR 소자(313)마다 스위칭 소자를 전혀 필요로 하지 않으므로, 액세스 속도는 낮아도 대 용량을 보장하는 메모리를 제공한다.
한편, 도 30에 도시한 바와 같은 하나의 스위칭 소자와 하나의 TMR 소자(1T1J 구조)로 구성된 MRAM 셀 또는 전술한 MRAM 셀의 2개의 스위칭 소자들과 2개의 TMR 소자들(2T2J 구조)로 상보적 방식으로 실현한 MRAM 셀은 기입 워드라인과 비트라인의 두 교차하는 라인들 중에서, 기입 워드라인을 TMR 소자로부터 전기적으로 절연시켜 구성될 것이다. 이에 따라, TMR 소자의 고정 자화층은 TMR 소자 바로 밑에 놓인 기입 워드라인을 우회하도록, 추출전극, 접촉 홀 및 그 외의 것들을 제공함으로써 스위칭 소자용 MOS 트랜지스터의 확산층에 접속될 필요가 있다.
하나의 스위칭 소자와 하나의 TMR 소자로 구성된 MRAM에서, 설계 규칙을 충족하도록 배열된 각각의 기입 워드라인(11)과 각각의 비트라인(12)의 라인 폭(혹은 라인 간격)의 최소 크기를 F라 하였을 때, 셀 크기에 제한이 있다. 구체적으로 셀 구성에 필요한 최소 길이는, 기입 워드라인(11)과 비트라인(12) 사이의 영역에 TMR 소자(13)와, 비트라인(12)과 스위칭 소자용 트랜지스터의 확산층(도시생략) 간 접속을 수립할 콘택(C)이 제공되어야 하는 이유로, 도 34에 도시한 바와 같이, 비트라인들(12)의 어레이에 평행한 방향으로 4F와, 기입 워드라인들(11)의 어레이에 평행한 방향으로 2F로 제한된다. 이에 따라, 8F2미만 정도로 작은 셀 면적을 얻기 어렵다. 도 34에 도시한 전술한 구성의 MRAM의 스위칭 소자용 트랜지스터는 각 기입 워드라인(11)의 아래쪽 측면상에 놓인 게이트 전극(24)을 구비하고 있음을 유의해야 한다.
전술한 바와 같이, 1 스위칭 소자-1 TMR 소자 유형의 MRAM은 전술한 교차점 MRAM보다 액세스 속도가 낮지는 않을지라도 이 교차점 MRAM보다 반이상 메모리 셀 어레이의 집적도가 낮다는 문제가 있다. 따라서, 1 스위칭 소자-1 TMR 소자 유형의 MRAM으로서, 종래의 1 스위칭 소자-1 TMR 소자 유형의 MRAM과 유사한 액세스 속도가 유지되고, 교차점 MRAM과 동일한 셀 면적을 얻을 수 있을 정도의 높은 집적도를 달성할 수 있는 1 스위칭 소자-1 TMR 소자 유형의 MRAM이 필요하다.
본 발명은 전술한 문제점들에 비추어 된 것으로, 본 발명의 바람직한 실시예에 따라서, 자기 메모리 장치 및 자기 메모리 장치를 제조하는 방법이 제공된다.
도 1은 본 발명의 바람직한 실시예에 따른 자기 메모리 장치의 제1 바람직한 실시예의 개략적 구성의 단면도.
도 2는 자화를 반전함에 있어 TMR 소자와 관통 홀 간 전위(dislocation) 량과 TMR 소자의 기억 층에 필요한 전류와의 관계를 도시한 것으로, 도 2a는 기입 워드라인, TMR 소자 및 관통 홀 간의 관계를 도시한 평면도이고, 도 2b는 도 2a의 A-A선을 따라 취한 부분 단면도이고, 도 2c 및 도 2d는 자화를 반전함에 있어 TMR 소자와 관통 홀간의 전위량과 TMR 소자의 기억 층에 필요한 전류와의 관계를 도시한 그래프들.
도 3은 본 발명의 바람직한 실시예에 따른 자기 메모리 장치의 제2 바람직한 실시예를 도시한 것으로, 도 3a는 레이아웃도이고, 도 3b는 도 3a의 A-A 선을 따라 취한 단면도.
도 4는 본 발명의 바람직한 실시예에 따른 자기 메모리 장치의 제2 바람직한 실시예에서 기입 워드라인의 변형예를 도시한 레이아웃도.
도 5는 본 발명의 바람직한 실시예에 따른 자기 메모리 장치에서 관통 홀의 변형예를 도시한 레이아웃도.
도 6은 본 발명의 바람직한 실시예에 따른 자기 메모리 장치의 제3 바람직한 실시예의 개략적 구성의 단면도.
도 7은 제1 바람직한 실시예에 따른 자기 메모리 장치의 기입 워드라인으로부터 발생된 갈바노 자계의 분포에 관한 시뮬레이션 결과를 도시한 개략적 구성의 단면도.
도 8은 자기 메모리 장치의 기입 워드라인에서 발생된 갈바노 자계의 분포에 관한 시뮬레이션의 결과와 함께, 본 발명의 바람직한 실시예에 따른 자기 메모리 장치의 제4 바람직한 실시예의 개략적 구성의 단면도.
도 9는 자기 메모리 장치의 기입 워드라인에서 발생된 갈바노 자계의 분포에 관한 시뮬레이션의 결과와 함께, 종래 구조의 MRAM 셀에서 기입 워드라인과 이의 주변의 구조의 개략적 구성의 단면도.
도 10은 종래 구조의 MRAM 셀에서 기입 워드라인과 이의 주변의 구조의 개략적 구성의 단면도 및 비교예 2에 따른 기입 워드라인 주위에 발생된 갈바노 자계의 분포에 관한 시뮬레이션의 결과를 도시한 도면.
도 11은 제1 및 제2 바람직한 실시예들 및 비교예들 1 및 2에 따른 자기 메모리 장치에 관하여, 자화 방위에 평행한 방향으로 어레이에서 자화반전에 필요한 비트 라인 전류가 기입 워드라인 전류에 어떻게 의존되는가를 도시한 것으로 특히 연축 자계를 인가하는 전류와 경축 자계를 인가하는 전류 간 관계를 도시한 도면.
도 12는 본 발명의 제5 바람직한 실시예에 따른 자기 메모리 장치의 개략적 구성의 단면도.
도 13은 본 발명의 제6 바람직한 실시예에 따른 자기 메모리 장치의 개략적 구성의 단면도.
도 14는 본 발명의 제7 바람직한 실시예에 따른 자기 메모리 장치의 개략적 구성의 단면도.
도 15는 본 발명의 제8 바람직한 실시예에 따른 자기 메모리 장치의 개략적 구성의 단면도.
도 16은 본 발명의 제9 바람직한 실시예에 따른 자기 메모리 장치의 개략적 구성의 단면도.
도 17은 본 발명의 제10 바람직한 실시예에 따른 자기 메모리 장치의 개략적 구성의 단면도.
도 18은 본 발명의 제11 바람직한 실시예에 따른 자기 메모리 장치의 개략적 구성의 단면도.
도 19는 본 발명의 제12 바람직한 실시예에 따른 자기 메모리 장치의 개략적 구성의 단면도.
도 20a 내지 도 20c는 본 발명의 바람직한 실시예에 따른 자기 메모리 장치를 제조하기 위한 제1 방법의 단계들을 도시한 단면도.
도 21a 내지 도 21c는 본 발명의 제1 바람직한 실시예에 따른 자기 메모리 장치를 제조하기 위한 방법의 단계들을 도시한 단면도.
도 22a 내지 도 22c는 본 발명의 바람직한 실시예에 따른 자기 메모리 장치를 제조하기 위한 제1 방법의 단계들을 도시한 단면도.
도 23a 내지 도 23c는 본 발명의 바람직한 실시예에 따른 자기 메모리 장치를 제조하기 위한 제1 방법의 제2 바람직한 실시예의 단계들을 도시한 단면도.
도 24a 내지 도 24d는 본 발명의 바람직한 실시예에 따른 자기 메모리 장치를 제조하기 위한 제2 방법의 제1 예의 단계들을 도시한 단면도.
도 25a 내지 도 25c는 본 발명의 바람직한 실시예에 따른 자기 메모리 장치를 제조하기 위한 제2 방법의 제1 예의 단계들을 도시한 단면도.
도 26a 내지 도 26d는 본 발명의 바람직한 실시예에 따른 자기 메모리 장치를 제조하기 위한 제3 방법의 예의 단계들을 도시한 단면도.
도 27a 내지 도 27d는 본 발명의 바람직한 실시예에 따른 자기 메모리 장치를 제조하기 위한 제4 방법의 예의 단계들을 도시한 단면도.
도 28a 내지 도 28d는 본 발명의 바람직한 실시예에 따른 자기 메모리 장치를 제조하기 위한 제5 방법에 따른 예의 단계들을 도시한 단면도.
도 29a 내지 도 29c는 본 발명의 바람직한 실시예에 따른 자기 메모리 장치를 제조하기 위한 제5 방법의 바람직한 실시예의 단계들을 도시한 단면도.
도 30은 한 스위칭 소자-한 TMR 소자 유형의 종래의 MRAM의 개략적 구성의 단면도를 도시한 도면.
도 31은 연축 자계(HEA) 및 경축 자계(HHA)에 의해 기억층의 자화 방위에서 반전된 임계값을 나타내는 별 모양의 곡선의 그래프.
도 32는 종래의 교차점 MRAM의 기본 구성을 도시한 사시도.
도 33은 종래의 교차점 MRAM의 기본 구성을 도시한 레이아웃도.
도 34는 한 스위칭 소자-한 TMR 소자 유형의 종래의 MRAM의 기본 구성을 도시한 레이아웃도.
제1 상호접속, 입체 교차로 식으로 상기 제1 상호접속을 교차하는 제2 상호접속, 및 상기 제2 상호접속에 전기적으로 접속하되 상기 제1 상호접속으로부터 전기적으로 절연되도록 상기 제1 및 제2 상호접속들이 교차하는 영역 내의 강자성 물질들 사이에 터널 장벽층을 개재시켜 구성한 터널 자기 저항 소자를 포함하는 비휘발성 자기 메모리 장치로서, 정보는 강자성 물질들의 스핀 방향들이 평행한지 아니면 반평행(antiparallel)한지 여부에 따른 저항 변화를 이용하여 정보를 저장되는, 상기 비휘발성 메모리 장치에 있어서, 본 발명의 바람직한 실시예에 따른 자기 메모리 장치는, 상기 제1 상호접속으로부터 전기적으로 절연되고 상기 터널 자기 저항 소자와 상기 제1 상호접속보다 낮은 상호접속층 간에 접속을 수립하도록 상기 제1 상호접속을 통해 연장되는 관통 홀, 및 상기 제1 상호접속보다 낮은 상기 상호접속층과, 상기 제2 상호접속이 접속되는 측에 상기 터널 자기 저항 소자의 대향하는 측 간에 접속을 수립하도록 상기 관통 홀 내에 형성된 콘택을 포함한다.
전술한 자기 메모리 장치는 제1 상호접속으로부터 전기적으로 절연되고 제1 상호접속을 통해 연장되도록 제공된 관통 홀, 및 제1 상호접속보다 낮게 제공된 상호접속층과 제2 상호접속이 접속되는 측에 터널 자기 저항 소자의 대향하는 측 간에 접속을 수립하여 터널 자기 저항 소자 바로 밑에 놓이는 콘택을 제공하도록 관통 홀 내에 형성된 콘택을 구비할 수 있다. 이에 따라, 터널 자기 저항 소자와 제1 상호접속보다 낮은 상호접속층 간의 접속은 셀 영역에 할당되는 콘택 영역을 새로이 만들지 않고 터널 자기 저항 소자의 셀 영역을 이용함으로써 수립될 수 있다. 따라서, 한 스위칭 소자-한 TMR 소자 형의 종래의 MRAM과 동일한 액세스 속도가 유지되는 한 스위칭 소자 및 한 TMR 소자로 구성된 MRAM이 제공될 수 있고, 종래의 MRAM에 비해 셀 영역이 보다 감축될 수 있다. 한 스위칭 소자와 한 TMR 소자로 구성된 MRAM의 셀 영역은 교차점 MRAM의 셀 영역만큼 작게 할 수 있다.
본 발명의 제1 바람직한 실시예에 따른 자기 메모리 장치를 제조하는 방법은 절연된 표면을 갖는 기판 상에 제1 상호접속을 제조하는 단계; 상기 제1 상호접속을 피복하는 절연체막을 형성하는 단계; 상기 제1 상호접속을 통해, 상기 절연체막에서 상기 기판 상의 상호접속까지 연장되는 관통 홀을 개구하는 단계; 상기 관통 홀의 측벽 상에 측벽 장벽막을 형성하는 단계; 상기 관통 홀 내에 콘택을 형성하는 단계; 강자성 물질들 사이에 개재된 터널 장벽층으로 구성되고, 상기 콘택에 접속되는 반면, 상기 제1 상호접속으로부터는 전기적으로 절연되는 터널 자기 저항 소자를 형성하는 단계; 및 상기 터널 자기 저항 소자에 전기적으로 접속되고, 상기 터널 자기 저항 소자를 개재하여 입체 교차로 식으로 상기 제1 상호접속을 교차하는 제2 상호접속을 제조하는 단계를 포함한다.
자기 메모리 장치를 제조하는 전술한 제1 방법은 절연체막으로부터 제1 상호접속을 통해 제1 상호접속보다 낮은 기판 상의 상호접속층까지 연장되는 관통 홀을 개구하는 단계, 관통 홀의 측벽 상에 측벽 장벽막을 형성하는 단계, 및 관통 홀 내에 콘택을 형성하는 단계를 구비하여, 터널 자기 저항 소자 바로 밑에 콘택이 놓인 자기 메모리 장치를 제공할 수 있다. 이에 따라, 터널 자기 저항 소자와 다른 상호접속 간 접속은 셀 영역에 할당되는 콘택 영역을 새로이 만들지 않고 터널 자기저항 소자의 셀 영역을 이용함으로써 수립될 수 있다. 따라서, 한 스위칭 소자-한 TMR 소자 형의 종래의 MRAM과 동일한 액세스 속도가 유지되는 한 스위칭 소자 및 한 TMR 소자로 구성된 MRAM이 제공될 수 있고, 종래의 MRAM에 비해 셀 영역이 보다 감축될 수 있다. 한 스위칭 소자와 한 TMR 소자로 구성된 MRAM의 셀 영역은 교차점 MRAM의 셀 영역만큼 작게 할 수 있다.
본 발명의 제2 바람직한 실시예에 따라 자기 메모리 장치를 제조하는 방법은, 절연된 표면을 구비한 기판 상에 고 투자율 막, 제1 상호접속 층 및 절연체막을 오름차순으로 형성하는 단계; 상기 제1 상호접속층 및 상기 고 투자율 막을 통해, 상기 절연체막으로부터 상기 기판 상에 형성된 상호접속층까지 연장되는 관통 홀을 개구하는 단계; 상기 관통 홀의 측벽 상에 측벽 장벽막을 형성하는 단계; 상기 관통 홀 내에 콘택을 형성하는 단계; 상기 절연체막 상에 더미 막을 형성하는 단계; 상기 더미 막으로부터 상기 고 투자율 막에 이르는 범위의 다층막을 제1 상호접속의 형상으로 에칭하는 단계; 상기 고 투자율 막, 및 에칭에 의해 상기 제1 상호접속의 형상으로 형성된 다층구조의 측벽 상에 고 투자율 측벽을 형성함으로써 투자율 물질을 포함하는 고 투자율 측벽으로 자속 집속기를 형성하는 단계, 상기 더미 막을 제거하는 단계; 강자성 물질들 사이에 개재되고 상기 콘택에 접속된 터널 장벽층으로 구성된 터널 자기 저항 소자를 절연체막 상에 형성하는 단계; 및 상기 터널 자기 저항 소자에 전기적으로 접속되고 상기 터널 자기 저항 소자를 개재하여 입체 교차로 식으로 상기 제1 상호접속을 교차하는 제2 상호접속을 형성하는 단계를 포함한다.
자기 메모리 장치를 제조하는 전술한 제2 방법은 제1 상호접속 혹은 기입 워드라인을 통해 연장되는 관통 홀을 개구하는 단계, 및 측벽 장벽막을 통해 관통 홀 내에 콘택을 형성하는 단계를 구비할 수 있고, 이에 의해서 전술한 제1 방법과 같이, 터널 자기 저항요소 바로 밑에 콘택이 놓인 자기 메모리 장치가 제공된다. 이에 따라, 터널 자기 저항 소자와 다른 상호접속 간 접속은 셀 영역에 할당되는 콘택 영역을 새로이 만들지 않고 터널 자기 저항 소자의 셀 영역을 이용함으로써 수립될 수 있다. 따라서, 한 스위칭 소자-한 TMR 소자 형의 종래의 MRAM과 동일한 액세스 속도가 유지되는 한 스위칭 소자 및 한 TMR 소자로 구성된 MRAM이 제공될 수 있고, 종래의 MRAM에 비해 셀 영역이 보다 감축될 수 있다. 한 스위칭 소자와 한 TMR 소자로 구성된 MRAM의 셀 영역은 교차점 MRAM의 셀 영역만큼 작게 할 수 있다.
자기 메모리 장치를 제조하는 전술한 제2 방법은 제1 상호접속의 대향하는 양 측면들과 터널 자기 저항 소자에 면하는 측에 제1 상호접속의 대향하는 면을 둘러싸도록 하여 전류를 제1 상호접속에 인가할 때 발생되는 집중된 갈바노 자계가, 제1 상호접속의 대향하는 양측면들 상에 고 투자율 막이 형성된 터널 자기 저항 소자의 기억층(기록층이라고 함)에 보다 효율적으로 집중되도록 고 투자율 막의 자속 집속기를 형성하는 단계를 더 포함한다. 이에 따라, 기입에 필요한 전류를 감소시키는 것이 가능하고, 따라서 전류소비가 감소되며 전기이동(electromigration)에 대한 제1 상호접속의 수명이 증가된다. 또한, 구동 전류가 덜 필요하게 되어 전류 구동회로의 면적이 감소되고, 이에 의해서 증가된 집적 레벨이 제공된다. 또한,자계의 누설도 감소되므로, 이웃한 셀들과의 간섭이 감소된다.
본 발명의 제3 바람직한 실시예에 따른 자기 메모리 장치 제조 방법은, 절연된 표면을 구비한 기판 상에 고 투자율 막, 제1 상호접속층 및 제1 절연체막을 오름차순으로 형성하는 단계; 상기 제1 상호접속층 및 상기 고 투자율 막을 통해, 상기 제1 절연체막으로부터 상기 기판 상의 상호접속층까지 연장되는 관통 홀을 개구하는 단계; 상기 관통 홀의 측벽 상에 측벽 장벽막을 형성하는 단계; 상기 관통 홀 내에 콘택을 형성하는 단계; 상기 제1 절연체막으로부터 상기 고 투자율 막에 이르는 범위의 다층막을 제1 상호접속의 형상으로 에칭하는 단계; 에칭에 의해 상기 제1 상호접속의 형상으로 형성된 다층구조의 측벽 상에 상기 고 투자율 측벽을 형성함으로써, 상기 고 투자율 막, 및 고 투자율 물질을 포함하는 제1 고 투자율 측벽으로 자속 집속기를 형성하는 단계; 상기 제1 절연체막, 상기 콘택 및 상기 자속 집속기를 피복하는 제2 절연체막을 형성하고, 상기 자속 집속기의 단부를 노출되게 하면서, 상기 절연체막을 평탄화하는 단계; 강자성 물질들 사이에 개재되고 상기 콘택에 접속된 터널 장벽층으로 구성된 터널 자기 저항 소자를, 상기 제1 절연체막 상에 형성하는 단계; 상기 터널 자기 저항 소자의 측벽 상에 측벽 장벽막을 형성하는 단계; 상기 측벽 장벽막을 통해 상기 터널 자기 저항요소의 측벽 상에, 상기 자속 집속기에 접속된 제2 고 투자율 측벽을 형성하는 단계; 및 상기 터널 자기 저항 소자에 전기적으로 접속되고 상기 터널 자기 저항 소자를 개재하여 입체 교차로 식으로 상기 제1 상호접속을 교차하는 제2 상호접속을 형성하는 단계를 포함한다.
자기 메모리 장치를 제조하는 전술한 제3 방법은, 제1 상호접속 혹은 기입워드라인, 자속 집속기 및 그 외의 것들을 통해 연장되는 관통 홀을 개구하는 단계, 및 측벽 장벽막을 통해 관통 홀 내에 콘택을 형성하는 단계를 포함하고, 이에 의해 전술한 제1 방법과 유사한 방식으로 콘택 상에 터널 자기 저항 소자가 놓인 자기 메모리 장치를 제공한다. 이에 따라, 터널 자기 저항 소자와 다른 상호접속 간 접속은 셀 영역에 할당되는 콘택 영역을 새로이 만들지 않고 터널 자기 저항 소자의 셀 영역을 이용함으로써 수립될 수 있다. 따라서, 한 스위칭 소자-한 TMR 소자 형의 종래의 MRAM과 동일한 액세스 속도가 유지되는 한 스위칭 소자 및 한 TMR 소자로 구성된 MRAM이 제공될 수 있고, 종래의 MRAM에 비해 셀 영역이 보다 감축될 수 있다. 한 스위칭 소자와 한 TMR 소자로 구성된 MRAM의 셀 영역은 교차점 MRAM의 셀 영역만큼 작게 할 수 있다.
자기 메모리 장치를 제조하는 전술한 제3 방법은, 제1 상호접속의 대향하는 양 측면들과 터널 자기 저항 소자에 면하는 측에 제1 상호접속의 대향하는 면을 둘러싸도록 고 투자율의 자속 집속기를 형성하는 단계를 더 포함하고, 따라서 전류를 제1 상호접속에 인가할 때 발생되는 갈바노 자계가, 제1 상호접속의 대향하는 양측면들 상에 형성된 고 투자율 막에 의해 터널 자기 저항요소의 기억층(기록층이라고 함)에 효율적으로 집중된다. 이에 따라, 기입에 필요한 전류를 감소시키는 것이 가능하고, 따라서 전류소비가 감소되며 전기이동에 대한 제1 상호접속의 수명이 증가된다. 또한, 구동 전류가 덜 필요하게 되어 전류 구동회로의 면적이 감소되고, 이에 의해서 증가된 집적 레벨이 제공된다. 또한, 자계의 누설도 감소되므로, 이웃한 셀들과의 간섭이 감소된다.
본 발명의 제4 바람직한 실시예에 따른 자기 메모리 장치를 제조하는 방법은, 절연된 표면을 구비한 기판 상에 제1 상호접속을 형성하는 단계; 상기 제1 상호접속을 피복하는 제1 절연체막을 형성하는 단계; 상기 제1 절연체막 상에 고 투자율 막 및 제2 절연체 막을 오름차순으로 형성하는 단계; 상기 고 투자율막, 상기 제1 절연체막 및 상기 제1 상호접속을 통해 상기 제2 절연체막으로부터 상기 기판 상의 상호접속층까지 연장되는 관통 홀을 개구하는 단계; 상기 관통 홀의 측벽 상에 측벽 장벽막을 형성하는 단계; 상기 관통 홀 내에 콘택을 형성하는 단계; 상기 제2 절연체막 상에 더미 막을 형성하는 단계; 상기 제1 상호접속 상에 더미 막, 제2 절연체막 및 고 투자율막을 제1 상호접속의 형상으로 에칭하는 단계; 에칭에 의해 상기 제1 상호접속의 형상으로 형성된 다층구조의 측벽 상에 상기 고 투자율 측벽을 형성함으로써, 고 투자율 막과, 상기 고 투자율 물질을 포함하는 제1 고 투자율 측벽으로 자속 집속기를 형성하는 단계; 강자성 물질들 사이에 개재되고 콘택에 접속된 터널 장벽층으로 구성된 터널 자기 저항 소자를 제2 절연체막 상에 형성하는 단계; 터널 자기 저항 소자에 전기적으로 접속되고 상기 터널 자기 저항 소자를 개재하여 입체 교차로 식으로 상기 제1 상호접속을 교차하는 제2 상호접속을 형성하는 단계를 포함한다.
자기 메모리 장치를 제조하는 전술한 제4 방법은, 제1 상호접속 혹은 기입 워드라인, 자속 집속기 및 그 외의 것들을 통해 연장되는 관통 홀을 개구하는 단계, 및 측벽 장벽막을 통해 관통 홀 내에 콘택을 형성하는 단계를 포함하고, 이에 의해 전술한 제1 방법과 같이 콘택이 터널 자기 저항 소자 바로 밑에 놓인 자기 메모리 장치를 제공한다. 이에 따라, 터널 자기 저항 소자와 다른 상호접속 간 접속은 셀 영역에 할당되는 콘택 영역을 새로이 만들지 않고 터널 자기 저항 소자의 셀 영역을 이용함으로써 수립될 수 있다. 따라서, 한 스위칭 소자-한 TMR 소자 형의 종래의 MRAM과 동일한 액세스 속도가 유지되는 한 스위칭 소자 및 한 TMR 소자로 구성된 MRAM이 제공될 수 있고, 종래의 MRAM에 비해 셀 영역이 보다 감축될 수 있다. 한 스위칭 소자와 한 TMR 소자로 구성된 MRAM의 셀 영역은 교차점 MRAM의 셀 영역만큼 작게 할 수 있다.
자기 메모리 장치를 제조하는 전술한 제4 방법은 제1 상호접속의 제조 후에, 절연체막을 통해 터널 자기 저항 소자의 측벽을 따라 연장되면서, 제1 상호접속과 터널 자기 저항 소자 사이에 놓이도록 고 투자율 막의 자속 집속기를 형성하는 단계를 더 포함하고, 따라서 전류를 제1 상호접속에 인가할 때 발생되는 갈바노 자계가, 터널 자기 저항 소자의 측면의 하측 상에 형성된 자속 집속기를 통해 터널 자기 저항 소자의 기억층(기록층이라고 함)에 효율적으로 집중된다. 이에 따라, 기입에 필요한 전류를 감소시키는 것이 가능하고, 따라서 전류소비가 감소되며 전기이동에 대한 제1 상호접속의 수명이 증가된다. 또한, 구동 전류가 덜 필요하게 되어 전류 구동회로의 면적이 감소되고, 이에 의해서 증가된 집적 레벨이 제공된다. 또한, 자계의 누설도 감소되므로, 이웃한 셀들과의 간섭이 감소된다.
본 발명의 제5 바람직한 실시예에 따른 자기 메모리 장치를 제조하는 방법은 절연된 표면을 구비한 기판 상에 고 투자율 막, 제1 상호접속층 및 제1 절연체막을 오름차순으로 형성하는 단계; 상기 제1 절연체막으로부터 상기 제1 고 투자율 막에이르는 범위의 다층막을 제1 상호접속의 형상으로 에칭하는 단계; 에칭에 의해 상기 제1 상호접속의 형상으로 형성된 상기 다층구조의 측벽 상에 고 투자율 측벽을 형성함으로써, 고 투자율 물질을 포함하는 고 투자율 측벽과 상기 제1 고 투자율 막으로 제1 자속 집속기를 형성하는 단계; 상기 제1 자속 집속기 및 상기 제1 절연체막을 피복하는 제2 절연체막을 형성하는 단계; 상기 제2 절연체막 상에 제2 고 투자율 막 및 제3 절연체막을 오름차순으로 형성하는 단계; 상기 제2 고 투자율막, 상기 제2 절연체막, 상기 제1 절연체막, 상기 제1 상호접속 및 상기 제1 자속 집속기를 통해 상기 제3 절연체막으로부터 상기 기판 상의 상호접속 층까지 연장되는 관통 홀을 개구하는 단계; 상기 관통 홀의 측벽 상에 측벽 절연체막을 형성하는 단계; 상기 관통 홀 내에 콘택을 형성하는 단계; 상기 제3 절연체막 상에 더미 막을 형성하는 단계; 제1 상호접속 상의 더미 막, 제3 절연체막 및 제2 고 투자율 막을 제1 상호접속의 형상으로 에칭하는 단계; 에칭에 의해 상기 제1 상호접속의 형상으로 형성된 다층구조의 측벽 상에 상기 고 투자율 측벽을 형성함으로써, 제2 고 투자율 막과, 고 투자율 물질을 포함하는 고 투자율 측벽으로 제2 자속 집속기를 형성하는 단계; 강자성 물질들 사이에 개재되고 콘택에 접속된 터널 장벽층으로 구성된 터널 자기 저항 소자를 제3 절연체막 상에 형성하는 단계; 터널 자기 저항 소자에 전기적으로 접속되고 상기 터널 자기 저항 소자를 개재하여 입체 교차로 식으로 상기 제1 상호접속을 교차하는 제2 상호접속을 형성하는 단계를 포함한다.
자기 메모리 장치를 제조하는 전술한 제5 방법은 제1 상호접속 혹은 기입 워드라인, 자속 집속기 및 그 외의 것들을 통해 연장되는 관통 홀을 개구하는 단계,및 측벽 장벽막을 통해 관통 홀 내에 콘택을 형성하는 단계를 포함하며, 그럼으로써 콘택이 터널 자기 저항 소자 바로 밑에 놓여진 자기 메모리 장치를 제공한다. 이에 따라, 터널 자기 저항 소자와 다른 상호접속 간 접속은 셀 영역에 할당되는 콘택 영역을 새로이 만들지 않고 터널 자기 저항 소자의 셀 영역을 이용함으로써 수립될 수 있다. 따라서, 한 스위칭 소자-한 TMR 소자 형의 종래의 MRAM과 동일한 액세스 속도가 유지되는 한 스위칭 소자 및 한 TMR 소자로 구성된 MRAM이 제공될 수 있고, 종래의 MRAM에 비해 셀 영역이 보다 감축될 수 있다. 한 스위칭 소자와 한 TMR 소자로 구성된 MRAM의 셀 영역은 교차점 MRAM의 셀 영역만큼 작게 할 수 있다.
자기 메모리 장치를 제조하는 전술한 제5 방법은, 제1 상호접속의 대향하는 양 측면들과 터널 자기 저항요소에 면하는 측에 제1 상호접속의 대향하는 면을 둘러싸도록 고 투자율의 제1 자속 집속기를 형성하는 단계, 및 절연체막을 통해 터널 자기 저항 소자의 측면을 따라 연장되면서 제1 상호접속과 터널 자기 저항 소자 사이에 놓이도록 고 투자율 막의 제2 자속 집속기를 형성하는 단계를 더 포함하고, 따라서 전류를 제1 상호접속에 인가할 때 발생되는 갈바노 자계가, 제1 자속 집속기에서 제2 자속 집속기으로의 전달을 통해 터널 자기 저항 소자의 기억층(기록층이라고 함) 상에 효율적으로 집중된다. 이에 따라, 기입에 필요한 전류를 감소시키는 것이 가능하고, 따라서 전류소비가 감소되며 전기이동에 대한 제1 상호접속의 수명이 증가된다. 또한, 구동 전류가 덜 필요하게 되어 전류 구동회로의 면적이 감소되고, 이에 의해서 증가된 집적 레벨이 제공된다. 또한, 자계의 누설도 감소되므로, 이웃한 셀들과의 간섭이 감소된다.
전술한 바와 같이, 본 발명의 자기 메모리 장치는 제1 상호접속보다 낮은 상호접속층에 접속되는 콘택을 구비한다. 구체적으로, 본 발명의 자기 저항 장치의 콘택은 제1 상호접속으로부터 절연되고, 제2 상호접속이 접속되는 측에 터널 자기 저항의 대향하는 면에 접속되도록 제1 상호접속을 통해 연장된다. 결국, 터널 자기 저항 소자가 점유하는 영역 내에 콘택이 제공될 수 있다. 이에 따라, 본 발명의 자기 메모리 장치는 터널 자기 저항 소자에 접속되는 종래에 필요로 하였던 추출 상호접속 부분을 제조할 필요성을 제거하며, 그럼으로써 셀 영역에 할당된 콘택의 영역을 새로이 만들지 않고 제2 상호접속들(비트라인들)의 어레이에 평행한 방향으로 길이를 감소시킬 수 있게 된다. 구체적으로, 최소 라인을 F라 할 때, 종래의 자기 메모리 장치는 8F2이상의 크기를 갖는 셀 영역이 필요하였으나 본 발명의 자기 메모리 장치는 8F2보다 작은 셀 크기로 얻어질 수 있다. 즉, 본 발명의 자기 메모리 장치의 셀 크기는 예를 들면 4F2로 최소화된다. 이에 따라, 종래의 1스위칭 소자-1 TMR 소자 유형과 동일한 액세스 속도가 유지되고, 종래의 MRAM에 비해 셀 면적을 더욱 감소시킬 수 있는 1스위칭 소자 및 1 TMR 소자로 구성된 MRAM이 제공될 수 있다. 1 스위칭 소자 및 1 TMR 소자로 구성된 MRAM의 셀 면적은 교차점 MRAM의 셀 면적보다 작게 할 수 있다.
본 발명의 바람직한 실시예에 따른 방법으로 제조된 자기 메모리 장치는 터널 자기 저항 소자에 접속되는 종래에 필요하였던 추출 상호접속 부분을 제조할 필요성을 제거하므로, 셀 영역에 할당된 콘택의 영역을 새로이 만들지 않고 제2 상호접속들(비트라인들)의 어레이에 평행한 방향으로 길이를 감소시킬 수 있게 된다. 구체적으로, 최소 라인 폭을 F라 할 때, 종래의 자기 메모리 장치는 8F2이상의 크기를 갖는 셀 영역이 필요하였으나 본 발명의 자기 메모리 장치는 8F2보다 작은 셀 크기로 얻어질 수 있다. 즉, 본 발명의 자기 메모리 장치의 셀 크기는 예를 들면 4F2로 최소화된다. 이에 따라, 종래의 1스위칭 소자-1 TMR 소자 유형과 동일한 액세스 속도가 유지되고, 종래의 MRAM에 비해 셀 면적을 더욱 감소시킬 수 있는 1스위칭 소자 및 1 TMR 소자로 구성된 MRAM이 제공될 수 있다. 1 스위칭 소자 및 1 TMR 소자로 구성된 MRAM의 셀 면적은 교차점 MRAM의 셀 면적보다 작게 할 수 있다. 자속 집속기를 구비한 자기 메모리 장치는 전술한 효과를 마찬가지로 제공할 수 있다.
또한, 터널 자기 저항 소자에 접속되는 종래에 필요로 하였던 추출 상호접속 부분을 제조할 필요성이 없기 때문에, 터널 자기 저항 소자를 형성하는 데에 있어 단일의 에칭이 적용될 수 있다. 이에 따라, 추출 상호접속을 제조할 때 마스크 정렬 마진을 고려할 필요성이 없고, 그럼으로써 셀 영역에 더 비례적인 감축이 될 수 있다. 또한, 터널 자기 저항 소자 형성에 단일의 에칭을 적용할 수 있으므로 터널 장벽층, 고정 저화층 혹은 반강자성층에 대한 에칭 서스펜션(suspension)과 같은 에칭의 미세한 제어가 필요 없어, 에칭 공정에 대한 부담을 감소시킬 수 있다.
제1 바람직한 실시예의 개략적 구성의 단면도를 도시한 도 1을 참조하여 본 발명의 바람직한 실시예에 따른 자기 메모리 장치의 제1 바람직한 실시예를 다음에 기술한다.
도 1에 도시한 바와 같이, 반도체 기판(21)(예를 들면, p형 반도체 기판)은 이의 표면측 상에 p형 웰 영역(도시생략)을 구비한다. p형 웰 영역은 트랜지스터 제조영역을 분리하기 위한 장치 분리영역(23)을 구비하고, 장치 분리영역(23)은 예를 들면 STI(Shallow Trench Isolation; 얕은 트렌치 분리)로 형성된다. p형 웰 영역은 스위칭 소자들용의 전계효과 트랜지스터들(24, 24)을 또한 구비한다. 각각의 전계효과 트랜지스터(24)는 p형 웰 영역 상에 놓인 게이트 절연체막(25)을 통해 게이트 전극(워드라인)(26)을 구비한다. 각각의 전계효과 트랜지스터(24)는 게이트 전극(26)의 대향하는 양측 상에 놓인 p형 웰 영역 내에 확산층 영역들(예를 들면, N+ 확산층 영역들)(27, 28)을 또한 구비한다. 도 1에는, 스위칭 소자들용의 두 전계효과 트랜지스터들(24)이 단일 확산층(27)을 공유하는 구성이 도시되어 있다.
전계효과 트랜지스터들(24)은 독출을 위한 스위칭 소자들로서의 기능들을 제공한다. 전계효과 트랜지스터들(24)은 n- 혹은 p-형 전계효과 트랜지스터들로 한정되는 것은 아니며 이를테면 다이오드들 및 바이폴라 트랜지스터들과 같은 다른 스위칭 소자들이 또한 채용될 수도 있다.
전계효과 트랜지스터들(24)을 피복하는 제1 절연체막(41)이 또한 제공된다. 제1 절연체막(41)은 각각 확산층 영역들(27, 28)에 접속된 콘택들(텅스텐과 같은내화 금속을 포함하는 도전성 플러그들)(29, 30)을 구비한다. 제1 절연체막(41) 상에는 콘택(29)에 접속된 센스라인(15)과, 콘택(30)에 접속된 랜딩 패드(제1 랜딩 패드)(31) 및 그 외의 것들이 있다.
제1 절연체막(41) 상에는 또한 센스 라인(15), 제1 랜딩 패드(31) 및 그 외의 것들을 피복하는 제2 절연체막(42)이 있다. 제2 절연체막(42)은 제1 랜딩 패드(31)에 접속된 콘택(예를 들면, 텅스텐과 같은 내화 금속을 포함하는 도전성 플러그)을 구비한다. 제2 절연체막(42) 상에는 콘택(32)에 접속된 랜딩 패드(제2 랜딩 패드)(33)가 있다.
제2 절연체막(42) 상에는 제2 랜딩 패드(38) 및 그 외의 것들을 피복하는 제3 절연체막(32)이 있다. 제3 절연체막(43) 상에는 기입 워드라인(11)이 제2 랜딩 패드(33) 위를 지나도록 놓여 있다.
제3 절연체막(43) 상에는 기입 워드라인(11) 및 그 외의 것들을 피복하는 제4 절연체막(44)이 있다. 제4 절연체막(44)은 기입 워드라인(11)을 관통하여 제2 랜딩 패드(33)로 연장되는 관통 홀(61)을 구비한다.
관통 홀(61) 내에는 측벽 장벽막(62)을 관통하는 콘택(63)이 있다. 콘택(63)은 텅스텐과 같은 내화 금속을 포함하는 도전성 플러그로 형성된다. 따라서, 기입 워드라인(11) 및 콘택(63)은 측벽 장벽막(62)에 의해 서로로부터 전기적으로 절연된다.
제4 절연체막(44) 상에는 장벽 금속층(130)이 있으며, 이 장벽 금속층(130)의 상측면 상에는 기입 워드라인(11) 위에 놓인 반강자성층(131)을 구비한다. 반강자성층(131) 상에는 강자성 물질, 터널 장벽층(133) 및 자화의 비교적 용이한 스피닝을 제공하는 기억층(134)을 포함하는 고정 자화층으로 구성된 다층 구조를 구비한다. 다층 구조는 이 위에 캡 층(135)을 구비한다. 반강자성층(131)부터 캡 층(135)에 이르는 다층막은 정보 기억 소자(이하 TMR 소자라 함)(13)를 제공한다. 또한, 캡 층(135)은 이 위에 제2 상호접속을 이루는 비트라인(12)에 접속된 전극층(136)을 구비한다.
제4 절연체막(44) 상에는 TMR 소자(13) 및 그 외의 것들을 피복하는 제5 절연체막(45)이 있다. 제5 절연체막(45)의 표면을 평탄화하여, 전극층(136)의 표면이 제5 절연막(45)이 표면을 통해 외측에 노출시킨다. 제5 절연막(45) 상에는 전극층(136)의 상측면에 접촉한 비트라인(12)을 구비한다. 비트라인(12)은 기입 워드라인(11) 상에 놓이며, 이들 사이에 TMR 소자(13)를 개재하여 입체 교차로 식으로 기입 워드라인(11)을 교차한다(혹은 예를 들면 기입 워드라인(11)에 직교하여 신장한다).
TMR 소자(13)의 고정 자화층(132) 및 기억층(13)은 강자성층의 단일 층 구조일 수 있다. 대안으로, 예를 들면, 루테늄, 크롬, 금, 은 등을 포함하는 도전층이 2층 이상의 강자성층들 사이에 개재하여 적층된 다층구조가 채용될 수도 있다. 대안으로, 반강자성층(131)의 기판은 반강자성층(131)을 TMR 소자에 직렬로 접속된 스위칭 소자에 접속시키는 기판 도전층(도시생략)이 피복될 수도 있다. 대안으로, 반강자성층(131)은 기판 도전층의 기능을 가질 수도 있다.
기억층(134) 및 고정 자화층(132)은 예를 들면 니켈, 철, 코발트와, 니켈,철 및 코발트 중 적어도 둘을 포함하는 합금, 또는 위의 합금을 주로 함유하는 강자성 물질로 형성된다. 고정 자화층(132)은 반강자성층(131)에 접촉하여 있으므로, 고정 자화층(132)과 반강자성층(131) 간 층간 교환 결합으로 인해 고정 자화층(132)은 강한 일방향 자기 비등방성을 갖게 된다.
반강자성층(131)은 예를 들면 철-망간 합금, 니켈-망간 합금, 백금-망간 합금, 이리듐-망간 합금, 로듐-망간 합금, 코발트 산화물 및 니켈 산화물 중 하나로 형성될 수 있다.
터널 장벽층(133)은 예를 들면 산화알루미늄, 산화망간, 산화 실리콘, 질화 알루미늄, 질화 마그네슘, 질화 실리콘, 알루미늄 옥시나이트라이드, 마그네슘 옥시나이트라이드, 및 실리콘 옥시나이트라이드 등의 절연체 물질을 포함한다. 터널 장벽층(133)은 터널 전류를 수송하는 역할을 함과 아울러 기억층(134)과 고정 자화층(132) 간 자기결합을 끊는다. 이들 자기 막들 및 도전막들은 통상 스퍼터링 방법을 사용하여 형성된다. 터널 장벽층(133)은 스퍼터링에 의해 형성된 금속막의 산화, 질화 혹은 옥시-질화에 의해 얻어진다.
기억층(134) 상에는 캡 층(135)과 비트라인에 접속된 전극층(136)을 또한 구비한다. 캡 층(135)은 이를테면, 다른 TMR 소자(13)에 TMR 소자(13)를 접속시키는 상호접속과 캡 층(135) 간의 상호 확산의 방지, 접촉저항의 감소, 및 기억층(134)의 산화방지와 같은 기능들을 제공한다. 캡 층(135)은 통상 이를테면 구리, 질화탄탈, 탄탈 및 질화티탄과 같은 물질로 형성된다. 전극층(136)은 비트라인에 접속된 도전물질로 형성되고, 텅스텐 혹은 질화 텅스텐이 통상적으로 사용된다.
전술한 자기 메모리 장치(1)의 동작을 다음에 기술한다. TMR 소자(13)에서, 정보는 자기 저항 효과에 기인한 터널 전류의 변화를 검출함으로써 읽혀지는데, 자기 저항 효과는 고정 자화층(132)에 대한 기억층(134)의 자화 방위들에 따른다.
TMR 소자(13)에서, "1" 혹은 "0"은 비트라인(12) 및 기입 워드라인(11)에 전류를 인가함으로써 발생되는 결과적인 자계로 기억층(134)의 자화 방위를 변경시킴으로써 기억된다. 한편, 정보의 독출은 자기 저항 효과에 기인한 터널 전류의 변화를 검출함으로써 수행된다. 기억층(134) 및 고정 자화층(132)의 자화 방위들이 평행할 때, 저항은 낮은 것으로 취해진다(저 저항은 예를 들면 "0"으로서 정의됨). 반면, 기억층(134) 및 고정 자화층(132)의 자화 방위들이 반평행할 때, 저항은 높은 것으로 취해진다(고 저항은 예를 들면 "1"로서 정의됨).
전술한 구성의 TMR 소자에서 있어서는 기억층(134)의 자계가 기입 워드라인(11) 내 개구된 관통 홀(61) 및 관통 홀(61)과 기입 워드라인(11) 간 오정렬에 의해 변할 위험이 있다. 이와 관련하여, 관통 홀(61)의 중심축(ZTH)의 위치와 TMR 소자의 중심축(ZTMR)의 위치 간 전위(dislocation) 량(Dy)과 자화를 반전시킴에 있어 TMR 소자(13)의 기억층에 필요한 전류 간의 관계를, 평면도인 도 2a와 도 2a에서 A-A 선을 따라 취한 단면도인 도 2b에 도시한 바와 같이 기입 워드 라인에 관통 홀(61)을 개구시키도록 하여 시뮬레이션에 의해 측정하였다. TMR 소자와 관통 홀 간 전위 량은 도 2c 및 도 2d에 도시한 각각의 그래프의 수평축에 스케일하였다. 자화를 반전시킴 있어 TMR 소자(13)의 기억층에 필요한 전류는 도 2c 및 도2d에 도시한 각각의 그래프의 수직축에 스케일하였다. 위의 측정 결과들을 도 2c 및 도 2d에 도시하였다.
위의 측정에서, 기입 워드라인(11)은 X축 방향으로 연장되고, TMR 소자(13)는 0.13㎛의 단 직경(X축 방향으로)과 0.26㎛의 장 직경(Y축 방향으로)을 갖는 타원형 TMR 소자인 것으로 하였다. 또한 관통 홀(61)은 지름이 50nm 및 80nm로 제한된 원형의 개구인 것으로 하였다. 또한, 관통 홀(61)의 중심축(ZTH)과 TMR 소자의 중심축(ZTMR) 간 전위(Y축 방향) 량은 관통 홀(61)의 중심축(ZTH)과 TMR 소자의 중심축(ZTMR) 간 전위(Y축 방향) 량이 Y축 방향으로 발생한다는 조건으로 Dy로 표시하였다. 이에 따라서, Dy=0이면, TMR 소자(13)의 중심축(ZTMR)은 관통 홀(61)의 중심축(ZTH)과 정렬되는 것으로 생각된다. 또한, TMR 소자(13)와 기입 워드라인(11) 간 거리는 Gap로 표시되었다. 도 2a 및 도 2b에서 간단하게 할 목적으로 절연체막이 없는 것으로 도시된 것에 유의한다.
도 2c에서 그래프는 Gap=10nm일 때, 자화를 반전시킴에 있어 TMR 소자(13)의 기억층에 필요한 전류(I)와, TMR 소자(13)와 관통 홀(61) 간 전위 량(Dy)과의 관계를 도시한 것이다. 관통 홀(61)이 제공되지 않은 경우뿐만 아니라, 관통 홀(61)의 직경이 50nm 및 80nm이었을 때, -60nm ≤Dy≤+60nm 범위 내의 TMR 소자(13)와 관통 홀(61) 간 변위 량(Dy)의 범위에 걸쳐 일정한 6mA의 전류가 달성되었다. 즉, TMR 소자(13)와 관통 홀(61) 간 변위 량(Dy)에 관계없이 반전 전류가일정하게 유지되었다.
도 2d의 그래프 또한 Gap=100nm일 때, 자화를 반전시킴에 있어 TMR 소자(13)의 기억층에 필요한 전류(I)와, TMR 소자(13)와 관통 홀(61) 간 전위 량(Dy)과의 관계를 도시한 것이다. 관통 홀(61)이 제공되지 않은 경우뿐만 아니라, 관통 홀(61)의 직경이 50nm 및 80nm이었을 때, -60nm ≤Dy≤+60nm 범위 내의 TMR 소자(13)와 관통 홀(61) 간 변위 량(Dy)의 범위에 걸쳐 일정한 10mA의 전류가 달성되었다. 즉, TMR 소자(13)와 관통 홀(61) 간 변위 량(Dy)에 관계없이 반전 전류가 일정하게 유지되었다.
따라서, 기입 워드라인(11)을 관통하여 연장되는 관통 홀(61)은 기입 워드라인(11)으로부터 발생된 자계의 세기에 거의 영향을 미치지 않음을 알 수 있다. 또한 관통 홀(61)과 기입 워드라인(11) 간 적어도 -60nm 내지 +60nm의 오정렬은 발생된 자계의 세기에 영향을 미치지 않음을 알 수 있다.
전술한 자기 메모리 장치(1)는 제1 상호접속을 형성하는 기입 워드라인(11)으로부터 절연되고 또한 기입 워드라인(11)을 통해 연장되도록 제공된 관통 홀(61)을 구비한다. 전술한 자기 메모리 장치(1)는 제2 상호접속을 형성하는 비트라인(12)이 접속되는 측에 TMR 소자(132)의 대향측과 관통 홀(61)을 관통하는 다른 상호속층 간 접속을 수립하는 콘택(63)을 구비하고 있어, TMR 소자(13)의 바로 밑에 놓이는 콘택(63)을 제공한다. 이에 따라, 콘택들(30, 32), 제1 랜딩 패드(31) 및 그 외 다른 것들을 통해 스위칭 소자용 MOS 트랜지스터(24)의 확산층에 접속된 제2 랜딩 패드(33)와 TMR 소자(13)와의 접속은 셀 영역에 할당된콘택(63) 영역을 새롭게 생성할 필요없이 TMR 소자(13)의 셀 영역을 이용함으로써 수립될 수 있다. 따라서, 종래의 1 스위칭 소자-1 TMR 소자 유형과 동일한 액세스 속도가 유지되고, 종래의 MRAM에 비해 셀 면적을 더욱 감소시킬 수 있는 1 스위칭 소자 및 1 TMR 소자로 구성된 MRAM이 제공될 수 있다. 1 스위칭 소자 및 1 TMR 소자로 구성된 MRAM의 셀 면적은 교차점 MRAM의 셀 면적보다 작게 할 수 있다.
자기 메모리 장치의 제2 바람직한 실시예를 도 3a 및 도 3b를 참조하여 다음에 기술한다. 도 3a는 레이아웃도이고, 도 3b는 도 3a의 A-A 선을 따라 취한 단면도이다.
제2 바람직한 실시예의 자기 메모리 장치는 기입 워드 라인 및 기입 워드라인을 통해 연장되도록 제공된 관통 홀의 구성에서 제1 바람직한 실시예의 자기 메모리 장치와는 다르다. 제2 바람직한 실시예의 자기 메모리 장치의 다른 구성들은 제1 바람직한 실시예의 자기 메모리 장치와 유사하다.
다음의 설명에서는 제1 바람직한 실시예의 자기 메모리 장치의 구성요소들과는 상이한 구성요소들에 중점을 두도록 하겠다. 도 3b에 도시한 바와 같이, 제2 랜딩 패드(33)를 피복하는 제3 절연체막(43)은 이 위에 두 개의 평행한 기입 워드라인들(11)(11a, 11b)의 어레이를 구비한다. 두 개의 기입 워드라인들(11)을 피복하는 제4 절연체막(44) 상에는 이들 두 개의 기입 워드라인들(11) 위에 놓인 TMR 소자(13)를 구비한다. 제4 절연체막(44)은 TMR 소자(13)를 피복하는 제5 절연체막(45)을 구비하며, TMR 소자(13)의 상측면은 제5 절연체막(45)의 표면을 통해 바깥측에 노출된다. 제5 절연체막(45) 상에는 TMR 소자(13)의 상측면과 접촉하는 비트라인(12)이 있다. 비트라인(12)은 두 개의 기입 워드라인들(11) 위에 놓여 있으며 이들 사이에 TMR 소자(13)를 개재하여 입체 교차로 식으로 이들 두 개의 기입 워드라인들(11)과 교차하여 있다. 또한 두 개의 기입 워드라인들(11a, 11b) 사이의 갭을 통해 하측의 층 상에는 TMR 소자(13)의 아래쪽 면에서 제2 랜딩 패드(33)까지 연장되도록 관통 홀(61)이 제공되어 있다. 관통 홀(61)은 이의 측벽 상에 측벽 장벽막(62)을 구비한다. 관통 홀(61) 내에는 또한 측벽 장벽막(62)을 통해 콘택(63)이 있다. 콘택(63)은 TMR 소자(13)의 아래쪽 면과 제2 랜딩 패드(33) 간의 접속을 수립하는 것으로, 예를 들면 텅스텐으로 형성된다.
제2 바람직한 실시예의 자기 메모리 장치는 전술한 제1 바람직한 실시예의 자기 메모리 장치와 동일한 잇점들 외에 다음의 잇점들을 갖는다. 즉, 두 개의 기입 워드라인들(11)의 어레이로 자속이 집중적으로 TMR 소자에 가해지게 되고, 그럼으로써 TMR 소자(13)의 기억층의 용이한 자화반전의 잇점을 제공한다.
대안으로, 도 4의 레이아웃에 도시한 바와 같이, 두 개의 기입 워드 라인들(11a, 11b)은 함께 부분적으로 접속될 수 있다. 바람직하게, 두 개의 기입 워드 라인들(11a, 11b) 간의 접속 부분들(11c)은 도 4에 도시한 바와 같이 TMR 소자(13)의 대향하는 양단에 위치한다. 대안으로, 접속 부분들(11c)은 TMR 소자(132)와 중첩될 수도 있다. 기입 워드라인들(11a, 11b)을 함께 접속하기 위한 접속 부분들(11c)이 전술한 바와 같이 TMR 소자(13)의 대향하는 양단에 제공되는 변형예에 의해서, 기입 워드라인들에서 발생되는 자계가 TMR 소자에 보다 효율적으로 인가될 수 있다. 기입 워드라인들(11)의 수는 2개로 한정되지 않으며, 3개 이상의 기입 워드라인들(11)도 채용될 수 있는 것에 유의한다.
도 5의 레이아웃에 도시된 바와 같이, 관통 홀(61)은 기입 워드라인(11)과 평행하게 보다 긴 부분을 갖는 관통 홀일 수도 있다. 대안으로, 관통 홀(61)은 TMR 소자(13)보다 큰 혹은 이로부터 돌출하는 관통 홀일 수도 있다. 전술한 바와 같은 관통 홀(61)의 변형예는 이를테면 TMR 소자(13)와 랜딩 패드(도시생략) 간 접촉면적과 같이, TMR 소자(13)와 하측의 상호접속 간 접촉면적을 증가시킬 수 있어, 접촉저항이 감소하게 된다. 기입 워드라인(11)과 평행한 방향으로 보다 긴 축을 갖는 관통 홀(61)은 복수의 기입 워드라인들이 제공된 도 4를 참조로 앞서 기술한 변형예에 마찬가지로 적용될 수도 있다. 대안으로, TMR 소자보다 큰 혹은 이로부터 돌출하는 관통 홀(61)이 마찬가지로 적용될 수도 있다.
다음에, 본 발명의 자기 메모리 장치의 제3 바람직한 실시예를 도 6a 및 도 6b의 단면도들을 참조하여 기술한다. 본 발명의 제3 바람직한 실시예의 자기 메모리 장치는 도 1을 참조하여 앞서 기술한 자기 메모리 장치의 변형예에 관한 것으로, 기입 워드라인으로부터 발생된 갈바노-자계가 기억층에 효율적으로 집중되게 하는 자속 집속기(flux concentrator)를 또한 구비한다.
도 6a는 제3의 바람직한 실시예의 자기 메모리 장치의 기본 구성을 도시한 것이다. 도 6a에 도시한 바와 같이, 자기 메모리 장치(3(3a))는 기입 워드라인(11), 및 비트라인(12)을 구비한다. 비트라인(12)은 기입 워드라인(11) 위에 놓여있고 기입 워드라인(11)과 교차한다(예를 들면 기입 워드라인에 직교한다). 자기 메모리 장치(3(3a))는 절연체막(47)을 통해 터널링 자기 저항(이하 TMR이라 함) 소자(13)를 더 구비한다. TMR 소자(13)는 비트라인과 기입 워드라인이 교차하는 영역 내에서 기입 워드라인(11) 위에 위치한다. TMR 소자(13)는 비트라인(12)에 접속된다.
기입 워드라인(11)은 기입 워드라인(11)의 적어도 대향하는 양측면들과 TMR 소자(13)에 면하는 측에 기입 워드라인(11)의 대향하는 면을 둘러싸도록 고 투자율 막의 자속 집속기(51(51a))을 갖는다. 또한, 기입 워드라인(11)의 측면 상의 자속 집속기(51)의 적어도 일측(혹은 도 6a에 도시한 바와 같은 대향하는 양측)은 기입 워드라인(11)에서 TMR 소자(13) 쪽으로 돌출하여 있다. 구체적으로, 자속 집속기(51)의 측벽 부분은 절연체막(47)을 통해 TMR 소자(13)의 측면을 따라 연장되도록 TMR 소자(13) 쪽으로 돌출한다. 자속 집속기(51)의 측벽 부분의 단부(51S)는 TMR 소자(13)의 기억층(134)과 캡 층(도시생략) 사이의 계면만큼 높을 수 있고, 터널 장벽막(133)과 기억층(134) 간 계면 내지 기억층(134)과 캡 층(135) 간 계면의 높이인 것이 바람직하다. 또한, 자속 집속기(51)의 단부(51S)와 TMR 소자(13) 간 거리(x)는 자속 집속기(51)의 단부(51S)에 집중된 갈바노-자속이 효율적으로 기억층(134)에 이르게 하는 거리일 필요가 있다. 거리(x)는 예를 들면 200nm 이하인 것이 바람직할 것이다.
자속 집속기(51)에 사용되는 고 투자율의 물질들의 예들로서는 예를 들면 최대 투자율(μm)이 100 이상인 연자기 물질(soft magnetic material)을 포함한다. 구체적으로, 니켈, 철 및 코발트를 함유하는 합금, 철-알루미늄(FeAl) 합금, 페라이트 합금 및 그 외 소프트 자기 물질들이 사용될 수 있다.
또한, TMR 소자(13)와 랜딩 패드(33) 간의 접속을 수립하기 위해서, 절연체막(47), 기입 워드라인(11), 자속 집속기(51) 및 제3 절연체막(43)을 관통하여 연장되는 관통 홀(61)이 제공되어 있다. 또한, 관통 홀(61)은 이의 측벽 상에 측벽 장벽막(62)을 구비한다. 관통 홀(51) 내에는 측벽 장벽막(62)을 통해 콘택(63)을 구비한다. 콘택(63)은 TMR 소자(13)의 반강자성층(131)(혹은 장벽 금속층(도시생략)와 랜딩 패드(33) 간의 접속을 수립하는 것이다.
도 6a에 도시된 바와 같이 기입 워드라인(11)과 자속 집속기(51) 사이에 어떠한 전기 절연체층도 제공되어 있지 않다면, 전류 손실을 방지하기 위해서 고 비저항(high specific resitivity)의 소프트 자기 막으로 형성된 자속 집속기(51)를 채용하는 것이 바람직하다. 도 6a 및 도 6b에 도시한 바와 같이, 자속 집속기(51)의 측벽 부분은 기입 워드라인(11)의 대향하는 양 측면들로부터 TMR 소자(13) 쪽으로 돌출한다. 대안으로, 자속 집속기(51)는 기입 워드라인(11)의 일 측면으로부터 돌출하는 측벽 부분을 갖는 자속 집속기일 수도 있다.
전술한 기본 구성이 포함된 자기 메모리 장치(3)의 특정한 구성을 도 6b를 참조하여 다음에 기술한다. 제3의 바람직한 실시예의 자기 메모리 장치(3)의 특정한 구성은 도 1을 참조로 앞에서 기술한 자기 메모리 장치에도 적용할 수 있는 것에 유의한다.
도 6b에 도시된 바와 같이, 반도체 기판(예를 들면, p형 반도체 기판)은 이의 표면측 상에 p형 웰 영역(도시생략)을 구비한다. p형 웰 영역은 트랜지스터 제조 영역을 분리하는 것인 장치 분리 영역(23)을 구비하고, 장치 분리 영역(23)은 예를 들면 STI(얕은 트렌치 분리)로 형성된다. p형 웰 영역은 스위칭 소자용의 전계효과 트랜지스터(24)를 또한 구비한다. 전계효과 트랜지스터(24)는 p형 웰 영역 상에 놓인 게이트 절연체막(25)을 통해 게이트 전극(워드라인)(26)을 구비한다. 전계효과 트랜지스터(24)는 게이트 전극(26)의 대향하는 양측 상의 p형 웰 영역 내에 놓인 확산층 영역들(예를 들면, N+ 확산층 영역들)(27, 28)을 또한 구비한다.
전계효과 트랜지스터(24)는 독출을 위한 스위칭 소자들로서의 기능들을 제공한다. 전계효과 트랜지스터(24)는 n- 혹은 p-형 전계효과 트랜지스터들로 한정되는 것은 아니며 이를테면 다이오드들 및 바이폴라 트랜지스터들과 같은 다른 스위칭 소자들이 또한 채용될 수도 있다.
전계효과 트랜지스터(24)를 피복하는 제1 절연체막(41)이 또한 제공된다. 제1 절연체막(41)은 확산층 영역들(27, 28)에 접속된 콘택들(예를 들면, 텅스텐과 같은 내화 금속을 포함하는 도전성 플러그들)(29, 30)을 구비한다. 제1 절연체막(41) 상에는 콘택(29)에 접속된 센스라인(15)과, 콘택(30)에 접속된 랜딩 패드(제1 랜딩 패드)(31) 및 그 외의 것들을 구비한다.
제1 절연체막(41) 상에는 또한 센스라인(15), 제1 랜딩 패드(31) 및 그 외의 것들을 피복하는 제2 절연체막(42)이 있다. 제2 절연체막(42)은 제1 랜딩 패드(31)에 접속된 콘택(예를 들면, 텅스텐과 같은 내화 금속을 포함하는 도전성 플러그)을 구비한다. 제2 절연체막(42) 상에는 콘택(32)에 접속된 랜딩 패드(제2 랜딩 패드)(33)를 구비한다.
제2 절연체막(42) 상에는 제2 랜딩 패드(38) 및 그 외의 것들을 피복하는 제3 절연체막(32)을 구비한다. 제3 절연체막(43) 상에는 기입 워드라인(11)이 제2 랜딩 패드(33) 위를 지나도록 놓여 있다.
기입 워드라인(11)은 기입 워드라인(11)의 대향하는 양측면들과 터널링 자기 저항(이하 TMR이라 함) 소자(13)에 면하는 측에 기입 워드라인의 대향하는 면을 둘러싸도록 도 6a을 참조하여 앞에서 기술한 바와 동일한 구성의 자속 집속기(51)를 구비한다. 또한, 기입 워드라인(11)의 측면 상의 자속 집속기(51)의 적어도 일측(혹은 도 6b에 도시한 바와 같은 대향하는 양측)은, 후술하는 바와 같이, 기입 워드라인(11)에서 TMR 소자(13) 쪽으로 돌출하여 있다.
도 6b에서, 자속 집속기(51)의 측벽 부분은 제4 절연체막(44) 및 제5 절연체막(45)을 통해 TMR 소자(13)의 측면을 따라 연장되도록 TMR 소자(13) 쪽으로 돌출한다. 자속 집속기(51)의 측벽 부분의 단부(end; 51S)는 예를 들면 TMR 소자(13)의 기억층(134)만큼 높다. 또한, 자속 집속기(51)의 단부(51S)와 TMR 소자(13) 간 거리는 자속 집속기(51)의 단부(51S)에 집중된 갈바노-자속이 효율적으로 기억층(134)에 이르게 하는 거리일 필요가 있다. 거리는 예를 들면 200nm 이하인 것이 바람직할 것이다.
자속 집속기(51)에 사용되는 고 투자율의 물질들의 예들로서는 예를 들면 최대 투자율(μm)이 100 이상인 연자기 물질을 포함한다. 구체적으로, 니켈, 철 및 코발트를 함유하는 합금, 철-알루미늄(FeAl) 합금, 페라이트 합금 및 그 외 소프트자기 물질들이 사용될 수 있다.
제3 절연체막(43) 상에는 기입 워드라인(11), 자속 집속기(51) 및 그 외의 것들을 피복하는 제4 절연체막(44)이 있다. 제4 절연체막(44) 및 제3 절연막(43)은 기입 워드라인(11) 및 자속 집속기(51)를 통해 제2 랜딩 패드(33)로 연장되는 관통 홀(61)을 구비한다.
관통 홀(61) 내에는 측벽 장벽막(62)을 관통하는 콘택(63)이 있다. 콘택(63)은 예를 들면 텅스텐과 같은 내화 금속을 포함하는 도전성 플러그로 형성된다. 따라서, 기입 워드라인(11) 및 자속 집속기(51)는 측벽 장벽막(62)에 의해 콘택(63)으로부터 전기적으로 절연된다.
제4 절연체막(44) 상에는 장벽층(130)이 있으며, 이 장벽층(130)의 상측면 상에는 기입 워드라인(11) 위에 놓인 반강자성층(131)을 구비한다. 반강자성층(131) 상에는 강자성 물질, 터널 장벽층(133) 및 자화의 비교적 용이한 스피닝을 제공하는 기억층(134)을 포함하는 고정 자화층으로 구성된 다층 구조를 구비한다. 다층 구조는 이 위에 캡 층(135)을 구비한다. 반강자성층(131)부터 캡 층(135)에 이르는 다층막은 정보 기억 소자(이하 TMR 소자라 함)(13)를 제공한다. 또한, 캡 층(135)은 이 위에 제2 상호접속을 이루는 비트라인(12)에 접속된 전극층(136)을 구비한다.
제4 절연체막(44) 상에는 TMR 소자(13) 및 그 외의 것들을 피복하는 제5 절연체막(45)이 있다. 제5 절연체막(45)의 표면을 평탄화하여, 전극층(136)의 표면이 제5 절연막(45)의 표면을 통해 외측에 노출시킨다. 제5 절연막(45) 상에는전극층(136)의 상측면에 접촉한 비트라인(12)을 구비한다. 비트라인(12)은 기입 워드라인(11) 상에 놓이며, 이들 사이에 TMR 소자(13)를 개재하여 입체 교차로 식으로 기입 워드라인(11)을 교차한다(혹은 예를 들면 기입 워드 라인(11)에 직교하여 신장한다).
TMR 소자(13)의 고정 자화층(132) 및 기억층(134)은 강자성층의 단일 층 구조일 수 있다. 대안으로, 예를 들면, 루테늄, 구리, 크롬, 금, 은 등을 포함하는 도전층이 2층 이상의 강자성층들 사이에 개재하여 적층된 다층구조가 채용될 수도 있다. 대안으로, 반강자성층(131)의 기판은 반강자성층(131)을 TMR 소자에 직렬로 접속된 스위칭 소자에 접속시키는 기판 도전층(도시생략)이 피복될 수도 있다. 대안으로, 반강자성층(131)은 기판 도전층의 기능을 가질 수도 있다.
전술한 자기 메모리 장치(3)의 구성요소들은 자속 집속기(51)를 제외하곤, 도 1을 참조하여 앞에서 기술한 자기 메모리 장치(1)와 동일하다.
전술한 구성의 자기 메모리 장치(3)의 기입 워드라인(11)으로부터 발생된 갈바노 자계의 분포에 관한 시뮬레이션에 의한 측정결과를 도 7을 참조하여 다음에 기술한다. 도 7은 단순화한 형태로 기입 워드라인(11), 비트라인(12), TMR 소자(13) 및 자속 집속기(51)를 도시한 것이다. 시뮬레이션에서, 기입 워드라인(11)의 측면 상의 자속 집속기(51)의 측면 부분의 단부(51S)는 0.21㎛의 두께를 가지며, 기입 워드라인(11)의 대향하는 측면들 간의 단부(51S)의 간격(d)은 0.59㎛인 것으로 하였다. 도 7에서, 갈바노 자계는 화살표들로 표시되었고, 각 화살표는 갈바노 자계가 얼마가 강한지를 나타내는 길이를 가지며, 각 화살표의 방향은 갈바노 자계의 방향을 나타낸다.
도 7에 도시한 바와 같이, 갈바노 자계의 분포에 관하여, 전술한 자기 메모리 장치(3)는 기입 워드라인(11)으로부터 발생된 갈바노 자계가 자속 집속기(51)의 단부(51S)를 통해 이 자속 집속기(51)에의 전달에 의해 효율적으로 TMR 소자(13)의 기억층(134) 상에 집중되게 함에 있어 효과적임을 입증한다.
제4의 바람직한 실시예의 개략적 구성의 단면도를 도시한 도 7을 참조하여 본 발명에 따른 자기 메모리 장치의 제4 바람직한 실시예를 다음에 기술한다. 제4의 바람직한 실시예의 자기 메모리 장치는 도 6a 및 도 6b를 참조로 앞에서 기술한 자기 메모리 장치(3)의 변형예에 관한 것으로, 기입 워드라인으로부터 발생된 갈바노 자계가 보다 효율적으로 기억층에 집중되도록 구성된다. 도 8에서, 간단하게 할 목적으로, 기입 워드라인, 비트라인, TMR 소자와 자속 집속기 간 관계 외에, 절연체막, 관통 홀, 측벽 장벽막 및 콘택과 같은 구성요소들은 도시되지 않았다. 도 8에서, 갈바노 자계는 화살표들로 표시되었고, 각 화살표는 갈바노 자계가 얼마가 강한지를 나타내는 길이를 가지며, 각 화살표의 방향은 갈바노 자계의 방향을 나타낸다.
도 8에 도시된 바와 같이, 자기 메모리 장치(3(3b))는 다음의 구성을 갖는다. 즉, 자기 메모리 장치(3)는 기입 워드라인(11) 및 비트라인(12)을 구비한다. 비트라인(12)은 기입 워드라인(11) 위에 놓이고 입체 교차로 식으로 기입 워드라인(11)과 교차하여 있다. 자기 메모리 장치(3)는 또한 기입 워드라인(11) 및 비트라인(12)이 교차하는 영역 내에서 기입 워드라인(11) 위에 놓인 TMR소자(13)를 구비한다. TMR 소자(13)의 상측면은 비트라인(12)에 접속된다. 기입 워드라인(11)은 기입 워드라인(11)의 대향하는 양측면들과 TMR 소자(13)에 면하는 측에 기입 워드라인(11)의 대향하는 면을 둘러싸도록 고 투자율 막을 포함하는 자속 집속기(51)를 구비한다. 또한, 기입 워드라인(11)의 측면 상의 자속 집속기(51)의 적어도 일측은 기입 워드라인(11)에서 TMR 소자(13) 쪽으로 돌출한다. 자속 집속기(51)는 또한 단부(55S)의 두께 방향으로 연장되는 연장부분(55at)을 구비하는 단부(55S)를 구비한다. 제4의 바람직한 실시예에서, 연장부분(55at)을 포함하는 단부(55S)는 0.328㎛의 두께를 가지며, 단부(55S)의 연장부분(55at)의 내측 부분들을 간 거리(dt)는 예를 들면, 0.472㎛인 것으로 하였다.
도 8에 도시한 구성에서, 자속 집속기(55)는 단부(55S)의 대향하는 양측 상에 연장부분(55at)을 갖는다. 대안으로, 자속 집속기(51)는 단부(55S)의 일측 상의 연장부분을 갖는 자속 집속기일 수도 있다. 도 8에 도시한 바와 같이, 자속 집속기(55)의 측벽 부분은 기입 워드라인(11)의 대향하는 양 측면들에서 TMR 소자(13) 쪽으로 돌출한다. 대안으로, 자속 집속기(55)는 기입 워드라인(11)으로부터 독출하는 측벽 부분을 갖는 자속 집속기일 수도 있다.
제4의 바람직한 실시예의 자기 메모리 장치의 기본 구성은 전술한 제3의 바람직한 실시예의 자기 메모리 장치의 기본 구성으로 대치될 수도 있으므로, 도 6b를 참조로 하여 앞에서 기술한 자기 메모리 장치의 구성에 수락될 수 있다.
제4의 바람직한 실시예에의 구성을 갖는 자속 집속기(55)는 전술한 제3의 바람직한 실시예의 자속 집속기(51)에 비해 갈바노 자속의 누설을 줄일 수 있으므로,기입 워드라인(11)으로부터 발생된 갈바노 자계는 전술한 제3의 바람직한 실시예의 자속 집속기(51)에 비해 보다 효율적으로 TMR 소자(13)의 기억층(134)에 집중될 수 있다.
종래의 구조의 MRAM 셀의 기입 워드 라인의 갈바노 자계 분포 및 기입 워드라인을 통해 연장되는 관통 홀을 갖는 구성에서의 기입 워드라인의 주변의 갈바노 자계 분포를 비교예 1로서 도 9을 참조로 하여 다음에 기술한다. 도 9에서, 갈바노 자계는 화살표들로 표시되었고, 각 화살표는 갈바노 자계가 얼마나 강한가를 나타내는 길이를 가지며, 각 화살표의 방향을 갈바노 자계의 방향을 나타낸다. 도 9에서, 간단하게 할 목적으로, 기입 워드라인, 비트라인, TMR 소자와 자속 집속기 간 관계 이외에 절연체막, 관통 홀, 측벽 장벽막, 및 콘택과 같은 구성요소들은 도시하지 않았다.
도 9에 도시한 바와 같이, 비교예 1의 자기 메모리 장치는 기입 워드라인(11) 및 비트라인(12)을 구비한다. 비트라인(12)은 기입 워드라인(11) 위에 놓이고 입체 교차로 식으로 기입 워드라인(11)과 교차한다. 이 자기 메모리 장치는 기입 워드라인(11) 및 비트라인(12)이 교차하는 영역 내에서, 예를 들면, 0.4㎛ x 0.8㎛의 크기를 갖는 TMR 소자(13)를 또한 구비한다. 구체적으로, TMR 소자(13)는 300nm의 두께를 갖는 절연체 막(48)을 통해 기입 워드라인(11) 상에 놓이며, TMR 소자(13)의 상측면은 비트라인(12)에 접속된다.
전류를 기입 워드라인(11)에 인가함으로써 생성된 갈바노 자계는 시뮬레이션에 의해 측정되었다. 도 9는 갈바노 자계가 기입 워드라인(11)을 둘러싸도록 분포된 결과를 도시한 것이다. 이에 따라, 비교예 1은 자속 집속기(51 또는 55)를 갖는 전술한 바람직한 실시예와는 달리, 기입 워드라인(11)으로부터 발생된 갈바노 자계가 TMR 소자(13)에 집중되게 함에 있어 비효과적인 것으로 입증되었다. 또한, 기입 워드라인(11)에 인가된 전류에 의해 유기된 갈바노 자계는 TMR 소자(13)와 기입 워드라인(11) 간 거리가 증가함에 따라 급속히 감소한다.
미국특허 5940319의 명세서에 기술된 바와 동일한 MRAM 셀의 기입 워드라인의 갈바노 자계 분포 및 기입 워드라인을 통해 연장되는 관통 홀을 갖는 구성에서의 기입 워드라인의 주변의 갈바노 자계 분포를 비교예 2로서 도 10을 참조로 하여 다음에 기술한다. 도 10에서, 갈바노 자계는 화살표들로 표시되었고, 각 화살표는 갈바노 자계가 얼마나 강한가를 나타내는 길이를 가지며, 각 화살표의 방향을 갈바노 자계의 방향을 나타낸다. 도 9에서, 간단하게 할 목적으로, 기입 워드라인, 비트라인, TMR 소자와 자속 집속기 간 관계 이외에 절연체막, 관통 홀, 측벽 장벽막, 및 콘택과 같은 구성요소들은 도시하지 않았다.
도 10에 도시된 바와 같이, 비교예 2의 자기 메모리 장치는 기입 워드라인(11) 및 비트라인(12)을 구비한다. 비트라인(12)은 기입 워드라인(11) 위에 놓이고 입체 교차로 식으로 기입 워드라인(11)과 교차한다. 이 자기 메모리 장치는 기입 워드라인(11) 및 비트라인(12)이 교차하는 영역 내에 기입 워드라인(11) 위에 놓인 TMR 소자(13)를 또한 구비하며, TMR 소자(13)의 상측면은 비트라인(12)에 접속된다. 기입 워드라인(11)은 TMR 소자(13)에 면하는 일측은 제외하고, 기입 워드라인(11)을 둘러싸도록 소프트 자기 막으로 형성된 자속 집속기(57)를 구비한다. 기입 워드라인(11)의 측면 상의 자속 집속기(57)의 측벽부분의 단부(57S)는 기입 워드라인(11)의 TMR 소자(13) 측면만큼 높다. 즉, 자속 집속기(57)의 측벽부분은 기입 워드라인(11)으로부터 TMR 소자 쪽으로 독출하고 있지 않다.
기입 워드라인(11)으로부터 발생된 갈바노 자계는 전술한 구성을 갖는 비교예 2에 관하여 시뮬레이션에 의해 측정되었다. 비교예 2의 시뮬레이션에서, 기입 워드라인(11)의 측면 상의 자속 집속기(57)의 측벽부분의 단부(57S)는 0.21㎛의 두께(t)를 가지며, 자속 집속기(57)의 단부(57S)의 거리(d)는 0.59㎛인 것으로 하였다.
결과는 기입 워드라인으로부터 발생된 갈바노 자계는 자속 집속기(57)의 단부(57S)까지 자속 집속기(57)에 전해졌고 기입 워드라인(11)의 대향하는 양 측면들 간에 자속 집속기(57)의 단부(57S)에서 피크를 이루었다. 그러나, 자속 집속기(57)의 단부(57S)와 TMR 소자(13) 간 거리가 커서 갈바노 자속의 TMR 소자(13)에의 만족스러운 전달은 전혀 일어나지 않은 것으로 입증되었다.
자화 방위에 대해 평행한 방향으로 어레이 내 자화반전에 필요한 비트 라인 전류가 기입 워드라인에 따르는 것에 대해 제3 및 제4의 바람직한 실시예들과 비교예들 1 및 2에 관하여, 도 11을 참조하여 다음에 기술한다. 도 11은 연축 자계를 인가하는 전류와 경축 자계를 인가하는 전류 간 관계를 도시한 것이다.
도 11에 도시한 바와 같이, 본 발명의 제3 및 제4의 바람직한 실시예들은 연축 자계를 인가하는 전류와 경축 자계를 인가하는 전류 간 관계를 크게 개선함에 있어 효과적인 것으로 입증되었다. 구체적으로, 제3 및 제4의 바람직한 실시예에따라서, 연축 자계를 인가하는 전류는 비교예들 1 및 2에 비해 경축 자계를 인가하는 전류의 절대값이 증가함에 따라 감소한다.
본 발명에 따른 자기 메모리 장치의 제5의 바람직한 실시예를, 제5의 바람직한 실시예의 개략적인 구성의 단면도를 도시한 도 12를 참조하여 다음에 기술한다. 도 12에서, 간단하게 할 목적으로, 자기 메모리 장치의 제5의 바람직한 실시예에 따라 기입 워드라인, TMR 소자, 자속 집속기, 랜딩 패드, 관통 홀, 콘택, 및 절연체 막의 부분과 같은 필수 구성요소들 이외의 구성요소들은 도시하지 않았다. 또한, 전술한 제3의 바람직한 실시예의 자기 메모리 장치(4)와 유사한 구성요소들엔 유사한 참조부호들을 사용하였다.
도 12에 도시한 바와 같이, 제5의 바람직한 실시예의 자기 메모리 장치(3(3c))는 도 6a를 참조로 앞서 기술한 자속 집속기(51)를 갖는 자기 메모리 장치의 변형예에 관한 것으로, TMR 소자(13)에 면하는 측에 기입 워드라인(11)의 대향하는 면 상에 고 투자율 막(71)을 더 구비한다. 구체적으로, 제5의 바람직한 실시예의 자기 메모리 장치(3)의 자속 집속기는 고 투자율 막(71)을 포함하여 구성된 자속 집속기(51(51c))이다. 또한, 기입 워드라인(11)의 측면 상에 자속 집속기(51)의 적어도 일측은, 전술한 제3의 바람직한 실시예에서의 자기 메모리 장치(3a)와 유사하게, 기입 워드라인(11)의 TMR 소자(13)의 측면 상의 고 투자율 막(71)에서 TMR 소자(13) 쪽으로 돌출한다. 구체적으로, 자속 집속기(51)의 측벽부분의 단부(51S)는 TMR 소자(13)의 측면과 절연체막(47)을 통해 TMR 소자(13)의 기억층(134)과 캡 층(135) 간 계면만큼 높을 수 있고, 예를 들면, 터널장벽층(133)과 기억층(134) 간 계면 내지 기억층(134)과 캡 층(135) 간 계면의 높이 범위 내인 것이 바람직하다.
또한, 자속 집속기(51)의 단부(51S)와 TMR 소자(13) 간 거리는 자속 집속기(51)의 단부(51S)에 집중된 갈바노 자속이 효율적으로 기억층(134)에 도달하게 하게 하는 거리일 필요가 있다. 예를 들면, 거리는 200nm 이하일 것이며, 바람직하게는 100nm 이하이다.
TMR 소자(13)와 랜딩 패드(33) 간에 접속을 수립하기 위해서, 절연체막(47), 고 투자율 막(71), 기입 워드라인(1), 자속 집속기(51) 및 제3 절연체막(43)을 통해 연장되는 관통 홀(61)이 제공된다. 관통 홀(61)은 이의 측벽 상에 측벽 장벽막(62)을 구비한다. 관통 홀(61) 내에는 측벽 장벽막(62)을 통해 콘택(63)을 또한 구비한다. 콘택(63)은 TMR 소자(13)의 반강자성층(131)(혹은 장벽 금속층(도시생략))과 랜딩 패드(33) 간의 접속을 수립한다.
제5의 바람직한 실시예의 자기 메모리 장치의 기본 구성은 전술한 제3의 바람직한 실시예의 자기 메모리 장치의 기본 구성으로 대치될 수 있으므로 도 6b를 참조로 앞에서 기술한 자기 메모리 장치의 구성에 수락될 수 있다.
제6의 바람직한 실시예의 개략적인 구성의 단면도를 도시한 도 13을 참조로 본 발명의 자기 메모리 장치의 제6의 바람직한 실시예를 다음에 기술한다. 도 13에서, 간단하게 할 목적으로, 자기 메모리 장치의 제6의 바람직한 실시예에 따른 기입 워드라인, TMR 소자, 랜딩 패드, 관통 홀, 콘택 및 절연체막들의 부분과 같은 필수 구성요소들 외의 구성요소들은 도시하지 않았다. 또한, 전술한 제3의 바람직한 실시예의 자기 메모리 장치(3)와 유사한 구성요소들엔 유사한 참조부호들을 사용하였다.
도 13에 도시된 바와 같이, 제6의 바람직한 실시예의 자기 메모리 장치(3(3d))는 도 6a를 참조로 앞에서 기술한 자기 메모리 장치(3(c))의 변형예에 관한 것으로, 기입 워드라인(11)의 저면 및 측면과 고 투자율 막을 포함하는 자속 집속기(51(51d)) 사이에 절연체막(81)을 더 구비한다. 제6의 바람직한 실시예의 자기 메모리 장치(3)에서, 기입 워드라인(11)의 측면 상의 자속 집속기(51)의 일측(혹은 도 13에 도시한 바와 같은 대향하는 양측)은 기입 워드라인(1)에서 TMR 소자(13) 쪽으로 돌출하여 있다. 즉, 자속 집속기(51)의 측벽부분의 단부(51S)는 TMR 소자(13)의 기억층(134)과 캡 층(135) 간 계면만큼 높을 수 있고, 예를 들면, 터널 장벽막(133)과 기억층(134)간 계면 내지 기억층(134)과 캡 층(135) 간 계면의 높이 범위 내인 것이 바람직하다.
또한, 자속 집속기(51)의 단부(51S)와 TMR 소자(13) 간 거리는 자속 집속기의 단부(51S)에 집중된 갈바노 자속이 효율적으로 기억층(134)에 도달하게 하는 거리일 필요가 있다. 예를 들면, 거리는 200nm 이하일 것이며, 100nm 이하인 것이 바람직하다.
TMR 소자(13)와 랜딩 패드(33) 간에 접속을 수립하기 위해서, 절연체막(47), 기입 워드라인(11), 절연체막(81), 자속 집속기(61) 및 제3 절연체막(43)을 관통하여 연장되는 관통 홀(61)이 제공된다. 관통 홀(61)은 이의 측벽 상에 측벽 장벽막(62)을 구비한다. 관통 홀(61) 내에는 측벽 장벽막(62)을 통해 콘택(63)을또한 구비한다. 콘택(63)은 반강자성층(131)(혹은 장벽 금속층(도시생략))과 랜딩 패드(33) 간의 접속을 수립한다.
제6의 바람직한 실시예의 자기 메모리 장치의 기본 구성은 전술한 제3의 바람직한 실시예의 자기 메모리 장치의 기본 구성으로 대치될 수 있으므로 도 6b를 참조로 앞에서 기술한 자기 메모리 장치의 구성에 수락될 수 있다.
제7의 바람직한 실시예의 개략적인 구성의 단면도를 도시한 도 14를 참조로 본 발명의 자기 메모리 장치의 제7의 바람직한 실시예를 다음에 기술한다. 도 14에서, 간단하게 할 목적으로, 자기 메모리 장치의 제7의 바람직한 실시예에 따른 기입 워드라인, TMR 소자, 자속 집속기, 랜딩 패드, 관통 홀, 콘택 및 절연체막들의 부분과 같은 필수 구성요소들 외의 구성요소들은 도시하지 않았다. 또한, 전술한 제3의 바람직한 실시예의 자기 메모리 장치(3)와 유사한 구성요소들엔 유사한 참조부호들을 사용하였다.
도 14에 도시된 바와 같이, 제7의 바람직한 실시예의 자기 메모리 장치(3(3a))는 도 13을 참조로 앞에서 기술한 자기 메모리 장치(3(d))의 변형예에 관한 것으로, 고 투자율 막의 자속 집속기(51)가 절연체막(82)을 통해 제공되도록 기입 워드라인(11) 주위에 절연체막(82)을 더 구비한다. 도 14에서 제7의 바람직한 실시예의 자기 메모리 장치(3)에서, 기입 워드라인(11)의 측면 상의 자속 집속기(51)의 적어도 일측(혹은 도 14에 도시한 바와 같은 대향하는 양측)은 기입 워드라인(11) 상의 고 투자율 막(71)에서 TMR 소자(13) 쪽으로 돌출하여 있다. 즉, 자속 집속기(51)의 측벽부분의 단부(51S)는 TMR 소자(13)의 기억층(134)과 캡층(135) 간 계면만큼 높을 수 있고, 예를 들면, 터널 장벽막(133)과 기억층(134)간 계면 내지 기억층(134)과 캡 층(135) 간 계면간 높이 범위 내인 것이 바람직하다.
또한, 자속 집속기(51)의 단부(51S)와 TMR 소자(13) 간 거리는 자속 집속기(51)의 단부(51S)에 집중된 갈바노 자속이 효율적으로 기억층(134)에 도달하게 하는 거리일 필요가 있다. 예를 들면, 거리는 200nm 이하일 것이며, 100nm 이하인 것이 바람직하다.
즉, 제7의 바람직한 실시예에서 고 투자율 막의 자속 집속기(51e)는 도 13을 참조로 앞에서 기술한 제7의 바람직한 실시예에서의 자속 집속기(51d)의 변형예에 관한 것으로, 절연체막을 통해 기입 워드라인(11)의 TMR 소자(13)-측면 상에 고 투자율 막을 더 구비한다. 구체적으로, 고 투자율 막의 자속 집속기(51e)는 절연체막(82)을 통해 기입 워드라인(11)을 둘러싸고 있는 자속 집속기가다. 제7의 바람직한 실시예의 자기 메모리 장치(3)에서, 기입 워드라인(11)의 측면 상의 자속 집속기(51)의 적어도 일측(혹은 도 14에 도시한 바와 같은 대향하는 양측)은 기입 워드라인(11)에서 TMR 소자(13) 쪽으로 돌출하여 있다.
TMR 소자(13)와 랜딩 패드(33) 간에 접속을 수립하기 위해서, 절연체막(47), 고 투자율 막(71), 일측 상의 절연체막(82), 기입 워드라인(11), 타측 상의 절연체막(82), 자속 집속기(51) 및 제3 절연체막(43)을 관통하여 연장되는 관통 홀(61)이 제공된다. 관통 홀(61)은 이의 측벽 상에 측벽 장벽막(62)을 구비한다. 관통 홀(61) 내에는 측벽 장벽막(62)을 통해 콘택(63)을 또한 구비한다. 콘택(63)은 TMR 소자(13)의 반강자성층(131)(혹은 장벽 금속층(도시생략))과 랜딩 패드(33) 간의 접속을 수립한다.
제7의 바람직한 실시예의 자기 메모리 장치의 기본 구성은 전술한 제3의 바람직한 실시예의 자기 메모리 장치의 기본 구성으로 대치될 수 있으므로 도 6b를 참조로 앞에서 기술한 자기 메모리 장치의 구성에 수락될 수 있다.
전술한 자기 메모리 장치(3(3a 내지 3e))에서, 기입 워드라인(11)의 적어도 대향하는 양 측면들과 TMR 소자(13)에 면하는 측에 기입 워드라인(11)의 대향하는 면은 고 투자율 막을 포함하는 자속 집속기(51)로 둘러싸여 있다. 또한, 기입 워드라인(11)의 측면 상의 고 투자율 막의 자속 집속기(51)의 적어도 일측은 기입 워드라인(11)에서 TMR 소자(13) 쪽으로, 자속 집속기(51)의 측벽부분의 단부(51S)가 기억층(134)만큼 높은 정도까지 돌출하여 있다. 이에 따라, 기입 워드라인(11)으로부터 발생된 갈바노 자계는 자속 집속기(51)의 단부(51S)까지 전달되고 기입 워드라인(11)의 대향하는 양 측면들 간의 단부(51S)에서 피크를 이룬다. 따라서, 갈바노 자계는 TMR 소자(13)의 기억층(134)에 효율적으로 집중될 수 있다. 이에 따라, 기입에 필요한 전류를 감소시키는 것이 가능하고, 따라서 전류소비가 감소되며 전기이동에 대한 기입 워드라인(11)의 수명이 증가된다. 또한, 구동 전류가 덜 필요하게 되어 전류 구동회로의 면적이 감소되고, 이에 의해서 증가된 집적 레벨이 제공된다. 또한, 자계의 누설도 감소되므로, 이웃한 셀들과의 간섭이 감소된다.
본 발명의 자기 메모리 장치의 제8의 바람직한 실시예를, 제8의 바람직한 실시예의 개략적인 구성의 단면도를 도시한 도 15를 참조하여 다음에 기술한다. 도 15에서, 간단하게 할 목적으로, 자기 메모리 장치의 제8의 바람직한 실시예에 따른기입 워드라인, TMR 소자, 자속 집속기, 랜딩 패드, 관통 홀, 콘택 및 절연체막들의 부분과 같은 필수 구성요소들 외의 구성요소들은 도시하지 않았다. 또한, 전술한 제3의 바람직한 실시예의 자기 메모리 장치(3)와 유사한 구성요소들엔 유사한 참조부호들을 사용하였다.
도 15에 도시된 바와 같이, 자기 메모리 장치(4)는 절연체막(85)을 통해 기입 워드라인(11) 상에 고 투자율 막의 자속 집속기(53)와, 절연체막(86)을 통해 자속 집속기(53) 상에 TMR 소자(13)를 구비한다.
자속 집속기(53)의 측벽부분은 절연체막(86)을 통해 TMR 소자(13)의 측벽 쪽으로 연장된다. 자속 집속기(53)의 측벽부분의 단부(53S)는 TMR 소자(13)의 기억층(134)과 캡 층(135) 간 계면만큼 높을 수 있고, 예를 들면, 터널 장벽막(133)과 기억층(134)간 계면 내지 기억층(134)과 캡 층(133) 간 계면의 높이 범위 내인 것이 바람직하다. 또한, 자속 집속기(51)의 단부(53S)와 TMR 소자(13) 간 거리는 자속 집속기(53)의 단부(53S)에 집중된 갈바노 자속이 효율적으로 기억층(134)에 도달하게 하는 거리일 필요가 있다. 예를 들면, 거리는 200nm 이하일 것이며, 100nm 이하인 것이 바람직하다.
자속 집속기(53)에 사용되는 고 투자율의 물질들의 예들로서는 예를 들면 최대 투자율(μm)이 100 이상인 소프트 자기 물질을 포함한다. 구체적으로, 니켈, 철 및 코발트를 함유하는 합금, 철-알루미늄(FeAl) 합금, 페라이트 합금 및 그 외 소프트 자기 물질들이 사용될 수 있다.
또한, TMR 소자(13)와 랜딩 패드(33) 간의 접속을 수립하기 위해서, 절연체막(47), 기입 워드라인(11) 및 제3 절연체막(43)을 관통하여 연장되는 관통 홀(61)이 제공되어 있다. 또한, 관통 홀(61)은 이의 측벽 상에 측벽 장벽막(62)을 구비한다. 관통 홀(51) 내에는 측벽 장벽막(62)을 통해 콘택(63)을 구비한다. 콘택(63)은 TMR 소자(13)의 반강자성층(131)(혹은 장벽 금속층(도시생략)와 랜딩 패드(33) 간의 접속을 수립하는 것이다.
자기 메모리 장치(4)의 다른 구성요소들은 도 6을 참조로 하여 앞에서 기술한 바와 동일하다. 자기 메모리 장치(4)는 도 6을 참조로 앞에서 기술한 자속 집속기(51)를 구비하지 않아도 문제는 없다. 그러나, 자속 집속기(51)는 TMR 소자(13)에 갈바노 자계가 집중되게 하는데 유용하므로, 자속 집속기(53)와 함께 자속 집속기(51)를 구비한 자기 메모리 장치(4)가 채용되는 것이 바람직하다. 자속 집속기들(51, 53)을 모두 구비한 자기 메모리 장치의 구성은 후술한다. 대안으로, 도 15를 참조로 하여 앞서 기술된 자기 메모리 장치에서, 자속 집속기(53)는 기입 워드라인(11)의 상측면과 접촉할 수 있다.
전술한 자기 메모리 장치(4)는 절연체막(85)을 통해 TMR 소자(13)의 측면을 따라 연장되면서 기입 워드라인(11)과 TMR 소자(13) 사이에 위치하도록 고 투자율 막의 자속 집속기(53)를 구비한다. 이에 따라, 기입 워드라인(11)으로부터 발생된 갈바노 자계는 TMR 소자(13)의 측면의 하측 상의 자속 집속기(53)에 의해 TMR 소자(13)의 기억층(134)에 효율적으로 집중될 수 있다. 이에 따라, 기입에 필요한 전류를 감소시키는 것이 가능하며, 따라서 전류소비가 감소되며 전기이동에 대한기입 워드라인(11)의 수명이 증가된다. 또한, 구동 전류가 덜 필요하게 되어 전류 구동회로의 면적이 감소되고, 이에 의해서 증가된 집적 레벨이 제공된다. 또한, 자계의 누설도 감소되므로, 이웃한 셀들과의 간섭이 감소된다.
제8의 바람직한 실시예의 자기 메모리 장치의 기본 구성은 전술한 제3의 바람직한 실시예의 자기 메모리 장치의 기본 구성으로 대치될 수 있으므로 도 6b를 참조로 앞에서 기술한 자기 메모리 장치의 구성에 수락될 수 있다.
본 발명의 자기 메모리 장치의 제9의 바람직한 실시예를, 제9의 바람직한 실시예의 개략적인 구성의 단면도를 도시한 도 16을 참조로 다음에 기술한다. 도 16에서, 간단하게 할 목적으로, 자기 메모리 장치의 제9의 바람직한 실시예에 따른 기입 워드라인, TMR 소자, 제1 및 제2 자속 집속기들, 랜딩 패드, 관통 홀, 콘택 및 절연체막들의 부분과 같은 필수 구성요소들 외의 구성요소들은 도시하지 않았다. 또한, 전술한 제3의 바람직한 실시예의 자기 메모리 장치(3)와 유사한 구성요소들엔 유사한 참조부호들을 사용하였다.
제9의 바람직한 실시예의 자기 메모리 장치(5(5a))의 기본 구성은 도 10에 도시한 구성과 도 10에 도시한 구성과의 조합에 관한 것이다. 구체적으로, 도 16에 도시한 바와 같이, 제9의 바람직한 실시예의 자기 메모리 장치(5(5a))는, 기입 워드라인(11)의 대향하는 양 측면들과 절연체막들(85, 86)을 통해 기입 워드라인(11) 상에 제공된 TMR 소자(13)에 면하는 측에 기입 워드라인(11)의 대향하는 면을 둘러싸도록 고 투자율 막의 자속 집속기(제1 자속 집속기)(57)를 구비한다. 자속 집속기(57)의 측벽부분(기입 워드라인(11)의 측벽을 따른 부분)은 기입워드라인(11)의 상측면(TMR 소자(13)의 측면)만큼 높은 레벨까지 연장된다.
제9의 바람직한 실시예의 자기 메모리 장치(5)는 기입 워드라인(11)과 TMR 소자(13) 사이에 위치하도록 도 15를 참조로 하여 앞서 기술한 바와 동일한 자속 집속기(제2 자속 집속기)(53)를 더 구비한다. TMR 소자(13)의 대향하는 양측 상의 자속 집속기(53)의 측벽부분은 절연체막(86)을 통해 TMR 소자(13)의 측벽 근처까지 연장된다. 자속 집속기(53)의 측벽부분의 단부(53S)는 TMR 소자(13)의 기억층(134)과 캡 층(133) 간 계면만큼 높을 수 있고, 예를 들면, 터널 장벽막(133)과 기억층(134)간 계면 내지 기억층(134)과 캡 층(133) 간 계면의 높이 범위 내인 것이 바람직하다. 또한, 자속 집속기(53)의 단부(53S)와 TMR 소자(13) 간 거리(x)는 자속 집속기(53)의 단부(53S)에 집중된 갈바노 자속이 효율적으로 기억층(134)에 도달하게 하는 거리일 필요가 있다. 예를 들면, 거리(x)는 200nm 이하일 것이며, 100nm 이하인 것이 바람직하다.
자속 집속기들(53, 57)에 사용되는 고 투자율의 물질들의 예들로서는 예를 들면 최대 투자율(μm)이 100 이상인 소프트 자기 물질을 포함한다. 구체적으로, 니켈, 철 및 코발트를 함유하는 합금, 철-알루미늄(FeAl) 합금, 페라이트 합금 및 그 외 소프트 자기 물질들이 사용될 수 있다.
또한, TMR 소자(13)와 랜딩 패드(33) 간의 접속을 수립하기 위해서, 절연체막(47), 기입 워드라인(11), 자속 집속기(57) 및 제3 절연체막(43)을 관통하여 연장되는 관통 홀(61)이 제공되어 있다. 또한, 관통 홀(61)은 이의 측벽 상에 측벽장벽막(62)을 구비한다. 관통 홀(51) 내에는 측벽 장벽막(62)을 통해 콘택(63)을 구비한다. 콘택(63)은 TMR 소자(13)의 반강자성층(131)(혹은 장벽 금속층(도시생략)와 랜딩 패드(33) 간의 접속을 수립하는 것이다.
제10의 바람직한 실시예의 개략적인 구성의 단면도를 도시한 도 17을 참조하여 본 발명에 따른 자기 메모리 장치의 제10의 바람직한 실시예를 다음에 기술한다. 도 17에서, 간단하게 할 목적으로, 자기 메모리 장치의 제10의 바람직한 실시예에 따른 기입 워드라인, TMR 소자, 제1 및 제2 자속 집속기들, 랜딩 패드, 관통 홀, 콘택 및 절연체막들의 부분과 같은 필수 구성요소들 외의 구성요소들은 도시하지 않았다. 또한, 전술한 제3의 바람직한 실시예의 자기 메모리 장치(3)와 유사한 구성요소들엔 유사한 참조부호들을 사용하였다.
도 17에 도시된 바와 같이, 제10의 바람직한 실시예의 자기 메모리 장치(5(5b))는 도 16을 참조로 하여 앞서 기술한 자기 메모리 장치(5a)의 변형예에 관한 것으로, 자속 집속기(제1 자속 집속기)(57)와 기입 워드라인(11) 사이에 절연체막(81)을 더 구비한다. 제10의 바람직한 실시예의 자기 메모리 장치(5)의 다른 구성들은 도 16을 참조로 하여 앞에서 기술한 바와 유사하다.
이에 따라, TMR 소자(13)와 랜딩 패드(33) 간 접속을 수립하는 것인 관통 홀(61)은 절연체막(86), 자속 집속기(53), 절연체막(85), 기입 워드라인(11), 절연체막(81), 자속 집속기(57) 및 제3 절연체막(43)을 통해 연장되도록 제공된다. 관통 홀(61)은 이의 측벽 상에 측벽 장벽막(62)을 구비한다. 관통 홀(61) 내에는 측벽 장벽막(61)을 통해 콘택(63)을 또한 구비한다. 콘택(63)은 TMR 소자(13)의 반강자성층(131)(혹은 장벽 금속층(도시생략))과 랜딩 패드(33) 간에 접속을 수립하는 것이다.
본 발명에 따른 자기 메모리 장치의 제11의 바람직한 실시예를, 제11의 바람직한 실시예의 개략적인 구성의 단면도를 도시한 도 18을 참조하여 다음에 기술한다. 도 18에서, 간단하게 할 목적으로, 자기 메모리 장치의 제11의 바람직한 실시예에 따른 기입 워드라인, TMR 소자, 제1 및 제2 자속 집속기들, 랜딩 패드, 관통 홀, 콘택 및 절연체막들의 부분과 같은 필수 구성요소들 외의 구성요소들은 도시하지 않았다. 또한, 전술한 제3의 바람직한 실시예의 자기 메모리 장치(3)와 유사한 구성요소들엔 유사한 참조부호들을 사용하였다.
도 18에 도시된 바와 같이, 제11의 바람직한 실시예의 자기 메모리 장치(5(5a))는, 기입 워드라인(11)과 TMR 소자(13) 사이에 위치하도록 도 15를 참조로 하여 앞서 기술된 바와 동일한 자속 집속기(제2 자속 집속기)(53)와 함께, 기입 워드라인(11)의 바닥측 및 대향하는 양 측면들을 둘러싸도록 도 6a을 참조하여 앞에서 기술한 바와 동일한 자속 집속기(제1 자속 집속기)(51)를 구비한 자기 메모리 장치에 관한 것이다. 자속 집속기(53)와, 자속 집속기(51)의 측벽부분의 단부(51S)는 절연체막(85)을 통해 이격되어 있다.
이에 따라, TMR 소자(13)와 랜딩 패드(33) 간 접속을 수립하는 것인 관통 홀(61)은 절연체막(86), 자속 집속기(53), 절연체막(85), 기입 워드라인(11), 자속 집속기(51), 및 제3 절연체막(43)을 통해 연장되도록 제공된다. 관통 홀(61)은 이의 측벽 상에 측벽 장벽막(62)을 구비한다. 관통 홀(61) 내에는 측벽 장벽막(62)을 통해 콘택(63)을 또한 구비한다. 콘택(63)은 TMR 소자(13)의 반강자성층(131)(혹은 장벽 금속층(도시생략))과 랜딩 패드(33) 간에 접속을 수립하는 것이다.
대안으로, 도시되지 않았지만 자속 집속기(51)의 측벽부분의 단부(51S)가 자속 집속기(53)와 접촉하여도 상관없다.
제12의 바람직한 실시예의 개략적인 구성의 단면도를 도시한 도 19를 참조하여 본 발명에 따른 자기 메모리 장치의 제12의 바람직한 실시예를 다음에 기술한다. 도 19에서, 간단하게 할 목적으로, 자기 메모리 장치의 제12의 바람직한 실시예에 따른 기입 워드라인, TMR 소자, 제1 및 제2 자속 집속기들, 랜딩 패드, 관통 홀, 콘택 및 절연체막들의 부분과 같은 필수 구성요소들 외의 구성요소들은 도시하지 않았다. 또한, 전술한 제3의 바람직한 실시예의 자기 메모리 장치(3)와 유사한 구성요소들엔 유사한 참조부호들을 사용하였다.
도 19에 도시된 바와 같이, 제12의 바람직한 실시예의 자기 메모리 장치(5(5d))는 기입 워드라인(11)과 TMR 소자(13) 사이에 위치하도록 도 15를 참조로 하여 앞서 기술된 바와 동일한 자속 집속기(제2 자속 집속기)(53)와 함께, 절연체막(81)을 통해 기입 워드라인(11)의 바닥측 및 대향하는 양 측면들을 둘러싸도록 도 13을 참조하여 앞에서 기술한 바와 동일한 자속 집속기(제1 자속 집속기)(51)를 구비한 자기 메모리 장치에 관한 것이다. 자속 집속기(53)과, 자속 집속기(51)의 측벽부분의 단부(51S)는 절연체막(85)을 통해 이격되어 있다.
이에 따라, TMR 소자(13)와 랜딩 패드(33) 간 접속을 수립하는 것인 관통 홀(61)은 절연체막(86), 자속 집속기(53), 절연체막(85), 기입 워드라인(11), 절연체막(81), 자속 집속기(51), 및 제3 절연체막(43)을 통해 연장되도록 제공된다. 관통 홀(61)은 이의 측벽 상에 측벽 장벽막(62)을 구비한다. 관통 홀(61) 내에는 측벽 장벽막(62)을 통해 콘택(63)을 또한 구비한다. 콘택(63)은 TMR 소자(13)의 반강자성층(131)(혹은 장벽 금속층(도시생략))과 랜딩 패드(33) 간에 접속을 수립하는 것이다.
대안으로, 도시되지 않았지만 자속 집속기(51)의 측벽부분의 단부(51S)가 자속 집속기(53)과 접촉하여도 문제는 없다.
제9 내지 제12의 바람직한 실시예들 각각의 자기 메모리 장치의 기본 구성은 전술한 제3의 바람직한 실시예의 자기 메모리 장치의 기본 구성으로 대치될 수 있으므로 도 6b를 참조로 앞에서 기술한 자기 메모리 장치의 구성에 수락될 수 있다.
자기 메모리 장치(5(5a 내지 5d))는 절연체막(86)을 통해 TMR 소자(13)의 측면을 따라 연장되면서 기입 워드라인(11)과 TMR 소자(13) 사이에 위치하도록 고 투자율 막의 자속 집속기(제2 자속 집속기)(53)와 함께, 기입 워드라인(11)의 대향하는 양 측변들과 TMR 소자(13)에 면하는 측에 기입 워드라인(11)의 대향하는 면을 둘러싸도록 자속 집속기(제1 자속 집속기)(51) 혹은 고 투자율 막의 자속 집속기(제1 자속 집속기)(57)를 구비한다. 이에 따라, 기입 워드라인(11)으로부터 발생된 갈바노 자계는 자속 집속기(51 혹은 57)에서 자속 집속기(53)로의 전달을 통해 효율적으로 TMR 소자(13)의 기억층(134)에 집중된다. 따라서, 기입에 필요한 전류를 감소시키는 것이 가능하므로, 전류소비가 감소되고 또한 전기이동에 대한 기입 워드라인(11)의 수명이 증가된다. 또한, 구동 전류가 덜 필요하게 되어 전류 구동회로의 면적이 감소되고, 이에 의해서 증가된 집적 레벨이 제공된다. 또한, 자계의 누설도 감소되므로, 이웃한 셀들과의 간섭이 감소된다.
제3 내지 제12의 바람직한 실시예들 각각에서 앞서 기술한 구성을 갖는 자기 메모리 장치는 제2의 바람직한 실시예에서 앞서 기술한 바와 같은 복수의 기입 워드라인들을 채용할 수도 있다. 복수의 기입 워드라인들을 채용하는 제3 내지 제12의 바람직한 실시예의 자기 메모리 장치는 제2의 바람직한 실시예의 것들을 포함하는 기능들 및 효과들을 제공할 수 있다.
제1 바람직한 실시예의 단계들을 도시한 단면들인 도 20a 내지 도 22c를 참조하여, 본 발명의 바람직한 실시예에 따른 자기 메모리 장치를 제조하는 제1 방법의 제1 바람직한 실시예를 다음에 기술한다. 도 20a 내지 도 22c에는 하나의 스위칭 소자 및 하나의 TMR 소자(1T1J 구조)로 구성된 MRAM이 도시되었다.
도 20a에 도시한 바와 같이, 장치 분리영역(23)은 전형적인 트렌치 에칭 기술을 사용함으로써 STI(얕은 트렌치 분리)로 반도체 기판(21) 상에 형성된다. 다음에, 스위칭 소자를 형성하는 전계 효과 트랜지스터(24)는 전계 효과 트랜지스터 제조를 위한 전형적인 기술을 사용하여 반도체 기판(21) 상에 형성된다. 대안으로, 스위칭 소자들용의 두 개의 전계효과 트랜지스터들(24)이 도 1에 도시한 바와 같이, 채용될 수도 있다. 도 1에 도시한 구성에서, 단일 확산층(27)을 공유하는 두 개의 전계효과 트랜지스터들이 형성된다. 도 1을 참조로 하여 앞서 기술한 자기 메모리 장치의 제1 바람직한 실시예와 같이 스위칭 소자들용의 두 개의 전계효과 트랜지스터들을 채용하는 자기 메모리 장치는 다음의 제조 방법을 사용하여 또한 얻어질 수 있음에 유의한다.
다음에, MOS 트랜지스터(24)를 피복하는 제1 절연체막(41)이 형성된다. 그후에, 제1 절연체막(41)의 표면을, 예를 들면 CMP(화학 기계식 연마)로 연마하여 평탄화한다. 이어서, 전형적인 리소그래피 기술 및 전형적인 에칭 기술을 사용하여 확산층들(27, 28) 각각에 도달하도록 접촉홀이 개방된다. 이어서, 텅스텐 플러그들을 포함하는 콘택들(29, 30)을, 예를 들면 텅스텐 플러그 제조를 위한 전형적인 기술을 사용하여 각각 접촉홀들 내에 형성한다. 이어서, 도전막은 제1 절연체막(41) 상에 형성되고, 이어서 전형적인 리소그래피 기술 및 전형적인 에칭 기술을 사용하여 에칭되어, 콘택(29)에 접속된 센스라인과 콘택(30)에 접속된 제1 랜딩패드(31)가 형성된다. 대안으로, 전형적인 트렌치 에칭기술을 센스라인(15), 제1 랜딩 패드(31) 및 그 외 다른 것들을 형성하기 위해 적용할 수도 있다.
다음에, 센스라인(15), 제1 랜딩 패드(31) 및 그 외 다른 것들을 피복하는 제2 절연막(42)을 형성한다. 그후에, 제2 절연막(42)의 표면을 예를 들면 CMP(화학 기계식 연마)로 연마하여 평탄화한다. 이어서, 전형적인 리소그래피 기술 및 전형적인 에칭 기술을 사용하여 제1 랜딩 패드(31)에 도달하도록 접촉홀이 개방된다. 이어서, 텅스텐 플러그들을 포함하는 콘택들(32)을, 예를 들면 텅스텐 플러그 제조를 위한 전형적인 기술을 사용하여 각각 접촉 홀 내에 형성한다. 이어서, 도전막을 제1 절연체막(41) 상에 형성하고, 이어서 전형적인 리소그래피 기술 및 전형적인 에칭 기술을 사용하여 에칭하여, 콘택(29)에 접속된 제2 랜딩패드(31)를 형성한다. 대안으로, 전형적인 트렌치 에칭기술을 제2 랜딩 패드(33)를 형성하기 위해 적용할 수도 있다.
다음에, 제2 랜딩 패드(33) 및 그 외의 것들을 피복하는 제3 절연체막을 예를 들면 HDP(고밀도 플라즈마) CVD 공정을 사용하여 형성한다. 구체적으로, 제3 절연체막(43)은, 소정의 두께(예를 들면, 제2 랜딩패드(33) 상에 충분한 전기적 절연을 확보하기에 충분한 두께) 또는 그 이상의 산화 실리콘층이 CMP 공정 후에 남아 있을 수 있게 형성된다. 이 공정에서, 전술한 바와 같은 산화 실리콘의 형성 후에, 제2 랜딩 패드(33) 상에 충분한 전기적 절연을 달성하도록 예를 들면 500 nm의 두께를 갖는 실리콘 산화층이 남아 있을 수 있게 CMP공정에 의해 연마함으로써 평탄화한다.
다음에, 도 20b에 도시한 바와 같이, 기입 워드라인을 형성하기 위한 도전막이 제3 절연체막(43) 상에 형성된다. 제1 바람직한 실시예에서, 예를 들면, 티탄막(예를 들면, 20nm 두께), 알루미늄 구리 합금막(예를 들면, 10nm의 두께) 및 질화티탄막(예를 들면, 100nm의 두께)을 이 오름차순 순서로 형성한다. 이어서, 전형적인 리소그래피 기술 및 전형적인 에칭기술을 사용하여 도전막을 에칭하여, 기입 워드라인(11)을 제조한다. 대안으로, 전형적인 트렌치 에칭기술을 기입 워드라인(11)을 형성하기 위해 적용할 수도 있다. 간단하게 할 목적으로, 도 20b 및 그 다음의 도면들에서, 제3 절연막(43)의 하측의 구성은 도시하지 않았다.
다음에, 기입 워드라인(11)을 피복하는 제4 절연체막의 하측의 층(441)을 예를 들면 HDPCVD 공정을 사용하여 예를 들면 500nm의 두께로 산화실리콘으로 형성한다. 그후에, 제4 절연체막의 하측의 층의 표면을, 예를 들면 CMP 공정으로 연마하여 평탄화 시킴으로써, 기입 워드라인(11)의 표면이 외부로 노출되게 한다.
다음에, 도 20c에 도시한 바와 같이, 제4 절연체막의 상측의 측(442)은 제4 절연체막의 하측의 층의 표면 상에, 예를 들면 50nm의 두께로 산화 알루미늄으로 형성한다. 제4 절연체막(44)은 이러한 식으로 형성된다. 이어서, 제4 절연체막(44)을 레지스트막(91)으로 코팅하고, 전형적인 리소그래피 기술을 사용하여 레지스트막(91) 내에 홀(92)을 개구한다. 또한, 레지스트막(91)을 200℃ 내지 300℃ 범위 내의 온도로 열처리하여 레지스트 막(91)이 리플로(re-flow)되게 함으로써 홀(92)의 내경이 감소되게 한다. 도 20c에서, 리플로 처리 전의 레지스트막(91)은 2점쇄선으로 도시되었고, 리플로 처리 후의 레지스트막(91)은 실선으로 도시되었다.
레지스트 막(91) 내 홀의 내경을 감소시키는 방법은 리플로 처리로 한정되지 않는 것에 유의한다. 대안으로, 예를 들면, T. Toyoshima 등에 의해, "IEDM(International Electron Devices Meeting)(1998), 333 내지 336 페이지에 보고된 방법이 사용될 수도 있다. 대안으로, 두께방향으로 레지스트막 내 부분적으로 개구된 홀이 사용될 수도 있다. 이 경우, 측벽 장벽막은 부분적으로 개구된 홀의 측벽 상에 형성된다. 이어서, 측벽 장벽막은 전술의 부분적으로 개구된 홀의 내경을 감소시키기 위해 마스크로서 사용되고, 그럼으로써 레지스트막 내에 보다 작은 내경을 갖는 홀이 제공된다.
이어서, 도 21a에 도시한 바와 같이, 관통 홀(61)은, 레지스트막(91)을 에칭 마스크로서 사용하는 에칭 기술을 사용함으로써 기입 워드라인(11)을 통해 제2 랜딩 패드(33)로 연장되도록 제4 절연체막(44) 내지 제3 절연체막(43)의 범위에 걸쳐 개구된다.
다음에, 도 21b에 도시한 바와 같이, 측벽 장벽막을 형성하는 절연체막이, 관통 홀(61)의 측벽부분에 의해 관통 홀(61)에 대한 전기적 절연이 확실하기에 충분하게, 예를 들면 20nm의 두께로 산화 실리콘으로, 관통 홀(61)의 내면 상에 그리고 제4 절연체막(44)의 표면 상에 형성된다. 그후에, 절연체막은 에치 백 되어, 측벽 장벽막(62)은 관통 홀(61)의 측벽 상에 형성된다.
그후에, 레지스트 막을 벗겨낸다. 이어서, 도 21c에 도시한 바와 같이, 관통 홀(61)이 텅스텐막으로 채워지도록 텅스텐 플러그 제조를 위한 전형적인 기술을 사용하여 텅스텐막을 제4 절연체막(4) 상에 형성한다. 이어서, 제4 절연체막(44) 상의 여분의 텅스텐막을 예를 들면 CMP 공정으로 연마하여 제거하고, 텅스텐 플러그의 콘택(63)을 관통 홀(61)의 측벽 상에 측벽 장벽막(62)을 통해 관통 홀(61) 내에 텅스텐을 잔류시켜 형성한다. 제4 절연체막(44)의 표면을 이 CMP 공정으로 평탄하게 한다.
다음에, 콘택(63)에 접속된 TMR 소자(13)를 다음의 단계들에 따라 제4 절연체막(44) 상에 형성한다. 먼저, 도 21d에 도시한 바와 같이, 장벽층(130), 반강자성층(131), 강자성 물질을 포함하는 고정 자화층(132), 터널 장벽막(133), 강자성 물질을 포함하는 기억층(134), 캡 층(135) 및 전극층(136)이 PVD(물리 증착 형성) 공정을 사용하여 제4 절연체막(44) 상에 오름차순으로 형성된다.
장벽층(130)은 질화티탄, 탄탈 혹은 질화 탄탈로 형성된다.
반강자성층(131)은 예를 들면 철-망간 합금, 니켈-망간 합금, 백금-망간 합금, 이리듐-망간 합금, 로듐-망간 합금, 산화 코발트 및 산화 니켈 중 적어도 하나로 형성된다. 직렬로 TMR 소자(13)에 접속된 스위칭 소자에 반강자성층(131)을 접속하는데 사용되는 기판 도전층은 반강자성층(131) 자체일 수 있다. 이에 따라, 본 바람직한 실시예는 스위칭 소자(도시생략)에 TMR 소자를 접속하는 것인 상호접속의 일부로서 반강자성층을 채용한다.
고정 자화층(132)은 예를 들면, 니켈, 철, 코발트와, 니켈, 철, 코발트 중 적어도 두 가지를 포함하는 합금 등의 강자성 물질로 형성된다. 고정 자화층(132)는 반강자성층(131)과 접촉하여 있다. 따라서, 고정 자화층(132)과 반강자성층(131) 간 층간 교환 결합에 의해, 고정 자화층(132)은 강한 일방향성 자기 이방성을 갖게 된다. 구체적으로, 고정 자화층(132)의 자화 방위는 고정 자화층(132)과 반강자성층(131) 간 교환결합으로 고정되어 있다.
대안으로, 고정 자화층(132)은 자기층들들 사이에 도전층이 개재하여 자기층들이 적층된 다층구조를 가질 수 있다. 예를 들면, 제1 고정 자화층, 자기층에 강자기결합 제공하는 도전층, 및 제2 고정 자화층이 반강자성층(131)의 일측부터 이 순서로 적층된 다층구조가 채용될 수도 있다. 대안으로, 고정 자화층은, 3층 이상의 강자성층들 사이에 도전층을 개재하여 적층된 더 다층의 구조를 가질 수도 있다. 도전층은 예를 들면, 루테늄, 구리, 크롬, 금, 은, 등으로 형성될 수 있다.
터널 장벽층(133)은 기억층(134)과 고정 자화층(132) 간의 자기결합을 끊으면서, 터널 전류를 수송하는 기능들을 제공한다. 이에 따라, 0.5nm 내지 5nm의 두께를 갖는 산화 알루미늄이 통상 사용된다. 대안으로, 산화 마그네슘, 산화 실리콘, 질화 알루미늄, 질화 마그네슘, 질화 실리콘, 알루미늄 옥시나이트라이드, 마그네슘 옥시나이트라이드, 및 실리콘 옥시나이트라드와 같은 절연체 물질이 사용될 수도 있다. 전술한 바와 같이 0.5nm 내지 5nm으로 얇은 터널 장벽층(133)의 극히 얇은 두께 때문에, 터널 장벽층(133) 형성에 ALD(원자층 형성) 공정이 사용된다. 대안으로, 터널 장벽층(133)은 스퍼터링에 의해 형성된 알루미늄과 같은 금속층을 플라즈마를 이용한 산화 혹은 질화하는 수단에 의해 얻어질 수도 있다.
기억층(134)은 예를 들면 니켈, 철, 코발트와, 니켈, 철, 코발트 중 적어도 두 가지를 포함하는 합금 등의 강자성 물질로 형성된다. 기억층(134)은 외부에서 인가된 자계에 의해 하측 층 혹은 고정 자화층(132)의 자화에 평행하게 혹은 반평행한 방위로 놓인 자화를 변경할 수 있다.
캡 층(135)은 이를테면, TMR 소자(13)를 다른 TMR 소자(13)에 접속하는 상호 접속과 캡 층(135) 간의 상호 확산의 방지와, 접촉 저항의 감소와 기억층(134)의 산화방지와 같은 기능들을 제공한다. 통상, 캡 층(135)은 이를테면 구리, 질화탄탈, 탄탈 및 질화티탄과 같은 물질로 형성된다. 이에 따라, 장벽 금속층(130)과 동일한 문질이 캡 층(135)에 사용될 수 있다.
전극층(136)은 예를 들면 CVD 공정을 사용하여 예를 들면 50nm의 두께로 텅스텐 혹은 질화 텅스텐으로 형성된다.
다음에, 도 22a에 도시된 바와 같이, TMR 소자(13)는, 포토 레지스트(도시생략)를 마스크로 하여, 리소그래피 기술 및 에칭(반응성 이온 에칭) 기술을 사용하여, TMR 소자(13)를 형성하는 다층막(전극층(136), 캡 층(135), 기억층(134), 터널 장벽층(133), 고정 자화층(132), 반강자성층(131) 및 장벽층(130)으로 구성된)을 에칭함으로써 형성된다. 전술한 에칭 공정에 사용되는 에칭 가스의 예들로서는 염소(Cl)를 함유하는 할로겐 가스 및 암모늄(NH3)를 일산화탄소(CO)에 첨가한 가스 시스템을 포함한다. 이후에, 포토 레지스트를 벗겨낸다.
다음에, 도 22b에 도시한 바와 같이, TMR 소자(13)를 피복하는 제5 절연체막(45)을 제4 절연체막(44) 상에 형성한다. 즉, 제5 절연체막(45)은 산화실리콘, 산화 알루미늄 등으로 예를 들면 10nm의 두께로, 혹은 예를 들면 플라즈마 CVD 혹은 PVD 공정을 사용하여 TMR 소자(13)보다 두꺼운 두께로 형성된다. 그후에, 제5 절연체막(45)의 표면을 예를 들면 CMP 공정으로 연마하여 평탄화함으로써 TMR 소자(13)의 전극층(136)의 상측면을 외부에 노출시키도록 한다.
다음에, 도 22c에 도시한 바와 같이, TMR 소자(13)의 전극층(136)에 접속된 비트라인(12)은 비트라인(12)과 기입 워드라인(11) 사이에 TMR 소자(13)를 개재하여 입체 교차로 식으로 비트라인(12)이 기입 워드라인(11)에 교차하게(혹은 기입 워드라인에 직교하여 연장되게), 전형적인 상호접속 제조기술을 사용하여 제5 절연체막(45) 상에 형성된다. 또한, 주변회로들 및 본딩 패드 영역(도시생략)의 상호접속(도시생략)이 형성된다. 또한, 보호막을 형성하는 제6 절연체막(46)은 예를 들면 플라즈마 CVD 공정을 사용하여 질화실리콘막으로 비트라인(12)의 전체 표면에 걸쳐 형성된다. 이어서, 본딩 패드 부분(도시생략)기 개구되고, 결국, 자기 메모리 장치의 웨이퍼 공정이 완료된다.
도 20a 내지 도 22c를 참조로 기술한 바와 같은 자기 메모리 장치를 제조하는 방법은 제4 절연체막(44)부터, 기입 워드라인(11)을 통해 기입 워드라인(11)보다 낮은 제2 랜딩 패드(33)까지 연장되는 관통 홀(51)을 개구하는 단계, 관통 홀(61)의 측벽 상에 측벽 장벽막(62)을 형성하는 단계, 및 관통 홀(610 내에 콘택을 형성하는 단계를 포함하고, 이에 의해서 TMR 소자(13) 바로 밑에 콘택(63)이 놓인 자기 메모리 장치를 제공한다. 이에 따라서, 스위칭 소자를 형성하는 전계효과 트랜지스터(24)의 확산층(28)에 접속된 제2 랜딩 패드(33)와 TMR 소자(13) 간 접속은, 셀 영역에 할당된 콘택의 영역을 새로이 만들지 않고도 TMR 소자(13)의 셀 영역을 이용하여 수립된다. 따라서, 한 스위칭 소자-한 TMR 소자 형의 종래의 MRAM과 동일한 액세스 속도가 유지되는 한 스위칭 소자 및 한 TMR 소자로 구성된 MRAM이 제공될 수 있고, 종래의 MRAM에 비해 셀 영역이 보다 감축될 수 있다. 한 스위칭 소자와 한 TMR 소자로 구성된 MRAM의 셀 영역은 교차점 MRAM의 셀 영역만큼 작게 할 수 있다.
제2 바람직한 실시예의 단계들을 도시한 단면들을 도시한 도 23a 내지 도 23c를 참조하여, 본 발명의 바람직한 실시예에 따른 자기 메모리 장치를 제조하는 제1 방법의 제2 바람직한 실시예를 다음에 기술한다. 제1 방법의 제2 바람직한 실시예는 도 2를 참조로 앞에서 기술한 제2 바람직한 실시에의 자기 메모리 장치를 얻는데 적용되는 방법에 관한 것이다.
자기 메모리 장치를 제조하는 제1 방법의 제2 바람직한 실시예는 기입 워드라인과, 기입 워드라인을 연장되도록 제공된 관통 홀을 형성하는 점에서 자기 메모리 장치를 제조하기 위한 제1 방법의 제1 바람직한 실시예와 다르다. 자기 메모리 장치를 제조하는 제1 방법의 제1 및 제2 바람직한 실시예들은 다른 단계들에서 유사하다.
다음 설명에서, 자기 메모리 장치를 제조하는 제1 방법의 제1 바람직한 실시예의 단계들과는 다른 단계들, 특히, 기입 워드라인을 제조하는 단계 및 관통 홀을 개구하는 단계에 중점을 둔다. 기입 워드라인(11)을 제조함에 있어, 기입 워드라인을 형성하는 도전막(111)은 제3 절연체막(43) 상에 형성되고, 이어서, 오프셋 절연체막(65)은 도 23a에 도시한 바와 같이, 도전막(111) 상에 형성된다. 이 단계에 필요로 되는 모든 것은 제3 절연체막(43) 및 연이어 형성된 제4 절연체막에 대한 후 에칭 공정에서 에칭 마스크로서 사용될 절연체 물질로 오프셋 절연체막(65)을 형성하는 것이다. 구체적으로, 오프셋 절연체막(65)은 예를 들면 산화 알루미늄 혹은 질화 실리콘으로 형성된다. 그후에, 전형적인 방식으로 레지스트를 코팅하고, 리소그래피 기술에 따라 레지스트 마스크(도시생략)를 형성한다. 이어서, 도전막(111) 및 오프셋 절연체막(65)은 동시에 에칭되어, 기입 워드라인들(11a(111), 11b(111))이 이들 사이에 오프셋 절연체막들(65)을 개재하여 형성된다. 제3 절연체막(43)의 형성 전의 단계들은 자기 메모리 장치를 제조하는 제1 방법의 제1 바람직한 실시예와 유사한 방식으로 행해질 수 있는 것에 유의한다.
이후에, 레지스트 마스크를 벗겨낸다. 이어서, 도 23b에 도시한 바와 같이, 오프셋 절연체막(65)이 사이에 개재된 기입 워드라인들(11(11a), 11(11b))을 피복하도록 제3 절연체막(5) 상에 제4 절연체막(44)을 형성한다. 이어서, 제4 절연체막(44)의 표면을 예를 들면 CMP 공정으로 연마하여 평탄화시켜, 오프셋 절연체막(65)이 외부에 노출되도록 한다. 다음에, 레지스트막(93)을 전형적인 레지스트 코팅공정을 사용하여 형성하고, 리소그래피 기술을 사용하여 레지스트 막(93) 내에 홀(94)을 개구한다. 이어서, 레지스트막(93)을 에칭 마스크로 하여 제4 절연체막(44) 및 제3 절연체막(43)을 에칭하여, 하측의 상호접속층을 형성하는 랜딩 패드(33)로 연장되는 관통 홀(61)을 개구시킨다. 이 경우, 오프셋 절연체막(65)을 에칭되기에 곤란하게 하는 에칭 조건의 선택에 의해서 기입 워드라인들(11(11a), 11(11b)) 사이에 관통 홀(61)을 극한으로 제공하는 것이 가능하다. 그후에, 레지스트 마스크를 벗겨낸다.
자기 메모리 장치를 제조하는 제1 방법의 전술한 제1 바람직한 실시예와 유사한 방식으로, 측벽 장벽막(620이 관통 홀(61)의 측벽 상에 형성되고 관통 홀 내에 채워진 콘택(63)이 예를 들면 텅스텐 플러그로 형성되는 한, 다음 단계가 도 23c에 도시된 바와 같이 다음 단계가 행해질 것이다. 그후에, TMR 소자 형성 단계 및 이후의 단계들은 도시되진 않았으나, 자기 메모리 장치를 제조하는 제1 방법의 제1 바람직한 실시예와 유사한 방식으로 전술한 제1 바람직한 실시예 행해진다.
자기 메모리 장치를 제조하는 제1 방법의 제2 바람직한 실시예는 자기 메모리 장치를 제조하는 제1 방법의 전술한 제1 바람직한 실시예와 유사한 잇점들 외에도, 다음의 잇점들을 갖는다. 즉, 기입 워드라인(11) 상에 형성된 오프셋 절연체막들(65)은 소위 에칭 스톱 층들을 형성하므로, 홀(94)이 기입 워드라인들(11) 위로 연장되도록 에칭 마스크를 형성하는 레지스트 막(94) 내에 제공될 수 있다. 이에 따라, 레지스트 막(93) 내 제공된 미세한 내경의 홀의 필요성을 제거하거나 리소그래피 공정에서의 마스크 정렬을 위한 보다 큰 마진 및 그 외의 것들을 확보하는 잇점들이 제공된다.
자기 메모리 장치를 제조하는 제1 방법의 제1 및 제2 바람직한 실시예들은 레이아웃도인 도 5를 참조로 앞에서 기술한 TMR 소자(13)로부터 돌출하도록 기입 워드라인(11)에 평행한 방향의 축이 더 긴 관통 홀(61)을 갖는 자기 메모리 장치를 제공할 수 있다. 전술한 바와 같은 관통 홀(61)을 갖는 자기 메모리 장치는 랜딩 패드(33)가 하측의 상호접속 층을 형성하여 TMR 소자(13)의 접촉면적을 증가시키므로 접촉저항을 감소시킬 수 있다.
자기 메모리 장치를 제조하는 제1 방법의 제2 바람직한 실시예에 따라서, 기입 워드라인(11)은 복수의 상호접속들(도면에선 두 개)로 형성되고, 관통 홀(61)은 기입 워드라인들(11a, 11b) 사이에 제공된다. 또한, TMR 소자(13)와 랜딩 패드(33) 간 접속을 수립하는 것인 콘택은 관통 홀 내에 형성된다. 이에 따라, 관통 홀(61)의 대향하는 양측 상의 기입 워드라인들(11a, 11b)은 균일한 간격으로 배열될 수 있다. 따라서, 기입 워드라인들(11) 중 어느 하나로 흐르는 전류 혹은 예를 들면 미세하게 형성된 상호접속들의 증대된 전류밀도에 기인하여 단선이 발생할 위험은 없다.
제1 바람직한 실시예의 단계들을 도시한 단면도들인 도 24a 내지 도 24d를 참조로 하여 본 발명의 자기 메모리 장치를 제조하는 제2 방법의 제1 바람직한 실시예를 다음에 기술한다. 제2 방법의 제1 바람직한 실시에는 도 6을 참조로 앞에서 기술한 제3 바람직한 실시예의 자기 메모리 장치를 얻는데 적용되는 방법에 관한 것이다.
자기 메모리 장치를 제조하는 제2 방법의 제1 바람직한 실시예는 제3 절연체막의 형성부터 제4 절연체막의 형성까지의 단계들이 자기 메모리 장치를 제조하는 제1 방법의 제1 바람직한 실시예와는 다르다. 자기 메모리 장치를 제조하는 제2 방법의 제1 바람직한 실시예는 자기 메모리 장치를 제조하는 제1 방법의 제1 바람직한 실시예와는 다른 단계들에서 유사하다. 이와 관련하여, 도 24a 내지 도 25d에서, 제3 절연체막의 형성에 다음의 단계들만이 도시되었다.
먼저, 장치 분리영역(23)은 도 20a 내지 도 20c를 참조로 앞에서 기술한 바와 유사한 공정에 따라 반도체 기판(21) 상에 형성된다. 다음에, 스위칭 소자를 형성하는 전계효과 트랜지스터(24)가 반도체 기판(21) 상에 형성된다. 다음에, MOS 트랜지스터(24)를 피복하는 제1 절연체 막(41)이 형성되고, 제1 절연체막(41)의 표면을 평탄화한다. 이어서, 확산층들(27, 28) 각각에 도달하도록 접촉홀들이 개구되고, 텅스텐 플러그들을 포함하는 콘택들(29, 30)을 접촉홀들 내에 형성한다. 이어서, 도전막을 제1 절연체막(41) 상에 형성한 후 에칭하여, 콘택(29)에 접속된 센스라인과 콘택(30)에 접속된 제1 랜딩 패드(31)를 형성한다. 이어서, 센스라인(15), 제1 랜딩 패드(31) 및 그 외 다른 것들을 피복하는 제2 절연막(42)을 형성하고, 제2 절연막(42)의 표면을 평탄화한다. 이어서, 제1 랜딩 패드(31)에 도달하도록 접촉홀을 개구하고, 텅스텐 플러그들을 포함하는 콘택들(32)을 접촉홀내에 형성한다. 이어서, 도전막을 제2 절연체막(42) 상에 형성하고, 이어서 콘택(32)에 접속된 제2 랜딩패드(33)를 형성한다.
다음에, 도 24a에 도시한 바와 같이, 콘택(32)에 접속된 랜딩 패드(33) 및 그 외의 것들을 포함하는 제2 절연체막(42)이 제3 절연체막(43)으로 피복된다. 이어서, 제3 절연체막(43)은, 소정의 두께(예를 들면, 제2 랜딩패드(33) 상에 충분한 전기적 절연을 확보하기에 충분한 두께) 또는 그 이상의 막이 제2 랜딩 패드(44) 상에 남아 있을 수 있게, CMP 공정을 사용하여 연마된다. 구체적으로, 제3 절연체막(43)은 1000nm의 두께로 산화실리콘으로 형성된다. 이 공정에서, 산화 실리콘 형성 후에, 제2 랜딩 패드(33) 상에 충분한 전기적 절연을 달성하도록 예를 들면 500 nm의 두께를 갖는 실리콘 산화막이 남아 있을 수 있게 CMP 공정에 의해 연마함으로써 평탄화한다.
다음에, 장벽 금속(도시생략), 고 투자율 막(73), 및 기입 워드라인을 형성하는 상호접속 물질을, PVD 공정을 사용하여 제3 절연체막(43) 상에 형성한다. 또한, 제4 절연체막(44)이 상호접속 물질층(111) 상에 형성된다.
장벽 금속은 5nm의 두께로 형성된 티탄(Ti)층과 티탄층 상에 20nm 두께로 형성된 질화티탄(TiN)층으로 구성된다.
고 투자율 막(73)은 예를 들면 최대 투자율(μm)이 100 이상인 소프트 자기 물질로 형성될 수 있다. 구체적으로, 니켈, 철 및 코발트를 함유하는 합금, 페라이트 합금 및 그 외 소프트 자기 물질들이 사용될 수 있다. 고 투자율 막(73)은예를 들면 100nm의 두께로 형성된다. 대안으로, 100 이상의 최대 투자율(μm)이 달성될 수 있는 한, 다른 금속 화합물들, 금속 산화물들, 혹은 예를 들면 코발트(Co), 철(Fe) 및 니켈(Ni) 중 하나는 함유하는 질화금속들이 사용될 수도 있다.
전술한 물질들은 다음의 설명에서 자기 메모리 장치를 제조하기 위한 각종의 방법들에 사용될 수 있을 것인 고 투자율 막들에 사용될 수도 있다.
상호접속 물질층(111)은 예를 들면, 알루미늄(Al), 구리(Cu) 혹은 알루미늄-구리(Al-Cu) 합금으로 300nm의 두께로 형성된다.
제4 절연체막(44)은 예를 들면 산화알루미늄(Al2O3)로 형성된다. 제4 절연체막(44)의 두께는 후 공정에서 형성될 TMR 소자와 기입 워드라인(11) 간 전기적 절연을 확보하기에 충분한 두께일 수 있다. 제4 절연체막(44)의 두께는 예를 들면 3nm 내지 50nm의 범위 내가 될 것이다.
다음에, 도 24b에 도시한 바와 같이, 제4 절연체막(44)의 표면에서 제2 랜딩 패드(33)까지 연장되는 관통 홀(61)이 개구된다. 또한, 관통 홀(61)의 측벽 상에 측벽 장벽막(62)을 통해 관통 홀(61) 내에 콘택(63)이 형성된다. 구체적으로, 도 20c를 참조로 앞에서 기술한 바와 유사한 방식으로 제4 절연체막(44) 상에 레지스트막(91)이 형성된다. 이어서, 상호접속 물질층(111) 및 고 투자율 막(73)을 통해 제2 랜딩 패드(33)로 연장되는 관통 홀(61)은, 도 20d를 참조로 앞에서 기술된 바와 유사한 방식으로 레지스트 막(91)을 에칭 마스크로 하여 에칭 기술을 사용함으로써 제4 절연체막(44) 내지 제3 절연체막(43)의 범위에 걸쳐 개구된다.
다음에, 측벽 장벽막을 형성하는 절연체막은 관통 홀(61)의 내면과, 제4 절연체막(4)의 표면 상에 예를 들면 20nm의 두께로, 혹은 도 21b을 참조로 앞에서 기술한 바와 유사한 방식으로 측벽부분에 관통 홀(61)에 대한 전기적 절연을 확보하기에 충분한 두께로, 산화 실리콘으로 형성된다. 그후에, 절연체막은 에치 백 되어, 측벽 장벽막(62)은 관통 홀(61)의 측벽 상에 형성된다.
다음에, 도 20(6)을 참조로 앞에서 기술한 바와 유사하게, 텅스텐 플러그 제조를 위한 전형적인 기술을 사용하여 관통 홀(61)이 텅스텐막으로 채워지도록 제4 절연체막(44) 상에 텅스텐 막을 형성한다. 이어서, 제4 절연체막(44) 상의 여분의 텅스텐막을 예를 들면 CMP 공정으로 연마하여 제거하고, 텅스텐 플러그를 포함하는 콘택(63)을 관통 홀(61)의 측벽 상에 측벽 장벽막(62)을 통해 관통 홀(61) 내에 텅스텐을 잔류시켜 형성한다. 제4 절연체막(44)의 표면을 이 CMP 공정으로 평탄하게 한다.
다음에, 도 24c에 도시한 바와 같이, 콘택(63)을 피복하는 더미 막(112)을, 예를 들면 선택방법으로 제4 절연체 막을 에칭함에 있어 효과적인 막으로 제4 절연체막(44) 상에 형성한다. 본 바람직한 실시예에서, 더미 막(112)은 예를 들면 산화 실리콘으로 형성된다.
다음에, 더미 막(112), 상호접속 물질층(111), 고 투자율 막(73) 및 장벽 금속(도시생략)이, 리소그래피 기술 및 에칭 기술을 사용하여 포토레지스트(도시생략)를 마스크로 하여 순차적으로 에칭되어, 더미 막(112)을 위에 놓인 기입 워드라인(11)이 형성된다. 그후에, 포토레지스트를 벗겨낸다.
다음에, 도 24d에 도시된 바와 같이, 더미 막(112)(도 24a 참조)을 피복하는 고 투자율 막을, PVD 공정을 사용하여 제3 절연체 막(43) 상에 형성한다. 이어서, 고 투자율 막의 전체 표면을 에치 백하여, 더미 막(112)이 위에 놓여지는 기입 워드라인의 측벽 상에 고 투자율 측벽(74s)을 형성한다. 따라서, 고 투자율 막(73) 및 고 투자율 측벽(75s)으로 구성된 자속 집속기(112)가 형성된다.
이어서, 도 25a에 도시한 바와 같이, 더미 막(112)(2점쇄선으로 도시한 부분)만을 선택적 에칭에 의해 벗겨낸다. 고 투자율 측벽은 자속 집속기(51)의 측벽부분을 형성하므로, 자속 집속기(51)의 단부(51S)의 높이는 더미 막(112)의 두께로 조정된다. 자속 집속기(51)의 단부(51S)는 후 공정에서 형성될 TMR 소자의 기억층과 캡 층 간 계면만큼 높을 수 있고, 예를 들면, 터널 장벽막과 기억층 간 계면 내지 기억층과 캡 층 간 계면간의 높이 범위인 것이 바람직하다. 또한, 고 투자율 측벽(74s)과 후 공정에서 형성될 TMR 소자 간 거리는 단부(51S)에 집중된 갈바노 자속이 기억층에 효율적으로 도달하게 하는 거리일 필요가 있다. 이 거리는 200nm 이하일 것이며, 바람직하게는 예를 들면 100nm 이하이다.
다음에, 도 25b에 도시된 바와 같이, 자속 집속기(51)를 피복하는 장벽층(도시생략), 반강자성층(131), 강자성층을 포함하는 고정 자화층(132), 터널 장벽층(133), 강자성 물질을 포함하는 기억층(134), 캡 층(135) 및 전극층(136)이, 제3 절연체막(43) 및 제4 절연체막(44) 상에 순차적으로 형성된다. 장벽층(도시생략), 반강자성층(131), 고정 자화층(132), 터널 장벽층(133), 강자성 물질의 기억층(134), 캡 층(135) 및 전극층(136)은 제1 바람직한 실시예에서 앞에서 기술한 바와 동일한 물질들로 형성될 수 있다.
다음에, 도 25c에 도시된 바와 같이, TMR 소자(13)는 포토레지스트(도시생략)를 마스크로 하여, 리소그래피 기술 및 에칭(반응성 이온 에칭) 기술을 사용하여, TMR 소자(13)를 형성하는 다층막(전극층(136), 캡 층(135), 기억층(134), 터널 장벽층(133), 고정 자화층(132), 반강자성층(131) 및 장벽층으로 구성된)을 에칭함으로써 형성된다. 에칭 공정에 사용되는 에칭 가스의 예들로서는 염소(Cl)를 함유하는 할로겐 가스 및 암모늄(NH3)을 일산화탄소(CO)에 첨가한 가스 시스템을 포함한다. 이후에, 포토레지스트를 벗겨낸다.
전술한 구성을 갖는 자기 메모리 장치에서, 기입 워드라인(11)의 하측부분과 측면을 둘러싸는 자속 집속기(51)는 기입 워드라인(11)에서 TMR 소자(13)의 측면 근처를 향하여 돌출한다. 이에 따라, 기입 워드라인(11)으로부터 발생된 갈바노 자계는 TMR 소자(13)의 기억층(134)에 효율적으로 인가된다.
다음에, 도 25d에 도시된 바와 같이, TMR 소자(13)를 피복하는 제5 절연체막(45)이 제3 절연체막(43) 및 제4 절연체막(44) 상에 형성된다. 구체적으로, 제5 절연체막(45)은 예를 들면, CVD 혹은 PVD 공정을 사용하여 산화 실리콘 혹은 산화 알루미늄으로 형성된다. 그후에, 제5 절연체막(45)의 표면을 CMP 공정으로 연마하여 평탄화함으로써 TMR 소자(13)의 전극층(136)의 상측면이 외부에 노출되게 한다.
다음에, TMR 소자(13)의 전극층(136)에 접속되는 비트라인(12)은 비트라인(12)과 기입 워드라인(11) 사이에 TMR 소자(13)를 개재하여 입체 교차로 식으로 비트라인(12)이 기입 워드라인(11)에 교차하게(예를 들면, 기입 워드라인에 직교하여 연장되게), 전형적인 상호접속 제조기술을 사용하여 제5 절연체막(45) 상에 형성된다. 비트라인(12)의 제조와 동시에, 주변회로들 및 본딩 패드 영역(도시생략)의 상호접속(도시생략)이 형성된다. 또한, 보호막을 형성하는 제6 절연체막(도시생략)은 예를 들면 플라즈마를 이용한 질화실리콘막으로 비트라인(12)의 전체 표면에 걸쳐 형성된다. 이어서, 본딩 패드 부분이 개구되어, 자기 메모리 장치의 웨이퍼 공정이 완료된다.
자기 메모리 장치를 제조하는 제2 방법은, 고 투자율 막(73)과 제1 상호접속 층(111) 사이에 절연체막이 제공되고, 고 투자율 측벽(74s)의 형성에 앞서 기입 워드라인(11)의 측벽 상에 측벽 장벽막이 형성되는 한, 도 13을 참조하여 앞에서 기술한 제6 바람직한 실시예의 자기 메모리 장치를 얻는데 적용될 수 있다.
자기 메모리 장치를 제조하는 제2 방법은, 제4 절연체막(44)부터, 기입 워드라인(11) 및 자속 집속기(51)를 통해 기입 워드라인(제1 상호접속)(11)보다 낮은 제2 랜딩 패드(33)까지 연장되는 관통 홀(61)을 개구하는 단계, 관통 홀(61)의 측벽 상에 측벽 장벽막(62)을 형성하는 단계, 및 관통 홀(61) 내에 콘택(63)을 형성하는 단계를 포함하고, 이에 의해서 TMR 소자(13)가 콘택(63) 상에 놓인 자기 메모리 장치를 제공한다. 이에 따라서, TMR 소자(13)와 제2 랜딩 패드(33) 간 접속은, 셀 영역에 할당된 콘택(63)의 영역을 새로이 만들지 않고도 TMR 소자(13)의 셀 영역을 이용하여 수립된다. 따라서, 한 스위칭 소자-한 TMR 소자 형의 종래의 MRAM과 동일한 액세스 속도가 유지되는 한 스위칭 소자 및 한 TMR 소자로 구성된 MRAM이 제공될 수 있고, 종래의 MRAM에 비해 셀 영역이 보다 감축될 수 있다. 한 스위칭 소자와 한 TMR 소자로 구성된 MRAM의 셀 영역은 교차점 MRAM의 셀 영역만큼 작게 할 수 있다.
자기 메모리 장치를 제조하는 제2 방법은, 기입 워드라인(11)의 대향하는 양 측면들과 TMR 소자(13)에 면하는 측에 기입 워드라인(11)의 대향하는 면을 둘러싸도록 하여 전류를 기입 워드라인(11)에 인가할 때 발생되는 집중된 갈바노 자계가, 기입 워드라인(11)의 대향하는 양측면들 상에 고 투자율 막이 형성된 TMR 소자(13)의 기억층(기록층이라고 함)(134)에 보다 효율적으로 집중되도록 고 투자율 막의 자속 집속기(51)를 형성하는 단계를 더 포함한다. 이에 따라, 기입에 필요한 전류를 감소시키는 것이 가능하고, 따라서 전류소비가 감소되며 전기이동에 대한 기입 워드라인(11)의 수명이 증가된다. 또한, 구동 전류가 덜 필요하게 되어 전류 구동회로의 면적이 감소되고, 이에 의해서 증가된 집적 레벨이 제공된다. 또한, 자계의 누설도 감소되므로, 이웃한 셀들과의 간섭이 감소된다.
본 발명의 바람직한 실시예에 따른 자기 메모리 장치를 제조하는 제2 방법의 제2 바람직한 실시예를 다음에 기술한다. 다음 설명에서는, 도 12를 참조로 앞에서 기술한 제5 바람직한 실시예의 자기 메모리 장치의 기본 구성을 얻는데 적용되는 방법을 나타낸다.
제2 방법의 제1 바람직한 실시예는 도 24a를 참조로 앞에서 기술한 방법의변형예에 관한 것으로, 장벽금속(도시생략), 고 투자율 막(73), 및 기입 워드라인과 랜딩 패드를 형성하는 상호접속 물질층(111)의 형성 후에, PVD 공정을 사용하여 제3 절연체막(43) 상에 고 투자율 막을 형성하는 단계를 더 포함한다. 고 투자율막의 형성에 이은 단계들은 도 24a 내지 도 25d를 참조로 앞에서 기술한 바와 유사한 방식으로 행해진다.
결국, 제2 방법의 제2 바람직한 실시예는, 고 투자율 막(73), 고 투자율 측벽(74s) 및 다른 고 투자율 막(도시생략)으로 기입 워드라인11)을 둘러싸고, TMR 소자(13)의 일측으로 연장되는 고 투자율 측벽(74s)을 갖는 자속 집속기(51)를 갖는 자기 메모리 장치를 제공할 수 있다. 자속 집속기(51)의 측벽부분을 형성하는 고 투자율 측벽(74s)의 단부(51S)는 자기 메모리 장치를 제조하는 제2 방법의 제1 바람직한 실시예와 유사한 방식으로 결정되어 위치한다.
제2 방법의 제3 바람직한 실시예는 다음 단계들에서 도 24a 내지 도 25d를 참조로 앞에서 기술한 방법과는 또한 다르다. 구체적으로, 제3 바람직한 실시예의 제2 방법은 도 24a를 참조로 앞에서 기술한 단계와는 달리 고 투자율 막의 형성 후에 절연체막(도시생략)을 형성하는 단계, 에칭됨이 없이 고 투자율 막(73)을 잔류시키도록 기입 워드라인(11)을 제조하는 패터닝 단계, 및 고 투자율 측벽(74s)의 형성에 앞서 측벽 장벽막을 형성하는 단계를 더 포함한다.
결국, 제3 바람직한 실시예의 제2 방법은 도 13에 도시된 바와 같이, 절연체막을 통해 기입 워드라인(11)의 양 측면들 및 바닥측을 둘러싸도록 고 투자율 막(73) 및 고 투자율 측벽(74s)을 포함하는 자속 집속기(51)를 구비한 자기 메모리장치를 제공할 수 있다. 자속 집속기(51)의 측벽부분을 형성하는 고 투자율 측벽(74s)의 단부(51S)는 자기 메모리 장치를 제조하기 위한 제2 방법의 제1 바람직한 실시예와 유사한 방식으로 결정되어 위치된다.
자기 메모리 장치를 제조하는 제2 방법의 제2 및 제3 바람직한 실시예들은 자기 메모리장치를 제조하는 제2 방법의 제1 바람직한 실시에와 유사한 잇점들을 제공할 수 있다.
본 발명의 바람직한 실시예에 따른 자기 메모리 장치를 제조하는 제3 방법을, 이 바람직한 실시예의 단계들의 단면도를 도시한 도 26a 내지 도 26d를 참조하여 다음에 기술한다. 제3 방법은 도 8을 참조로 하여 앞에서 기술한 제4 바람직한 실시예의 자기메모리 장치를 얻는데 적용되는 방법에 관한 것이다.
위의 제3 방법에 따라서, 제3 절연체막(43)의 형성 전의 단계들은 도 20a를 참조로 앞에서 기술한 바와 유사하게 행해진다. 이에 따라, 다음 설명에서, 제3 절연체막(43)의 형성에 이은 단계들이 주어질 것이다. 먼저, 도 26a에 도시된 바와 같이, 고 투자율 막(73), 제1 상호접속 층(111) 및 제4 절연체막(4)은 도 24a 내지 도 24d를 참조로 앞에서 기술한 바와 유사한 방식으로 제3 절연체막(43) 상에 오름차순으로 형성된다. 다음에, 제1 상호접속층(111), 고 투자율 막(73) 및 제3 절연체막(43)을 통해 제4 절연체막(44)에서 제2 랜딩 패드(44)로 연장되는 관통 홀(61)이 개구된다. 위의 제1 방법과 유사한 방법이 관통 홀(61)을 개구시키는데 채택될 수도 있다. 또한, 측벽 장벽막(62)은 관통 홀(61)의 측벽 상에 형성된다. 또한, 측벽 장벽막(62)을 통해 관통 홀(61) 내에 콘택(63)이 형성된다.
다음에, 도 26b에 도시된 바와 같이, 제4 절연체막(44)부터 고 투자율 막(73)에 이르는 범위의 다층막을 에칭하여, 제1 상호접속층(111)으로 기입 워드라인(11)을 형성한다. 기입 워드라인(11)은 제4 절연체막(44)이 위에 놓여진 형상으로 제공된다.
고 투자율 물질을 포함하는 고 투자율 측벽(74s)는 에칭에 의해 기입 워드라인(11)의 형상으로 형성된 다층구조의 측벽 상에 형성되고, 고 투자율 막(73) 및 고 투자율 측벽(74s)으로 구성된 자속 집속기(55)가 형성된다.
도 26c에 도시된 바와 같이, 제3 절연체막(43)을 피복하는 제4 절연체막(44), 콘택(63), 자속 집속기(55) 및 그 외의 것들이 형성된다. 위의 제3 방법에서, 기입 워드라인 바로위의 제4 절연체막의 형성 및 기입 워드라인(11)의 일측 상에 제4 절연체막의 형성은 두 개의 개별 단계들로 수행된다. 이어서, 후자의 공정에서 형성된 제4 절연체막(44)의 표면을 평탄화하여, 제1 자속 집속기(55)의 단부(55S)가 외부로 노출되게 한다.
다음에, 도 26d에 도시된 바와 같이, 도 25b 및 도 25c를 참조로 앞에서 기술한 바와 유사한 방식으로 기입 워드라인(11)을 피복하는 제4 절연체막(44) 상에 TMR 소자(13)를 형성한다. 이어서, 측벽 장벽막(49s)은 전형적인 에칭기술을 채용하는 측벽 형성 기술을 사용하여 TMR 소자(13)의 측벽 상에 형성된다. 대안으로, 측벽 장벽막(49s)의 충분한 높이가 확보되지 않는다면, TMR 소자(13)에 에칭에 앞서 TMR 소자(13)를 형성하는 막들의 맨 위의 층 상에 더미 막을 형성할 수 있다. 이 공정에서, TMR 소자(13)를 형성하는 막들은 더미 막이 TMR 소자 위에 놓여진 상태에서 TMR 소자로 에칭된다. 대안으로, 더미 막을 형성하는 대신, TMR 소자(13)의 맨 위의 층을 형성하는 전극층(136)은 더미 막과 동등한 두께만큼 두껍게 형성될 수도 있다. 이에 따라, 더미 막 혹은 보다 높은 두께의 전극층에 의해 측벽 장벽막(49s)의 높이가 보장될 수 있다.
또한, 고 투자율 측벽(75s)은 전형적인 에치 백 기술을 사용한 측벽 형성 기술을 사용하여 제1 자속 집속기(55)의 단부(55S)에 접속되도록 측벽 장벽막(49s)을 통해 TMR 소자(13)의 측벽 상에 형성된다. 고 투자율 측벽(75s)은 자속 집속기(55)의 측벽부분보다 TMR 소자(13)의 적어도 일측 상에 더 두꺼운 두께를 갖는다. 또한, 고 투자율 측벽(75s)의 단부(75S)는 TMR 소자(13)의 기억층(134)과 캡 층(136) 간 계면만큼 높을 수 있고, 자속 집속기(51)의 단부(51S) 및 그외의 것들만큼의 높이와 같이, 터널 장벽막(133)과 기억층(134) 간 계면 내지 기억층(134)과 캡 층(135) 간 계면간의 높이 범위인 것이 바람직하다. 또한, 단부(75S)와 TMR 소자(13) 간 거리는 측벽 장벽막(49s)의 두께에 따라 결정된다. 이에 따라, 측벽 장벽막(49s)의 두께는 단부(51S)에 집중된 갈바노 자속이 기억층(134)에 효율적으로 도달하게 하는 거리와 같을 필요가 있다. 측벽 장벽막(49s)의 두께는 200nm 이하일 것이며, 바람직하게는 예를 들면 100nm 이하이다.
그후에, 도시되지 않았으나, TMR 소자(13), 고 투자율 측벽(75) 및 그 외의 것들을 피복하는 제5 절연체막(45)을, 도 25d를 참조로 앞에서 기술한 바와 유사한 방식으로 제4 절연체막(44) 상에 형성된다. 이어서, 제5 절연체막(45)의 표면을 CMP 공정을 통해 연마하여 평탄화 함으로써, TMR 소자(13)의 전극층(136)의 상측면이 외부에 노출되게 한다. 이어서, TMR 소자(13)의 전극층(136)에 접속되는 비트라인(12)은 비트라인(12)과 기입 워드라인(11) 사이에 TMR 소자(13)를 개재하여 입체 교차로 식으로 비트라인(12)이 기입 워드라인(11)에 교차하게(예를 들면, 기입 워드라인에 직교하여 연장되게), 전형적인 상호접속 제조기술을 사용하여 제5 절연체막(45) 상에 형성된다. 비트라인(12)의 제조와 동시에, 주변회로들 및 본딩 패드 영역(도시생략)의 상호접속(도시생략)이 형성된다. 또한, 보호막을 형성하는 제6 절연체막(도시생략)은 예를 들면 플라즈마를 이용한 질화실리콘막으로 비트라인(12)의 전체 표면에 걸쳐 형성된다. 이어서, 본딩 패드 부분이 개구되어, 자기 메모리 장치의 웨이퍼 공정이 완료된다.
자기 메모리 장치를 제조하는 제3 방법은, 기입 워드라인(11), 자속 집속기(55) 및 그 외의 것들을 관통하여 연장되는 관통 홀(61)을 개구하는 단계, 및 측벽 장벽막(62)을 통해 관통 홀 내에 콘택을 형성하는 단계를 포함하고, 이에 의해 전술한 제1 방법과 유사한 방식으로 콘택(63) 상에 TMR 소자(13)가 놓인 자기 메모리 장치를 제공한다. 이에 따라, TMR 소자(13)와 다른 상호접속 간 접속은 셀 영역에 할당된 콘택(63)의 영역을 새로이 만들지 않고도 TMR 소자(13)의 셀 영역을 이용하여 수립된다. 따라서, 한 스위칭 소자-한 TMR 소자 형의 종래의 MRAM과 동일한 액세스 속도가 유지되는 한 스위칭 소자 및 한 TMR 소자로 구성된 MRAM이 제공될 수 있고, 종래의 MRAM에 비해 셀 영역이 보다 감축될 수 있다. 한 스위칭 소자와 한 TMR 소자로 구성된 MRAM의 셀 영역은 교차점 MRAM의 셀 영역만큼 작게 할 수 있다.
자기 메모리 장치를 제조하는 제3 방법은, 기입 워드라인(11)의 대향하는 양 측면들과 TMR 소자(13)에 면하는 측에 기입 워드라인(11)의 대향하는 면을 둘러싸도록 고 투자율의 자속 집속기(55)를 형성하는 단계 및 고 투자율 측벽(49s)을 형성하는 단계를 더 포함하고, 따라서 전류를 기입 워드라인(11)에 인가할 때 발생되는 갈바노 자계가, 기입 워드라인(11)의 대향하는 양측면들 상에 형성된 고 투자율 막에 의해 TMR 소자(13)의 기억층(기록층이라고 함)에 효율적으로 집중된다. 이에 따라, 기입에 필요한 전류를 감소시키는 것이 가능하고, 따라서 전류소비가 감소되며 전기이동에 대한 기입 워드라인(11)의 수명이 증가된다. 또한, 구동 전류가 덜 필요하게 되어 전류 구동회로의 면적이 감소되고, 이에 의해서 증가된 집적 레벨이 제공된다. 또한, 자계의 누설도 감소되므로, 이웃한 셀들과의 간섭이 감소된다. 또한 자속 집속기(55)의 단부는 제2 고 투자율 측벽(49s)에 의해 TMR 소자(13)의 일측에서 더 두꺼운 두께를 가지므로, 갈바노 자계는 전술한 제1 방법보다 더 효율적으로 TMR 소자(13)에 인가될 수 있다.
자속 집속기(55)의 측벽의 단부를 고 투자율 측벽(49s)의 하측의 단부의 단부와 일치하게 되도록 자속 집속기(55)의 측벽의 단부가 고 투자율 측벽(49s)의 하측의 단부와 일치하도록 결정되는 한, 전술한 바람직한 실시예의 제3 방법은 도 6을 참조로 앞에서 기술한 제3 바람직한 실시예의 자기 메모리 장치를 얻는데 적용될 수도 있다.
대안으로, 전술한 제3 방법은 다음의 단계들, 즉 기입 워드라인(11)의 제조에 앞서 고 투자율막(73) 상에 절연체막을 형성함으로써 기입 워드라인(11)을 제조하는 단계, 기입 워드라인(11)의 측벽 상에 측벽 장벽막의 형성 후에 고 투자율막(73)에 접속되도록 고 투자율 측벽(74s)을 형성하는 단계, 및 절연체막과 랜딩 패드(33) 간의 접속을 수립하도록 절연체막의 형성 후에 관통 홀(61), 측벽 장벽막(62), 콘택(63) 및 그 외의 것들을 제공하면서, 제4 절연체 막(44) 상에 고 투자율막을 형성함으로써 콘택(63)에 접속되는 TMR 소자(13)를 형성하는 단계를 채택할 수도 있다.
다음에, 측벽 장벽막(49s)은 TMR 소자(13)의 측벽 상에 형성된다. 측벽 장벽막(49s)을 에치 백 할 때, TMR 소자(13) 바로 밑에 형성되는 절연체막이 또한 형성된다. 이어서, 고 투자율 측벽(75s)이 형성된다. 고 투자율 측벽(75s)을 에치 백 할 때, 외부에 노출된 고 투자율 막도 에칭된다. 전술한 단계들을 갖는 방법의 변형예를 사용함으로써, 도 14를 참조로 앞에서 기술한 바와 같은 제7 바람직한 실시예의 자기 메모리 장치를 얻는 것이 가능해진다. 이 경우, 고 투자율 측벽(75s)는, 또한 바람직하게, 자속 집속기(55)의 측벽부분보다 TMR 소자(13)의 적어도 일측 상에 더 두꺼운 두께를 갖는다. 또한, 전술한 방법의 변형예는 절연체막과 TMR 소자(13) 바로 밑에 놓인 고 투자율 막을 형성하는 단계를 생략하여, 제6 바람직한 실시예의 자기 메모리 장치를 얻는데 적용될 수도 있다.
본 발명의 바람직한 실시예에 따른 자기 메모리 장치를 제조하는 제4 방법을, 이 실시예의 단계들의 단면도를 도시한 도 27a 내지 도 27b를 참조로 다음에 기술한다. 제4 방법은 도 15를 참조로 앞에서 기술한 제8 바람직한 실시예의 자기 메모리 장치를 얻는데 적용되는 방법에 관한 것이다.
전술한 제4 방법에 따라서, 제3 절연체막(43)의 형성 전의 단계들은 도 20a를 참조로 앞에서 기술한 바와 유사하게 행해진다. 이에 따라, 다음 설명에서, 제3 절연체막(43)의 형성에 이은 단계들이 주어질 것이다. 먼저, 도 27a에 도시된 바와 같이, 기입 워드라인(11)이 제3 절연체막(43) 상에 형성된다. 이어서, 기입 워드라인(11)을 피복하는 제4 절연체막(44)이 형성된다. 그후에, 이어서, 제4 절연체막(45)의 표면을 CMP 공정을 통해 연마하여 평탄화 함으로써, 기입 워드라인(11)이 외부에 노출되게 한다. 다음에 플라즈마를 이용한 CDV 산화물, 플라즈마를 이용한 질화물 혹은 알루미나를 형성한다. 형성된 막의 두께는 200nm 이하일 것이며, 바람직하게는 예를 들면 100nm 이하이다. 이어서, 고 투자율막(76) 및 절연체막(87)을 제4 절연체 막(44) 상에 오름차순 순서로 형성한다.
다음에, 고 투자율 막(76), 제4 절연체막(44), 기입 워드라인(11) 및 제3 절연막 막(43)을 관통하여, 절연체막(87)에서 제2 랜딩 패드(33)까지 연장되는 관통 홀(61)을 개구한다. 다음에, 관통 홀(61)의 측벽 상에 측벽 장벽막(62)을 형성한다. 또한, 도전성을 갖는 콘택(63)을 측벽 장벽막(62)을 통해 관통 홀(61) 내에 형성한다. 위의 제1 방법과 유사한 방법이 관통 홀(61), 측벽 장벽막(62) 및 콘택(63)을 제공하는데 적용될 수도 있다.
다음에, 도 27b에 도시한 바와 같이, TMR 소자(13)가 형성된다. 구체적으로, 위의 제1 방법에서 앞에서 기술된 바와 유사한 방식으로, 절연체막(87) 상에 오름차순 순서로, 장벽층(도시생략), 반강자성층(131), 고정 자화층(132), 터널 장벽층(133), 기억층(134), 캡 층(135) 및 전극층(136)이 형성된다. 이 단계에서,전극층(136) 상에 더미 층(113)이 더 형성된다. 이어서, 리소그래피 기술 및 에칭 기술을 사용하여 콘택(63)에 접속되도록, 더미 막(113)부터 장벽층에 이르는 다층막을 TMR 소자 형상으로 에칭한다. 그러므로, 더미 막(113)이 위에 놓여지고 콘택(63)에 접속된 TMR 소자가 제공된다. 대안으로, 더미 막(113)의 형성 대신, TMR 소자(13)의 최상위층을 형성하는 전극층(136)은 더미 막(113)과 동일한 두께로 두껍게 형성될 수도 있다. 대안으로, 전극층(136)이 더미 막(113)의 형성을 필요로 하지 않을 정도로 충분한 두께를 갖는다면 더미 혹은 다마신(damascene) 막(113)은 전혀 필요없다.
다음에, 도 27c에 도시한 바와 같이, 측벽 장벽막(49s)은 전형적인 에치 백 기술을 사용한 측벽 형성 기술을 사용하여 TMR 소자(13)의 측벽 상에 형성된다. 에치 백 공정에서, 절연체막(87)도 에치 백 되어, 고 투자율 막(76)이 외부에 노출하게 된다. 또한, 자속 집속기(53)는 전형적인 에치 백 기술을 사용한 측벽 형성 기술을 사용하여 측벽 장벽막(49s)을 통해 TMR 소자(13)의 측벽 상에 고 투자율 측벽(77s)을 형성함으로써 형성된다. 자속 집속기(53)의 측벽(고 투자율 측벽(77s))의 단부(53S)는 TMR 소자(13)의 기억층(134)과 캡 층(136) 간 계면만큼 높을 수 있고, 예를 들면, 터널 장벽막(133)과 기억층(134) 간 계면 내지 기억층(134)과 캡 층(135) 간 계면간의 높이 범위인 것이 바람직하다. 또한, 자속 집속기(53)의 단부(53S)와 TMR 소자 간 거리(x)는 자속 집속기(53)의 단부(51S)에 집중된 갈바노 자속이 기억층(134)에 효율적으로 도달하게 하는 거리일 필요가 있다. 이 거리는 200nm 이하일 것이며, 바람직하게는 예를 들면 100nm 이하이다. 그후에, 더미 막(도 27b를 참조)을 벗겨낸다.
다음에, TMR 소자(13), 자속 집속기(53) 및 그 외의 것들을 피복하는 제5 절연체막(45)을, 도 25d를 참조로 앞에서 기술한 바와 유사한 방식으로 제4 절연체막(44) 상에 형성된다. 이어서, 제5 절연체막(45)의 표면을 CMP 공정을 통해 연마하여 평탄화 함으로써, TMR 소자(13)의 전극층(136)의 상측면이 외부에 노출되게 한다. 이어서, TMR 소자(13)의 전극층(136)에 접속되는 비트라인(12)은 비트라인(12)과 기입 워드라인(11) 사이에 TMR 소자(13)를 개재하여 입체 교차로 식으로 비트라인(12)이 기입 워드라인(11)에 교차하게(예를 들면, 기입 워드라인에 직교하여 연장되게), 전형적인 상호접속 제조기술을 사용하여 제5 절연체막(45) 상에 형성된다. 비트라인(12)의 제조와 동시에, 주변회로들 및 본딩 패드 영역(도시생략)의 상호접속들(도시생략)이 형성된다. 또한, 보호막을 형성하는 제6 절연체막(도시생략)은 예를 들면 플라즈마를 이용한 질화실리콘막으로 비트라인(12)의 전체 표면에 걸쳐 형성된다. 이어서, 본딩 패드 부분이 개구되어, 자기 메모리 장치의 웨이퍼 공정이 완료된다.
자기 메모리 장치를 제조하는 제4 방법은, 기입 워드라인(11), 자속 집속기(53) 및 그 외의 것들을 통해 연장되는 관통 홀(61)을 개구하는 단계, 및 측벽 장벽막(62)을 통해 관통 홀(61) 내에 콘택(63)을 형성하는 단계를 포함하고, 이에 의해 전술한 제1 방법과 유사한 방식으로 콘택(63) 상에 TMR 소자(13)가 놓인 자기 메모리 장치를 제공한다. 이에 따라, TMR 소자(13)와 랜딩 패드(33) 간 접속은 셀 영역에 할당된 콘택(63)의 영역을 새로이 만들지 않고도 TMR 소자(13)의 셀영역을 이용하여 수립된다. 따라서, 한 스위칭 소자-한 TMR 소자 형의 종래의 MRAM과 동일한 액세스 속도가 유지되는 한 스위칭 소자 및 한 TMR 소자로 구성된 MRAM이 제공될 수 있고, 종래의 MRAM에 비해 셀 영역이 보다 감축될 수 있다. 한 스위칭 소자와 한 TMR 소자로 구성된 MRAM의 셀 영역은 교차점 MRAM의 셀 영역만큼 작게 할 수 있다.
자기 메모리 장치를 제조하는 제4 방법은, 기입 워드라인(11)의 제조 후에 자속 집속기(53)를 형성하는 단계를 더 포함하고, 따라서 전류를 기입 워드라인(11)에 인가할 때 발생되는 갈바노 자계가, 기입 워드라인(11)의 자속 집속기(53) 단부(53S)를통해 TMR 소자(13)의 기억층(기록층이라고 함)에 효율적으로 집중된다. 이에 따라, 기입에 필요한 전류를 감소시키는 것이 가능하고, 따라서 전류소비가 감소되며 전기이동에 대한 기입 워드라인(11)의 수명이 증가된다. 또한, 구동 전류가 덜 필요하게 되어 전류 구동회로의 면적이 감소되고, 이에 의해서 증가된 집적 레벨이 제공된다. 또한, 자계의 누설도 감소되므로, 이웃한 셀들과의 간섭이 감소된다.
본 발명의 바람직한 실시예에 따른 자기 메모리 장치를 제조하는 제5 방법을, 이 실시예의 단계들의 단면도를 도시한 도 28a 내지 도 29c를 참조로 다음에 기술한다. 제5 방법은 도 156 참조로 앞에서 기술한 제9 혹은 제10의 바람직한 실시예의 자기 메모리 장치를 얻는데 적용되는 방법에 관한 것이다.
전술한 제5 방법에 따라서, 제3 절연체막(43)의 형성 전의 단계들은 도 20a를 참조로 앞에서 기술한 바와 유사하게 행해진다. 이에 따라, 다음 설명에서,제3 절연체막(43)의 형성에 이은 단계들이 주어질 것이다. 먼저, 도 28a에 도시된 바와 같이, 도 24a를 참조로 앞에서 기술한 바와 유사한 방식으로 제3 절연체막(43) 상에 제1 고 투자율 막(78), 제1 상호접속층(111) 및 더미 막(114)이 오름차순으로 형성된다.
다음에, 도 28d에 도시된 바와 같이 더미 막(114)에서 제1 고 투자율 막(78)에 이르는 범위의 다층막이 에칭되어, 기입 워드라인(111)이 제1 상호접속층(111)으로 형성된다. 기입 워드라인(11)은 더미 막(114)이 위에 놓여진 형상으로 제공된다.
다음에, 고 투자율 물질을 포함하는 제1 고 투자율 측벽(79s)은 에칭에 의해 기입 워드라인(11)의 형상으로 형성된 다층 구조의 측벽 상에 형성되고, 제1 고 투자율 막(78) 및 제1 고 투자율 측벽(79s)으로 구성된 제1 자속 집속기(57)가 형성된다. 그후에, 더미 막(114)을 선택적으로 벗겨낸다. 대안으로, 제1 고 투자율 막(78)이 잔류하여 있는 기입 워드라인(11)이 또한 형성될 수도 있다. 이 경우, 제3 절연체 막(43) 상의 제1 고 투자율 막(78)의 여분의 부분의 제거는 제1 고 투자율 측벽(79s)을 형성하는 단계에서 행해질 것이다. 제1 고 투자율 측벽(79s)을 형성하는 이 단계에서, 제1 고 투자율 측벽(79s)의 단부가 기입 워드라인(11)의 상측면과 일치하여 있도록 결정된다면, 제9 바람직한 실시예의 자기 메모리 장치가 얻어질 수 있을 것이다. 대안으로, 고 투자율 측벽(79s)의 단부가 기입 워드라인(11)의 상측면으로부터 돌출하여 있도록 형성된다면, 제11의 바람직한 실시예의 자기 메모리 장치가 얻어질 수 있을 것이다. 도면들에는 제11 바람직할 실시예의 자기 메모리 장치가 얻어지는 경우가 도시되어 있다.
다음에, 도 28c에 도시된 바와 같이, 자속 집속기(57), 기입 워드라인(11) 및 그 외의 것들을 피복하는 제4 절연체막(44)이 제3 절연체막(43) 상에 형성된다. 이어서, 제4 절연체막(44)의 표면을 CMP 공정을 통해 연마하여 평탄화 한다. 연마에서, 제1 자속 집속기(57)의 측벽 부분(제1 고 투자율 측벽(79s))의 단부가 외부에 노출되어도 상관없다. 또한, 제2 고 투자율 막(76) 및 절연체막(87)은 전술한 제4 방법과 유사한 방식으로 제4 절연체막(44) 상에 오름차순으로 형성된다.
다음에, 도 28d에 도시된 바와 같이, 관통 홀(61)을 개구하는데, 이것은 절연체 막(87), 고 투자율 막(제2 고 투자율 막)(76), 제4 절연체 막(44), 기입 워드라인(11), 제1 자속 집속기(57) 및 제3 절연체막(43)을 통해 랜딩 패드(33)까지 연장된다. 전술한 제1 방법과 유사한 방식이 관통 홀(71)을 개구하는 데에 채택될 수 있다. 또한, 측벽 장벽막(62)은 관통 홀(61)의 측벽 상에 형성된다. 또한, 콘택(63)은 측벽 장벽막(62)을 통해 관통 홀(61) 내에 형성된다.
다음에, 도 29a에 도시된 바와 같이, 장벽층(도시생략) 및 반강자성층(131), 고정 자화층(132), 터널 장벽층(133), 기억층(134), 캡 층(135) 및 전극층(136)이 전술한 제1 방법에서 앞에서 기술된 바와 유사한 방식으로 절연체막(87) 상에 오름차순으로 형성된다. 이 공정에서, 더미 막(113)이 전술한 제4 방법과 유사한 방법으로 더 형성된다. 이어서, 더미 막(113)부터 장벽층에 이르는 다층막을, 리소그래피 기술 및 에칭 기술을 사용하여 TMR 소자(13)의 형상으로 에칭하여, TMR 소자(13)가 콘택(63)에 접속되도록 형성된다. 그러므로, 더미 막(113)이 위에 놓여지고 콘택(63)에 접속된 TMR 소자가 제공된다. 대안으로, 더미 막(113)의 형성 대신, TMR 소자(13)의 최상위층을 형성하는 전극층(136)은 더미 막(113)과 동일한 두께로 두껍게 형성될 수도 있다.
다음에, 도 27B에 도시한 바와 같이, 측벽 장벽막(49s)은 전형적인 에치 백 기술을 사용한 측벽 형성 기술을 사용하여 TMR 소자(13)의 측벽 상에 형성된다. 절연막을 에치 백 할 때, 절연체막(87)도 에치 백 되어, 제2 고 투자율 막(76)이 외부에 노출하게 된다. 또한, 고 투자율 측벽(제2 고 투자율 측벽)(77)은 전형적인 에치 백 기술을 사용한 측벽 형성 기술을 사용하여 측벽 장벽막(49s)을 통해 TMR 소자(13)의 측벽 상에 형성된다. 이렇게 하여, 제2 고 투자율 막(76) 및 제2 고 투자율 측벽(77s)으로 구성된 제2 자속 집속기(53)에 제공된다. 자속 집속기(53)의 측벽(제2 고 투자율 측벽(77s))의 단부(53S)는 TMR 소자(13)의 기억층(134)과 캡 층(136) 간 계면만큼 높을 수 있고, 예를 들면, 터널 장벽막(133)과 기억층(134) 간 계면 내지 기억층(134)과 캡 층(135) 간 계면간의 높이 범위인 것이 바람직하다. 자속 집속기(53)의 단부(53S)와 TMR 소자(13) 간 거리(x)는 자속 집속기(53)의 단부(51S)에 집중된 갈바노 자속이 기억층(134)에 효율적으로 도달하게 하는 거리일 필요가 있다. 이 거리는 200nm 이하일 것이며, 바람직하게는 예를 들면 100nm 이하이다. 그후에, 더미 막(113)을 벗겨낸다. 대안으로, 더미 막(113) 형성 대신에, 전극층(136)이 더미 막(113)과 동일한 두께로 더 두껍게 형성될 수도 있다. 대안으로, 전극층(136)이 더미 막(113)의 형성을 필요로 하지 않을 정도로 충분한 두께를 갖는다면 더미 혹은 다마신(damascene) 막(113)은 전혀필요없다.
다음에, 도 29c에 도시된 바와 같이, TMR 소자(13), 제2 자속 집속기(53) 및 그 외의 것들을 피복하는 제5 절연체막(45)을, 도 25d를 참조로 앞에서 기술한 바와 유사한 방식으로 제4 절연체막(44) 상에 형성된다. 이어서, 제5 절연체막(45)의 표면을 CMP 공정을 통해 연마하여 평탄화 함으로써, TMR 소자(13)의 전극층(136)의 상측면이 외부에 노출되게 한다. 이어서, TMR 소자(13)의 전극층(136)에 접속되는 비트라인(12)은 비트라인(12)과 기입 워드라인(11) 사이에 TMR 소자(13)를 개재하여 입체 교차로 식으로 비트라인(12)이 기입 워드라인(11)에 교차하게(예를 들면, 기입 워드라인에 직교하여 연장되게), 전형적인 상호접속 제조기술을 사용하여 제5 절연체막(45) 상에 형성된다. 비트라인(12)의 제조와 동시에, 주변회로들 및 본딩 패드 영역(도시생략)의 상호접속들(도시생략)이 형성된다. 또한, 보호막을 형성하는 제6 절연체막(도시생략)은 예를 들면 플라즈마를 이용한 질화실리콘막으로 비트라인(12)의 전체 표면에 걸쳐 형성된다. 이어서, 본딩 패드 부분이 개구되어, 자기 메모리 장치의 웨이퍼 공정이 완료된다.
자기 메모리 장치를 제조하는 제4 방법에서, 기입 워드라인(11)과 제1 자속 집속기(57) 사이에 절연체막이 제공된다면, 제10 혹은 제12 바람직한 실시예의 자기 메모리 장치가 얻어질 수 있을 것이다. 절연체막은 고 투자율 막(78)과 상호접속 층(111) 사이에 절연체막을 형성하도록 제1 고 투자율 측벽(79s)의 형성 전에 기입 워드라인(11)의 측벽 상에 측벽 장벽막이 형성되는 한, 기입 워드라인(11)과 제1 자속 집속기(57) 사이에 절연체막이 제공될 수도 있다.
또한, 자기 메모리 장치를 제조하는 제5 방법은 기입 워드라인(11), 제1 자속 집속기(57), 제2 자속 집속기(53) 및 그 외의 것들을 통해 연장되는 관통 홀(61)을 개구하는 단계, 및 측벽 장벽막(62)을 통해 관통 홀(61) 내 콘택(63)을 형성하는 단계를 포함하며, 그럼으로써 전술한 제1 방법과 유사한 방식으로 콘택(63) 상에 TMR 소자(13)가 놓여진 자기 메모리 장치를 제공한다. 이에 따라, 스위칭 소자에 접속된 제2 랜딩 패드(33)와 TMR 소자 간 접속은, 셀 영역에 할당된 콘택(63)의 영역을 새로이 만들지 않고도 TMR 소자(13)의 셀 영역을 이용하여 수립된다. 따라서, 한 스위칭 소자-한 TMR 소자 형의 종래의 MRAM과 동일한 액세스 속도가 유지되는 한 스위칭 소자 및 한 TMR 소자로 구성된 MRAM이 제공될 수 있고, 종래의 MRAM에 비해 셀 영역이 보다 감축될 수 있다. 한 스위칭 소자와 한 TMR 소자로 구성된 MRAM의 셀 영역은 교차점 MRAM의 셀 영역만큼 작게 할 수 있다.
자기 메모리 장치를 제조하는 제5 방법은, 기입 워드라인(11)의 대향하는 양 측면들과 TMR 소자(13)에 면하는 측에 기입 워드라인(11)의 대향하는 면을 둘러싸도록 고 투자율의 제1 자속 집속기(55)를 형성하는 단계, 및 절연체막을 통해 TMR 소자(13)의 측면을 따라 연장되면서 기입 워드라인(11)과 TMR 소자(13) 사이에 놓이도록 고 투자율 막의 제2 자속 집속기(53)를 형성하는 단계를 더 포함하고, 따라서 전류를 기입 워드라인에 인가할 때 발생되는 갈바노 자계가, 제1 자속 집속기(57)에서 제2 자속 집속기(53)으로의 전달을 통해 TMR 소자(13)의 기억층(기록층이라고 함)(134) 상에 효율적으로 집중된다. 이에 따라, 기입에 필요한 전류를 감소시키는 것이 가능하고, 따라서 전류소비가 감소되며 전기이동에 대한 기입 워드라인(11)의 수명이 증가된다. 또한, 구동 전류가 덜 필요하게 되어 전류 구동회로의 면적이 감소되고, 이에 의해서 증가된 집적 레벨이 제공된다. 또한, 자계의 누설도 감소되므로, 이웃한 셀들과의 간섭이 감소된다.
자기 메모리 장치를 제조하는 방법들의 바람직한 실시예에서, TMR 소자(13)의 일측 상의 각각의 자속 집속기의 측벽부분의 단부는 TMR 소자(13)의 기억층(134)과 캡 층(135) 간 계면만큼 높을 수 있고, 예를 들면, 터널 장벽막(133)과 기억층(134) 간 계면 내지 기억층(134)과 캡 층(135) 간 계면간의 높이 범위인 것이 바람직하다. 또한, 자속 집속기의 단부와 TMR 소자(13) 간 거리는 자속 집속기의 단부에 집중된 갈바노 자속이 기억층(134)에 효율적으로 도달하게 하는 거리와 같을 필요가 있다. 이 거리는 200nm 이하일 것이며, 바람직하게는 예를 들면 100nm 이하이다.
전술한 제조 방법들에서 각각의 절연체막의 평탄화 수단은 CMP 공정을 통한 연마로 한정되는 것은 아님에 유의한다. 이 외 다른 평탕화 기술들(이를테면 에치 백 혹은 리플로에 의한 평탄화 혹은 리플로 처리 후의 에치 백 평탄화)이 채용될 수도 있다.
자기 메모리 장치를 제조하는 제2 내지 제5 방법들의 전술한 바람직한 실시예들에서, 기입 워드라인(11)은 단일의 상호접속으로 형성된다. 대안으로, 복수의 상호접속들(예를 들면, 2개)이 채용될 수도 있다. 이 경우, 관통 홀(61)은 도 23을 참조로 앞에서 기술한 바와 같이 복수의 상호접속들 사이에 제공된다.
또한, 본 발명은 전술한 바람직한 실시예들로 한정되는 것은 아님이 지적한다. 그러므로 본 발명의 범위 및 정신에서 벗어나지 않고 여기 구체적으로 기술된 것보다는 어떤 변경들, 변형들, 조합들 및 서브-조합들이 실시될 수 있음을 당업자는 알 것이다.
1 스위칭 소자-1 TMR 소자 유형의 MRAM으로서, 종래의 1 스위칭 소자-1 TMR 소자 유형의 MRAM과 유사한 액세스 속도가 유지되고, 교차점 MRAM과 동일한 셀 면적을 얻을 수 있을 정도의 높은 집적도를 달성할 수 있는 1 스위칭 소자-1 TMR 소자 유형의 MRAM이 필요하다.

Claims (15)

  1. 비휘발성 자기부(magnetic section)를 구비한 자기 메모리 장치에 있어서,
    제1 상호접속;
    입체 교차로 식으로 상기 제1 상호접속을 교차하는 제2 상호접속; 및
    상기 제1 상호접속으로부터 전기적으로 절연되고 상기 제2 상호접속에 전기적으로 접속되며, 상기 제1 및 제2 상호접속들이 교차하는 영역 내에서 강자성 물질들 사이에 개재된 터널 장벽층을 포함하는 터널 자기 저항 소자로서, 상기 비휘발성 자기부는 상기 강자성 물질들의 스핀 방향들이 평행한지 아니면 반평행(antiparallel)한지 여부에 따른 저항 변화를 이용하여 정보를 저장하는, 상기 터널 자기 저항 소자를 포함하고,
    상기 비휘발성 자기부는,
    상기 터널 자기 저항 소자를 상기 제1 상호접속보다 낮은 상호접속층에 접속하기 위한 것으로서, 상기 제1 상호접속으로부터 절연되어 상기 제1 상호접속을 통과하는 관통 홀; 및
    상기 제1 상호접속보다 낮은 상기 상호접속층과, 상기 제2 상호접속이 접속되는 측에 대향하는 상기 터널 자기 저항 소자 측을 상호접속하기 위한 것으로, 상기 관통 홀 내에 형성되는 콘택을 포함하는, 자기 메모리 장치.
  2. 제1항에 있어서, 상기 제1 상호접속은 복수의 상호접속들을 포함하고, 상기콘택은 상기 제2 상호접속이 접속되는 측에 대향하는 상기 터널 자기 저항 소자 측과 또다른 상호접속층을 상기 제1 상호접속으로부터 절연되어 상기 제1 상호접속을 통과하는 상기 관통 홀을 통해 접속하는, 자기 메모리 장치.
  3. 제1항에 있어서, 상기 제1 상호접속은 적어도 상기 제1 상호접속의 양측 상에 그리고 상기 터널 자기 저항 소자에 면하는 측에 대향하는 표면 상에 제공된 고 투자율 막을 포함하는 자속 집속기(flux concentrator)를 포함하고;
    상기 제1 상호접속의 측면 상의 상기 고 투자율막들 중 적어도 하나는 상기 제1 상호접속으로부터 상기 터널 자기 저항 소자 쪽으로 돌출하고;
    상기 관통 홀은 상기 제1 상호접속 및 상기 자속 집속기 양자 모두로부터 절연되어 상기 제1 상호접속 및 상기 자속 집속기를 통해 연장되는, 자기 메모리 장치.
  4. 제1항에 있어서, 상기 제1 상호접속 및 상기 터널 자기 저항 소자사이에, 그리고 절연막을 통해 상기 터널 자기 저항 소자의 측면 상에 제공된 고 투자율 막을 포함하는 자속 집속기를 더 포함하고,
    상기 관통 홀은 상기 제1 상호접속 및 상기 자속 집속기 양자 모두로부터 절연되어 상기 제1 상호접속 및 상기 자속 집속기를 통해 연장되는, 자기 메모리 장치.
  5. 제1항에 있어서, 적어도 상기 제1 상호접속의 양측 상에, 그리고 상기 터널 자기 저항 소자에 면하는 측에 대향하는 표면 상에 제공된 고 투자율 막을 포함하는 제1 자속 집속기; 및
    상기 제1 상호접속과 상기 터널 자기 저항 소자 사이에, 그리고 절연막을 통해 상기 터널 자기 저항 소자의 측면 상에 제공된 고 투자율 막을 포함하는 제2 자속 집속기를 더 포함하고,
    상기 관통 홀은 상기 제1 상호접속 및 상기 제1 및 제2 자속 집속기들로부터 절연되어 상기 제1 상호접속 및 상기 제1 및 제2 자속 집속기들을 통해 연장되는, 자기 메모리 장치.
  6. 자기 메모리 장치를 제조하는 방법에 있어서,
    절연된 표면을 갖는 기판 상에 제1 상호접속을 제조하는 단계;
    상기 제1 상호접속을 피복하는 절연체막을 형성하는 단계;
    상기 절연체막으로부터 상기 제1 상호접속을 통해 상기 기판 상에 형성된 상호접속층까지 연장되는 관통 홀을 개구하는 단계;
    상기 관통 홀의 측벽 상에 측벽 장벽막(side wall barrier film)을 형성하는 단계;
    상기 관통 홀 내에 콘택을 형성하는 단계;
    상기 제1 상호접속으로부터 전기적으로 절연되고 상기 콘택에 접속되며, 강자성 물질들 사이에 개재된 터널 장벽층을 포함하는 터널 자기 저항 소자를 형성하는 단계; 및
    상기 터널 자기 저항 소자에 전기적으로 접속되고, 상기 터널 자기 저항 소자를 개재하여 입체 교차로 식으로 상기 제1 상호접속을 교차하는 제2 상호접속을 제조하는 단계를 포함하는, 자기 메모리 장치 제조 방법.
  7. 제6항에 있어서, 상기 제1 상호접속은 복수의 상호접속들로 형성되고, 상기 관통 홀은 상기 복수의 제1 상호접속들 사이에 제공되는, 자기 메모리 장치 제조 방법.
  8. 자기 메모리 장치 제조 방법에 있어서,
    절연된 표면을 구비한 기판 상에 고 투자율 막, 제1 상호접속층, 및 절연체막을 오름차순으로 형성하는 단계;
    상기 제1 상호접속층 및 상기 고 투자율 막을 통해, 상기 절연체막으로부터 상기 기판 상에 형성된 상호접속층까지 연장되는 관통 홀을 개구하는 단계;
    상기 관통 홀의 측벽 상에 측벽 장벽막을 형성하는 단계;
    상기 관통 홀 내에 콘택을 형성하는 단계;
    상기 절연체막 상에 더미 막을 형성하는 단계;
    상기 더미 막으로부터 상기 고 투자율 막에 이르는 범위의 다층막을 제1 상호접속의 형상으로 에칭하는 단계;
    상기 고 투자율 막, 및 고 투자율 물질을 포함하는 고 투자율 측벽으로 자속집속기를 형성하는 단계로서, 상기 고 투자율 측벽은 상기 제1 상호접속의 형상으로 형성된 상기 다층막의 측벽 상에 형성되는, 상기 자속 집속기를 형성하는 단계;
    상기 더미 막을 제거하는 단계;
    강자성 물질들 사이에 개재되고 상기 콘택에 접속된 터널 장벽층으로 구성된 터널 자기 저항 소자를 형성하는 단계; 및
    상기 터널 자기 저항 소자에 전기적으로 접속되고, 상기 터널 자기 저항 소자를 개재하여 입체 교차로 식으로 상기 제1 상호접속을 교차하는 제2 상호접속을 형성하는 단계를 포함하는, 자기 메모리 장치 제조 방법.
  9. 제8항에 있어서, 상기 제1 상호접속은 복수의 상호접속들로 형성되고, 상기 관통 홀은 상기 복수의 제1 상호접속들 사이에 제공되는, 자기 메모리 장치 제조 방법.
  10. 자기 메모리 장치 제조 방법에 있어서,
    절연된 표면을 구비한 기판 상에 고 투자율 막, 제1 상호접속층 및 제1 절연체막을 오름차순으로 형성하는 단계;
    상기 제1 상호접속층 및 상기 고 투자율 막을 통해, 상기 제1 절연체막으로부터 상기 기판 상의 상호접속층까지 연장되는 관통 홀을 개구하는 단계;
    상기 관통 홀의 측벽 상에 측벽 장벽막을 형성하는 단계;
    상기 관통 홀 내에 콘택을 형성하는 단계;
    상기 제1 절연체막으로부터 상기 고 투자율 막에 이르는 범위의 다층막을 제1 상호접속의 형상으로 에칭하는 단계;
    상기 제1 상호접속의 형상으로 형성된 상기 다층구조의 측벽 상에 상기 고 투자율 측벽을 형성함으로써, 상기 고 투자율 막, 및 고 투자율 물질을 포함하는 제1 고 투자율 측벽으로 자속 집속기를 형성하는 단계;
    상기 제1 절연체막, 상기 콘택 및 상기 자속 집속기를 피복하는 제2 절연체막을 형성하고, 상기 자속 집속기의 단부(end)를 노출되게 하면서, 상기 제2 절연체막을 평탄화하는 단계;
    강자성 물질들 사이에 개재되고 상기 콘택에 접속된 터널 장벽층으로 구성된 터널 자기 저항 소자를, 상기 제1 절연체막 상에 형성하는 단계;
    상기 터널 자기 저항 소자의 측벽 상에 측벽 장벽막을 형성하는 단계;
    상기 측벽 장벽막을 통해 상기 터널 자기 저항 소자의 측벽 상에, 상기 자속 집속기의 상기 단부에 접속된 제2 고 투자율 측벽을 형성하는 단계; 및
    상기 터널 자기 저항 소자에 전기적으로 접속되고, 상기 터널 자기 저항 소자를 개재하여 입체 교차로 식으로 상기 제1 상호접속을 교차하는 제2 상호접속을 형성하는 단계를 포함하는, 자기 메모리 장치 제조 방법.
  11. 제10항에 있어서, 상기 제1 상호접속은 복수의 상호접속들로 형성되고, 상기 관통 홀은 상기 복수의 제1 상호접속들 사이에 제공되는, 자기 메모리 장치 제조 방법.
  12. 자기 메모리 장치 제조 방법에 있어서,
    절연된 표면을 구비한 기판 상에 제1 상호접속을 형성하는 단계;
    상기 제1 상호접속을 피복하는 제1 절연체막을 형성하는 단계;
    상기 제1 절연체막 상에 고 투자율 막 및 제2 절연체 막을 오름차순으로 형성하는 단계;
    상기 고 투자율막과 상기 제1 절연체막 및 상기 제1 상호접속을 통해, 상기 제2 절연체막으로부터 상기 기판 상의 상호접속층까지 연장되는 관통 홀을 개구하는 단계;
    상기 관통 홀의 측벽 상에 측벽 장벽막을 형성하는 단계;
    상기 관통 홀 내에 콘택을 형성하는 단계;
    강자성 물질들 사이에 개재되고 상기 콘택에 접속된 터널 장벽층으로 구성된 터널 자기 저항 소자를 상기 제2 절연체막 상에 형성하는 단계;
    상기 고 투자율 막이 노출되게 하면서, 상기 터널 자기 저항 소자의 측벽 상에 측벽 절연체막을 형성하는 단계;
    상기 측벽 장벽막을 통해 상기 고 투자율 막에 접속된 상기 터널 자기 저항 소자의 측벽 상에 형성된 고 투자율 측벽과 상기 고 투자율 막으로 자속 집속기를 형성하는 단계; 및
    상기 터널 자기 저항 소자에 전기적으로 접속되고, 상기 터널 자기 저항 소자를 개재하여 입체 교차로 식으로 상기 제1 상호접속을 교차하는 제2 상호접속을형성하는 단계를 포함하는, 자기 메모리 장치 제조 방법.
  13. 제12항에 있어서, 상기 제1 상호접속은 복수의 상호접속들로 형성되고, 상기 관통 홀은 상기 복수의 제1 상호접속들 사이에 제공되는, 자기 메모리 장치 제조 방법.
  14. 자기 메모리 장치 제조 방법에 있어서,
    절연된 표면을 구비한 기판 상에 고 투자율막, 제1 상호접속층 및 제1 절연체막을 오름차순으로 형성하는 단계;
    상기 제1 절연체막으로부터 상기 고 투자율 막에 이르는 범위의 다층막을 제1 상호접속의 형상으로 에칭하는 단계;
    상기 제1 상호접속의 형상으로 형성된 상기 다층구조를 포함하는 측벽 상에 형성되고 고 투자율 물질을 포함하는 제1 고 투자율 측벽과 상기 고 투자율막으로 제1 자속 집속기를 형성하는 단계;
    상기 제1 자속 집속기 및 상기 제1 절연체막을 피복하는 제2 절연체막을 형성하는 단계;
    상기 제2 절연체막 상에 제2 고 투자율 막 및 제3 절연체막을 오름차순으로 형성하는 단계;
    상기 제2 고 투자율막, 상기 제2 절연체막, 상기 제1 절연체막, 상기 제1 상호접속 및 상기 제1 자속 집속기를 통해, 상기 제3 절연체막으로부터 상기 기판 상의 상호접속층까지 연장되는 관통 홀을 개구하는 단계;
    상기 관통 홀의 측벽 상에 측벽 절연체막을 형성하는 단계;
    상기 관통 홀 내에 콘택을 형성하는 단계;
    강자성 물질들 사이에 개재되고 상기 콘택에 접속된 터널 장벽층을 구비한 터널 자기 저항 소자를 상기 제3 절연체막 상에 형성하는 단계;
    상기 제2 고 투자율 막이 노출되게 하면서, 상기 터널 자기 저항 소자의 측벽 상에 측벽 절연체막을 형성하는 단계;
    상기 측벽 장벽막을 통해 상기 터널 자기 저항 소자의 측벽 상에, 상기 제2 고 투자율막에 접속된 제2 고 투자율 측벽을 형성함으로써, 상기 제2 고 투자율막 및 상기 제2 고 투자율 측벽으로 제2 자속 집속기를 형성하는 단계; 및
    상기 터널 자기 저항 소자에 전기적으로 접속되고, 상기 터널 자기 저항 소자를 개재하여 입체 교차로 식으로 상기 제1 상호접속과 교차하는 제2 상호접속을 형성하는 단계를 포함하는, 자기 메모리 장치 제조 방법.
  15. 제14항에 있어서, 상기 제1 상호접속은 복수의 상호접속들로 형성되고, 상기 관통 홀은 상기 복수의 제1 상호접속들 사이에 제공되는, 자기 메모리 장치 제조 방법.
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