KR102022873B1 - 비휘발성 메모리 소자 및 이의 제조 방법 - Google Patents

비휘발성 메모리 소자 및 이의 제조 방법 Download PDF

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Abstract

3차원 기둥 형상으로 패터닝된 하부 전극단의 상면 및 바닥면에 모두 자기 터널 접합 구조를 형성함으로써, 높은 집적도를 갖는 비휘발성 메모리 소자를 제공하는 것이다. 상기 비휘발성 메모리 소자는 기판 내에 형성된 복수의 불순물 영역, 상기 불순물 영역 중 적어도 하나와 전기적으로 연결되는 제1 컨택, 상기 불순물 영역 중 적어도 하나와 전기적으로 연결되는 제2 컨택, 상기 기판으로부터 제1 높이에 형성되고, 상기 제1 컨택과 전기적으로 연결되는 제1 정보 저장부, 및 상기 기판으로부터 상기 제1 높이와 다른 제2 높이에 형성되고, 상기 제2 컨택과 전기적으로 연결되는 제2 정보 저장부를 포함한다.

Description

비휘발성 메모리 소자 및 이의 제조 방법{Nonvolatile memory device and method for fabricating the same}
본 발명은 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 소자에는 상변화 메모리 소자(PRAM: Phase change Random Access Memory), 저항 메모리 소자(RRAM: Resistive RAM), 자기 메모리 소자(MRAM: Magnetic RAM) 등 있다. 동적 메모리 소자(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 칼코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
최근 반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이러한 반도체 제품에 사용되는 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 이러한 요구를 만족시키기 위해, 자성체의 극성 변화에 따른 저항 변화를 이용하여 메모리 기능을 구현하는 자기 메모리 소자가 제시되고 있고, 이에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 3차원 기둥 형상으로 패터닝된 하부 전극단의 상면 및 바닥면에 모두 자기 터널 접합 구조를 형성함으로써, 높은 집적도를 갖는 비휘발성 메모리 소자를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, PCM(Point-Cusp Magnetron)-PVD를 이용하여, 기판으로부터 서로 다른 높이에 자기 터널 접합 구조를 형성하는 비휘발성 메모리 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자의 일 태양(aspect)은 기판 내에 형성된 복수의 불순물 영역, 상기 불순물 영역 중 적어도 하나와 전기적으로 연결되는 제1 컨택, 상기 불순물 영역 중 적어도 하나와 전기적으로 연결되는 제2 컨택, 상기 기판으로부터 제1 높이에 형성되고, 상기 제1 컨택과 전기적으로 연결되는 제1 정보 저장부, 및 상기 기판으로부터 상기 제1 높이와 다른 제2 높이에 형성되고, 상기 제2 컨택과 전기적으로 연결되는 제2 정보 저장부를 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 제1 정보 저장부 및 상기 제2 정보 저장부 사이에 개재되는 절연막 패턴을 더 포함하고, 상기 절연막 패턴은 상기 절연막 패턴 내에 형성되는 트렌치에 의해 정의되는 돌출부를 포함하고, 상기 제1 정보 저장부는 상기 돌출부 상에 형성되어, 상기 돌출부의 측면을 노출시키고, 상기 제2 정보 저장부는 상기 트렌치의 바닥면에 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부는 상기 돌출부의 상면 상에 형성되고, 상기 돌출부의 측면 상에 비형성되는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 정보 저장부와 비트 라인을 전기적으로 연결하는 제2 비트 라인 컨택을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부와 상기 비트 라인을 전기적으로 연결하는 제1 비트 라인 컨택을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부의 측면 및 상기 돌출부의 측면에 형성되는 절연 스페이서를 더 포함하고, 상기 제1 정보 저장부 및 상기 제2 정보 저장부와 전기적으로 연결되고, 상기 트렌치를 채우는 비트 라인을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 절연 스페이서는 상기 제2 정보 저장부와 오버랩된다.
본 발명의 몇몇 실시예에서, 상기 돌출부를 포함하는 절연막 패턴 및 상기 트렌치 상에 컨포말하게 형성되는 터널링 절연막을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부 및 상기 제2 정보 저장부는 각각 제1 터널 배리어 패턴 및 제2 터널 배리어 패턴을 포함하고, 상기 돌출부의 상면 상에 형성된 상기 터널링 절연막은 상기 제1 터널링 배리어 패턴이고, 상기 트렌치의 바닥면 상에 형성된 상기 터널링 절연막은 상기 제2 터널 배리어 패턴이다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부 및 상기 제2 정보 저장부와 전기적으로 연결되고, 상기 트렌치를 채우는 비트 라인을 더 포함하고, 상기 터널링 절연막은 상기 비트 라인과 상기 절연막 패턴 사이에 배치된다.
본 발명의 몇몇 실시예에서, 상기 제1 컨택은 제1 하부 컨택과 제1 상부 컨택을 포함하고, 상기 제1 상부 컨택을 상기 제1 하부 컨택 상에 형성되고, 상기 제1 하부 컨택은 상기 제2 컨택과 동일 레벨에서 형성된다.
본 발명의 몇몇 실시예에서, 상기 돌출부의 상부의 폭은 제1 폭이고, 상기 돌출부의 하부의 폭은 제2 폭이고, 상기 제1 폭은 상기 제2 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 돌출부는 역 사각뿔대의 모양을 갖는다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부 및 상기 제2 정보 저장부는 교대로 형성되는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부 및 상기 제2 정보 저장부는 자기 터널 접합을 포함한다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자의 다른 태양은 기판으로부터 제1 높이에 형성되고, 제1 방향 및 상기 제1 방향과 다른 제2 방향으로 이격되어 배열되는 복수의 제1 정보 저장부, 및 상기 기판으로부터 상기 제1 높이와 다른 제2 높이에 형성되고, 이격된 상기 제1 정보 저장부 사이에 배열되는 복수의 제2 정보 저장부를 포함하고, 상기 제1 정보 저장부 및 상기 제2 정보 저장부는 각각 자기 터널 접합을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부 및 상기 제2 정보 저장부는 상기 제1 방향 및 상기 제2 방향을 따라 각각 교대로 배열되는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부 및 상기 제2 정보 저장부 사이에 형성되고, 상기 제2 정보 저장부와 오버랩되는 절연 스페이서를 더 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 비휘발성 메모리 소자 제조 방법의 일 태양은 기판 내에 제1 방향 및 상기 제1 방향과 다른 제2 방향으로 배열되는 불순물 영역을 형성하고, 상기 불순물 영역과 전기적으로 연결되되, 서로 간에 교대로 배열되는 제1 하부 컨택 및 제2 컨택을 형성하고, 상기 제1 하부 컨택 및 상기 제2 컨택 상에 트렌치를 포함하는 절연막 패턴을 형성하되, 상기 절연막 패턴은 상기 트렌치에 의해 정의되는 돌출부를 포함하고, PCM(Point cusp Magnetron)-PVD를 이용하여, 상기 돌출부 상에 상기 돌출부의 측면을 노출시키는 제1 정보 저장부와, 상기 트렌치 바닥면 상에 형성되는 제2 정보 저장부를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부 및 상기 제2 정보 저장부를 형성하는 것은 아르곤(Ar) 가스의 부분 압력이 10Pa 내지 20Pa 범위인 증착 압력하에서 상기 제1 및 제2 정보 저장부를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부 및 상기 제2 정보 저장부를 형성하는 것은 상기 기판에 10 내지 50W(watt)의 바이어스 전력을 인가하여, 상기 제1 및 제2 정보 저장부를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부를 형성하는 것은 상기 돌출부의 상면 상에 상기 제1 정보 저장부를 형성하고, 상기 돌출부의 측면 상에 상기 제1 정보 저장부를 비형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 절연막 패턴을 형성하는 것은 상기 제1 하부 컨택 및 상기 제2 컨택 상에 층간 절연막을 형성하고, 상기 층간 절연막 내에 상기 제1 하부 컨택과 전기적으로 연결되는 제1 상부 컨택을 형성하고, 상기 층간 절연막 내에, 상기 제1 상부 컨택과 비오버랩되고, 상기 제2 컨택을 노출시키는 상기 트렌치를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부는 상기 제1 상부 컨택을 매개로 상기 제1 하부 컨택과 전기적으로 연결되고, 상기 제2 정보 저장부는 상기 제2 컨택과 전기적으로 연결된다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부 상에 제1 비트 라인 컨택을 형성하고, 상기 제2 정보 저장부 상에 제2 비트 라인 컨택을 형성하고, 상기 제1 비트 라인 컨택 및 상기 제2 비트 라인 컨택 상에, 상기 제1 방향으로 배열된 상기 제1 정보 저장부 및 상기 제2 정보 저장부와 오버랩되는 비트 라인을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부의 측면 및 상기 돌출부의 측면에 절연 스페이서를 형성하는 것을 더 포함하고, 상기 절연 스페이서는 상기 제2 정보 저장부와 오버랩된다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부 및 상기 제2 정보 저장부 상에, 상기 절연 스페이서 및 상기 제1 방향으로 배열된 상기 제1 정보 저장부 및 상기 제2 정보 저장부와 오버랩되는 비트 라인을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 정보 저장부는 제1 하부막과, 제1 터널링 배리어 패턴과, 제1 상부막을 포함하고, 상기 제2 정보 저장부는 제2 하부막과, 제2 터널링 배리어 패턴과, 제2 상부막을 포함하고, 상기 제1 정보 저장부 및 상기 제2 정보 저장부를 형성하는 것은 상기 돌출부의 상면 및 상기 트렌치의 바닥면 상에 각각 상기 제1 하부막 및 상기 제2 하부막을 형성하고, 상기 돌출부 및 상기 트렌치 상에, 상기 제1 하부막 및 상기 제2 하부막을 덮는 터널링 절연막을 컨포말하게 형성하고, 상기 돌출부의 상면 및 상기 트렌치의 바닥면 상에 각각 상기 제1 상부막 및 상기 제2 상부막을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 터널링 절연막을 형성하는 것은 원자층 증착법을 이용하여 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 돌출부의 상면 상에 형성된 상기 터널링 절연막은 상기 제1 터널링 배리어 패턴이고, 상기 트렌치의 바닥면 상에 형성된 상기 터널링 절연막은 상기 제2 터널 배리어 패턴이다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 설명하기 위한 등가 회로도이다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 레이아웃도이다.
도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면들이다.
도 4는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면이다.
도 5는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면이다.
도 6은 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면이다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 정보 저장부의 일 예를 나타내는 단면도이다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 정보 저장부의 다른 예를 나타내는 단면도이다.
도 9 내지 도 14는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 16 및 도 17은 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 시스템을 개략적으로 도시한 블록도이다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 소자가 적용된 메모리 카드의 구성을 예시적으로 보여주는 블록도이다.
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 소자 제조 방법에 사용되는 PCM-PVD를 나타내는 개략도이다.
도 21 및 도 22는 도 20의 PCM-PVD를 이용하여 정보 저장부를 증착하여 얻은 실험 데이터이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 설명하기 위한 등가 회로도이다.
도 1을 참조하면, 자기 메모리 소자 어레이는 매트릭스 형태로 배열된 복수의 자기 메모리 소자의 단위 셀들(U)을 포함한다. 복수의 자기 메모리 소자의 단위 셀들(U)은 엑세스 부분(C)과 메모리 셀(MC)을 포함한다. 복수의 자기 메모리 소자의 단위 셀들(U)은 워드 라인(WL)과 비트 라인(BL)에 전기적으로 연결된다. 또한, 도 1에 도시된 바와 같이 엑세스 부분(C)이 트랜지스터인 경우에는, 엑세스 부분(C)의 소오스 영역과 전기적으로 연결되는 소오스 라인(SL)을 더 포함할 수 있다. 도 1에서는 하나의 소오스 라인(SL)에 하나의 엑세스 부분(C)이 연결되는 것으로 도시되었으나, 하나의 소오스 라인(SL)에 복수의 엑세스 부분(C)이 연결될 수 있음은 물론이다. 워드 라인(WL)과 비트 라인(BL)은 일정한 각도로 예를 들어 수직으로 2차원적으로 배열될 수 있다. 또한, 워드 라인(WL)과 소오스 라인(SL)은 일정한 각도로, 예를 들어 서로 평행하게 배열될 수 있다.
엑세스 부분(C)은 워드 라인(WL)의 전압에 따라 메모리 셀(MC)로의 전류 공급을 제어한다. 액세스 부분(C)은 모스(MOS) 트랜지스터, 바이폴라(bipolar) 트랜지스터 또는 다이오드(diode)일 수 있다. 이 후에 설명되는 비휘발성 메모리 소자에서, 엑세스 부분(C)는 트랜지스터인 것으로 설명한다.
메모리 셀(MC)은 자성 물질을 포함할 수 있고, 자기 터널 접합 소자(magnetic tunnel junction. MTJ)를 포함할 수 있다. 또한, 메모리 부분(MC)은 입력되는 전류에 의하여 자성체의 자화 방향이 가변되는 STT(Spin Transfer Torque) 현상을 이용하여 메모리 기능을 수행할 수 있다.
도 2 내지 도 3b를 참조하여, 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자에 대해서 설명한다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 레이아웃도이다. 도 3a 및 도 3b는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면들이다. 도 3a는 도 2를 AA 및 BB로 자른 단면도이다. 도 3b는 도 3a의 F를 확대하여 나타내는 도면이다.
도 2 내지 도 3b를 참고하면, 비휘발성 메모리 소자(1)는 제1 불순물 영역(104), 제2 불순물 영역(102), 제2 컨택(120), 제3 컨택(125), 돌출부(40)를 포함하는 절연막 패턴(30), 제1 정보 저장부(130) 및 제2 정보 저장부(135)를 포함한다.
기판(10) 상에 제2 방향(DR2)으로 길게 연장되는 게이트 전극(100)이 형성될 수 있다. 게이트 전극(100)은 소자 분리막(105)에 의해 정의되는 기판(10)의 복수의 활성 영역을 가로 질러 형성될 수 있다. 게이트 전극(100)은 예를 들어, 도 1 에서 설명한 워드 라인일 수 있다.
게이트 전극(100)의 양측에는 기판(10) 내에 형성되는 복수의 제1 불순물 영역(104) 및 복수의 제2 불순물 영역(102)이 배치된다. 제1 불순물 영역(104) 및 제2 불순물 영역(102)은 소자 분리막(105)에 의해 정의되는 복수의 활성 영역에 각각 형성된다. 따라서, 복수의 제1 불순물 영역(104)은 제2 방향(DR2)으로 서로 이격되어 배치되고, 복수의 제2 불순물 영역(102)도 제2 방향(DR2)으로 서로 이격되어 배치된다. 또한, 게이트 전극(100)은 제1 방향(DR1)으로 복수개가 배치되므로, 복수의 제1 불순물 영역(104) 및 복수의 제2 불순물 영역(102)은 제1 방향(DR1)으로 서로 이격되어 배치된다. 제1 불순물 영역(104)은 인접하는 게이트 전극(100)에 의해 공유되는 제1 컨택(115)이 접속되는 곳이고, 제2 불순물 영역(102)은 각각의 정보 저장부(도 3a의 130, 135)와 연결되는 제2 컨택 및 제3 컨택(도 3a의 120, 125)과 접속되는 곳이다. 제1 및 제2 불순물 영역(102, 104)은 기판(10)의 도전형과 반대 타입의 불순물을 도핑하여 형성될 수 있다.
도 3a에 도시된 것과 같이 기판(10) 상에 게이트 전극(100) 및 제1 불순물 영역(104) 및 제2 불순물 영역(102)을 포함하는 트랜지스터들(T)이 제공될 수 있다. 트랜지스터들(T)은 게이트 전극(100), 게이트 유전막, 스페이서, 제1 불순물 영역(104) 및 제2 불순물 영역(102)을 포함할 수 있다.
기판(10)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는 기판(10)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 게이트 절연막은 예를 들어, 실리콘 산화막, 실리콘 산질화막, GexOyNz, GexSiyOz, 고유전율 유전체, 이들의 조합물 또는 이들이 차례로 적층된 적층막을 포함할 수 있다. 고유전율 유전체는 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 또는 납 아연 니오브산염 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 전극(100)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 탄탈륨(Ta) 등의 금속 또는 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 보론 질화물(BN) 같은 금속 질화물 또는 폴리실리콘(polysilicon) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 스페이서는 예를 들어, 산화막, 산질화막 및 질화막 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자에서, 트랜지스터(T)는 플레나(planar) 구조의 트랜지스터로 설명하나, 이에 제한되는 것은 아니다. 즉, 트랜지스터(T)는 매립된 채널을 갖는 트랜지스터(buried channel array transistor; BCAT) 또는 기둥(pillar) 형상의 단위 활성 영역에 형성된 수직 채널을 갖는 트랜지스터(vertical channel array transistor; VCAT) 구조 등의 다양한 구조를 가질 수 있다.
제1 배선(110)은 제2 방향(DR2)으로 길게 연장되어 형성된다. 제1 배선(110)은 제1 층간 절연막(20) 내에 형성된다. 제1 배선(110)은 제1 층간 절연막(20) 내에 형성되는 제1 컨택(115)을 매개로 제1 불순물 영역(104)과 전기적으로 연결된다. 제1 배선(110)는 예를 들어, 도 1에서 도시된 소스 라인일 수 있다. 제1 배선(110) 및 제1 컨택(115)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물 및 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 기판(10) 상에 형성되어, 게이트 전극(100) 및 트랜지스터(T)를 덮는 제1 층간 절연막(20)은 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있고, 복수개의 층으로 이뤄질 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 소자에서, 제1 컨택(115)은 제2 방향(DR2)으로 배열되고, 도트 형태로 형성되는 것으로 설명하나, 이에 제한되는 것은 아니다. 즉, 제1 컨택(115)은 제1 불순물 영역(104)을 제2 방향(DR2)으로 연결하는 라인 형태일 수 있다. 또한, 제1 컨택(115)은 제1 배선(110)의 역할을 할 수도 있다.
제2 컨택(120) 및 제3 컨택(125)은 제2 불순물 영역(102) 상에 형성되고, 제2 불순물 영역(102)과 전기적으로 연결된다. 다시 말하면, 제2 컨택(120)은 복수의 제2 불순물 영역(102) 중 적어도 하나 이상과 전기적으로 연결되고, 제3 컨택(125)은 복수의 제2 불순물 영역(102) 중 적어도 하나 이상과 전기적으로 연결된다. 제2 컨택(120) 및 제3 컨택(125)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물 및 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다.
제2 컨택(120)의 높이는 제3 컨택(125)의 높이보다 높다. 즉, 제2 컨택(120)의 상면은 제3 컨택(125)의 상면보다 기판(10)으로부터 멀리 떨어져 있다. 구체적으로, 제2 컨택(120)은 제2 하부 컨택(121)과 제2 하부 컨택(121) 상에 형성되는 제2 상부 컨택(122)을 포함한다. 제2 하부 컨택(121)은 제1 층간 절연막(20) 내에 형성되고, 제1 층간 절연막(20)을 관통하여, 제2 불순물 영역(102)에 전기적으로 연결된다. 제2 상부 컨택(122)은 제1 층간 절연막(20)으로부터 돌출되어 형성되고, 이 후에 설명되는 절연막 패턴(30)의 돌출부(40) 내에 형성된다. 제3 컨택(125)은 제2 하부 컨택(121)과 같이, 제1 층간 절연막(20) 내에 형성되고, 제1 층간 절연막(20)을 관통하여, 제2 불순물 영역(102)에 전기적으로 연결된다. 제1 층간 절연막(20) 내에 형성되는 제2 하부 컨택(121) 및 제3 컨택(125)은 동일 레벨에서 형성된다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다. 제2 컨택(120)은 제3 컨택(125)과 동일 레벨에서 형성되는 제2 하부 컨택(121)뿐만 아니라, 제2 상부 컨택(122)을 포함하므로, 제2 컨택(120)의 높이는 제3 컨택(125)의 높이보다 높고, 제2 컨택(120)의 상면은 제3 컨택(125)의 상면보다 기판(10)으로부터 멀리 떨어져 있다.
제2 컨택(120) 및 제3 컨택(125)은 제2 방향(DR2)을 따라 반복적으로 배치되고, 서로 간에 이격되어 있다. 즉, 제2 컨택(120) 및 제3 컨택(125)은 제2 방향(DR2)을 따라 교대로 배치된다. 또한, 제2 컨택(120), 제1 컨택(115) 및 제3 컨택(125)은 제1 방향(DR1)을 따라 반복적으로 배치되고, 서로 간에 이격되어 있다. 즉, 제1 컨택(115)을 제외하고 보면, 제2 컨택(120) 및 제3 컨택(125)은 제1 방향(DR1)을 따라 교대로 배치된다.
제1 방향(DR1)을 따라, 제2 컨택(120)으로부터 최단 거리에 있는 컨택은 제3 컨택(125)이다. 또한, 제2 방향(DR2)을 따라, 제2 컨택(120)으로부터 최단 거리에 있는 컨택은 제3 컨택(125)이다.
절연막 패턴(30)은 제1 층간 절연막(20) 상에 배치된다. 절연막 패턴(30)은 절연막 패턴(30) 내에 형성되는 트렌치(32)와, 트렌치(32)에 의해서 정의되는 돌출부(40)를 포함한다. 다시 말하면, 절연막 패턴(30)은 기판(10)과 제1 정보 저장부(130) 및, 기판(10)과 제2 정보 저장부(135) 사이에 개재된다. 절연막 패턴(30)은 예를 들어, 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있고, 복수개의 층으로 이뤄질 수 있다.
절연막 패턴(30) 내에 형성된 트렌치(32)는 예를 들어, 박스 모양의 트렌치일 수 있다. 트렌치(32)에 의해 정의되는 돌출부(40)는 예를 들어, 3차원의 기둥 모양일 수 있다.
절연막 패턴(30)에 포함되는 돌출부(40)는 내부에 제2 상부 컨택(122)을 포함한다. 돌출부의 상면(40u)은 제2 상부 컨택(122)을 노출시킬 수 있다. 다시 말하면, 돌출부(40)의 높이는 제2 상부 컨택(122)의 높이와 실질적으로 동일할 수 있다.
도 3b를 통해, 돌출부(40)의 모양에 대해 상세하게 설명한다. 본 발명의 실시예들에 따른 비휘발성 메모리 소자에서, 돌출부(40)는 역 사각뿔대의 모양을 가질 수 있다. 즉, 돌출부(40) 상부의 폭은 제1 폭(w1)이고, 돌출부(40) 하부의 폭은 제2 폭(w2)이다. 돌출부(40) 상부의 폭(w1)이 돌출부(40) 하부의 폭(w2)보다 크므로, 돌출부(40)는 역 사각뿔대의 모양일 수 있다.
또한, 돌출부(40)의 하부가 전체적으로 돌출부(40)의 상부와 오버랩된다. 구체적으로, 돌출부(40)의 폭은 돌출부(40)의 상부로부터 돌출부(40)의 하부까지 연속적으로 줄어들 수 있다.
돌출부(40)는 트렌치(32)에 의해 정의되고 형성되므로, 트렌치(32)의 측면(40s)과 트렌치(32)의 바닥면이 서로 예각으로 만나게 되어, 돌출부(40)는 역 사각뿔대의 모양일 수 있다.
제1 정보 저장부(130)는 제2 컨택(120) 상에 형성되고, 제2 컨택(120)과 전기적으로 연결된다. 제2 정보 저장부(135)는 제3 컨택(125) 상에 형성되고, 제3 컨택(125)과 전기적으로 연결된다. 제1 정보 저장부(130) 및 제2 정보 저장부(135)는 각각 제2 컨택(120) 및 제3 컨택(125)을 매개로 제2 불순물 영역(102)과 전기적으로 연결되지만, 서로 다른 트랜지스터(T)를 통해 제어된다. 따라서, 제1 정보 저장부(130) 및 제2 정보 저장부(135)를 포함하는 각각의 메모리 셀로 독립적으로 동작한다. 제1 정보 저장부(130) 및 제2 정보 저장부(135)에 대한 보다 자세한 설명은 도 7 및 도 8을 참조하며 설명한다.
제1 정보 저장부(130)가 기판(10)으로부터 이격된 높이는 제1 높이이고, 제2 정보 저장부(135)가 기판(10)으로부터 이격된 높이는 제2 높이이다. 도 3a에 도시된 것과 같이, 제1 높이와 제2 높이는 서로 다르다. 제1 정보 저장부(130)는 제2 컨택(120) 상에 형성되고, 제2 정보 저장부(135)는 제3 컨택(125) 상에 형성되므로, 제1 정보 저장부(130)가 기판(10)으로부터 이격된 제1 높이는 제2 정보 저장부(135)가 기판(10)으로부터 이격된 제2 높이보다 높다.
제1 정보 저장부(130)는 돌출부(40) 상에 형성되고, 돌출부의 측면(40s)을 노출시킨다. 즉, 제1 정보 저장부(130)는 돌출부의 상면(40u) 상에 형성되지만, 돌출부의 측면(40s) 상에는 형성되지 않는다. 제2 정보 저장부(135)는 트렌치(32)의 바닥면에 형성된다. 제1 정보 저장부(130)는 돌출부의 상면(40u) 상에 형성되고, 제2 정보 저장부(135)는 바닥면에 형성되므로, 제1 정보 저장부(130)가 기판(10)으로부터 이격된 제1 높이는 제2 정보 저장부(135)가 기판(10)으로부터 이격된 제2 높이보다 높다.
도 3a에서 제2 정보 저장부(135)는 돌출부의 측면(40s)에 접촉하는 것처럼 도시되었지만, 이는 설명의 편이성을 위한 것일 뿐이다. 즉, 제2 정보 저장부(135)는 돌출부의 측면(40s)과 이격되어 있다. 도 3b를 통해 보면, 돌출부(40)의 하부는 돌출부(40)의 상부와 전체적으로 오버랩되므로, 제2 정보 저장부(135)가 트렌치(32)의 바닥면에 형성될 때, 돌출부(40)의 상부는 마스크 역할을 한다. 따라서, 돌출부(40)의 상부와 트렌치(32)의 바닥면이 오버랩되는 폭만큼 제2 정보 저장부(135)는 돌출부의 측면과 이격될 수 있다.
제1 정보 저장부(130)는 제1 방향(DR1) 및 제2 방향(DR2)으로 이격되어, 기판(10) 상에 배열된다. 제2 정보 저장부(135)는 제1 방향(DR1) 및 제2 방향(DR2)으로 이격된 제1 정보 저장부(130) 사이에 배열된다. 즉, 제1 정보 저장부(130) 및 제2 정보 저장부(135)는 제1 방향(DR1)을 따라 반복적으로 배열되고, 제2 방향(DR2)을 따라서도 반복적으로 배열된다. 제1 정보 저장부(130) 및 제2 정보 저장부(135)는 제1 방향(DR1)뿐만 아니라, 제2 방향(DR2)을 따라 각각 서로 교대로 배열된다. 제1 정보 저장부(130) 및 제2 정보 저장부(135)가 2차원적으로 배열되는 모습은 제2 컨택(120) 및 제3 컨택(125)이 이차원적으로 배열되는 모습과 실질적으로 동일하다.
제2 배선(140)은 제1 방향(DR1)으로 연장되어, 제1 정보 저장부(130) 및 제2 정보 저장부(135) 상에 형성된다. 제2 배선(140)는 제1 방향(DR1)을 따라 교대로 배열된 제1 정보 저장부(130) 및 제2 정보 저장부(135)와 오버랩된다. 제2 배선(140)은 제1 방향(DR1)을 따라 교대로 배열된 제1 정보 저장부(130) 및 제2 정보 저장부(135)와 전기적으로 연결된다. 제2 배선(140)은 예를 들어, 도 1에서 도시된 비트 라인일 수 있다.
본 발명의 제1 실시예에 따른 비휘발성 메모리 소자에서, 제1 정보 저장부(130)는 제2 층간 절연막(50) 내에 배치된 제2 배선(140)과 접촉하여 전기적으로 연결된다. 하지만, 제1 정보 저장부(130)와 단차가 있는 제2 정보 저장부(135)는 제2 층간 절연막(50) 내에 배치된 제2 배선 컨택(142)을 매개로 제2 정보 저장부(135)와 전기적으로 연결된다.
제2 배선(140) 및 제2 배선 컨택(142)은 예를 들어, 금속 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있고, 구체적으로, 구리(Cu)를 포함할 수 있다. 제2 층간 절연막(50)은 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(50)은 단층으로 도시되었지만, 이에 제한되지 않고 복수층일 수 있음은 물론이다.
도 2 및 도 4를 참조하여, 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자에 대해서 설명한다. 본 실시예는 제2 배선과 제1 정보 저장부 사이에 배선 컨택이 더 포함되는 것을 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 4는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면이다.
도 2 및 도 4를 참고하면, 비휘발성 메모리 소자(2)는 제1 불순물 영역(104), 제2 불순물 영역(102), 제2 컨택(120), 제3 컨택(125), 돌출부(40)를 포함하는 절연막 패턴(30), 제1 정보 저장부(130), 제2 정보 저장부(135), 제2 배선(140), 제1 배선 컨택(141) 및 제2 배선 컨택(142)을 포함한다.
제2 배선(140)은 제1 방향(DR1)으로 연장되어, 제1 정보 저장부(130) 및 제2 정보 저장부(135) 상에 형성된다. 제2 배선(140)는 제1 방향(DR1)을 따라 교대로 배열된 제1 정보 저장부(130) 및 제2 정보 저장부(135)와 오버랩된다. 제2 배선(140)은 제1 방향(DR1)을 따라 교대로 배열된 제1 정보 저장부(130) 및 제2 정보 저장부(135)와 전기적으로 연결된다.
본 발명의 제2 실시예에 따른 비휘발성 메모리 소자에서, 제1 정보 저장부(130)는 제2 층간 절연막(50) 내에 배치된 제1 배선 컨택(141)을 매개로 제2 배선(140)과 전기적으로 연결된다. 또한, 제2 정보 저장부(135)는 제2 층간 절연막(50) 내에 배치된 제2 배선 컨택(142)을 매개로 제2 정보 저장부(135)와 전기적으로 연결된다.
제1 정보 저장부(130) 및 제2 정보 저장부(135) 사이에는 단차가 있으므로, 제1 배선 컨택(141) 및 제2 배선 컨택(142)의 높이는 서로 다르다. 제1 배선 컨택(141) 및 제2 배선 컨택(142)은 예를 들어, 동일 레벨에서 형성될 수 있지만, 이에 제한되는 것은 아니다.
제1 배선 컨택(141)은 예를 들어, 금속 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있고, 구체적으로, 구리(Cu)를 포함할 수 있다.
도 2 및 도 5를 참조하여, 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자에 대해서 설명한다. 전술한 실시예와 중복되는 부분에 대해서는 간략히 설명하거나, 생략하기로 한다.
도 5는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면이다.
도 2 및 도 5를 참고하면, 비휘발성 메모리 소자(3)는 제1 불순물 영역(104), 제2 불순물 영역(102), 제2 컨택(120), 제3 컨택(125), 돌출부(40)를 포함하는 절연막 패턴(30), 제1 정보 저장부(130), 제2 정보 저장부(135), 절연 스페이서(45) 및 제2 배선(140)을 포함한다.
절연 스페이서(45)는 제1 정보 저장부(130)의 측면 및 돌출부의 측면(40s)에 형성될 수 있다. 즉, 절연 스페이서(45)는 트렌치(32)의 측면에 형성된다. 절연 스페이서(45)는 절연 물질을 포함하고, 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 절연 스페이서(45)는 단일막으로 도시되었지만, 이에 제한되는 것은 아니다.
절연 스페이서(45)는 제1 정보 저장부(130) 및 제2 정보 저장부(135) 사이에 형성된다. 절연 스페이서(45)는 제2 정보 저장부(135) 상에 배치되므로, 절연 스페이서(45)는 제2 정보 저장부(135)와 오버랩될 수 있다. 따라서, 제2 정보 저장부(135)의 일부는 절연 스페이서(45)에 의해 덮이게 된다.
제2 배선(140)은 제1 방향(DR1)으로 연장되어, 제1 정보 저장부(130) 및 제2 정보 저장부(135) 상에 형성된다. 제2 배선(140)는 제1 방향(DR1)을 따라 교대로 배열된 제1 정보 저장부(130) 및 제2 정보 저장부(135)와 오버랩된다. 제2 배선(140)은 제1 방향(DR1)을 따라 교대로 배열된 제1 정보 저장부(130) 및 제2 정보 저장부(135)와 전기적으로 연결된다.
본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 AA를 따라 자른 단면도에서, 제1 방향(DR1)으로 연장되는 제2 배선(140)은 측면에 절연 스페이서(45)가 형성된 트렌치(32)를 채워 형성되고, 제1 정보 저장부(130) 및 제2 정보 저장부(135)와 접촉하여 전기적으로 연결된다.
제1 정보 저장부(130) 및 제2 정보 저장부(135)은 제1 정보 저장부(130) 및 제2 정보 저장부(135) 사이에 배치되는 절연 스페이서(45)에 의해 전기적으로 절연된다. 이를 통해, 제1 방향(DR1)을 따라 교대로 배열된 제1 정보 저장부(130) 및 제2 정보 저장부(135)를 각각 포함하는 메모리 셀은 전기적으로 절연되고, 독립적으로 동작되게 된다.
절연 스페이서(45)는 제1 정보 저장부(130) 및 제2 정보 저장부(135)를 전기적으로 분리시키기 때문에, 제1 방향(DR1)을 따라 교대로 배열된 제1 정보 저장부(130) 및 제2 정보 저장부(135)는 서로 간에 단차가 있지만, 별도의 배선 컨택없이 제2 배선(140)과 전기적으로 연결될 수 있다.
또한, BB를 따라 자른 단면도에서, 제2 방향(DR2)으로 인접하는 돌출부의 측면(40s)에 형성된 절연 스페이서(45)는 제2 배선(140)과 접하지 않는 것으로 도시하였지만, 이는 설명을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 2 및 도 6을 참조하여, 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자에 대해서 설명한다. 전술한 실시예들과 중복되는 부분에 대해서는 간략히 설명하거나, 생략하기로 한다.
도 6은 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 도면이다.
도 2 및 도 6을 참고하면, 비휘발성 메모리 소자(4)는 제1 불순물 영역(104), 제2 불순물 영역(102), 제2 컨택(120), 제3 컨택(125), 돌출부(40)를 포함하는 절연막 패턴(30), 제1 정보 저장부(130), 제2 정보 저장부(135), 터널링 절연막(132) 및 제2 배선(140)을 포함한다.
터널링 절연막(132)은 절연막 패턴(30) 상에 컨포말하게 형성된다. 구체적으로, 터널링 절연막(132)은 돌출부의 상면(40u) 및 돌출부의 측면(40s) 상에 형성되고, 트렌치(32)의 바닥면 상에 컨포말하게 형성된다. 터널링 절연막(132)은 절연 물질을 포함하고, 구체적으로, 도 7 및 도 8에서 상세하게 설명할 터널링 배리어 패턴(130d, 130i)에 포함되는 물질을 포함할 수 있다.
터널링 절연막(132)은 도 2에서 도시되는 비휘발성 메모리 소자의 메모리 셀 부분에 전체적으로 형성될 수 있다. 터널링 절연막(132)은 돌출부의 상면(40u) 상에 형성되는 제1 정보 저장부(130)의 일부 막(도 7 및 도 8의 제1 하부 전극을 포함) 상에 형성되고, 트렌치(32)의 바닥면 상에 형성되는 제2 정보 저장부(135)의 일부 막 상에 형성된다. 하지만, 돌출부의 측면(40s) 상에 배치된 터널링 절연막(132)은 돌출부(40)와 접촉하여 형성될 수 있다.
제1 정보 저장부(130) 및 제2 정보 저장부(135)는 각각 제1 터널 배리어 패턴(130d, 130i) 및 제2 터널 배리어 패턴(135d, 135i)를 포함한다. 터널링 절연막(132) 중, 돌출부의 상면(40u) 상에 형성되는 터널링 절연막(132)은 제1 정보 저장부(130)의 제1 터널 배리어 패턴(130d, 130i)이다. 터널링 절연막(132) 중, 트렌치(32)의 바닥면 상에 형성되는 터널링 절연막(132)은 제2 정보 저장부(135)의 제2 터널 배리어 패턴(130d, 130i)이다.
제2 배선(140)은 제1 방향(DR1)으로 연장되어, 제1 정보 저장부(130) 및 제2 정보 저장부(135) 상에 형성된다. 제2 배선(140)는 제1 방향(DR1)을 따라 교대로 배열된 제1 정보 저장부(130) 및 제2 정보 저장부(135)와 오버랩된다. 제2 배선(140)은 제1 방향(DR1)을 따라 교대로 배열된 제1 정보 저장부(130) 및 제2 정보 저장부(135)와 전기적으로 연결된다. 터널링 절연막(132)은 제2 배선(140)과 절연막 패턴(30) 사이에 배치된다.
본 발명의 제4 실시예에 따른 비휘발성 메모리 소자의 AA를 따라 자른 단면도에서, 제1 방향(DR1)으로 연장되는 제2 배선(140)은 측면에 터널링 절연막(132)이 형성된 트렌치(32)를 채워 형성되고, 제1 정보 저장부(130) 및 제2 정보 저장부(135)와 접촉하여 전기적으로 연결된다.
제1 정보 저장부(130) 및 제2 정보 저장부(135)은 돌출부의 상면(40u) 및 돌출부의 측면(40s) 상에 형성되고, 트렌치(32)의 바닥면 상에 컨포말하게 형성된 터널링 절연막(132)에 의해 전기적으로 절연된다. 즉, 터널링 절연막(132) 중, 돌출부의 측면(40s), 제1 정보 저장부(130)의 측면의 일부 및 제2 정보 저장부(135)의 측면의 일부 상에 배치된 터널링 절연막(132)에 의해, 터널링 절연막(132) 하부에 배치되는 제1 정보 저장부(130)의 일부 막 및 제2 정보 저장부(135)의 일부 막은 전기적으로 절연된다. 이를 통해, 제1 방향(DR1)을 따라 교대로 배열된 제1 정보 저장부(130) 및 제2 정보 저장부(135)를 각각 포함하는 메모리 셀은 전기적으로 절연되고, 독립적으로 동작되게 된다.
절연막 패턴(30) 상에 형성된 터널링 절연막(132)은 제1 정보 저장부(130) 및 제2 정보 저장부(135)를 전기적으로 분리시키기 때문에, 제1 방향(DR1)을 따라 교대로 배열된 제1 정보 저장부(130) 및 제2 정보 저장부(135)는 서로 간에 단차가 있지만, 별도의 배선 컨택없이 제2 배선(140)과 전기적으로 연결될 수 있다.
도 7 및 도 8을 참조하여, 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제1 정보 저장부 및 제2 정보 저장부를 상세하게 설명한다.
제1 정보 저장부(130) 및 제2 정보 저장부(135)는 기판(10)으로부터 서로 다른 높이에 형성되지만, 동일 레벨에서 형성되므로, 제1 정보 저장부(130)에 대한 설명은 제2 정보 저장부(135)에 동일하게 적용될 수 있다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제1 정보 저장부의 일 예를 나타내는 단면도이다. 도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제1 정보 저장부의 다른 예를 나타내는 단면도이다.
도 7을 참조하면, 본 실시예에 따른 제1 정보 저장부(130)는 제1 기준 패턴(130c), 제1 자유 패턴(130e) 및, 제1 기준 패턴(130c) 및 제1 자유 패턴(130e) 사이에 배치된 제1 터널 배리어 패턴(130d, tunnel barrier pattern)을 포함할 수 있다. 제1 기준 패턴(130c)은 일 방향으로 고정된 자화 방향(i)을 갖고, 제1 자유 패턴(130e)은 제1 기준 패턴(130c)의 자화 방향(i)에 평행 또는 반 평행하도록 변경 가능한 자화 방향(ii)을 갖는다. 제1 기준 패턴(130c) 및 제1 자유 패턴(130e)의 자화 방향(i, ii)은 제1 터널 배리어 패턴(130d)의 제1 자유 패턴(130e)과 접촉된 일면에 평행할 수 있다. 제1 기준 패턴(130c), 제1 터널 배리어 패턴(130d) 및 제1 자유 패턴(130e)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다.
제1 자유 패턴(130e)의 자화 방향(ii)이 제1 기준 패턴(130c)의 자화 방향(i)과 평행한 경우에, 제1 정보 저장부(130)는 제 1 저항 값을 가질 수 있으며, 제1 자유 패턴(130e)의 자화 방향(ii)이 제1 기준 패턴(130c)의 자화 방향(i)에 반 평행한 경우에, 제1 정보 저장부(130)는 제 2 저항 값을 가질 수 있다. 여기서, 제1 저항 값은 제 2 저항 값보다 작을 수 있다. 이러한 저항 값의 차이를 이용하여 제1 정보 저장부(130)는 논리 데이터를 저장할 수 있다. 제1 자유 패턴(130e)의 자화 방향(ii)은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
제1 기준 패턴(130c) 및 제1 자유 패턴(130e)은 강자성 물질을 포함할 수 있다. 제1 기준 패턴(130c)은 제1 기준 패턴(130c) 내 강자성 물질의 자화 방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 제1 터널 배리어 패턴(130d)은 예를 들어, 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 중에서 적어도 하나를 포함할 수 있다.
제1 정보 저장부(130)는 제1 하부 전극(130a) 및 제1 상부 전극(130b)을 더 포함할 수 있다. 제1 기준 패턴(130c), 제1 터널 배리어 패턴(130d) 및 제1 자유 패턴(130e)은 제1 하부 전극(130a) 및 제1 상부 전극(130b) 사이에 배치될 수 있다. 도 7에 도시된 바와 같이, 제1 기준 패턴(130c), 제1 터널 배리어 패턴(130d) 및 제1 자유 패턴(130e)이 제1 하부 전극(130a) 상에 차례로 배치될 수 있으며, 제1 상부 전극(130b)이 제1 자유 패턴(130e) 상에 배치될 수 있다. 이와는 달리, 제1 자유 패턴(130e), 제1 터널 배리어 패턴(130d), 및 제1 기준 패턴(130c)이 제1 하부 전극(130a) 상에 차례로 적층될 수 있다. 제1 하부 전극(130a) 및 제1 상부 전극(130b)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다.
도 8을 참조하면, 본 예에 따른 제1 정보 저장부(130)는 제1 기준 수직 패턴(130h), 제1 자유 수직 패턴(130j), 및 제1 기준 수직 패턴(130h)과 제1 자유 수직 패턴(130j) 사이에 삽입된 제1 터널 배리어 패턴(130i)을 포함할 수 있다. 제1 기준 수직 패턴(130h)은 일 방향으로 고정된 자화 방향(iii)을 가질 수 있으며, 제1 자유 수직 패턴(130j)은 제1 기준 수직 패턴(130h)의 고정된 자화 방향(iii)에 대하여 평행 또는 반 평행하도록 변경 가능한 자화 방향(iv)을 가질 수 있다. 여기서, 제1 기준 및 제1 자유 수직 패턴(130h, 130j)의 자화 방향들(iii, iv)은 제1 자유 수직 패턴(130j)과 접촉된 제1 터널 배리어 패턴(130i)의 일면에 실질적으로 수직(perpendicular)할 수 있다.
제1 기준 수직 패턴(130h) 및 제1 자유 수직 패턴(130j)은 예를 들어, CoFeTb, CoFeGd, CoFeDy와 같은 수직 자성 물질, L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. L10 구조를 갖는 수직 자성 물질은 예를 들어, L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 제1 기준 수직 패턴(130h)은 제1 자유 수직 패턴(130j)에 비하여 두꺼울 수 있으며, 제1 기준 수직 패턴(130h)의 보자력이 제1 자유 수직 패턴(130j)의 보자력 보다 클 수 있다.
제1 터널 배리어 패턴(130i)은 예를 들어, 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 또는 산화마그네슘붕소 등에서 적어도 하나를 포함할 수 있다. 제1 정보 저장부(130)는 제1 하부 전극(130f) 및 제1 상부 전극(130g)을 포함할 수 있다. 도시된 바와 같이, 제1 기준 수직 패턴(130h), 제1 터널 배리어 패턴(130i) 및 제1 자유 수직 패턴(130j)이 제1 하부 전극(130f) 상에 차례로 적층될 수 있으며, 제1 상부 전극(130g)이 제1 자유 수직 패턴(130j) 상에 배치될 수 있다. 이와는 달리, 제1 자유 수직 패턴(130j), 제1 터널 배리어 패턴(130i) 및 제1 기준 수직 패턴(130h)이 제1 하부 전극(130f) 상에 차례로 적층될 수 있으며, 제1 상부 전극(130g)이 제1 기준 수직 패턴(130h) 상에 배치될 수 있다. 제1 하부 및 제1 상부 전극(130f, 130g)은 예를 들어, 도전성 금속 질화물로 형성될 수 있다.
도 2, 도 4, 도 9 내지 도 14를 참조하여, 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자 제조 방법에 대해서 설명한다.
도 9 내지 도 14는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 2 및 도 9를 참고하면, 기판(10) 내에 제1 불순물 영역(104) 및 제2 불순물 영역(102)을 형성한다. 제2 불순물 영역(102)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 각각 서로 간에 이격되어 배열된다.
제2 불순물 영역(102)을 형성한 후, 제2 불순물 영역(102)과 전기적으로 연결되는 제2 하부 컨택(121) 및 제3 컨택(125)을 형성한다. 제2 하부 컨택(121) 및 제3 컨택(125)은 서로 간에 교대로 배열된다. 즉, 제2 하부 컨택(121) 및 제3 컨택(125)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라, 서로 간에 교대로 배열된다.
구체적으로, 기판(10) 내에 소자 분리막(105)을 형성하여 복수개의 활성 영역을 정의할 수 있다. 활성 영역은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 서로 간에 이격되어 정의될 수 있다. 소자 분리막은 예를 들어, 트렌치형 소자 분리 패턴일 수 있다.
복수개의 활성 영역을 정의한 기판(10) 상에 제2 방향(DR2)으로 연장되는 게이트 전극(100)을 포함하는 트랜지스터들(T)을 형성할 수 있다. 게이트 전극(100)은 제2 방향(DR2)으로 배열된 복수개의 활성 영역을 가로질러 형성될 수 있다. 트랜지스터들(T)를 형성할 때, 게이트 전극(100)의 양측에는 제1 불순물 영역(104) 및 제2 불순물 영역(102)이 기판(10) 내에 형성된다. 제1 불순물 영역(104) 및 제2 불순물 영역(102)은 소자 분리막(105)에 의해 정의되는 복수개의 활성 영역에 형성되므로, 제2 불순물 영역(102)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 각각 서로 간에 이격되어 배열된다.
트랜지스터들(T)을 형성한 후, 게이트 전극(100)을 덮는 제1 하부 층간 절연막(22)을 기판(10) 상에 형성할 수 있다. 제1 하부 층간 절연막(22)은 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있고, 화학 기상 증착(CVD, Chemical Vapor Deposition) 방식으로 형성될 수 있다.
제1 하부 층간 절연막(22) 내에 형성되는 제1 컨택(115)은 제1 불순물 영역(104) 상에 형성되고, 제1 불순물 영역(104)과 전기적으로 연결된다. 제1 컨택(115)은 제2 방향(DR2)을 따라 배열될 수 있다.
제1 컨택(115)은 제1 하부 층간 절연막(22)를 관통하여 제1 불순물 영역(104)을 노출시키는 제1 컨택홀(115h) 내에 형성될 수 있다. 제1 컨택홀(115h)은 제1 하부 층간 절연막(22) 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 사용하여, 제1 하부 층간 절연막(22)을 패터닝하여 형성될 수 있다. 제1 컨택(115)은 제1 컨택홀(115h)을 도전 물질로 채운 후, 평탄화 공정에 의해 형성될 수 있다. 제1 컨택(115)을 형성하기 위한 평탄화 공정에 의해, 제1 하부 층간 절연막(22)의 상면 역시 평탄화될 수 있다.
제1 하부 층간 절연막(22) 상에 제2 방향(DR2)으로 길게 연장되는 제1 배선(110)이 형성된다. 제1 배선(110)은 제1 하부 층간 절연막(22) 내에 형성된 제1 컨택(115)에 의해, 제1 불순물 영역(104)과 전기적으로 연결된다.
제1 배선(110)을 형성한 후, 제1 하부 층간 절연막(22) 및 제1 배선(110)을 덮는 제1 상부 층간 절연막(24)이 기판(10) 상에 형성될 수 있다. 제1 상부 층간 절연막(24)은 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있고, 화학 기상 증착 방식으로 형성될 수 있다.
제2 하부 컨택(121) 및 제3 컨택(125)은 각각 제1 상부 층간 절연막(24) 및 제1 하부 층간 절연막(22) 내에 형성될 수 있다. 다시 말하면, 제2 하부 컨택(121) 및 제3 컨택(125)은 제1 층간 절연막(22, 24) 내에, 제1 층간 절연막(20)을 관통하여 형성될 수 있다. 제2 하부 컨택(121) 및 제3 컨택(125)은 기판(10) 내에 형성된 제2 불순물 영역(102) 상에 형성되어, 제2 불순물 영역(102)과 전기적으로 연결된다. 제2 하부 컨택(121) 및 제3 컨택(125)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 각각 서로 간에 교대로 형성된다.
제2 하부 컨택(121) 및 제3 컨택(125)은 제1 층간 절연막(20)를 관통하여 제2 불순물 영역(102)을 노출시키는 제2 하부 컨택홀(121h) 및 제3 컨택홀(125h) 내에 각각 형성될 수 있다. 제2 하부 컨택홀(121h) 및 제3 컨택홀(125h)은 제1 층간 절연막(20) 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 사용하여, 제1 층간 절연막(20)을 패터닝하여 형성될 수 있다. 제2 하부 컨택(121) 및 제3 컨택(125)은 각각 제2 하부 컨택홀(121h) 및 제3 컨택홀(125h)을 도전 물질로 채운 후, 평탄화 공정에 의해 형성될 수 있다. 제2 하부 컨택(121) 및 제3 컨택(125)은 동일 레벨에서 형성된다.
도 2 및 도 10을 참고하면, 제1 층간 절연막(20) 상에 프리 절연막(30a)을 형성하고, 프리 절연막(30a) 내에 제2 상부 컨택(122)을 형성할 수 있다. 즉, 프리 절연막(30a)은 제2 하부 컨택(121) 및 제3 컨택(125)을 덮는다. 제2 상부 컨택(122)은 제2 하부 컨택(121)과 오버랩되어 형성될 수 있다.
제2 상부 컨택(122)은 제2 하부 컨택(121)과 전기적으로 연결되고, 제2 하부 컨택(121)을 매개로 제2 불순물 영역(102)과 전기적으로 연결된다. 제2 상부 컨택(122)과 제2 하부 컨택(121)은 제2 불순물 영역(102) 상에 일렬로 배치되어 형성될 수 있다.
구체적으로, 제2 하부 컨택(121) 및 제3 컨택(125)을 덮는 프리 절연막(30a)을 제1 층간 절연막(20) 상에 형성할 수 있다. 프리 절연막(30a)은 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있고, 화학 기상 증착 방식으로 형성될 수 있다.
이 후, 프리 절연막(30a) 내에 제2 상부 컨택(122)이 형성될 수 있다. 즉, 제2 상부 컨택(122)은 프리 절연막(30a)을 관통하여 형성될 수 있다. 제2 상부 컨택(122)은 프리 절연막(30a)을 관통하여 제2 하부 컨택(121)을 노출시키는 제2 상부 컨택홀(122h) 내에 형성될 수 있다. 제2 상부 컨택홀(122h)은 프리 절연막(30a) 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 사용하여, 프리 절연막(30a)을 패터닝하여 형성될 수 있다. 제2 상부 컨택(122)은 제2 상부 컨택홀(122h)을 도전 물질로 채운 후, 평탄화 공정에 의해 형성될 수 있다. 제2 상부 컨택(122)을 형성하기 위한 평탄화 공정에 의해, 프리 절연막(30a)의 상면 역시 평탄화될 수 있다.
도 11 및 도 12를 참고하면, 제1 층간 절연막(20) 상에 절연막 패턴(30)을 형성한다. 즉, 제2 하부 컨택(121) 및 제3 컨택(125) 상에 절연막 패턴(30)을 형성한다.
절연막 패턴(30)은 절연막 패턴(30) 내에 형성되는 트렌치(32)와 돌출부(40)를 포함한다. 돌출부(40)는 트렌치(32)에 의해 정의된다.
구체적으로, 프리 절연막(30a) 상에 제2 상부 컨택(122)을 덮는 마스크 패턴을 형성한다. 제2 상부 컨택(122)을 덮는 마스크 패턴을 식각 마스크로 이용하여, 프리 절연막(30a)을 패터닝한다. 즉, 마스크 패턴에 의해 덮이지 않은 프리 절연막(30a)을 식각하여, 프리 절연막(30a) 내에 트렌치(32)를 형성한다. 트렌치(32)를 형성함으로써, 제1 층간 절연막(20) 상에 절연막 패턴(30)이 형성되고, 트렌치(32)에 의해 돌출부(40)가 정의된다. 트렌치(32)를 형성하는 식각 공정은 예를 들어, 건식 식각 또는 습식 식각 중 적어도 하나를 포함한다.
절연막 패턴(30) 내에 형성된 트렌치(32)는 제2 상부 컨택(122)과 오버랩되지 않고, 제3 컨택(125)의 상면을 노출시킨다. 트렌치(32)에 의해 정의되는 돌출부(40) 내에는 제2 상부 컨택(122)이 배치된다. 트렌치(32)의 바닥면에서, 제3 컨택(125)의 상면은 노출되고, 돌출부의 상면(40u)에서 제2 상부 컨택(122)의 상면은 노출된다.
돌출부(40) 및 트렌치(32)는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 각각 교대로 배열된다. 즉, 트렌치(32)의 측면은 돌출부의 측면(40s)에 의해 둘러싸여 있고, 돌출부의 측면(40s)은 트렌치(32)에 의해 둘러싸여 있다.
도 11 및 도 13을 참고하면, PCM(point cusp magnetron)-PVD를 이용하여, 돌출부(40) 상에 돌출부의 측면(40s)을 노출시키는 제1 정보 저장부(130)를 형성한다. 또한, 트렌치(32)의 바닥면 상에 제2 정보 저장부(135)를 형성한다.
제1 정보 저장부(130)는 제2 컨택(120)과 전기적으로 연결되고, 제2 정보 저장부(135)는 제3 컨택(125)과 전기적으로 연결된다. 제2 컨택(120) 및 제3 컨택(125)은 제2 불순물 영역(102)과 전기적으로 연결되므로, 제1 정보 저장부(130) 및 제2 정보 저장부(135)는 각각 서로 다른 트랜지스터(T)에 포함되는 제2 불순물 영역(102)과 전기적으로 연결된다.
제1 정보 저장부(130)는 돌출부의 상면(40u) 상에 형성된다. 즉, 제1 정보 저장부(130)는 절연막 패턴(30)의 상면 상에 형성된다. 하지만, 제1 정보 저장부(130)는 돌출부의 측면(40s) 상에는 형성되지 않는다. 즉, 제1 정보 저장부(130)는 트렌치(32)의 측면 상에 형성되지 않을 뿐만 아니라, 트렌치(32) 내에 형성되지 않는다.
제1 정보 저장부(130) 및 제2 정보 저장부(135)를 형성하는데 사용되는 PCM-PVD의 공정 조건을 조절하여, 제1 정보 저장부(130)가 돌출부의 상면(40u) 상에는 형성되고, 돌출부의 측면(40s) 상에는 형성되지 않도록 할 수 있다.
제1 정보 저장부(130) 및 제2 정보 저장부(135)에 포함되는 터널링 배리어 패턴은 PCM-PVD를 이용하여, 터널링 배리어 패턴에 포함되는 금속 원소를 증착한다. 이 후, 산화 공정을 통해, 터널링 배리어 패턴에 포함되는 금속 원소를 산화시킴으로써, 터널링 배리어 패턴이 형성될 수 있다.
도 11에서 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 돌출부(40)는 서로 간에 접하고 있을 수 있다. 이 경우, 제1 정보 저장부(130)의 노드 분리를 위해, 인접하는 제1 정보 저장부(130)의 접한 부분을 제거할 수 있다. 이 경우, 제1 정보 저장부(130)의 최상층(도 7 및 도 8에서 130b 및 130g)의 일부는 식각에 의해 제거되는 희생층이 될 수 있다.
이하에서, 도 20 내지 도 22를 이용하여, 제1 정보 저장부(130) 및 제2 정보 저장부(135)를 형성하는데 사용되는 PCM-PVD 및 이를 이용한 실험 데이터에 대해서 설명한다.
도 20은 본 발명의 실시예들에 따른 비휘발성 메모리 소자 제조 방법에 사용되는 PCM-PVD를 나타내는 개략도이다. 도 21 및 도 22는 도 20의 PCM-PVD를 이용하여 정보 저장부를 증착하여 얻은 실험 결과 그래프이다.
도 20을 참고하면, 타겟 쪽에 RF 전류를 가해 플라즈마를 발생시킴과 동시에, 타겟 상부에 배열된 자석에서 point-cusp 자기장을 형성함으로써, PCM-PVD는 높은 밀도의 플라즈마를 발생시킨다.
point-cusp 자기장은 타겟 상부에 배치된 자석의 배열로써 형성되는데, 서로 이웃한 자석은 반대 극성을 갖도록 배열되고, 모든 자석은 동일 간격을 두고 배열된다. 이와 같은 자석의 배열은 타겟의 표면에 강력한 자기장을 형성하지만, 기판 표면에는 point-cusp 자기장의 영향이 미치지 않는다. 따라서, PCM-PVD의 경우, 기판은 플라즈마에 의한 데미지를 적게 받게 된다.
PCM-PVD를 이용하여 박막을 증착할 경우, 공정 변수는 예를 들어, 플라즈마를 발생시키기 위한 타겟 쪽의 RF 파워(W), 여기(exited)되어 플라즈마를 발생시키는 아르곤 가스의 부분 압력(Pa) 또는 기판에 가하는 바이어스 전력(W) 등이 있을 수 있다.
도 21 및 도 22의 실험 데이터는 타겟 쪽의 RF 파워는 동일한 값으로 고정시킨 후 실험이 진행되었다.
도 21은 플라즈마 소스로 사용되는 아르곤 가스의 부분 압력에 따른 측면 증착 비율을 나타내는 실험 데이터이다.
도 21을 참고하면, 아르곤 가스의 부분 압력이 0에서 20Pa로 증가함에 따라, 측면 증착 비율은 점점 줄어들고 있다. 여기에서, "측면 증착 비율"이라 함은 직사각형의 단면을 갖는 돌출된 구조체에서, 돌출된 구조체의 측면에 증착된 박막의 두께를 돌출된 구조체의 상면에 증착된 박막의 두께를 나눠준 값에 100을 곱해준 것을 의미한다.
아르곤 가스의 부분 압력이 증가하면, 타겟으로부터 방출되는 2차 전자가 플라즈마 밀도를 증가시키는데 기여를 하게 된다. 이와 같이 PCM-PVD 내에 플라즈마 밀도가 증가하게 되면, 측면 증착 비율이 감소하게 된다.
아르곤 가스의 부분 압력이 10 내지 20Pa 범위인 증착 압력 하에서, 측면 증착 비율은 15% 이하로 감소하게 된다. 이와 같이 측면 증착 비율이 감소하게 되면, 도 10b를 통해 설명한 것과 같이 노드 분리를 위한 식각 공정이 쉽게 진행될 수 있다.
도 22는 기판에 가하는 바이어스 파워에 따른 측면 증착 비율을 나타내는 실험 데이터이다. 도 22의 실험 데이터는 플라즈마 소스로 사용되는 아르곤 가스의 부분 압력이 10Pa로 고정한 후 진행하였다.
도 22를 참고하면, 기판에 가하는 바이어스 파워가 0에서 50W로 증가함에 따라, 측면 증착 비율은 점점 줄어들고 있다. 즉, 기판에 가하는 바이어스 파워가 0에서 50W로 증가함에 따라, 측면 증착 비율은 15%에서 0%로 감소를 한다.
구체적으로, 기판에 가하는 바이어스의 파워가 20W 이상 50W 이하가 되면 측면 증착 비율은 5% 이하로 감소하고, 기판에 가하는 바이어스의 파워가 30W 이상이 되면, 측면 증착 비율은 거의 0%에 근접한다. 즉, 돌출된 구조체의 상면에만 박막이 형성되고, 측면에는 박막이 형성되지 않는다는 것을 의미한다.
이와 같은 실험 데이터는 기판에 가하는 바이어스의 파워를 증가시키면, 타겟으로부터 방출된 피착물질의 직진성이 증가하기 때문이다.
또한, 도 21의 실험 데이터를 고려하면, 아르곤 가스의 부분 압력을 10Pa에서 20Pa까지 증가를 시키게 되면, 기판에 가하는 바이어스 파워가 적어도 측면 증착 비율은 거의 0%에 근접할 수 있음을 알 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자 제조 방법에서, 제1 정보 저장부(130) 및 제2 정보 저장부(135)는 아르곤 가스의 부분 압력이 10 내지 20 Pa 범위인 증착 압력하에서 형성될 수 있다. 또한, 제1 정보 저장부(130) 및 제2 정보 저장부(135)는 기판에 10 내지 50 W의 바이어스 파워를 인가하여, 형성될 수 있다.
도 2 및 도 14를 참고하면, 제1 정보 저장부(130) 상에 제1 배선 컨택(141)을 형성하고, 제2 정보 저장부(135) 상에 제2 배선 컨택(142)을 형성한다.
구체적으로, 제1 정보 저장부(130) 및 제2 정보 저장부(135)를 덮는 제2 층간 절연막(50)을 기판(10) 상에 형성할 수 있다. 제2 층간 절연막(50)은 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있고, 화학 기상 증착 방식으로 형성될 수 있다.
제2 층간 절연막(50)을 관통하는 제1 배선 컨택홀(141h) 및 제2 배선 컨택홀(142h)을 형성한다. 제1 배선 컨택홀(141h) 및 제2 배선 컨택홀(142h)은 각각 제1 정보 저장부(130) 및 제2 정보 저장부(135)를 노출시킨다. 이 후, 제1 배선 컨택홀(141h) 및 제2 배선 컨택홀(142h)을 도전 물질로 채운 후, 평탄화 공정을 진행하여, 제1 배선 컨택(141) 및 제2 배선 컨택(142)을 형성한다.
도 2 및 도 4를 참고하면, 제1 배선 컨택(141) 및 제2 배선 컨택(142) 상에 제1 방향(DR1)으로 배열된 제1 정보 저장부(130) 및 제2 정보 저장부(135)와 오버랩되는 제2 배선(140)을 형성한다.
도 2, 도 5, 도 9 내지 도 13 및 도 15를 참조하여, 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자 제조 방법에 대해서 설명한다. 본 실시예는 절연 스페이서를 형성하는 것을 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 15는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 15를 참고하면, 제1 정보 저장부(130)의 측면 및 돌출부의 측면(40s)에 절연 스페이서(45)를 형성할 수 있다.
절연 스페이서(45)는 제2 정보 저장부(135) 상에 형성되고, 제2 정보 저장부(135)와 오버랩된다. 제2 정보 저장부(135) 상면의 일부는 절연 스페이서(45)에 의해 덮인다.
구체적으로, 제1 정보 저장부(130) 및 제2 정보 저장부(135)가 형성된 기판(10) 상에 절연 스페이서막을 컨포말하게 형성한다. 절연 스페이서막은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 이 후, 절연 스페이서를 에치백하여, 제1 정보 저장부(130)의 측면 및 돌출부의 측면(40s)에 절연 스페이서(45)를 형성한다.
도 2 및 도 5를 참고하면, 제1 정보 저장부(130) 및 제2 정보 저장부(135) 상에, 절연 스페이서(45) 및 제1 방향(DR1)으로 배열된 제1 정보 저장부(130) 및 제2 정보 저장부(135)와 오버랩되는 제2 배선(140)을 형성한다. 제2 배선(140)는 제1 방향(DR1)으로 길게 연장되어 형성될 수 있다.
도 2, 도 6, 도 9 내지 도 12, 도 16 및 도 17을 참조하여, 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자 제조 방법에 대해서 설명한다.
도 16 및 도 17은 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 16을 참고하면, PCM-PVD를 이용하여, 돌출부의 상면(40u) 및 트렌치(32)의 바닥면 상에 제1 하부막(131) 및 제2 하부막(136)을 형성한다. 이 후, 돌출부(40) 및 트렌치(32) 상에, 제1 하부막(131) 및 제2 하부막(136)을 덮는 터널링 절연막(132)를 컨포말하게 형성한다.
터널링 절연막(132)은 제1 하부막(131) 및 제2 하부막(136)이 형성되지 않은 돌출부의 측면 상에도 컨포말하게 형성된다. 터널링 절연막(132)은 예를 들어, 원자층 증착법(ALD, Atomic Layer Deposition)을 이용하여 형성될 수 있다.
제1 하부막(131) 및 제2 하부막(136)은 도 7 및 도 8을 통해 설명한 제1 정보 저장부(130)의 제1 하부 전극 및 제2 정보 저장부(135)의 제2 하부 전극을 각각 포함하는 막일 수 있다.
도 17을 참고하면, PCM-PVD를 이용하여, 돌출부의 상면(40u) 및 트렌치(32)의 바닥면 상에 제1 상부막(133) 및 제2 상부막(137)을 형성한다. 이를 통해, 돌출부의 상면(40u)에는 제2 컨택(120)과 전기적으로 연결되는 제1 정보 저장부(130)가 형성되고, 트렌치(32)의 바닥면 상에는 제3 컨택(125)과 전기적으로 연결되는 제2 정보 저장부(135)가 형성된다.
터널링 절연막(132) 중, 돌출부의 상면(40u) 상에 형성된 터널링 절연막(132)은 제1 정보 저장부(130)의 제1 터널링 배리어 패턴(130d, 130i)이 된다. 또한, 터널링 절연막(132) 중, 트렌치(32) 바닥면 상에 형성된 터널링 절연막(132)은 제2 정보 저장부(135)의 제2 터널링 배리어 패턴(135d, 135i)이 된다.
제1 상부막(133) 및 제2 하부막(136)은 도 7 및 도 8을 통해 설명한 제1 정보 저장부(130)의 제1 상부 전극 및 제2 정보 저장부(135)의 제2 상부 전극을 각각 포함하는 막일 수 있다.
제1 상부막(133) 및 제2 하부막(136) 사이에는 터널링 절연막(132)이 형성되므로, 제1 상부막(133) 및 제2 하부막(136)는 전기적으로 절연된다. 즉, 돌출부의 측면(40s) 상에 형성된 터널링 절연막(132)에 의해, 제1 상부막(133) 및 제2 하부막(136)는 전기적으로 절연된다.
도 2 및 도 6을 참고하면, 제1 정보 저장부(130) 및 제2 정보 저장부(135) 상에, 제1 방향(DR1)으로 배열된 제1 정보 저장부(130) 및 제2 정보 저장부(135)와 오버랩되는 제2 배선(140)을 형성한다.
제1 방향(DR1)으로 배열되어, 동일한 제2 배선(140)에 전기적으로 연결되는 제1 정보 저장부(130) 및 제2 정보 저장부(135)는 돌출부의 측면(40s) 상에 형성된 터널링 절연막(132)에 의해, 전기적으로 절연된다.
본 발명의 실시예들에 의해 제조된 비휘발성 메모리 소자는 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 비휘발성 메모리 소자는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함하는 시스템을 개략적으로 도시한 블록도이다.
도 18을 참조하면, 본 실시예에 시스템(900)은 무선 통신 장치, 예를 들어, 개인 휴대 단말기(PDA), 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
시스템(900)은 버스(950)를 통해서 서로 결합한 제어기(910), 키패드, 키보드, 화면(display) 같은 입출력 장치(920), 메모리(930), 무선인터페이스(940)를 포함할 수 있다. 제어기(910)는 예를 들어, 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러 또는 이와 유사한 것들을 포함할 수 있다. 메모리(930)는 예를 들어, 제어기(910)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 아울러, 메모리(930)는 사용자 데이터를 저장하는데 사용될 수 있다. 메모리(930)는 본 발명의 다양한 실시예들에 따른 비휘발성 메모리를 포함할 수 있다. 메모리(930)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
시스템(900)은 고주파(RF) 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(940)를 사용할 수 있다, 예를 들어, 무선 인터페이스(940)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시예에 따른 시스템(900)은 코드분할다중액세스(CDMA, Code Division Multiple Access), 모바일 통신 글로벌 시스템(GSM, Global System for Mobile Communication), 북미디지털셀룰러(NADC, North American Disital Cellular), 시분할다중액세스(TDMA, Time Division Multiple Access), 확장시분할다중액세스(E-TDMA, Extended Time Division Multiple Access), 광대역코드분할다중액세스(WCDMA, Wideband Code Division Multiple Access), 코드분할다중액세스2000(CDMA2000)과 같은 차세대 통신 시스템과 같은 통신 인터페이스 프로토콜에서 사용될 수 있다. 본 발명의 실시예에 따른 비휘발성 메모리 소자 제조 방법에 의해 제조된 비휘발성 메모리 소자는 도 15을 참조하여 후술한 바와 같이 메모리 카드에 응용될 수 있다.
도 19는 본 발명의 실시예들에 따른 비휘발성 메모리 소자가 적용된 메모리 카드의 구성을 예시적으로 보여주는 블록도이다.
도 19를 참조하여, 본 발명의 실시예에 따른 메모리 카드(1000)는 암호화를 위한 암호화 회로(1010), 로직 회로(1020), 전용 프로세서인 디지털 신호 프로세서(DSP, 1030), 그리고 메인 프로세서(1040)를 포함할 수 있다. 또한, 메모리 카드(1000)는 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 소자(1100)와 그 외의 다양한 종류의 메모리들, 예를 들면 에스램(1050, SRAM), 디램(1060, DRAM), 롬(1070, ROM), 플래시 메모리(1120) 등을 포함할 수 있다. 그리고 메모리 카드(1000)는 RF(고주파/마이크로파) 회로(1080) 및 입출력 회로(1090)를 포함할 수 있다. 메모리 카드(1000)에 구비된 기능 블록들(1010-1120)은 시스템 버스(1200)를 통해 상호 연결될 수 있다. 메모리 카드(1000)는 외부의 호스트의 제어에 따라 동작하며, 본 발명의 실시예에 따른 비휘발성 메모리 소자(1100)는 호스트의 제어에 따라 데이터를 저장하거나 저장된 데이터를 출력하는 기능을 수행할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 20, 22, 24, 50: 층간 절연막
30: 절연막 패턴 32: 트렌치
40: 돌출부 45: 절연 스페이서
100: 게이트 전극 102, 104: 불순물 영역
110: 소스 라인 132: 터널링 절연막
130: 정보 저장부 135: 제2 정보 저장부
115, 120, 121, 122, 125: 컨택 140: 비트 라인

Claims (10)

  1. 기판 내에 형성된 복수의 불순물 영역;
    상기 불순물 영역 중 적어도 하나와 전기적으로 연결되는 제1 컨택;
    상기 불순물 영역 중 적어도 하나와 전기적으로 연결되는 제2 컨택;
    상기 기판으로부터 제1 높이에 형성되고, 상기 제1 컨택과 전기적으로 연결되는 제1 정보 저장부;
    상기 기판으로부터 상기 제1 높이와 다른 제2 높이에 형성되고, 상기 제2 컨택과 전기적으로 연결되는 제2 정보 저장부;
    상기 기판과 상기 제1 정보 저장부 및 상기 제2 정보 저장부 사이에 개재되는 절연막 패턴으로, 상기 절연막 패턴 내에 형성되는 트렌치에 의해 정의되는 돌출부를 포함하는 절연막 패턴;
    상기 제1 정보 저장부의 측면 및 상기 돌출부의 측면에 형성되는 절연 스페이서; 및
    상기 제1 및 제2 정보 저장부와 전기적으로 연결되고, 상기 트렌치를 채우는 비트 라인을 포함하고,
    상기 제1 정보 저장부는 상기 돌출부 상에 형성되고,
    상기 제2 정보 저장부는 상기 트렌치의 바닥면에 형성되고,
    상기 절연 스페이서는 상기 제2 정보 저장부와 오버랩되는 비휘발성 메모리 소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 정보 저장부는 상기 돌출부의 상면 상에 형성되고, 상기 돌출부의 측면 상에 비형성되는 것을 포함하는 비휘발성 메모리 소자.
  4. 제1 항에 있어서,
    상기 제2 정보 저장부와 비트 라인을 전기적으로 연결하는 제2 비트 라인 컨택을 더 포함하고,
    상기 제1 정보 저장부와 상기 비트 라인을 전기적으로 연결하는 제1 비트 라인 컨택을 더 포함하는 비휘발성 메모리 소자.
  5. 삭제
  6. 제1 항에 있어서,
    상기 돌출부를 포함하는 절연막 패턴 및 상기 트렌치 상에 컨포말하게 형성되는 터널링 절연막을 더 포함하고,
    상기 제1 정보 저장부 및 상기 제2 정보 저장부는 각각 제1 터널 배리어 패턴 및 제2 터널 배리어 패턴을 포함하고,
    상기 돌출부의 상면 상에 형성된 상기 터널링 절연막은 상기 제1 터널 배리어 패턴이고,
    상기 트렌치의 바닥면 상에 형성된 상기 터널링 절연막은 상기 제2 터널 배리어 패턴인 비휘발성 메모리 소자.
  7. 제1 항에 있어서,
    상기 제1 컨택은 제1 하부 컨택과 제1 상부 컨택을 포함하고,
    상기 제1 상부 컨택을 상기 제1 하부 컨택 상에 형성되고,
    상기 제1 하부 컨택은 상기 제2 컨택과 동일 레벨에서 형성되는 비휘발성 메모리 소자.
  8. 제1 항에 있어서,
    상기 돌출부의 상부의 폭은 제1 폭이고, 상기 돌출부의 하부의 폭은 제2 폭이고,
    상기 제1 폭은 상기 제2 폭보다 크고,
    상기 돌출부는 역 사각뿔대의 모양을 갖는 비휘발성 메모리 소자.
  9. 기판으로부터 제1 높이에 형성되고, 제1 방향 및 상기 제1 방향과 다른 제2 방향으로 이격되어 배열되는 복수의 제1 정보 저장부;
    상기 기판으로부터 상기 제1 높이와 다른 제2 높이에 형성되고, 이격된 상기 제1 정보 저장부 사이에 배열되는 복수의 제2 정보 저장부;
    상기 기판과 상기 제1 정보 저장부 및 상기 제2 정보 저장부 사이에 개재되는 절연막 패턴으로, 상기 절연막 패턴 내에 형성되는 트렌치에 의해 정의되는 돌출부를 포함하는 절연막 패턴;
    상기 제1 정보 저장부의 측면 및 상기 돌출부의 측면에 형성되는 절연 스페이서; 및
    상기 제1 및 제2 정보 저장부와 전기적으로 연결되고, 상기 트렌치를 채우는 비트 라인을 포함하고,
    상기 제1 정보 저장부 및 상기 제2 정보 저장부는 각각 자기 터널 접합을 포함하고,
    상기 제1 정보 저장부는 트렌치에 의해 정의되는 돌출부 상에 형성되고,
    상기 제2 정보 저장부는 상기 트렌치의 바닥면 상에 형성되고,
    상기 절연 스페이서는 상기 제2 정보 저장부와 오버랩되는 비휘발성 메모리 소자.
  10. 기판 내에 제1 방향 및 상기 제1 방향과 다른 제2 방향으로 배열되는 불순물 영역을 형성하고,
    상기 불순물 영역과 전기적으로 연결되되, 서로 간에 교대로 배열되는 제1 하부 컨택 및 제2 컨택을 형성하고,
    상기 제1 하부 컨택 및 상기 제2 컨택 상에 트렌치를 포함하는 절연막 패턴을 형성하되, 상기 절연막 패턴은 상기 트렌치에 의해 정의되는 돌출부를 포함하고,
    PCM(Point cusp Magnetron)-PVD를 이용하여, 상기 돌출부 상에 상기 돌출부의 측면을 노출시키는 제1 정보 저장부와, 상기 트렌치 바닥면 상에 형성되는 제2 정보 저장부를 형성하고,
    상기 제1 정보 저장부의 측면 및 상기 돌출부의 측면 상에 절연 스페이서를 형성하되, 상기 절연 스페이서는 상기 제2 정보 저장부와 오버랩되고,
    상기 제1 및 제2 정보 저장부와 전기적으로 연결되되, 상기 트렌치를 채우는 비트 라인을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조 방법.
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