CN103811513B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了半导体器件及其制造方法。半导体器件可以包括：下部线、交叉下部线的上部线、提供在下部线和上部线之间的交叉点处的选择元件、以及提供在选择元件和上部线之间的存储元件。每个存储元件可以包括下电极和数据存储层，该下电极具有大于底部宽度的顶部宽度，该数据存储层包括层叠在下电极的顶表面上并且具有圆化的边缘的多个磁性层。

Description

半导体器件及其制造方法
技术领域
发明构思的示例实施方式涉及半导体器件及其制造方法，具体地，涉及包括不通过图案化工艺形成的导电图案的半导体器件及其制造方法。
背景技术
半导体器件由于其小尺寸、多功能和/或廉价特性而成为电子工业中的重要元件。半导体器件包括例如用于储存数据的存储器件、用于处理数据的逻辑器件以及配置为执行数据存储和数据处理的功能的芯片上系统。
随着电子工业发展，半导体器件的集成度迅速增大。然而，这引起了各种技术困难，诸如工艺余量的减小或在单位工艺中越来越多的困难。
发明内容
发明构思的示例实施方式提供了包括彼此分开但是没有通过图案化工艺形成的导电图案的半导体器件。
发明构思的其它示例实施方式提供了不用图案化工艺而使得图案彼此分开的方法。
根据发明构思的示例实施方式，一种半导体器件可以包括：下部线、交叉下部线的上部线、提供在下部线和上部线之间的交叉点处的多个选择元件、以及提供在选择元件和上部线之间的存储元件。每个存储元件可以包括下电极和数据存储层，该下电极具有大于其底部宽度的顶部宽度，该数据存储层具有圆化的边缘并且包括层叠在下电极的顶表面上的多个磁性层。
在示例实施方式中，可以从下电极的顶表面起测量的数据存储层的厚度可以小于彼此相邻设置的下电极之间的最小间隔。
在示例实施方式中，该器件可以还包括绝缘间隙填充层，其填充彼此相邻设置的存储元件之间的空间并且暴露数据存储层的顶表面。绝缘间隙填充层可以与数据存储层的侧壁直接接触。
在示例实施方式中，每个存储元件可以还包括围绕下电极的侧壁的绝缘间隔物。
在示例实施方式中，数据存储层可以包括：主体部分，覆盖下电极的顶表面；和边缘部分，从主体部分延伸并且部分地覆盖绝缘间隔物的侧壁。
在示例实施方式中，数据存储层的边缘部分的厚度从下电极的顶表面朝向其底表面减小。
在示例实施方式中，该器件可以还包括围绕下电极的下部分的绝缘模制图案。下电极的顶表面和绝缘模制图案的顶表面之间的高度差可以大于下电极的顶部宽度。
在示例实施方式中，下电极的顶部宽度与下电极的顶表面和绝缘模制图案的顶表面之间的高度差的比率在大约1:2至大约1:5的范围。
在示例实施方式中，绝缘模制图案的顶表面和下电极的侧壁形成大约45至大约90度的角度。
在示例实施方式中，该器件可以还包括提供在绝缘模制图案的顶表面上的剩余数据存储层。剩余数据存储层可以由与形成数据存储层的材料相同的材料形成并且可以与数据存储层分开。
在示例实施方式中，数据存储层的最低点可以位于比下电极的最上表面低的水平。
在示例实施方式中，数据存储层可以包括：第一磁性层和第二磁性层，提供在下电极上；和隧道势垒层，插置在第一磁性层和第二磁性层之间。
在示例实施方式中，第一磁性层可以包括：主体部分，覆盖下电极的顶表面；和边缘部分，从主体部分延伸并且至少部分地覆盖提供在下电极的侧壁上的绝缘间隔物的侧壁。隧道势垒层和第二磁性层可以提供在第一磁性层的主体部分上，第二磁性层可以与第一磁性层分开。
在示例实施方式中，数据存储层可以还包括提供在第二磁性层上并且与第一磁性层分开的盖电极层。
根据发明构思的示例实施方式，一种半导体器件可以包括：下电极，从绝缘模制图案的顶表面突出并且具有大于其底部宽度的顶部宽度；分别连接到下电极的数据存储层，每个数据存储层具有圆化边缘并且包括第一磁性层、第二磁性层和插置在第一磁性层与第二磁性层之间的隧道势垒层；绝缘间隙填充层，填充彼此相邻设置的数据存储层之间以及彼此相邻设置的下电极之间的空间，绝缘间隙填充层直接接触第一磁性层、第二磁性层和隧道势垒层的侧壁；和上电极，分别连接到数据存储层。
根据发明构思的示例实施方式，一种制造半导体器件的方法可以包括：形成从绝缘模制图案的顶表面突出的下电极，每个下电极具有大于其底部宽度的顶部宽度；沉积多个磁性层以形成位于下电极上的数据存储层而不用图案化工艺，每个数据存储层具有圆化的边缘；和形成绝缘间隙填充层，以填充数据存储层之间以及下电极之间的空间并且暴露数据存储层的顶表面。
附图说明
通过下文结合附图的简要描述，将更清楚地理解示例实施方式。附图表示在此描述的非限制的示例实施方式。
图1A和图1B是平面图，示出根据发明构思的示例实施方式的半导体器件。
图2A至图2F是沿着图1A或图1B的线A-A'截取的截面图，以示出根据发明构思的示例实施方式的半导体器件的制造方法。
图3是电路图，示出根据发明构思的示例实施方式的磁存储器件的存储单元陈列。
图4是示出根据发明构思的示例实施方式的磁存储器件的平面图。
图5是截面图，示出沿着图4的线I-I'和II-II'截取的垂直截面。
图6是图5的部分A的放大截面图，更详细地示出根据发明构思的示例实施方式的磁存储器件。
图7A至图7C是图6的部分B的放大截面图，更详细地示出根据发明构思的示例实施方式的磁存储器件的存储元件。
图8是图5的部分A的放大截面图，更详细地示出根据发明构思的其它示例实施方式的磁存储器件。
图9是图5的部分A的放大截面图，更详细地示出根据发明构思的其它示例实施方式的磁存储器件。
图10至图16是截面图，示出根据发明构思的示例实施方式的磁存储器件的制造方法。
图17是示意框图，示出包括根据发明构思的示例实施方式的半导体存储器件的电子系统的一示例。
图18是示意框图，示出包括根据发明构思的实施方式的半导体存储器件的存储卡的一示例。
图19是示意框图，示出包括根据发明构思的示例实施方式的半导体存储器件的信息处理系统的一示例。
应当注意到，这些图旨在示出在某些实例实施方式中使用的方法、结构和/或材料的一般特性并对下文所提供的书面描述进行补充。然而，这些附图不是按比例的且可能没有精确地反映任意给出的实施方式的精确结构特性或性能特性，并且不应被解释为限定或限制示例实施方式所包括的数值的范围或者性能。例如，为了清晰，可以缩小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在不同附图中使用的相似或相同参考数字旨在表明存在相似或相同的元件或特征。
具体实施方式
现在将参考附图更充分地描述发明构思的示例实施方式，在附图中示出示例实施方式。然而，发明构思的示例实施方式可以以许多不同的形式实现且不应理解为限于在此阐述的实施方式；而是，提供这些实施方式使得本公开将彻底和完整，这些实施方式将向本领域的一般技术人员充分地传达示例实施方式的构思。在附图中，为了清晰，夸大了层和区域的厚度。在附图中相同的附图标记表示相同的元件，因此将省略对它们的描述。
将理解，当元件被称为“连接到”或“耦接到”另一元件时，它能够直接连接或耦接到另一元件或者可以存在居间元件。相反，当元件被称为“直接连接到”或“直接耦接到”另一元件时，不存在居间元件。相同的附图标记始终指示相同的元件。如这里所用，术语“和/或”包括相关列举项目的一种或多种的任意和所有组合。用于描述元件或层之间的关系的其它词语应该以类似的方式解释（例如，“在……之间”与“直接在……之间”、“相邻”与“直接相邻”、“在……上”与“直接在……上”）。
将理解，虽然术语“第一”、“第二”等可以用于此来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语只用于区分一个元件、部件、区域、层或部分与其它元件、部件、区域、层或部分。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离示例实施方式的教导。
在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个元件或特征和其它元件或特征如图中所示的关系。将理解，空间相对术语旨在包含除了在图中所绘的方向之外装置在使用或操作中的不同方向。例如，如果在图中的装置被翻转，则被描述为在其它元件或特征“下方”或“下面”的元件可取向为在所述其它元件或特征“上方”。因此，示范性术语“下方”可以包含下方和上方两个方向。装置也可以有其它取向（旋转90度或其它取向）且相应地解释这里所使用的空间相对描述语。
这里所使用的术语是只为了描述特别实施方式的目的且不旨在限制示例实施方式。如这里所用，单数形式“一”和“该”也旨在包括复数形式，除非内容清楚地指示另外的意思。将进一步理解，当在此说明书中使用时术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除存在或添加一个或更多其它特征、整体、步骤、操作、元件、部件和/或其组。
参考横截面图示在这里描述了发明构思的示例实施方式，该横截面图示是示例实施方式的理想实施方式（和中间结构）的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，发明构思的示例实施方式不应解释为限于这里所示的特别的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区可以具有圆化或弯曲的特征和/或在其边缘具有注入浓度的梯度而不是从注入区到非注入区的二元变化。相似地，由注入形成的埋入区可以引起埋入区和通过其进行注入的表面之间的区域中的某些注入。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出装置的区域的实际形状且不旨在限制示例实施方式的范围。
除非另有界定，这里使用的所有术语（包括技术和科学术语）具有与发明构思的示例实施方式所属领域内的普通技术人员共同理解的相同的意思。还将理解，诸如那些在通用字典中定义的术语应解释为与在相关技术的背景中的涵义一致的涵义，而不应解释为理想化或过度正式的意义，除非在这里明确地如此界定。
首先，将参考图1A和图1B及图2A至图2F描述根据发明构思的示例实施方式的半导体器件及其制造方法。
图1A和图1B是平面图，示出根据发明构思的示例实施方式的半导体器件。图2A至图2F是沿着图1A或图1B的线A-A'截取的截面图，以示出根据发明构思的示例实施方式的半导体器件的制造方法。
参考图1A和图1B，第一线20可以提供在半导体基板10上以沿着第一方向（D1）延伸，第二线70可以提供在第一线20上以沿着第二方向（D2）延伸或交叉第一线20。下电极40和导电层50可以分别提供在第一线20和第二线70的交叉点处。在平面图中，包含下电极40和导电层50的每个堆叠可以与包含下电极40和导电层50的其它堆叠间隔开。在一示例实施方式中，下电极40可以通过均匀的间隔彼此间隔开。在其它实施方式中，下电极40可以设置为在平面图中形成Z字形布置。
参考图1A、图1B和图2A，下部导电元件可以形成在半导体基板10上。在示例实施方式中，下部导电元件可以是沿着第一方向延伸的第一线20。在其它实施方式中，取代第一线20，其它导电结构可以提供在半导体基板10上。
半导体基板10可以由单晶半导体材料（例如，硅晶片）形成。备选地，半导体基板10可以是绝缘体上硅（SOI）晶片、锗晶片、绝缘体上锗（GOI）晶片、硅-锗晶片和包括外延层（例如，通过选择性外延生长（SEG）工艺形成）的晶片中的其中一种。
绝缘模制层30可以形成在半导体基板10上以具有开口31，每个开口31暴露相应的第一线20的一部分。
在示例实施方式中，绝缘模制层30可以形成为具有单层结构。备选地，绝缘模制层30可以形成为具有多层结构。例如，绝缘模制层30可以包括一层在另一层上交替层叠并且关于彼此具有蚀刻选择性的多个绝缘层。例如，为了控制即将在后续工艺中形成的下电极40的突出部分的高度，绝缘模制层30可以包括插入其中的蚀刻停止层（例如，图2F的37）。在其它实施方式中，绝缘模制层30可以由掺杂的绝缘层（例如，磷硅酸盐玻璃（PSG）、硼硅酸盐玻璃（BSG）、硼磷硅酸盐玻璃（BPSG））形成，绝缘模制层30的下部分和上部分可具有彼此不同的掺杂浓度。
在示例实施方式中，绝缘模制层30可以形成为具有大约至的厚度。绝缘模制层30可以利用具有优良台阶覆盖性能的沉积工艺形成。例如，绝缘模制层30可以由化学气相沉积工艺形成。
绝缘模制层30可以由例如高密度等离子体（HDP）氧化物、TEOS（正硅酸乙酯）、PE-TEOS（等离子体增强正硅酸乙酯）、O3-TEOS（O3-正硅酸乙酯）、USG（未掺杂的硅酸盐玻璃）、PSG（磷硅酸盐玻璃）、BSG（硼硅酸盐玻璃）、BPSG（硼磷硅酸盐玻璃）、FSG（氟化物硅酸盐玻璃）、SOG（旋涂玻璃）、TOSZ（东燃聚硅氮烷（Tonen Silazene）或其任意组合形成。备选地，绝缘模制层30可以由硅氮化物、硅氮氧化物或低k电介质形成。
开口31的形成可包括在绝缘模制层30上形成掩模图案（未示出）、和使用掩模图案作为蚀刻掩模各向异性地蚀刻绝缘模制层30以暴露下部导电元件（即，第一线20）。在示例实施方式中，每个开口31可以形成为在平面图中具有孔或沟槽形状。
作为各向异性蚀刻工艺的结果，每个开口31可以形成为具有小于顶部宽度WT的底部宽度WB。例如，开口31的顶部宽度WT可在大约10nm至大约60nm的范围内，开口31的底部宽度WB可在大约10nm至大约50nm的范围内。开口31的顶部宽度WT可以基本等于或小于开口31之间的间隔。例如，开口31的顶部宽度WT可在大约10nm至大约60nm的范围内，开口31之间的间隔可在大约10nm至大约100nm的范围内。
每个开口31的宽度可从它的顶端逐渐减小。换句话说，每个开口31可具有倾斜侧壁。在示例实施方式中，开口31的侧壁和半导体基板10的顶表面可形成大约45-90度的锐角θ，或更优选地，形成大约60-80度的锐角θ。另外，开口31的侧壁与半导体基板10的顶表面之间的角度θ可随着绝缘模制层30的厚度增大而减小。
此后，绝缘间隔物33可以形成在绝缘模制层30的开口31的侧壁上。
绝缘间隔物33可由相对于绝缘模制层30具有蚀刻选择性的绝缘材料形成。绝缘间隔物33可以由例如SiON、SiO2、Si3N4、SiCN和SiC中的至少一种形成。
绝缘间隔物33的形成可包括在提供有开口31的绝缘模制层30上共形地沉积间隔物层、和执行回蚀工艺以从绝缘模制层30的顶表面和开口31的底表面去除间隔物层。在一些示例实施方式中，间隔物层的沉积厚度可以小于开口31的底部宽度WB的一半。根据发明构思的示例实施方式，下电极40和导电层50之间的接触面积可以根据间隔物33的沉积厚度而改变。
参考图2B，下电极40可以形成为填充提供有绝缘间隔物33的开口31。下电极40的形成可包括在绝缘模制层30上沉积导电层以填充开口31，然后平坦化该导电层。在示例实施方式中，导电层的沉积可以使用具有优良台阶覆盖性能的一种沉积技术，诸如化学气相沉积（CVD）或原子层沉积（ALD）来执行。平坦化工艺可以利用化学机械抛光（CMP）工艺或干法回蚀工艺来执行。
下电极40可以由含金属的氮化物、含金属的氮氧化物、碳（C）、钛（Ti）、钽（Ta）、铝钛（TiAl）、锆（Zr）、铪（Hf）、钼（Mo）、铝（Al）、铝-铜（Al-Cu）、铝-铜-硅（Al-Cu-Si）、铜（Cu）、钨（W）、钨钛（TiW）和钨硅化物（WSix）中的至少一种形成。在示例实施方式中，含金属的氮化物可包括TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN或TaAlN，含金属的氮氧化物可包括TiON、TiAlON、WON或TaON。
在开口31中，下电极40的顶部宽度可以大于其底部宽度。此外，下电极40可以形成为具有随着与其底端相距的距离增大而增加的宽度。换句话说，下电极40可具有相对于半导体基板10的顶表面成一角度布置的侧壁。在其它实施方式中，虽然未示出，但是下电极40的侧壁可以被圆化并且倾斜。
在示例实施方式中，下电极40的侧壁和半导体基板10的顶表面可形成锐角θ。角度θ越小，会越容易且有效地执行分离导电层50的后续工艺。在示例实施方式中，角度θ可在大约45至大约90度的范围内，或在更优选的实施方式中，角度θ可在从大约60至大约80度的范围内。
另外，如图1A所示，每个下电极40可形成为具有圆形顶表面。备选地，如图1B所示，每个下电极40可形成为具有多边形顶表面，包括例如矩形或正方形的顶表面。
参考图2C，绝缘模制层30的顶部分可被去除以形成围绕下电极40的下部分的绝缘模制图案35。因此，下电极40可从绝缘模制图案35的顶表面向上突出，绝缘间隔物33的侧表面可通过绝缘模制图案35至少部分地暴露。备选地，如果绝缘间隔物33没有形成在下电极40的侧壁上，则下电极40的侧壁可通过绝缘模制图案35至少部分暴露。
在示例实施方式中，绝缘模制层30的凹进可包括利用相对于下电极40和绝缘间隔物33具有蚀刻选择性的蚀刻配方来各向同性地蚀刻绝缘模制层30。例如，如果绝缘模制层30由硅氧化物形成，则绝缘模制层30可以使用氢氟酸、铵过氧化氢混合物（APM）（诸如包含NH4OH、H2O2和去离子水的SC-1溶液）、或包含HF/NH4F混合物的缓冲氧化物蚀刻剂（BOE）溶液以湿蚀刻方式被蚀刻。在其它实施方式中，如图2F所示，为了控制下电极40的突出部分的高度H，蚀刻停止层37可提供于绝缘模制层30的中间。蚀刻停止层37可由相对于绝缘模制层30具有蚀刻选择性的绝缘材料形成。在此情况下，蚀刻停止层37的顶表面可在凹进绝缘模制层30之后被暴露。
在示例实施方式中，下电极40的从绝缘模制图案35的顶表面突出的部分可具有高度H，该高度H大于下电极40的总高度的一半。突出高度H可由在绝缘模制层30中的凹入的深度确定，该绝缘模制层30的凹入通过去除绝缘模制层30的顶部分形成。根据发明构思的示例实施方式，期望的是，下电极40的顶部宽度DT与突出高度H的比率是高的。在示例实施方式中，DT与H的比率可在大约1:2至大约1:5的范围内。
此外，下电极40的突出侧壁和绝缘模制图案35的顶表面可形成锐角θ'，该锐角θ'可大于下电极40的侧壁和半导体基板10的顶表面之间的角度θ。在示例实施方式中，角度θ'越小，会越容易和有效地执行分离导电层50的后续工艺。例如，下电极40和绝缘模制图案35之间的角度θ'可在大约45度至大约90度的范围内，或更优选地，在从大约60度至大约80度的范围内。
参考图2D，导电层50可分别形成在下电极40上。在示例实施方式中，可不用任何图案化工艺形成导电层50。每个导电层50可形成为具有单层结构或包括多个层的多层结构。导电图案50的形成可包括利用具有不良台阶覆盖性能的沉积技术连续地沉积多个层。
例如，导电层50可利用物理气相沉积（PVD）工艺形成。在示例实施方式中，导电层50可使用溅射工艺形成。在溅射工艺中，金属原子可通过金属靶与入射到其上的高能等离子体（例如，Ar离子）之间的碰撞被溅射，然后被沉积在下电极40的顶表面上。在其它实施方式中，导电层50可使用金属有机CVD（MOCVD）工艺、准直溅射工艺、离子化金属PVD（IMP）工艺或其组合形成。在其它实施方式中，导电层50可使用具有不良台阶覆盖性能的等离子体增强化学气相沉积（PE-CVD）工艺形成。
作为具有不良台阶覆盖性能的沉积工艺的结果，导电层50可不连续地沉积在下电极40的突出部分和绝缘模制图案35的顶表面上。由于这样的不连续沉积，导电层50能够形成在下电极40上，而不用图案化工艺。导电层50可彼此间隔开。
更详细地，作为具有不良台阶覆盖率的沉积工艺的结果，沉积层在下电极40的下侧壁上的厚度可小于沉积层在其上侧壁上的厚度。另外，根据发明构思的示例实施方式，由于每个下电极40的宽度从它的顶端减小，所以沉积层的沉积速率可在下电极40的侧壁处减小。在示例实施方式中，通过使用物理气相沉积，导电层50可形成为具有大约10%或更小的台阶覆盖率。在此，关于导电层50的沉积厚度，台阶覆盖率可以指的是形成在下电极40的侧壁上的导电层50的厚度与形成在下电极40的顶表面上的导电层50的厚度的比率。在此情况下，导电层50可形成图案，该图案可局部地沉积在下电极40的顶表面上并且可彼此分开。另外，每个导电层50可具有圆化的边缘E。例如，导电层50的边缘部分可通过在PVD工艺中会发生的垂悬（overhang）现象而圆化。此外，由于存在下部磁图案FP的垂悬部分，所以每个下部磁图案FP可具有朝向其底部急剧减小的宽度。
在示例实施方式中，如图2D所示，每个导电层50可从下电极40的顶表面延伸到绝缘间隔物33的侧壁。例如，每个导电层50可包括分别覆盖下电极40的顶表面和侧表面的主体部分50b和边缘部分50e。导电层50的边缘部分50e的厚度可从下电极40的顶表面朝向下电极40的底部减小。
在其它示例实施方式中，如图2F所示，导电层50可以不伸出绝缘间隔物33的侧壁，而是替代地可选择性形成在下电极40的顶表面上。在一个方面，导电层50可仅形成在相应的下电极40（和存在的绝缘间隔物33）的顶表面上。例如，如果下电极40具有高的宽高比或下电极40的侧壁与绝缘模制图案35的顶表面之间的角度增大，则即将形成在绝缘间隔物33上的导电层50的厚度可减小。
另外，导电图案50在下电极40的顶表面上的沉积厚度t可小于相邻形成的下电极40之间的最小间隔S。例如，导电层50在下电极40的顶表面上的沉积厚度t可在大约至的范围，彼此相邻设置的下电极40之间的最小间隔S可在大约至的范围。
此外，作为具有不良台阶覆盖率的沉积工艺的结果，与导电层50相同的材料可沉积在绝缘模制图案35的暴露在下电极40之间的至少一部分顶表面上。例如，剩余层51可局部地形成在绝缘模制图案35的所述顶表面上。在此，在具有不良台阶覆盖率的沉积工艺期间，导电层50可以不沉积在下电极40的倾斜侧壁上，由此剩余层51可与导电层50分开。另外，由于绝缘间隔物33提供在下电极40的侧壁上，所以能够基本上防止下电极40之间的短路，否则剩余层51的存在会导致下电极40之间的短路。
在示例实施方式中，导电层50可包括钌（Ru）、钽（Ta）、钯（Pd）、钛（Ti）、铂（Pt）、银（Ag）、金（Au）和铜（Cu）中的至少一种。在其它实施方式中，每个导电层50可包括存储元件。例如，导电图案50可包括相变材料（例如，硫族化物）、钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料或反铁磁材料。
参考图2E，在形成导电层50之后，绝缘间隙填充层60可形成为填充下电极40与导电层50之间的空间。
绝缘间隙填充层60的形成可包括形成绝缘层以填充下电极40与导电层50之间的空间，并且平坦化该绝缘层以暴露导电层50的顶表面。在示例实施方式中，利用具有优良台阶覆盖性能的沉积技术（例如，利用CVD或ALD工艺）可执行绝缘层的形成。该绝缘层的平坦化可以利用化学机械抛光（CMP）工艺或干法回蚀工艺来执行。
在示例实施方式中，作为平坦化工艺的结果，绝缘间隙填充层60可具有与导电层50的顶表面基本共面的顶表面。绝缘间隙填充层60可形成为与导电层50的侧壁直接接触。在其它实施方式中，绝缘间隙填充层60可与绝缘间隔物33直接接触。
绝缘间隙填充层60可以由高密度等离子体（HDP）氧化物、TEOS（正硅酸乙酯）、PE-TEOS（等离子体增强正硅酸乙酯）、O3-TEOS（O3-正硅酸乙酯）、USG（未掺杂的硅酸盐玻璃）、PSG（磷硅酸盐玻璃）、BSG（硼硅酸盐玻璃）、BPSG（硼磷硅酸盐玻璃）、FSG（氟化物硅酸盐玻璃）、SOG（旋涂玻璃）、TOSZ（Tonen Sila Zene）或其任意组合形成。备选地，绝缘间隙填充层60可以由硅氮化物、硅氮氧化物或其它适当的低k电介质形成。
在形成绝缘间隙填充层60之后，上部导电元件可形成为电连接到导电层50。在示例实施方式中，上部导电元件可以是第二线70，其可沿着第二方向或沿着交叉第一线20的方向延伸。备选地，如图2F所示，上部导电元件可包括接触插塞65，其可穿过层间绝缘层63连接到导电层50。
图3是电路图，示出根据发明构思的示例实施方式的磁存储器件的存储单元陈列。
参考图3，多个单位存储单元MC可以二维或三维地布置。单位存储单元MC可提供为将字线WL连接到位线BL。每个单位存储单元MC可包括磁存储元件ME和选择元件SE。选择元件SE和磁存储元件ME可以彼此串联电连接。磁存储元件ME可以提供为将位线BL连接到选择元件SE，选择元件SE可以提供为连接磁存储元件ME和字线WL。
磁存储元件ME可包括磁隧道结（MTJ）。选择元件SE可配置为选择性控制穿过磁隧道结的电流。例如，选择元件SE可以是二极管、PNP双极晶体管、NPN双极晶体管、NMOS场效应晶体管和PMOS场效应晶体管的其中之一。
如果选择元件SE是三端器件，诸如双极晶体管或MOS场效应晶体管，则存储单元陈列可还包括连接到例如晶体管的源电极的源极线SL。另外，源极线SL可提供在两条相邻的字线WL之间，并且被两个相邻的晶体管共用。
图4是示出根据发明构思的示例实施方式的磁存储器件的平面图。图5是截面图，示出分别沿着图4的线I-I'和II-II'截取的垂直截面。
参考图4和图5，器件隔离图案102可形成在半导体基板100上。半导体基板100可以是硅晶片、锗晶片和/或硅-锗晶片。器件隔离图案102可形成为限定有源线图案ALP。在平面图中，有源线图案ALP和器件隔离图案102可交替布置。如图4所示，在平面图中，器件隔离图案102和有源线图案ALP可沿着第一方向彼此平行地延伸。器件隔离图案102和有源线图案ALP可在第二方向上彼此交替地布置。有源线图案ALP可被掺杂以具有第一导电类型。
隔离凹槽区104i可形成为交叉有源线图案ALP和器件隔离图案102。隔离凹槽区104i可在平面图中沿着第二方向延伸，每个隔离凹槽区104i可类似沟槽成形（如图5左侧所示）。隔离凹槽区104i可将每个有源线图案ALP分离成单元有源部分CA。每个单元有源部分CA可以是位于彼此相邻的一对隔离凹槽区104i之间的一部分有源线图案ALP。例如，每个单元有源部分CA可由彼此相邻的一对器件隔离图案102和彼此相邻的一对隔离凹槽区104i限定。在平面图中，单元有源部分CA可以成行且成列地布置。每行单元有源部分CA可以沿着第一方向布置，每列单元有源部分CA可以沿着第二方向布置在一对隔离凹槽区104i之间。
如图4和图5所示，至少一个栅凹槽区104c可以形成为交叉其中一列单元有源部分CA。栅凹槽区104c可平行于隔离凹槽区104i延伸，并且每个栅凹槽区104c可以类似于沟槽成形。在示例实施方式中，一对栅凹槽区104c可以形成为交叉一列单元有源部分CA。在此情况下，一对单元晶体管可以形成在每个单元有源部分CA上。
栅凹槽区104c可以形成为具有与隔离凹槽区104i的深度基本类似的深度。栅凹槽区104c的宽度可以与隔离凹槽区104i的宽度相同或不同。栅凹槽区104c和隔离凹槽区104i的每个的深度可小于器件隔离图案102的底表面的深度。
单元栅电极CG可以分别提供于栅凹槽区104c中，单元栅电介质106c可以提供在单元栅电极CG和栅凹槽区104c之间。单元栅电极CG可沿着第二方向延伸或横过有源线图案ALP，每个单元栅电极CG可以类似线一样地成形。具有单元栅电极CG的单元晶体管可利用基板100的通过栅凹槽区104c被凹入的一部分作为其沟道区。
隔离栅电极IG可以分别提供于隔离凹槽区104i中，隔离栅电介质106i可以分别提供在隔离栅电极IG和隔离凹槽区104i之间。隔离栅电极IG可沿着第二方向延伸并且类似于线一样地成形。
栅硬掩模图案108可以分别提供在单元栅电极CG和隔离栅电极IG上。栅硬掩模图案108可以分别提供于栅凹槽区104c和隔离凹槽区104i中。栅硬掩模图案108可具有与半导体基板100的顶表面基本共面的顶表面。
在半导体存储器件运行时，隔离电压可以施加到至少一个隔离栅电极IG。这帮助基本防止在隔离凹槽区104i的内表面上形成无意的沟道区。例如，靠近每个隔离栅电极IG定位的隔离沟道区可以通过隔离电压被断开。因此，每个有源线图案ALP中的单元有源部分CA可以彼此电分离。例如，如果有源线图案ALP是p型，则隔离电压可以是接地电压或负电压。
例如，单元栅电极CG可包括掺杂半导体材料（例如，掺杂硅）、金属（例如，钨、铝、钛和/或钽）、导电金属氮化物（例如，钛氮化物、钽氮化物和/或钨氮化物）和金属-半导体化合物（例如，金属硅化物）中的至少一种。在示例实施方式中，隔离栅电极IG可以由与单元栅电极CG相同的材料形成。单元栅电介质106c和隔离栅电介质104i可包括氧化物（例如，硅氧化物）、氮化物（例如，硅氮化物）、氮氧化物（例如，硅氮氧化物）和高k电介质（例如，绝缘金属氧化物，（诸如铪氧化物或铝氧化物））中的至少一种。栅硬掩模图案108可包括氧化物（例如，硅氧化物）、氮化物（例如，硅氮化物）、和/或氮氧化物（例如，硅氮氧化物）。
第一掺杂区110a可以形成在每个单元栅电极CG一侧的每个单元有源部分CA中，第二掺杂区110b可以形成在每个单元栅电极CG另一（相反）侧的每个单元有源部分CA中。在示例实施方式中，第一掺杂区110a可以形成在一对单元栅电极CG之间的每个单元有源部分CA中，一对第二掺杂区110b可以形成在每个单元有源部分CA的外围部分中，所述一对单元栅电极CG设置在该对第二掺杂区110b之间。例如，形成在每个单元有源部分CA中的一对单元晶体管可共用第一掺杂区110a。第一掺杂区110a和第二掺杂区110b可用作单元晶体管的源/漏极区。第一掺杂区110a和第二掺杂区110b可以被掺杂以具有不同于单元有源部分CA的第一导电类型的第二导电类型。第一导电类型和第二导电类型之一可以是n型，另一个是p型。
参考图4和图5，第一层间绝缘层125可形成在半导体基板100上。源极线SL可以形成为填充源极沟槽，该源极沟槽可以形成在第一层间绝缘层125中。源极线SL可沿着第二方向延伸。每条源极线SL可以电连接到沿着第二方向布置的第一掺杂区110a。源极线SL的顶表面可以与第一层间绝缘层125的顶表面基本共面。例如，源极线SL可包括掺杂半导体材料（例如，掺杂硅）、金属（例如，钨、铝、钛和/或钽）、导电金属氮化物（例如，钛氮化物、钽氮化物和/或钨氮化物）和金属-半导体化合物（例如，金属硅化物）中的至少一种。
盖层间绝缘层127可以提供在第一层间绝缘层125上。盖层间绝缘层127可以形成为覆盖源极线SL的顶表面。如果源极线SL包括金属，则盖层间绝缘层127可以由能够基本防止金属原子从源极线SL扩散到第二层间绝缘层130的绝缘材料形成。另外，盖层间绝缘层127可以由相对于第一层间绝缘层125具有蚀刻选择性的绝缘材料形成。例如，第一层间绝缘层125可以由氧化物（例如，硅氧化物）形成，盖层间绝缘层127可以由氮化物（例如，硅氮化物）和/或氮氧化物（例如，硅氮氧化物）形成。
第二层间绝缘层130可以提供在盖层间绝缘层127上。第二层间绝缘层130可以由氧化物（例如，硅氧化物）形成。
接触插塞135可以提供为穿透第二层间绝缘层130、盖层间绝缘层127和第一层间绝缘层125。接触插塞135可以分别电连接到第二掺杂区110b。在示例实施方式中，欧姆图案（未示出）可以提供在接触插塞135和第二掺杂区110b之间以及在源极线SL和第一掺杂区110a之间。欧姆图案可包括金属-半导体化合物，诸如金属硅化物（例如，钴硅化物或钛硅化物）。
如图4和图5所示，绝缘模制图案145可以设置在第二层间绝缘层130上。
下电极150可以分别提供于开口中，该开口穿过绝缘模制图案145暴露接触插塞135。下电极150可从绝缘模制图案145的顶表面向上突出。在一些实施方式中，下电极150的最大宽度（例如，上部宽度）与下电极150的顶表面和绝缘模制图案145的顶表面间的高度差的比率可在大约1:2至大约1:5的范围。在示例实施方式中，随着下电极150从绝缘模制图案145的顶表面突出的部分的长度增大，数据存储层DS可在下电极143上更容易地彼此分开。
此外，下电极150的宽度可从绝缘模制图案145的顶表面逐渐减小。换句话说，下电极150的上部宽度可大于其下部宽度。因此，下电极150可具有一侧壁，该侧壁布置为相对于半导体基板100的顶表面成一角度。下电极150的侧壁和绝缘模制图案145的顶表面可以形成锐角。例如，下电极150的侧壁可相对于绝缘模制图案145的顶表面形成大约45至90度（更优选地，大约60至80度）的角度。
另外，绝缘间隔物143可提供在下电极150的侧壁上。绝缘间隔物143可由相对于绝缘模制图案145具有蚀刻选择性的绝缘材料形成。
在示例实施方式中，数据存储层DS可分别提供在下电极150上。数据存储层DS可分别耦接到下电极150。例如，数据存储层DS可分别通过下电极150和接触插塞135电耦接到第二掺杂区110b。如图4所示，数据存储层DS可在平面图中成行且成列地布置。
数据存储层DS可利用具有不良台阶覆盖性能的沉积技术（诸如，物理气相沉积（PVD）工艺）形成。
更详细地，如参考图2D所描述的，数据存储层DS可包括覆盖下电极150的顶表面的主体部分和覆盖侧壁间隔物143的侧表面的边缘部分。数据存储层DS的主体部分可形成为具有一厚度，该厚度小于下电极150之间的最小间隔的一半。数据存储层DS的边缘部分的厚度可朝向下电极150的底部减小。作为PVD工艺的结果，数据存储层DS可具有在下电极150的上部拐角附近圆化的轮廓或圆化的边缘。
另外，剩余数据存储层DS'可保留在相邻的下电极150之间的绝缘模制图案145上。剩余数据存储层DS'可由与数据存储层DS相同的材料形成，剩余数据存储层DS'可比提供在下电极150的顶表面上的数据存储层DS薄。
数据存储层DS可由配置为在其中储存数据的至少一种材料形成。例如，数据存储层DS可包括至少一种可变电阻材料，其电阻能够通过穿过其的电流而被选择性改变。另外，数据存储层DS可形成为具有单层或多层结构。
在示例实施方式中，数据存储层DS可具有多层结构，其电阻能够利用穿过其的电流的自旋转移矩效应而改变。例如，数据存储层DS可具有配置为表现出磁致电阻性能的多层结构，并且包括至少一种铁磁材料和/或至少一种反铁磁材料。
在其它示例实施方式中，数据存储层DS可包括相变材料（例如，硫族化物），其晶态能够通过穿过其的电流的量而改变。例如，数据存储层DS可包括锑（Sb)、碲（Te）和硒（Se）中的至少一种。在示例实施方式中，数据存储层DS可包括二元硫属化合物（例如，GaSb、InSb、InSe、Sb2Te3或GeTe）、三元硫属化合物（例如，GeSbTe、GaSeTe、InSbTe、SnSb2Te4或InSbGe）和四元硫属化合物（例如，AgInSbTe、（GeSn）SbTe、GeSb（SeTe）或Te81Ge15Sb2S2）中的至少一种。
在其它实施方式中，数据存储层DS可包括其电阻状态能够通过施加特定电压到其两端而可逆地转变成两个不同值的其中之一的至少一种材料。例如，数据存储层DS可包括表现出钙钛矿结晶相的绝缘材料和过渡金属氧化物中的至少一种。例如，表现出钙钛矿结晶相的绝缘材料可以是ABO3结构（诸如，PbZrTiO3、PrCaMnO3、钙掺杂的(Ba,Sr）TiO3、和SrZrO3）的绝缘材料，但是发明构思的示例实施方式可以不限于此。过渡金属氧化物可以包括以下材料的至少一种：铌氧化物、钛氧化物、镍氧化物、锆氧化物、钒氧化物、PCMO((Pr,Ca）MnO3)、锶-钛氧化物、钡-锶-钛氧化物、锶-锆氧化物、钡-锆氧化物和钡-锶-锆氧化物。
在示例实施方式中，数据存储层DS可包括层叠在下电极上的多个磁性层。这将参考图6、图7A至图7C、图8和图9被更详细地描述。
参考图4和图5，绝缘间隙填充层160可形成为填充下电极150和数据存储层DS之间的空间。绝缘间隙填充层160可形成为与每个数据存储层DS的至少一部分直接接触。另外，绝缘间隙填充层160可具有与数据存储层DS的顶表面基本共面的顶表面。绝缘间隙填充层160可与覆盖下电极150的侧壁的绝缘隔离物143直接接触，并且覆盖剩余数据存储层DS'。
第三层间绝缘层165可提供在数据存储层DS和绝缘间隙填充层160上。第三层间绝缘层165可形成为具有单层或多层结构。
在一些实施方式中，位线BL可提供于穿过第三层间绝缘层165形成的沟槽中。位线BL可与数据存储层DS的顶表面直接接触。在平面图中，位线BL可与有源线图案ALP交叠。在其它示例实施方式中，上电极（未示出），代替位线BL，可分别连接到数据存储层DS。
图6是图5的部分A的放大截面图，更详细地示出了根据发明构思的示例实施方式的磁存储器件。
参考图6，每个数据存储层DS可包括磁隧道结，该磁隧道结具有多个磁性层和设置在其间的隧道势垒层TB。磁性层之一可以是具有固定的磁化方向的参考磁性层RL。磁性层中的另一层可以是自由磁性层FL，其磁化方向能够通过外部磁场而容易地改变。另外，数据存储层DS可还包括提供在最上面的一层磁性层上的盖电极层CE。
磁隧道结的电阻在参考层和自由层的磁化方向彼此反平行时可以比它们彼此平行时大得多。换句话说，磁隧道结的电阻可以通过改变自由层的磁化方向而被控制。磁隧道结的此电阻特性可以用作在图3的每个存储单元MC中的数据存储层DS的数据存储机制。
在一些实施方式中，如参考图5所描述的，数据存储层DS可包括分别覆盖下电极的顶表面和侧表面的主体部分和边缘部分。边缘部分的厚度可朝向下电极150的底部减小。边缘部分暴露设置在下电极150的侧壁上的绝缘间隔物143。在示例实施方式中，数据存储层DS的最低点可以位于下电极150的最高点的下面。
更详细地，参考磁性层RL可以形成为与下电极150直接接触，并且包括分别覆盖下电极150的顶表面和侧表面的主体部分和边缘部分。自由磁性层FL可以与下电极150间隔开地形成，隧道势垒层TB可以设置在参考磁性层RL的主体部分上。自由磁性层FL和隧道势垒层TB可覆盖参考磁性层RL的边缘部分的至少一部分，但是参考磁性层RL和自由磁性层FL可以彼此间隔开地形成。盖电极层CE可以与参考磁性层RL间隔开地形成。参考磁性层RL、自由磁性层FL、隧道势垒层TB和盖电极层CE中的每个可以利用具有不良台阶覆盖性能的沉积工艺形成，由此可具有圆化的拐角。
绝缘间隙填充层160可以形成为填充数据存储层DS之间的空间并且与绝缘间隔物143直接接触。因此，剩余数据存储层DS'可以位于绝缘间隙填充层160下面并且与数据存储层DS分开或隔离。在示例实施方式中，绝缘间隙填充层160可以形成为在其中具有空气间隙161。换句话说，空气间隙可以提供在数据存储层DS之间。
此外，绝缘间隙填充层160可以与数据存储层DS的侧壁直接接触。例如，绝缘间隙填充层160可以与构成每个数据存储层DS的参考磁性层RL、自由磁性层FL以及隧道势垒层TB中的至少一个直接接触。
图7A至图7C是图6的部分B的放大截面图，更详细地示出根据发明构思的示例实施方式的磁存储器件的存储元件。
参考图7A，数据存储层DS可包括磁隧道结MTJ。磁隧道结可包括参考磁性层HRL、自由磁性层HFL和设置在其间的隧道势垒层TB。
参考磁性层HRL可具有固定的磁化方向，自由磁性层HFL的磁化方向可转变为平行或反平行于参考磁性层HRL的磁化方向。在示例实施方式中，参考磁性层HRL和自由磁性层HFL可具有面内磁化方向或可平行于隧道势垒层TB。
当自由磁性层HFL的磁化方向平行于参考磁性层HRL的磁化方向时，数据存储层DS可具有第一电阻。当自由磁性层HFL的磁化方向反平行于参考磁性层HRL的磁化方向时，数据存储层DS可具有大于第一电阻的第二电阻。在电阻上的此差异可以用作数据存储层DS的数据存储机制。在示例实施方式中，自由磁性层HFL的磁化方向可以在编程步骤中利用电子的自旋扭矩转移现象而改变。
参考磁性层HRL和自由磁性层HFL可包括铁磁材料。参考磁性层HRL可还包括钉扎参考磁性层HRL中的铁磁材料的磁化方向的反铁磁材料。隧道势垒层TB可包括镁氧化物、钛氧化物、铝氧化物、镁-锌氧化物和镁-硼氧化物中的至少一种。
如图7B所示，数据存储层DS的磁隧道结可包括垂直参考磁性层PRL、垂直自由磁性层PFL和插置在其间的隧道势垒层PTB。垂直参考磁性层PRL可具有固定的磁化方向，而垂直自由磁性层PFL可具有能够转变为平行或反平行于垂直参考磁性层PRL的磁化方向的磁化方向。在示例实施方式中，垂直参考磁性层PRL和垂直自由磁性层PFL可以配置为具有基本垂直于隧道势垒PTB的磁化方向。
垂直参考磁性层PRL和垂直自由磁性层PFL可包括垂直磁性材料（例如，CoFeTb、CoFeGd或CoFeDy）、具有L10结构的垂直磁性材料、具有六方紧密堆积（HCP）结构的CoPt和垂直磁结构中的至少一种。具有L10结构的垂直磁性材料可包括具有L10结构的FePt、具有L10结构的FePd、具有L10结构的CoPd和具有L10结构的CoPt中的至少一种。垂直磁结构可包括交替且重复层叠的磁性层和非磁性层。例如，垂直磁结构可包括(Co/Pt)n、(CoFe/Pt)n、(CoFe/Pd)n、(Co/Pd)n、(Co/Ni)n、(CoNi/Pt)n、(CoCr/Pt)n和(CoCr/Pd)n中的至少一种，其中下标n表示层叠数。在此，垂直参考磁性层PRL可以比垂直自由磁性层PFL厚，和/或垂直参考磁性层PRL可具有比垂直自由磁性层PFL的矫顽力高的矫顽力。隧道势垒PTB可包括镁氧化物、钛氧化物、铝氧化物、镁-锌氧化物和镁-硼氧化物中的至少一种。
根据图7C所示的实施方式，数据存储层DS可包括第一磁隧道结和第二磁隧道结。
例如，数据存储层DS可包括顺序层叠的第一参考磁性层RL1、第一隧道势垒层TB1、自由磁性层FL、第二隧道势垒层TB2和第二参考磁性层RL2。第一隧道势垒层TB1和第二隧道势垒层TB2可具有彼此不同的厚度。在数据存储层DS中，第一参考磁性层RL1、第一隧道势垒层TB1和自由磁性层FL可组成第一磁隧道结。自由磁性层FL、第二隧道势垒层TB2和第二参考磁性层RL2可组成第二磁隧道结。
第一参考磁性层RL1和第二参考磁性层RL2可具有固定的磁化方向，自由层FL可具有能够转变为平行或反平行于第一参考磁性层RL1和第二参考磁性层RL2的磁化方向的磁化方向。第一参考磁性层RL1、第二参考磁性层RL2和自由磁性层FL的磁化方向可以基本平行或垂直于第一隧道势垒层TB1和第二隧道势垒层TB2的顶表面。
图8是图5的部分A的放大截面图，更详细地示出根据发明构思的其它示例实施方式的磁存储器件。
在一些实施方式中，本公开的原理能够应用于面内STT-RAM器件和垂直STT-RAM器件，或应用于面内STT-RAM器件和垂直STT-RAM器件的组合（例如，在其中自由层具有高的垂直各向异性同时自由层的平衡磁矩保持在面内的器件）。这种器件的一个示例可以在美国专利No.6,992,359中看到，其内容通过引用整体结合在此。
根据图8所示的实施方式，如果下电极150的最大宽度与下电极150从绝缘模制图案143的顶表面突出的高度的比率增大，则数据存储层DS可以容易地定位在下电极150上，相邻的数据存储层DS可以容易地彼此分开。在此情况下，数据存储层DS可以不形成在绝缘间隔物143的侧壁（或下电极150的侧壁）上而是定位在下电极150的顶表面上。此外，数据存储层DS可以形成为在下电极150的上部拐角附近具有圆化的拐角或圆化的边缘。
在本实施方式中，如参考图6所描述，每个数据存储层DS可包括可顺序地层叠在下电极150上的参考磁性层RL、隧道势垒层TB和自由磁性层FL。
图9是图5的部分A的放大截面图，更详细地示出了根据发明构思的其它示例实施方式的磁存储器件。
参考图9，下电极150可以形成为具有比底部宽度大的顶部宽度并且形成为具有圆化的侧壁或弯曲的侧壁。如参考图6所描述，数据存储层DS可包括主体部分和边缘部分，该主体部分覆盖下电极150的顶表面，该边缘部分覆盖下电极150的侧表面。边缘部分的厚度朝向下电极150的底部减小。边缘部分可暴露设置在下电极150的侧壁上的绝缘间隔物143。数据存储层DS可包括可顺序地层叠在下电极150上的参考磁性层RL、隧道势垒层TB和自由磁性层FL。自由磁性层FL可以形成为与位线BL或连接到位线BL的接触插塞直接接触。
图10至图16是截面图，示出根据发明构思的示例实施方式的磁存储器件的制造方法。
参考图4和图10，器件隔离图案102可以形成在半导体基板100上以限定有源线图案ALP。有源线图案ALP可以形成为沿着第一方向延伸。
有源线图案ALP和器件隔离图案102可以被图案化以形成沿着垂直于第一方向的第二方向延伸的栅凹槽区104c和隔离凹槽区104i。每个隔离凹槽区104i可以形成为将每个有源线图案ALP分成多个单元有源部分CA。栅凹槽区104c可以形成为交叉单元有源部分CA。栅凹槽区104c和隔离凹槽区104i的每个可形成为具有小于器件隔离图案102的底表面的深度的深度。
单元栅电介质106c可以形成在每个栅凹槽区104c的内表面上以具有基本均匀的厚度。隔离栅电介质106i可以形成在每个隔离凹槽区104i的内表面上以具有基本均匀的厚度。在示例实施方式中，单元栅电介质106c和隔离栅电介质106i可以利用相同的工艺同时形成。
此后，导电层可以形成为填充凹槽区104c和104i。导电层可以被蚀刻以在每个栅凹槽区104c中形成单元栅电极CG并且在每个隔离凹槽区104i中形成隔离栅电极IG。单元栅电极CG和隔离栅电极IG可以凹入以具有低于半导体基板100的顶表面的顶表面。
硬掩模层可以形成在半导体基板100上以填充提供有单元栅电极CG和隔离栅电极IG的凹槽区104c和104i。硬掩模层可以被平坦化以在凹槽区104c和104i中形成栅硬掩模图案108。
掺杂剂可以被注入到单元有源部分CA在单元栅电极CG两侧的部分中以形成第一掺杂区110a和第二掺杂区110b。第一掺杂区110a和第二掺杂区110b可以形成为具有比单元栅电极CG的底表面高的底表面。
参考图11，第一层间绝缘层125可以形成在半导体基板100上。第一层间绝缘层125可以被图案化以形成源极沟槽。导电层可以形成为填充源极沟槽，然后导电层可以被平坦化以暴露第二层间绝缘层125并且在源极沟槽中形成源极线SL。源极线SL可以连接到第一掺杂区110a。
此后，盖层间绝缘层127可以形成在第一层间绝缘层125和源极线SL上。第二层间绝缘层130可以形成在盖层间绝缘层127上。接触插塞135可以穿过第二层间绝缘层130、盖层间绝缘层127和第一层间绝缘层125形成。接触插塞135可以分别电连接到第二掺杂区110b。
参考图12，具有暴露接触插塞135的开口的绝缘模制层140可以形成在第二层间绝缘层130上。
在示例实施方式中，绝缘模制层140可以形成为具有单层结构。备选地，绝缘模制层140可以形成为具有包括多层绝缘层的多层结构，其可以交替地一层层叠在另一层上，该多层绝缘层中的至少一层具有相对于其它绝缘层的蚀刻选择性。例如，如图2F所示，绝缘模制层140可包括蚀刻停止层。在其它示例实施方式中，绝缘模制层140可以由掺杂的绝缘层（例如，磷硅酸盐玻璃（PSG）、硼硅酸盐玻璃（BSG）、硼磷硅酸盐玻璃（BPSG））形成，绝缘模制层140的下部分和上部分可以形成为具有彼此不同的掺杂浓度。
在示例实施方式中，绝缘模制层140可以形成为具有大约至大约的厚度。绝缘模制层140可以利用具有优良台阶覆盖性能的沉积工艺形成。例如，绝缘模制层140可以利用化学气相沉积工艺形成。
绝缘模制层140可以被图案化以形成暴露接触插塞135的开口141。例如，开口141的形成可包括在绝缘模制层140上形成掩模图案（未示出），和利用掩模图案作为蚀刻掩模各向异性地蚀刻绝缘模制层140以暴露接触插塞135，如参考图2A所述。开口141可以形成为具有孔形状。
作为各向异性蚀刻工艺的结果，每个开口141可以形成为具有小于顶部宽度WT的底部宽度WB。例如，开口141的顶部宽度WT可在大约10nm至大约60nm的范围，开口141的底部宽度WB可在大约10nm至大约50nm的范围。开口141的顶部宽度WT可以基本等于或小于开口141之间的间隔。例如，开口141的顶部宽度WT可在大约10nm至大约60nm的范围，开口141之间的间隔可在大约10nm至大约100nm的范围。
每个开口141的宽度可从它的顶端逐渐减小。换句话说，每个开口141可具有倾斜侧壁。在示例实施方式中，开口141的侧壁和半导体基板10的顶表面可形成大约45-90度的锐角，或优选地大约60-80度的锐角。
参考图12，如参考图2A所述，在形成开口141之后，绝缘间隔物143可以形成在开口141的内壁上。绝缘隔离物143可由相对于绝缘模制层140具有蚀刻选择性的绝缘材料形成。绝缘间隔物143可帮助基本防止下电极150之间的短路发生，下电极150可在后续的步骤中形成。
参考图13，下电极150可形成在提供有绝缘间隔物143的开口141中。
如参考图2B所述，通过在绝缘模制层140上沉积导电层以填充开口141并且对该导电层执行平坦化工艺，可形成下电极150。下电极150可分别连接到接触插塞135。
在开口141中，下电极150的顶部宽度可以大于其底部宽度。此外，下电极150可形成为具有从它的底端增大的宽度。换句话说，下电极150可具有一侧壁，该侧壁布置为相对于第二层间绝缘层130的顶表面成一角度。在其它实施方式中，下电极150的侧壁可以被圆化并且倾斜，如图9所示。
例如，下电极150的侧壁和第二层间绝缘层130的顶表面可形成锐角。在示例实施方式中，该角度越小，越容易且有效地执行将数据存储层DS彼此分离的后续工艺。例如，下电极150的侧壁与第二层间绝缘层130的顶表面之间的角度可在大约45至大约90度的范围或在大约60至大约80度的范围。
参考图14，如参考图2C所述，绝缘模制层140的顶表面可以垂直地凹进以形成围绕下电极150的下部分的绝缘模制图案145。例如，下电极150的上部分可从绝缘模制图案145的顶表面向上突出。在此，下电极150的侧壁可以被绝缘间隔物143保护。换句话说，在绝缘模制层140的顶表面凹进之后，一部分绝缘间隔物143可以被暴露。
在示例实施方式中，下电极150从绝缘模制图案145的顶表面突出的部分可具有一高度，该高度大于下电极150的总高度的一半。下电极150的突出高度可以通过绝缘模制层140的凹进深度来确定。根据发明构思的示例实施方式，期望的是，下电极150的顶部宽度DT与突出高度H的比率是高的。在示例实施方式中，DT与H的比率可在大约1:2至大约1:5的范围。
此外，下电极150的突出部分的侧壁和绝缘模制图案145的顶表面可以形成锐角。例如，其间的角度可在大约45度至大约90度的范围，优选地在大约60度至大约80度的范围。
参考图15，数据存储层DS可以形成为彼此分开。在示例实施方式中，数据存储层DS的形成可以利用沉积技术执行，而不使用图案化工艺。数据存储层DS可以分别形成在下电极150上。
在示例实施方式中，数据存储层DS的形成可包括顺序地沉积多个层。如参考图2D描述，构成数据存储层DS的层可以利用具有不良台阶覆盖性能的沉积工艺形成。例如，数据存储层DS可利用物理气相沉积（PVD）工艺形成。
作为具有不良台阶覆盖性能的沉积工艺的结果，数据存储层DS可不连续地沉积在下电极150的突出部分和绝缘模制图案145的顶表面上。由于这种不连续的沉积，数据存储层DS能够彼此间隔开地形成在下电极150上，而不用图案化工艺。
根据发明构思的示例实施方式，由于每个下电极150的宽度随着与其顶端相距的距离增大而减小，所以沉积层的沉积速率可在下电极150的侧壁处减小。在示例实施方式中，通过使用物理气相沉积，数据存储层DS可形成为具有大约10%或更小的台阶覆盖率。在此情况下，数据存储层DS可以分别局部地沉积在下电极150的顶表面上，并且可以彼此分开。
另外，每个数据存储层DS可具有圆化的边缘。例如，数据存储层DS的边缘部分可通过在PVD工艺中会发生的悬垂（overhang）现象而圆化。
此外，如参考图2D所述，每个数据存储层DS可从下电极150的顶表面、围绕绝缘间隔物143的侧壁的上部分延伸。例如，每个数据存储层DS可包括覆盖下电极150的顶表面的主体部分和从主体部分延伸并覆盖绝缘间隔物143的侧壁的上部分的边缘部分。数据存储层DS的边缘部分可具有朝向下电极150的底部减小的厚度。
另外，数据存储层DS在下电极150的顶表面上的沉积厚度t可以小于彼此相邻设置的下电极150之间的最小间隔S。例如，数据存储层DS在下电极150的顶表面上的沉积厚度t可在大约至的范围，彼此相邻设置的下电极150之间的最小间隔S可在大约至的范围。
此外，在用于形成数据存储层DS的沉积工艺期间，由与数据存储层DS相同的材料制成的层可沉积在绝缘模制图案35的在下电极40之间暴露的顶表面上。例如，剩余数据存储层DS'可以形成在绝缘模制图案35的顶表面上。在此，在具有不良台阶覆盖性能的沉积工艺期间，金属层可以不沉积在下电极150的倾斜侧壁上，由此剩余的数据存储层DS'可以与数据存储层DS电分离。
在示例实施方式中，如图6所示，数据存储层DS的形成可包括顺序层叠参考磁性层RL、隧道势垒层TB、自由磁性层FL和盖电极层CE。参考层RL、隧道势垒层TB、自由层FL和盖电极层CE可以利用具有不良台阶覆盖性能的沉积工艺形成，如上所述。
结果，虽然顺序地或连续地执行沉积工艺，但是参考磁性层RL、隧道势垒层TB、自由磁性层FL和盖电极层CE能够局部地沉积在下电极150上。换句话说，没有在具有磁性材料的数据存储层DS上执行包括光刻工艺和刻蚀工艺的额外图案化工艺的必要性。这使得能够减少在对数据存储层DS执行图案化工艺时可能发生的技术困难，并且降低了半导体存储器件的制造成本。
在示例实施方式中，在下电极150的顶表面上，参考磁性层RL、隧道势垒层TB、自由磁性层FL和盖电极层CE的总厚度t可以小于彼此相邻的下电极40之间的最小间隔S，如图15所示。
在其它实施方式中，数据存储层DS的形成可包括顺序地沉积第一参考层RL1、第一隧道势垒层TB1、自由层FL、第二隧道势垒层TB2和第二参考层RL2，如图7C所示。在此，第一参考层RL1、第一隧道势垒层TB1、自由层FL、第二隧道势垒层TB2和第二参考层RL2可以利用具有不良台阶覆盖性能的沉积工艺形成，如上所述。此外，如上所述，构成数据存储层DS的第一参考层RL1、第一隧道势垒层TB1、自由层FL、第二隧道势垒层TB2和第二参考层RL2的总厚度t可以小于彼此相邻的下电极40之间的最小间隔S。
参考图16，绝缘间隙填充层160可以形成为填充数据存储层DS之间以及下电极150之间的空间。绝缘间隙填充层160可以形成在提供有剩余数据存储层DS'的绝缘模制图案145上。
如参考图2E所述，绝缘间隙填充层160的形成可包括沉积绝缘层以填充下电极150和数据存储层DS之间的空间、和平坦化该绝缘层以暴露数据存储层DS的顶表面。
在示例实施方式中，作为平坦化工艺的结果，绝缘间隙填充层160可以形成为具有与数据存储层DS的顶表面基本共面的顶表面。绝缘间隙填充层160可以与数据存储层DS的侧壁直接接触。例如，如参考图6所述，绝缘间隙填充层160可以与构成每个数据存储层DS的磁性层直接接触。绝缘间隙填充层160可以与绝缘间隔物143直接接触。在其它实施方式中，绝缘间隙填充层160可以形成为填充数据存储层DS之间以及下电极150之间的空间并且覆盖数据存储层DS的顶表面。
参考图5，第三层间绝缘层165可以形成在绝缘间隙填充层160上。可以执行平坦化工艺以使得第三层间绝缘层165的顶表面基本平坦。
第三层间绝缘层165可以被图案化以形成暴露数据存储层DS的沟槽。该沟槽可沿着第一方向或平行于有源线图案ALP延伸，并且暴露沿着第一方向布置的多个数据存储层DS。
此后，导线层可以形成为填充沟槽，可以对导线层执行平坦化工艺以暴露第三层间绝缘层165并且形成位线BL。
上文公开的半导体存储器件可以利用各种不同的封装技术来封装。例如，根据前述实施方式的半导体存储器件可以利用以下中任意一种封装方式被封装：层叠封装（PoP）技术、球栅阵列（BGA）技术、芯片级封装（CSP）技术、带引线的塑料芯片载体封装（PLCC）技术、塑料双列直插式封装（PDIP）技术、窝伏尔组件中管芯（die in waffle pack）技术、晶片形式管芯（die in wafer form）技术、板上芯片封装（COB）技术、陶瓷双列直插式封装（CERDIP）技术、塑料四方扁平封装（PQFP）技术、薄型四方扁平封装（TQFP）技术、小外型封装（small outline(SOIC)）技术、收缩型小外形封装（SSOP）技术、薄小外型封装（thin smalloutline(TSOP)）技术、系统级封装（SIP）技术、多芯片封装（MCP）技术、晶片级制造封装（wafer-level fabricated package(WFP)）技术和晶片级堆栈封装（wafer-levelprocessed stack package(WSP)）技术。
图17是示意框图，示出包括根据发明构思的示例实施方式的半导体存储器件的电子系统的一示例。
参考图17，根据发明构思的示例实施方式的电子系统1100可包括控制器1110、输入/输出（I/O）单元1120、存储器件1130、接口单元1140和数据总线1150。控制器1110、I/O单元1120、存储器件1130和接口单元1140中的至少两个可通过数据总线1150彼此通信。数据总线1150可相应于通过其传输电信号的路径。控制器1110、输入/输出单元1120、存储器件1130和/或接口单元1140可配置为包括根据发明构思的示例实施方式的半导体器件的其中之一。
控制器1110可包括微处理器、数字信号处理器、微型控制器或其它逻辑器件中的至少一个。其它逻辑器件可具有与微处理器、数字信号处理器和微型控制器中的任何一个相似的功能。I/O单元1120可包括键区、键盘或显示单元。存储器件1130可以储存数据和/或命令。接口单元1140可以将电数据传输到通信网络或可以从通信网络接收电数据。接口单元1140可通过无线或电缆操作。例如，接口单元1140可以包括用于无线通信的天线或用于电缆通信的收发器。电子系统1100可还包括起高速缓冲存储器作用的快速DRAM器件和/或快速SRAM器件，以改善控制器1110的操作。
电子系统1100可以应用于个人数字助理（PDA）、便携式计算机、上网平板、无线电话、移动电话、数字音乐播放器、存储卡或电子产品。电子产品可以无线接收或传输信息数据。
图18是示意框图，示出包括根据发明构思的实施方式的半导体存储器件的存储卡的一示例。
参考图18，根据发明构思的示例实施方式的存储卡1200可包括存储器件1210。存储器件1210可包括根据发明构思的前述实施方式的至少一个半导体存储器件。在其它实施方式中，存储器件1210可还包括与根据发明构思的前述实施方式的半导体存储器件的类型不同的半导体存储器件。例如，存储器件1210可还包括非易失存储器件和/或静态随机存取存储器（SRAM）装置。存储卡1200可包括控制主机与存储器件1210之间的数据通信的存储控制器1220。存储器件1210和/或存储控制器1220可配置为包括根据发明构思的示例实施方式的至少一个半导体器件。
存储控制器1220可包括控制存储卡1200的总体操作的中央处理器（CPU）1222。另外，存储控制器1220可包括SRAM装置1221，其用作CPU1222的操作存储器。此外，存储控制器1220可还包括主机接口单元1223和存储器接口单元1225。主机接口单元1223可以配置为包括存储卡1200与主机之间的数据通信协议。存储器接口单元1225可将存储控制器1220连接到存储器件1210。存储控制器1220可还包括错误检查和纠正（ECC）块1224。ECC块1224可检查和纠正从存储器件1210读出的数据中的错误。存储卡1200可还包括只读存储器（ROM）装置，其存储代码数据以与主机接口。存储卡1200可以用作便携式数据存储卡。备选地，存储卡1200可以固态盘（SSD）形式提供，取代计算机系统的硬盘。
图19是示意框图，示出包括根据发明构思的示例实施方式的半导体存储器件的信息处理系统的一示例。
参考图19，信息处理系统1300包括存储系统1310，其可包括根据发明构思的示例实施方式的至少一个半导体存储器件。信息处理系统1300还包括调制解调器1320、中央处理器（CPU）1330、RAM1340和用户接口1350，其可以经由系统总线760电连接到存储系统1310。存储系统1310可包括存储器件1311和控制存储器件1311的整体操作的存储控制器1312。由CPU1330处理和/或从外部输入的数据可以存储在存储系统1310中。这里，存储系统1310可以构成固态驱动器SSD，由此信息处理系统1300能够将大量数据可靠地存储到存储系统1310中。这种可靠性的增加使得存储系统1310能够保存资源用于错误校正并且实现高速数据交换功能。虽然附图未示出，但是对本领域的一般技术人员而言显然的是，信息处理系统1300也可以配置为包括应用芯片组、照相机图像处理器（CIS）和/或输入/输出器件。
根据发明构思的示例实施方式，具有不良台阶覆盖性能的沉积工艺可以用于形成彼此分开的导电图案，而不用图案化工艺。这使得可以防止诸如金属性副产物或蚀刻损坏（其可在高度抗蚀刻材料（例如，金属性材料、铁磁材料或反铁磁材料）被蚀刻时发生）的技术问题。
虽然已经具体显示和描述了发明构思的示例实施方式，然而本领域的一般技术人员将理解在不脱离权利要求的精神和范围的情况下，可以作出形式和详细上的变化。
本申请要求于2012年11月2日向韩国知识产权局提交的韩国专利申请No.10-2012-0123598的优先权，其全部内容通过引用结合在此。

Claims (37)

1.一种半导体器件，包括下部线、交叉下部线的上部线、提供在下部线和上部线之间的交叉点处的多个选择元件、以及提供在所述选择元件和所述上部线之间的存储元件，
其中每个所述存储元件包括：
下电极，具有大于其底部宽度的顶部宽度；和
数据存储层，具有圆化的边缘并且包括层叠在所述下电极的顶表面上的多个磁性层，
其中所述数据存储层通过以下步骤形成：
沉积所述多个磁性层，该沉积形成所述数据存储层而不使用图案化工艺。
2.如权利要求1所述的半导体器件，其中从所述下电极的所述顶表面起测量的所述数据存储层的厚度小于彼此相邻设置的所述下电极之间的最小间隔。
3.如权利要求1所述的半导体器件，还包括绝缘间隙填充层，该绝缘间隙填充层填充彼此相邻设置的所述存储元件之间的空间并且暴露所述数据存储层的顶表面，
其中所述绝缘间隙填充层与所述数据存储层的侧壁直接接触。
4.如权利要求1所述的半导体器件，其中每个所述存储元件还包括围绕所述下电极的侧壁的绝缘间隔物。
5.如权利要求4所述的半导体器件，其中所述数据存储层包括：
主体部分，覆盖所述下电极的所述顶表面；和
边缘部分，从所述主体部分延伸并且部分地覆盖所述绝缘间隔物的侧壁。
6.如权利要求5所述的半导体器件，其中所述数据存储层的所述边缘部分的厚度从所述电极的所述顶表面朝向其底表面减小。
7.如权利要求1所述的半导体器件，还包括围绕所述下电极的下部分的绝缘模制图案，
其中所述下电极的顶表面和所述绝缘模制图案的顶表面之间的高度差大于所述下电极的顶部宽度。
8.如权利要求7所述的半导体器件，其中所述下电极的所述顶部宽度与所述下电极的所述顶表面和所述绝缘模制图案的所述顶表面之间的高度差的比率在1:2至1:5的范围。
9.如权利要求7所述的半导体器件，其中所述绝缘模制图案的所述顶表面和所述下电极的侧壁形成45至90度的角度。
10.如权利要求7所述的半导体器件，还包括提供在所述绝缘模制图案的所述顶表面上的剩余数据存储层，其中所述剩余数据存储层由与形成所述数据存储层的材料相同的材料形成并且与所述数据存储层分开。
11.如权利要求1所述的半导体器件，其中所述数据存储层的最低点位于比所述下电极的最上表面低的水平。
12.如权利要求1所述的半导体器件，其中所述数据存储层包括：
第一磁性层和第二磁性层，层叠在所述下电极上，和
隧道势垒层，设置在所述第一磁性层和所述第二磁性层之间。
13.如权利要求12所述的半导体器件，其中所述第一磁性层包括：
主体部分，覆盖所述下电极的所述顶表面；和
边缘部分，从所述主体部分延伸并且至少部分地覆盖设置在所述下电极的侧壁上的绝缘间隔物的侧壁的上部分，
其中所述隧道势垒层和所述第二磁性层设置在所述第一磁性层的所述主体部分上，所述第二磁性层与所述第一磁性层分开。
14.如权利要求12所述的半导体器件，其中所述数据存储层还包括提供在所述第二磁性层上并且与所述第一磁性层分开的盖电极层。
15.一种半导体器件，包括：
下电极，从绝缘模制图案的顶表面突出并且具有大于其底部宽度的顶部宽度；
连接到所述下电极的数据存储层，每个所述数据存储层具有圆化的边缘并且包括第一磁性层、第二磁性层和布置在所述第一磁性层与所述第二磁性层之间的隧道势垒层；
绝缘间隙填充层，填充相邻的数据存储层之间以及相邻的下电极之间的空间，所述绝缘间隙填充层直接接触所述第一磁性层、所述第二磁性层和所述隧道势垒层；和
上电极，连接到所述数据存储层，
其中所述数据存储层通过以下步骤形成：
沉积所述第一磁性层、所述第二磁性层和所述隧道势垒层，该沉积形成所述数据存储层而不使用图案化工艺。
16.如权利要求15所述的半导体器件，其中从所述下电极的顶表面起测量的每个数据存储层的厚度小于相邻的下电极之间的最小间隔。
17.如权利要求15所述的半导体器件，其中所述下电极的顶表面和所述绝缘模制图案的顶表面之间的高度差大于每个下电极的顶部宽度。
18.如权利要求15所述的半导体器件，还包括围绕所述下电极的侧壁的绝缘间隔物。
19.如权利要求18所述的半导体器件，其中每个数据存储层包括：
主体部分，覆盖所述下电极的所述顶表面；和
边缘部分，从所述主体部分延伸并且至少部分地覆盖所述绝缘间隔物的侧壁。
20.如权利要求19所述的器件，其中每个数据存储层的所述边缘部分的厚度从所述下电极的所述顶表面朝向其底表面减小。
21.一种制造半导体器件的方法，该方法包括：
形成从绝缘模制图案的顶表面突出的下电极，至少一个所述下电极具有大于其底部宽度的顶部宽度；
沉积多个磁性层，该沉积形成位于所述下电极上的数据存储层而不使用图案化工艺，每个所述数据存储层具有圆化的边缘；和
形成绝缘间隙填充层，以填充所述数据存储层之间以及所述下电极之间的空间并且暴露所述数据存储层的顶表面。
22.如权利要求21所述的方法，其中每个数据存储层还包括隧道势垒层，该隧道势垒层设置在所述磁性层之间以垂直地分离设置在其上和其下的所述磁性层。
23.如权利要求21所述的方法，其中每个磁性层形成为与所述绝缘间隙填充层直接接触。
24.如权利要求21所述的方法，其中形成所述数据存储层包括执行物理气相沉积工艺以在所述下电极的顶表面和所述绝缘模制图案的顶表面上不连续地形成所述磁性层。
25.如权利要求23所述的方法，其中在形成所述数据存储层期间，剩余数据存储层局部地沉积在所述绝缘模制图案的所述顶表面上。
26.如权利要求21所述的方法，其中从所述下电极的所述顶表面起测量的所述数据存储层的沉积厚度小于彼此相邻的所述下电极之间的最小间隔。
27.如权利要求21所述的方法，其中所述下电极的所述顶表面和所述绝缘模制图案的所述顶表面之间的高度差大于所述下电极的顶部宽度。
28.如权利要求21所述的方法，其中所述下电极的所述顶部宽度与所述下电极的所述顶表面和所述绝缘模制图案的所述顶表面之间的高度差的比率在1:2至1:5的范围。
29.如权利要求21所述的方法，其中形成所述下电极包括：
形成提供有开口的绝缘模制层，该开口具有倾斜的侧壁；
在所述开口的所述侧壁上形成绝缘间隔物；
形成所述下电极以填充具有所述绝缘间隔物的所述开口；和
使所述绝缘模制层凹进以形成部分地暴露所述绝缘间隔物的所述绝缘模制图案。
30.一种制造半导体器件的方法，该方法包括：
在基板上方形成绝缘模制图案；
形成从所述绝缘模制图案的顶表面突出的下电极，至少一个所述下电极具有大于其底部宽度的顶部宽度；和
在所述下电极的突出部分上不连续地沉积磁性层，该沉积在其上形成彼此分开的数据存储层并且在所述绝缘模制图案上形成数据存储层而不使用图案化工艺。
31.如权利要求30所述的方法，还包括形成绝缘间隙填充层以填充所述数据存储层之间以及所述下电极之间的空间。
32.如权利要求30所述的方法，其中每个所述数据存储层在靠近所述下电极的上部拐角处具有圆化的边缘。
33.一种半导体器件，包括
存储元件，包括：
电极，具有大于其底部宽度的顶部宽度，并且覆盖在半导体基板上面；以及
数据存储层，在靠近所述电极的上部拐角处具有圆化的边缘并且包括层叠在所述电极的顶表面上的多个磁性层，
其中所述数据存储层通过以下步骤形成：
沉积所述多个磁性层，该沉积形成所述数据存储层而不使用图案化工艺。
34.如权利要求33所述的半导体器件，其中所述圆化的边缘覆盖所述电极的所述上部拐角。
35.如权利要求33所述的半导体器件，其中所述数据存储层部分地覆盖所述电极的上侧壁。
36.如权利要求33所述的半导体器件，其中所述数据存储层没有形成在所述电极的侧壁上。
37.如权利要求33所述的半导体器件，其中所述电极具有弯曲的侧壁。
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