KR102323249B1 - 정보 저장 패턴을 포함하는 반도체 소자 - Google Patents

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Abstract

정보 저장 패턴을 포함하는 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 배치되며 상기 기판의 표면과 평행한 제1 방향으로 연장되는 제1 도전성 라인; 상기 제1 도전성 라인 상에 배치되고, 상기 제1 방향과 수직하며 상기 기판의 표면과 평행한 제2 방향으로 연장되는 제2 도전성 라인; 및 상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되며 직렬 연결되는 제1 정보 저장 구조체 및 제1 셀렉터 구조체를 포함한다. 상기 제1 정보 저장 구조체는 제1 하부 정보 저장 전극, 상기 제1 하부 정보 저장 전극 상의 제1 정보 저장 패턴 및 상기 제1 정보 저장 패턴 상의 제1 상부 정보 저장 전극을 포함하고, 상기 제1 하부 정보 저장 전극은 상기 제1 상부 정보 저장 전극과 마주보며 상기 제1 상부 정보 저장 전극과 수직 정렬되는 제1 부분을 포함하고, 상기 제1 정보 저장 패턴은 서로 대향하는 제1 측면 및 제2 측면을 갖고, 상기 제1 하부 정보 저장 전극의 상기 제1 부분 및 상기 제1 상부 정보 저장 전극은 상기 제1 정보 저장 패턴의 상기 제2 측면 보다 상기 제1 정보 저장 패턴의 상기 제1 측면에 가깝게 배치된다.

Description

정보 저장 패턴을 포함하는 반도체 소자{SEMICONDUCTOR INCLUDING DATA STORAGE PATTERN}
본 발명의 기술적 사상은 정보 저장 패턴을 포함하는 반도체 소자에 관한 것이다.
메모리 소자 등과 같은 반도체 소자의 고성능화 및 저전력화 추세에 따라 PRAM, RRAM 등과 같은 차세대 메모리 소자들이 개발되고 있다. 이러한 차세대 메모리 소자들은 전류 또는 전압에 따라 저항 값이 변화할 수 있으며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지할 수 있는 정보 저장 물질을 이용하여 형성하고 있다. 이러한 차세대 메모리 소자들의 집적도를 증가시키기 위하여 3차원 구조로 배열되는 메모리 셀들을 포함하는 메모리 소자들이 개발되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 정보 저장 패턴을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 배치되며 상기 기판의 표면과 평행한 제1 방향으로 연장되는 제1 도전성 라인; 상기 제1 도전성 라인 상에 배치되고, 상기 제1 방향과 수직하며 상기 기판의 표면과 평행한 제2 방향으로 연장되는 제2 도전성 라인; 및 상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되며 직렬 연결되는 제1 정보 저장 구조체 및 제1 셀렉터 구조체를 포함한다. 상기 제1 정보 저장 구조체는 제1 하부 정보 저장 전극, 상기 제1 하부 정보 저장 전극 상의 제1 정보 저장 패턴 및 상기 제1 정보 저장 패턴 상의 제1 상부 정보 저장 전극을 포함하고, 상기 제1 하부 정보 저장 전극은 상기 제1 상부 정보 저장 전극과 마주보며 상기 제1 상부 정보 저장 전극과 수직 정렬되는 제1 부분을 포함하고, 상기 제1 정보 저장 패턴은 서로 대향하는 제1 측면 및 제2 측면을 갖고, 상기 제1 하부 정보 저장 전극의 상기 제1 부분 및 상기 제1 상부 정보 저장 전극은 상기 제1 정보 저장 패턴의 상기 제2 측면 보다 상기 제1 정보 저장 패턴의 상기 제1 측면에 가깝게 배치된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 배치되며 상기 기판의 표면과 평행한 제1 방향으로 연장되는 제1 도전성 라인; 상기 제1 도전성 라인 상에 배치되고, 상기 제1 방향과 수직하며 상기 기판의 표면과 평행한 제2 방향으로 연장되는 제2 도전성 라인; 및 상기 제1 도전성 라인과 상기 제2 도전성 라인 사이의 제1 정보 저장 구조체를 포함하되, 상기 제1 정보 저장 구조체는 상기 기판의 상기 표면과 수직한 방향으로 차례로 배열되는 제1 하부 정보 저장 전극, 제1 정보 저장 패턴 및 제1 상부 정보 저장 전극을 포함하고, 상기 제1 정보 저장 패턴은 서로 대향하는 제1 측면 및 제2 측면을 갖고, 상기 제1 상부 정보 저장 전극은 상기 제1 정보 저장 패턴의 상기 제2 측면 보다 상기 제1 측면에 가깝게 배치된다.
본 발명의 기술적 사상의 실시 예들에 따르면, 제1 워드라인, 상기 제1 워드라인 상의 비트라인, 상기 비트라인 상의 제2 워드라인이 제공될 수 있다. 상기 제1 워드라인과 상기 비트라인 사이에 제1 정보 저장 영역을 포함하는 제1 메모리 영역을 배치할 수 있고, 상기 비트라인과 상기 제2 워드라인 사이에 제2 정보 저장 영역을 포함하는 제2 메모리 영역을 배치할 수 있다. 따라서, 반도체 소자의 집적도를 향상시킬 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 상기 제1 정보 저장 영역과 상기 제2 정보 저장 영역은 서로 동일한 크기 또는 서로 유사한 크기로 형성될 수 있기 때문에, 상기 비트라인의 하부에 배치되는 상기 제1 메모리 영역과 상기 비트라인 상부에 배치되는 상기 제2 메모리 영역의 셀 산포 특성이 개선될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 설명하기 위한 사시도이다.
도 3a 및 도 3b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기 위한 평면도들이다.
도 4a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기 위한 단면도이다.
도 4b는 도 4a의 일부 구성요소들을 나타낸 사시도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 변형 예를 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기 위한 단면도이다.
도 7a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기 위한 단면도이다.
도 7b는 도 7a의 일부 구성요소들을 나타낸 사시도이다.
도 8a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기 위한 단면도이다.
도 8b는 도 8a의 일부 구성요소들을 나타낸 사시도이다.
도 9a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기 위한 단면도이다.
도 9b는 도 9a의 일부 구성요소들을 나타낸 사시도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위한 사시도이다.
도 11a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기 위한 단면도이다.
도 11b는 도 11a의 일부 구성요소들을 나타낸 사시도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위한 사시도이다.
도 13a 및 도 13b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위한 평면도들이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위한 단면도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위한 단면도이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위한 단면도이다.
도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위한 단면도이다.
도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위한 사시도이다.
도 19 내지 도 30은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 예들을 나타낸 단면도들이다.
도 31 내지 도 43은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예들을 나타낸 단면도들이다.
이하에서, 도면들을 참조하여 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 설명하기로 한다. 우선, 도 1을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 사시도이다.
도 1을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)는 기판(3) 상의 제1 메모리 영역(LS) 및 제2 메모리 영역(US)을 포함할 수 있다. 상기 제1 메모리 영역(LS) 및 상기 제2 메모리 영역(US)은 상기 기판(3)의 표면(3S)과 수직한 방향(Z)으로 차례로 배열될 수 있다. 상기 기판(3)은 반도체 기판일 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)는 상기 기판(3)과 상기 제1 메모리 영역(LS) 사이의 제1 도전성 라인(9), 상기 제1 메모리 영역(LS)과 상기 제2 메모리 영역(US) 사이의 제2 도전성 라인(75) 및 상기 제2 메모리 영역(US) 상의 제3 도전성 라인(175)을 포함할 수 있다.
상기 제1 도전성 라인(9)은 상기 기판(3) 상의 베이스 절연 층(6) 상에 배치될 수 있으며, 상기 기판(3)의 상기 표면(3S)과 평행한 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 베이스 절연 층(6)은 실리콘 산화물로 형성될 수 있다. 상기 제2 도전성 라인(75)은 상기 기판(3)의 상기 표면(3S)과 평행하며 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 연장되는 라인 모양일 수 있다. 상기 제3 도전성 라인(175)은 상기 제1 방향(X)으로 연장되는 라인 모양일 수 있으며, 상기 제1 도전성 라인(9)과 중첩할 수 있다.
각각의 상기 제1, 제2 및 제3 도전성 라인들(9, 75, 175)은 도우프트 실리콘, 금속(e.g, W 등), 금속 질화물(e.g, TiN 또는 WN 등), 및/또는 금속 실리사이드(e.g, WSi 또는 TSi 등) 등과 같은 도전성 물질로 형성될 수 있다.
상기 제1 메모리 영역(LS)은 직렬로 연결되는 제1 정보 저장 구조체(51) 및 제1 셀렉터 구조체(69)를 포함할 수 있고, 상기 제2 메모리 영역(US)은 직렬로 연결되는 제2 정보 저장 구조체(151) 및 제2 셀렉터 구조체(169)를 포함할 수 있다. 상기 제1 셀렉터 구조체(69)는 상기 제1 정보 저장 구조체(51) 상에 배치될 수 있고, 상기 제2 셀렉터 구조체(169)는 상기 제2 정보 저장 구조체(51) 상에 배치될 수 있다.
실시예들에서, 상기 제1 메모리 영역(LS)은 하부 메모리 영역 또는 하부 메모리 구조체로 지칭될 수 있고, 상기 제2 메모리 영역(US)은 상부 메모리 영역 또는 상부 메모리 구조체로 지칭될 수도 있다. 또한, 상기 제1 정보 저장 구조체(51) 및 상기 제2 정보 저장 구조체(151)는 각각 하부 정보 저장 구조체 및 상부 정보 저장 구조체로 지칭될 수 있고, 상기 제1 셀렉터 구조체(69) 및 상기 제2 셀렉터 구조체(169)는 각각 하부 셀렉터 구조체 및 상부 셀렉터 구조체로 지칭될 수 있다.
상기 제1 정보 저장 구조체(51)는 상기 기판(3)의 상기 표면(3S)과 수직한 방향(Z)으로 차례로 배열되는 제1 하부 정보 저장 전극(40), 제1 정보 저장 패턴(48) 및 제1 상부 정보 저장 전극(45)을 포함할 수 있고, 상기 제2 정보 저장 구조체(151)는 상기 기판(3)의 상기 표면(3S)과 수직한 방향(Z)으로 차례로 배열되는 제2 하부 정보 저장 전극(140), 제2 정보 저장 패턴(148) 및 제2 상부 정보 저장 전극(145)을 포함할 수 있다.
상기 제1 하부 정보 저장 전극(40)은 제1 부분(41a) 및 제2 부분(41b)을 포함할 수 있다. 상기 제1 하부 정보 저장 전극(40)의 상기 제2 부분(41b)은 상기 제1 정보 저장 패턴(48)과 이격되며 상기 제1 도전성 라인(9)과 접촉하고 상기 제1 방향(X)으로 연장될 수 있다. 상기 제1 하부 정보 저장 전극(40)의 상기 제2 부분(41b)은 상기 제1 정보 저장 패턴(48)과 중첩할 수 있다. 상기 제1 하부 정보 저장 전극(40)의 상기 제1 부분(41a)은 상기 제2 부분(41b)의 어느 한쪽 끝 부분로부터 상기 기판(3)의 상기 표면(3S)과 수직한 방향(Z)으로 연장될 수 있으며 상기 제1 정보 저장 패턴(48)과 접촉할 수 있다. 즉, 상기 제1 하부 정보 저장 전극(40)의 상기 제2 부분(41b)은 상기 제1 부분(41a)의 하부로부터 상기 제1 방향(X)으로 연장될 수 있다. 따라서, 상기 제1 하부 정보 저장 전극(40)은 "L" 모양일 수 있고, 상기 제1 부분(41a)은 "L" 모양에서 수직 부분일 수 있고, 상기 제2 부분(41b)은 "L" 모양에서 수평 부분일 수 있다. 상기 제1 하부 정보 저장 전극(40)에서, 상기 기판(3)의 상기 표면(3S)과 수직한 방향(Z)의 상기 제2 부분(41b)의 두께는 상기 제1 방향(X)의 상기 제1 부분(41a)의 폭(W1)과 동일할 수 있다.
상기 제1 상부 정보 저장 전극(45)은 상기 제1 하부 정보 저장 전극(40)의 상기 제1 부분(41a)과 자기 정렬될 수 있다. 상기 제1 상부 정보 저장 전극(45)의 측면들(45S)은 상기 제1 하부 정보 저장 전극(40)의 상기 제1 부분(41a)의 측면들(40S)과 수직 정렬될 수 있다. 상기 제1 하부 정보 저장 전극(40)의 상기 제1 부분(41a)은 상기 제1 방향(X)의 폭(W1) 및 상기 제1 방향(X)의 폭(W1) 보다 큰 상기 제2 방향(Y)의 길이(L)를 가질 수 있다. 상기 제1 상부 정보 저장 전극(45)은 상기 제1 하부 정보 저장 전극(40)의 상기 제1 부분(41a)과 동일한 상기 제1 방향(X)의 폭(W1) 및 상기 제2 방향(Y)의 길이(L)를 가질 수 있다. 따라서, 상기 제1 상부 정보 저장 전극(45) 및 상기 제1 하부 정보 저장 전극(40)의 서로 마주보는 부분들은 서로 동일한 크기일 수 있다.
상기 제1 정보 저장 패턴(48)은 상기 제1 하부 정보 저장 전극(40)의 상기 제1 부분(41a) 및 상기 제1 상부 정보 저장 전극(45)과 접촉할 수 있다. 상기 제1 정보 저장 패턴(48)의 상기 제1 방향(X)의 폭(W2)은 상기 제1 하부 정보 저장 전극(40)의 상기 제1 부분(41a) 및 상기 제1 상부 정보 저장 전극(45)의 상기 제1 방향(X)의 폭(W1) 보다 클 수 있다. 상기 제1 정보 저장 패턴(48)은 서로 대향하는 제1 측면(48S1) 및 제2 측면(48S2)를 가질 수 있다. 상기 제1 측면(48S1) 및 상기 제2 측면(48S2)은 상기 제1 방향(X)을 따라 차례로 배열될 수 있다.
상기 제1 정보 저장 패턴(48)에서, 상기 제1 측면(48S)은 상기 제2 측면(48S2) 보다 상기 제1 하부 정보 저장 전극(40)의 상기 제1 부분(41a) 및 상기 제1 상부 정보 저장 전극(45)에 가까울 수 있다. 상기 제1 정보 저장 패턴(48)은 상기 제1 하부 정보 저장 전극(40)의 상기 제1 부분(41a) 및 상기 제1 상부 정보 저장 전극(45)과 접촉하는 부분으로부터 상기 제1 방향(X)으로 연장되는 모양일 수 있다. 상기 제1 하부 정보 저장 전극(40)의 상기 제2 부분(41b)은 상기 제1 부분(41a)과 접촉하는 부분으로부터 상기 제1 방향(X)으로 연장되는 모양일 수 있다. 상기 제1 정보 저장 패턴(48)의 상기 제1 방향(X)으로 연장되는 부분은 상기 제1 하부 정보 저장 전극(40)의 상기 제2 부분(41b)과 중첩할 수 있다.
일 예에서, 상기 제1 하부 정보 저장 전극들(40), 상기 제1 정보 저장 패턴들(48) 및 상기 제1 상부 정보 저장 전극들(45)은 수직 정렬되는 측면들(40S, 48S1, 45S)을 가질 수 있다.
상기 제2 정보 저장 구조체(151)는 상기 제1 정보 저장 구조체(51)와 동일한 구조체를 상기 기판(3)의 상기 표면(3S)과 수평한 방향으로 90도 회전 시킨 모양일 수 있다. 따라서, 상기 제2 정보 저장 구조체(151)은 상기 제1 하부 정보 저장 전극(40)에 대응하는 제2 하부 정보 저장 전극(140), 상기 제1 정보 저장 패턴(48)에 대응하는 제2 정보 저장 패턴(148) 및 상기 제1 상부 정보 저장 전극(45)에 대응하는 제2 상부 정보 저장 전극(145)을 포함할 수 있다. 따라서, 상기 제2 하부 정보 저장 전극(140)은 상기 제1 하부 정보 저장 전극(40)을 상기 기판(3)의 상기 표면(3S)과 수평한 방향으로 90도 회전 시킨 것과 동일한 모양이므로, 상기 제2 하부 정보 저장 전극(140)은 상기 제2 도전성 라인(75)과 접촉하며 상기 제1 방향(X)과 수직한 상기 제2 방향(y)으로 연장되는 제2 부분(141b) 및 상기 제2 부분(141b)의 일부로부터 상기 제3 방향(Z)으로 연장될 수 있으며 상기 제2 정보 저장 패턴(148)과 접촉할 수 있는 제1 부분(141a)을 포함할 수 있다. 상기 제2 하부 정보 저장 전극(140)의 측면(140S)과 상기 제2 상부 정보 저장 전극(145)의 측면(145S)은 수직 정렬될 수 있다.
상기 제1 셀렉터 구조체(69)는 상기 기판(3)의 상기 표면(3S)과 수직한 방향(Z)으로 차례로 배열되는 제1 하부 셀렉터 전극(60), 제1 셀렉터 패턴(63) 및 제1 상부 셀렉터 전극(66)을 포함할 수 있고, 상기 제2 셀렉터 구조체(169)는 상기 제3 방향(Z)으로 차례로 배열되는 제2 하부 셀렉터 전극(160), 제2 하부 셀렉터 패턴(163) 및 제2 상부 셀렉터 전극(166)을 포함할 수 있다. 상기 제1 하부 셀렉터 전극(60)은 상기 제1 상부 정보 저장 전극(45)과 전기적으로 연결될 수 있고, 상기 제1 상부 셀렉터 전극(66)은 상기 제2 도전성 라인(75)과 전기적으로 연결될 수 있다. 상기 제2 하부 셀렉터 전극(160)은 상기 제2 상부 정보 저장 전극(145)과 전기적으로 연결될 수 있고, 상기 제2 상부 셀렉터 전극(166)은 상기 제3 도전성 라인(175)과 전기적으로 연결될 수 있다.
상기 제1 셀렉터 구조체(69)는 상기 제1 정보 저장 패턴(48)과 중첩할 수 있고, 상기 제2 셀렉터 구조체(169)는 상기 제2 정보 저장 패턴(148)과 중첩할 수 있다. 상기 제1 셀렉터 구조체(69)의 서로 대향하는 양 측면들 중 어느 하나의 측면은 다른 측면 보다 상기 제1 상부 정보 저장 전극(45)에 가까울 수 있다. 이와 마찬가지로, 상기 제2 셀렉터 구조체(169)의 서로 대향하는 양 측면들 중 어느 하나의 측면은 다른 측면 보다 상기 제2 상부 정보 저장 전극(145)에 가까울 수 있다.
상기 제1 및 제2 정보 저장 패턴들(48, 148)은 서로 동일한 상변화 물질로 형성될 수 있다. 상기 제1 및 제2 정보 저장 패턴들(48, 148)은 인가되는 전류에 의해 가열되는 온도와 시간에 따라 비저항이 높은 비결정상에서 비저항이 낮은 결정상으로 또는 결정상에서 비결정상으로 상변화가 가능한 상변화 메모리 물질로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 정보 저장 패턴들(48, 148)로 이용될 수 있는 상변화 메모리 물질은 Ge, Sb, 및/또는 Te를 포함하는 칼코게나이드(chalcogenide) 물질일 수 있다. 또는, 상기 상변화 메모리 물질은 Te 또는 Se 중 적어도 하나의 원소와, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, N 또는 In 중 적어도 하나의 원소를 포함하는 물질일 수도 있다.
상기 제1 정보 저장 패턴(48)은 인가되는 전류에 의해 가열되는 온도와 시간에 따라 비저항이 높은 비결정상에서 비저항이 낮은 결정상으로 또는 결정상에서 비결정상으로 상변화가 이루어지는 제1 상변화 영역 또는 제1 정보 저장 영역(DRa)을 포함할 수 있다. 이와 마찬가지로, 상기 제2 정보 저장 패턴(148)은 인가되는 전류에 의해 가열되는 온도와 시간에 따라 비저항이 높은 비결정상에서 비저항이 낮은 결정상으로 또는 결정상에서 비결정상으로 상변화가 이루어지는 제2 상변화 영역 또는 제2 정보 저장 영역(DRb)을 포함할 수 있다. 따라서, 상기 제1 및 제2 정보 저장 영역들(DRa, DRb)은 상변화 메모리 소자의 정보 저장 영역들일 수 있다. 따라서, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)는 상변화 메모리 소자일 수 있다.
상기 제1 정보 저장 패턴(48)의 상기 제1 정보 저장 영역(DRa)은 상기 제1 하부 정보 저장 전극(40)의 상기 제1 부분(41a)과 접촉할 수 있고, 상기 제2 정보 저장 패턴(148)의 상기 제2 정보 저장 영역(DRb)은 상기 제2 상부 정보 저장 전극(145)과 접촉할 수 있다. 상기 제1 정보 저장 영역(DRa)은 상기 제1 상부 정보 저장 전극(45)과 이격될 수 있고, 상기 제2 정보 저장 영역(DRb)은 상기 제2 하부 정보 저장 전극(140)과 이격될 수 있다.
상기 제1 및 제2 하부 정보 저장 전극들(40, 140), 및 상기 제1 및 제2 상부 정보 저장 전극들(45, 145)은 서로 동일한 도전성 물질로 형성될 수 있다. 예를 들면, 상기 제1 및 제2 하부 정보 저장 전극들(40, 140), 및 상기 제1 및 제2 상부 정보 저장 전극들(45, 145)은 TiN, TiAlN, TaN, WN, MoN, TiSiN, TiCN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, TiON, TiAlON, WON, TaON 또는 이들의 조합을 포함하는 도전성 물질로 형성될 수 있다.
상기 제1 및 제2 셀렉터 패턴들(63, 163)은 임계 스위칭 소자(threshold switching device)일 수 있다. 예를 들어, 상기 제1 및 제2 셀렉터 패턴들(63, 163)은 오보닉 임계 스위칭 소자(ovonic threshold switching device)일 수 있다.
상기 제1 및 제2 셀렉터 패턴들(63, 163)은 상기 제1 및 제2 정보 저장 패턴들(48, 148)에 이용될 수 있는 칼코게나이드 물질과 다른 칼코게나이드 계열의 물질로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 정보 저장 패턴들(48, 148)은 반도체 소자(1)의 동작 시에 결정질에서 비결정질로 상변화하거나, 또는 비결정질에서 결정질로 상변화할 수 있는 상변화 메모리 물질(e.g, Ge, Sb 및/또는 Te의 합금(alloy) 등)로 형성될 수 있고, 상기 제1 및 제2 셀렉터 패턴들(63, 163)은 반도체 소자(1)의 동작 시에 비결정질 상을 유지할 수 있는 칼코게나이드 계열의 오버닉 임계 스위치 물질로 형성될 수 있다. 상기 제1 및 제2 셀렉터 패턴들(63, 163)은 임계 전압(Vth) 이상의 크기를 갖는 전압이 인가되어 오프 상태에서 온 상태로 스위칭되더라도, 비결정질 상에서 결정화되지 않을 수 있다.
상기 제1 및 제2 셀렉터 패턴들(63, 163)은 As 원소, S 원소, Se 원소, Te 원소 또는 Ge 원소 중 적어도 2개 이상의 원소들을 포함하는 합금 물질(alloy material) 또는 이들 합금 물질에 비결정 상을 보다 높은 온도에서 유지시킬 수 있는 추가 원소(e.g, Si 원소 또는 N 원소 등)를 포함할 수 있다. 또는, 상기 임계 스위칭 소자들(SW)은 Te, As, Ge 및 Si을 포함하는 합금 물질, Ge, Te 및 Pb를 포함하는 합금 물질, Ge, Se 및 Te를 포함하는 합금 물질, Al, As 및 Te를 포함하는 합금 물질, Se, As, Ge 및 Si을 포함하는 합금 물질, Se, As, Ge 및 C을 포함하는 합금 물질, Se, Te, Ge 및 Si을 포함하는 합금 물질, Ge, Sb, Te 및 Se를 포함하는 합금 물질, Ge, Bi, Te 및 Se를 포함하는 합금 물질, Ge, As, Sb 및 Se를 포함하는 합금 물질, Ge, As, Bi 및 Te를 포함하는 합금 물질, 또는 Ge, As, Bi 및 Se를 포함하는 합금 물질 중 어느 하나의 합금 물질로 형성될 수 있다.
임계 스위칭 소자로써의 상기 제1 및 제2 셀렉터 패턴들(63, 163)은 오프 상태에서 임계 전압(Vth) 이상의 크기를 갖는 전압이 인가될 때, 온 상태로 스위칭될 수 있다. 따라서, 이러한 임계 전압(Vth)을 이용하여 임계 스위칭 소자로서의 상기 제1 및 제2 셀렉터 패턴들(63, 163)을 스위칭할 수 있기 때문에, 상기 제1 및 제2 셀렉터 패턴들(63, 163)은 반도체 소자(1)의 셀렉터 또는 스위치 소자로 사용될 수 있다. 예를 들어, 상기 임계 스위칭 소자로서의 상기 제1 및 제2 셀렉터 패턴들(63, 163)은 상변화 메모리 소자 등과 같은 반도체 소자의 메모리 셀 어레이의 스위치 소자 또는 셀렉터로 사용될 수 있다.
상기 제1 도전성 라인(9)은 제1 워드라인일 수 있고, 상기 제3 도전성 라인(175)은 제2 워드라인일 수 있고, 상기 제2 도전성 라인(75)은 비트라인일 수 있다. 따라서, 상기 제1 및 제3 도전성 라인들(175)은 워드라인들일 수 있고, 상기 제2 도전성 라인(75)은 비트라인일 수 있으므로, 상기 제1 하부 정보 저장 전극(40)의 상기 제1 부분(41a)은 상기 제1 정보 저장 패턴(48)의 상기 제1 정보 저장 영역(DRa)에 열을 가하는 히터 역할을 할 수 있고, 상기 제2 상부 정보 저장 전극(145)은 상기 제2 정보 저장 패턴(148)의 상기 제2 정보 저장 영역(DRb)에 열을 가하는 히터 역할을 할 수 있다.
상술한 바와 같이, 상기 제1 하부 정보 저장 전극(40)의 상기 제1 부분(41a) 및 상기 제2 상부 정보 저장 전극(145)의 서로 마주보는 부분들은 서로 동일한 크기일 수 있다. 따라서, 하부 히터 역할을 하는 상기 제1 하부 정보 저장 전극(40)의 상기 제1 부분(41a)과 접촉하는 상기 제1 정보 저장 영역(DRa)과 상부 히터 역할을 하는 상기 제2 상부 정보 저장 전극(145)과 접촉하는 상기 제2 정보 저장 영역(DRb)은 실질적으로 동일한 크기일 수 있다. 따라서, 비트라인 역할을 하는 상기 제2 도전성 라인(75)을 기준으로 하여, 상기 제1 정보 저장 영역(DRa)과 상기 제2 정보 저장 영역(DRb)은 서로 대칭적이며 서로 동일한 크기로 형성되기 때문에, 상기 제1 메모리 영역(LS)의 메모리 동작 특성과 상기 제2 메모리 영역(US)의 메모리 동작 특성은 서로 동일할 수 있다. 따라서, 3차원적으로 배열되는 상기 제1 메모리 영역(LS) 및 상기 제2 메모리 영역(US)의 셀 산포 특성이 향상될 수 있다.
또한, 비트라인 역할을 하는 상기 제2 도전성 라인(75)을 기준으로 하여, 상기 제1 메모리 영역 및 상기 제2 메모리 영역을 서로 대칭적으로 형성할 수 있기 때문에, 상기 제1 메모리 영역 및 상기 제2 메모리 영역을 서로 동일한 조건으로 동작시킬 수 있다.
도 1을 참조하여 설명한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)에서, 반도체 소자(1)를 구성하는 구성요소들 중 적어도 일부는 변형될 수 있다. 본 발명의 기술적 사상 내에서 변형될 수 있는 구성요소들에 대하여 이하의 도면들을 참조하여 설명하기로 한다. 이하에서 반도체 소자의 일부 구성요소의 변형 예에 대하여 설명하는 경우에, 변형되지 않는 반도체 소자의 다른 구성요소는 또는 동일한 용어를 사용하는 구성요소는 이하에서 별도의 설명이 없더라도 앞에서 설명된 내용으로 이해될 수 있다.
우선, 도 2를 참조하여 도 1에서 설명한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 변형 예에 대하여 설명하기로 한다. 도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 사시도이다.
도 2를 참조하면, 상기 기판(3) 상의 상기 베이스 절연 층(6) 상에 상기 제1 방향(X)으로 연장되는 복수의 제1 도전성 라인들(9), 상기 제2 방향(Y)으로 연장되는 복수의 제2 도전성 라인들(75), 및 상기 제1 방향(X)으로 연장되는 복수의 제3 도전성 라인들(175)이 배치될 수 있다. 상기 복수의 제1 도전성 라인들(9)은 서로 평행하며 서로 이격될 수 있다. 상기 복수의 제2 도전성 라인들(75)은 서로 평행하며 서로 이격될 수 있다. 상기 복수의 제3 도전성 라인들(175)은 상기 복수의 제1 도전성 라인들(9)과 중첩할 수 있다.
상기 제1 및 제2 도전성 라인들(9, 75) 사이의 제1 메모리 영역(LS)은 복수의 제1 정보 저장 구조체들(51) 및 복수의 제1 셀렉터 구조체들(69)을 포함할 수 있다. 각각의 상기 복수의 제1 정보 저장 구조체들(51)은 각각의 상기 복수의 제1 셀렉터 구조체들(69)과 직렬 연결될 수 있다. 각각의 상기 복수의 제1 정보 저장 구조체들(51)은 제1 하부 정보 저장 전극(40a), 제1 정보 저장 패턴(48) 및 제1 상부 정보 저장 전극(45)을 포함할 수 있다.
각각의 상기 제1 하부 정보 저장 전극들(40a)은 제1 부분(41a) 및 제2 부분(41b)을 포함할 수 있다. 상기 제1 하부 정보 저장 전극들(40a) 중에서, 어느 하나의 제1 도전성 라인(9) 상에 배치되며 서로 마주보는 한 쌍의 제1 하부 정보 저장 전극은 서로 마주보는 한 쌍의 제1 부분들(41a1, 41a2) 및 상기 한 쌍의 제1 부분들(41a1, 41a2)의 하부를 연결하는 제2 부분(41b)을 포함할 수 있다. 상기 제1 하부 정보 저장 전극들(40a)에서, 상기 한 쌍의 제1 부분들(41a1, 41a2) 및 상기 한 쌍의 제1 부분들(41a1, 41a2)의 하부를 연결하는 하나의 상기 제2 부분(41b)을 공유할 수 있다. 따라서, 어느 하나의 제1 도전성 라인(9) 상에 상술한 것과 같은 상기 한 쌍의 제1 하부 정보 저장 전극이 반복적으로 배열될 수 있다.
상기 복수의 제1 정보 저장 구조체들(51)의 상기 제1 정보 저장 패턴들(48)은 상기 제1 하부 정보 저장 전극들(40)의 상기 제1 부분들(40) 상에 배치될 수 있다. 각각의 상기 제1 정보 저장 패턴들(48)은 도 1에서 설명한 상기 제1 정보 저장 패턴(48)과 동일할 수 있다. 따라서, 각각의 상기 제1 정보 저장 패턴들(48)은 도 1에서 설명한 것과 같은 상기 제1 정보 저장 영역(DRa)을 포함할 수 있다.
각각의 상기 제1 상부 정보 저장 전극들(45)은 도 1에서 설명한 상기 제1 상부 정보 저장 전극(45)과 동일할 수 있다. 각각의 상기 제1 셀렉터 구조체들(69)은 도 1에서 설명한 상기 제1 하부 셀렉터 전극(60), 제1 셀렉터 패턴(63) 및 상기 제1 상부 셀렉터 전극(66)을 포함할 수 있다.
상기 제2 및 제3 도전성 라인들(75, 175) 사이의 제2 메모리 영역(US)은 복수의 제2 정보 저장 구조체들(151) 및 복수의 제2 셀렉터 구조체들(169)을 포함할 수 있다. 각각의 상기 복수의 제2 정보 저장 구조체들(151)은 제2 하부 정보 저장 전극(140a), 제2 정보 저장 패턴(148) 및 제2 상부 정보 저장 전극(145)을 포함할 수 있다. 각각의 상기 제2 정보 저장 패턴들(148)은 도 1에서 설명한 것과 같은 상기 제2 정보 저장 영역(DRb)을 포함할 수 있다. 각각의 상기 제2 셀렉터 구조체들(169)은 도 1에서 설명한 상기 제2 하부 셀렉터 전극(160), 상기 제2 하부 셀렉터 패턴(163) 및 상기 제2 상부 셀렉터 전극(166)을 포함할 수 있다.
상기 제2 하부 정보 저장 전극들(140a) 중에서, 어느 하나의 제2 도전성 라인(75) 상에 배치되며 서로 마주보는 한 쌍의 제2 하부 정보 저장 전극은 서로 마주보는 한 쌍의 제1 부분들(141a1, 141a2) 및 상기 한 쌍의 제1 부분들(141a1, 141a2)의 하부를 연결하는 제2 부분(141b)을 포함할 수 있다. 상기 제2 도전성 라인들(75)은 상기 제1 도전성 라인들(9)을 상기 기판(3)의 상기 표면(3S)에 수평한 방향으로 90도 회전시킨 모양일 수 있고, 상기 제2 하부 정보 저장 전극들(140a)은 상기 제1 하부 정보 저장 전극들(40a)을 상기 기판(3)의 상기 표면(3S)에 수평한 방향으로 90도 회전시킨 모양일 수 있다. 이와 마찬가지로, 상기 제2 메모리 영역(US)은 상기 제1 메모리 영역(LS)을 상기 기판(3)의 상기 표면(3S)에 수평한 방향으로 90도 회전시킨 모양일 수 있다.
다음으로, 도 3a-3b, 및 도 4a-4b를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 변형 예를 설명하기로 한다. 도 3a 및 도 3b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기 위한 평면도들이고, 도 4a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 변형 예를 설명하기 위하여 도 3a 및 도 3b의 I-I'선 및 II-II'선을 따라 취해진 영역들을 나타낸 단면도이고, 도 4b는 도 4a의 일부 구성요소를 나타낸 사시도이다. 한편, 이하에서, 상기 제1 및 제2 정보 저장 영역들(DRa, DRb)에 대한 별도의 언급이 없더라도 정보 저장 패턴들은 도 1 및 도 2에서 설명한 것과 동일한 상기 제1 및 제2 정보 저장 영역들(DRa, DRb)을 포함하는 것으로 이해될 수 있다.
도 3a, 도 3b, 도 4a 및 도 4b를 참조하면, 기판(3) 상의 베이스 절연 층(6) 상에 복수의 제1 도전성 라인들(9)이 배치될 수 있다. 상기 복수의 제1 도전성 라인들(9) 사이를 채우는 제1 갭필 패턴들(12)이 배치될 수 있다. 상기 제1 갭필 패턴들(12)은 실리콘 산화물로 형성될 수 있다. 상기 복수의 제1 도전성 라인들(9) 및 상기 제1 갭필 패턴들(12) 상에 제1 메모리 영역(LS)이 배치될 수 있다.
상기 제1 메모리 영역(LS)은 복수의 제1 정보 저장 구조체들(51), 복수의 제1 셀렉터 구조체들(69), 층간 절연 패턴들(72), 제1 절연 패턴들(15), 제2 절연 패턴들(27), 제3 절연 패턴들(30), 스페이서 패턴들(24), 및 캐핑 패턴들(54)을 포함할 수 있다.
상기 제1 절연 패턴들(15)은 상기 복수의 제1 도전성 라인들(9) 상에 배치되며 서로 이격될 수 있다. 상기 제3 절연 패턴들(30)은 상기 제1 갭필 패턴들(12) 상에 배치되며 서로 이격될 수 있다. 상기 복수의 제1 정보 저장 구조체들(51)은 상기 제1 절연 패턴들(15) 사이, 및 상기 제3 절연 패턴들(30) 사이에 배치될 수 있다. 상기 복수의 제1 셀렉터 구조체들(69)은 상기 층간 절연 패턴들(72)에 의해 둘러싸일 수 있다.
상기 복수의 제1 정보 저장 구조체들(51)은 도 2에서 설명한 것과 동일한 상기 복수의 제1 하부 정보 저장 전극들(40a) 및 상기 복수의 제1 상부 정보 저장 전극들(45)을 포함할 수 있다. 또한, 상기 복수의 제1 정보 저장 구조체들(51)은 상기 복수의 제1 하부 정보 저장 전극들(40a)과 상기 복수의 제1 상부 정보 저장 전극들(45)과 접촉하는 복수의 제1 정보 저장 패턴들(48a)을 포함할 수 있다.
각각의 상기 복수의 제1 하부 정보 저장 전극들(40a)은 도 2에서 설명한 것과 같은 상기 제1 부분(41a) 및 상기 제2 부분(41b)를 포함할 수 있다. 따라서, 도 2에서 설명한 바와 같이, 상기 제2 부분(41b)은 서로 인접하며 마주보는 한 쌍의 제1 부분들(41a1, 41a2)의 하부를 연결할 수 있다. 따라서, 상기 복수의 제1 하부 정보 저장 전극들(40)에서, 서로 마주보는 한 쌍의 제1 부분들(41a1, 41a2)은 하나의 제2 부분(41b)을 공유할 수 있다.
상기 스페이서 패턴들(24)은 상기 복수의 제1 하부 정보 저장 전극들(40a)의 상기 제2 부분들(41b) 상에 배치될 수 있다. 상기 스페이서 패턴들(24)은 상기 복수의 제1 정보 저장 패턴들(48a)의 하부에 배치될 수 있으며, 상기 제2 절연 패턴들(27)의 측면의 일부 및 바닥면을 덮도록 배치될 수 있다. 상기 스페이서 패턴들(24)은 상기 제1 하부 정보 저장 전극들(40a) 보다 두꺼운 두께로 콘포멀하게 형성될 수 있으며, 가운데가 오목한 "U" 모양으로 형성될 수 있다. 상기 제2 절연 패턴들(27)은 상기 스페이서 패턴들(24)의 오목한 부분을 채우면서 상기 기판(3)의 표면(3S)과 수직한 방향(Z)으로 연장될 수 있다.
상기 제1 내지 제3 절연 패턴들(15, 27, 30)은 상기 스페이서 패턴들(24)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 내지 제3 절연 패턴들(15, 27, 30)은 실리콘 질화물로 형성될 수 있고, 상기 스페이서 패턴들(24)은 실리콘 산화물로 형성될 수 있다.
상기 캐핑 패턴들(54)은 상기 복수의 제1 정보 저장 패턴들(48a) 상에 배치될 수 있다. 상기 캐핑 패턴들(54)은 상기 제2 절연 패턴들(27)의 상부 측면들과 상기 제1 상부 정보 저장 전극들(45) 사이에 배치될 수 있다. 상기 캐핑 패턴들(54)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
일 예에서, 상기 복수의 제1 정보 저장 패턴들(48a)의 하부면들은 상기 제1 하부 정보 저장 전극들(40a) 및 상기 스페이서 패턴들(24)과 접촉할 수 있고, 상기 복수의 제1 정보 저장 패턴들(48a)의 상부면들은 상기 제1 상부 정보 저장 전극들(45) 및 상기 캐핑 패턴들(54)과 접촉할 수 있다.
일 예에서, 상기 복수의 제1 정보 저장 패턴들(48a) 중 어느 하나의 제1 정보 저장 패턴(48a)에서, 인접하는 어느 하나의 상기 제1 하부 정보 저장 전극(40a)과 접촉하는 제1 정보 저장 패턴(48a)의 면적은 인접하는 상기 스페이서 패턴(24)과 접촉하는 제1 정보 저장 패턴(48a)의 면적 보다 작을 수 있다. 이와 마찬가지로, 상기 복수의 제1 정보 저장 패턴들(48a) 중 어느 하나의 제1 정보 저장 패턴(48a)에서, 인접하는 어느 하나의 상기 제1 상부 정보 저장 전극(45)과 접촉하는 제1 정보 저장 패턴(48a)의 면적은 인접하는 상기 캐핑 패턴(54)과 접촉하는 제1 정보 저장 패턴(48a)의 면적 보다 작을 수 있다.
일 예에서, 상기 복수의 제1 정보 저장 패턴들(48a)은 상기 제1 상부 정보 저장 전극들(45)의 하부면과 접촉하면서 상기 제1 상부 정보 저장 전극들(45)의 측면의 일부를 덮도록 연장될 수 있다. 각각의 상기 복수의 제1 정보 저장 패턴들(48a)은 제1 부분(49a) 및 제2 부분(49b)을 포함할 수 있다. 상기 복수의 제1 정보 저장 패턴들(48a)에서, 상기 제1 부분들(49a)은 상기 제1 상부 정보 저장 전극들(45)의 측면들을 덮는 부분들일 수 있고, 상기 제2 부분들(49b)은 상기 제1 상부 저장 전극들(45)의 하부면과 접촉하며 상기 제1 상부 저장 전극들(45) 보다 낮은 레벨에 위치하는 부분들일 수 있다. 상기 복수의 제1 정보 저장 패턴들(48a)은 상기 제1 하부 정보 저장 전극들(40a)의 상기 제1 부분들(41a)과 접촉하며 상기 제1 하부 정보 저장 전극들(40a)의 상기 제2 부분(41b)과 중첩하도록 상기 제1 방향(X)의 플러스 방향(+X) 또는 마이너스 방향(-X)으로 연장될 수 있다. 예를 들어, 상기 제1 하부 정보 저장 전극들(40a) 중에서, 어느 하나의 제2 부분(41b)을 공유하는 한 쌍의 제1 부분들(41a1, 41a2)과 접촉하는 한 쌍의 제1 정보 저장 패턴들(48a) 중에서, 어느 하나의 제1 정보 저장 패턴(48a)은 어느 하나의 제1 부분(41a1)과 접촉하면서 상기 제1 방향(X)의 플러스 방향(+X)으로 연장될 수 있고, 다른 하나의 제1 정보 저장 패턴(48a)은 다른 하나의 제1 부분(41a2)과 접촉하면서 상기 제1 방향(X)의 마이너스 방향(-X)으로 연장될 수 있다. 상기 복수의 제1 정보 저장 패턴들(48a)에서 상기 제1 하부 정보 저장 전극들(40a)의 상기 제2 부분(41b)과 중첩하는 측면들은 단차질 수 있다.
상기 제1 메모리 영역(LS) 상에 복수의 제2 도전성 라인들(75)이 배치될 수 있다. 상기 복수의 제2 도전성 라인들(75) 사이에 제2 갭필 패턴들(78)이 배치될 수 있다.
상기 복수의 제2 도전성 라인들(75) 및 상기 제2 갭필 패턴들(78) 상에 제2 메모리 영역(US)이 배치될 수 있다. 상기 제2 메모리 영역(US)은 상기 제1 메모리 영역(LS)을 상기 기판(3)의 상기 표면(3S)과 수평한 방향으로 90도 회전되어 형성될 수 있다. 따라서, 상기 제2 메모리 영역(US)은 상기 제1 메모리 영역(LS)을 90도 회전시키어 형성될 수 있기 때문에, 상기 제1 메모리 영역(LS)을 구성하는 구성요소들과 일대일로 대응하며 90도 회전된 구성요소들을 포함할 수 있다. 예를 들어, 따라서, 상기 제2 메모리 영역(US)은 상기 제1 메모리 영역(LS)의 상기 복수의 제1 정보 저장 구조체들(51), 상기 복수의 제1 셀렉터 구조체들(69), 상기 층간 절연 패턴들(72), 상기 제1 절연 패턴들(15), 상기 제2 절연 패턴들(27), 상기 제3 절연 패턴들(30), 상기 스페이서 패턴들(24), 및 상기 캐핑 패턴들(54)과 일대일로 대응하며 90도 회전된 복수의 제2 정보 저장 구조체들(151), 복수의 제2 셀렉터 구조체들(169), 층간 절연 패턴들(172), 제1 절연 패턴들(115), 상기 제2 절연 패턴들(127), 제3 절연 패턴들(130), 스페이서 패턴들(124), 및 캐핑 패턴들(154)을 포함할 수 있다.
일 실시예에서, 상기 캐핑 패턴들(54)은 상기 제1 상부 정보 저장 전극들(45), 상기 제2 절연 패턴들(27) 및 상기 제3 절연 패턴들(30)과 접촉할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 캐핑 패턴들(54)은 상기 제1 상부 정보 저장 전극들(45), 상기 제2 절연 패턴들(27) 및 상기 제3 절연 패턴들(30)과 이격될 수 있다. 이와 같이, 상기 제1 상부 정보 저장 전극들(45), 상기 제2 절연 패턴들(27) 및 상기 제3 절연 패턴들(30)과 이격될 수 있는 캐핑 패턴들(54)에 대하여 도 5를 참조하여 설명하기로 한다. 도 5를 참조하여 설명하는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예는 도 4a를 참조하여 설명한 상기 캐핑 패턴들(54)을 위주로 하여 설명하고, 도 5를 참조하여 설명하면서 구체적으로 설명하지 않는 구성요소들은 도 4a에서 설명한 것과 동일한 구성요소들로 이해될 수 있다. 따라서, 도 5를 참조하여 설명하면서 별도의 설명이 없더라도 도 4a에서 설명된 구성요소들이 같이 참조되어 설명될 것이다. 도 5는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기 위한 단면도이다. 도 5는 도 3a 및 도 3b의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타내고 있다.
도 5를 참조하면, 상기 제1 메모리 영역(LS)은 상기 캐핑 패턴들(54)의 측면들을 둘러싸며 상기 캐핑 패턴들(54)을 상기 제1 상부 정보 저장 전극들(45), 상기 제2 절연 패턴들(27) 및 상기 제3 절연 패턴들(30)과 이격시킬 수 있는 제1 상부 스페이서들(36)을 포함할 수 있다. 상기 제1 상부 스페이서들(36)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 제2 메모리 영역(US)은 상기 제1 메모리 영역(LS)의 상기 제1 상부 스페이서들(136)에 대응하는 제2 상부 스페이서들(136)을 포함할 수 있다. 상기 제1 및 제2 상부 스페이서들(36, 136)은 상기 제1 및 제2 상부 정보 저장 전극들(45, 145)과 상기 제1 및 제2 정보 저장 패턴들(48a, 148a) 사이의 접촉 면적을 형성되도록 하는 역할을 할 수 있다. 따라서, 상변화 메모리 소자의 셀 산포 특성을 개선할 수 있다.
다시, 도 3a, 도 3b, 도 4a 및 도 4b를 참조하면, 상기 제1 셀렉터 구조체들(69)의 상기 제1 하부 셀렉터 전극들(60)은 상기 제1 상부 정보 저장 전극들(45) 및 상기 캐핑 패턴들(54)과 접촉할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 셀렉터 구조체들(69)의 상기 제1 하부 셀렉터 전극들(60)은 상기 제1 상부 정보 저장 전극들(45)과 접촉하면서 상기 캐핑 패턴들(54)과 이격될 수 있다. 이와 같은 변형 예에 대하여 도 6을 참조하여 설명하기로 한다. 도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기 위한 단면도이고, 도 3a 및 도 3b의 I-I'선 및 II-II'선을 따라 취해진 영역들을 나타내고 있다.
도 6을 참조하면, 상기 제1 메모리 영역(LS)은 상기 제1 하부 셀렉터 전극들(60)과 상기 캐핑 패턴들(54) 사이에 개재되어 상기 제1 하부 셀렉터 전극들(60)과 상기 캐핑 패턴들(54)을 이격시키는 제1 도전성 패턴들(57)을 포함할 수 있다. 상기 제1 도전성 패턴들(57)은 상기 제1 상부 정보 저장 전극들(45)의 상부 측면들과 접촉하면서 상기 제1 하부 셀렉터 전극들(60)의 하부면들과 접촉할 수 있다. 따라서, 상기 제1 도전성 패턴들(57)은 전기적으로 연결된 상기 제1 정보 저장 구조체들(51)과 상기 제1 셀렉터 구조체들(69) 사이의 전기적 저항을 낮출 수 있기 때문에, 반도체 소자의 전기적 특성을 향상시킬 수 있다. 상기 제1 메모리 영역(LS)과 마찬가지로, 상기 제2 메모리 영역(US)은 상기 제1 메모리 영역(LS)의 상기 제1 도전성 패턴들(57)에 대응하는 제2 도전성 패턴들(157)을 포함할 수 있다. 상기 제1 및 제2 도전성 패턴들(57, 157)은 텅스텐 등과 같은 금속 및/또는 TiN 등과 같은 금속 질화물로 형성될 수 있다.
다시, 도 3a, 도 3b, 도 4a 및 도 4b를 참조하면, 상기 제1 하부 정보 저장 전극들(40a)은 상기 스페이서 패턴들(24)의 상부면들과 공면(co-plannar)을 이루는 상부면들을 가질 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 하부 정보 저장 전극들(40a)은 상기 스페이서 패턴들(24)의 상부면들 보다 낮은 레벨에 배치되는 상부면들을 가질 수 있다. 이와 같이 상기 스페이서 패턴들(24)의 상부면들 보다 낮은 레벨에 배치되는 상부면들을 갖는 제1 하부 정보 저장 전극들(40a) 및 이러한 제1 하부 정보 저장 전극들(40a)과 접촉하면서 변형될 수 있는 제1 정보 저장 패턴들을 포함하는 반도체 소자에 대하여 도 7a 및 도 7b를 참조하여 설명하기로 한다. 도 7a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기 위하여 도 3a 및 도 3b의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 7b는 도 7a의 일부 구성요소를 나타낸 사시도이다.
도 7a 및 도 7b를 참조하면, 상기 제1 메모리 영역(LS)은 상기 스페이서 패턴들(24)의 상부면들 보다 낮은 레벨에 배치되는 상부면들을 갖는 제1 하부 정보 저장 전극들(40a) 및 이러한 제1 하부 정보 저장 전극들(40a)과 접촉하는 부분들(49c)을 갖는 제1 정보 저장 패턴들(48b)을 포함할 수 있다.
상기 제1 정보 저장 패턴들(48b)은 도 3a, 도 3b, 도 4a 및 도 4b에서 설명한 것과 동일한 상기 제1 부분들(49a) 및 상기 제2 부분들(49b)과 함께, 상기 제2 부분들(49b)의 일부분들로부터 아래 방향으로 연장되며 상기 제1 하부 정보 저장 전극들(40a)과 접촉하는 제3 부분들(49c)을 포함할 수 있다. 상기 제1 정보 저장 패턴들(49b)에서, 각각의 상기 제3 부분들(49c)은 각각의 상기 제1 및 제2 부분들(49a, 49b) 보다 작은 폭을 가질 수 있다. 상기 제1 정보 저장 패턴들(48b)의 상기 제3 부분들(49c)은 상기 스페이서 패턴들(24)과 상기 제1 절연 패턴들(15) 사이에 배치될 수 있다.
상기 제2 메모리 영역(US)은 상기 제1 메모리 영역(LS) 내의 상기 제1 하부 정보 저장 전극들(40a), 상기 스페이서 패턴들(24) 및 상기 제1 정보 저장 패턴들(48b)에 각각 대응하며 90도 회전된 제2 하부 정보 저장 전극들(140a), 스페이서 패턴들(124) 및 제2 정보 저장 패턴들(148b)을 포함할 수 있다.
다시, 도 3a, 도 3b, 도 4a 및 도 4b를 참조하면, 상기 제1 하부 정보 저장 전극들(40a)은 상기 스페이서 패턴들(24)의 상부면들과 공면(co-plannar)을 이루는 상부면들을 가질 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 스페이서 패턴들(24)은 상기 제1 하부 정보 저장 패턴들(40a)의 상부면들 보다 낮은 레벨에 배치되는 상부면들을 가질 수 있다. 이와 같이 상기 제1 하부 정보 저장 전극들(40a)의 상부면들 보다 낮은 레벨에 배치되는 상부면들을 갖는 스페이서 패턴들(24), 및 이러한 제1 하부 정보 저장 전극들(40a) 및 상기 스페이서 패턴들(24)과 접촉하면서 변형될 수 있는 제1 정보 저장 패턴들을 포함하는 반도체 소자의 예시적인 예에 대하여 도 8a 및 도 8b를 참조하여 설명하기로 한다. 도 8a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기 위하여 도 3a 및 도 3b의 I-I'선 및 II-II'선을 따라 취해진 영역들을 나타낸 단면도이고, 도 8b는 도 8a의 일부 구성요소를 나타낸 사시도이다.
도 8a 및 도 8b를 참조하면, 상기 제1 메모리 영역(LS)은 상기 제1 하부 정보 저장 전극들(40a)의 상부면들 보다 낮은 레벨에 배치되는 상부면들을 갖는 스페이서 패턴들(24), 및 이러한 제1 하부 정보 저장 전극들(40a) 및 상기 스페이서 패턴들(24)과 접촉하는 부분들(49c')을 갖는 제1 정보 저장 패턴들(48c)을 포함할 수 있다.
상기 제1 정보 저장 패턴들(48c)은 도 3a, 도 3b, 도 4a 및 도 4b에서 설명한 것과 동일한 상기 제1 부분들(49a) 및 상기 제2 부분들(49b)과 함께, 상기 제2 부분들(49b)의 일부분들로부터 아래 방향으로 연장되며 상기 제1 하부 정보 저장 전극들(40a)의 측면들 및 상기 스페이서 패턴들(24)의 상부면들과 접촉하는 제3 부분들(49c')을 포함할 수 있다. 상기 제1 정보 저장 패턴들(48c)의 상기 제3 부분들(49c')은 상기 제1 하부 정보 저장 전극들(40a)과 상기 제1 절연 패턴들(15) 사이에 배치될 수 있다.
상기 제2 메모리 영역(US)은 상기 제1 메모리 영역(LS) 내의 상기 제1 하부 정보 저장 전극들(40a), 상기 스페이서 패턴들(24) 및 상기 제1 정보 저장 패턴들(48c)에 각각 대응하며 90도 회전된 제2 하부 정보 저장 전극들(140a), 스페이서 패턴들(124) 및 제2 정보 저장 패턴들(148c)을 포함할 수 있다.
다시, 도 3a, 도 3b, 도 4a 및 도 4b를 참조하면, 상기 제1 하부 정보 저장 전극들(40a), 상기 제1 정보 저장 패턴들(48a) 및 상기 제1 상부 정보 저장 전극들(45)은 수직 정렬되는 측면들(40S, 48S, 45S)을 가질 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 하부 정보 저장 전극들(40a) 및 상기 제1 상부 정보 저장 전극들(45)의 측면들과 수직 정렬되지 않는 측면들을 갖는 제1 정보 저장 패턴들을 포함하는 반도체 소자의 예시적인 예에 대하여 도 9a 및 도 9b를 참조하여 설명하기로 한다. 도 9a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기 위하여 도 3a 및 도 3b의 I-I'선 및 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 9b는 도 9a의 일부 구성요소를 나타낸 사시도이다.
도 9a 및 도 9b를 참조하면, 상기 제1 메모리 영역(LS)은 상기 제1 하부 정보 저장 전극들(40a) 및 상기 제1 상부 정보 저장 전극들(45)의 측면들과 수직 정렬되지 않는 측면들을 갖는 제1 정보 저장 패턴들(48d)을 포함할 수 있다. 상기 제1 하부 정보 저장 전극들(40a) 및 상기 제1 상부 정보 저장 전극들(45)은 수직 정렬되는 측면들을 가질 수 있다.
상기 제1 정보 저장 패턴들(48d)은 상기 제1 하부 정보 저장 전극들(40a)의 상부면들 및 상기 제1 하부 정보 저장 전극들(40a)의 상부 측면들을 덮으면서 접촉할 수 있다. 또한, 상기 제1 정보 저장 패턴들(48d)은 상기 제1 상부 정보 저장 전극들(45)의 하부면들 및 상기 제1 상부 정보 저장 전극들(45)의 하부 측면들을 덮으면서 접촉할 수 있다. 따라서, 상기 제1 정보 저장 패턴들(48d)의 측면들은 상기 제1 하부 정보 저장 전극들(40a) 및 상기 제1 상부 정보 저장 전극들(45)의 측면들과 수직정렬되지 않을 수 있다.
상기 제2 메모리 영역(US)은 상기 제1 메모리 영역(LS) 내의 상기 제1 하부 정보 저장 전극들(40a), 상기 스페이서 패턴들(24) 및 상기 제1 정보 저장 패턴들(48d)에 각각 대응하며 90도 회전된 제2 하부 정보 저장 전극들(140a), 스페이서 패턴들(124) 및 제2 정보 저장 패턴들(148d)을 포함할 수 있다.
도 2를 참조하여 설명한 바와 같이, 상기 제1 하부 정보 저장 전극들(40a) 중에서, 어느 하나의 제1 도전성 라인(9) 상에 배치되며 서로 마주보는 한 쌍의 제1 하부 정보 저장 전극은 서로 마주보는 한 쌍의 제1 부분들(41a1, 41a2) 및 상기 한 쌍의 제1 부분들(41a1, 41a2)과 공유되는 제2 부분(41b)을 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 하부 정보 저장 전극들(40a) 중에서, 어느 하나의 제1 도전성 라인(9) 상에 배치되며 서로 마주보는 한 쌍의 제1 하부 정보 저장 전극은 서로 마주보는 한 쌍의 제1 부분들(41a1, 41a2) 및 상기 한 쌍의 제1 부분들(41a1, 41a2)의 하부로부터 서로를 향하도록 연장되며 서로 이격된 제2 부분들을 포함할 수 있다. 이와 같이 서로 이격된 제2 부분들을 갖는 제1 하부 정보 저장 전극들을 포함하는 반도체 소자의 예시적인 예에 대하여 도 10을 참조하여 설명하기로 한다. 도 10은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위한 사시도이다.
도 10을 참조하면, 상기 제1 메모리 영역(LS)은 서로 마주보는 한 쌍의 제1 부분들(41a1, 41a2) 및 상기 한 쌍의 제1 부분들(41a1, 41a2)의 하부로부터 서로를 향하도록 연장되며 서로 이격된 제2 부분들(41b)을 포함하는 제1 하부 정보 저장 전극들(40b)을 포함할 수 있다. 상기 제2 메모리 영역(US)은 상기 제1 메모리 영역(LS) 내의 상기 제1 하부 정보 저장 전극들(40b)에 대응하며 90도 회전된 제2 하부 정보 저장 전극들(140b)을 포함할 수 있다.
이와 같은 상기 제1 하부 정보 저장 전극들(140a) 및 상기 제2 하부 정보 저장 전극들(140b)을 포함하는 반도체 소자의 예시적인 예에 대하여 도 11a 및 도 11b를참조하여 설명하기로 한다. 도 11a는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기 위하여 도 3a 및 도 3b의 I-I'선 및 II-II'선을 따라 취해진 영역들을 나타낸 단면도이고, 도 11b는 도 11a의 일부 구성요소를 나타낸 사시도이다. 도 11a 및 도 11b에서, 도 4a 및 도 4b를 참조하여 설명한 반도체 소자로부터 변형된 부분만을 설명하기로 한다.
도 11a 및 도 11b를 참조하면, 상기 제1 메모리 영역(LS)은 도 10에서 설명한 바와 같은 상기 제1 하부 정보 저장 전극들(40b)을 포함할 수 있다. 상기 제1 메모리 영역(LS)은 상기 제1 하부 정보 저장 전극들(40b)의 상기 제2 부분들(41b)과 상기 제1 정보 저장 패턴들(48a) 사이에 배치되는 스페이서 패턴들(24a) 및 상기 제1 하부 정보 저장 전극들(40b)의 상기 제2 부분들(41b) 사이에 배치되며 상기 기판(3)의 표면과 수직한 방향으로 연장되는 제2 절연 패턴들(27a)을 포함할 수 있다.
다음으로, 도 12를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기로 한다. 도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기 위한 개략적인 사시도이다.
도 12를 참조하면, 도 2에서 설명한 것과 동일하게, 상기 기판(3) 상의 상기 베이스 절연 층(6) 상에 상기 복수의 제1 도전성 라인들(9), 상기 복수의 제2 도전성 라인들(75), 및 상기 복수의 제3 도전성 라인들(175)이 배치될 수 있다. 상기 제1 및 제2 도전성 라인들(9, 75) 사이의 제1 메모리 영역(LS)이 배치될 수 있고, 상기 제2 및 제3 도전성 라인들(75, 75) 사이에 제2 메모리 영역(US)이 배치될 수 있다.
상기 제1 메모리 영역(LS)은 복수의 제1 정보 저장 구조체들(251) 및 복수의 제1 셀렉터 구조체들(69)을 포함할 수 있다. 각각의 상기 복수의 제1 정보 저장 구조체들(251)은 각각의 상기 복수의 제1 셀렉터 구조체들(69)과 직렬 연결될 수 있다. 각각의 상기 복수의 제1 정보 저장 구조체들(251)은 상기 기판(3)의 표면(3S)과 수직한 방향(Z)으로 차례로 배열되는 제1 하부 정보 저장 전극(240), 제1 정보 저장 패턴(248) 및 제1 상부 정보 저장 전극(245)을 포함할 수 있다. 상기 제1 하부 정보 저장 전극들(240)은 상기 기판(3)의 표면(3S)과 수직한 제1 부분들(241a) 및 서로 인접하는 상기 제1 부분들(241a)의 하부들을 연결하며 상기 기판(3)의 표면(3S)과 평행한 제2 부분들(241b)을 포함할 수 있다. 예를 들어, 상기 제1 하부 정보 저장 전극들(240)은 서로 인접하며 마주보는 한 쌍의 제1 부분들(241a1, 241a2) 및 상기 한 쌍의 제1 부분들(241a1, 241a2)의 하부를 연결하는 하나의 제2 부분(241b)을 포함할 수 있다. 상기 제1 하부 정보 저장 전극들(240)의 상기 제1 부분들(241a)은 상기 제1 상부 정보 저장 전극들(245)과 수직 정렬되는 측면들을 가질 수 있다.
상기 제1 정보 저장 패턴들(248) 중에서, 상기 한 쌍의 제1 부분들(241a1, 241a2) 상에 형성되는 한 쌍의 제1 정보 저장 패턴들은 상기 한 쌍의 제1 부분들(241a1, 241a2)과 접촉하는 부분들로부터 서로 멀어지는 방향으로 연장될 수 있다. 상기 제1 정보 저장 패턴들(248) 중에서, 하나의 제2 부분(241b)을 공유하는 한 쌍의 제1 부분들(241a1, 241a2) 상에 형성되는 제1 정보 저장 패턴들 중 어느 하나의 제1 정보 저장 패턴은 상기 제1 방향(X)의 마이너스 방향(-X)으로 연장될 수 있고, 다른 하나의 제1 정보 저장 패턴은 상기 제1 방향(X)의 플러스 방향(+X)으로 연장될수 있다.
상기 제1 정보 저장 패턴들(248)의 각각은 어느 한쪽의 측면에서 함몰된 영역(248r)을 가질 수 있다. 예를 들어, 상기 제1 정보 저장 패턴들(248) 중에서, 하나의 제2 부분(241b)을 공유하는 한 쌍의 제1 부분들(241a1, 241a2) 상에 형성되는 한 쌍의 제1 정보 저장 패턴들(248) 중 어느 하나는 "⊃" 모양일 수 있고, 다른 하나는 "⊂" 모양일 수 있다. 따라서, 상기 제1 정보 저장 패턴들(248)은 상기 제1 방향(X)의 어느 한 방향에서, 서로 인접하는 한 쌍의 제1 정보 저장 패턴들(248)은 서로 마주보는 수직한 측면들을 갖거나, 또는 서로 마주보며 가운데 부분이 함물된 측면들을 가질 수 있다.
각각의 상기 복수의 제1 셀렉터 구조체들(69)은 도 2에서 설명한 것과 동일한 상기 제1 하부 셀렉터 전극(60), 상기 제1 셀렉터 패턴(63) 및 상기 제1 상부 셀렉터 전극(66)을 포함할 수 있다. 상기 복수의 제1 셀렉터 구조체들(69)은 상기 제1 정보 저장 패턴들(251)과 중첩할 수 있다.
상기 제2 메모리 영역(US)은, 도 2에서 설명한 상기 제2 메모리 영역(US)과 마찬가지로, 상기 제1 메모리 영역(LS)을 상기 기판(3)의 상기 표면(3S)과 수평한 방향으로 90도 회전시키어 형성될 수 있다. 따라서, 상기 제2 메모리 영역(US)은 상기 제1 메모리 영역(LS)의 상기 제1 정보 저장 구조체들(251) 및 상기 제1 셀렉터 구조체들(69)에 각각 대응하며 90도 회전된 제2 정보 저장 구조체들(351) 및 제2 셀렉터 구조체들(69)를 포함할 수 있다. 또한, 각각의 상기 제2 정보 저장 구조체들(351)은 상기 제1 하부 정보 저장 전극(240), 상기 제1 정보 저장 패턴(248) 및 상기 제1 상부 정보 저장 전극(245)에 각각 대응하며 90도 회전된 제2 하부 정보 저장 전극(340), 제2 정보 저장 패턴(348) 및 제2 상부 정보 저장 전극(345)을 포함할 수 있고, 각각의 상기 제2 셀렉터 구조체들(169)은 도 2에서 설명한 것과 동일한 상기 제2 하부 셀렉터 전극(160), 상기 제2 하부 셀렉터 패턴(163) 및 상기 제2 상부 셀렉터 전극(166)을 포함할 수 있다.
다음으로, 도 13a-13b, 및 도 14를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기로 한다. 도 13a 및 도 13b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기 위한 평면도들이고, 도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형 예를 설명하기 위하여 도 13a 및 도 13b의 III-III'선 및 IV-IV'선을 따라 취해진 영역들을 나타낸 단면도이다.
도 13a, 도 13b 및 도 14를 참조하면, 도 3a에서와 마찬가지로, 상기 기판(3) 상의 상기 베이스 절연 층(6) 상에 상기 복수의 제1 도전성 라인들(9)이 배치될 수 있고, 상기 복수의 제1 도전성 라인들(9) 사이를 채우는 제1 갭필 패턴들(12)이 배치될 수 있다. 상기 복수의 제1 도전성 라인들(9) 및 상기 제1 갭필 패턴들(12) 상에 제1 메모리 영역(LS)이 배치될 수 있다.
상기 제1 메모리 영역(LS)은 복수의 제1 정보 저장 구조체들(251), 복수의 제1 셀렉터 구조체들(69), 제1 절연 패턴들(212), 제2 절연 패턴들(224), 제3 절연 패턴들(233), 제4 절연 패턴들(254), 상부 스페이서들(227), 및 층간 절연 패턴들(72)을 포함할 수 있다.
각각의 상기 복수의 제1 정보 저장 구조체들(251)은 도 12에서 설명한 것과 동일한 상기 제1 하부 정보 저장 전극(240), 상기 제1 정보 저장 패턴(248) 및 상기 제1 상부 정보 저장 전극(245)을 포함할 수 있다. 상기 복수의 제1 셀렉터 구조체들(69)은 도 12에서 설명한 것과 동일한 상기 제1 하부 셀렉터 전극(60), 상기 제1 셀렉터 패턴(63) 및 상기 제1 상부 셀렉터 전극(66)을 포함할 수 있다. 상기 복수의 제1 셀렉터 구조체들(69)은 상기 층간 절연 패턴들(72)에 의해 둘러싸일 수 있다.
상기 제1 하부 정보 저장 전극들(240)은 도 12에서 설명한 것과 같은 상기 제1 부분들(241a1, 241a2) 및 상기 제2 부분들(241b)을 포함할 수 있다.
상기 제1 절연 패턴들(212)은 상기 제1 도전성 라인들(9) 상에 배치되며 상기 제1 하부 정보 저장 전극들(240) 사이에 배치될 수 있다. 상기 제2 절연 패턴들(224)은 상기 제1 하부 정보 저장 전극들(240)의 상기 제2 부분들(241b) 상에 배치되며 상부로 연장되어 상기 제1 정보 저장 패턴들(248) 사이 및 상기 제1 상부 정보 저장 전극들(245) 사이에 배치될 수 있다. 상기 상부 스페이서들(227)은 상기 제1 정보 저장 패턴들(248) 상에 배치될 수 있다. 상기 제3 절연 패턴들(233)은 상기 제1 갭필 패턴들(12) 상에 배치될 수 있다. 상기 제4 절연 패턴들(254)은 상기 제1 절연 패턴들(212) 상에 배치되며 상기 제1 정보 저장 패턴들(248) 사이 및 상기 상부 스페이서들(227) 사이에 배치될 수 있다.
상기 제1 메모리 영역(LS) 상에 복수의 제2 도전성 라인들(75) 및 상기 복수의 제2 도전성 라인들(75) 사이를 채우는 제2 갭필 패턴들(78)이 배치될 수 있다. 상기 복수의 제2 도전성 라인들(75) 및 상기 제2 갭필 패턴들(78) 상에 제2 메모리 영역(US)이 배치될 수 있고, 상기 제2 메모리 영역(US) 상에 복수의 제3 도전성 라인들(175)이 배치될 수 있다.
앞의 실시예들에서 설명한 것과 마찬가지로, 상기 제2 메모리 영역(US)은 상기 제1 메모리 영역(LS)을 상기 기판(3)의 상기 표면(3S)과 수평한 방향으로 90도 회전되어 형성될 수 있다. 따라서, 상기 제2 메모리 영역(US)은 상기 제1 메모리 영역(LS)의 상기 복수의 제1 정보 저장 구조체들(251), 상기 복수의 제1 셀렉터 구조체들(69), 상기 제1 절연 패턴들(212), 상기 제2 절연 패턴들(224), 상기 제3 절연 패턴들(233), 상기 제4 절연 패턴들(254), 상기 상부 스페이서들(227), 및 상기 층간 절연 패턴들(72)에 일대일로 대응하는 복수의 제2 정보 저장 구조체들(351), 복수의 제2 셀렉터 구조체들(169), 제1 절연 패턴들(312), 제2 절연 패턴들(324), 제3 절연 패턴들(333), 제4 절연 패턴들(354), 상부 스페이서들(327), 및 층간 절연 패턴들(172)을 포함할 수 있다. 각각의 상기 복수의 제2 정보 저장 구조체들(351)은 도 12에서 설명한 것과 동일한 상기 제2 하부 정보 저장 전극(340), 상기 제2 정보 저장 패턴(348) 및 상기 제2 상부 정보 저장 전극(345)을 포함할 수 있다. 상기 제2 하부 정보 저장 전극(340)은 상기 제1 하부 정보 저장 전극(240)의 상기 제1 부분들(241a1, 241a2)에 대응하며 90도 회전된 제1 부분들(341a1, 341a2)을 포함할 수 있다.
상기 제1 정보 저장 패턴들(248)은 평평한 하부면 및 평평한 상부면을 가질 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고 상기 제1 정보 저장 패턴들(248)은 다양하게 변형될 수 있다. 이와 같이 상기 제1 정보 저장 패턴들(248)의 다양한 변형 예들에 대하여 도 15, 도 16 및 도 17을 각각 참조하여 설명하기로 한다. 이하에서, 각각의 도 15, 도 16 및 도 17은 상기 제1 정보 저장 패턴들(248) 중에서 어느 하나의 제1 정보 저장 패턴을 위주로 하여 설명하기로 한다.
우선, 도 15를 참조하면, 상기 제1 메모리 영역(LS)의 변형된 제1 정보 저장 패턴(248a)은 하부면의 일부로부터 하부로 연장되어 상기 제1 하부 정보 저장 전극(240)의 상부면과 접촉하는 하부 연장 부분 및 상부면의 일부로부터 상부로 연장되어 상기 제1 상부 정보 저장 전극(245)의 하부면과 접촉하는 상부 연장 부분을 포함할 수 있다. 이와 같은 상기 제1 정보 저장 패턴(248a)의 하부 연장 부분 및 상기 상부 연장 부분은 상기 제1 하부 정보 저장 전극(240) 및 상기 제1 상부 정보 저장 전극(245)의 폭과 실질적으로 동일할 수 있다. 상기 제2 메모리 영역(US)은 상기 제1 정보 저장 패턴(248a)에 대응하는 제2 정보 저장 패턴(348a)을 포함할 수 있다.
다음으로, 도 16을 참조하면, 상기 제1 메모리 영역(LS)의 변형된 제1 정보 저장 패턴(248b)은 하부면의 일부로부터 하부로 연장되어 상기 제1 하부 정보 저장 전극(240)의 어느 한 측면과 접촉하는 연장 부분 및 상부면의 일부로부터 상부로 연장되어 상기 제1 상부 정보 저장 전극(245)의 어느 한 측면과 접촉하는 연장 부분을 포함할 수 있다. 상기 제2 메모리 영역(US)은 상기 제1 정보 저장 패턴(248b)에 대응하는 제2 정보 저장 패턴(348b)을 포함할 수 있다.
다음으로, 도 17을 참조하면, 상기 제1 메모리 영역(LS)의 변형된 제1 정보 저장 패턴(248c)은 상기 제1 하부 정보 저장 전극(240)의 상부면 및 상부 측면들을 감싸면서 접촉하고, 상기 제1 상부 정보 저장 전극(245)의 하부면 및 하부 측면들을 감싸면서 접촉할 수 있다. 상기 제2 메모리 영역(US)은 상기 제1 정보 저장 패턴(248c)에 대응하는 제2 정보 저장 패턴(348c)을 포함할 수 있다.
다시, 도 2를 참조하면, 상기 제1 상부 정보 저장 전극들(45)은 상기 제1 하부 정보 저장 전극들(40a)의 상기 제1 부분들(41a)과 수직 정렬될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 제1 하부 정보 저장 전극들(40a)의 상기 제1 부분들(41a)과 수직 정렬되지 않는 제1 상부 정보 저장 전극들에 대하여 도 18을 참조하여 설명하기로 한다. 도 18은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 변형예를 설명하기 위한 사시도이다.
도 18을 참조하면, 상기 제1 하부 정보 저장 전극들(40a)의 상기 제1 부분들(41a)과 수직 정렬되지 않도록 변형된 제1 상부 정보 저장 전극들(445)이 제공될 수 있다. 이러한 제1 상부 정보 저장 전극들(445)은 상기 제1 정보 저장 패턴들(48) 상에 배치되면서 상기 제1 하부 정보 저장 전극들(40a)의 상기 제1 부분들(41a)과 중첩하지 않을 수 있다. 상기 제2 메모리 영역(US)은 상기 제1 상부 정보 저장 전극들(445)에 대응하는 제2 상부 정보 저장 전극들(545)을 포함할 수 있다.
다음으로, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법의 예들에 대하여 설명하기로 한다. 도 19, 도 20a, 도 21, 도 22, 도 23, 도 24a, 및 도 25 내지 도 30은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이고, 도 20b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예를 설명하기 위한 단면도이고, 도 24b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예를 설명하기 위한 부분 확대도이다. 도 19, 도 20a, 도 20b, 도 21, 도 22, 도 23, 도 24a 및 도 25 내지 도 30은 도 3a 및 도 3b의 I-I'선 및 II-II'선을 따라 취해진 영역들을 나타낸 단면도들이다.
우선, 도 19, 도 20a, 도 21, 도 22, 도 23, 도 24a, 및 도 25 내지 도 30를 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 설명하기로 한다.
도 3a, 도 3b 및 도 19를 참조하면, 기판(3) 상에 베이스 절연 층(6)을 형성할 수 있다. 상기 기판(3)은 반도체 기판일 수 있다. 상기 베이스 절연 층(6)은 실리콘 산화물로 형성될 수 있다. 상기 베이스 절연 층(6) 상에 제1 도전성 라인들(9)을 형성할 수 있다. 상기 제1 도전성 라인들(9) 사이를 채우는 제1 갭필 패턴들(12)을 형성할 수 있다. 상기 제1 갭핑 패턴들(12)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 상기 제1 도전성 라인들(9) 및 상기 제1 갭필 층들(12) 상에 라인 모양의 개구부(15a)를 갖는 제1 절연 패턴(15)을 형성할 수 있다. 상기 제1 절연 패턴(15)의 상기 개구부(15a)는 상기 제1 도전성 라인들(9)과 수직한 방향으로 연장되는 라인 모양일 수 있다.
도 3a, 도 3b 및 도 20a를 참조하면, 상기 제1 절연 패턴(15)의 상기 개구부(도 19의 15a)를 채우는 정보 저장 전극 층(18), 스페이서(24) 및 제2 절연 패턴(27)을 형성할 수 있다.
상기 정보 저장 전극 층(18), 상기 스페이서(24) 및 상기 제2 절연 패턴(27)을 형성하는 것은 상기 제1 절연 패턴(15)을 갖는 기판(3) 상에 도전성 물질 층을 콘포멀하게 형성하고, 상기 도전성 물질 층 상에 스페이서 물질 층을 콘포멀하게 형성하고, 상기 스페이서 물질 층 상에 상기 제1 절연 패턴(15)의 상기 개구부(도 19의 15a)의 나머지 부분을 채우는 절연 층을 형성하고, 상기 제1 절연 패턴(15)이 노출될 때까지 평탄화 공정을 진행하는 것을 포함할 수 있다. 상기 도전성 물질 층은 평탄화되어 상기 정보 저장 전극 층(18)으로 형성될 수 있고, 상기 스페이서 물질 층은 평탄화되어 상기 스페이서(24)로 형성될 수 있고, 상기 절연 층은 평탄화되어 상기 제2 절연 패턴(27)으로 형성될 수 있다. 따라서, 상기 스페이서(24)는 상기 제2 절연 패턴(27)의 측면 및 바닥면을 감싸는 모양으로 형성될 수 있고, 상기 정보 저장 전극 층(18)은 상기 스페이서(24)의 외측을 감싸는 모양으로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 20b에서와 같이, 상기 제1 절연 패턴(15)을 갖는 기판(3) 상에 도전성 물질 층을 콘포멀하게 형성하고, 상기 도전성 물질 층 상에 스페이서 물질 층을 콘포멀하게 형성하고, 상기 제1 도전성 라인(9)이 노출될 때까지 상기 스페이서 물질 층 및 상기 도전성 물질 층을 이방성 식각하고, 이어서, 상기 제1 절연 패턴(15)의 상기 개구부(도 19의 15a)의 나머지 부분을 채우는 절연 층을 형성하고, 상기 제1 절연 패턴(15)이 노출될 때까지 상기 절연 층을 평탄화할 수 있다. 도 20b에서와 같이 형성된 결과물은 도 11a에서 설명한 변형된 반도체 소자를 형성하는데 이용될 수 있다. 이하에서는 도 20b에서와 같이 형성된 결과물 대신에 도 20a에서와 같이 형성된 결과물을 가지고 반도체 소자의 형성 방법을 설명하기로 한다.
도 3a, 도 3b 및 도 21을 참조하면, 패터닝 공정을 진행하여 상기 제1 갭필 패턴들(12)을 노출시키는 개구부들(28)을 형성할 수 있다.
도 3a, 도 3b 및 도 22를 참조하면, 상기 개구부들(도 21의 28)을 채우는 제3 절연 패턴들(30)을 형성할 수 있다.
도 3a, 도 3b 및 도 23을 참조하면, 상기 스페이서(24)를 부분식각하여 홀들(33)을 형성할 수 있다.
도 3a, 도 3b 및 도 24a를 참조하면, 상기 홀들(도 23의 33)의 크기를 확장하는 식각 공정을 진행하여 확장된 홀들(33a)을 형성할 수 있다. 상기 홀들(도 23의 33)의 크기를 확장하는 식각 공정은 상기 제2 및 제3 절연 패턴들(27, 30)을 선택적으로 등방성 식각하는 공정일 수 있다. 이어서, 상기 확장된 홀들(33a)의 측면들 상에 제1 상부 스페이서들(36)을 형성할 수 있다.
일 예에서, 상기 제1 상부 스페이서들(36)은 상기 스페이서들(24)을 노출시키도록 형성될 수 있다.
일 예에서, 상기 제1 상부 스페이서들(36)은, 도 24b에서와 같이, 상기 스페이서들(24)을 노출시키면서, 상기 스페이서들(24)과 접촉하고 있는 상기 제3 절연 패턴들(27)의 부분들의 일부를 노출시키도록 형성될 수 있다.
도 3a, 도 3b 및 도 25를 참조하면, 상기 스페이서들(24)을 선택적으로 식각하여 스페이서 패턴들(24)로 형성할 수 있다. 따라서, 상기 스페이서 패턴들(24)이 형성되면서 상기 확장된 홀들(33a)에 의해 상기 정보 저장 전극 층(18)의 측면의 일부가 노출될 수 있다.
도 3a, 도 3b 및 도 26을 참조하면, 상기 확장된 홀들(33a)에 의해 노출된 상기 정보 저장 전극 층(도 25의 18)의 부분들을 선택적으로 제거할 수 있다. 따라서, 상기 정보 저장 전극 층(도 25의 18)은 상/하로 분리되어 제1 하부 정보 저장 전극들(40) 및 제1 상부 정보 저장 전극들(45)로 형성될 수 있다.
도 3a, 도 3b 및 도 27을 참조하면, 일 예에서, 상기 상부 스페이서들(36)을 제거할 수 있다. 이어서, 상기 확장된 홀들(도 26의 33a)을 부분적으로 채우는 제1 정보 저장 패턴들(48a)을 형성할 수 있다. 상기 제1 정보 저장 패턴들(48a)은 상기 제1 하부 정보 저장 전극들(40)의 상부 부분들과 접촉하면서 상기 제1 상부 정보 저장 전극들(45)의 하부 부분들과 접촉할 수 있다.
다른 예에서, 도 5에서 설명한 것과 같은 변형된 반도체 소자를 형성하기 위하여, 상기 상부 스페이서들(36)을 제거하는 공정을 생략한 후에 상기 확장된 홀들(도 26의 33a)을 부분적으로 채우는 제1 정보 저장 패턴들(48a)을 형성할 수도 있다.
도 3a, 도 3b 및 도 28을 참조하면, 상기 제1 정보 저장 패턴들(48a) 상에 상기 확장된 홀들(도 26의 33a)의 나머지 부분들을 채우는 캐핑 패턴들(54)을 형성할 수 있다. 상기 캐핑 패턴들(54)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성할 수 있다.
다른 예에서, 도 6에서 설명한 것과 같은 변형된 반도체 소자를 형성하기 위하여, 상기 캐핑 패턴들(54)을 부분 식각한 후에, 상기 확장된 홀들(도 26의 33a)의 나머지 부분들을 채우는 도전성 패턴들(도 6의 57)을 형성하는 것을 더 포함할 수 있다.
도 3a, 도 3b 및 도 29를 참조하면, 상기 캐핑 패턴들(54)을 갖는 기판 상에 제1 셀렉터 구조체들(69)을 형성하고, 상기 제1 셀렉터 구조체들(69)의 측면들을 둘러싸는 층간 절연 패턴들(72)을 형성할 수 있다. 각각의 상기 제1 셀렉터 구조체들(69)은 차례로 적층된 제1 하부 셀렉터 전극(60), 제1 셀렉터 패턴(63) 및 제1 상부 셀렉터 전극(66)을 포함할 수 있다.
도 3a, 도 3b 및 도 30을 참조하면, 상기 제1 셀렉터 구조체들(69) 및 상기 층간 절연 패턴들(72) 상에 제2 도전성 라인들(75)을 형성하고, 상기 제2 도전성 라인들(75) 사이를 채우는 제2 갭필 패턴들(78)을 형성할 수 있다.
다시, 도 3a, 도 3b, 도 4a 및 도 4b를 참조하면, 상기 제2 도전성 라인들(75) 및 상기 제2 갭필 패턴들(78)을 갖는 기판을 수평 방향으로 90도 회전 시킨 후에, 도 19, 도 20a, 도 21, 도 22, 도 23, 도 24a, 및 도 25 내지 도 30을 참조하여 설명한 반도체 공정들을 반복 진행할 수 있다. 따라서, 도 3a, 도 3b, 도 4a 및 도 4b를 참조하여 설명한 반도체 소자를 형성할 수 있다.
다음으로, 도 31 내지 도 43을 참조하여 도 13a, 도 13b 및 도 14를 참조하여 설명한 반도체 소자의 형성 방법을 설명하기로 한다. 도 31 내지 도 43은 도 13a 및 도 13b의 III-III'선 및 IV-IV'선을 따라 취해진 영역들을 나타낸 단면도들이다.
도 13a, 도 13b 및 도 31을 참조하면, 도 19에서 설명한 것과 동일하게, 상기 기판(3) 상의 상기 베이스 절연 층(6) 상에 상기 제1 도전성 라인들(9) 및 상기 제1 갭필 패턴들(12)을 형성할 수 있다.
상기 제1 도전성 라인들(9) 및 상기 제1 갭필 패턴들(12) 상에 차례로 적층된 제1 절연 패턴들(212) 및 제1 희생 패턴들(214)을 형성할 수 있다. 상기 제1 절연 패턴들(212) 및 상기 제1 희생 패턴들(214)을 형성하는 것은 상기 제1 도전성 라인들(9) 및 상기 제1 갭필 패턴들(12) 상에 절연 층 및 희생 층을 차례로 형성하고, 상기 절연 층 및 상기 희생 층을 패터닝하여 상기 제1 절연 패턴들(212) 및 상기 제1 희생 패턴들(214)을 형성하면서 상기 제1 도전성 라인들(9)을 노출시키는 개구부들(215)을 형성하는 것을 포함할 수 있다. 상기 제1 절연 패턴들(212)은 실리콘 질화물로 형성될 수 있고, 상기 제1 희생 패턴들(214)은 실리콘 산화물로 형성될 수 있다.
도 13a, 도 13b 및 도 32를 참조하면, 상기 개구부들(도 31의 215)의 내벽을 콘포멀하게 덮는 정보 저장 전극 층들(218)을 형성할 수 있다. 상기 정보 저장 전극 층들(218) 상에 상기 개구부들(도 31의 215)을 채우는 제2 절연 패턴들(224)을 형성할 수 있다.
도 13a, 도 13b 및 도 33을 참조하면, 상기 희생 패턴들(218)을 부분 식각하여 상기 정보 저장 전극들(218)의 상부 측면들을 노출시키는 개구부들(225)을 형성할 수 있다.
도 13a, 도 13b 및 도 34를 참조하면, 상기 개구부들(도 33의 225)에 의해 노출되는 상기 정보 저장 전극들(218)의 상부 측면들 상에 상부 스페이서들(227)을 형성하고, 이어서 상기 개구부들(도 33의 225)의 나머지 부분들을 채우는 제2 희생 층(230)을 형성할 수 있다. 상기 상부 스페이서들(227)은 실리콘 질화물과 같은 절연성 물질로 형성될 수 있고, 상기 제2 희생 층(230)은 실리콘 산화물로 형성될 수 있다.
도 13a, 도 13b 및 도 35를 참조하면, 패터닝 공정을 진행하여 상기 제1 갭필 패턴들(12)을 노출시키는 개구부들(231)을 형성할 수 있다. 상기 개구부들(231)은 라인 모양일 수 있다.
도 13a, 도 13b 및 도 36을 참조하면, 상기 개구부들(도 23의 231)을 채우는 제3 절연 패턴들(233)을 형성할 수 있다. 상기 제1 내지 제3 절연 패턴들(212, 224, 233) 및 상기 상부 스페이서들(227)은 서로 동일한 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
도 13a, 도 13b 및 도 37을 참조하면, 상기 제1 및 제2 희생 층들(214, 230)을 제거하여 개구부들(236)을 형성할 수 있다. 상기 개구부들(236)은 상기 정보 저장 전극 층(218)의 측면의 일부를 노출시킬 수 있다.
도 13a, 도 13b 및 도 38을 참조하면, 상기 개구부들(236)에 의해 노출된 상기 정보 저장 전극 층(도 37의 218)의 측면을 선택적으로 제거할 수 있다. 따라서, 상기 정보 저장 전극 층(도 37의 218)은 상/하로 분리되어 제1 하부 정보 저장 전극들(240) 및 제1 상부 정보 저장 전극들(245)로 형성될 수 있다.
도 13a, 도 13b 및 도 39를 참조하면, 상기 제1 하부 정보 저장 전극들(240) 및 상기 제1 상부 정보 저장 전극들(245)을 갖는 기판 상에 정보 저장 층(246)을 형성할 수 있다. 상기 정보 저장 층(246)은 내부에 빈 공간들(246a)을 가질 수 있다.
도 13a, 도 13b 및 도 40을 참조하면, 상기 정보 저장 층(246)을 이방성 식각하여 제1 정보 저장 패턴들(248)을 형성할 수 있다. 따라서, 도 14에서 설명한 것과 같은 상기 제1 하부 정보 저장 전극들(240), 상기 제1 정보 저장 패턴들(248) 및 상기 제1 상부 정보 저장 전극들(245)을 포함하는 제1 정보 저장 구조체들(251)을 형성할 수 있다.
도 13a, 도 13b 및 도 41을 참조하면, 상기 제1 정보 저장 구조체들(251)을 갖는 기판 상에 절연 층을 형성하고, 상기 제1 상부 정보 저장 전극들(245)을 노출시키도록 평탄화할 수 있다. 상기 절연 층은 평탄화되어 상기 제1 정보 저장 패턴들(248) 사이 및 상기 상부 스페이서들(227) 사이에 개재되는 제4 절연 패턴들(254)로 형성될 수 있다.
도 13a, 도 13b 및 도 42를 참조하면, 상기 제4 절연 패턴들(254)을 갖는 기판 상에 제1 셀렉터 구조체들(69)을 형성하고, 상기 제1 셀렉터 구조체들(69)의 측면들을 둘러싸는 층간 절연 패턴들(72)을 형성할 수 있다. 각각의 상기 제1 셀렉터 구조체들(69)은 차례로 적층된 제1 하부 셀렉터 전극(60), 제1 셀렉터 패턴(63) 및 제1 상부 셀렉터 전극(66)을 포함할 수 있다.
도 13a, 도 13b 및 도 43를 참조하면, 상기 제1 셀렉터 구조체들(69) 및 상기 층간 절연 패턴들(72) 상에 제2 도전성 라인들(75)을 형성하고, 상기 제2 도전성 라인들(75) 사이를 채우는 제2 갭필 패턴들(78)을 형성할 수 있다.
다시, 도 13a, 도 13b 및 도 14를 참조하면, 상기 제2 도전성 라인들(75) 및 상기 제2 갭필 패턴들(78)을 갖는 기판을 수평 방향으로 90도 회전 시킨 후에, 도 31 내지 도 43을 참조하여 설명한 반도체 공정들을 반복 진행할 수 있다. 따라서, 도 13a, 도 13b 및 도 14를 참조하여 설명한 반도체 소자를 형성할 수 있다.
본 발명의 실시예들에 따르면, 제1 워드라인(9), 상기 제1 워드라인(9) 상의 비트라인(75), 상기 비트라인(75) 상의 제2 워드라인(175)이 제공될 수 있다. 상기 제1 워드라인(9)과 상기 비트라인(75) 사이에 상기 제1 정보 저장 영역(DRa)을 포함하는 제1 메모리 영역(LS)을 배치할 수 있고, 상기 비트라인(75)과 상기 제2 워드라인(175) 사이에 상기 제2 정보 저장 영역(DRb)을 포함하는 상기 제2 메모리 영역(US)을 배치할 수 있다. 따라서, 집적도를 향상시킬 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 상기 제1 정보 저장 영역(DRa)과 상기 제2 정보 저장 영역(DRb)은 서로 동일한 크기 또는 서로 유사한 크기로 형성될 수 있기 때문에, 상기 비트라인(75)의 하부에 배치되는 상기 제1 메모리 영역(LS)과 상기 비트라인(75) 상부에 배치되는 상기 제2 메모리 영역(US)의 셀 산포 특성이 개선될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 기판 6 : 베이스 절연 층
9 : 제1 도전성 라인 12 : 제1 갭필 패턴
40, 240 : 제1 하부 정보 저장 전극 45, 245 : 제1 상부 정보 저장 전극
48, 248 : 제1 정보 저장 패턴 51, 251 : 제1 정보 저장 구조체
60 : 제1 하부 셀렉터 전극 63 : 제1 셀렉터 패턴
66 : 제1 상부 셀렉터 전극 69 : 제1 셀렉터 구조체
75 : 제2 도전성 라인 140, 340 : 제2 하부 정보 저장 전극
145, 345 : 제2 상부 정보 저장 전극 148, 348 : 제2 정보 저장 패턴
160 : 제2 하부 셀렉터 전극 163 : 제2 셀렉터 패턴
166 : 제2 상부 셀렉터 전극 169 : 제2 셀렉터 구조체
175 : 제3 도전성 라인 LS : 하부 메모리 영역
US : 상부 메모리 영역

Claims (10)

  1. 기판 상에 배치되며 상기 기판의 표면과 평행한 제1 방향으로 연장되는 제1 도전성 라인;
    상기 제1 도전성 라인 상에 배치되고, 상기 제1 방향과 수직하며 상기 기판의 표면과 평행한 제2 방향으로 연장되는 제2 도전성 라인; 및
    상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되며 직렬 연결되는 제1 정보 저장 구조체 및 제1 셀렉터 구조체를 포함하고,
    상기 제1 정보 저장 구조체는 제1 하부 정보 저장 전극, 상기 제1 하부 정보 저장 전극 상의 제1 정보 저장 패턴 및 상기 제1 정보 저장 패턴 상의 제1 상부 정보 저장 전극을 포함하고,
    상기 제1 하부 정보 저장 전극은 상기 제1 상부 정보 저장 전극과 마주보며 상기 제1 상부 정보 저장 전극과 수직 정렬되는 제1 부분을 포함하고,
    상기 제1 정보 저장 패턴은 서로 대향하는 제1 측면 및 제2 측면을 갖고,
    상기 제1 하부 정보 저장 전극의 상기 제1 부분 및 상기 제1 상부 정보 저장 전극은 상기 제1 정보 저장 패턴의 상기 제2 측면 보다 상기 제1 정보 저장 패턴의 상기 제1 측면에 가깝게 배치되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 하부 정보 저장 전극은 상기 제1 부분의 하부로부터 상기 제1 방향으로 연장되는 제2 부분을 포함하되,
    상기 제1 정보 저장 패턴은 상기 제1 하부 정보 저장 전극의 상기 제1 부분과 접촉하고 상기 제1 하부 정보 저장 전극의 상기 제2 부분과 이격되고,
    상기 제1 정보 저장 패턴은 상기 제2 부분과 중첩하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 하부 정보 저장 전극의 상기 제1 부분은 상기 제1 방향의 폭 및 상기 제1 방향의 폭 보다 큰 상기 제2 방향의 길이를 갖고,
    상기 제1 상부 정보 저장 전극은 상기 제1 하부 정보 저장 전극의 상기 제1 부분과 동일한 상기 제1 방향의 폭 및 상기 제2 방향의 길이를 갖는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 셀렉터 구조체는 서로 대향하는 제1 측면 및 제2 측면을 갖고,
    상기 제1 상부 정보 저장 전극은 상기 제1 셀렉터 구조체의 상기 제2 측면 보다 상기 제1 셀렉터 구조체의 상기 제1 측면에 가깝게 배치되고,
    상기 제1 셀렉터 구조체는 상기 기판의 표면과 수직한 방향으로 차례로 배열되는 제1 하부 셀렉터 전극, 제1 셀렉터 패턴 및 제1 상부 셀렉터 전극을 포함하고,
    상기 제1 하부 셀렉터 패턴은 임계 스위칭 소자인 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제2 도전성 라인 상에 배치되며 상기 제1 도전성 라인과 중첩하는 제3 도전성 라인; 및
    상기 제2 도전성 라인과 상기 제3 도전성 라인 사이에 배치되며 직렬 연결되는 제2 정보 저장 구조체 및 제2 셀렉터 구조체를 더 포함하되,
    상기 제2 정보 저장 구조체는 제2 하부 정보 저장 전극, 상기 제2 하부 정보 저장 전극 상의 제2 정보 저장 패턴 및 상기 제2 정보 저장 패턴 상의 제2 상부 정보 저장 전극을 포함하고,
    상기 제2 하부 정보 저장 전극은 상기 제2 상부 정보 저장 전극과 마주보며 상기 제2 상부 정보 저장 전극과 수직 정렬되는 제1 부분을 포함하고,
    상기 제2 하부 정보 저장 전극의 상기 제1 부분 및 상기 제2 상부 정보 저장 전극은 서로 동일한 상기 제2 방향의 폭 및 서로 동일한 상기 제1 방향의 길이를 갖는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제1 정보 저장 패턴은 상기 제1 하부 정보 저장 전극과 접촉하는 제1 정보 저장 영역을 포함하고,
    상기 제2 정보 저장 패턴은 상기 제2 상부 정보 저장 전극과 접촉하는 제2 정보 저장 영역을 포함하는 반도체 소자.
  7. 기판 상에 배치되며 상기 기판의 표면과 평행한 제1 방향으로 연장되는 제1 도전성 라인;
    상기 제1 도전성 라인 상에 배치되고, 상기 제1 방향과 수직하며 상기 기판의 표면과 평행한 제2 방향으로 연장되는 제2 도전성 라인; 및
    상기 제1 도전성 라인과 상기 제2 도전성 라인 사이의 제1 정보 저장 구조체를 포함하되,
    상기 제1 정보 저장 구조체는 상기 기판의 상기 표면과 수직한 방향으로 차례로 배열되는 제1 하부 정보 저장 전극, 제1 정보 저장 패턴 및 제1 상부 정보 저장 전극을 포함하고,
    상기 제1 정보 저장 패턴은 서로 대향하는 제1 측면 및 제2 측면을 갖고,
    상기 제1 상부 정보 저장 전극은 상기 제1 정보 저장 패턴의 상기 제2 측면 보다 상기 제1 측면에 가깝게 배치되는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1 상부 정보 저장 전극과 상기 제1 하부 정보 저장 전극은 서로 마주보고,
    상기 제1 상부 정보 저장 전극과 상기 제1 하부 정보 저장 전극의 서로 마주보는 부분들은 서로 동일한 크기인 반도체 소자.
  9. 제 7 항에 있어서,
    상기 제2 도전성 라인 상에 배치되며 상기 제1 도전성 라인과 중첩하는 제3 도전성 라인; 및
    상기 제2 도전성 라인과 상기 제3 도전성 라인 사이에 배치되는 제2 정보 저장 구조체를 더 포함하되,
    상기 제2 정보 저장 구조체는 상기 기판의 상기 표면과 수직한 방향으로 차례로 배열되는 제2 하부 정보 저장 전극, 제2 정보 저장 패턴 및 제2 상부 정보 저장 전극을 포함하고,
    상기 제1 하부 정보 저장 전극은 상기 제1 정보 저장 패턴과 접촉하는 제1 부분 및 상기 제1 부분의 하부로부터 상기 제1 방향으로 연장되며 상기 제1 도전성 라인과 접촉하는 제2 부분을 포함하고,
    상기 제2 하부 정보 저장 전극은 상기 제2 정보 저장 패턴과 접촉하는 제1 부분 및 상기 제1 부분의 하부로부터 상기 제2 방향으로 연장되며 상기 제2 도전성 라인과 접촉하는 제2 부분을 포함하고,
    상기 제1 하부 정보 저장 전극의 상기 제1 부분 및 상기 제1 상부 정보 저장 전극의 상기 제1 방향의 폭은 상기 제2 하부 정보 저장 전극의 상기 제1 부분 및 상기 제2 상부 정보 저장 전극의 상기 제2 방향의 폭과 같은 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제1 정보 저장 구조체와 상기 제2 도전성 라인 사이의 제1 셀렉터 구조체; 및
    상기 제2 정보 저장 구조체와 상기 제3 도전성 라인 사이의 제2 셀렉터 구조체를 더 포함하되,
    상기 제1 및 제2 셀렉터 구조체들은 임계 스위칭 소자를 포함하고,
    상기 제1 및 제2 정보 저장 패턴들은 상변화 물질로 형성되는 반도체 소자.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3076081B1 (fr) * 2017-12-26 2022-06-24 Commissariat Energie Atomique Cellule elementaire comportant une memoire resistive et un selecteur, etage et matrice d'etages comportant une pluralite de ces cellules et procede de fabrication associe
KR20200026487A (ko) * 2018-09-03 2020-03-11 삼성전자주식회사 메모리 소자
KR20210012079A (ko) * 2019-07-23 2021-02-03 삼성전자주식회사 정보 저장 물질 패턴을 포함하는 반도체 소자
EP3890024B1 (fr) * 2020-03-30 2024-05-01 STMicroelectronics (Crolles 2) SAS Puce électronique à deux mémoires à changement de phase et procédé de fabrication

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100238704A1 (en) 2009-03-23 2010-09-23 Kabushiki Kaisha Toshiba Semiconductor memory device, method of manufacturing the same, and method of screening the same
KR101603815B1 (ko) 2009-02-06 2016-03-16 마이크론 테크놀로지, 인크. 자기-정렬 셀 구조물을 갖는 메모리 디바이스

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7687830B2 (en) * 2004-09-17 2010-03-30 Ovonyx, Inc. Phase change memory with ovonic threshold switch
JP2007073779A (ja) 2005-09-07 2007-03-22 Elpida Memory Inc 不揮発性メモリ素子及びその製造方法
US8003972B2 (en) 2006-08-30 2011-08-23 Micron Technology, Inc. Bottom electrode geometry for phase change memory
US20090196091A1 (en) * 2008-01-31 2009-08-06 Kau Derchang Self-aligned phase change memory
US20100019215A1 (en) * 2008-07-22 2010-01-28 Macronix International Co., Ltd. Mushroom type memory cell having self-aligned bottom electrode and diode access device
JP4555397B2 (ja) * 2008-08-20 2010-09-29 パナソニック株式会社 抵抗変化型不揮発性記憶装置
US8199576B2 (en) * 2009-04-08 2012-06-12 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
JP2011003719A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 抵抗変化メモリ
KR20110123005A (ko) * 2010-05-06 2011-11-14 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법
JP5636212B2 (ja) * 2010-06-02 2014-12-03 株式会社日立製作所 半導体装置およびその製造方法
US8507353B2 (en) * 2010-08-11 2013-08-13 Samsung Electronics Co., Ltd. Method of forming semiconductor device having self-aligned plug
CN103119716B (zh) * 2010-09-27 2016-03-02 松下电器产业株式会社 存储单元阵列、半导体存储装置、存储单元阵列的制造方法及半导体存储装置的读出方法
JP5591676B2 (ja) * 2010-12-14 2014-09-17 株式会社東芝 半導体記憶装置
JP5426581B2 (ja) * 2011-01-14 2014-02-26 株式会社東芝 半導体記憶装置
US8791447B2 (en) * 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8513136B2 (en) * 2011-05-31 2013-08-20 Samsung Electronics Co., Ltd. Memory devices and method of manufacturing the same
JP5724651B2 (ja) * 2011-06-10 2015-05-27 ソニー株式会社 記憶素子および記憶装置
KR20130046700A (ko) * 2011-10-28 2013-05-08 삼성전자주식회사 3차원적으로 배열된 메모리 요소들을 구비하는 반도체 장치
KR101887225B1 (ko) * 2011-11-23 2018-09-11 삼성전자주식회사 듀얼 히터를 갖는 비-휘발성 메모리소자 및 그 형성 방법
KR101911361B1 (ko) * 2012-06-18 2019-01-04 삼성전자주식회사 멀티 레벨 셀을 갖는 비-휘발성 메모리소자 및 그 형성 방법
KR101684916B1 (ko) * 2012-11-02 2016-12-09 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101994449B1 (ko) 2012-11-08 2019-06-28 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
KR20140117893A (ko) 2013-03-27 2014-10-08 인텔렉추얼디스커버리 주식회사 상변화 메모리 소자 및 상변화 메모리 소자의 멀티 레벨 프로그램 방법
US9112150B2 (en) * 2013-07-23 2015-08-18 Micron Technology, Inc. Methods of forming memory cells and arrays
US9257431B2 (en) * 2013-09-25 2016-02-09 Micron Technology, Inc. Memory cell with independently-sized electrode
US9368555B2 (en) * 2013-10-15 2016-06-14 Kabushiki Kaisha Toshiba Semiconductor memory device
US9397146B2 (en) * 2014-05-15 2016-07-19 Globalfoundries Singapore Pte. Ltd. Vertical random access memory with selectors
US9627440B2 (en) * 2014-05-22 2017-04-18 Micron Technology, Inc. Phase change memory apparatuses
KR102212377B1 (ko) * 2014-06-16 2021-02-04 삼성전자주식회사 상변화 메모리 소자의 제조 방법
US9853211B2 (en) * 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
KR102473660B1 (ko) * 2016-02-22 2022-12-02 삼성전자주식회사 메모리 소자 및 그 제조 방법
US9741764B1 (en) * 2016-02-22 2017-08-22 Samsung Electronics Co., Ltd. Memory device including ovonic threshold switch adjusting threshold voltage thereof
KR102463036B1 (ko) * 2016-03-15 2022-11-03 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR102578481B1 (ko) * 2016-03-15 2023-09-14 삼성전자주식회사 반도체 메모리 소자 및 이의 제조방법
KR20170130245A (ko) * 2016-05-18 2017-11-28 에스케이하이닉스 주식회사 스위칭 소자, 저항 변화 메모리 장치, 스위칭 소자의 제조 방법, 및 저항 변화 메모리 장치의 제조 방법
KR20180008992A (ko) * 2016-07-15 2018-01-25 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101603815B1 (ko) 2009-02-06 2016-03-16 마이크론 테크놀로지, 인크. 자기-정렬 셀 구조물을 갖는 메모리 디바이스
US20100238704A1 (en) 2009-03-23 2010-09-23 Kabushiki Kaisha Toshiba Semiconductor memory device, method of manufacturing the same, and method of screening the same

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