KR20180062245A - 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

메모리 소자의 메모리 셀 필라는 베이스부와 핀부를 포함하고 단면 형상이 L 자형인 가열 전극층과, 제1 도전 라인과 상기 가열 전극층과의 사이에 개재된 선택 소자층을 포함하고, 선택 소자층 중 절연 벽부에 대면하는 측벽과 핀부 중 절연 벽부에 대면하는 측벽은 하나의 제1 직선을 따라 연장된다. 메모리 소자를 제조하기 위하여, 예비 선택 소자층 및 예비 전극층을 포함하는 적층 구조를 관통하는 복수의 제1 라인 공간에 적층 구조 위로 돌출된 부분을 포함하는 복수의 제1 절연 벽부를 형성하고, 복수의 제1 절연 벽부의 돌출된 부분의 양 측벽에 자기정렬되는 복수의 예비 가열 전극층을 형성하고, 복수의 제1 절연 벽부 각각의 사이에서 적층 구조를 관통하는 복수의 제2 라인 공간에 복수의 제2 절연 벽부를 형성하고, 복수의 제1 절연 벽부에 교차하는 방향을 따라 연장되는 복수의 홀 공간에 복수의 제3 절연 벽부를 형성한다.

Description

메모리 소자 및 그 제조 방법 {Memory device and method of manufacturing the same}
본 발명의 기술적 사상은 메모리 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 크로스 포인트 어레이(cross point array) 구조를 가지는 메모리 소자 및 그 제조 방법에 관한 것이다.
전자 제품의 경박단소화 경향에 따라 반도체 소자의 고집적화에 대한 요구가 증가하고 있으며, 비휘발성 차세대 메모리 소자로서 서로 교차하는 2 개의 전극 사이의 교차 지점에 메모리 셀을 배치하는 3 차원 크로스 포인트 적층 구조의 메모리 소자가 제안되고 있다. 크로스 포인트 적층 구조의 메모리 소자의 고집적화 및 다운 스케일링(down-scaling)이 지속적으로 요구됨에 따라 메모리 소자를 구성하는 구성 요소들의 사이즈 축소가 요구되고 이에 따라 메모리 소자에서 요구되는 신뢰성을 유지하는 데 어려움이 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 크로스 포인트 적층 구조의 메모리 소자에서 고집적화의 요구에 따라 메모리 소자를 구성하는 구성 요소들의 사이즈가 축소되어도 스위칭 동작시의 히팅 효율을 높임으로써 신뢰성을 향상시킬 수 있는 구조를 가지는 메모리 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 크로스 포인트 적층 구조의 메모리 소자를 제조하는 데 있어서 고집적화의 요구에 따라 메모리 소자를 구성하는 구성 요소들의 사이즈가 축소되어도 제조 공정 중에 저항성 메모리층 등과 같은 구성 요소들의 손상 또는 열화를 최소화하면서 스위칭 동작시의 히팅 효율을 높일 수 있는 구조를 단순화된 공정에 의해 구현할 수 있는 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 메모리 소자는 기판 상에서 제1 방향으로 연장되는 제1 도전 라인과, 상기 제1 도전 라인 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제2 도전 라인과, 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이에 배치되는 메모리 셀 필라와, 상기 기판 상에서 상기 메모리 셀 필라의 측벽에 대면하는 절연 벽부를 포함하고, 상기 메모리 셀 필라는 상기 제1 도전 라인과 평행하게 연장되는 베이스부(base portion)와 상기 베이스부의 일단에서 상기 제1 도전 라인으로부터 멀어지는 방향으로 연장되는 핀부(fin portion)를 포함하고 단면 형상이 L 자형인 가열 전극층과, 상기 제1 도전 라인과 상기 가열 전극층과의 사이에 개재된 선택 소자층을 포함하고, 상기 선택 소자층 중 상기 절연 벽부에 대면하는 측벽과 상기 핀부 중 상기 절연 벽부에 대면하는 측벽은 하나의 제1 직선을 따라 연장된다.
본 발명의 기술적 사상에 의한 일 양태에 따른 메모리 소자의 제조 방법에서는 기판 상에 예비 선택 소자층 및 예비 전극층을 포함하는 적층 구조를 형성한다. 상기 적층 구조를 관통하여 연장되는 복수의 제1 라인 공간을 형성한다. 상기 복수의 제1 라인 공간에 상기 적층 구조 위로 돌출된 부분을 포함하는 복수의 제1 절연 벽부를 형성한다. 상기 복수의 제1 절연 벽부 각각의 상기 돌출된 부분의 양 측벽에 자기정렬되어 상기 돌출된 부분의 양 측벽을 덮는 복수의 예비 가열 전극층을 형성한다. 상기 복수의 제1 절연 벽부 각각의 사이에서 상기 적층 구조를 관통하여 연장되는 복수의 제2 라인 공간을 형성한다. 상기 복수의 제2 라인 공간에 상기 복수의 제1 절연 벽부와 평행하게 연장되는 복수의 제2 절연 벽부를 형성한다. 상기 복수의 제1 절연 벽부에 교차하는 방향을 따라 상기 복수의 예비 가열 전극층 및 상기 적층 구조를 일부 제거하여 복수의 홀 공간을 형성하고 상기 복수의 홀 공간을 통해 상기 예비 선택 소자층의 일부인 복수의 선택 소자층과 상기 예비 전극층의 일부인 복수의 전극층을 노출시킨다. 상기 복수의 홀 공간에서 상기 복수의 선택 소자층의 측벽들과 상기 복수의 전극층의 측벽들을 덮는 복수의 제3 절연 벽부를 형성한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 메모리 소자의 제조 방법에서는 기판 상에 예비 하부 전극층, 예비 선택 소자층, 및 예비 중간 전극층을 차례로 형성한다. 상기 예비 중간 전극층, 예비 선택 소자층, 및 예비 하부 전극층을 관통하여 연장되는 복수의 제1 라인 공간을 형성한다. 상기 복수의 제1 라인 공간에 상기 예비 중간 전극층 위로 돌출된 부분을 포함하는 복수의 제1 절연 벽부를 형성한다. 상기 예비 중간 전극층 위에서 상기 복수의 제1 절연 벽부 각각의 양 측벽을 덮는 복수의 예비 가열 전극층 및 복수의 예비 제1 절연 스페이서를 형성한다. 상기 복수의 제1 절연 벽부 각각의 사이에서 상기 예비 중간 전극층, 상기 예비 선택 소자층, 및 상기 예비 하부 전극층을 관통하여 연장되는 복수의 제2 라인 공간을 형성한다. 상기 복수의 제2 라인 공간에 상기 복수의 제1 절연 벽부와 평행하게 연장되는 복수의 제2 절연 벽부를 형성한다. 상기 복수의 제1 절연 벽부에 교차하는 방향을 따라 상기 복수의 예비 가열 전극층, 상기 복수의 예비 제1 절연 스페이서, 상기 예비 중간 전극층, 상기 예비 선택 소자층, 및 상기 예비 하부 전극층을 일부 제거하여 복수의 홀 공간을 형성한다. 상기 복수의 홀 공간에 복수의 제3 절연 벽부를 형성한다.
본 발명의 기술적 사상에 의한 메모리 소자는 크로스 포인트 적층 구조의 메모리 소자를 구성하는 구성 요소들의 사이즈가 축소되어도 스위칭 동작시의 히팅 효율을 높임으로써 신뢰성을 향상시킬 수 있다.
본 발명의 기술적 사상에 의한 메모리 소자의 제조 방법에 따르면, 크로스 포인트 적층 구조의 메모리 소자를 구성하는 구성 요소들의 사이즈가 축소되어도 스위칭 동작시의 히팅 효율을 높일 수 있는 미세한 크기의 복수의 메모리 셀 필라를 단순화된 공정에 의해 비교적 저단가로 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자의 등가 회로도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자의 요부(essential parts) 구성을 개략적으로 도시한 평면 레이아웃 다이어그램이다.
도 3a는 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자의 요부 구성을 보여주는 사시도이고, 도 3b는 도 3a의 A - A' 선 단면, B1 - B1' 선 단면, 및 B2 - B2' 선 단면의 주요 구성들을 보여주는 단면도이다.
도 4a는 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자의 메모리 셀 필라의 단면도이고, 도 4b는 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자의 가열 전극층의 확대 사시도이다.
도 5 내지 도 9는 각각 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 메모리 소자들을 설명하기 위한 단면도들이다.
도 10a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 메모리 소자의 요부 구성을 보여주는 사시도이고, 도 10b는 도 10a의 A - A' 선 단면, B1 - B1' 선 단면, 및 B2 - B2' 선 단면의 주요 구성들을 보여주는 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 사시도이다.
도 12a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자의 요부 구성을 보여주는 사시도이고, 도 12b는 도 10a의 A - A' 선 단면의 주요 구성들을 보여주는 단면도이다.
도 13a 내지 도 13r은 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자(10)의 등가 회로도이다.
도 1을 참조하면, 메모리 소자(10)는 제1 방향 (X 방향)을 따라 연장되고 제1 방향에 수직한 제2 방향 (Y 방향)으로 이격된 워드 라인(WL1, WL2)과, 워드 라인(WL1, WL2)과 제3 방향(Z 방향)으로 이격되고 제2 방향을 따라 연장되는 비트 라인(BL1, BL2, BL3, BL4)을 포함한다.
메모리 소자(10)는 워드 라인(WL1, WL2)과 비트 라인(BL1, BL2, BL3, BL4)과의 교차 지점에 하나씩 배치되는 복수의 메모리 셀(MC)을 포함한다. 복수의 메모리 셀(MC)은 각각 정보 저장을 위한 저항성 메모리층(RM)과 메모리 셀을 선택하기 위한 선택 소자층(SW)을 포함할 수 있다.
복수의 메모리 셀(MC)에서, 선택 소자층(SW)은 워드 라인(WL1, WL2) 중 어느 하나의 워드 라인에 전기적으로 연결되고, 저항성 메모리층(RM)은 비트 라인(BL1, BL2, BL3, BL4)과 중 어느 하나의 비트 라인에 전기적으로 연결되고, 저항성 메모리층(RM)과 선택 소자층(SW)은 직렬로 연결될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 저항성 메모리층(RM)이 워드 라인에 연결되고 선택 소자층(SW)이 비트 라인에 연결될 수도 있다.
메모리 소자(10)를 구동하기 위하여, 워드 라인(WL1, WL2)과 비트 라인(BL1, BL2, BL3, BL4)을 통해 메모리 셀(MC)의 저항성 메모리층(RM)에 전압이 인가되어, 저항성 메모리층(RM)에 전류가 흐를 수 있다. 워드 라인(WL1, WL2) 및 비트 라인(BL1, BL2, BL3, BL4)의 선택에 의해 임의의 메모리 셀(MC)이 어드레스 될 수 있고, 워드 라인(WL1, WL2) 및 비트 라인(BL1, BL2, BL3, BL4) 사이에 소정의 신호를 인가하여, 메모리 셀(MC)을 프로그래밍할 수 있다. 또한, 비트 라인(BL1, BL2, BL3, BL4)을 통하여 전류 값을 측정함으로써, 해당 메모리 셀(MC)의 저항성 메모리층의 저항값에 따른 정보, 즉 프로그래밍된 정보를 판독할 수 있다.
도 2 내지 도 3b는 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자를 설명하기 위한 도면들로서, 도 2는 메모리 소자(100)의 요부(essential parts) 구성을 개략적으로 도시한 평면 레이아웃 다이어그램이고, 도 3a는 메모리 소자(100)의 요부 구성을 보여주는 사시도이고, 도 3b는 도 2 및 도 3a의 A - A' 선 단면, B1 - B1' 선 단면, 및 B2 - B2' 선 단면의 주요 구성들을 보여주는 단면도이다. 도 2 내지 도 3b에 예시한 메모리 소자(100)는 도 1에 예시한 메모리 소자(10)와 동일한 등가 회로 구성을 가질 수 있다.
도 2 내지 도 3b를 참조하면, 메모리 소자(100)는 기판(102) 상에서 제1 방향 (X 방향)으로 상호 평행하게 연장되는 복수의 제1 도전 라인(110)과, 상기 제1 방향과 교차하는 제2 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 제2 도전 라인(120)을 포함한다. 본 예에서, 제1 방향은 X 방향으로 예시되고, 제2 방향은 Y 방향으로 예시되어, 제1 방향 및 제2 방향이 상호 직교하는 경우를 예로 들어 설명하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 상기 제1 방향 및 제2 방향이 상호 교차하는 방향이면 충분하다.
복수의 제1 도전 라인(110)은 도 1에 예시한 복수의 워드 라인(WL1, WL2)을 구성하고, 복수의 제2 도전 라인(120)은 도 1에 예시한 복수의 비트 라인(BL1, BL2, BL3, BL4)을 구성할 수 있다. 복수의 제1 도전 라인(110) 각각의 사이에는 복수의 제1 절연 패턴(112)이 형성되고, 복수의 제2 도전 라인(120) 각각의 사이에는 복수의 제2 절연 패턴(122)이 형성될 수 있다.
복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(120)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(120)은 각각 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(120)은 각각 금속막과, 상기 금속막의 적어도 일부를 덮는 도전성 배리어막을 포함할 수 있다. 상기 도전성 배리어막은 예를 들면 Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 도전 라인(110)과 상기 복수의 제2 도전 라인(120)과의 사이의 복수의 교차 지점에는 복수의 메모리 셀(MC)이 형성될 수 있다. 복수의 메모리 셀(MC)은 고저항 상태 및 저저항 상태를 포함하는 다양한 저항 상태들 사이의 저항 변화에 의해 디지털 정보를 저장할 수 있다.
복수의 메모리 셀(MC)은 복수의 메모리 셀 필라(pillar)(140)로 구성될 수 있다. 복수의 메모리 셀 필라(140) 각각의 사이에는 복수의 절연 벽부(150)가 개재되어 있다. 복수의 절연 벽부(150)는 제1 방향 (X 방향)을 따라 일렬로 배치되는 복수의 메모리 셀 필라(140) 각각의 사이에 1 개씩 교대로 배치되는 복수의 제1 절연 벽부(150A) 및 복수의 제2 절연 벽부(150B)와, 제2 방향 (Y 방향)을 따라 일렬로 배치되는 복수의 메모리 셀 필라(140) 각각의 사이에 1 개씩 배치되는 복수의 제3 절연 벽부(150C)를 포함한다. 복수의 절연 벽부(150)는 복수의 메모리 셀 필라(140) 각각의 사이에서 제1 방향 및 제2 방향에 각각 수직인 방향 (Z 방향)을 따라 연장되어 있다.
도 3a 및 도 3b에 예시한 바와 같이, 기판(102) 상에는 층간절연막(104)이 배치될 수 있다. 층간절연막(104)은 복수의 제1 도전 라인(110)을 기판(102)으로부터 전기적으로 분리하는 역할을 할 수 있다. 층간절연막(104)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 메모리 셀 필라(140)는 각각 제1 도전 라인(110) 상에 차례로 적층된 하부 전극층(BE), 선택 소자층(142), 인터페이스층(144), 중간 전극층(ME), 가열 전극층(146), 저항성 메모리층(148), 및 상부 전극층(TE)을 포함한다.
하부 전극층(BE), 중간 전극층(ME), 및 상부 전극층(TE)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 하부 전극층(BE), 중간 전극층(ME), 및 상부 전극층(TE)은 각각 TiN, TiSiN, TiCN, TiCSiN, TiAlN, Ta, TaN, W, WN, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 하부 전극층(BE) 및 상부 전극층(TE)은 생략 가능하다. 중간 전극층(ME)은 가열 전극층(146)으로부터 열이 선택 소자층(142)으로 전달되는 것을 방지하는 역할을 할 수 있다.
선택 소자층(142)은 도 1에 예시한 선택 소자층(SW)에 대응할 수 있다. 선택 소자층(142)은 비정질 상태의 칼코게나이드 스위칭 물질을 포함할 수 있다. 선택 소자층(142)은 선택 소자층(142)의 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 물질층을 포함할 수 있다. 예를 들면, 선택 소자층(142)은 오보닉 문턱 스위칭(Ovonic Threshold Switching, OTS) 물질을 포함할 수 있다.
선택 소자층(142)은 OTS 물질로서 칼코게나이드 스위칭 물질을 포함할 수 있다. 일부 실시예들에서, 선택 소자층(142)은 Si, Te, As, Ge, In, 또는 이들 원소의 조합을 포함할 수 있다. 선택 소자층(142)은 질소 원자(N)를 더 포함할 수 있다. 본 발명의 기술적 사상에 의하면, 선택 소자층(142)의 구성 물질이 OTS 물질에만 한정되는 것은 아니며, 소자를 선택할 수 있는 기능을 할 수 있는 다양한 물질층을 포함할 수 있다.
인터페이스층(144)은 선택 소자층(142)과 중간 전극층(ME)과의 사이에 개재되어 선택 소자층(142)을 보호하는 역할을 할 수 있다. 예를 들면, 메모리 소자(100)의 제조 공정 중에 중간 전극층(ME) 형성을 위한 금속 식각 공정시 인터페이스층(144)을 식각 정지막으로 이용함으로써 선택 소자층(142)이 원하지 않는 금속으로 오염되는 것을 방지할 수 있다. 인터페이스층(144)은 비금속 재료, 예를 들면 탄소(C)로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 인터페이스층(144)은 생략 가능하다.
도시하지는 않았으나, 복수의 제1 도전 라인(110)과 하부 전극층(BE)과의 사이, 및/또는 하부 전극층(BE)과 선택 소자층(142)과의 사이에 추가의 예비 인터페이스층이 더 삽입될 수 있다. 상기 추가의 예비 인터페이스층은 인터페이스층(144)과 동일한 물질로 이루어질 수 있다.
가열 전극층(146)은 어느 한 방향을 따르는 단면 형상, 예를 들면 제1 방향 (X 방향)을 따르는 단면 형상이 L 자형일 수 있다. 가열 전극층(146)은 복수의 제1 도전 라인(110)과 평행하게 연장되는 베이스부(base portion)(146A)와, 베이스부(146A)의 일단에서 복수의 제1 도전 라인(110)으로부터 멀어지는 방향으로 연장되는 핀부(fin portion)(146B)를 포함한다.
가열 전극층(146)은 셋 또는 리셋 동작에서 저항성 메모리층(148)을 가열하는 기능을 할 수 있다. 가열 전극층(146)은 저항성 메모리층(148)과 반응하지 않으면서, 저항성 메모리층(148)이 상변화하기에 충분한 열을 발생시킬 수 있는 도전 물질을 포함할 수 있다. 일부 실시예들에서, 가열 전극층(146)은 금속, 금속 질화물, 합금, 또는 탄소 계열의 도전 물질로 이루어질 수 있다. 예를 들면, 가열 전극층(146)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON, C, SiC, SiCN, CN, TiCN, TaCN, 또는 이들의 조합으로 이루어질 수 있다.
복수의 메모리 셀 필라(140)에서, 선택 소자층(142) 중 제1 절연 벽부(150A)에 대면하는 측벽과, 가열 전극층(146)의 핀부(146B) 중 제1 절연 벽부(150A)에 대면하는 측벽은 하나의 평면, 예를 들면 도 3a 및 도 3b에서 Y-Z 평면에 대응하는 제1 평면상에서 평행하게 연장된다. 선택 소자층(142) 중 제1 절연 벽부(150A)에 대면하는 측벽과, 상기 핀부(146B) 중 제1 절연 벽부(150A)에 대면하는 측벽은 상기 제1 평면을 따르는 제1 직선(L1)상에 위치되면서 제1 직선(L1)을 따라 연장될 수 있다.
일부 실시예들에서, 복수의 메모리 셀 필라(140) 각각의 중간 전극층(ME)은 제1 절연 벽부(150A)에 대면하면서, 상기 제1 평면을 따라 평행하게 연장되는 측벽을 가질 수 있다. 중간 전극층(ME) 중 제1 절연 벽부(150A)에 대면하는 측벽은 선택 소자층(142) 중 제1 절연 벽부(150A)에 대면하는 측벽과, 핀부(146B) 중 제1 절연 벽부(150A)에 대면하는 측벽과 함께 제1 직선(L1)상에 위치될 수 있다.
일부 실시예들에서, 인터페이스층(144) 및 하부 전극층(BE) 중 적어도 하나는 제1 절연 벽부(150A)에 대면하면서 제1 직선(L1)을 따라 연장되는 측벽을 가질 수 있다.
저항성 메모리층(148)은 가열 전극층(146)의 핀부(146B) 중 제1 도전 라인(110)으로부터 가장 먼 탑 표면(146T)에 접하는 저면을 가진다. 저항성 메모리층(148)은 도 1에 예시한 저항성 메모리층(RM)에 대응할 수 있다.
저항성 메모리층(148)은 가열 시간에 따라 비정질(amorphous) 상태와 결정질(crystalline) 상태 사이에서 가역적으로 변화하는 상변화 물질을 포함할 수 있다. 예를 들면, 저항성 메모리층(148)은 저항성 메모리층(148)의 양단에 인가되는 전압에 의해 발생하는 줄 열(Joule heat)에 의해 상(phase)이 가역적으로 변화될 수 있고, 이러한 상변화에 의해 저항이 변화될 수 있는 물질을 포함할 수 있다.
일부 실시예들에서, 저항성 메모리층(148)은 상변화 물질로서 칼코게나이드 물질을 포함할 수 있다. 일부 실시예들에서, 저항성 메모리층(148)은 Ge-Sb-Te(GST)를 포함할 수 있다. 예를 들면, 저항성 메모리층(148)은 Ge-Sb-Te는 Ge2Sb2Te5, Ge2Sb2Te7, Ge1Sb2Te4, 또는 Ge1Sb4Te7 등의 물질로 이루어질 수 있다. 저항성 메모리층(148)은 전술한 Ge-Sb-Te(GST) 외에도 다양한 칼코게나이드 물질을 포함할 수 있다. 예를 들면, 저항성 메모리층(148)은 칼코게나이드 물질로서, Si, Ge, Sb, Te, Bi, In, Sn, 및 Se 중에서 선택된 적어도 2 개의 원소를 포함하는 물질로 이루어질 수 있다. 일부 실시예들에서, 저항성 메모리층(148)은 B, C, N, O, P, 및 S 중에서 선택된 적어도 하나의 불순물을 더 포함할 수 있다. 상기 불순물에 의해 메모리 소자(100)의 구동 전류가 변화될 수 있다. 또한, 저항성 메모리층(148)은 금속을 더 포함할 수 있다. 예를 들면, 저항성 메모리층(148)은 Al, Ga, Zn, Ti, Cr, Mn, Fe, Co, Ni, Mo, Ru, Pd, Hf, Ta, Ir, Pt, Zr, Tl, Pd, 및 Po 중에서 선택된 적어도 하나의 금속을 포함할 수 있다.
저항성 메모리층(148)은 서로 다른 물성을 가지는 두 개 이상의 층들이 적층된 다층 구조를 가질 수 있다. 상기 다층 구조를 이루는 복수의 층들의 수 또는 두께는 자유롭게 선택될 수 있다. 일부 실시예들에서, 저항성 메모리층(148)은 서로 다른 물질을 포함하는 복수의 층들이 교대로 적층되는 초격자(superlattice) 구조를 가질 수 있다.
저항성 메모리층(148)의 구성 물질은 상변화 물질에만 한정되는 것은 아니다. 저항성 메모리층(148)은 저항 변화 특성을 가지는 다양한 물질을 포함할 수 있다. 일부 실시예들에서, 저항성 메모리층(148)은 전이 금속 산화물을 포함할 수 있으며, 이 경우 메모리 소자(100)는 ReRAM (resistive RAM) 소자를 구성할 수 있다. 다른 일부 실시예들에서, 저항성 메모리층(148)은 자성체로 이루어지는 2 개의 전극과, 이들 2 개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ (magnetic tunnel junction) 구조를 가질 수 있으며, 이 경우 메모리 소자(100)는 MRAM (magnetic RAM)을 구성할 수 있다.
도 4a는 도 3b의 점선(PX)으로 표시한 부분을 확대하여 도시한 단면도이다. 도 4b는 가열 전극층(146)의 확대 사시도이다.
도 4a 및 도 4b를 참조하면, 복수의 메모리 셀 필라(140)는 가열 전극층(146)의 베이스부(146A)와 핀부(146B)에 의해 한정되는 오목한 코너부 (reentrant corner portion)(CN)를 채우는 제1 절연 스페이서(SPA1)를 더 포함한다. 제1 절연 스페이서(SPA1)는 저항성 메모리층(148)의 저면에 접한다. 저항성 메모리층(148)의 저면 중 가열 전극층(146)의 핀부(146B)의 탑 표면(146T)에 접하는 제1 저면부의 면적은 상기 제1 절연 스페이서(SPA1)에 접하는 제2 저면부의 면적보다 더 작을 수 있다.
저항성 메모리층(148)은 제1 절연 벽부(150A)에 대면하면서 핀부(146B)로부터 제2 도전 라인(120)을 향해 제1 직선(L1)과 평행한 방향으로 연장되는 측벽을 가질 수 있다. 핀부(146B)의 탑 표면(146T)과, 제1 절연 스페이서(SPA1) 중 저항성 메모리층(148)에 대면하는 상면(T1)은 각각 하나의 평면상에서 연장될 수 있다. 이에 따라, 제1 도전 라인(110)으로부터 핀부(146B)의 탑 표면(146T)까지의 거리(P1)와 제1 도전 라인(110)으로부터 제1 절연 스페이서(SPA1)의 상면(T1)까지의 거리(S1)는 대략 동일할 수 있다. 저항성 메모리층(148)의 저면은 상기 하나의 평면을 따라 평탄하게 연장될 수 있다.
도 2 내지 도 4b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자(100)는 단면 형상이 L 자형인 가열 전극층(146)을 구비한다. 가열 전극층(146)의 핀부(146B)는 저항성 메모리층(148)의 저면의 면적에 비해 매우 작은 접촉 면적으로 저항성 메모리층(148)의 저면에 접촉하는 구조를 가질 수 있다. 따라서, 중간 전극층(ME)으로부터 가열 전극층(146)을 통해 상부 전극층(TE)에 전류가 인가될 때 가열 전극층(146)의 핀부(146B)와 저항성 메모리층(148)과의 접촉 면적이 최소화되어 히팅 효율을 높일 수 있다. 따라서, 크로스 포인트 적층 구조의 메모리 소자에서 고집적화의 요구에 따라 메모리 소자를 구성하는 구성 요소들의 사이즈가 축소되어도 스위칭 동작시의 히팅 효율을 높임으로써 신뢰성을 향상시킬 수 있는 구조를 가지는 메모리 소자를 제공할 수 있다.
도 5 내지 도 9는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 메모리 소자들을 설명하기 위한 단면도들이다. 도 5 내지 도 9에 있어서, 도 1 내지 도 4b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5에 예시한 메모리 소자(200)는 도 2 내지 도 4b를 참조하여 설명한 메모리 소자(100)와 대체로 동일한 구성을 가진다. 단, 메모리 소자(200)의 메모리 셀 필라(240)는 베이스부(246A) 및 핀부(246B)를 포함하고 단면 형상이 L 자형인 가열 전극층(246)을 포함한다.
메모리 셀 필라(240)에서, 제1 도전 라인(110)으로부터 가열 전극층(246) 중 핀부(246B)의 탑 표면(246T)까지의 거리(P2)는 제1 도전 라인(110)으로부터 제1 절연 스페이서(SPA2)의 상면(T2)까지의 거리(S2)보다 더 작다. 메모리 소자(200)의 메모리 셀 필라(240)는 저면에 돌출부(248P)를 가지는 저항성 메모리층(248)을 포함한다. 저항성 메모리층(248)의 저면에서 탑 표면(246T)에 대면하는 제1 저면부와 제1 절연 스페이서(SPA2)에 대면하는 제2 저면부의 사이에는 돌출부(248)의 측벽에 의해 제공되는 단차부(STA)가 형성되어 있다. 저항성 메모리층(248)의 돌출부(248P)는 제1 절연 벽부(150A)와 제1 절연 스페이서(SPA2)와의 사이에 개재되고, 핀부(246B)의 탑 표면(246T)에 접하도록 제1 도전 라인(110)을 향해 돌출되어 있다.
가열 전극층(246), 제1 절연 스페이서(SPA2), 및 저항성 메모리층(248)에 대한 보다 상세한 구성은 도 2 내지 도 4b를 참조하여 가열 전극층(146), 제1 절연 스페이서(SPA1), 및 저항성 메모리층(148)에 대하여 설명한 바와 대체로 동일하다.
도 6에 예시한 메모리 소자(300)는 도 2 내지 도 4b를 참조하여 설명한 메모리 소자(100)와 대체로 동일한 구성을 가진다. 단, 메모리 소자(300)의 메모리 셀 필라(340)는 베이스부(346A) 및 핀부(346B)를 포함하고 단면 형상이 L 자형인 가열 전극층(346)을 포함한다.
메모리 소자(300)에서, 제1 도전 라인(110)으로부터 핀부(346B)의 탑 표면(346T)까지의 거리(P3)는 제1 도전 라인(110)으로부터 제1 절연 스페이서(SPA3)의 상면(T3)까지의 거리(S3)보다 더 크다. 저항성 메모리층(348)의 저면에는 탑 표면(346T)에 대면하는 제1 저면부와 제1 절연 스페이서(SPA2)에 대면하는 제2 저면부의 사이에 형성된 단차부(STB)를 포함한다. 저항성 메모리층(348)은 제2 절연 벽부(150B)와 제1 절연 스페이서(SPA3)와의 사이에 개재되고 제1 절연 스페이서(SPA3)의 상면(T3)에 접하도록 제1 도전 라인(110)을 향해 돌출된 돌출부(348P)를 포함한다.
가열 전극층(346), 제1 절연 스페이서(SPA3), 및 저항성 메모리층(348)에 대한 보다 상세한 구성은 도 2 내지 도 4b를 참조하여 가열 전극층(146), 제1 절연 스페이서(SPA1), 및 저항성 메모리층(148)에 대하여 설명한 바와 대체로 동일하다.
도 7에 예시한 메모리 소자(400)는 도 2 내지 도 4b를 참조하여 설명한 메모리 소자(100)와 대체로 동일한 구성을 가진다. 단, 메모리 소자(400)의 메모리 셀 필라(440)는 경사진 측벽을 가지는 저항성 메모리층(448)과 경사진 측벽을 가지는 상부 전극층(TE4)을 포함한다.
보다 상세히 설명하면, 메모리 소자(400)에서 저항성 메모리층(448) 및 상부 전극층(TE4)은 각각 제1 절연 벽부(150A) 및 제2 절연 벽부(150B)에 대면하는 경사진 측벽을 가진다. 저항성 메모리층(448)의 경사진 측벽은 가열 전극층(146)의 핀부(146B)로부터 제1 직선(L1)과 평행하지 않은 제2 직선(L2)을 따라 상부 전극층(TE4)을 향해 연장될 수 있다. 상부 전극층(TE4)의 경사진 측벽은 저항성 메모리층(448)으로부터 제2 직선(L2)을 따라 제2 도전 라인(120)을 향해 연장될 수 있다.
저항성 메모리층(448) 및 상부 전극층(TE4)은 각각 제1 방향 (X 방향) 및/또는 제2 방향 (Y 방향)에서 제2 도전 라인(120)에 가까워질수록 더 큰 폭을 가질 수 있다. 일부 실시예들에서, 저항성 메모리층(448) 및 상부 전극층(TE4)은 각각 역사각뿔대(reverse truncated pyramid) 형상을 가질 수 있다. 저항성 메모리층(448)은 상부 전극층(TE4)과 함께 하나의 역사각뿔대 형상을 이룰 수 있다.
저항성 메모리층(448) 및 상부 전극층(TE4)에 대한 보다 상세한 구성은 도 2 내지 도 4b를 참조하여 저항성 메모리층(148) 및 상부 전극층(TE)에 대하여 설명한 바와 대체로 동일하다.
도 8에 예시한 메모리 소자(500)는 도 2 내지 도 4b를 참조하여 설명한 메모리 소자(100)와 대체로 동일한 구성을 가진다. 단, 메모리 소자(500)의 메모리 셀 필라(540)는 가열 전극층(146)의 핀부(146B)의 탑 표면(146T)과 제2 도전 라인(120)과의 사이에서 저항성 메모리층(148) 및 상부 전극층(TE5)을 포위하는 링(ring) 형상의 제2 절연 스페이서(SPB)를 포함한다. 상부 전극층(TE5)은 제1 방향 (X 방향) 및 제2 방향 (Y 방향)에서 제2 도전 라인(120)에 가까워질수록 더 큰 폭을 가질 수 있다.
메모리 소자(500)에서, 제1 절연 벽부(550A)는 가열 전극층(146)의 핀부(146B)에 접하면서 제1 직선(L1)을 따라 연장되는 평탄한 측벽부(AS1)와, 저항성 메모리층(148) 및 상부 전극층(TE5)에 대면하고 저항성 메모리층(148) 및 상부 전극층(TE5)으로부터 멀어지는 방향으로 리세스된 함몰 측벽부(AS2)를 포함한다. 제2 절연 벽부(550B)에도, 제1 절연 벽부(550A)에서와 유사하게, 제1 절연 스페이서(SPA1)에 접하면서 제1 직선(L1)과 평행한 직선을 따라 연장되는 평탄한 측벽부(AS3)와, 저항성 메모리층(148) 및 상부 전극층(TE5)에 대면하고 저항성 메모리층(148) 및 상부 전극층(TE5)으로부터 멀어지는 방향으로 리세스된 함몰 측벽부(AS4)를 포함할 수 있다.
제2 절연 스페이서(SPB)는 저항성 메모리층(148) 및 함몰 측벽부(AS2, AS4)를 덮도록 형성될 수 있다. 일부 실시예들에서, 제2 절연 스페이서(SPB)는 산화막, 질화막, 산질화막, 또는 이들의 조합으로 이루어질 수 있다.
제1 절연 벽부(550A), 제2 절연 벽부(550B), 및 상부 전극층(TE5)에 대한 보다 상세한 구성은 도 2 내지 도 4b를 참조하여 제1 절연 벽부(150A), 제2 절연 벽부(150B), 및 상부 전극층(TE)에 대하여 설명한 바와 대체로 동일하다.
도 9에 예시한 메모리 소자(600)는 도 2 내지 도 4b를 참조하여 설명한 메모리 소자(100)와 대체로 동일한 구성을 가진다. 단, 메모리 소자(600)는 경사진 측벽을 가지는 복수의 메모리 셀 필라(640)와, 경사진 측벽을 가지는 제3 절연 벽부(650C)를 포함한다.
메모리 소자(600)에서, 복수의 절연 벽부(650) 중 복수의 제3 절연 벽부(650C)는 경사진 측벽을 가질 수 있다. 보다 상세히 설명하면, 제3 절연 벽부(650C)의 양 측벽은 제1 방향 (X 방향) 및 제2 방향 (Y 방향)에 각각 수직인 제3 방향 (Z 방향)을 따르는 수직선에 대하여 경사진 측벽을 가질 수 있다. 복수의 메모리 셀 필라(640)는 제3 절연 벽부(650C)에 대면하는 경사진 측벽들을 포함한다. 이에 따라, 가열 전극층(646)의 측벽들 중 제3 절연 벽부(650C)에 대면하는 측벽들과, 제1 절연 스페이서(SPA6)의 측벽들 중 제3 절연 벽부(650C)에 대면하는 측벽들은 제3 절연 벽부(650C)의 경사진 측벽과 평행하게 연장될 수 있다. 일부 실시예들에서, 제3 절연 벽부(650C)는 제1 도전 라인(110)으로부터 제2 도전 라인(120)에 가까워질수록 점차 제2 방향 (Y 방향)의 폭이 커질 수 있다.
가열 전극층(646)은 베이스부(646A) 및 핀부(646B)를 포함할 수 있다. 도 9의 B2 - B2' 선 단면 구조에서 볼 수 있는 바와 같이, 가열 전극층(646)의 핀부(646B)는 제1 도전 라인(110)으로부터 제2 도전 라인(120)에 가까워질수록 점차 제2 방향 (Y 방향)의 폭이 작아질 수 있다.
가열 전극층(646), 제1 절연 스페이서(SPA6), 및 제3 절연 벽부(650C)에 대한 보다 상세한 구성은 도 2 내지 도 4b를 참조하여 가열 전극층(146), 제1 절연 스페이서(SPA1), 및 제3 절연 벽부(150C)에 대하여 설명한 바와 대체로 동일하다.
도 10a 및 도 10b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 메모리 소자를 설명하기 위한 도면들로서, 도 10a는 메모리 소자(700)의 요부 구성을 보여주는 사시도이고, 도 10b는 도 10a의 A - A' 선 단면, B1 - B1' 선 단면, 및 B2 - B2' 선 단면의 주요 구성들을 보여주는 단면도이다. 도 10a 및 도 10b에 있어서, 도 3a 및 도 3b에서와 동일한 참조부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10a 및 도 10b를 참조하면, 메모리 소자(700)는 기판(102) 상에 제1 방향 (X 방향)으로 상호 평행하게 연장되는 복수의 하부 워드 라인(710), 제2 방향 (Y 방향)으로 상호 평행하게 연장되는 복수의 공통 비트 라인(720), 및 제1 방향 (X 방향)으로 상호 평행하게 연장되는 복수의 상부 워드 라인(730)을 포함할 수 있다. 복수의 하부 워드 라인(710) 및 복수의 공통 비트 라인(720)은 도 3a 및 도 3b에 예시한 복수의 제1 도전 라인(110) 및 복수의 제2 도전 라인(120)에 대응할 수 있다.
복수의 하부 워드 라인(710)과 복수의 공통 비트 라인(720)과의 사이의 복수의 교차 지점에는 각각 복수의 제1 메모리 셀(MC1)이 배치될 수 있다. 복수의 공통 비트 라인(720)과 복수의 상부 워드 라인(730)과의 사이의 복수의 교차 지점에는 각각 복수의 제2 메모리 셀(MC2)이 배치될 수 있다.
복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)은 각각 도 3a 및 도 3b를 참조하여 설명한 메모리 셀(MC)과 유사하게 메모리 셀 필라(140)로 이루어질 수 있다. 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)은 복수의 절연 벽부(150)에 의해 상호 절연될 수 있다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 사시도이다.
도 11을 참조하면, 메모리 소자(800)는 도 10a 및 도 10b를 참조하여 설명한 메모리 소자(700)와 대체로 동일한 구성을 가진다. 단, 메모리 소자(800)에서, 복수의 제1 메모리 셀(MC1)을 구성하는 메모리 셀 필라(140)의 형상과 복수의 제2 메모리 셀(MC2)을 구성하는 메모리 셀 필라(140)의 형상이 서로에 대하여 90° 회전 이동된 합동(congruence) 형상을 가질 수 있다.
제1 메모리 셀(MC1)을 구성하는 메모리 셀 필라(140)에 대한 복수의 제2 메모리 셀(MC2)을 구성하는 메모리 셀 필라(140)의 회전 각도는 도 11에 예시한 바에 한정되는 것은 아니며, 필요에 따라 다양하게 선택될 수 있다.
도 10a 및 도 10b와 도 11에는 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)이 각각 도 3a 및 도 3b에 예시한 메모리 셀 필라(140)로 이루어지는 것으로 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)은 각각 도 5 내지 도 9에 예시한 메모리 셀 필라(240, 340, 440, 540, 640), 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 구조들 중에서 선택되는 메모리 셀 필라 구조를 가질 수 있다.
도 12a 및 도 12b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 메모리 소자를 설명하기 위한 도면들로서, 도 12a는 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자(900)의 요부 구성을 보여주는 사시도이고, 도 12b는 도 10a의 A - A' 선 단면의 주요 구성들을 보여주는 단면도이다. 도 12a 및 도 12b에 있어서, 도 3a 및 도 3b에서와 동일한 참조부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12a 및 도 12b를 참조하면, 메모리 소자(900)는 기판(102) 상에 형성된 구동 회로 영역(910)을 포함하고, 구동 회로 영역(910) 상에 메모리 셀들이 배치되는 COP (Cell On Peri) 구조를 가진다.
보다 상세히 설명하면, 메모리 소자(900)는 기판(102) 상의 제1 레벨에 형성된 구동 회로 영역(910)과, 기판(102) 상의 상기 제1 레벨보다 높은 레벨에 형성된 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)을 포함한다. 본 명세서에서, 용어 "레벨"은 기판(102)으로부터 수직 방향 (Z 방향)을 따르는 높이를 의미한다.
구동 회로 영역(910)은 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)을 구동하기 위한 주변 회로들 또는 구동 회로들이 배치되는 영역들일 수 있다. 구동 회로 영역(910)에 배치되는 주변 회로들은 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)의 구동을 위해 입력/출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다. 일부 실시예들에서, 상기 주변 회로들은 페이지 버퍼(page buffer), 래치 회로(latch circuit), 캐시 회로(cache circuit), 칼럼 디코더(column decoder), 감지 증폭기(sense amplifier), 데이터 인/아웃 회로(data in/out circuit) 또는 로우 디코더(row decoder) 등을 포함할 수 있다.
도 12b에 예시한 바와 같이, 기판(102)에는 소자 분리막(103)에 의해 활성 영역(AC)이 정의될 수 있다. 기판(102)의 활성 영역(AC) 위에는 구동 회로 영역(910)을 구성하는 복수의 트랜지스터(TR)가 형성될 수 있다. 복수의 트랜지스터(TR)는 각각 게이트(G), 게이트 절연막(GD), 및 소스/드레인 영역(SD)을 포함할 수 있다. 게이트(G)의 양 측벽은 절연 스페이서(906)로 덮일 수 있고, 게이트(G) 및 절연 스페이서(906) 위에 식각 정지막(908)이 형성될 수 있다. 식각 정지막(908)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 식각 정지막(908) 상에 복수의 층간절연막(912A, 912B, 912C)이 순차적으로 적층될 수 있다. 복수의 층간절연막(912A, 912B, 912C)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산질화물 등을 포함할 수 있다.
구동 회로 영역(910)은 복수의 트랜지스터(TR)에 전기적으로 연결되는 다층 배선 구조(914)를 포함한다. 다층 배선 구조(914)는 복수의 층간절연막(912A, 912B, 912C)에 의해 상호 절연될 수 있다. 다층 배선 구조(914)는 기판(102) 상에 차례로 순차적으로 적층되고 상호 전기적으로 연결되는 제1 콘택(916A), 제1 배선층(918A), 제2 콘택(916B), 및 제2 배선층(918B)을 포함할 수 있다. 제1 배선층(918A) 및 제2 배선층(918B)은 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 도 12a 및 도 12b에서, 다층 배선 구조(914)가 제1 배선층(918A) 및 제2 배선층(918B)을 포함하는 2 층의 배선 구조를 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 구동 회로 영역(910)의 레이아웃, 게이트(G)의 종류 및 배열에 따라 다층 배선 구조(914)가 3 층 또는 그 이상의 다층 배선 구조를 가질 수도 있다.
복수의 층간절연막(912A, 912B, 912C) 상에는 층간절연막(104)이 형성될 수 있다. 도시하지는 않았으나, 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)과 구동 회로 영역(910)과의 사이에 연결되는 배선 구조물(도시 생략)이 층간절연막(104)을 관통하여 배치될 수 있다.
메모리 소자(900)에서, 구동 회로 영역(910) 상부에 복수의 제1 메모리 셀(MC1) 및 복수의 제2 메모리 셀(MC2)이 배치됨에 따라 메모리 소자(900)의 집적도가 더욱 높아질 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자들의 제조 방법에 대하여 상세히 설명한다.
도 13a 내지 도 13r은 본 발명의 기술적 사상에 의한 실시예들에 따른 메모리 소자의 예시적인 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 내지 도 13r을 참조하여 도 3a 및 도 3b에 예시한 메모리 소자(100)의 예시적인 제조 방법을 설명한다. 도 13a 내지 도 13r에는 도 3b에서와 유사하게 도 3a의 A - A' 선 단면, B1 - B1' 선 단면, 및 B2 - B2' 선 단면에 대응하는 부분들의 주요 구성을 도시하였다. 도 13a 내지 도 13r에 있어서, 도 3a 및 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 13a를 참조하면, 기판(102)상에 층간절연막(104)을 형성하고, 층간절연막(104) 위에 복수의 제1 도전 라인(110)과 이들 복수의 제1 도전 라인(110) 각각의 사이를 절연하는 복수의 제1 절연 패턴(112)을 형성한다.
도 13b를 참조하면, 복수의 제1 도전 라인(110) 및 복수의 제1 절연 패턴(112) 위에 예비 하부 전극층(PBE), 예비 선택 소자층(P142), 예비 인터페이스층(P144), 및 예비 중간 전극층(PME)을 차례로 형성하고, 예비 중간 전극층(PME) 위에 보호 절연막(172) 및 제1 마스크 패턴(174)을 형성한다.
제1 마스크 패턴(174)은 제1 방향 (X 방향)에서 각각 제1 폭(W1)을 가지고 제1 간격(G1)을 사이에 두고 서로 이격된 복수의 라인 패턴으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 폭(W1) 및 제1 간격(G1)은 동일한 크기를 가질 수 있으나, 이에 한정되는 것은 아니다.
예비 하부 전극층(PBE), 예비 선택 소자층(P142), 예비 인터페이스층(P144), 및 예비 중간 전극층(PME)은 각각 도 3a 및 도 3b에 예시한 하부 전극층(BE), 선택 소자층(142), 인터페이스층(144), 및 중간 전극층(ME)을 구성하는 물질로 이루어질 수 있다.
일부 실시예들에서, 보호 절연막(172) 및 제1 마스크 패턴(174)은 산화막, 질화막, 폴리실리콘막, 및 탄소 함유막 중에서 선택되는 서로 다른 물질막으로 이루어질 수 있다. 예를 들면, 보호 절연막(172)은 실리콘 질화막으로 이루어지고, 제1 마스크 패턴(174)은 실리콘 산화막으로 이루어질 수 있다.
도시하지는 않았으나, 복수의 제1 도전 라인(110) 및 복수의 제1 절연 패턴(112)과 예비 하부 전극층(PBE)과의 사이, 및/또는 예비 하부 전극층(PBE)과 예비 선택 소자층(P142)과의 사이에 추가의 예비 인터페이스층이 더 삽입될 수 있다. 상기 추가의 예비 인터페이스층은 예비 인터페이스층(P144)과 동일한 물질로 이루어질 수 있다.
도 13c를 참조하면, 보호 절연막(172) 및 제1 마스크 패턴(174)의 노출된 표면을 컨포멀(conformal)하게 덮는 스페이서층(176)을 형성한다. 스페이서층(176)은 제1 마스크 패턴(174)과 동일 물질 또는 유사한 식각 특성을 가지는 물질로 이루어질 수 있다. 예를 들면, 스페이서층(176)은 실리콘 산화막으로 이루어질 수 있다.
도 13d를 참조하면, 스페이서층(176)을 에치백하여 제1 마스크 패턴(174)의 양 측벽을 덮는 복수의 스페이서(176A)를 형성한다. 복수의 스페이서(176A)를 통해 보호 절연막(172)이 노출될 수 있다.
도 13e를 참조하면, 제1 마스크 패턴(174) 및 복수의 스페이서(176A)를 식각 마스크로 이용하여 보호 절연막(172), 예비 중간 전극층(PME), 예비 인터페이스층(P144), 예비 선택 소자층(P142), 및 예비 하부 전극층(PBE)을 식각하여, 복수의 스페이서(176A)를 통해 복수의 제1 도전 라인(110) 및 복수의 제1 절연 패턴(112)을 노출시키는 복수의 제1 라인 공간(LS1)을 형성한다.
복수의 제1 라인 공간(LS1)은 보호 절연막(172), 예비 중간 전극층(PME), 예비 인터페이스층(P144), 예비 선택 소자층(P142), 및 예비 하부 전극층(PBE)을 관통하여 연장될 수 있다. 복수의 제1 라인 공간(LS1)은 제1 방향 (X 방향)에서 제1 간격(G1)(도 13b 참조)보다 더 작은 제2 폭(G2)을 가질 수 있다.
제1 마스크 패턴(174) 및 복수의 스페이서(176A)를 식각 마스크로 이용하여 예비 중간 전극층(PME)을 식각하는 과정에서 예비 인터페이스층(P144)은 식각 정지층의 역할을 할 수 있다. 예비 중간 전극층(PME)을 식각하는 동안 예비 선택 소자층(P142)이 예비 인터페이스층(P144)으로 덮여 외부로 노출되지 않을 수 있다. 따라서, 예비 중간 전극층(PME)을 식각하는 동안 예비 인터페이스층(P144)은 예비 선택 소자층(P142)이 예비 중간 전극층(PME)으로부터 유래되는 금속으로 오염되지 않도록 보호할 수 있다.
도 13f를 참조하면, 도 13e의 결과물 상에 복수의 제1 라인 공간(LS1)을 채우는 복수의 제1 절연 벽부(150A)를 형성한다.
복수의 제1 절연 벽부(150A)는 각각 예비 중간 전극층(PME), 예비 인터페이스층(P144), 예비 선택 소자층(P142), 및 예비 하부 전극층(PBE)을 관통하여 제2 방향 (Y 방향)으로 연장되는 라인 형상을 가질 수 있다. 복수의 제1 절연 벽부(150A)는 제1 마스크 패턴(174)의 상면과 동일한 레벨에서 연장되는 평탄화된 상면을 가지도록 형성될 수 있다. 일부 실시예들에서, 복수의 제1 절연 벽부(150A)는 보호 절연막(172)과 동일 물질 또는 유사한 식각 특성을 가지는 물질로 이루어질 수 있다. 예를 들면, 복수의 제1 절연 벽부(150A)는 실리콘 질화막으로 이루어질 수 있다.
도 13g를 참조하면, 제1 마스크 패턴(174) 및 복수의 스페이서(176A)를 제거하여 복수의 제1 절연 벽부(150A)를 통해 보호 절연막(172)을 노출시킨 후, 보호 절연막(172)을 제거하여 예비 하부 전극층(PBE)을 노출시킨다. 보호 절연막(172)을 제거하는 동안 복수의 제1 절연 벽부(150A)의 높이가 낮아질 수 있다. 복수의 제1 절연 벽부(150A)는 각각 예비 중간 전극층(PME) 위로 돌출된 부분을 포함할 수 있다.
도 13h를 참조하면, 예비 중간 전극층(PME)의 노출 표면과 복수의 제1 절연 벽부(150A)의 노출 표면을 덮는 예비 가열 전극층(P146) 및 예비 제1 절연 스페이서(PSPA1)를 형성한다.
예비 가열 전극층(P146) 및 예비 제1 절연 스페이서(PSPA1)는 각각 예비 중간 전극층(PME)의 노출 표면과 복수의 제1 절연 벽부(150A)의 노출 표면을 컨포멀하게 덮는 라이너 형태로 형성될 수 있다. 예비 제1 절연 스페이서(PSPA1)를 형성한 후, 복수의 제1 절연 벽부(150A) 각각의 사이에서 예비 제1 절연 스페이서(PSPA1)의 상면에 리세스 공간(RS)이 형성될 수 있다. 예비 가열 전극층(P146) 및 예비 제1 절연 스페이서(PSPA1)는 각각 도 3a 및 도 3b에 예시한 가열 전극층(146) 및 제1 절연 스페이서(SPA1)를 구성하는 물질로 이루어질 수 있다.
도 13i를 참조하면, 예비 제1 절연 스페이서(PSPA1) 및 예비 가열 전극층(P146)을 에치백하여 예비 가열 전극층(P146) 및 예비 제1 절연 스페이서(PSPA1) 중 복수의 제1 절연 벽부(150A) 각각의 양 측벽에 자기정렬되어 복수의 제1 절연 벽부(150A) 각각의 양 측벽을 덮는 부분들만 남도록 한다.
도 13j를 참조하면, 복수의 제1 절연 벽부(150A), 예비 제1 절연 스페이서(PSPA1), 및 예비 가열 전극층(P146)을 식각 마스크로 이용하여 예비 중간 전극층(PME), 예비 인터페이스층(P144), 예비 선택 소자층(P142), 및 예비 하부 전극층(PBE)을 식각하여, 복수의 리세스 공간(RS)을 통해 복수의 제1 도전 라인(112) 및 복수의 제1 절연 패턴(112)을 노출시키는 복수의 제2 라인 공간(LS2)을 형성한다.
복수의 제2 라인 공간(LS2)은 예비 중간 전극층(PME), 예비 인터페이스층(P144), 예비 선택 소자층(P142), 및 예비 하부 전극층(PBE)을 관통하여 연장될 수 있다. 복수의 제2 라인 공간(LS2)은 제1 방향 (X 방향)에서 제3 폭(G3)을 가질 수 있다. 제3 폭(G3)은 제2 폭(G2)(도 13e 참조)과 대략 동일할 수 있다.
복수의 제1 절연 벽부(150A), 예비 제1 절연 스페이서(PSPA1), 및 예비 가열 전극층(P146)을 식각 마스크로 이용하여 예비 중간 전극층(PME)을 식각하는 과정에서 예비 인터페이스층(P144)은 식각 정지층의 역할을 할 수 있다. 예비 중간 전극층(PME)을 식각하는 동안 예비 선택 소자층(P142)이 예비 인터페이스층(P144)으로 덮여 외부로 노출되지 않을 수 있다. 따라서, 예비 중간 전극층(PME)을 식각하는 동안 예비 인터페이스층(P144)은 예비 선택 소자층(P142)이 예비 중간 전극층(PME)으로부터 유래되는 금속으로 오염되지 않도록 보호할 수 있다.
도 13k를 참조하면, 도 13j의 결과물 상에 복수의 제2 라인 공간(LS2) 및 복수의 리세스 공간(RS)을 채우는 복수의 제2 절연 벽부(150B)를 형성한다.
복수의 제2 절연 벽부(150B)는 복수의 제1 절연 벽부(150A)와 평행하게 연장되면서 복수의 제1 절연 벽부(150A)의 상면과 동일한 레벨에서 연장되는 평탄화된 상면을 가지도록 형성될 수 있다. 복수의 제2 절연 벽부(150B) 및 복수의 제1 절연 벽부(150A)는 제1 방향 (X 방향)을 따라 1 개씩 교대로 배치될 수 있다. 일부 실시예들에서, 복수의 제2 절연 벽부(150B)는 복수의 제1 절연 벽부(150A)와 동일 물질로 이루어질 수 있다. 예를 들면, 복수의 제2 절연 벽부(150B)는 실리콘 질화막으로 이루어질 수 있다.
도 13l을 참조하면, 예비 가열 전극층(P146), 예비 제1 절연 스페이서(PSPA1), 복수의 제1 절연 벽부(150A), 및 복수의 제2 절연 벽부(150B) 위에 제2 마스크 패턴(180)을 형성한다. 제2 마스크 패턴(180)은 제1 방향 (X 방향)으로 연장되는 복수의 라인 패턴으로 이루어질 수 있다. 제2 마스크 패턴(180)은 복수의 제1 절연 벽부(150A) 및 복수의 제2 절연 벽부(150B)와 동일 물질 또는 유사한 식각 특성을 가지는 물질로 이루어질 수 있다. 예를 들면, 제2 마스크 패턴(180)은 실리콘 질화막으로 이루어질 수 있다.
도 13m을 참조하면, 제2 마스크 패턴(180)을 식각 마스크로 이용하여 도 13l에 예시한 예비 제1 절연 스페이서(PSPA1), 예비 중간 전극층(PME), 예비 인터페이스층(P144), 예비 선택 소자층(P142), 및 예비 하부 전극층(PBE)을 식각하여, 하부 전극층(BE), 선택 소자층(142), 인터페이스층(144), 중간 전극층(ME)을 포함하는 복수의 적층 구조를 형성한다. 상기 복수의 적층 구조 사이에서 복수의 제1 절연 패턴(112)을 노출시키는 복수의 홀 공간(HS)이 한정된다.
제2 마스크 패턴(180)을 식각 마스크로 이용하여 예비 중간 전극층(PME)을 식각하는 과정에서 예비 인터페이스층(P144)은 식각 정지층의 역할을 할 수 있다. 예비 중간 전극층(PME)을 식각하는 동안 예비 선택 소자층(P142)이 예비 인터페이스층(P144)으로 덮여 외부로 노출되지 않을 수 있다. 따라서, 예비 중간 전극층(PME)을 식각하는 동안 예비 인터페이스층(P144)은 예비 선택 소자층(P142)이 예비 중간 전극층(PME)으로부터 유래되는 금속으로 오염되지 않도록 보호할 수 있다.
도 13n을 참조하면, 도 13m의 결과물에서 복수의 홀 공간(HS)을 채우기에 충분한 두께의 매립 절연막을 형성한 후, 상기 매립 절연막의 상부와 제2 마스크 패턴(180)이 제거되도록 도 13m의 결과물을 평탄화하여, 평탄화된 상면을 가지는 복수의 제1 내지 제3 절연 벽부(150A, 150B, 150C)가 남도록 한다. 도 13m의 결과물을 평탄화하는 동안, 복수의 예비 가열 전극층(P146) 및 복수의 예비 제1 절연 스페이서(PSPA1)의 높이가 낮아질 수 있다. 복수의 홀 공간(HS)에는 상기 매립 절연막 중 일부인 복수의 제3 절연 벽부(150C)가 남게 된다. 복수의 제1 내지 제3 절연 벽부(150A, 150B, 150C), 복수의 예비 가열 전극층(P146), 및 복수의 예비 제1 절연 스페이서(PSPA1)는 각각 대략 동일한 레벨의 상면을 가질 수 있다.
도 13o를 참조하면, 도 13n의 결과물에서 복수의 제1 내지 제3 절연 벽부(150A, 150B, 150C)와, 복수의 예비 가열 전극층(P146) 및 복수의 예비 제1 절연 스페이서(PSPA1)와의 식각 선택비 차이를 이용하여 복수의 예비 가열 전극층(P146) 및 복수의 예비 제1 절연 스페이서(PSPA1)를 이들의 노출된 상면으로부터 소정 두께만큼 제거하여 복수의 가열 전극층(146) 및 복수의 제1 절연 스페이서(SPA1)를 형성하는 동시에 복수의 가열 전극층(146) 및 복수의 제1 절연 스페이서(SPA1)를 노출시키는 복수의 다마신 홀(DH)을 형성한다. 복수의 다마신 홀(DH)의 제1 방향 (X 방향)의 폭 및 제2 방향 (Y 방향)의 폭은 제1 내지 제3 절연 벽부(150A, 150B, 150C)에 의해 한정될 수 있다.
일부 실시예들에서, 복수의 예비 가열 전극층(P146) 및 복수의 예비 제1 절연 스페이서(PSPA1)를 소정 두께만큼 제거하기 위하여 습식 식각 공정을 이용할 수 있다. 예를 들면, 복수의 예비 가열 전극층(P146)이 TiSiN으로 이루어지는 경우, 복수의 예비 가열 전극층(P146)의 일부를 습식 식각 공정으로 제거하기 위하여 SPM (sulfuric peroxide mixture), SC1 (NH4OH, H2O2, 및 H2O의 혼합물), 또는 H202 등과 같은 식각액을 이용할 수 있다. 복수의 예비 제1 절연 스페이서(PSPA1)가 실리콘 산화막으로 이루어지는 경우, 복수의 예비 제1 절연 스페이서(PSPA1)의 일부를 습식 식각 공정으로 제거하기 위하여 HF 식각액을 이용할 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니며, 다양한 습식 식각 공정, 다양한 건식 식각 공정, 또는 이들의 조합을 이용하여 복수의 예비 가열 전극층(P146) 및 복수의 예비 제1 절연 스페이서(PSPA1)를 소정 두께만큼 제거할 수 있다.
본 발명의 기술적 사상에 의한 메모리 소자(100)의 제조 방법에서, 복수의 가열 전극층(146)을 형성하기 위하여, 도 13h 내지 도 13o를 참조하여 설명한 바와 같이 복수의 제1 절연 벽부(150A)의 측벽에 의해 자기정렬되는 공정을 이용한다. 따라서, 고집적화의 요구에 따라 메모리 소자를 구성하는 구성 요소들의 사이즈가 축소되어도 미세한 크기의 복수의 가열 전극층(146)을 단순화된 공정에 의해 비교적 저단가로 형성할 수 있으며, 미세한 크기의 복수의 가열 전극층(146)에서 원하는 히팅 효율을 제공할 수 있는 구조를 용이하게 얻을 수 있다.
도 13p를 참조하면, 복수의 다마신 홀(DH) 각각의 일부를 채우는 복수의 저항성 메모리층(148)을 형성한다.
복수의 저항성 메모리층(148)을 형성하기 위하여 다마신 공정을 이용할 수 있다. 예들 들면, 복수의 다마신 홀(DH)을 채우기에 충분한 두께의 저항성 물질층을 형성한 후, 상기 저항성 물질층을 에치백하여 복수의 다마신 홀(DH) 내부 중 하측 일부 공간에만 복수의 저항성 메모리층(148)이 남도록 할 수 있다. 복수의 저항성 메모리층(148)이 형성된 후, 복수의 다마신 홀(DH) 각각의 상측 일부 공간이 남을 수 있다.
복수의 저항성 메모리층(148)을 다마신 공정에 의해 형성함으로써, 복수의 저항성 메모리층(148)의 형성 공정 중에 복수의 저항성 메모리층(148) 각각의 측벽들이 식각 공정에 의한 손상을 받을 염려가 없다. 따라서, 복수의 저항성 메모리층(148)의 열화를 방지할 수 있다.
도 13q를 참조하면, 복수의 다마신 홀(DH) 각각의 상측 일부 공간을 채우면서 복수의 저항성 메모리층(148)을 덮는 복수의 상부 전극층(TE)을 형성한다.
복수의 상부 전극층(TE)을 형성하기 위하여 다마신 공정을 이용할 수 있다. 예들 들면, 복수의 저항성 메모리층(148) 위에서 복수의 다마신 홀(DH)을 채우기에 충분한 두께의 도전 물질층을 형성한 후, 상기 도전 물질층을 에치백하여 복수의 다마신 홀(DH)의 상측 공간 내에만 복수의 상부 전극층(TE)이 남도록 할 수 있다. 복수의 상부 전극층(TE)은 복수의 제1 내지 제3 절연 벽부(150A, 150B, 150C) 각각의 상면과 대략 동일 레벨의 상면을 가지도록 형성될 수 있다.
도 13r을 참조하면, 복수의 상부 전극층(TE)이 형성된 결과물 상에 복수의 제2 도전 라인(120) 및 복수의 제2 절연 패턴(122)를 형성하여 메모리 소자(100)를 형성할 수 있다.
도 13a 내지 도 13r을 참조하여 설명한 메모리 소자(100)의 제조 방법에 의하면, 복수의 메모리 셀(MC)을 구성하는 복수의 메모리 셀 필라(140)를 형성하기 위하여, 복수의 제1 절연 벽부(150A)의 측벽에 의해 자기정렬되는 공정을 이용한다. 따라서, 고집적화의 요구에 따라 메모리 소자를 구성하는 구성 요소들의 사이즈가 축소되어도 미세한 크기의 복수의 메모리 셀 필라(140)를 단순화된 공정에 의해 비교적 저단가로 형성할 수 있다.
이상, 도 13a 내지 도 13r을 참조하여 도 3a 및 도 3b에 예시한 메모리 소자(100)의 제조 방법에 대하여 설명하였으나, 도 13a 내지 도 13r을 참조하여 설명한 공정, 또는 이로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 방법들을 이용하여 도 5 내지 도 12b에 예시한 메모리 소자(200, 300, 400, 500, 600, 700, 800, 900), 또는 이들과 유사한 다양한 구조를 가지는 메모리 소자들을 제조할 수 있다.
도 5 및 도 6에 예시한 메모리 소자(200, 300)를 제조하기 위하여, 도 13o를 참조하여 설명한 바와 같이 복수의 예비 가열 전극층(P146) 및 복수의 예비 제1 절연 스페이서(PSPA1)의 일부를 제거하여 복수의 다마신 홀(DH)을 형성하는 공정에서 복수의 예비 가열 전극층(P146)의 식각량 및 복수의 예비 제1 절연 스페이서(PSPA1)의 식각량을 필요에 따라 변화시켜 원하는 단면 형상을 가지는 복수의 다마신 홀을 형성할 수 있다. 그 후, 도 13p 내지 도 13r을 참조하여 설명한 공정들을 수행할 수 있다.
도 7에 예시한 메모리 소자(400)를 제조하기 위하여, 도 13o를 참조하여 설명한 바와 같이 복수의 다마신 홀(DH)을 형성한 후, 복수의 제1 내지 제3 절연 벽부(150A, 150B, 150C) 중 복수의 다마신 홀(DH)의 측벽을 한정하는 상측 일부를 제거하여, 도 7에 예시한 제2 직선(L2)을 따르는 경사진 내부 측벽을 가지는 복수의 다마신 홀이 형성되도록 할 수 있다. 그 후, 상기 복수의 다마신 홀 내에 경사진 측벽을 가지는 저항성 메모리층(448) 및 상부 전극층(TE4)을 형성할 수 있다.
도 8에 예시한 메모리 소자(500)를 제조하기 위하여, 도 13o를 참조하여 설명한 바와 같이 복수의 다마신 홀(DH)을 형성한 후, 습식 식각 공정을 이용하여 복수의 제1 내지 제3 절연 벽부(150A, 150B, 150C) 중 복수의 다마신 홀(DH)의 측벽을 한정하는 상측 일부를 제거하여, 함몰 측벽부(AS2)를 포함하는 제1 절연 벽부(550A)와, 함몰 측벽부(AS4)를 포함하는 제2 절연 벽부(550B)를 형성할 수 있다. 그 후, 복수의 다마신 홀(DH) 내에서 함몰 측벽부(AS2, AS4)를 덮는 제2 절연 스페이서(SPB)를 형성하고, 도 13p 및 도 13q를 참조하여 설명한 바와 유사한 방법으로 복수의 다마신 홀(DH) 내에 저항성 메모리층(148) 및 상부 전극층(TE5)을 형성할 수 있다.
도 9에 예시한 메모리 소자(600)를 제조하기 위하여, 도 3m을 참조하여 설명한 공정에서 제2 마스크 패턴(180)을 식각 마스크로 이용하여 도 13l에 예시한 예비 제1 절연 스페이서(PSPA1), 예비 중간 전극층(PME), 예비 인터페이스층(P144), 예비 선택 소자층(P142), 및 예비 하부 전극층(PBE)을 식각하여 하부 전극층(BE), 선택 소자층(142), 인터페이스층(144), 중간 전극층(ME)을 포함하는 복수의 적층 구조를 형성할 때, 복수의 홀 공간(HS)이 기판(102)에 가까워질수록 제2 방향 (Y 방향)에서의 폭이 작아지도록 상기 복수의 홀 공간(HS)을 형성할 수 있다. 그 후, 도 3n을 참조하여 설명한 바와 유사한 방법으로 복수의 홀 공간(HS) 내에 매립 절연막을 형성한 후, 상기 매립 절연막의 상부와 제2 마스크 패턴(180)이 제거되도록 도 13m의 결과물을 평탄화하여, 도 9에 예시한 바와 같이 경사진 측벽을 가지는 복수의 메모리 셀 필라(640)와, 경사진 측벽을 가지는 제3 절연 벽부(650C)를 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 제1 도전 라인, 120: 제2 도전 라인, 140: 메모리 셀 필라, 142: 선택 소자층, 144: 인터페이스층, 146: 가열 전극층, 148: 저항성 메모리층, BE: 하부 전극층, ME: 중간 전극층, TE: 상부 전극층.

Claims (20)

  1. 기판 상에서 제1 방향으로 연장되는 제1 도전 라인과,
    상기 제1 도전 라인 상에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제2 도전 라인과,
    상기 제1 도전 라인과 상기 제2 도전 라인과의 사이에 배치되는 메모리 셀 필라와,
    상기 기판 상에서 상기 메모리 셀 필라의 측벽에 대면하는 절연 벽부를 포함하고,
    상기 메모리 셀 필라는 상기 제1 도전 라인과 평행하게 연장되는 베이스부(base portion)와 상기 베이스부의 일단에서 상기 제1 도전 라인으로부터 멀어지는 방향으로 연장되는 핀부(fin portion)를 포함하고 단면 형상이 L 자형인 가열 전극층과, 상기 제1 도전 라인과 상기 가열 전극층과의 사이에 개재된 선택 소자층을 포함하고,
    상기 선택 소자층 중 상기 절연 벽부에 대면하는 측벽과 상기 핀부 중 상기 절연 벽부에 대면하는 측벽은 하나의 제1 직선을 따라 연장되는 것을 특징으로 하는 메모리 소자.
  2. 제1항에 있어서,
    상기 메모리 셀 필라는 상기 선택 소자층과 상기 가열 전극층과의 사이에 개재된 중간 전극층을 더 포함하고,
    상기 중간 전극층은 상기 절연 벽부에 대면하면서 상기 제1 직선을 따라 연장되는 측벽을 가지는 것을 특징으로 하는 메모리 소자.
  3. 제1항에 있어서,
    상기 메모리 셀 필라는 상기 제1 도전 라인과 상기 선택 소자층과의 사이에 개재된 하부 전극층을 더 포함하고,
    상기 하부 전극층은 상기 절연 벽부에 대면하면서 상기 제1 직선을 따라 연장되는 측벽을 가지는 것을 특징으로 하는 메모리 소자.
  4. 제1항에 있어서,
    상기 메모리 셀 필라는
    상기 가열 전극층의 상기 핀부 중 상기 제1 도전 라인으로부터 가장 먼 탑 표면에 접하는 저면을 가지는 저항성 메모리층과,
    상기 가열 전극층의 상기 베이스부와 상기 핀부에 의해 한정되는 오목한 코너부 (reentrant corner portion)를 채우며 상기 저항성 메모리층의 상기 저면에 접하는 제1 절연 스페이서를 더 포함하고
    상기 저항성 메모리층의 상기 저면 중 상기 핀부의 상기 탑 표면에 접하는 제1 저면부의 면적은 상기 제1 절연 스페이서에 접하는 제2 저면부의 면적보다 더 작은 것을 특징으로 하는 메모리 소자.
  5. 제4항에 있어서,
    상기 핀부의 상기 탑 표면과, 상기 제1 절연 스페이서 중 상기 저항성 메모리층에 대면하는 상면은 하나의 평면 상에서 연장되고,
    상기 저항성 메모리층의 상기 저면은 상기 하나의 평면을 따라 평탄하게 연장되는 것을 특징으로 하는 메모리 소자.
  6. 제4항에 있어서,
    상기 제1 도전 라인으로부터 상기 핀부의 상기 탑 표면까지의 제1 거리와 상기 제1 도전 라인으로부터 상기 제1 절연 스페이서 중 상기 저항성 메모리층에 대면하는 상면까지의 제2 거리는 서로 다르고,
    상기 저항성 메모리층의 상기 저면은 상기 탑 표면에 대면하는 제1 저면부와 상기 제1 절연 스페이서에 대면하는 제2 저면부와, 상기 제1 저면부와 상기 제2 저면부와의 사이에 형성된 단차부를 포함하는 것을 특징으로 하는 메모리 소자.
  7. 제4항에 있어서,
    상기 제1 도전 라인으로부터 상기 핀부의 상기 탑 표면까지의 제1 거리는 상기 제1 도전 라인으로부터 상기 제1 절연 스페이서 중 상기 저항성 메모리층에 대면하는 상면까지의 제2 거리보다 더 작은 것을 특징으로 하는 메모리 소자.
  8. 제4항에 있어서,
    상기 제1 도전 라인으로부터 상기 핀부의 상기 탑 표면까지의 제1 거리는 상기 제1 도전 라인으로부터 상기 제1 절연 스페이서 중 상기 저항성 메모리층에 대면하는 상면까지의 제2 거리보다 더 큰 것을 특징으로 하는 메모리 소자.
  9. 제4항에 있어서,
    상기 저항성 메모리층은 상기 절연 벽부에 대면하면서 상기 핀부로부터 상기 제2 도전 라인을 향해 상기 제1 라인과 평행하지 않은 방향으로 연장되는 측벽을 가지는 것을 특징으로 하는 메모리 소자.
  10. 제4항에 있어서,
    상기 저항성 메모리층은 상기 제1 방향 및 상기 제2 방향에서 상기 제2 도전 라인에 가까워질수록 더 큰 폭을 가지는 것을 특징으로 하는 메모리 소자.
  11. 제4항에 있어서,
    상기 저항성 메모리층은 역사각뿔대(reverse truncated pyramid) 형상을 가지는 것을 특징으로 하는 메모리 소자.
  12. 제4항에 있어서,
    상기 핀부의 상기 탑 표면과 상기 제2 도전 라인과의 사이에서 상기 저항성 메모리층을 포위하는 링 형상의 제2 절연 스페이서를 더 포함하는 것을 특징으로 하는 메모리 소자.
  13. 기판 상에 예비 선택 소자층 및 예비 전극층을 포함하는 적층 구조를 형성하는 단계와,
    상기 적층 구조를 관통하여 연장되는 복수의 제1 라인 공간을 형성하는 단계와,
    상기 복수의 제1 라인 공간에 상기 적층 구조 위로 돌출된 부분을 포함하는 복수의 제1 절연 벽부를 형성하는 단계와,
    상기 복수의 제1 절연 벽부 각각의 상기 돌출된 부분의 양 측벽에 자기정렬되어 상기 돌출된 부분의 양 측벽을 덮는 복수의 예비 가열 전극층을 형성하는 단계와,
    상기 복수의 제1 절연 벽부 각각의 사이에서 상기 적층 구조를 관통하여 연장되는 복수의 제2 라인 공간을 형성하는 단계와,
    상기 복수의 제2 라인 공간에 상기 복수의 제1 절연 벽부와 평행하게 연장되는 복수의 제2 절연 벽부를 형성하는 단계와,
    상기 복수의 제1 절연 벽부에 교차하는 방향을 따라 상기 복수의 예비 가열 전극층 및 상기 적층 구조를 일부 제거하여 복수의 홀 공간을 형성하고 상기 복수의 홀 공간을 통해 상기 예비 선택 소자층의 일부인 복수의 선택 소자층과 상기 예비 전극층의 일부인 복수의 전극층을 노출시키는 단계와,
    상기 복수의 홀 공간에서 상기 복수의 선택 소자층의 측벽들과 상기 복수의 전극층의 측벽들을 덮는 복수의 제3 절연 벽부를 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 적층 구조를 형성하는 단계는
    상기 기판 상에 예비 하부 전극층, 상기 예비 선택 소자층, 및 예비 중간 전극층을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 복수의 예비 가열 전극층을 형성하는 단계는
    상기 복수의 제1 절연 벽부 각각의 상기 돌출된 부분 및 상기 적층 구조를 컨포멀(conformal)하게 덮는 가열 전극 형성용 제1 라이너를 형성하는 단계와,
    상기 제1 라이너 위에 상기 제1 라이너를 컨포멀하게 덮는 절연막으로 이루어지는 제2 라이너를 형성하는 단계와,
    상기 제1 라이너 및 제2 라이너를 에치백하여 상기 복수의 제1 절연 벽부 각각의 양 측벽에 자기정렬되는 복수의 예비 가열 전극층 및 복수의 절연 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  16. 제13항에 있어서,
    상기 복수의 제3 절연 벽부를 형성하는 단계 후,
    상기 복수의 적층 구조로부터 상기 복수의 예비 가열 전극층의 일부를 제거하여 상기 복수의 제1 절연 벽부, 상기 복수의 제2 절연 벽부, 및 상기 복수의 제3 절연 벽부에 의해 폭이 한정되는 복수의 홀을 형성하는 단계와,
    다마신 공정을 이용하여 상기 복수의 홀 내에 상기 복수의 예비 가열 전극층에 접하는 복수의 저항성 메모리층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  17. 기판 상에 예비 하부 전극층, 예비 선택 소자층, 및 예비 중간 전극층을 차례로 형성하는 단계와,
    상기 예비 중간 전극층, 예비 선택 소자층, 및 예비 하부 전극층을 관통하여 연장되는 복수의 제1 라인 공간을 형성하는 단계와,
    상기 복수의 제1 라인 공간에 상기 예비 중간 전극층 위로 돌출된 부분을 포함하는 복수의 제1 절연 벽부를 형성하는 단계와,
    상기 예비 중간 전극층 위에서 상기 복수의 제1 절연 벽부 각각의 양 측벽을 덮는 복수의 예비 가열 전극층 및 복수의 예비 제1 절연 스페이서를 형성하는 단계와,
    상기 복수의 제1 절연 벽부 각각의 사이에서 상기 예비 중간 전극층, 상기 예비 선택 소자층, 및 상기 예비 하부 전극층을 관통하여 연장되는 복수의 제2 라인 공간을 형성하는 단계와,
    상기 복수의 제2 라인 공간에 상기 복수의 제1 절연 벽부와 평행하게 연장되는 복수의 제2 절연 벽부를 형성하는 단계와,
    상기 복수의 제1 절연 벽부에 교차하는 방향을 따라 상기 복수의 예비 가열 전극층, 상기 복수의 예비 제1 절연 스페이서, 상기 예비 중간 전극층, 상기 예비 선택 소자층, 및 상기 예비 하부 전극층을 일부 제거하여 복수의 홀 공간을 형성하는 단계와,
    상기 복수의 홀 공간에 복수의 제3 절연 벽부를 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 복수의 제3 절연 벽부를 형성하는 단계 후,
    상기 복수의 예비 가열 전극층 및 상기 복수의 예비 제1 절연 스페이서를 일부 제거하여 L 자형 단면 형상을 가지는 가열 전극층과, 상기 가열 전극층의 일부를 덮는 제1 절연 스페이서를 형성하는 단계와,
    다마신 공정을 이용하여 상기 제1 절연 스페이서 위에 상기 가열 전극층에 접하는 저항성 메모리층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 가열 전극층의 상면과 상기 제1 절연 스페이서의 상면은 동일 평면상에서 연장되는 것을 특징으로 하는 메모리 소자의 제조 방법.
  20. 제18항에 있어서,
    상기 가열 전극층의 상면의 레벨과 상기 제1 절연 스페이서의 상면의 레벨은 서로 다른 것을 특징으로 하는 메모리 소자의 제조 방법.
KR1020160162303A 2016-11-30 2016-11-30 메모리 소자 및 그 제조 방법 KR102669147B1 (ko)

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