KR102659941B1 - 가변 저항 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 가변 저항 메모리 소자 및 그 제조 방법에 관한 것으로, 제1 방향으로 연장되는 제1 도전 라인과, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 방향으로 이격되는 한 쌍의 제2 도전 라인들 사이에 제공되는 셀 구조체를 포함하고, 상기 셀 구조체는 상기 제1 도전 라인 상의 하부 전극, 상기 하부 전극의 상부면과 접하고 상기 제1 방향으로 연장하는 바닥부 및 상기 바닥부의 상기 ,제1 방향의 양 단부에서 각각 상향 연장되는 기둥부들을 포함하는 가변 저항 패턴, 각각의 상기 기둥부들 상에 적층되는 중간 전극, 스위칭 패턴 및 상부 전극 및 상기 기둥부들의 외측벽 상에 각각 구비되는 스페이서들을 포함하되, 상기 하부 전극의 양 단부는 각각 상기 한 쌍의 제2 도전 라인들과 수직적으로 중첩되고, 상기 스페이서들은 상기 하부 전극의 양 단부 상에 각각 배치되고, 상기 하부 전극의 상부면과 접하는 가변 저항 메모리 소자를 제공한다.
Description
본 발명은 가변 저항 메모리 소자 및 그 제조 방법에 관한 것으로, 상세하게는 크로스 포인트 구조의 가변 저항 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 휴대용 디지털 기기의 보급과 디지털 데이터의 저장 필요성이 증가하면서 전원이 차단된 후에도 저장된 데이터가 소실되지 않는 비휘발성 메모리 소자에 대한 관심이 높아지고 있다.
상기 반도체 소자로서 디램 메모리 소자와 같이 실리콘 공정을 기반으로 함으로써 저비용으로 제조할 수 있는 플래시 메모리 소자가 널리 이용되고 있다. 그러나, 플래시 메모리 소자는 휘발성 메모리 소자인 디램 메모리 소자에 비하여 상대적으로 집적도가 낮고 동작속도가 느리며 데이터의 저장에 상대적으로 고전압이 요구되는 단점이 있다.
이와 같은 플래시 메모리 소자의 단점을 극복하기 위해 상변화 메모리 소자(phase changeable RAM, PRAM), 자기 메모리 소자(magnetic RAM, MRAM) 및 저항 메모리 소자(resistance changeable RAM, RRAM)와 같은 다양한 차세대 반도체 소자가 제안되고 있다. 이와 같은 차세대 비휘발성 메모리 소자는 비교적 낮은 전압에서 동작이 가능하고 액세스 타임(access time)이 빨라서 플래시 메모리 소자의 단점을 상당부분 상쇄하고 있다.
특히, 고집적화 요구에 따라 3차원 크로스 포인트 어레이 구조를 갖는 차세대 비휘발성 메모리 소자에 대한 연구가 최근 활발하게 진행되고 있다. 크로스 포인트 어레이(cross point array) 구조는 복수의 비트 라인과 복수의 워드 라인이 서로 교차하도록 배치하고 비트 및 워드 라인의 교차 지점(cross point)에 메모리 셀을 배치한 구조로써, 각 메모리 셀에 대한 임의의 액세스(random access)가 가능하여 데이터의 저장(program) 및 판독(read)을 용이하게 구현할 수 있다.
이와 같은 크로스 포인트 어레이 구조는 단위 셀을 워드 및 비트 라인 사이에 수직방향을 따라 적층 구조로 형성하고, 단일한 크로스 포인트 어레이 구조를 수직방향을 따라 다수 적층함으로써 용이하게 3차원 구조로 형성할 수 있다. 이에 따라, 차세대 비활성 메모리 소자를 고밀도로 집적할 수 있다.
한편, 가변 저항 메모리 소자는 하부 전극, 상부전극 및 이들 사이에 가변 저항층을 포함한다. 이러한 가변 저항 메모리를 제조하기 위해서는. 기판(미도시)상에 하부 전극을 형성하고, 하부 전극이 형성된 결과물 상에 가변 저항 물질을 증착하고 선택적으로 식각하여 가변 저항층을 형성한다. 또 가변 저항층 상에 상부 전극을 형성하는 과정을 수행하는 것이 요구된다.
그런데, 가변 저항층 형성을 위한 식각 과정에서 가변 저항층의 측벽이 충격을 받아 변형될 수 있다. 이러한 경우 가변 저항층의 측벽을 통해 누설 전류가 발생하므로, 원하는 특성을 갖는 가변 저항 메모리 소자를 구현하기 어려운 문제가 있다.
본원의 배경이 되는 기술은 공개특허 제10-2017-0108599호에 개시되어 있다.
본 발명에서 해결하고자 하는 기술적 과제는, 전기적 특성이 향상됨은 물론 제조 공정이 단순화되고, 집적도가 증가된 가변 저항 메모리 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 제1 방향으로 연장되는 제1 도전 라인과, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 방향으로 이격되는 한 쌍의 제2 도전 라인들 사이에 제공되는 셀 구조체를 포함하고, 상기 셀 구조체는: 상기 제1 도전 라인 상의 하부 전극; 상기 하부 전극의 상부면과 접하고 상기 제1 방향으로 연장하는 바닥부 및 상기 바닥부의 상기 제1 방향의 양 단부에서 각각 상향 연장되는 기둥부들을 포함하는 가변 저항 패턴; 각각의 상기 기둥부들 상에 적층되는 중간 전극, 스위칭 패턴 및 상부 전극; 및 상기 기둥부들의 외측벽 상에 각각 구비되는 스페이서들을 포함하되, 상기 하부 전극의 양 단부는 각각 상기 한 쌍의 제2 도전 라인들과 수직적으로 중첩되고, 상기 스페이서들은 상기 하부 전극의 양 단부 상에 각각 배치되고, 상기 하부 전극의 상부면과 접한다.
일 실시예에 따르면, 상기 제1 방향의 관점에서, 상기 가변 저항 패턴의 상기 바닥부의 길이는 상기 하부 전극의 길이보다 작고, 상기 제1 방향의 관점에서, 상기 가변 저항 패턴의 상기 기둥부들의 폭은 상기 중간 전극의 폭보다 작을 수 있다.
일 실시예에 따르면, 상기 스페이서들이 구비된 상기 가변 저항 패턴의 상기 제1 방향의 외측벽들 상에 제1 상부 몰드 패턴들이 구비되고, 상기 가변 저항 패턴의 상기 기둥부들 사이의 내측 공간에는 제2 상부 몰드 패턴이 구비될 수 있다.
본 발명의 실시예들에 따르면, 가변 저항 패턴이 별도의 식각 공정 없이 'U'자 형상을 갖도록 형성됨에 따라, 식각으로 인한 손상 및 누설 전류 등의 불량이 방지될 수 있다. 또한, 'U'자 형상의 가변 저항 패턴의 외측벽들 상에 형성된 스페이서들로 인해 가변 저항 패턴의 손상 및 열화가 효과적으로 방지되고, 누설 전류가 감소될 수 있다.
또한, 제1 도전 라인의 길이 방향으로 인접한 한 쌍의 메모리 셀들이 하나의 하부 전극과 하나의 가변 저항 패턴을 공유하도록 형성됨에 따라, 제조 공정이 단순화되고 집적도가 향상될 수 있다.
결과적으로, 전기적 특성이 향상됨은 물론 제조 공정이 단순화되고, 집적도가 증가된 가변 저항 메모리 소자의 제공이 가능할 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 나타내는 평면도이다.
도 2a 및 도 2b는 각각 도 1의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 3a 내지 도 10a는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-I' 선에 대응하는 단면도들이다.
도 3b 내지 도 10b는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 II-II' 선에 대응하는 단면도들이다.
도 2a 및 도 2b는 각각 도 1의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 3a 내지 도 10a는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-I' 선에 대응하는 단면도들이다.
도 3b 내지 도 10b는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 II-II' 선에 대응하는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본원 명세서에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 또한, 본원 명세서에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때, 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 나타내는 평면도이다. 도 2a 및 도 2b는 각각 도 1의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 1, 도 2a, 및 도 2b를 참조하면, 기판(100) 상에 제1 도전 라인들(102) 및 제2 도전 라인들(130)이 차례로 `제공될 수 있다. 제1 도전 라인들(102)은 기판(100)의 상면에 실질적으로 평행한 제1 방향(D1)으로 연장될 수 있고, 기판(100)의 상면에 실질적으로 평행하고 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 제2 도전 라인들(130)은 제2 방향(D2)으로 연장되고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 도전 라인들(102) 및 제2 도전 라인들(130)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다.
기판(100)은 Si 기판, Ge 기판, Si-Ge 기판, 실리콘-온-인슐레이터(Silicon-on-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다. 한편, 도시하지는 않았으나, 기판(100) 상부에 p형 또는 n형 불순물을 주입하여 웰(well)을 형성할 수도 있다.
제1 및 제2 도전 라인들(102, 130)의 각각은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
도시하지는 않았지만, 기판(100) 상에 절연막(미도시)이 개재될 수 있다. 이 경우, 제1 도전 라인(102)은 상기 절연막 상에 형성될 수 있다. 또한, 기판(100) 상에는 트랜지스터, 콘택, 배선 등을 포함하는 주변 회로(도시되지 않음)가 형성될 수 있다. 또한, 상기 주변 회로를 적어도 부분적으로 덮는 하부 절연막(도시안됨)이 기판(100) 상에 형성될 수 있다.
메모리 셀들(MC)이 제1 도전 라인들(102) 및 제2 도전 라인들(130) 사이에 배치될 수 있고, 제1 도전 라인들(102)과 제2 도전 라인들(130)의 교차점들에 각각 위치할 수 있다. 메모리 셀들(MC)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 메모리 셀들(MC)은 하나의 메모리 셀 스택(MCA)을 구성할 수 있다. 설명의 편의를 위해 하나의 메모리 셀 스택(MCA)만이 도시되었으나, 복수의 메모리 셀 스택들(MCA)이 기판(100) 상에 제3 방향(D3)을 따라 적층될 수 있다. 이 경우, 제1 도전 라인들(102), 제2 도전 라인들(130), 및 메모리 셀들(MC)에 상응하는 구조들이 기판(100) 상에 반복적으로 적층될 수 있다.
본 발명의 실시예들에 따르면, 제1 방향(D1)으로 서로 이격된 한 쌍의 메모리들(MC)은 하나의 하부 전극(108) 및 하나의 가변 저항 패턴(116)을 공유하는 구조를 가질 수 있다. 예컨대, 제1 방향(D1)으로 연장하는 하나의 제1 도전 라인(102)과, 제2 방향(D2)으로 연장되고 제1 방향(D1)으로 이격되는 한 쌍의 제2 도전 라인들(130) 사이에는, 이들과 전기적으로 연결되는 하나의 하부 전극(108)과 하나의 가변 저항 패턴(116)을 포함하는 셀 구조체(CS)가 제공될 수 있다.
일 실시예에 따르면, 셀 구조체(CS)는 제1 도전 라인(102) 상의 하부 전극(108), 하부 전극(108) 상에 배치되고 'U'자 형상을 갖는 가변 저항 패턴(116), 가변 저항 패턴(116)의 서로 마주하는 한 쌍의 최상부면 상에 각각 적층되는 중간 전극(122), 스위칭 패턴(124) 및 상부 전극(126)을 포함할 수 있다. 또한, 셀 구조체(CS)는 'U'자 형상의 가변 저항 패턴(116)의 외측벽 상에 구비되는 스페이서들(114)을 더 포함할 수 있다. 셀 구조체(CS)는 제1 방향(D1) 및 제2 방향(D2)을 따라 배치되어 행과 열을 이루도록 복수 개로 제공될 수 있다. 이하 설명의 편의를 위해 하나의 셀 구조체(CS)를 기준으로 설명한다.
하부 전극(108)은 제1 도전 라인(102)의 상부면과 접촉하며, 제1 방향(D1)으로 연장될 수 있다. 또한, 하부 전극(108)의 제1 방향(D1)의 양 단부는 제1 방향(D1)으로 이격된 한 쌍의 제2 도전 라인들(130)과 수직적으로 중첩될 수 있다. 하부 전극(108)은 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 등을 포함할 수 있다.
하부 전극(108)의 제1 방향(D1)의 측벽들 상에는 하부 몰드 패턴(104)이 구비될 수 있다. 하부 몰드 패턴(104)의 하부면은 제1 도전 라인(102)과 접하고, 하부 몰드 패턴(104)의 상부면은 하부 전극(108)의 상부면과 동일 높이를 가질 수 있다. 하부 몰드 패턴(104)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
가변 저항 패턴(116)은 하부 전극(108) 상에 구비될 수 있다. 예컨대, 가변 저항 패턴(116)은 하부 전극(108)의 상부면과 접하고 제1 방향(D1)으로 연장하는 바닥부(116a) 및 상기 바닥부(116a)의 제1 방향(D1)의 양 단부에서 각각 상향 연장되는 기둥부들(116b)을 포함할 수 있다. 제1 방향(D1)에 따른 일 단면의 관점에서, 바닥부(116a)와 기둥부들(116b)은 'U'자 형상을 이룰 수 있다. 제1 방향(D1)의 관점에서, 가변 저항 패턴(116)의 바닥부(116a)의 길이는 하부 전극(108)의 길이보다 작을 수 있다. 또한 제1 방향(D1)의 관점에서, 가변 저항 패턴(116)의 기둥부들(116b)의 폭은 중간 전극(122)의 폭보다 작을 수 있다.
가변 저항 패턴(116)은 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일 실시예들에 따르면, 가변 저항 패턴(116)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 즉, 가변 저항 패턴(116)은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 가변 저항 패턴(116)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항 패턴(116)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적으로 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복적으로 적층된 구조)를 가질 수 있다. 이 경우, 메모리 셀은 상변화 메모리 소자(Phase Change RAM: PRAM)의 메모리 셀로서 제공될 수 있다.
다른 실시예들에 따르면, 가변 저항 패턴(116)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중 적어도 하나를 포함할 수 있다. 일 예로, 가변 저항 패턴(116)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 및 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 중 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항 패턴(116)은 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제1 도전성 금속 산화막, 터널 절연막, 및 제2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 때, 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다. 본 예에서, 메모리 셀은 저항 변화 메모리 소자(Resistive Random Access Memory: ReRAM)의 메모리 셀로서 제공될 수 있다.
또 다른 실시예들에 따르면, 가변 저항 패턴(116)은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함할 수 있다. 예를 들면, 상기 가변 저항 패턴(116)은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다. 이 경우, 메모리 셀은 자기 저항 메모리 소자(Magnetic RAM: MRAM)의 메모리 셀로서 제공될 수 있다.
제1 도전 라인(102)과 제2 도전 라인(130)을 통해 메모리 셀(MC)의 가변 저항 패턴(116)에 전압이 인가되어 가변 저항 패턴(116)에 전류가 흐를 수 있으며, 인가되는 전압에 따라 선택된 메모리 셀(MC)의 가변 저항 패턴(116)의 저항이 변화될 수 있다.
가변 저항 패턴(116)의 저항 변화에 따라, 메모리 셀(MC)에서는 "0" 또는 "1"과 같은 디지털 정보를 기억할 수 있게 되며, 메모리 셀(MC)으로부터 디지털 정보를 소거할 수 있게 된다. 예를 들면, 메모리 셀(MC)에서 고저항 상태 "0"과 저저항 상태 "1"로 데이터를 기입할 수 있다. 여기서, 고저항 상태 "0"에서 저저항 상태 "1"로의 기입을 "세트 동작"이라 칭할 수 있고, 저저항 상태 "1"에서 고저항 상태 "0"으로의 기입을 "리셋 동작"이라 칭할 수 있다. 그러나, 본 발명의 실시예들에 따른 메모리 셀(MC)은 상기 예시된 고저항 상태 "0" 및 저저항 상태 "1"의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.
가변 저항 패턴(116)의 제1 방향(D1)의 외측벽들, 즉 기둥부들(116b)의 외측벽들 상에 스페이서들(114)이 각각 구비될 수 있다. 스페이서들(114)은 하부 전극(108)의 제1 방향(D1)의 양 단부들 상에 배치되며, 하부 전극(108)의 상부면과 접할 수 있다. 스페이서들(114)은 실리콘 질화물, 실리콘 산화물 및/또는 실리콘 산화질화물을 포함할 수 있다. 스페이서들(114)은 가변 저항 패턴(116)의 손상과 열화를 방지하고, 누설 전류를 감소시키는 역할을 수행할 수 있다.
스페이서들(114)이 구비된 가변 저항 패턴(116)의 제1 방향(D1)의 외측벽들 상에 제1 상부 몰드 패턴(110)이 구비되고, U자 형상의 가변 저항 패턴(116)의 내측 공간, 즉 기둥부들(116b) 사이의 내측 공간에는 제2 상부 몰드 패턴(118)이 구비될 수 있다. 제1 상부 몰드 패턴(110) 및 제2 상부 몰드 패턴(118)의 각각은 실리콘 질화물, 실리콘 산화물 및/또는 실리콘 산화질화물을 포함할 수 있다. 이하, 설명의 편의를 위해 하부 전극(108), 가변 저항 패턴(116) 및 스페이서들(114)은 제1 적층 구조체로 지칭될 수 있다.
제1 도전 라인(102), 제1 적층 구조체, 하부 몰드 패턴(104) 및 제1 및 제2 상부 몰드 패턴들(110, 118)이 병합된 구조물들은 제1 방향(D1)으로 연장될 수 있다. 그리고, 상기 구조물들의 제2 방향(D2)의 사이에는 매립 절연 패턴(120)이 구비될 수 있다. 매립 절연 패턴(120)은 기판(100) 상에 형성되고, 제1 방향(D1)으로 연장되는 형상을 가질 수 있다. 매립 절연 패턴(120)은 예컨대 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
가변 저항 패턴(116)의 기둥부들(116b), 스페이서들(114), 제1 및 제2 상부 몰드 패턴들(110, 118) 및 매립 절연 패턴(120)의 상부면들은 서로 공면을 이룰 수 있다. 즉, 가변 저항 패턴(116)의 기둥부들(116b), 스페이서들(114), 제1 및 제2 상부 몰드 패턴들(110, 118), 및 매립 절연 패턴(120)의 상부면들은 서로 동일한 높이를 가질 수 있다.
가변 저항 패턴(116)의 기둥부들(116b) 상에는 중간 전극들(122)이 각각 구비될 수 있다. 중간 전극들(122)의 각각은 가변 저항 패턴(116)과 스위칭 패턴(124)을 전기적으로 연결할 수 있으며, 가변 저항 패턴(116)과 스위칭 패턴(124)의 직접적인 접촉을 방지할 수 있다. 중간 전극(122)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 및 TaSiN 중에서 적어도 하나를 포함할 수 있다.
중간 전극(122) 상에 스위칭 패턴(124)이 배치될 수 있다. 스위칭 패턴(124)은 전류의 흐름을 제어할 수 있는 전류 조정 소자일 수 있다. 예컨대, 스위칭 패턴(124)은 오보닉 문턱 스위칭(ovonic threshold switching, OTS) 특성을 갖는 스위칭 소자일 수 있다. 즉, 스위칭 패턴(124)은 스위칭 패턴(124)의 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 오보닉 문턱 스위칭 특성을 갖는 물질을 포함할 수 있다. 이에 따라, 스위칭 패턴(124)에 문턱 전압보다 작은 전압이 인가될 때 스위칭 패턴(124)은 고저항 상태에 있고, 스위칭 패턴(124)에 문턱 전압보다 큰 전압이 인가될 때, 저저항 상태에 있으며 전류가 흐르기 시작한다. 또한, 스위칭 패턴(124)을 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 스위칭 패턴(124)은 고저항 상태로 변화될 수 있다.
스위칭 패턴(124)은 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 칼코게나이드 물질은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 스위칭 패턴(SW)은 불순물(일 예로, C, N, B, 및 O 중 적어도 하나)을 더 포함할 수 있다.
스위칭 패턴(124) 상에 상부 전극(126)이 배치될 수 있다. 상부 전극(126)은 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 등을 포함할 수 있다.
가변 저항 패턴(116)의 기둥부들(116b) 상에 각각 적층된 중간 전극(122), 스위칭 패턴(124) 및 상부 전극(126)은 제2 적층 구조물로 지칭될 수 있다. 제2 적층 구조물의 제1 도전 라인들(102)과 제2 도전 라인들(130) 사이의 교차점들에 제공될 수 있으며, 하나의 제1 적층 구조물 상에는 제1 방향(D1)으로 이격된 한 쌍의 제2 적층 구조물들이 제공될 수 있다.
제2 적층 구조물들 사이에 층간 절연막(128)이 구비될 수 있다. 층간 절연막(128)은 제2 적층 구조물들의 측벽을 덮으며 제2 적층 구조물들 사이를 채울 수 있다. 층간 절연막(128)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
제2 도전 라인(130)이 상부 전극(126) 상에 구비될 수 있다. 제2 도전 라인(130)은 제2 방향(D2)을 따라 배치되는 복수의 상부 전극들(126)과 공통으로 연결될 수 있다.
설명한 것과 같이, 제1 도전 라인(102) 및 제2 도전 라인(130)의 크로스 포인트에 메모리 셀들(MC)이 구비되되, 제1 방향(D1)으로 인접한 한 쌍의 메모리 셀들(MC)은 하나의 하부 전극(108)과 하나의 가변 저항 패턴(116)을 공유하는 가변 저항 메모리 소자를 제공할 수 있다.
이하 도 3a 내지 도 10b를 참조하면 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법에 대해 설명한다.
도 3a 내지 도 10a는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-I' 선에 대응하는 단면도들이다. 도 3b 내지 도 10b는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 II-II' 선에 대응하는 단면도들이다. 도 1, 도 2a 및 도 2b를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있으며, 중복되는 설명은 생략될 수 있다.
도 3a 및 도 3b를 참조하면, 기판(100) 상에 제1 도전막(101)이 형성될 수 있다.
제1 도전막(101)은 예컨대, 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다. 제1 도전막(101)은 예컨대, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 형성될 수 있다.
제1 도전막(101) 상에 제1 트렌치(105)를 포함하는 예비 하부 몰드 패턴(103)이 형성될 수 있다. 예비 하부 몰드 패턴(103)은 제1 도전막(101) 상에 하부 몰드막을 형성한 후 패터닝하여 형성될 수 있다. 하부 몰드막은 예컨대, 실리콘 질화물 또는 실리콘 산화물로 형성될 수 있다.
제1 트렌치(105)는 복수 개로 형성될 수 있으며, 복수의 제1 트렌치들(105)은 제1 방향(D1)으로 서로 이격되고, 제2 방향(D2)으로 연장될 수 있다. 제1 트렌치들(105)은 제1 도전막(101)의 상면을 노출할 수 있다.
도 4a 및 도 4b를 참조하면, 제1 트렌치(105)의 내부에 예비 하부 전극(107)이 형성될 수 있다. 예비 하부 전극(107)은 제1 트렌치(105)를 채우며 예비 하부 몰드 패턴(103)을 덮는 하부 전극막을 형성하고, 예비 하부 몰드 패턴(103)의 상부면이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 평탄화 공정은 예컨대, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 포함할 수 있다. 예비 하부 전극(107)은 제2 방향(D2)으로 연장될 수 있다. 하부 전극막은 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 등을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 예비 하부 몰드 패턴(103) 상에 제2 트렌치(111)를 포함하는 제1 예비 상부 몰드 패턴(109)이 형성될 수 있다. 제2 트렌치(111)는 예비 하부 전극(107)의 상부면을 노출하며 제2 방향(D2)으로 연장될 수 있다. 제1 예비 상부 몰드 패턴(109)은 예비 하부 몰드 패턴(103) 및 예비 하부 전극(107)을 덮는 제1 상부 몰드막을 형성한 후 패터닝하여 형성될 수 있다. 제1 상부 몰드막은 예컨대, 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 제1 상부 몰드막은 하부 몰드막과 동일한 물질을 포함할 수 있다.
도 6a 및 도 6b를 참조하면, 제2 트렌치(111)의 측벽들 상에 예비 스페이서들(113)이 형성될 수 있다. 예비 스페이서들(113)은 제2 트렌치(111)의 내부 및 제1 예비 상부 몰드 패턴(109)의 상부면을 컨포말하게 덮는 스페이서막을 형성한 후 제1 예비 상부 몰드 패턴(109)의 상부면이 노출될 때까지 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 예비 스페이서들(113)은 제2 트렌치(111)를 따라 제2 방향(D2)으로 연장될 수 있다. 스페이서막은 실리콘 질화물, 실리콘 산화물 및/또는 실리콘 산화질화물을 포함할 수 있다. 스페이서막은 예컨대, 원자층 증착(ALD) 공정 또는 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 예비 스페이서들(113)이 형성된 제2 트렌치(111)의 내부 및 제1 예비 상부 몰드 패턴(109)의 상부면을 컨포멀하게 덮는 가변 저항막(115)이 형성되고, 가변 저항막(115) 상에 제2 트렌치(111)의 내부를 완전하게 채우는 제2 상부 몰드막(117)이 형성될 수 있다.
가변 저항막(115)은 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일 실시예들에 따르면, 가변 저항막(115)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 즉, 가변 저항막(115)은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 가변 저항막(115)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항막(115)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적으로 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복적으로 적층된 구조)를 가질 수 있다.
다른 실시예들에 따르면, 가변 저항막(115)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중 적어도 하나를 포함할 수 있다. 일 예로, 가변 저항막(115)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 및 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 중 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항막(115)은 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제1 도전성 금속 산화막, 터널 절연막, 및 제2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 경우, 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
또 다른 실시예들에 따르면, 가변 저항막(115)은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함할 수 있다. 예를 들면, 상기 가변 저항막(115)은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다.
가변 저항막(115)은 예컨대, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 형성될 수 있다. 가변 저항막(115)의 형성 두께에 따라 중간 전극(122)과의 접촉 면적이 조절될 수 있다.
제2 상부 몰드막(117)은 제1 상부 몰드막과 동일한 물질을 포함할 수 있다, 제2 상부 몰드막(117)은 예컨대, 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 제1 예비 상부 몰드 패턴(109)의 상부면이 노출되도록 제2 상부 몰드막(117) 및 가변 저항막(115)이 평탄화될 수 있다. 그 결과, 제2 트렌치(111) 내에 예비 가변 저항 패턴(115a) 및 제2 예비 상부 몰드 패턴(117a)이 각각 형성될 수 있다.
평탄화 공정은 예컨대, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 포함할 수 있다. 평탄화 공정에 의해, 제1 및 제2 예비 상부 몰드 패턴들(109, 117a), 예비 스페이서들(113) 및 예비 가변 저항 패턴(115a)의 상부면이 노출될 수 있다.
도 9a 및 도 9b를 참조하면, 제1 및 제2 예비 상부 몰드 패턴들(109, 117a), 예비 가변 저항 패턴(115a), 예비 스페이서들(113), 예비 하부 전극(107), 예비 하부 몰드 패턴(103), 및 제1 도전막(101)을 패터닝함으로써, 제1 방향(D1)으로 연장되는 제3 트렌치(119)가 형성될 수 있다. 그 결과, 제3 트렌치(119 양 측에는 제1 도전 라인(102), 하부 전극(108), 가변 저항 패턴(116), 스페이서들(114), 하부 몰드 패턴(104), 제1 상부 몰드 패턴(110) 및 제2 상부 몰드 패턴(118)이 포함되는 구조물들이 형성될 수 있다. 상기 구조물들은 제1 방향(D1)으로 연장되는 형상을 가질 수 있다.
구체적으로, 제1 도전 라인(102)은 제1 방향(D1)으로 연장될 수 있으며, 제1 도전 라인(102) 상에 하부 전극(108), 가변 저항 패턴(116) 및 스페이서들(114)을 포함하는 제1 적층 구조물이 형성될 수 있다.
가변 저항 패턴(116)은 제1 방향(D1)으로 절단한 단면에서 보았을 때 U자 형상을 가질 수 있다. 예컨대, 가변 저항 패턴(116)은 하부 전극(108)의 상부면과 접하고 제1 방향(D1)으로 연장하는 바닥부(116a) 및 상기 바닥부(116a)의 제1 방향(D1)의 양 단부에서 각각 상향 연장되는 기둥부들(116b)을 포함할 수 있다.
가변 저항 패턴(116)의 외측벽들 상에 스페이서들(114)이 형성될 수 있다. 스페이서들(114)은 하부 전극(108)의 제1 방향(D1)의 양 단부들 상에 배치되며, 하부 전극(108)의 상부면과 접할 수 있다. 제1 방향(D1)으로 이격된 하부 전극들(108) 사이에는 하부 몰드 패턴(104)이 형성되고, 하부 몰드 패턴(104) 상에 제1 적층 구조물들 사이를 채우는 제1 상부 몰드 패턴(110)이 형성될 수 있다. 그리고, 제1 적층 구조물의 내측 공간을 채우는 제2 상부 몰드 패턴(118)이 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 제3 트렌치(119) 내부를 채우는 매립 절연 패턴(120)이 형성될 수 있다. 매립 절연 패턴(120)은 제3 트렌치(119) 내부를 채우면서 제1 및 제2 상부 몰드 패턴들(110, 118) 및 제1 적층 구조물을 덮는 매립 절연막을 형성한 후, 제1 및 제2 상부 몰드 패턴들(110, 118)의 상부면이 노출되도록 매립 절연막을 평탄화하여 형성될 수 있다. 매립 절연막은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
매립 절연 패턴(120)은 제1 방향(D1)으로 연장되는 형상을 가질 수 있다.
이어서, 가변 저항 패턴(116)의 기둥부들(116b) 상에 중간 전극(122), 스위칭 패턴(124) 및 상부 전극(126)이 적층 형성될 수 있다. 예컨대, 중간 전극(122), 스위칭 패턴(124) 및 상부 전극(126)은 매립 절연 패턴(120)이 형성된 기판(100) 상에 중간 전극막, 스위칭 물질막 및 상부 전극막을 차례로 적층한 후 패터닝하여 형성될 수 있다.
중간 전극막은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 및 TaSiN 중에서 적어도 하나를 포함할 수 있다.
스위칭 물질막은 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 칼코게나이드 물질은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 스위칭 물질막은 불순물(일 예로, C, N, B, 및 O 중 적어도 하나)을 더 포함할 수 있다.
상부 전극막은 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 등을 포함할 수 있다.
차례로 적층된 중간 전극(122), 스위칭 패턴(124) 및 상부 전극(126)은 제2 적층 구조물로 지칭될 수 있다.
다시 도 2a 및 도 2b를 참조하면, 제2 적층 구조물들의 사이를 채우는 층간 절연막(128)이 형성될 수 있다. 층간 절연막(128)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
이어서, 상부 전극(126) 상에 제2 도전 라인(130)이 형성될 수 있다. 제2 도전 라인(130)은 층간 절연막(128)이 형성된 기판(100) 상에 제2 도전막을 형성한 후 패터닝하여 형성될 수 있다. 제2 도전막은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
전술한 공정들을 수행함으로써 가변 저항 메모리 소자가 완성될 수 있다.
본 발명의 실시예들에 따르면, 가변 저항 패턴(116)이 별도의 식각 공정 없이 'U'자 형상을 갖도록 형성됨에 따라, 식각으로 인한 손상 및 누설 전류 등의 불량이 방지될 수 있다. 또한, 'U'자 형상의 가변 저항 패턴(116)의 외측벽들 상에 형성된 스페이서들(114)로 인해 가변 저항 패턴(116)의 손상 및 열화가 효과적으로 방지되고, 누설 전류가 감소될 수 있다.
또한, 제1 도전 라인(102)의 길이 방향으로 인접한 한 쌍의 메모리 셀들(MC)이 하나의 하부 전극(108)과 하나의 가변 저항 패턴(116)을 공유하도록 형성됨에 따라, 제조 공정이 단순화되고 집적도가 향상될 수 있다.
결과적으로, 전기적 특성이 향상됨은 물론 제조 공정이 단순화되고 집적도가 증가된 가변 저항 메모리 소자의 제공이 가능할 수 있다.
이상 첨부된 도면들을 참조하여 본 발명의 실시 예들을 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들 및 응용 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (3)
- 제1 방향으로 연장되는 제1 도전 라인과, 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 제1 방향으로 이격되는 한 쌍의 제2 도전 라인들 사이에 제공되는 셀 구조체를 포함하고,
상기 셀 구조체는:
상기 제1 도전 라인 상의 하부 전극;
상기 하부 전극의 상부면과 접하고 상기 제1 방향으로 연장하는 바닥부 및 상기 바닥부의 상기 제1 방향의 양 단부에서 각각 상향 연장되는 기둥부들을 포함하는 가변 저항 패턴;
각각의 상기 기둥부들 상에 적층되는 중간 전극, 스위칭 패턴 및 상부 전극; 및
상기 기둥부들의 외측벽 상에 각각 구비되는 스페이서들을 포함하되,
상기 하부 전극의 양 단부는 각각 상기 한 쌍의 제2 도전 라인들과 수직적으로 중첩되고,
상기 스페이서들은 상기 하부 전극의 양 단부 상에 각각 배치되고, 상기 하부 전극의 상부면과 접하는 가변 저항 메모리 소자. - 제1 항에 있어서,
상기 제1 방향의 관점에서, 상기 가변 저항 패턴의 상기 바닥부의 길이는 상기 하부 전극의 길이보다 작고,
상기 제1 방향의 관점에서, 상기 가변 저항 패턴의 상기 기둥부들의 폭은 상기 중간 전극의 폭보다 작은 가변 저항 메모리 소자. - 제2 항에 있어서,
상기 스페이서들이 구비된 상기 가변 저항 패턴의 상기 제1 방향의 외측벽들 상에 제1 상부 몰드 패턴들이 구비되고,
상기 가변 저항 패턴의 상기 기둥부들 사이의 내측 공간에는 제2 상부 몰드 패턴이 구비되는 가변 저항 메모리 소자.
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