KR102666706B1 - 가변 저항 메모리 소자 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title description 17
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 53
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 51
- 230000005641 tunneling Effects 0.000 claims abstract description 39
- 230000003647 oxidation Effects 0.000 claims abstract description 29
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 29
- 230000004888 barrier function Effects 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims abstract description 23
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 22
- 150000004770 chalcogenides Chemical class 0.000 claims abstract description 9
- 229910052715 tantalum Inorganic materials 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 7
- 229910052735 hafnium Inorganic materials 0.000 claims abstract description 5
- 239000011669 selenium Substances 0.000 claims description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 15
- 150000001786 chalcogen compounds Chemical class 0.000 claims description 14
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 12
- -1 chalcogenide compound Chemical class 0.000 claims description 11
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 10
- 229910052738 indium Inorganic materials 0.000 claims description 9
- 229910052714 tellurium Inorganic materials 0.000 claims description 9
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 8
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 claims description 8
- 229910052733 gallium Inorganic materials 0.000 claims description 8
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 8
- 229910052711 selenium Inorganic materials 0.000 claims description 8
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 claims description 8
- 229910004465 TaAlO Inorganic materials 0.000 claims description 6
- 229910004140 HfO Inorganic materials 0.000 claims description 4
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 3
- 229910052798 chalcogen Inorganic materials 0.000 claims description 2
- 150000001787 chalcogens Chemical class 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 10
- 239000000758 substrate Substances 0.000 description 22
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 239000010410 layer Substances 0.000 description 15
- 230000008569 process Effects 0.000 description 15
- 239000010949 copper Substances 0.000 description 13
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 12
- 229910052721 tungsten Inorganic materials 0.000 description 12
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 10
- 239000010937 tungsten Substances 0.000 description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 230000008859 change Effects 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 2
- 229910019007 CoSiN Inorganic materials 0.000 description 2
- 229910005900 GeTe Inorganic materials 0.000 description 2
- 229910018321 SbTe Inorganic materials 0.000 description 2
- 229910004200 TaSiN Inorganic materials 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- 229910008482 TiSiN Inorganic materials 0.000 description 2
- 229910008807 WSiN Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910005554 GaTeSe Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910006107 GeBiTe Inorganic materials 0.000 description 1
- 229910000618 GeSbTe Inorganic materials 0.000 description 1
- 229910005918 GeTeSe Inorganic materials 0.000 description 1
- 229910005923 GeTeTi Inorganic materials 0.000 description 1
- 229910018314 SbSeBi Inorganic materials 0.000 description 1
- 229910018045 SbTeSe Inorganic materials 0.000 description 1
- 229910018213 SeTeSn Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910008310 Si—Ge Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- 238000003949 trap density measurement Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N79/00—Integrated devices, or assemblies of multiple devices, comprising at least one solid-state element covered by group H10N70/00
Abstract
본 발명은 가변 저항 메모리 소자 및 그 제조 방법에 관한 것으로, 제1 방향으로 연장되는 제1 도전 라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인들 및 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함하고, 상기 메모리 셀들의 각각은 대응하는 제1 도전 라인과 제2 도전 라인 사이에서 차례로 적층된 하부 전극, 가변 저항 패턴, 중간 전극, 하부 카본 패턴, 터널링 산화 패턴, 배리어 패턴, 스위칭 패턴, 상부 카본 패턴 및 상부 전극을 포함하되, 상기 하부 카본 패턴 및 상기 상부 카본 패턴은 탄소(C)를 포함하고, 상기 터널링 산화 패턴은 Si, Ti 및 Hf 중 적어도 하나의 제1 원소를 포함하는 산화물과 Al 및 Ta 중 적어도 하나의 제2 원소를 포함하는 산화물의 혼합 산화물을 포함하고, 상기 배리어 패턴은 상기 스위칭 패턴에 포함된 칼코게나이드(chalcogenide) 물질과 동일한 물질을 포함하되, Si을 더 포함하는 가변 저항 메모리 소자를 제공한다.
Description
본 발명은 가변 저항 메모리 소자 및 그 제조 방법에 관한 것으로, 상세하게는 크로스 포인트 구조의 가변 저항 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 휴대용 디지털 기기의 보급과 디지털 데이터의 저장 필요성이 증가하면서 전원이 차단된 후에도 저장된 데이터가 소실되지 않는 비휘발성 메모리 소자에 대한 관심이 높아지고 있다.
상기 반도체 소자로서 디램 메모리 소자와 같이 실리콘 공정을 기반으로 함으로써 저비용으로 제조할 수 있는 플래시 메모리 소자가 널리 이용되고 있다. 그러나, 플래시 메모리 소자는 휘발성 메모리 소자인 디램 메모리 소자에 비하여 상대적으로 집적도가 낮고 동작속도가 느리며 데이터의 저장에 상대적으로 고전압이 요구되는 단점이 있다.
이와 같은 플래시 메모리 소자의 단점을 극복하기 위해 상변화 메모리 소자(phase changeable RAM, PRAM), 자기 메모리 소자(magnetic RAM, MRAM) 및 저항 메모리 소자(resistance changeable RAM, RRAM)와 같은 다양한 차세대 반도체 소자가 제안되고 있다. 이와 같은 차세대 비휘발성 메모리 소자는 비교적 낮은 전압에서 동작이 가능하고 액세스 타임(access time)이 빨라서 플래시 메모리 소자의 단점을 상당부분 상쇄하고 있다.
특히, 고집적화 요구에 따라 3차원 크로스 포인트 어레이 구조를 갖는 차세대 비휘발성 메모리 소자에 대한 연구가 최근 활발하게 진행되고 있다. 크로스 포인트 어레이(cross point array) 구조는 복수의 비트 라인과 복수의 워드 라인이 서로 교차하도록 배치하고 비트 및 워드 라인의 교차 지점(cross point)에 메모리 셀을 배치한 구조로써, 각 메모리 셀에 대한 임의의 액세스(random access)가 가능하여 데이터의 저장(program) 및 판독(read)을 용이하게 구현할 수 있다.
이와 같은 크로스 포인트 어레이 구조는 단위 셀을 워드 및 비트 라인 사이에 수직방향을 따라 적층 구조로 형성하고, 단일한 크로스 포인트 어레이 구조를 수직방향을 따라 다수 적층함으로써 용이하게 3차원 구조로 형성할 수 있다. 이에 따라, 차세대 비활성 메모리 소자를 고밀도로 집적할 수 있다.
본원의 배경이 되는 기술은 공개특허 제10-2017-0108599호에 개시되어 있다.
본 발명에서 해결하고자 하는 기술적 과제는, 전기적 특성 및 신뢰성이 향상된 가변 저항 메모리 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 제1 방향으로 연장되는 제1 도전 라인들; 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인들; 및 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함하고, 상기 메모리 셀들의 각각은 대응하는 제1 도전 라인과 제2 도전 라인 사이에서 차례로 적층된 하부 전극, 가변 저항 패턴, 중간 전극, 하부 카본 패턴, 터널링 산화 패턴, 배리어 패턴, 스위칭 패턴, 상부 카본 패턴 및 상부 전극을 포함하되, 상기 하부 카본 패턴 및 상기 상부 카본 패턴은 탄소(C)를 포함하고, 상기 터널링 산화 패턴은 Si, Ti 및 Hf 중 적어도 하나의 제1 원소를 포함하는 산화물과 Al 및 Ta 중 적어도 하나의 제2 원소를 포함하는 산화물의 혼합 산화물을 포함하고, 상기 배리어 패턴은 상기 스위칭 패턴에 포함된 칼코게나이드(chalcogenide) 물질과 동일한 물질을 포함하되, Si을 더 포함한다.
일 실시예에 따르면, 상기 터널링 산화 패턴은 SiO2, TiO2 및 HfO2 중 적어도 하나의 산화막과 Al2O3, Ta2O5 및 TaAlO4 중 적어도 하나의 산화막이 적층된 다층막 구조를 가질 수 있다.
일 실시예에 따르면, 상기 배리어 패턴은 알루미늄(Al)을 포함하며, 텔루륨(Te), 셀레늄(Se), 인듐(In) 및 갈륨(Ga) 중에서 적어도 2 이상을 포함하는 제1 칼코겐 화합물과 상기 제1 칼코겐 화합물의 총 중량의 8 내지 12% 중량%의 Si을 포함하고, 상기 스위칭 패턴은 알루미늄(Al)을 포함하며, 텔루륨(Te), 셀레늄(Se), 인듐(In) 및 갈륨(Ga) 중에서 적어도 2 이상을 포함하는 제2 칼코겐 화합물을 포함하되, 상기 제2 칼코겐 화합물은 상기 제1 칼코겐 화합물과 동일한 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 메모리 셀의 중간 전극과 스위칭 패턴 사이에 하부 카본 패턴이 개재되고, 스위칭 패턴과 상부 전극 사이에 상부 카본 패턴이 개재됨에 따라 계면 특성이 향상될 수 있다.
또한, 서로 상이한 이온 크기를 갖는 제1 원소와 제2 원소 각각의 산화물이 혼합된 혼합 산화물을 포함하는 터널링 산화 패턴이 하부 카본 패턴 상에 구비되고, 스위칭 패턴에 포함된 칼코게나이드(chalcogenide) 물질과 동일한 물질을 포함하되, Si을 더 포함하는 배리어 패턴이 터널링 산화 패턴 상에 구비됨에 따라, 오프 커런트가 효과적으로 차단되고 메모리 셀의 전류-전압 특성이 향상될 수 있다.
결과적으로, 전기적 특성 및 신뢰성이 향상된 가변 저항 메모리 소자의 제공이 가능할 수 있다
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 나타내는 평면도이다.
도 3a 및 도 3b는 각각 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 4a 내지 도 8a는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 I-I' 선에 대응하는 단면도들이다.
도 4b 내지 도 8b는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 II-II' 선에 대응하는 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 나타내는 평면도이다.
도 3a 및 도 3b는 각각 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 4a 내지 도 8a는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 I-I' 선에 대응하는 단면도들이다.
도 4b 내지 도 8b는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 II-II' 선에 대응하는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본원 명세서에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 또한, 본원 명세서에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때, 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 1을 참조하면, 제1 방향(D1)으로 연장되는 제1 도전 라인들(CL1), 및 제1 방향(D1)에 교차하는 제2 방향(D2)으로 연장되는 제2 도전 라인들(CL2)이 제공될 수 있다. 제2 도전 라인들(CL2)은 제1 방향(D1) 및 제2 방향(D2)에 수직한 제3 방향(D3)을 따라 제1 도전 라인들(CL1)로부터 이격될 수 있다. 메모리 셀 스택(MCA)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2) 사이에 제공될 수 있다. 메모리 셀 스택(MCA)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 메모리 셀들(MC)을 포함할 수 있다. 메모리 셀들(MC)은 행과 열을 이루며 이차원적으로 배열될 수 있다. 본 실시예에서 하나의 메모리 셀 스택(MCA)을 도시하나, 본 발명의 실시예들은 이에 한정되지 않는다. 메모리 셀 스택(MCA)은 복수 개로 제공되어 수직 적층될 수 있다.
메모리 셀들(MC)의 각각은 가변 저항 패턴(VR) 및 스위칭 패턴(SW)을 포함할 수 있다. 가변 저항 패턴(VR) 및 스위칭 패턴(SW)은 이들에 연결되는 한 쌍의 도전 라인들(CL1, CL2) 사이에서 서로 직렬로 연결될 수 있다.
일 예로, 메모리 셀들(MC)의 각각에 포함된 가변 저항 패턴(VR) 및 스위칭 패턴(SW)은 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에서 서로 직렬로 연결될 수 있다. 여기서, 제1 도전 라인(CL1)은 비트 라인(bit line)이고, 제2 도전 라인(CL2)은 워드 라인(word line)일 수 있다. 또한, 도 1에는 가변 저항 패턴(VR) 위에 스위칭 패턴(SW)이 제공되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다. 도 1에 도시된 바와 달리, 스위칭 패턴(SW) 위에 가변 저항 패턴(VR)이 제공될 수도 있다.
제1 도전 라인(CL1)과 제2 도전 라인(CL2)을 통해 메모리 셀(MC)의 가변 저항 패턴(VR)에 전압이 인가되어 가변 저항 패턴(VR)에 전류가 흐를 수 있으며, 인가되는 전압에 따라 선택된 메모리 셀(MC)의 가변 저항 패턴(VR)의 저항이 변화될 수 있다.
가변 저항 패턴(VR)의 저항 변화에 따라, 메모리 셀(MC)에서는 "0" 또는 "1"과 같은 디지털 정보를 기억할 수 있게 되며, 메모리 셀(MC)으로부터 디지털 정보를 소거할 수 있게 된다. 예를 들면, 메모리 셀(MC)에서 고저항 상태 "0"과 저저항 상태 "1"로 데이터를 기입할 수 있다. 여기서, 고저항 상태 "0"에서 저저항 상태 "1"로의 기입을 "세트 동작"이라 칭할 수 있고, 저저항 상태 "1"에서 고저항 상태 "0"으로의 기입을 "리셋 동작"이라 칭할 수 있다. 그러나, 본 발명의 실시예들에 따른 메모리 셀(MC)은 상기 예시된 고저항 상태 "0" 및 저저항 상태 "1"의 디지털 정보에만 한정되는 것은 아니며, 다양한 저항 상태들을 저장할 수 있다.
일 예로, 가변 저항 패턴(VR)은 제1 상태와 제2 상태 간에 가역적으로 천이할 수 있는 상변화 물질층을 포함할 수 있다. 그러나, 가변 저항 패턴(VR)은 이에 한정되는 것은 아니며, 인가된 전압에 따라 저항값이 달라지는 가변 저항체라면 어떠한 것도 포함할 수 있다.
다른 예로, 가변 저항 패턴(VR)은 전이 금속 산화물을 포함할 수 있으며, 이 경우 프로그램 동작에 의하여 적어도 하나의 전기적 통로가 가변 저항 패턴(VR) 내에 생성되거나 소멸될 수 있다. 상기 전기적 통로가 생성된 경우에 가변 저항 패턴(VR)은 낮은 저항값을 가질 수 있으며, 상기 전기적 통로가 소멸된 경우에 가변 저항 패턴(VR)은 높은 저항 값을 가질 수 있다. 이러한 가변 저항 패턴(VR)의 저항 값 차이를 이용하여 가변 저항 메모리 소자는 데이터를 저장할 수 있다.
스위칭 패턴(SW)은 전류의 흐름을 제어할 수 있는 전류 조정 소자일 수 있다. 본 발명의 실시예들에 따르면, 스위칭 패턴(SW)은 오보닉 문턱 스위칭(ovonic threshold switching, OTS) 특성을 갖는 스위칭 소자일 수 있다. 즉, 스위칭 패턴(SW)은 스위칭 패턴(SW)의 양단에 걸린 전압의 크기에 따라 저항이 변화할 수 있는 오보닉 문턱 스위칭 특성을 갖는 물질을 포함할 수 있다. 이에 따라, 스위칭 패턴(SW)에 문턱 전압보다 작은 전압이 인가될 때 스위칭 패턴(SW)은 고저항 상태에 있고, 스위칭 패턴(SW)에 문턱 전압보다 큰 전압이 인가될 때, 저저항 상태에 있으며 전류가 흐르기 시작한다. 또한, 스위칭 패턴(SW)을 통해 흐르는 전류가 유지 전류(holding current)보다 작아질 때, 스위칭 패턴(SW)은 고저항 상태로 변화될 수 있다.
제1 도전 라인(CL1)과 제2 도전 라인(CL2)의 선택에 의해 임의의 메모리 셀(MC)이 어드레싱될 수 있으며, 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이에 소정의 신호를 인가하여, 메모리 셀(MC)을 프로그래밍하고, 제1 도전 라인(CL1)을 통하여 전류 값을 측정함으로써 해당 메모리 셀(MC)을 구성하는 가변 저항체의 저항값에 따른 정보가 판독될 수 있다.
이하 도 2, 도 3a 및 도 3b를 참조하여, 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 설명한다.
도 2는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 나타내는 평면도이다. 도 3a 및 도 3b는 각각 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 2, 도 3a, 및 도 3b를 참조하면, 기판(100) 상에 제1 도전 라인들(102) 및 제2 도전 라인들(150)이 차례로 `제공될 수 있다. 제1 도전 라인들(102)은 기판(100)의 상면에 실질적으로 평행한 제1 방향(D1)으로 연장될 수 있고, 기판(100)의 상면에 실질적으로 평행하고 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 제2 도전 라인들(150)은 제2 방향(D2)으로 연장되고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 도전 라인들(102) 및 제2 도전 라인들(150)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다.
기판(100)은 Si 기판, Ge 기판, Si-Ge 기판, 실리콘-온-인슐레이터(Silicon-on-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다. 한편, 도시하지는 않았으나, 기판(100) 상부에 p형 또는 n형 불순물을 주입하여 웰(well)을 형성할 수도 있다.
제1 및 제2 도전 라인들(102, 150)의 각각은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
도시하지는 않았지만, 기판(100) 상에 절연막(미도시)이 개재될 수 있다. 이 경우, 제1 도전 라인(102)은 상기 절연막 상에 형성될 수 있다. 또한, 기판(100) 상에는 트랜지스터, 콘택, 배선 등을 포함하는 주변 회로(도시되지 않음)가 형성될 수 있다. 또한, 상기 주변 회로를 적어도 부분적으로 덮는 하부 절연막(미도시)이 기판(100) 상에 형성될 수 있다.
메모리 셀들(MC)이 제1 도전 라인들(102) 및 제2 도전 라인들(150) 사이에 배치될 수 있고, 제1 도전 라인들(102)과 제2 도전 라인들(150)의 교차점들에 각각 위치할 수 있다. 메모리 셀들(MC)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 메모리 셀들(MC)은 하나의 메모리 셀 스택(MCA)을 구성할 수 있다. 설명의 편의를 위해 하나의 메모리 셀 스택(MCA)만이 도시되었으나, 복수의 메모리 셀 스택들(MCA)이 기판(100) 상에 제3 방향(D3)을 따라 적층될 수 있다. 이 경우, 제1 도전 라인들(102), 제2 도전 라인들(150), 및 메모리 셀들(MC)에 상응하는 구조들이 기판(100) 상에 반복적으로 적층될 수 있다.
메모리 셀들(MC)의 각각은 차례로 적층된 하부 전극(108), 가변 저항 패턴(122), 중간 전극(124), 하부 카본 패턴(126), 터널링 산화 패턴(128), 배리어 패턴(130), 스위칭 패턴(132), 상부 카본 패턴(134) 및 상부 전극(136)을 포함할 수 있으며, 이들의 적층 구조물은 그에 연결되는 한 쌍의 도전 라인들(102, 150) 사이에서 직렬로 연결될 수 있다. 여기서, 제1 및 제2 도전 라인들(102, 150), 가변 저항 패턴(122) 및 스위칭 패턴(132)은 각각 도 1의 제1 및 제2 도전 라인들(CL1, CL2), 가변 저항 패턴(VR) 및 스위칭 패턴(SW)에 대응될 수 있다.
하부 전극(108)은 제1 도전 라인(102)의 상부면과 접촉할 수 있다. 일 실시예에 있어서, 하부 전극(108)은 제1 방향(D1)으로 절단한 단면에서 볼 때 U자 형상을 가질 수 있다. 하부 전극(108)은 금속 질화물 또는 금속 실리콘 질화물을 포함하도록 형성될 수 있다. 예컨대, 하부 전극(108)은 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 등을 포함할 수 있다.
하부 전극(108)의 제1 방향(D1)의 외측벽들 사이에 제1 몰드 패턴(104)이 구비되고, U자 형상의 하부 전극(108)의 내측 공간에는 제2 몰드 패턴(110)이 구비될 수 있다. 제1 몰드 패턴(104) 및 제2 몰드 패턴(110)의 각각은 실리콘 질화물을 포함할 수 있다. 본 실시예에서, 하부 전극(108)은 가변 저항 패턴(122)에 열을 가하는 히터 역할을 할 수 있다.
제1 도전 라인들(102)의 제2 방향(D2)의 사이 및 하부 전극들(110)의 제2 방향(D2)의 사이에는 매립 절연 패턴(120)이 구비될 수 있다. 매립 절연 패턴(120)은 기판(100) 상에 형성되고, 제1 방향(D1)으로 연장되는 형상을 가질 수 있다. 매립 절연 패턴(120)은 예컨대 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다.
하부 전극(108)의 최상부면과 제1 및 제2 몰드 패턴들(104, 110) 및 매립 절연 패턴(120)의 상부면들은 평탄하고, 실질적으로 동일 평면 상에 위치할 수 있다.
가변 저항 패턴(122)은 하부 전극(108)의 마주하는 2개의 최상부면 상에 각각 형성될 수 있다. 즉, 하나의 하부 전극(108) 상에는 2개의 가변 저항 패턴들(122)이 구비될 수 있다. 따라서, 하나의 하부 전극(108) 상에는 2개의 메모리 셀들(MC)이 형성될 수 있다. 달리 얘기하면, 제1 방향(D1)으로 서로 인접한 한 쌍의 메모리 셀들(MC)은 하나의 하부 전극(108)을 서로 공유할 수 있다.
가변 저항 패턴(122)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 가변 저항 패턴(122)은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 가변 저항 패턴(122)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항 패턴(122)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적으로 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복적으로 적층된 구조)를 가질 수 있다. 본 발명에서, 메모리 셀(MC)은 상변화 메모리 소자(Phase Change RAM: PRAM)의 메모리 셀로서 제공될 수 있다.
가변 저항 패턴(122) 상에 중간 전극(124)이 구비될 수 있다. 중간 전극(124)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 및 TaSiN 중에서 적어도 하나를 포함할 수 있다.
중간 전극(124) 상에 하부 카본 패턴(126)이 구비될 수 있다. 하부 카본 패턴(126)은 중간 전극(124)과 스위칭 패턴(132) 사이의 계면 특성을 향상시킬 수 있다. 하부 카본 패턴(126)은 탄소(C)를 포함할 수 있다. 또한, 하부 카본 패턴(126)은 터널링 산화 패턴(128), 배리어 패턴(130) 및 스위칭 패턴에 포함된 금속 물질(예컨대, Al)의 확산을 차단하는 역할을 수행할 수 있다.
하부 카본 패턴(126) 상에 터널링 산화 패턴(128)이 구비될 수 있다. 터널링 산화 패턴(128)은 메모리 셀(MC)에 전압이 인가되지 않을 때의 전류 즉, 오프 커런트(off current, 누설 전류)의 발생을 방지하는 역할을 수행할 수 있다. 즉, 터널링 산화 패턴(128)은 메모리 셀(MC)에 전압이 인가되지 않을 때에는 오프 커런트를 차단하지만, 전압이 인가되면 터널링 효과(Tunneling effect)를 통해서 전류를 통과시킬 수 있다. 터널링 산화 패턴(128)은 터널링 효과를 위해 얇은 두께를 가질 수 있다. 예컨대, 터널링 산화 패턴(128)은 5 내지 50Å의 두께를 가질 수 있다.
터널링 산화 패턴(128)은 Si, Ti 및 Hf 중 적어도 하나의 제1 원소를 포함하는 산화물과 Al 및 Ta 중 적어도 하나의 제2 원소를 포함하는 산화물의 혼합 산화물을 포함할 수 있다. 여기서, 제1 원소와 제2 원소를 서로 상이한 이온 크기를 가질 수 있다. 일 실시예에 따르면, 터널링 산화 패턴(128)은 SiO2, TiO2 및 HfO2 중 적어도 하나의 산화막과 Al2O3, Ta2O5 및 TaAlO4 중 적어도 하나의 산화막이 적층된 다층막 구조를 가질 수 있다. 일 예로, 터널링 산화 패턴(128)은 SiO2/Al2O3, SiO2/Ta2O5 또는 SiO2/Al2O3의 이중막 구조를 가질 수 있다. 다른 예로, 터널링 산화 패턴(128)은 SiO2, TaAlO4 및 Al2O3의 삼중막 구조를 가질 수 있다.
이와 같이, 터널링 산화 패턴(128)이 서로 상이한 이온 크기를 갖는 제1 원소와 제2 원소 각각의 산화물이 혼합된 혼합 산화물을 포함함에 따라 트랩 밀도가 증대되어 리텐션(retention) 특성이 향상될 수 있으며, 그 결과 오프 커런트 차단 효과가 더욱 증대될 수 있다.
터널링 산화 패턴(128) 상에 배리어 패턴(130)이 구비될 수 있다. 배리어 패턴(130)은 터널링 산화 패턴(128)과 함께 오프 커런트 차단 효과를 더욱 강화하기 위해 사용될 수 있다. 배리어 패턴(130)은 스위칭 패턴(132)에 포함된 칼코게나이드(chalcogenide) 물질과 동일한 물질을 포함하되, Si을 더 포함할 수 있다. 예컨대, 배리어 패턴(130)은 알루미늄(Al)을 포함하며, 텔루륨(Te), 셀레늄(Se), 인듐(In) 및 갈륨(Ga) 중에서 적어도 2 이상을 포함하는 제1 칼코겐 화합물과 Si을 포함할 수 있다. 이때, Si은 제1 칼코겐 화합물의 총 중량의 8 내지 12% 중량%로 포함될 수 있다.
배리어 패턴(130) 상에 스위칭 패턴(132)이 구비될 수 있다. 스위칭 패턴(132)은 메모리 셀(MC)의 스위치 역할을 할 수 있다. 스위칭 패턴(132)은 칼코게나이드 계열의 오보닉 문턱 스위치(ovonic threshold switch: OTS) 물질을 포함할 수 있다. 일 예로, 스위칭 패턴(132)은 알루미늄(Al)을 포함하며, 텔루륨(Te), 셀레늄(Se), 인듐(In) 및 갈륨(Ga) 중에서 적어도 2 이상을 포함하는 제2 칼코겐 화합물을 포함할 수 있다. 이 때, 제2 칼코겐 화합물은 제1 칼코겐 화합물과 동일한 물질을 포함할 수 있다.
스위칭 패턴(132) 상에 상부 카본 패턴(134)이 구비될 수 있다. 상부 카본 패턴(134)은 상부 전극(136)과 스위칭 패턴(132) 사이의 계면 특성을 향상시킬 수 있다. 상부 카본 패턴(134)은 탄소(C)를 포함할 수 있다. 또한, 상부 카본 패턴(134)은 터널링 산화 패턴(128), 배리어 패턴(130) 및 스위칭 패턴(132)에 포함된 금속 물질(예컨대, Al)의 확산을 차단하는 역할을 수행할 수 있다.
상부 카본 패턴(134) 상에 상부 전극(136)이 배치될 수 있다. 상부 전극(136)은 예를 들어, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 등을 포함할 수 있다.
제1 및 제2 몰드 패턴들(104, 110)의 상부면과 매립 절연 패턴(120)의 상부면 상에 상부 층간 절연막(140)이 배치될 수 있다. 상부 층간 절연막(140)은 차례로 적층된 가변 저항 패턴(122), 중간 전극(124), 하부 카본 패턴(126), 터널링 산화 패턴(128), 배리어 패턴(130), 스위칭 패턴(132), 상부 카본 패턴(134) 및 상부 전극(136)으로 이루어진 셀 구조물들의 사이를 채울 수 있다. 상부 층간 절연막(140)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상부 전극(136) 상에 제2 도전 라인(150)이 구비될 수 있다. 제2 도전 라인(150)은 제2 방향(D2)을 따라 배치되는 복수의 상부 전극들(136)과 공통으로 연결될 수 있다.
설명한 것과 같이, 제1 도전 라인(102) 및 제2 도전 라인(150)의 크로스 포인트에 메모리 셀들(MC)이 구비되는 가변 저항 메모리 소자를 제공할 수 있다.
이하 도 4a 내지 도 8b를 참조하여 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명한다.
도 4a 내지 도 8a는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 I-I' 선에 대응하는 단면도들이다. 도 4b 내지 도 8b는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 2의 II-II' 선에 대응하는 단면도들이다. 도 2, 도 3a 및 도 3b를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있으며, 중복되는 설명은 생략될 수 있다.
도 4a 및 도 4b를 참조하면, 기판(100) 상에 제1 도전막(101)이 형성될 수 있다.
제1 도전막(101)은 예컨대, 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다. 제1 도전막(101)은 예컨대, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 형성될 수 있다.
제1 도전막(101) 상에 제1 트렌치(105)를 포함하는 제1 예비 몰드 패턴(103)이 형성될 수 있다. 제1 예비 몰드 패턴(103)은 제1 도전막(101) 상에 제1 몰드막을 형성한 후 패터닝하여 형성될 수 있다. 제1 몰드막은 예컨대, 실리콘 질화물로 형성될 수 있다.
제1 트렌치(105)는 복수 개로 형성될 수 있으며, 복수의 제1 트렌치들(105)은 제1 방향(D1)으로 서로 이격되고, 제2 방향(D2)으로 연장될 수 있다. 제1 트렌치들(105)은 제1 도전막(101)의 상면을 노출할 수 있다.
도 5a 및 도 5b를 참조하면, 제1 트렌치(105) 내부에 예비 하부 전극 패턴(107) 및 제2 예비 몰드 패턴(109)이 형성될 수 있다. 예비 하부 전극 패턴(107) 및 제2 예비 몰드 패턴(109)은 제1 트렌치(105)의 내부 및 제1 예비 몰드 패턴(103)의 상면을 컨포말하게 덮는 하부 전극막을 형성하고, 하부 전극막 상에 제1 트렌치(105)의 내부를 완전하게 채우는 제2 몰드막을 형성한 후 제1 예비 몰드 패턴(103)의 상부면이 노출되도록 하부 전극막 및 제2 몰드막을 평탄화하여 형성될 수 있다. 예비 하부 전극(107) 및 제2 예비 몰드 패턴(109)은 제2 방향(D2)으로 연장될 수 있다. 그리고, 예비 하부 전극(107)은 제1 방향(D1)으로 절단한 단면도에서 U자 형상을 가질 수 있다.
하부 전극막은 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 등을 포함할 수 있다. 제2 몰드막은 제1 몰드막과 동일한 절연 물질, 예컨대, 실리콘 질화물을 포함할 수 있다. 하부 전극막 및 제2 몰드막은 원자층 증착(ALD) 공정 또는 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다.
평탄화 공정은 예컨대, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 포함할 수 있다. 평탄화 공정에 의해, 제1 및 제2 예비 몰드 패턴들(103, 109) 및 예비 하부 전극(107)의 상부면이 노출될 수 있다.
도 6a 및 도 6b를 참조하면, 제1 예비 몰드 패턴(103), 제2 예비 몰드 패턴(109), 예비 하부 전극(107), 및 제1 도전막(101)의 일부를 식각함으로써, 제1 방향(D1)으로 연장되는 제2 트렌치(115)가 형성될 수 있다. 그 결과, 제2 트렌치(115)의 양 측에는 제1 도전 라인(102), 하부 전극(108), 제1 몰드 패턴(104) 및 제2 몰드 패턴(110)이 포함되는 하부 구조물이 형성될 수 있다. 상기 하부 구조물은 제1 방향(D1)으로 연장되는 형상을 가질 수 있다.
구체적으로, 제1 도전 라인(102)은 제1 방향(D1)으로 연장될 수 있으며, 제1 도전 라인(102) 상에 하부 전극(108) 이 형성될 수 있다. 하부 전극(108)은 제1 방향(D1)으로 절단한 단면에서 보았을 때 U자 형상을 가질 수 있다. 또한, 하부 전극(108)의 내측 공간을 채우는 제2 몰드 패턴(110)이 형성되고, 제1 도전 라인(102) 상에서, 하부 전극(108) 및 제2 몰드 패턴(110)을 포함하는 구조물의 제1 방향(D1)의 측벽 상에 제1 몰드 패턴(104)이 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 제2 트렌치(115) 내부를 채우는 매립 절연 패턴(120)이 형성될 수 있다. 매립 절연 패턴(120)은 제2 트렌치(115) 내부를 채우면서 제1 및 제2 몰드 패턴들(104, 110) 및 하부 전극(108)의 상부면을 덮는 매립 절연막을 형성한 후, 제1 및 제2 몰드 패턴들(104, 110) 및 하부 전극의 상부면이 노출되도록 매립 절연막을 평탄화하여 형성될 수 있다. 매립 절연막은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 매립 절연 패턴(120)은 제1 방향(D1)으로 연장되는 형상을 가질 수 있다.
매립 절연 패턴(120)이 형성된 기판(100) 상에 가변 저항막(121), 중간 전극막(123), 하부 카본막(125), 터널링 산화막(127), 배리어막(129), 스위칭막(131), 상부 카본막(133) 및 상부 전극막(135)이 차례로 형성될 수 있다. 가변 저항막(121), 중간 전극막(123), 하부 카본막(125), 터널링 산화막(127), 배리어막(129), 스위칭막(131), 상부 카본막(133) 및 상부 전극막(135)의 각각은 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 형성될 수 있다.
중간 전극막(123)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 및 TaSiN 중에서 적어도 하나를 포함할 수 있다.
하부 카본막(125) 및 상부 카본막(133)은 탄소(C)를 포함할 수 있다.
터널링 산화막(127)은 Si, Ti 및 Hf 중 적어도 하나의 제1 원소를 포함하는 산화물과 Al 및 Ta 중 적어도 하나의 제2 원소를 포함하는 산화물의 혼합 산화물을 포함할 수 있다. 여기서, 제1 원소와 제2 원소를 서로 상이한 이온 크기를 가질 수 있다. 일 실시예에 따르면, 터널링 산화막(127)은 SiO2, TiO2 및 HfO2 중 적어도 하나의 산화막과 Al2O3, Ta2O5 및 TaAlO4 중 적어도 하나의 산화막이 적층된 다층막 구조를 가질 수 있다. 일 예로, 터널링 산화막(127)은 SiO2/Al2O3, SiO2/Ta2O5 또는 SiO2/Al2O3의 이중막 구조를 가질 수 있다. 다른 예로, 터널링 산화막(127)은 SiO2, TaAlO4 및 Al2O3의 삼중막 구조를 가질 수 있다.
배리어막(129)은 스위칭막(131)에 포함된 칼코게나이드(chalcogenide) 물질과 동일한 물질을 포함하되, Si을 더 포함할 수 있다. 예컨대, 배리어막(129)은 알루미늄(Al)을 포함하며, 텔루륨(Te), 셀레늄(Se), 인듐(In) 및 갈륨(Ga) 중에서 적어도 2 이상을 포함하는 제1 칼코겐 화합물과 Si을 포함할 수 있다. 이때, Si은 제1 칼코겐 화합물의 총 중량 대비 8 내지 12% 중량%로 포함될 수 있다.
스위칭막(131)은 칼코게나이드 계열의 오보닉 문턱 스위치(ovonic threshold switch: OTS) 물질을 포함할 수 있다. 일 예로, 스위칭막(131)은 알루미늄(Al)을 포함하며, 텔루륨(Te), 셀레늄(Se), 인듐(In) 및 갈륨(Ga) 중에서 적어도 2 이상을 포함하는 제2 칼코겐 화합물을 포함할 수 있다. 이 때, 제2 칼코겐 화합물은 제1 칼코겐 화합물과 동일한 물질을 포함할 수 있다.
상부 전극막(135)은 예를 들어, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물 등을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 가변 저항막(121), 중간 전극막(123), 하부 카본막(125), 터널링 산화막(127), 배리어막(129), 스위칭막(131), 상부 카본막(133) 및 상부 전극막(135)이 패터닝 될 수 있다. 상기 패터닝은 상부 전극막(135) 상에 마스크 패턴(미도시)을 형성하고, 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 마스크 패턴을 이용한 이방성 식각 공정은 적어도 2회 이상 수행될 수 있다. 상기 패터닝 결과, 하부 전극(108)의 마주하는 2개의 최상부면 상에 차례로 적층되는 가변 저항 패턴(122), 중간 전극(124), 하부 카본 패턴(126), 터널링 산화 패턴(128), 배리어 패턴(130), 스위칭 패턴(132), 상부 카본 패턴(134) 및 상부 전극(136)이 형성되고, 제1 및 제2 몰드 패턴들(104, 110)과 매립 절연 패턴(120)의 상부면이 노출될 수 있다.
차례로 적층된 가변 저항 패턴(122), 중간 전극(124), 하부 카본 패턴(126), 터널링 산화 패턴(128), 배리어 패턴(130), 스위칭 패턴(132), 상부 카본 패턴(134) 및 상부 전극(136)은 셀 구조물로 지칭될 수 있다. 복수의 셀 구조물들은 제1 방향(D1) 및 제2 방향(D2)을 따라 이격되어 행과 열을 이룰 수 있다.
다시 도 3a 및 도 3b를 참조하면, 셀 구조물들의 사이를 채우는 상부 층간 절연막(140)이 형성될 수 있다. 상부 층간 절연막(140)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상부 층간 절연막(140)은 상부 전극(136)과 동일한 높이의 상부면을 갖도록 형성될 수 있다.
이어서, 제2 방향(D2)을 따라 배치되는 상부 전극들(136)과 공통으로 연결되는 제2 도전 라인(150)이 형성될 수 있다. 제2 도전 라인(150)은 상부 층간 절연막(140)이 형성된 기판(100) 상에 제2 도전막을 형성한 후 패터닝하여 형성될 수 있다. 제2 도전막은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
전술한 공정들을 수행함으로써 가변 저항 메모리 소자가 완성될 수 있다.
본 발명의 실시예들에 따르면, 메모리 셀(MC)의 중간 전극(124)과 스위칭 패턴(132) 사이에 하부 카본 패턴(126)이 개재되고, 스위칭 패턴(132)과 상부 전극(136) 사이에 상부 카본 패턴(134)이 개재됨에 따라 계면 특성이 향상될 수 있다,
또한, 서로 상이한 이온 크기를 갖는 제1 원소와 제2 원소 각각의 산화물이 혼합된 혼합 산화물을 포함하는 터널링 산화 패턴(128)이 하부 카본 패턴(126) 상에 구비되고, 스위칭 패턴(132)에 포함된 칼코게나이드(chalcogenide) 물질과 동일한 물질을 포함하되, Si을 더 포함하는 배리어 패턴(130)이 터널링 산화 패턴(128) 상에 구비됨에 따라, 오프 커런트가 효과적으로 차단되고 메모리 셀의 전류-전압 특성이 향상될 수 있다.
결과적으로, 전기적 특성 및 신뢰성이 향상된 가변 저항 메모리 소자의 제공이 가능할 수 있다.
이상 첨부된 도면들을 참조하여 본 발명의 실시 예들을 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들 및 응용 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (3)
- 제1 방향으로 연장되는 제1 도전 라인들;
상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인들; 및
상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함하고,
상기 메모리 셀들의 각각은 대응하는 제1 도전 라인과 제2 도전 라인 사이에서 차례로 적층된 하부 전극, 가변 저항 패턴, 중간 전극, 하부 카본 패턴, 터널링 산화 패턴, 배리어 패턴, 스위칭 패턴, 상부 카본 패턴 및 상부 전극을 포함하되,
상기 하부 카본 패턴 및 상기 상부 카본 패턴은 탄소(C)를 포함하고,
상기 터널링 산화 패턴은 Si, Ti 및 Hf 중 적어도 하나의 제1 원소를 포함하는 산화물과 Al 및 Ta 중 적어도 하나의 제2 원소를 포함하는 산화물의 혼합 산화물을 포함하고,
상기 배리어 패턴은 상기 스위칭 패턴에 포함된 칼코게나이드(chalcogenide) 물질과 동일한 물질을 포함하되, Si을 더 포함하고,
상기 터널링 산화 패턴은 SiO2, TiO2 및 HfO2 중 적어도 하나의 산화막과 Al2O3, Ta2O5 및 TaAlO4 중 적어도 하나의 산화막이 적층된 다층막 구조를 갖고,
상기 배리어 패턴은 알루미늄(Al)을 포함하며, 텔루륨(Te), 셀레늄(Se), 인듐(In) 및 갈륨(Ga) 중에서 적어도 2 이상을 포함하는 제1 칼코겐 화합물과 상기 제1 칼코겐 화합물의 총 중량의 8 내지 12% 중량%의 Si을 포함하고,
상기 스위칭 패턴은 알루미늄(Al)을 포함하며, 텔루륨(Te), 셀레늄(Se), 인듐(In) 및 갈륨(Ga) 중에서 적어도 2 이상을 포함하는 제2 칼코겐 화합물을 포함하되, 상기 제2 칼코겐 화합물은 상기 제1 칼코겐 화합물과 동일한 물질을 포함하는 가변 저항 메모리 소자. - 삭제
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Publications (1)
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