CN111415956A - 可变电阻存储器装置及其制造方法 - Google Patents

可变电阻存储器装置及其制造方法 Download PDF

Info

Publication number
CN111415956A
CN111415956A CN201910846661.9A CN201910846661A CN111415956A CN 111415956 A CN111415956 A CN 111415956A CN 201910846661 A CN201910846661 A CN 201910846661A CN 111415956 A CN111415956 A CN 111415956A
Authority
CN
China
Prior art keywords
pattern
variable resistance
memory device
bottom electrode
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910846661.9A
Other languages
English (en)
Inventor
裵炳珠
李德喜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020190002372A external-priority patent/KR102675357B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111415956A publication Critical patent/CN111415956A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

公开了可变电阻存储器装置及其制造方法。所述可变电阻存储器装置可以包括：多个存储器单元，均包括可变电阻图案和开关图案；多条导线，存储器单元连接到所述多条导线；底电极，将导线中的至少一条连接到可变电阻图案；以及间隔件图案，形成在底电极上以与可变电阻图案接触。间隔件图案包括掺杂有杂质的介电材料。

Description

可变电阻存储器装置及其制造方法
本申请要求于2019年1月8日在韩国知识产权局提交的第10-2019-0002372号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思的示例实施例涉及一种半导体存储器及其制造方法，更具体地讲，涉及一种可变电阻存储器装置及其制造方法。
背景技术
根据对于具有高电容和低功耗的存储器装置的需求，正在对非易失性并且不需要刷新操作的下一代存储器进行研究。下一代存储器装置需要具有DRAM(动态随机存取存储器)的高集成特性、快闪存储器的非易失性特性和/或SRAM(静态RAM)的高速。
近来正在开发下一代半导体存储器装置(例如，铁电随机存取存储器(FRAM)、磁随机存取存储器(MRAM)和相变随机存取存储器(PRAM))以满足半导体存储器装置的高性能和低功耗的趋势。下一代半导体存储器装置由具有其电阻根据被施加的电流或电压而变得不同并且即使在电流或电压供应被中断时也保持其电阻的特性的材料形成。
发明内容
发明构思的示例实施例提供了一种可变电阻存储器装置及其制造方法，所述方法能够改善可变电阻存储器装置的电学特性并且实现工艺简化。
发明构思的目的不限于以上提及的内容，并且本领域技术人员通过以下描述将清楚地理解以上未提及的其他目的。
根据示例实施例，提供了一种可变电阻存储器装置，所述可变电阻存储器装置可以包括：多个存储器单元，均包括可变电阻图案和开关图案；多条导线，存储器单元连接到所述多条导线；底电极，将所述多条导线中的至少一条连接到可变电阻图案；以及间隔件图案，形成在底电极上以与可变电阻图案接触。间隔件图案可以包括掺杂有杂质的介电材料。
根据示例实施例，提供了一种可变电阻存储器装置，所述可变电阻存储器装置可以包括：第一导线，在第一方向上延伸；模制介电图案，形成在第一导线上；第二导线，形成在模制介电图案上并且在与第一方向不同的第二方向上延伸；底电极，形成在模制介电图案中，底电极包括连接到第一导线的底部部分和从底部部分垂直突出的侧壁部分；掩埋介电图案，覆盖底电极的底部部分和侧壁部分；间隔件图案，形成在掩埋介电图案和底电极之间，间隔件图案包括掺杂有杂质的介电材料；以及可变电阻图案，形成在底电极和第二导线之间，可变电阻图案与底电极的侧壁部分接触。
根据示例实施例，提供了一种制造可变电阻存储器装置的方法，所述方法可以包括：在基底上形成在第一方向上延伸的第一导线；在覆盖第一导线的模制介电层中形成沟槽；在沟槽中顺序地形成初始电极图案和初始间隔件图案；在形成有初始电极图案和初始间隔件图案的沟槽中形成掩模介电图案；执行第一蚀刻工艺，以使初始电极图案的顶表面和间隔件图案的顶表面凹进；对模制介电层和掩埋介电图案执行第二蚀刻工艺，以在模制介电层和掩埋介电图案之间形成扩大的凹进区域；以及在扩大的凹进区域中形成可变电阻图案。
附图说明
图1示出了示出根据示例实施例的可变电阻存储器装置的概念图。
图2示出了示出根据示例实施例的可变电阻存储器装置的单元阵列块的简化电路图。
图3示出了示出单个存储器单元堆叠件的透视图。
图4示出了示出根据示例实施例的可变电阻存储器装置的平面图。
图5示出了沿图4的线I-I'、线II-II'和线III-III'截取的剖视图，示出了根据示例实施例的可变电阻存储器装置。
图6A、图6B和图6C示出了示出图5的部分A的放大图。
图7示出了沿图4的线I-I'、线II-II'和线III-III'截取的剖视图，示出了根据示例实施例的可变电阻存储器装置。
图8示出了示出的图7的部分B的放大图。
图9示出了示出根据示例实施例的制造可变电阻存储器装置的方法的流程图。
图10A、图11A和图12A示出了示出根据示例实施例的制造可变电阻存储器装置的方法的平面图。
图10B、图11B和图12B示出了沿图10A、图11A和图12A的线I-I'、线II-II'和线III-III'截取的剖视图，示出了根据示例实施例的制造可变电阻存储器装置的方法。
图13、图15和图17示出了示出根据示例实施例的制造可变电阻存储器装置的方法的剖视图。
图14示出了示出图13的部分C的放大图。
图16示出了示出图15的部分D的放大图。
具体实施方式
现在将在下面结合附图详细描述根据示例实施例的可变电阻存储器装置及其制造方法。
图1示出了示出根据示例实施例的可变电阻存储器装置的概念图。
参照图1，根据示例实施例的可变电阻存储器装置可以包括顺序地堆叠在基底100上的多个存储器单元堆叠件MCA。多个存储器单元堆叠件MCA中的每个可以包括二维布置的多个可变电阻存储器单元。可变电阻存储器装置可以包括设置在多个存储器单元堆叠件MCA之间以写入、读取和擦除存储器单元的多条导线。图1示出了5个存储器单元堆叠件MCA，但是发明构思不限于此。
图2示出了示出根据示例实施例的可变电阻存储器装置的单元阵列块的简化电路图。
参照图2，第一存储器单元堆叠件MCA1至第四存储器单元堆叠件MCA4可以沿第三方向D3堆叠在沿彼此相交的第一方向D1和第二方向D2延伸的平面上。
第一存储器单元堆叠件MCA1至第四存储器单元堆叠件MCA4中的每个可以包括第一导线CL1、第二导线CL2以及在第一导线CL1和第二导线CL2的对应相交处的存储器单元MC。例如，在第一存储器单元堆叠件MCA1至第四存储器单元堆叠件MCA4中，存储器单元MC可以沿第一方向D1和第二方向D2二维地布置。
在第三方向D3上相邻的存储器单元MC可以共用设置在其间的第一导线CL1或第二导线CL2。
图3示出了示出单个存储器单元堆叠件的透视图。
参照图3，存储器单元MC可以设置在第一导线CL1和第二导线CL2的对应相交处。
存储器单元MC中的每个可以包括开关元件SW和可变电阻结构VR。存储器单元MC可以沿第一方向D1和第二方向D2彼此分隔开。
可变电阻结构VR可以相应地设置在第一导线CL1和第二导线CL2的相交处，并且开关元件SW可以相应地设置在可变电阻结构VR和第二导线CL2之间。
尽管图3示出了开关元件SW设置在可变电阻结构VR和第二导线CL2之间，但是开关元件SW可以设置在可变电阻结构VR和第一导线CL1之间。
图4示出了示出根据示例实施例的可变电阻存储器装置的平面图。图5示出了沿图4的线I-I'、线II-II'和线III-III'截取的剖视图，示出了根据示例实施例的可变电阻存储器装置。图6A、图6B和图6C示出了示出根据示例实施例的图5的部分A的放大图。
参照图4和图5，在基底100上设置有第一导线CL1。下层间介电层110在基底100上围绕第一导线CL1。
基底100可以是由硅、锗和硅-锗中的一种或更多种形成的半导体基底。基底100可以是体硅基底、绝缘体上硅(SOI)基底、锗基底、绝缘体上锗(GOI)基底、硅-锗基底或者通过执行选择性外延生长(SEG)获得的外延层基底。
第一导线CL1可以在第一方向D1上延伸并且在第二方向D2上彼此分隔开。第一方向D1和第二方向D2可以彼此相交并且平行于基底100的顶表面。下层间介电层110可以设置为围绕第一导线CL1并且可以暴露第一导线CL1的顶表面。
第一导线CL1可以包括金属(例如，铜、钨或铝)和金属氮化物(例如，氮化钽、氮化钛或氮化钨)中的一种或更多种。下层间介电层110可以包括例如氧化硅、氮化硅和氮氧化硅中的一种或更多种。
第二导线CL2可以设置为横跨第一导线CL1。第二导线CL2可以在第二方向D2上延伸并且在第一方向D1上彼此分隔开。第二导线CL2可以在与基底100的顶表面垂直的方向上与第一导线CL1分隔开。第二导线CL2可以包括金属(例如，铜、钨或铝)和金属氮化物(例如，氮化钽、氮化钛或氮化钨)中的一种或更多种。
如上所讨论的，存储器单元(见图3的MC)可以设置在第一导线CL1和第二导线CL2的相交处。存储器单元(见图3的MC)中的每个可以包括可变电阻图案VRP和开关元件SW。存储器单元中的每个可以包括在可变电阻图案VRP和开关元件SW之间的中间电极ME。
可变电阻图案VRP可以设置在开关元件SW和第一导线CL1之间。可选地，可变电阻图案VRP可以设置在开关元件SW和第二导线CL2之间。
可变电阻图案VRP可以设置在位于开关元件SW和第一导线CL1之间的模制结构ML中。模制结构ML可以包括模制介电图案121、第一掩埋介电图案151和第二掩埋介电图案161。模制介电图案121和第一掩埋介电图案151可以沿着第一方向D1交替设置在第一导线CL1中的每条上。第二掩埋介电图案161可以在第一导线CL1之间在第一方向D1上延伸。在特定实施例中，模制介电图案121以及第一掩埋介电图案151和第二掩埋介电图案161可以包括相同的介电材料。例如，模制介电图案121以及第一掩埋介电图案151和第二掩埋介电图案161可以包括氮化硅或氮氧化硅。
模制结构ML可以提供沿着第一方向D1和第二方向D2彼此二维地分隔开地布置的凹进区域ER。凹进区域ER中的每个可以由模制介电图案121与第一掩埋介电图案151和第二掩埋介电图案161限定。
可变电阻图案VRP可以形成在凹进区域ER中。在示例实施例中，可变电阻图案VPR可以设置在第一导线CL1和第二导线CL2的对应相交处，从而构成二维布置。在另一示例实施例中，可变电阻图案VRP可以具有沿着第一方向D1或第二方向D2延伸的多个线性形状。
可变电阻图案VRP可以由具有能够存储数据的物理性质的材料中的至少一种形成。在采用相变存储器装置作为根据示例实施例的可变电阻存储器装置的情况下，可变电阻图案VRP可以包括其相态基于温度在晶态和非晶态之间改变的材料。例如，可变电阻图案VRP可以具有在结晶态和非晶态之间约250℃至350℃的相变温度。可变电阻图案VRP可以由其中作为硫属化物元素的Te和Se中的一种或更多种与Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O和C中的一种或更多种组合的化合物形成。例如，可变电阻图案VRP可以包括GeTeSe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe和InSbTe中的一种或更多种。又例如，可变电阻图案VRP可以包括含Ge层和无Ge层重复堆叠的超晶格结构。又例如，可变电阻图案VRP可以包括GeTe层和SbTe层重复堆叠的结构。
在其他示例实施例中，可变电阻图案VRP可以包括钙钛矿化合物和导电金属氧化物中的一种或者更多种。例如，可变电阻图案VRP可以包括氧化铌、氧化钛、氧化镍、氧化锆、氧化钒、PCMO((Pr,Ca)MnO3)、锶-钛氧化物、钡-锶-钛氧化物、锶-锆氧化物、钡-锆氧化物和钡-锶-锆氧化物中的一种或更多种。当可变电阻图案VRP包括过渡金属氧化物时，可变电阻图案VRP可以具有比氧化硅层的介电常数大的介电常数。在其他示例实施例中，可变电阻图案VRP可以呈具有导电金属氧化物层和隧道介电层的双层结构或者具有第一导电金属氧化物层、隧道介电层和第二导电金属氧化物层的三层结构。隧道介电层可以包括氧化铝、氧化铪或氧化硅。
底电极图案133可以设置在第一导线CL1和可变电阻图案VRP之间。底电极图案133中的每个可以将在第一方向D1上相邻的一对可变电阻图案VRP连接到第一导线CL1。例如，底电极图案133中的每个可以包括连接到第一导线CL1上的底部部分133a，并且还可以包括从底部部分133a的相对端朝向一对可变电阻图案VRP延伸的一对侧壁部分133b。又例如，底电极图案133可以二维地布置在第一导线CL1和第二导线CL2的相交处。底电极图案133中的每个可以在第一方向D1上具有均匀的厚度和U形剖面。底电极图案133中的每个可以具有不平坦的顶表面和比可变电阻图案VRP的宽度小的宽度。
底电极图案133的侧壁部分133b可以与对应的可变电阻图案VRP直接接触。底电极图案133可以是加热可变电阻图案VRP并使可变电阻图案VRP相变的电极。底电极图案133可以由电阻率比第一导线CL1的电阻率大的材料形成。例如，底电极图案133可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN、TaSiN和TiO中的一种或更多种。
间隔件图案143可以设置在第一掩埋介电图案151与每个底电极图案133之间。间隔件图案143可以沿着底电极图案133的底部部分133a和侧壁部分133b延伸。间隔件图案143可以在底电极图案133上具有均匀的厚度。间隔件图案143的厚度可以基本等于或大于底电极图案133的厚度。间隔件图案143可以包括覆盖底电极图案133的底部部分133a的第一段143a和覆盖底电极图案133的侧壁部分133b的第二段143b。例如，间隔件图案143可以在第一方向D1上具有U形剖面。
在特定实施例中，间隔件图案143可以由掺杂有杂质的介电材料形成。掺杂有杂质的介电材料可以与模制介电图案121、第一掩埋介电图案151和第二掩埋介电图案161的介电材料不同。
掺杂在间隔件图案143中的杂质可以包括锗(Ge)、锡(Sn)、钨(W)、钛(Ti)、钽(Ta)、铝(Al)、锆(Zr)、铪(Hf)、镍(Ni)和钴(Co)中的一种或更多种。
间隔件图案143可以包括金属元素、硅元素和氧元素。例如，掺杂在间隔件图案143中的杂质可以包括与底电极图案133的金属元素相同的金属元素。当底电极图案133和间隔件图案143包括相同的金属元素时，间隔件图案143中的金属元素的浓度可以比底电极图案133中的金属元素的浓度低。
间隔件图案143的介电材料可以包括第一半导体元素，掺杂在间隔件图案143的介电材料中的杂质可以包括与第一半导体元素不同的第二半导体元素。例如，间隔件图案143可以包括掺杂有钛(Ti)的氧化硅。又例如，间隔件图案143可以包括掺杂有锗(Ge)或碳(C)的氧化硅。
间隔件图案143可以具有与第一掩埋介电图案151直接接触的内壁。底电极图案133和间隔件图案143可以具有其在比模制介电图案121、第一掩埋介电图案151和第二掩埋介电图案161的顶表面的水平低的水平处的顶表面。
在特定实施例中，第一掩埋介电图案151可以在其中具有不连续界面IS。在本说明书中，术语“不连续界面IS”可以表示能够通过材料的组成差异、材料的晶粒变化、缝隙、空隙或者诸如透射电子显微镜(TEM)或扫描电子显微镜(SEM)的分析设备而被检测到的材料的存在。
第一掩埋介电图案151中的不连续界面IS可以存在于底电极图案133的侧壁部分133b之间。如图6A和图6B中所示，不连续界面IS可以是在第一掩埋介电图案151中的缝隙。可选地，如图6C中所示，不连续界面IS可以是形成在第一掩埋介电图案151内部的空隙。
参照图6A，每个可变电阻图案VRP可以在第一方向D1上具有比底电极图案133的侧壁部分133b的宽度和间隔件图案143的第二段143b的宽度的总和大的宽度。可变电阻图案VRP的宽度可以与模制介电图案121的侧壁和第一掩埋介电图案151的侧壁之间的距离对应，模制介电图案121的侧壁和第一掩埋介电图案151的侧壁与可变电阻图案VRP接触。
参照图6B，每个可变电阻图案VRP的在第一方向D1上的宽度可以基本等于底电极图案133的侧壁部分133b的宽度和间隔件图案143的第二段143b的宽度的总和。
中间电极ME可以设置在对应的可变电阻图案VRP上。中间电极ME可以将可变电阻图案VRP电连接到开关元件SW，并且可以防止可变电阻图案VRP与开关元件SW之间的直接接触。中间电极ME可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的一种或更多种。
中间电极ME可以设置在凹进区域ER的上部分上。例如，中间电极ME可以具有其与模制介电图案121的顶表面以及第一掩埋介电图案151和第二掩埋介电图案161的顶表面基本共面的顶表面。
开关元件SW可以设置在对应的中间电极ME上。开关元件ME中的每个可以在第一方向D1上具有等于或大于可变电阻图案VRP的宽度的宽度。开关元件SW可以是呈现双向特性的OTS(双向阈值开关)器件。例如，开关元件SW可以是基于呈现非线性I-V曲线(例如，S型I-V曲线)的阈值开关现象的器件。开关元件SW可以具有大于可变电阻图案VRP的相变温度的相变温度，在该相变温度下，形成开关元件SW的材料的相态在晶态和非晶态之间转变。例如，开关元件SW可以具有约350℃到约450℃的相变温度。因此，当操作根据示例实施例的可变电阻存储器装置时，可变电阻图案VRP可以被构造为使其相态在晶态和非晶态之间改变，同时开关元件SW可以保持其基本非晶态而没有相变。在本说明书中，短语“基本非晶态”可以不排除在对象中存在局部结晶晶粒边界或局部结晶部分。
开关元件SW可以由其中作为硫属化物元素的Te和Se中的一种或更多种与Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga和P中的一种或更多种组合的化合物形成。开关元件SW还可以包括除化合物外的热稳定元素。热稳定元素可以是C、N和O中的一种或更多种。例如，开关元件SW可以包括AsTe、AsSe、GeTe、SnTe、GeSe、SnTe、SnSe、ZnTe、AsTeSe、AsTeGe、AsSeGe、AsTeGeSe、AsSeGeSi、AsSeGeC、AsTeGeSi、AsTeGeS、AsTeGeSiIn、AsTeGeSiP、AsTeGeSiSbS、AsTeGeSiSbP、AsTeGeSeSb、AsTeGeSeSi、AsTeGeSiSeNS、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe和GeAsBiSe中的一种或更多种。
顶电极TE可以设置在开关元件SW和第二导线CL2之间。顶电极TE可以彼此二维地分隔开地布置在对应的开关元件SW上。可选地，顶电极TE中的每个可以共同连接到沿第二方向D2布置的开关元件SW。
上层间介电层170可以设置在模制介电层121以及第一掩埋介电层151和第二掩埋介电层161上。上层间介电层170可以填充开关元件SW之间的空间。上层间介电层170可以由低k介电材料形成。上层间介电层170可以具有与顶电极TE的顶表面共面的顶表面。
第二导线CL2可以设置在顶电极TE上。第二导线CL2可以在第二方向D2上延伸并且在第一方向D1上彼此分隔开。
图7示出了沿图4的线I-I'、线II-II'和线III-III'截取的剖视图，示出了根据示例实施例的可变电阻存储器装置。图8示出了示出图7的部分B的放大图。为了简洁起见，可以省略对重复组件的描述。
参照图7和图8，可变电阻图案VRP可以具有其在与模制结构ML的顶表面的水平基本相同的水平处的顶表面。例如，可变电阻图案VRP的顶表面可以与模制介电图案121的顶表面以及第一掩埋介电图案151和第二掩埋介电图案161的顶表面共面。
中间电极ME可以设置在模制介电图案121以及第一掩埋介电图案151和第二掩埋介电图案161上。中间电极ME可以具有与开关元件SW的侧壁竖直对齐的侧壁。
<制造方法>
图9示出了示出根据示例实施例的制造可变电阻存储器装置的方法的流程图。
图10A、图11A和图12A示出了示出根据示例实施例的制造可变电阻存储器装置的方法的平面图。图10B、图11B和图12B示出了沿图10A、图11A和图12A的线I-I'、线II-II'和线III-III'截取的剖视图，示出了根据示例实施例的制造可变电阻存储器装置的方法。图13、图15和图17示出了示出根据示例实施例的制造可变电阻存储器装置的方法的剖视图。图14示出了示出图13的部分C的放大图。图16示出了示出图15的部分D的放大图。
参照图9、图10A和图10B，可以在基底100上将第一导线CL1形成为在第一方向D1上延伸并且在第二方向D2上彼此分隔开(S10)。
可以通过在基底100上沉积导电层并且使导电层图案化来形成第一导线CL1。在形成第一导线CL1之后，可以形成下层间介电层110以填充第一导线CL1之间的空间。可以在使底电极层130图案化(这将在下面讨论)时执行通过使导电层图案化来形成第一导线CL1的步骤。
第一导线CL1可以包括掺杂半导体材料(例如，掺杂硅)、金属(例如，钨、铝、钛和/或钽)、导电金属氮化物(例如，氮化钛、氮化钽和/或氮化钨)以及金属-半导体化合物(例如，金属硅化物)中的一种或更多种。将在下面讨论的底电极层130可以包括W、Ti、Ta、Al、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的一种或更多种。
还参照图9、图10A和图10B，可以在第一导线CL1上形成具有沿第一方向D1或沿第二方向D2延伸的沟槽T的模制介电层120(S20)。
模制介电层120可以覆盖第一导线CL1的顶表面。模制介电层120可以包括氮化硅或氮氧化硅。可以通过使用在相对低的温度(例如，等于或低于大约400℃)下执行的沉积工艺来形成模制介电层120。
线形掩模图案(未示出)可以形成在模制介电层120上，然后用于蚀刻模制介电层120以暴露第一导线CL1的顶表面，结果可以形成沟槽T。沟槽T可以在第二方向D2上延伸以横跨第一导线CL1，并且可以在第一方向D1上彼此分隔开。可以在一对第一导线CL1之间形成每个沟槽T。当各向异性地蚀刻模制介电层120以形成沟槽T时，每个沟槽T可以具有倾斜的、相对的侧壁。
可以在第一导线CL1上形成模制介电层120，但是发明构思不限于此。可以在覆盖基底100的整个表面的导电层上形成具有沟槽T的模制介电层120。
参照图9、图11A和图11B，可以在其中形成有沟槽T的模制介电层120上顺序地形成底电极层130和间隔件层140(S30)。
可以使用具有优异的台阶覆盖性或优异的膜共形性的层形成技术(诸如化学气相沉积(CVD)或原子层沉积(ALD))来形成底电极层130和间隔件层140。
底电极层130可以共形地覆盖沟槽T的内壁。可以使用原子层沉积(ALD)、金属有机化学气相沉积(MO-CVD)、热CVD、等离子体CVD和电子回旋共振化学气相沉积(ECR-CVD)中的一种来形成底电极层130。底电极层130可以具有约0.1nm到约10nm的沉积厚度。底电极层130可以由含金属元素的氮化物、含金属元素的氮氧化物、碳(C)、钛(Ti)、钽(Ta)、铝钛(AlTi)、锆(Zr)、铪(Hf)、钼(Mo)、铝(Al)、铝-铜(Al-Cu)、铝-铜-硅(Al-Cu-Si)、铜(Cu)、钨(W)、钛钨(TiW)以及硅化钨(WSix)中的一种或更多种形成。含金属元素的氮化物可以包括TiN、TaN、WN、MoN、NbN、TiSiN、TiAlN、TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoSiN、MoAlN、TaSiN或TaAlN，含金属元素的氮氧化物可以包括TiON、TiAlON、WON或TaON。
间隔件层140可以由与模制介电层120的介电材料不同的介电材料形成。间隔件层140可以由相对于模制介电层120具有高蚀刻选择性但相对于底电极层130具有低蚀刻选择性的介电材料形成。在特定实施例中，间隔件层140可以由掺杂有杂质的介电材料形成。杂质可以包括锗(Ge)、锡(Sn)、钨(W)、钛(Ti)、钽(Ta)、铝(Al)、锆(Zr)、铪(Hf)、镍(Ni)和钴(Co)中的一种或更多种。
间隔件层140可以包括金属元素、硅元素和氧元素。间隔件层140可以是掺杂有金属元素的氧化硅层。金属元素可以包括钨(W)、钛(Ti)、钽(Ta)、铝(Al)、锆(Zr)、铪(Hf)、镍(Ni)和钴(Co)中的一种或更多种。可选地，间隔件层140可以是掺杂有锗(Ge)的氧化硅层。
在特定实施例中，间隔件层140中的杂质可以包括与底电极层130的金属元素相同的金属元素。例如，底电极层130和间隔件层140可以包括钛(Ti)，并且间隔件层140具有比底电极层130的钛(Ti)浓度低的钛(Ti)浓度。
可以使用原子层沉积(ALD)、金属有机化学气相沉积(MO-CVD)、热CVD、等离子体CVD和电子回旋共振化学气相沉积(ECR-CVD)来形成间隔件层140。可以在间隔件层140的沉积期间将杂质掺杂到间隔件层140中，并且杂质的掺杂量会影响将在下面讨论的第一蚀刻工艺中的蚀刻率。例如，可以通过原位掺杂杂质来形成间隔件层140，同时采用原子层沉积来形成氧化硅层。
可以使间隔件层140在底电极层130上沉积为具有均匀的厚度。间隔件层140可以具有基本等于或大于底电极层130的沉积厚度的沉积厚度。例如，间隔件层140的沉积厚度可以是例如约1nm到10nm。
底电极层130和间隔件层140的厚度的总和比沟槽T的宽度的一半小。底电极层130和间隔件层140可以因此在沟槽T中限定空空间。
可以形成第一掩埋介电层150以填充其中形成有底电极层130和间隔件层140的沟槽T。第一掩埋介电层150可以由与间隔件层140的介电材料不同的介电材料形成。例如，第一掩埋介电层150可以包括氧化硅或氮氧化硅。可以使用在相对低的温度(例如，等于或低于约400℃)下执行的沉积工艺来形成第一掩埋介电层150。可以通过例如等离子体增强的原子层沉积来形成第一掩埋介电层150。
当沉积第一掩埋介电层150以填充由底电极层130和间隔件层140限定的空空间时，如参照图6A、图6B和图6C所讨论的，可以在第一掩埋介电层150中形成不连续界面(例如，缝隙或空隙)。不连续界面(例如，缝隙或空隙)可以沿着第二方向D2延伸。
参照图9、图12A和图12B，可以形成在第一方向D1和第二方向D2上彼此分隔开的初始电极图案131和初始间隔件图案141(S40)。
例如，在形成第一掩埋介电层150后，可以执行平坦化工艺以暴露模制介电层120。在平坦化工艺之后，底电极层130、间隔件层140和第一掩埋介电层150可以在沟槽T中沿着第二方向D2延伸。
当完成平坦化工艺时，可以形成掩模图案(未示出)沿着第一方向D1横跨底电极层130、间隔件层140和模制介电层120。可以使用掩模图案对模制介电层120、第一掩埋介电层150、底电极层130和间隔件层140进行各向异性蚀刻，以分别形成模制介电图案121、第一掩埋介电图案151、初始电极图案131以及初始间隔件图案141。可以在沿第二方向D2相邻的初始电极图案131之间形成在第一方向D1上延伸的多个线形开口。
初始电极图案131中的每个可以包括与第一导线CL1接触的底部部分131a和从底部部分131a的相对端垂直突出(即，垂直于底部部分131a的相对端突出)的侧壁部分131b。初始间隔件图案141中的每个可以包括第一段141a和从第一段141a的相对端垂直突出的第二段141b。初始电极图案131的侧壁部分131b可以具有与初始间隔件图案141的第二段141b的顶表面基本共面的顶表面。
在特定实施例中，当不在模制介电层120下方形成第一导线时，也可以在执行各向异性蚀刻工艺期间形成第一导线以形成初始电极图案131和初始间隔件图案141。
第二掩埋介电图案161可以填充在第二方向D2上彼此相邻的初始电极图案131和初始间隔件图案141之间的空间。例如，第二掩埋介电图案161可以填充开口。第二掩埋介电图案161可以由与模制介电图案121和第一掩埋介电图案151的材料相同的材料形成，并且可以覆盖初始电极图案131的侧壁和初始间隔件图案141的侧壁。
可以通过在其上形成有初始电极图案131和初始间隔件图案141的基底100上沉积第二掩埋介电层(未示出)然后执行平坦化工艺来形成第二掩埋介电图案161。可以使用在相对低的温度(例如，等于与或低于400℃)下执行的沉积工艺来形成第二掩埋介电层。第二掩埋介电图案161可以包括可以沿着第一方向D1形成的不连续界面(例如，缝隙或空隙)。
参照图9、图13和图14，可以执行第一蚀刻工艺以使初始电极图案131的顶表面和初始间隔件图案141的顶表面同时凹进(S50)。
第一蚀刻工艺可以是使用第一蚀刻剂的各向同性湿蚀刻工艺，第一蚀刻剂相对于模制介电层120以及第一掩埋介电层151和第二掩埋介电层161具有蚀刻选择性。在第一蚀刻工艺中，初始间隔件图案141的蚀刻率可以取决于掺杂在初始间隔件图案141中的杂质的浓度。可以在使用第一蚀刻剂的第一蚀刻工艺中同时蚀刻初始电极图案131和初始间隔件图案141。在使用蚀刻剂的第一蚀刻工艺中，可以以约1:1或约1.5:1的蚀刻选择比来蚀刻初始电极图案131和初始间隔件图案141。
当初始电极图案131由含金属元素的氮化物形成并且初始间隔件图案掺杂金属元素的氧化硅形成时，第一蚀刻剂可以包括氢氧化铵(NH4OH)、过氧化氢(H2O2)和去离子水。
第一蚀刻工艺可以形成部分地暴露模制介电图案121的侧壁、第一掩埋介电图案151的侧壁和第二掩埋介电图案161的侧壁的初始凹进区域RS，并且也可以形成底电极图案133和间隔件图案143。如以上所讨论的，底电极图案133可以包括连接到第一导线CL1的底部部分133a和从底部部分133a的相对端垂直突出的一对侧壁部分133b。如以上所讨论的，间隔件图案143可以包括覆盖底电极图案133的底部部分的133a的第一段143a和覆盖底电极图案133的侧壁部分133b的第二段143b。
如图14中所示，初始凹进区域RS可以在第一方向D1上具有与底电极图案133和间隔件图案143的厚度的总和对应的第一宽度W1。当执行各向同性湿蚀刻工艺以形成初始凹进区域RS时，底电极图案133和间隔件图案143均可以具有倒圆的顶表面。
在特定实施例中，因为由不同材料制成的初始电极图案131和初始间隔件图案141的顶表面同时凹进，所以可以简化制造可变电阻存储器装置的方法。
因为第一蚀刻工艺使用了相对于模制介电图案121、第一掩埋介电图案151和第二掩埋介电图案161具有蚀刻选择性的蚀刻配方，所以可以在形成初始凹进区域RS的同时防止模制介电图案121、第一掩埋介电图案151和第二掩埋介电图案161被损坏。
参照图9、图15和图16，可以执行第二蚀刻工艺以形成宽度比初始蚀刻区域RS的宽度大的扩大的凹进区域ER(S60)。
第二蚀刻工艺可以是各向同性湿蚀刻工艺。第二蚀刻工艺可以使用相对于底电极图案133和间隔件图案143具有蚀刻选择性的第二蚀刻剂。第二蚀刻工艺可以部分地蚀刻模制介电图案121、第一掩埋介电图案151和第二掩埋介电图案161的侧壁。
当模制介电图案121、第一介电图案151和第二介电图案161由氮化硅或氮氧化硅形成时，第二蚀刻剂可以包括磷酸。
如图16中所示，扩大的凹进区域ER可以具有比初始凹进区域RS的第一宽度W1大的第二宽度W2。因为第二蚀刻工艺使扩大的凹进区域ER具有增大的宽度，所以扩大的凹进区域ER可以容易地被将在下面讨论的可变电阻图案VRP填充。
参照图9和图17，可以在扩大的凹进区域ER中形成可变电阻图案VRP(S70)。
例如，可以形成可变电阻层以填充扩大的凹进区域ER，然后可以蚀刻可变电阻层的上部部分以形成可变电阻图案VRP。可变电阻层可以包括GeSbTe、GeTeAs、SbTeSe、GeTe、SbTe、SeTeSn、GeTeSe、SbSeBi、GeBiTe、GeTeTi、InSe、GaTeSe和InSbTe中的一种或更多种。可以通过物理气相沉积或化学气相沉积形成可变电阻层。
可变电阻图案VRP可以完全或者部分地填充扩大的凹进区域ER。当可变电阻图案VRP完全填充扩大的凹进区域ER时，可以执行平坦化工艺以允许可变电阻图案VRP具有其与模制介电图案121的顶表面、第一掩埋图案151的顶表面和第二掩埋图案161的顶表面共面的顶表面。
当可变电阻图案VRP部分地填充扩大的凹进区域ER时，可以在扩大的凹进区域ER的上部部分上形成中间电极(见图5的ME)。可以通过在其上形成有可变电阻图案VRP的基底100上形成电极层，然后对电极层执行平坦化工艺来形成中间电极ME。中间电极ME可以包括W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的一种或更多种。
返回参照图4、图5和图9，可以在对应的可变电阻图案VRP上形成开关元件SW和顶电极TE(S80)。
例如，可以在可变电阻图案VRP的顶表面上顺序地堆叠开关层和电极层。掩模图案可以形成在顶电极层上，然后可以用作蚀刻掩模以顺序地蚀刻顶电极层和开关层。结果，开关元件SW和顶电极TE可以沿第一方向D1和第二方向D2彼此二维地分隔开。
开关层可以由其中作为硫属化物元素Te和Se中的一种或更多种与Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga和P中的一种或更多种组合的化合物形成。开关层还可以包括除了所述化合物之外的热稳定元素。
顶电极层可以由W、Ti、Ta、Al、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN和TaSiN中的一种或更多种形成。
可以在开关元件SW之间形成上层间介电层170。上层间介电层170可以包括碳。例如，上层间介电层170可以包括碳氧化硅、氮碳氧化硅和氮氧化硅中的一种或更多种。在完成上层间介电层170的形成之后，可以执行平坦化工艺以暴露顶电极TE的顶表面。
再次参照图4、图5和图9，可以在顶电极TE上形成第二导线CL2(S90)。
第二导线CL2的形成可以包括在顶电极TE上形成导电层，然后通过使用在第二方向D2上延伸的掩模图案(未示出)来蚀刻导电层。
根据示例实施例，间隔件图案可以由掺杂有杂质的介电材料形成，并且可以执行第一蚀刻工艺以使初始间隔件图案的顶表面和初始电极图案的顶表面同时凹进。因此，可以能够简化制造可变电阻存储器装置的方法。
此外，第一蚀刻工艺可以使用相对于模制介电图案与第一掩埋介电图案和第二掩埋介电图案具有蚀刻选择性的蚀刻配方，因此可以在形成凹进区域的同时防止模制介电图案、第一掩埋介电图案和第二掩埋介电图案被损坏。因此，可变电阻存储器装置在电可靠性方面可以提高。
尽管已经结合在附图中示出的发明构思的示例实施例描述了本发明，但是本领域的技术人员将理解的是，可以在不脱离发明构思的技术精神和本质特征的情况下进行各种改变和修改。对本领域的技术人员将明显的是，在不脱离发明构思的范围和精神的情况下，可以对其进行各种替换、修改和改变。

Claims (25)

1.一种可变电阻存储器装置，所述可变电阻存储器装置包括：
多个存储器单元，均包括可变电阻图案和开关图案；
多条导线，存储器单元连接到所述多条导线；
底电极，将所述多条导线中的至少一条连接到可变电阻图案；以及
间隔件图案，形成在底电极上以与可变电阻图案接触，
其中，间隔件图案包括掺杂有杂质的介电材料。
2.根据权利要求1所述的可变电阻存储器装置，其中，掺杂在介电材料中的杂质包括金属元素。
3.根据权利要求1所述的可变电阻存储器装置，其中，间隔件图案和底电极包括相同的金属元素。
4.根据权利要求3所述的可变电阻存储器装置，其中，间隔件图案中的金属元素的浓度小于底电极中的金属元素的浓度。
5.根据权利要求1所述的可变电阻存储器装置，其中，间隔件图案包括硅元素、金属元素和氧元素。
6.根据权利要求1所述的可变电阻存储器装置，其中，掺杂在间隔件图案的介电材料中的杂质包括锗、锡、钨、钛、钽、铝、锆、铪、镍和钴中的一种或更多种。
7.根据权利要求1所述的可变电阻存储器装置，所述可变电阻存储器装置还包括模制结构，底电极和间隔件图案形成在模制结构中，模制结构包括与间隔件图案的介电材料不同的介电材料。
8.根据权利要求1所述的可变电阻存储器装置，其中，所述介电材料为掺杂有包括下述物质的杂质的氧化硅：锗、锡、钨、钛、钽、铝、锆、铪、镍和钴中的一种或更多种。
9.一种可变电阻存储器装置，所述可变电阻存储器装置包括：
第一导线，在第一方向上延伸；
模制介电图案，形成在第一导线上；
第二导线，形成在模制介电图案上并且在与第一方向不同的第二方向上延伸；
底电极，形成在模制介电图案中，底电极包括连接到第一导线的底部部分和从底部部分垂直突出的侧壁部分；
掩埋介电图案，覆盖底电极的底部部分和侧壁部分；
间隔件图案，形成在掩埋介电图案和底电极之间，间隔件图案包括掺杂有杂质的介电材料；以及
可变电阻图案，形成在底电极和第二导线之间，可变电阻图案与底电极的侧壁部分接触。
10.根据权利要求9所述的可变电阻存储器装置，其中，掺杂在间隔件图案的介电材料中的杂质包括第一金属元素。
11.根据权利要求10所述的可变电阻存储器装置，其中，底电极包括导电材料，所述导电材料包括与第一金属元素相同的第二金属元素。
12.根据权利要求9所述的可变电阻存储器装置，其中，间隔件图案包括硅元素、金属元素和氧元素。
13.根据权利要求9所述的可变电阻存储器装置，其中，间隔件图案的介电材料包括第一半导体元素，并且
其中，掺杂在间隔件图案的介电材料中的杂质包括与第一半导体元素不同的第二半导体元素。
14.根据权利要求9所述的可变电阻存储器装置，其中，可变电阻图案具有与间隔件图案的顶表面和底电极的顶表面接触的倒圆的底表面。
15.根据权利要求9所述的可变电阻存储器装置，其中，间隔件图案包括：
第一段，形成在底电极的底部部分上；以及
第二段，形成在底电极的侧壁部分上，
其中，间隔件图案的第二段与可变电阻图案接触。
16.根据权利要求9所述的可变电阻存储器装置，其中，在第一导线上，底电极的厚度小于间隔件图案的厚度。
17.根据权利要求9所述的可变电阻存储器装置，其中，模制介电图案和掩埋介电图案包括与间隔件图案的介电材料不同的介电材料。
18.根据权利要求9所述的可变电阻存储器装置，其中，底电极的侧壁部分包括从底部部分的相对端延伸的一对侧壁部分，并且
其中，掩埋介电图案包括位于底电极的所述一对侧壁部分之间的缝隙或空隙。
19.根据权利要求9所述的可变电阻存储器装置，其中，间隔件图案的介电材料相对于形成模制介电图案的材料具有高蚀刻选择性，并且相对于形成底电极的材料具有低蚀刻选择性。
20.根据权利要求9所述的可变电阻存储器装置，所述可变电阻存储器装置还包括形成在可变电阻图案和第二导线之间的开关元件，
其中，开关元件包括硫属化物材料。
21.一种制造可变电阻存储器装置的方法，所述方法包括：
在基底上形成在第一方向上延伸的第一导线；
在覆盖第一导线的模制介电层中形成沟槽；
在沟槽中顺序地形成初始电极图案和初始间隔件图案；
在形成有初始电极图案和初始间隔件图案的沟槽中形成掩埋介电图案；
执行第一蚀刻工艺，以使初始电极图案的顶表面和初始间隔件图案的顶表面凹进；
对模制介电层和掩埋介电图案执行第二蚀刻工艺，以在模制介电层和掩埋介电图案之间形成扩大的凹进区域；以及
在扩大的凹进区域中形成可变电阻图案。
22.根据权利要求21所述的方法，其中，初始间隔件图案包括掺杂有杂质的氧化硅。
23.根据权利要求22所述的方法，其中，掺杂在初始间隔件图案的氧化硅中的杂质包括锗、锡、钨、钛、钽、铝、锆、铪、镍和钴中的一种或更多种。
24.根据权利要求21所述的方法，其中，初始间隔件图案包括掺杂有与包括在初始电极图案中的金属元素相同的金属元素的介电材料。
25.根据权利要求21所述的方法，其中，第一蚀刻工艺包括使用第一蚀刻剂的各向同性蚀刻工艺，第一蚀刻剂相对于模制电介质层和掩埋电介质图案具有蚀刻选择性。
CN201910846661.9A 2019-01-08 2019-09-09 可变电阻存储器装置及其制造方法 Pending CN111415956A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0002372 2019-01-08
KR1020190002372A KR102675357B1 (ko) 2019-01-08 가변 저항 메모리 장치 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
CN111415956A true CN111415956A (zh) 2020-07-14

Family

ID=71403899

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910846661.9A Pending CN111415956A (zh) 2019-01-08 2019-09-09 可变电阻存储器装置及其制造方法

Country Status (2)

Country Link
US (1) US11177320B2 (zh)
CN (1) CN111415956A (zh)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200847398A (en) * 2007-05-16 2008-12-01 Ind Tech Res Inst Phase-change memory element
KR20100084215A (ko) 2009-01-16 2010-07-26 삼성전자주식회사 베리어 보호막이 있는 실리사이드 하부전극을 갖는 상변화 메모리 소자 및 형성 방법
US8509415B2 (en) 2009-03-02 2013-08-13 Twilio, Inc. Method and system for a multitenancy telephony network
KR101053533B1 (ko) 2009-09-30 2011-08-03 주식회사 하이닉스반도체 상변화 메모리 소자 및 그 제조 방법
KR101077158B1 (ko) 2010-01-22 2011-10-27 주식회사 하이닉스반도체 상변화 메모리 장치의 제조 방법
KR101819595B1 (ko) 2011-02-28 2018-01-18 삼성전자주식회사 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
KR20120113121A (ko) 2011-04-04 2012-10-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US8513143B2 (en) * 2011-08-18 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of manufacturing
KR20130112529A (ko) 2012-04-04 2013-10-14 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조 방법
KR101994449B1 (ko) * 2012-11-08 2019-06-28 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
US9472554B2 (en) 2013-07-31 2016-10-18 GlobalFoundries, Inc. Integrated circuits having FinFET semiconductor devices and methods of fabricating the same to resist sub-fin current leakage
KR20150090674A (ko) 2014-01-29 2015-08-06 에스케이하이닉스 주식회사 듀얼일함수 매립게이트전극을 갖는 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
US9634141B1 (en) * 2015-10-14 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interlayer dielectric film in semiconductor devices
KR102422249B1 (ko) * 2017-12-11 2022-07-19 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US20200219934A1 (en) 2020-07-09
KR20200086410A (ko) 2020-07-17
US11177320B2 (en) 2021-11-16

Similar Documents

Publication Publication Date Title
CN106992196B (zh) 可变电阻存储器件
US8901009B2 (en) Methods of manufacturing semiconductor devices
US20120032135A1 (en) Phase-Change Memory Units and Phase-Change Memory Devices Using the Same
US10566386B2 (en) Variable resistance memory device and method of manufacturing the same
US11094745B2 (en) Variable resistance memory device and method of fabricating the same
US10777745B2 (en) Switching element, variable resistance memory device, and method of manufacturing the switching element
US11245073B2 (en) Switching element, variable resistance memory device, and method of manufacturing the switching element
US11127900B2 (en) Variable resistance memory devices, and methods of forming variable resistance memory devices
US11665914B2 (en) Three dimensional semiconductor memory devices
US20180019281A1 (en) Variable resistance memory devices and methods of fabricating the same
CN108630809B (zh) 形成层的方法及使用该层制造可变电阻存储器件的方法
US11723221B2 (en) Three-dimensional semiconductor memory devices
US10971548B2 (en) Variable resistance memory device including symmetrical memory cell arrangements and method of forming the same
KR101802436B1 (ko) 반도체 장치 및 그 제조 방법
US20200083444A1 (en) Variable resistance memory device and method of manufacturing the same
US11502130B2 (en) Variable resistance memory device and method of fabricating the same
US11177320B2 (en) Variable resistance memory device and method of fabricating the same
KR102675357B1 (ko) 가변 저항 메모리 장치 및 이의 제조 방법
KR102666706B1 (ko) 가변 저항 메모리 소자 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination