KR101077158B1 - 상변화 메모리 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 상변화 메모리 장치의 제조방법을 공개한다. 이 방법은 층간 절연막 및 하부 전극 콘택홀 상에 제1 도전막을 증착하는 단계; 상기 제1 도전막 상에 제2 도전막을 증착하여 상기 하부 전극 콘택홀을 갭필하는 단계; 상기 제1 및 제2 도전막을 이방성 식각하여 상기 하부 전극 콘택홀의 하부에 일정 두께를 가지는 제1 하부 전극 콘택을 형성하는 단계; 상기 하부 전극 콘택홀의 측벽에 식각된 상기 제1 도전막의 상부면을 덮는 스페이서를 형성하는 단계; 상기 층간 절연막, 상기 스페이서 및 상기 제1 하부 전극 콘택 상에 제3 도전막 및 갭필 절연막을 순차적으로 증착한 후에 상기 층간 절연막의 상부 면이 노출될 때까지 평탄화 공정을 수행하는 단계; 상기 층간 절연막, 상기 제3 도전막 및 갭필 절연막을 선택적으로 식각하여 상기 제1 하부 전극 콘택 및 상기 제3 도전막이 연결되는 하부 전극 콘택을 형성하는 단계; 를 포함하는 것을 특징으로 한다. 따라서 본 발명에 의할 경우, 셋 저항이 감소됨에 따라 데이터의 센싱 마진이 증가하여 데이터의 신뢰성과 칩의 수율이 증가되고 주울 열을 효율적으로 증가시킬 수 있어 소모되는 리셋 전류가 감소되고 소비 전력이 절감되며, 하부 전극 콘택의 저항 산포가 개선되어 상변화 메모리 장치의 성능 및 집적도를 향상시킬 수 있다.
Description
본 발명은 상변화 메모리 장치의 제조 방법에 관한 것으로, 특히 리셋 전류를 감소시켜 저전력 구동 및 고집적화를 가능하게 하고 셋 저항을 감소시켜 데이터의 신뢰성을 향상시킬 수 있는 상변화 메모리 장치의 제조 방법에 관한 것이다.
일반적으로 상변화 물질(Phase- Change Material)은 온도에 따라 결정(crystalline) 상태 및 비정질(amorphous) 상태의 서로 다른 상태를 갖는 물질이다. 결정 상태는 비정질 상태에 비해 낮은 저항치를 나타내며, 질서 정연한 규칙적인 원자 배열을 지니고 있다.
결정 상태 및 비정질 상태는 상호 가역적인 변화가 가능하다. 즉, 결정 상태에서 비정질 상태로 변화시킬 수 있고, 비정질 상태에서 다시 결정 상태로 변화시킬 수 있다. 상호 변화 가능한 상태를 지니며, 명확하게 구별될 수 있는 저항 값을 지닌 특성을 메모리 소자에 적용시킨 것이 PRAM(Phase-Change Memory Device : 상변화 메모리 장치)이다.
도 1은 종래의 상변화 메모리 장치의 동작 방법을 설명하기 위한 도면으로서, 하부 전극(10a), 하부 전극 콘택(10b), 상변화 물질층(10c) 및 상부 전극(10d)을 구비하고, 상변화 물질층(10c)에는 상변화 영역(A1)이 형성되어 있다.
도 1을 참조하면, 상변화 물질층(10c)의 상(phase)이 결정 상태일 때를 셋 상태(set state)라 하고 비트 데이트 “1”이 기록된 것으로 간주한다. 상변화 물질층(10c)에 비트 데이터 “1”이 기록된 상태에서 상부전극(10d)에서 상변화 물질층(10c)을 거쳐 하부 전극(10a)으로 제1 상전이 전류(I1)를 인가한다.
제1 상전이 전류(I1)는 상변화 물질층(10c)의 하부 전극 콘택(10b)과 접촉된 부분의 상을 비정질 상태로 변화시키는 전류로써, 리셋(reset) 전류라 한다. 이러한 제1 상전이 전류(I1)는 상변화 물질층(10c)에 비해 폭이 훨씬 좁은 하부 전극 콘택(10b)에 집중된다.
또한, 상변화 물질층(10c)의 상기 상변화 영역(A1)이 비정질 상태일 때를 리셋 상태라 하고, 비트 데이트 “0”이 기록된 것으로 간주한다. 상변화 물질층(10c)의 상변화 영역(A1)이 비정질 상태일 때, 스토리지 노드부(10a, 10b, 10c, 10d)에 제1 상전이 전류(I1)와 같은 방향으로 제2 상전이 전류(I2)를 인가한다. 제2 상전이 전류(I2)는 상변화 물질층(10c)의 상기 상변화 영역(A1)의 상을 비정질 상태에서 원래의 결정 상태로 바꾸기 때문에, 셋(set) 전류라 한다.
상술한 바와 같이, 종래 기술에 의한 PRAM에서 상변화 물질층(10c)의 저항 상태는 제1 상전이 전류(I1)와 제2 상전이 전류(I2)에 의해 결정된다. 그런데 제1 상전이 전류(I1), 곧 리셋 전류의 증가는 PRAM의 특성 개선에 장애가 되고 있다.
구체적으로, 반도체 제조 기술의 발전에 따라 스토리지 노드부(10a, 10b, 10c, 10d) 및 다이오드의 사이즈를 줄여 PRAM의 사이즈를 줄이는 것은 기술적으로 어렵지 않다. 그러나 다이오드의 사이즈가 작아지면서 다이오드가 수용할 수 있는 전류, 곧 다이오드가 견딜 수 있는 전류도 작아지므로 리셋 전류를 줄이지 않고는 사실상 PRAM의 고집적화가 어렵게 된다.
따라서, 현재 PRAM에 대한 연구와 개발은 리셋 전류를 줄여 저전력 구동을 도모하고, 셋 저항을 낮춰 데이터의 센싱 마진을 높여 데이터의 높은 신뢰성을 갖는 소자 구현을 목표로 하고 있다.
상기 리셋 전류를 줄이기 위한 가장 기본적인 방법은 상변화 물질층과 하부 전극 콘택간 계면 저항을 높여 주울(Joule) 열 효과를 높이는 것이고, 셋 저항을 줄이기 위한 기본적인 방법은 셋 저항의 가장 높은 비중을 차지하는 상변화 물질층과 하부 전극 콘택간 접촉 스트링(String) 저항을 줄이는 것이다. 이 둘은 서로 상쇄(Trade-off) 관계에 있어, PRAM의 기술개발에 병목(Bottle neck) 지대로 존재하고 있다.
즉, 하부 전극 콘택의 단면적이 감소될 수 있을지라도 하부 전극 콘택의 단면적 산포는 본질적으로 하부 전극 콘택홀의 면적 산포에 의해 결정된다.
따라서, 하부 전극 콘택의 단면적의 감소가 적어도 동일한 비율로 이루어지는 단면적 산포의 감소를 수반하지 않는 경우 하부 전극 콘택의 단면적 감소는 오히려 메모리 셀들의 균일성(uniformity)를 감소시킨다.
이러한 균일성의 문제는 반도체 장치의 집적도가 증가할수록 더욱 심화된다는 점에서 PRAM의 수율에 중요한 영향을 주는 기술적 이슈이므로 하부 전극 콘택의 단면적 뿐만이 아니라 그 산포를 함께 줄일 수 있는 기술이 요구되고 있다.
본 발명의 목적은 상변화 메모리 장치의 하부 전극 콘택의 하부 영역에서는 하부 구조물과의 접촉 면적을 넓게 형성하고 상부 영역에서는 저항이 낮은 하부 전극 콘택 성분이 상변화 물질층과 접촉되는 것을 방지하여 저항 산포를 개선시키는 상변화 메모리 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법은 층간 절연막 및 하부 전극 콘택홀 상에 제1 도전막을 증착하는 단계; 상기 제1 도전막 상에 제2 도전막을 증착하여 상기 하부 전극 콘택홀을 갭필하는 단계; 상기 제1 및 제2 도전막을 이방성 식각하여 상기 하부 전극 콘택홀의 하부에 일정 두께를 가지는 제1 하부 전극 콘택을 형성하는 단계; 상기 하부 전극 콘택홀의 측벽에 식각된 상기 제1 도전막의 상부면을 덮는 스페이서를 형성하는 단계; 상기 층간 절연막, 상기 스페이서 및 상기 제1 하부 전극 콘택 상에 제3 도전막 및 갭필 절연막을 순차적으로 증착한 후에 상기 층간 절연막의 상부 면이 노출될 때까지 평탄화 공정을 수행하는 단계; 상기 층간 절연막, 상기 제3 도전막 및 갭필 절연막을 선택적으로 식각하여 상기 제1 하부 전극 콘택 및 상기 제3 도전막이 연결되는 하부 전극 콘택을 형성하는 단계; 를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 하부 전극 콘택홀을 형성하는 단계는 하부 구조물이 형성된 기판 상에 상기 층간 절연막을 증착하는 단계; 상기 층간 절연막을 식각하여 상기 하부 구조물을 노출시켜 상기 하부 전극 콘택홀을 형성하는 단계; 를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 하부 구조물은 상기 기판 상에 형성된 액티브 영역, 다이오드, 금속 실리사이드층의 적층을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 하부 전극 콘택홀은 이방성 식각 공정을 이용하여 원기둥 형태로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 제1 도전막은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 및 구리(Cu) 중 어느 하나를 사용하여 상기 제1 하부 전극 콘택의 하부를 형성하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 제2 도전막은 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄 질화물(AlN) 및 티타늄 알루미늄 질화물(TiAlN) 중 어느 하나를 사용하여 상기 제1 하부 전극 콘택의 상부를 형성하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 제1 및 제2 도전막은 스퍼터링 공정, 화학 기상 증착 공정, 및 원자층 적층 공정 중 어느 하나를 이용하여 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 제1 하부 전극 콘택은 상기 제1 및 제2 도전막이 전기적으로 연결되어 상기 하부 구조물의 상부면과 접촉되는 원기둥형인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 제1 및 제2 도전막은 상기 층간 절연막에 대하여 식각 선택성을 가지는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 일정 두께는 상기 하부 전극 콘택홀 깊이의 15 내지 25 %인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 스페이서를 형성하는 단계는 상기 층간 절연막 및 상기 제1 하부 전극 콘택 상에 스페이서 막을 증착 하는 단계; 상기 층간 절연막의 상부면 및 상기 제1 하부 전극 콘택의 상부면이 노출되도록 상기 스페이서 막을 이방성 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 스페이서 막은 상기 제2 도전막에 대하여 식각 선택성을 가지는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 제3 도전막은 상기 제2 도전막과 실질적으로 동일한 물질과 형성 공정을 사용하여 저항 값을 균일하게 하여 상기 제2 도전막과 전기적으로 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 하부 전극 콘택을 형성하는 단계는 제1종의 기체 플라즈마를 식각 가스로 이용하여 상기 층간 절연막, 상기 스페이서 및 상기 갭필 절연막은 식각하고 상기 제3 도전막은 잔존하게 하여 이중 플러그 형태의 상기 하부 전극 콘택을 형성하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 제1종의 기체는 수소, 질소 및 산소와 불소의 화합물 중에서 선택된 어느 하나의 기체인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 하부 전극 콘택을 형성하는 단계는 제2종의 기체 플라즈마를 식각 가스로 이용하여 상기 제3 도전막은 식각하고 상기 층간 절연막, 상기 스페이서 막 및 상기 갭필 절연막은 잔존하게 하여 링 형태의 리세스를 가진 상기 하부 전극 콘택홀을 형성하고 부분적 컨파인드 형태의 상기 하부 전극 콘택을 형성하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 제2종의 기체는 수소, 질소 및 산소와 염소의 화합물 중에서 선택된 어느 하나의 기체인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 하부 전극 콘택을 형성하는 단계 이후에 식각된 상기 층간 절연막, 상기 갭필 절연막 및 상기 하부 전극 콘택 상에 상변화 물질막을 증착하는 단계; 상기 상변화 물질막 상에 제4 도전막을 증착하는 단계를 더 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 제4 도전막은 상부 전극용 물질로서 불순물로 도핑된 폴리실리콘, 금속 및 도전성 금속 질화물 중 어느 하나를 포함하고, 스퍼터링 공정, 화학 기상 증착 공정, 및 원자층 적층 공정 중 어느 하나를 이용하여 형성되는 것을 특징으로 한다.
본 발명의 상변화 메모리 장치의 제조 방법의 하부 전극 콘택의 하부 영역에서는 하부 구조물과의 접촉 면적이 넓게 형성되어 셋 저항이 감소됨에 따라 데이터의 센싱 마진이 증가하여 데이터의 신뢰성과 칩의 수율이 증가된다.
또한, 하부 전극 콘택의 상부 영역에서는 저항이 낮은 하부 전극 콘택 성분이 상변화 물질층과 접촉되지 않은 상태에서 두께를 증가시킬 수 있어 셋 저항 감소와 함께 주울 열을 효율적으로 증가시킬 수 있으므로 소모되는 리셋 전류가 감소되고 소비 전력이 절감된다.
이에 따라 하부 전극 콘택의 상하부 영역에서 저항 산포가 개선되어 상변화 메모리 장치의 성능 및 집적도를 향상시킬 수 있다.
도 1은 종래의 상변화 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정별 단면도이다.
도 11 및 도 12은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정별 단면도이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정별 단면도이다.
도 11 및 도 12은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정별 단면도이다.
이하, 본 발명의 상변화 메모리 장치의 제조 방법을 설명하면 다음과 같다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정별 단면도이다.
먼저, 도 2에 도시한 것과 같이, 하부 구조물(135)이 형성된 기판(100) 상에 층간 절연막(140)을 형성한다. 기판(100)은 실리콘 웨이퍼를 포함하고, 하부 구조물(135)은 액티브 영역(110), 다이오드(120), 금속 실리사이드층(130)의 적층을 포함한다.
층간 절연막(140)은 적어도 하나의 산화막 또는 질화막을 포함한다.
예를 들면, 상기 산화막은 TEOS(tetraethly orthosilicate), USG(undoped silicate glass), SOG(spin on glass), 산화물을 사용하여 형성되고, 상기 질화막은 실리콘 질화물(SixNy)을 사용하여 형성된다.
층간 절연막(140)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정을 이용하여 형성되는데, 기판(100) 상에 위치하는 하부 구조물을 완전히 덮도록 충분한 너비로 형성된다.
도 3에 도시한 것과 같이, 노광 및 식각 공정을 이용하여 층간 절연막(140)을 부분적으로 식각함으로써 층간 절연막(140)에 하부 구조물을 부분적으로 노출시키는 하부 전극 콘택홀(150H)을 형성하는데, 하부 전극 콘택홀(150H)은 이방성 식각 공정을 이용하여 원기둥 형태로 형성된다.
여기에서, 노광 및 식각 공정이란 산화 공정이나 박막 증착 공정의 결과로 기판 위에 형성되어 있는 층을 선택적으로 제거하는 공정을 말하고, 이방성 식각 공정이란 식각 반응이 한쪽 방향, 예를 들어 수직 방향으로만 진행되는 식각 공정을 말한다.
도 4에 도시한 것과 같이, 층간 절연막(140) 및 부분적으로 노출된 하부 구조물(135) 상에 제1 도전막(152)을 증착하고, 제1 도전막(152) 상에 제2 도전막(154)을 증착하여 하부 전극 콘택홀(150H)을 갭필한다.
상기 제1 도전막(152)은 제1 하부 전극 콘택의 하부를 형성하는 물질로서 증착성과 스텝 카버리지(Step Coverage)가 좋은 금속, 예를 들어 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu) 등을 10~50 옹스트롱(Å) 정도의 두께로 하는 것이 바람직하다.
또한, 제2 도전막(154)은 제1 도전막(152)과 전기적으로 연결되어 제1 하부 전극 콘택의 상부를 형성하는 물질로서 증착성과 스텝 카버리지(Step Coverage)가 좋은 도전성 금속 질화물, 예를 들어 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄 질화물(AlN) 또는 티타늄 알루미늄 질화물(TiAlN) 등을 사용하여 형성된다.
상기 제1 및 제2 도전막(152, 154)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정을 이용하여 형성된다.
도 5에 도시한 것과 같이, 노광 및 식각 공정을 이용하여 하부 전극 콘택홀(150H)에 갭필된 제1 및 제2 도전막(152, 154)을 식각량과 식각 시간을 조절하여 이방성 식각한다. 이때 제1 및 제2 도전막(152, 154)은 층간 절연막(140)에 대하여 식각 선택성을 가지므로 하부 전극 콘택홀(150H)의 하부에 소정 높이와 넓은 접촉 면적을 가진 원기둥형의 제1 하부 전극 콘택(156)이 형성된다.
상기 소정 높이는 하부 전극 콘택홀(150H) 깊이의 20 % 정도가 바람직한데, 예를 들어, 하부 전극 콘택홀(150H) 깊이가 1000 옹스트롱(Å) 이라고 가정한다면 제1 하부 전극 콘택(156)의 높이는 400 옹스트롱(Å) 정도로 형성하는 것이 바람직하다.
따라서, 제1 하부 전극 콘택(156)과 하부 구조물(135)과의 접촉 면적이 넓게 형성되어 셋 저항이 감소됨에 따라 데이터의 센싱 마진이 증가하여 데이터의 신뢰성과 칩의 수율(Yield)이 증가된다.
여기에서, 식각 선택성은 두 물질에 특정 식각 가스 또는 식각 용액을 사용하여 식각하였을 때 두 물질 중 어느 한 물질만 선택적으로 식각되는 것을 말한다.
도 6에 도시한 것과 같이, 층간 절연막(140) 및 식각된 제1 하부 전극 콘택(156) 상에 스페이서 막을 증착한 후에 이방성 식각 방법을 이용하여 스페이서 막을 이방성 식각하여 스페이서(160)를 형성한다.
스페이서 막은 제2 도전막(154)에 대하여 식각 선택 비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물이나 실리콘 옥시나이트라이드(SiON) 또는 티타늄 옥시나이트라이드(SiON) 등의 산질화물을 사용하여 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 원자층 적층 공정을 이용하여 형성된다.
도 6 및 도 7에 도시한 것과 같이, 식각을 통하여 노출된 제1 하부 전극 콘택(156) 및 스페이서(160)의 상부와 층간 절연막(140) 상에 다시 제3 도전막(170)을 증착한다.
여기에서, 제3 도전막(170)은 제1 하부 전극 콘택(156)과 전기적으로 연결되므로 저항 값의 균일성을 위하여 제2 도전막(154)에서와 실질적으로 동일한 물질과 공정을 사용하는 것이 바람직하다.
또한, 증착된 제3 도전막(170) 상에 갭필 절연막(180)을 증착하여 하부 전극 콘택홀(150H)을 갭필한다.
여기에서, 갭필 절연막의 종류와 형성 공정은 반드시 스페이서 막에서와 실질적으로 동일한 물질과 공정을 사용할 필요는 없다.
도 8(a)에 도시한 것과 같이, 층간 절연막(140)의 상부 면이 노출될 때까지 에칭 백 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하여 층간 절연막(140) 상부 및 하부 전극 콘택홀(150H) 상부에서 층간 절연막(140) 표면의 높이를 초과하여 적층된 제3 도전막(170) 및 갭필 절연막(185)을 평탄화하여 제2 하부 전극 콘택(175)을 형성한다.
도 8(b)는 상기 도 8(a)에 따라 평탄화 공정 수행이 완료된 후의 평면도를 도 8(a)의 단면도와 대응시킨 도면으로서, 층간 절연막(140), 링 형태의 스페이서(160), 제2 하부 전극 콘택(175) 및 원형의 갭필 절연막(185)으로 구성된다.
따라서, 하나의 원기둥 형태로 된 종래의 하부 전극 콘택과 비교할 때 링 형태의 제2 하부 전극 콘택(176)의 박막에 의하여 상변화 물질막과의 접촉 면적이 감소되어 저항이 증가됨에 따라 많은 열이 발생되어 작은 리셋 전류에도 용이하게 상변환이 가능해지므로 소모되는 리셋 전류를 감소시켜 소비 전력을 절감할 수 있게 된다.
도 9에 도시한 것과 같이, 상기 도 8(a)에서 평탄화된 표면 상에 건식 식각 방법을 이용하여 이방성 식각하여 층간 절연막(140), 스페이서(160) 및 갭필 절연막(185)을 식각한다.
건식 식각 방법이란 수소, 질소, 산소, 불소 화합물 및 염소 화합물로 이루어지는 그룹에서 선택된 일정한 종류의 기체의 플라즈마를 식각 가스로 이용하여 식각하는 것으로서, 본 실시예에서는 수소, 질소 및 산소와 불소 의 화합물 중에서 제1종의 기체 플라즈마 이온의 직진성에 의하여 제2 하부 전극 콘택(176)에서 발생하는 식각 속도 대비 층간 절연막(140), 스페이서(160) 및 갭필 절연막(185)의 식각 속도는 현저하게 높아서 층간 절연막(140), 스페이서(160) 및 갭필 절연막(185) 은 식각이 되지만 제2 하부 전극 콘택(176)은 잔존하여 이중 플러그 형태의 하부 전극 콘택(177)을 형성한다.
도 10에 도시한 것과 같이, 식각된 층간 절연막(140), 스페이서(160) 및 갭필 절연막(185)과 하부 전극 콘택(177)의 단면을 모두 덮도록 상변화 물질막(190)을 증착한다. 상변화 물질막(190)은 칼코겐 화합물을 포함하는데, 예로서는 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 주석-인듐-안티몬-텔루륨(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te) 등을 들 수 있다.
또한, 상기 상변화 물질막(190) 상에 제4 도전막(200)을 형성한다.
여기에서, 제4 도전막(200)은 상부 전극용 물질로서 제1 내지 제3 도전막(152, 154, 170)과 저항 값이 반드시 균일할 필요는 없으므로 제1 내지 제3 도전막(152, 154, 170)과 반드시 동일한 물질과 공정을 사용할 필요는 없다.
따라서, 제4 도전막(200)의 종류는 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 포함할 수 있고, 제4 도전막(200)의 형성 공정은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정을 포함할 수 있다.
도 10에서 하부 전극 콘택(177)이 이중 플러그 형태로 식각된 표면에서 돌출되어 상변화 물질막(190)과 접촉하므로 종래의 식각된 표면에서 돌출되지 않은 상태에서 상변화 물질막(190)과 접촉하는 경우와 비교할 때 접촉 면적이 증가하므로 셋 저항을 감소시킬 수 있게 된다.
또한, 스페이서(160)를 통하여 제1 도전막(152)이 상변화 물질막(190)과 접촉되는 것을 방지하여 종래에 셋 저항을 낮추기 위해 제2 도전막(154)보다 저항이 낮은 제1 도전막(152) 두께를 증가시키는 경우 상변화 물질막(190)과 접촉하는 영역에 제1 도전막(152)이 함께 접촉함으로 인해 주울 열이 감소되는 문제점을 예방할 수 있게 된다.
도 11 및 도 12은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정별 단면도이다.
상기 도 2 내지 도 8b 공정까지는 본 발명의 실시예와 동일하므로 더 이상의 상세한 설명은 생략하고, 이하에서는 본 발명의 다른 실시예에 따라 상이한 공정에 대해서만 설명하기로 한다.
도 11에 도시한 것과 같이, 상기 도 8(a)에서 평탄화된 표면 상에 건식 식각 방법을 이용하여 이방성 식각하여 제3 도전막(175)을 식각한다.
본 실시예에서는 수소, 질소 및 산소와 염소의 화합물 중에서 선택된 제2종의 플라즈마 이온의 직진성에 의하여 제3 도전막(175)에서 발생하는 식각 속도 대비 층간 절연막(140), 스페이서(160) 및 갭필 절연막(185)의 식각 속도는 현저하게 낮아서 제3 도전막(175)은 식각이 되지만 층간 절연막(140), 스페이서(160) 및 갭필 절연막(185)은 잔존하여 링 형태의 리세스(179H)를 가진 하부 전극 콘택홀(150H)을 형성한다.
도 12에 도시한 것과 같이, 식각된 층간 절연막(140), 스페이서(160) 및 갭필 절연막(185)의 단면과 링 형태의 리세스(179H)를 모두 덮도록 상변화 물질막(190)을 증착하여 부분적 컨파인드 (Partial confined) 형태의 제3 하부 전극 콘택(179)을 형성한다.
즉, 제3 도전막(175)으로 일부가 채워진 하부 전극 콘택홀(150H)의 남은 리세스(179H) 상에 상변화 물질막(190)을 증착하면 하부 전극 콘택홀(150H)의 하부에는 제3 하부 전극 콘택(179)이 형성되고 하부 전극 콘택홀(150H) 상부의 리세스(179H)에는 상변화 물질막(190)이 채워져 하부 전극 콘택홀(150H)은 부분적 컨파인드 형태로 형성된다.
따라서, 상변화 물질막(190)이 부분적 컨파인드 형태의 하부 전극 콘택홀(150H)에 매립되어 상변화 볼륨의 팽창을 억제하여 상변화 영역의 가열을 집중시킴에 따라 종래의 식각된 표면에서 부분적 컨파인드 형태가 아닌 상태에서 상변화 물질막(190)과 접촉하는 경우와 비교할 때 주울 열이 증가하므로 리셋 전류를 감소시킬 수 있게 된다.
상변화 물질막(190)은 칼코겐 화합물을 포함하는데, 예로서는 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 주석-인듐-안티몬-텔루륨(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te) 등을 들 수 있다.
또한, 상기 상변화 물질막(190) 상에 제4 도전막(200)을 형성한다.
여기에서, 제4 도전막(200)은 상부 전극용 물질로서 제1 내지 제3 도전막(152, 154, 170)과 저항 값이 반드시 균일할 필요는 없으므로 제1 내지 제3 도전막(152, 154, 170)과 반드시 동일한 물질과 형성 공정을 사용할 필요는 없다.
따라서, 제4 도전막(200)의 종류는 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 포함할 수 있고, 제4 도전막(200)의 형성 공정은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정을 포함할 수 있다.
이와 같이, 본 발명의 상변화 메모리 장치의 제조 방법은 하부 전극 콘택의 하부 영역에서는 하부 구조물(135)과의 접촉 면적을 넓게 형성하여 셋 저항이 감소됨에 따라 데이터의 센싱 마진이 증가하여 데이터의 신뢰성과 칩의 수율이 증가된다.
또한, 하부 전극 콘택의 상부 영역에서는 저항이 낮은 하부 전극 콘택 성분이 상변화 물질층과 접촉되지 않은 상태에서 두께를 증가시킬 수 있어 셋 저항 감소와 함께 주울 열을 효율적으로 증가시킬 수 있으므로 소모되는 리셋 전류가 감소되고 소비 전력이 절감된다.
이에 따라 하부 전극 콘택의 상하부 영역에서 저항 산포가 개선되어 상변화 메모리 장치의 성능 및 집적도를 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 당업계에서 통상의 지식을 가진 자라면 이하의 특허 청구범위에 기재된 본 발명의 사상 및 영역을 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 110 : 액티브 영역
120 : 다이오드 130 : 금속 실리사이드층
140 : 층간 절연막 152 : 제1 도전막
156 : 제1 하부 전극 콘택 160 : 스페이서
175 : 제2 하부 전극 콘택 185 : 갭필 절연막
190 : 상변화 물질막 200 : 제4 도전막
120 : 다이오드 130 : 금속 실리사이드층
140 : 층간 절연막 152 : 제1 도전막
156 : 제1 하부 전극 콘택 160 : 스페이서
175 : 제2 하부 전극 콘택 185 : 갭필 절연막
190 : 상변화 물질막 200 : 제4 도전막
Claims (19)
- 층간 절연막 및 하부 전극 콘택홀 상에 제1 도전막을 증착하는 단계;
상기 제1 도전막 상에 제2 도전막을 증착하여 상기 하부 전극 콘택홀을 갭필하는 단계;
상기 제1 및 제2 도전막을 이방성 식각하여 상기 하부 전극 콘택홀의 하부에 일정 두께를 가지는 제1 하부 전극 콘택을 형성하는 단계;
상기 하부 전극 콘택홀의 측벽에 식각된 상기 제1 도전막의 상부면을 덮는 스페이서를 형성하는 단계;
상기 층간 절연막, 상기 스페이서 및 상기 제1 하부 전극 콘택 상에 제3 도전막 및 갭필 절연막을 순차적으로 증착한 후에 상기 층간 절연막의 상부 면이 노출될 때까지 평탄화 공정을 수행하는 단계;
상기 층간 절연막, 상기 제3 도전막 및 갭필 절연막을 선택적으로 식각하여 상기 제1 하부 전극 콘택 및 상기 제3 도전막이 연결되는 하부 전극 콘택을 형성하는 단계;
를 포함
하고, 상기 하부 전극 콘택을 형성하는 단계는
제1종의 기체 플라즈마를 식각 가스로 이용하여 상기 층간 절연막, 상기 스페이서 및 상기 갭필 절연막은 식각하고 상기 제3 도전막은 잔존하게 하여 이중 플러그 형태의 상기 하부 전극 콘택을 형성하는
것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 하부 전극 콘택홀을 형성하는 단계는
하부 구조물이 형성된 기판 상에 상기 층간 절연막을 증착하는 단계;
상기 층간 절연막을 식각하여 상기 하부 구조물을 노출시켜 상기 하부 전극 콘택홀을 형성하는 단계;
를 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,
상기 하부 구조물은
상기 기판 상에 형성된 액티브 영역, 다이오드, 금속 실리사이드층의 적층을 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 하부 전극 콘택홀은
이방성 식각 공정을 이용하여 원기둥 형태로 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제1 도전막은
텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 및 구리(Cu) 중 어느 하나를 사용하여 상기 제1 하부 전극 콘택의 하부를 형성하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제2 도전막은
텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄 질화물(AlN) 및 티타늄 알루미늄 질화물(TiAlN) 중 어느 하나를 사용하여 상기 제1 하부 전극 콘택의 상부를 형성하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제1 및 제2 도전막은
스퍼터링 공정, 화학 기상 증착 공정, 및 원자층 적층 공정 중 어느 하나를 이용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,
상기 제1 하부 전극 콘택은
상기 제1 및 제2 도전막이 전기적으로 연결되어 상기 하부 구조물의 상부면과 접촉되는 원기둥형인 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제1 및 제2 도전막은
상기 층간 절연막에 대하여 식각 선택성을 가지는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 일정 두께는
상기 하부 전극 콘택홀 깊이의 15 내지 25 %인 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 스페이서를 형성하는 단계는
상기 층간 절연막 및 상기 제1 하부 전극 콘택 상에 스페이서 막을 증착 하는 단계;
상기 층간 절연막의 상부면 및 상기 제1 하부 전극 콘택의 상부면이 노출되도록 상기 스페이서 막을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 11 항에 있어서,
상기 스페이서 막은
상기 제2 도전막에 대하여 식각 선택성을 가지는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제3 도전막은
상기 제2 도전막과 실질적으로 동일한 물질과 형성 공정을 사용하여 저항 값을 균일하게 하여 상기 제2 도전막과 전기적으로 연결되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
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- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제1종의 기체는
수소, 질소 및 산소와 불소의 화합물 중에서 선택된 어느 하나의 기체인 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 삭제
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- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 하부 전극 콘택을 형성하는 단계 이후에
식각된 상기 층간 절연막, 상기 갭필 절연막 및 상기 하부 전극 콘택 상에 상변화 물질막을 증착하는 단계;
상기 상변화 물질막 상에 제4 도전막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제 18 항에 있어서,
상기 제4 도전막은
상부 전극용 물질로서 불순물로 도핑된 폴리실리콘, 금속 및 도전성 금속 질화물 중 어느 하나를 포함하고,
스퍼터링 공정, 화학 기상 증착 공정, 및 원자층 적층 공정 중 어느 하나를 이용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
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