CN113782670A - 三维半导体存储器件 - Google Patents

三维半导体存储器件 Download PDF

Info

Publication number
CN113782670A
CN113782670A CN202110304592.6A CN202110304592A CN113782670A CN 113782670 A CN113782670 A CN 113782670A CN 202110304592 A CN202110304592 A CN 202110304592A CN 113782670 A CN113782670 A CN 113782670A
Authority
CN
China
Prior art keywords
pattern
electrode
cell stack
conductive line
gap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110304592.6A
Other languages
English (en)
Inventor
朴日穆
朴圭述
姜大焕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN113782670A publication Critical patent/CN113782670A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/068—Patterning of the switching material by processes specially adapted for achieving sub-lithographic dimensions, e.g. using spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Abstract

公开了一种三维半导体存储器件，可以包括：沿第一方向延伸的第一导线；沿与第一方向交叉的第二方向延伸的第二导线；在第一导线和第二导线的交叉点处的单元堆叠；以及覆盖单元堆叠的侧表面的间隙填充绝缘图案。单元堆叠可以包括：顺序地堆叠的第一电极、第二电极和第三电极；第一电极与第二电极之间的开关图案；以及第二电极与第三电极之间的可变电阻图案。间隙填充绝缘图案的顶表面可以位于第三电极的顶表面与底表面之间。

Description

三维半导体存储器件
相关申请的交叉引用
本专利申请要求于2020年6月9日在韩国知识产权局提交的No.10-2020-0069815的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及一种三维半导体存储器件，尤其涉及一种具有可变电阻存储单元的三维半导体存储器件。
背景技术
随着对具有大容量和低功耗特性的存储器件的需求增加，许多研究正在进行以开发具有非易失性特性并且不需要刷新操作的下一代存储器件。下一代存储器件可以具有如在动态随机存取存储器(DRAM)中的高集成密度、如在闪存中的非易失特性以及如在静态RAM(SRAM)中的高运算速度。
另外，为了满足半导体存储器件中对高性能和低功耗的不断增长的需求，诸如铁电RAM(FRAM)、磁性RAM(MRAM)和相变RAM(PRAM)器件等的下一代半导体存储器件正在开发中。每个下一代半导体存储器件包括其电阻根据施加到其上的电流或电压而变化并且即使当所提供的电流或电压被中断时也不会被改变的材料。
此外，已经提出了包括三维地布置的存储单元的三维半导体存储器件，以满足对具有高集成密度的半导体器件的持续需求。
发明内容
本发明构思的实施例提供了一种包括具有提高的电特性的可变电阻存储器件的高可靠的三维半导体存储器件。
根据本发明构思的实施例，一种三维半导体存储器件可以包括：第一导线，沿第一方向延伸；第二导线，沿与第一方向交叉的第二方向延伸；单元堆叠，在第一导线和第二导线的交叉点处；以及间隙填充绝缘图案，覆盖单元堆叠的侧表面。单元堆叠可以包括：顺序地堆叠的第一电极、第二电极和第三电极；第一电极与第二电极之间的开关图案；以及第二电极与第三电极之间的可变电阻图案。间隙填充绝缘图案的顶表面可以位于第三电极的顶表面与第三电极的底表面之间。
根据本发明构思的实施例，一种三维半导体存储器件可以包括：衬底；第一导线，在衬底上并且沿平行于衬底的顶表面的第一方向延伸；第二导线，沿与第一方向交叉的第二方向延伸；单元堆叠，在第一导线和第二导线的各个交叉点处；第一间隙填充绝缘图案，填充单元堆叠之间的区域；以及第二间隙填充绝缘图案，填充第二导线之间的区域。第一导线的上部宽度可以小于单元堆叠的下部宽度。第二导线的下部宽度可以大于单元堆叠的上部宽度。第二间隙填充绝缘图案的底表面可以位于比单元堆叠的顶表面低的高度处。
根据本发明构思的实施例，一种三维半导体存储器件可以包括：衬底；第一导线，在衬底上并且沿平行于衬底的顶表面的第一方向延伸；第二导线，沿与第一方向交叉的第二方向延伸；单元堆叠，在第一导线和第二导线的各个交叉点处；第一间隙填充绝缘图案，填充单元堆叠之间的区域；第一覆盖图案，在单元堆叠的侧表面与第一间隙填充绝缘图案之间；侧壁间隔物；阻挡金属图案，在第二导线与单元堆叠之间；以及第二间隙填充绝缘图案，在第一间隙填充绝缘图案上。每个单元堆叠可以包括：顺序地堆叠的第一电极、第二电极和第三电极；第一电极与第二电极之间的开关图案；以及第二电极与第三电极之间的可变电阻图案。侧壁间隔物可以在单元堆叠的可变电阻图案与第一覆盖图案之间。开关图案可以在开关图案的顶表面与开关图案的底表面之间的高度处具有最大宽度。可变电阻图案可以在可变电阻图案的顶表面与可变电阻图案的底表面之间的高度处具有最小宽度。第一间隙填充绝缘图案的顶表面可以位于第三电极的顶表面与第三电极的底表面之间。阻挡金属图案可以沿第二方向延伸。第二间隙填充绝缘图案可以覆盖第二导线的侧表面和阻挡金属图案的侧表面。
根据本发明构思的实施例，一种三维半导体存储器件可以包括：衬底；多条第一导线，在衬底上并且沿第一方向延伸；多条第二导线，与所述多条第一导线交叉并且沿与第一方向交叉的第二方向延伸；第一单元堆叠，在所述多条第一导线和所述多条第二导线的各个交叉点处；多条第三导线，与多条第二导线交叉并且沿第一方向延伸；第二单元堆叠，在所述多条第二导线与所述多条第三导线之间的各个交叉点处；第一间隙填充绝缘图案，填充所述多条第二导线之间的区域；以及第二间隙填充绝缘图案，填充所述多条第三导线之间的区域。第一间隙填充绝缘图案的底表面可以位于比第一单元堆叠的顶表面低的高度处。第二间隙填充绝缘图案的底表面可以位于比第二单元堆叠的顶表面低的高度处。
附图说明
图1是示出根据本发明构思的实施例的三维半导体存储器件的概念图。
图2是示出根据本发明构思的实施例的三维半导体存储器件的存储单元阵列的电路图。
图3是示出根据本发明构思的实施例的构成三维半导体存储器件的单元阵列层之一的透视图。
图4是示出根据本发明构思的实施例的三维半导体存储器件的平面图。
图5是示出根据本发明构思的实施例的三维半导体存储器件的两个部分(例如，沿图4的I-I’和II-II’线截取)的截面图。
图6A是示出图5的A部分的放大结构的截面图。
图6B、图6C和图6D是截面图，各自示出了图5的B部分的放大结构。
图7至图12是截面图，各自示出了根据本发明构思的实施例的三维半导体存储器件的两个部分(例如，沿图4的I-I’和II-II’线截取)。
图13是示出根据本发明构思的实施例的三维半导体存储器件的截面图。
图14至图22是示出根据本发明构思的实施例的制造三维半导体存储器件的方法的沿图4的I-I’和II-II’线截取的截面图。
具体实施方式
当在本说明书中结合数值使用术语“大约”或“基本”时，意图是相关联的数值包括围绕所述数值的制造或操作公差(例如，±10％)。此外，当词语“通常”和“基本”与几何形状结合使用时，意图是不要求几何形状的精度，但是形状的界限要在本公开的范围内。此外，无论数值或形状被修改为“大约”还是“基本”，应理解这些值和形状应被解释为包括围绕所述数值或形状的制造或操作公差(例如，±10％)。
现在将参考示出了示例实施例的附图来更全面地描述本发明构思的示例实施例。
图1是示出根据本发明构思的实施例的三维半导体存储器件的概念图。
参照图1，根据本发明构思的实施例的三维半导体存储器件可以包括顺序地堆叠在衬底100上的多个存储单元阵列层MCA。每个存储单元阵列层MCA可以包括二维地布置在衬底100上的多个可变电阻存储单元。该三维半导体存储器件还可以包括：多条导线，被设置在存储单元阵列层MCA之间并且用于从存储单元中读取数据或在存储单元中写入和擦除数据。图1示出了提供五个存储单元阵列层MCA的示例，但是本发明构思不限于该示例。
图2是示出根据本发明构思的实施例的三维半导体存储器件的存储单元阵列的电路图。
参照图2，沿两个不同方向(例如，第一方向D1和第二方向D2)延伸的第一至第四存储单元阵列层MCA1至MCA4可以沿第三方向D3堆叠在一个平面上。第一至第四存储单元阵列层MCA1至MCA4可以各自包括彼此交叉设置的导线CL1和CL2以及设置在导线CL1和CL2的各个交叉点处的多个存储单元MC。在第一至第四存储单元阵列层MCA1至MCA4的每个存储单元阵列层中，存储单元MC可以沿第一方向D1和第二方向D2二维地布置。沿第三方向D3彼此相邻的存储单元MC可以共享介于其间的导线CL1或CL2。
图3是示出根据本发明构思的实施例的构成三维半导体存储器件的单元阵列层之一的透视图。
参照图3，单元阵列层MCA可以包括：被设置为彼此交叉的第一导线CL1和第二导线CL2，以及存储单元MC。
存储单元MC可以设置在第一导线CL1和第二导线CL2的各个交叉点处。每个存储单元MC可以包括开关器件SW和可变电阻器VR。存储单元MC可以被配置为沿第一方向D1和第二方向D2彼此间隔开。
可变电阻器VR可以分别设置在第一导线CL1和第二导线CL2的交叉点处，开关器件SW可以分别设置在可变电阻器VR与第一导线CL1之间。
在本实施例中，开关器件SW被示出为置于可变电阻器VR与第一导线CL1之间，但是在其他实施例中，开关器件SW可以设置在可变电阻器VR与第二导线CL2之间。
图4是示出根据本发明构思的实施例的三维半导体存储器件的平面图。图5是示出根据本发明构思的实施例的三维半导体存储器件的两个部分(例如，沿图4的I-I’和II-II’线截取)的截面图。图6A是示出图5的A部分的放大结构的截面图。图6B、图6C和图6D是截面图，各自示出了图5的B部分的放大结构。
参照图4和图5，可以将沿第一方向D1延伸并且沿第二方向D2彼此间隔开的第一导线CL1设置在衬底100上。第一方向D1和第二方向D2可以平行于衬底100的顶表面并且可以不彼此平行。
第一导线CL1的上部宽度可以小于其下部宽度，并且可以具有倾斜的侧表面。第一导线CL1可以由金属材料(例如，铜、钨或铝)和/或金属氮化物(例如，氮化钽、氮化钛或氮化钨)中的至少一种形成或包括上述材料中的至少一种。
可以在第一导线CL1与衬底100之间设置层间绝缘层110。层间绝缘层110可以由氧化硅、氮化硅或氮氧化硅中的至少一种形成或包括上述材料中的至少一种。
可以在第一导线CL1之间设置下绝缘图案115。下绝缘图案115可以平行于第一导线CL1或沿第一方向D1延伸。下绝缘图案115的顶表面可以位于与第一导线CL1的顶表面基本相同或低于第一导线CL1的顶表面的高度处。下绝缘图案115可以包括设置在层间绝缘层110中的下部。例如，下绝缘图案115的底表面可以位于比第一导线CL1的底表面低的高度处。下绝缘图案115可以由例如氧化硅、氮化硅或氮氧化硅中的至少一种形成或包括上述材料中的至少一种。
第二导线CL2可以被设置为与第一导线CL1交叉。第二导线CL2可以沿第二方向D2延伸并且可以沿第一方向D1彼此间隔开。第二导线CL2可以沿垂直于衬底100的顶表面的第三方向D3与第一导线CL1间隔开。第二导线CL2可以由金属材料(例如，铜、钨或铝)或金属氮化物(例如，氮化钽、氮化钛或氮化钨)中的至少一种形成或包括上述材料中的至少一种。
可以在第一导线CL1和第二导线CL2的交叉点处设置单元堆叠CS。例如，每条第一导线CL1上的单元堆叠CS可以沿第一方向DI彼此间隔开。每个单元堆叠CS可以是具有圆形顶表面的柱状结构。在实施例中，每个单元堆叠CS的上部宽度可以小于其下部宽度，但是在其他实施例中，每个单元堆叠CS的下部宽度和上部宽度可以基本彼此相等。
每个单元堆叠CS可以包括设置在第一导线CL1与第二导线CL2之间的开关图案SP以及设置在开关图案SP与第二导线CL2之间的可变电阻图案RP。
作为示例，每个单元堆叠CS可以包括顺序地堆叠的第一电极BE、开关图案SP、第二电极ME、可变电阻图案RP和第三电极TE。此外，每个单元堆叠CS还可以包括第二电极ME与可变电阻图案RP之间的第一金属图案BM1以及第三电极TE与可变电阻图案RP之间的第二金属图案BM2。
下面的描述将参考开关图案SP设置在第一电极BE与第二电极ME之间并且可变电阻图案RP设置在第二电极ME与第三电极TE之间的示例，但是本发明构思不限于该示例。例如，在实施例中，可变电阻图案RP可以设置在第一电极BE与第二电极ME之间并且开关图案SP可以设置在第二电极ME与第三电极TE之间。
在实施例中，单元堆叠CS的每个开关图案SP可以是具有双向特性的双向阈值开关(OTS)器件。作为示例，基于阈值开关现象，开关图案SP可以是呈现出非线性IV特性(例如，“S”形IV曲线)的元件。与可变电阻图案RP相比，开关图案SP可以具有从晶体到非晶或相反的高相变温度。在实施例中，开关图案SP的相变温度可以在约350℃至约450℃的范围内。因此，在三维半导体存储器件在操作电压下的典型操作期间，可变电阻图案RP可以从晶体结构可逆地改变为非晶结构，反之亦然，而开关图案SP可以保持其晶体结构无任何改变的基本非晶结构。在本说明书中，基本非晶结构不排除对象的局部存在晶粒或存在局部结晶部分的晶体结构。
开关图案SP可以由包含硫族元素(例如，Te、Se和S)中的至少一种和例如Ge、Sb、Bi、Al、Pb、Sn、Ag、As、S、Si、In、Ti、Ga或P中的至少一种在内的化合物形成。开关图案SP除了该化合物之外还可以包含热稳定元素。热稳定元素可以是B、C、N或O中的至少一种。开关图案SP可以被设置为单层结构或包括多个堆叠层的多层结构。
在实施例中，开关图案SP可以由GeSe、GeS、AsSe、AsTe、AsS、SiTe、SiSe、SiS、GeAs、SiAs、SnSe或SnTe中的至少一种形成或包括上述材料中的至少一种。在实施例中，开关图案SP可以由GeAsTe、GeAsSe、AlAsTe、AlAsSe、SiAsSe、SiAsTe、GeSeTe、GeSeSb、GaAsSe、GaAsTe、InAsSe、InAsTe、SnAsSe或SnAsTe中的至少一种形成或包括上述材料中的至少一种。在实施例中，开关图案SP可以由GeSiAsTe、GeSiAsSe、GeSiSeTe、GeSeTeSb、GeSiSeSb、GeSiTeSb、GeSeTeBi、GeSiSeBi、GeSiTeBi、GeAsSeSb、GeAsTeSb、GeAsTeBi、GeAsSeRi、GeAsSeIn、GeAsSeGa、GeAsSeAl、GeAsSeTl、GeAsSeSn、GeAsSeZn、GeAsTeIn、GeAsTeGa、GeAsTeAl、GeAsTeTl、GeAsTeSn或GeAsTeZn中的至少一种形成或包括上述材料中的至少一种。
在实施例中，开关图案SP可以由GeSiAsSeTe、GeAsSeTeS、GeSiAsSeS、GeSiAsTeS、GeSiSeTeS、GeSiAsSeP、GeSiAsTeP、GeAsSeTeP、GeSiAsSeIn、GeSiAsSeGa、GeSiAsSeAl、GeSiAsSeTl、GeSiAsSeZn、GeSiAsSeSn、GeSiAsTeIn、GeSiAsTeGa、GeSiAsTeAl、GeSiAsTeTl、GeSiAsTeZn、GeSiAsTeSn、GeAsSeTeIn、GeAsSeTeGa、GeAsSeTeAl、GeAsSeTeTl、GeAsSeTeZn、GeAsSeTeSn、GeAsSeSIn、GeAsSeSGa、GeAsSeSAl、GeAsSeSTl、GeAsSeSZn、GeAsSeSSn、GeAsTeSIn、GeAsTeSGa、GeAsTeSAl、GeAsTeSTl、GeAsTeSZn、GeAsTeSSn、GeAsSeInGa、GeAsSeInAl、GeAsSeInTl、GeAsSeInZn、GeAsSeInSn、GeAsSeGaAl、GeAsSeGaTl、GeAsSeGaZn、GeAsSeGaSn、GeAsSeAlTl、GeAsSeAlZn、GeAsSEAlSn、GeAsSeTlZn、GeAsSeTlSn或GeAsSeZnSn中的至少一种形成或包括上述材料中的至少一种。
在实施例中，开关图案SP可以由GeSiAsSeTeS、GeSiAsSeTeIn、GeSiAsSeTeGa、GeSiAsSeTeAl、GeSiAsSeTeTl、GeSiAsSeTeZn、GeSiAsSeTeSn、GeSiAsSeTeP、GeSiAsSeSIn、GeSiAsSeSGa、GeSiAsSeSAl、GeSiAsSeSTl、GeSiAsSeSZn、GeSiAsSeSSn、GeAsSeTeSIn、GeAsSeTeSGa、GeAsSeTeSAl、GeAsSeTeSTl、GeAsSeTeSZn、GeAsSeTeSSn、GeAsSeTePIn、GeAsSeTePGa、GeAsSeTePAl、GeAsSeTePTl、GeAsSeTePZn、GeAsSeTePSn、GeSiAsSeInGa、GeSiAsSeInAl、GeSiAsSeInTl、GeSiAsSeInZn、GeSiAsSeInSn、GeSiAsSeGaAl、GeSiAsSeGaTl、GeSiAsSeGaZn、GeSiAsSeGaSn、GeSiAsSeAlSn、GeAsSeTeInGa、GeAsSeTeInAl、GeAsSeTeInTl、GeAsSeTeInZn、GeAsSeTeInSn、GeAsSeTeGaAl、GeAsSeTeGaTl、GeAsSeTeGaZn、GeAsSeTeGaSn、GeAsSeTeAlSn、GeAsSeSInGa、GeAsSeSInAl、GeAsSeSInTl、GeAsSeSInZn、GeAsSeSInSn、GeAsSeSGaAl、GeAsSeSGaTl、GeAsSeSGaZn、GeAsSeSGaSn或GeAsSeSAlSn中的至少一种形成或包括上述材料中的至少一种。
在实施例中，每个开关图案SP可以具有倒圆的侧表面，如图6A所示。与第一电极BE和第二电极ME的侧表面相比，开关图案SP可以具有横向凸出的侧表面。开关图案SP可以在其底部高度处具有第一下部宽度W1并且在其顶部高度处具有小于第一下部宽度W1的第一上部宽度W2。开关图案SP可以在其中间高度(例如，底部高度与顶部高度之间)处具有最大宽度W3。
相邻的开关图案SP之间的距离可以小于相邻的第一电极BE之间的距离或小于相邻的第二电极ME之间的距离。
单元堆叠CS的可变电阻图案RP可以由具有数据存储特性的材料中的至少一种形成或包括上述材料中的至少一种。在三维半导体存储器件是相变存储器件的情况下，可变电阻图案RP可以由其晶体结构可以根据其温度而可逆地切换为晶体结构和非晶结构之一的可相变材料形成或包括上述材料。作为示例，可变电阻图案RP的相变温度(例如，从晶体到非晶，反之亦然)可以在约250℃至约350℃的范围内。
可变电阻图案RP可以由包含硫族元素(例如，Te、Se和S)中的至少一种和例如Ge、Sb、Bi、Pb、Sn、Ag、As、S、Si、In、Ti、Ga、P、O或C中的至少一种在内的化合物形成。
在实施例中，可变电阻图案RP可以由GeTe、GeSe、GeS、SbSe、SbTe、SbS、SbSe、SnSb、InSe、InSb、AsTe、AlTe、GaSb、AlSb、BiSb、ScSb、Ysb、CeSb、DySb或NdSb中的至少一种形成或包括上述材料中的至少一种。在实施例中，可变电阻图案RP可以由GeSbSe、AlSbTe、AlSbSe、SiSbSe、SiSbTe、GeSeTe、InGeTe、GeSbTe、GeAsTe、SnSeTe、GeGaSe、BiSbSe、GaSeTe、InGeSb、GaSbSe、GaSbTe、InSbSe、InSbTe、SnSbSe、SnSbTe、ScSbTe、ScSbSe、ScSbS、YSbTe、YSbSe、YSbS、CeSbTe、CeSbSe、CeSbS、DySbTe、DySbSe、DySbS、NdSbTe、NdSbSe或NdSbS中的至少一种形成或包括上述材料中的至少一种。在实施例中，可变电阻图案RP可以由GeSbTeS、BiSbTeSe、AgInSbTe、GeSbSeTe、GeSnSbTe、SiGeSbTe、SiGeSbSe、SiGeSeTe、BiGeSeTe、BiSiGeSe、BiSiGeTe、GeSbTeBi、GeSbSeBi、GeSbSeIn、GeSbSeGa、GeSbSeAl、GeSbSeTl、GeSbSeSn、GeSbSe7n、GeSbTeIn、GeSbTeGa、GeSbTeAl、GeSbTeTl、GeSbTeSn、GeSbTeZn、ScGeSbTe、ScGeSbSe、ScGeSbS、YGeSbTe、YGeSbSe、YGeSbS、CeGeSbTe、CeGeSbSe、CeGeSbS、DyGeSbTe、DyGeSbSe、DyGeSbS、NdGeSbTe、NdGeSbSe或NdGeSbS中的至少一种形成或包括上述材料中的至少一种。
在实施例中，可变电阻图案RP可以由InSbTeAsSe、GeScSbSeTe、GeSbSeTeS、GeScSbSeS、GeScSbTeS、GeScSeTeS、GeScSbSeP、GeScSbTeP、GeSbSeTeP、GeScSbSeIn、GeScSbSeGa、GeScSbSeAl、GeScSbSeTl、GeScSbSeZn、GeScSbSeSn、GeScSbTeIn、GeScSbTeGa、GeSbAsTeAl、GeScSbTeTl、GeScSbTeZn、GeScSbTeSn、GeSbSeTeIn、GeSbSeTeGa、GeSbSeTeAl、GeSbSeTeTl、GeSbSeTeZn、GeSbSeTeSn、GeSbSeSIn、GeSbSeSGa、GeSbSeSAl、GeSbSeSTl、GeSbSeSZn、GeSbSeSSn、GeSbTeSIn、GeSbTeSGa、GeSbTeSAl、GeSbTeSTl、GeSbTeSZn、GeSbTeSSn、GeSbSeInGa、GeSbSeInAl、GeSbSeInTl、GeSbSeInZn、GeSbSeInSn、GeSbSeGaAl、GeSbSeGaTl、GeSbSeGaZn、GeSbSeGaSn、GeSbSeAlTl、GeSbSeAlZn、GeSbSeAlSn、GeSbSeTlZn、GeSbSeTlSn或GeSbSeZnSn中的至少一种形成或包括上述材料中的至少一种。
在实施例中，可变电阻图案RP可以具有单层结构或包括多个堆叠层的多层结构。在实施例中，可变电阻图案RP可以具有含锗层和无锗层重复地堆叠的超晶格结构。作为示例，可变电阻图案RP可以具有GeTe和SbTe层重复地堆叠的结构。
在实施例中，可变电阻图案RP可以由钙钛矿化合物或导电金属氧化物中的至少一种形成或包括上述材料中的至少一种。例如，可变电阻图案RP可以由氧化铌、氧化钛、氧化镍、氧化锆、氧化钒、(Pr，Ca)MnO3(PCMO)、氧化锶钛、钡锶钛氧化物、氧化锶锆、氧化钡锆或钡锶锆氧化物中的至少一种形成或包括上述材料中的至少一种。在可变电阻图案RP包括过渡金属氧化物的情况下，可变电阻图案RP的介电常数可以高于氧化硅的介电常数。
在实施例中，可变电阻图案RP可以具有包括导电金属氧化物层和隧道绝缘层的双层结构，或者可以具有包括第一导电金属氧化物层、隧道绝缘层和第二导电金属氧化物层的三层结构。在这种情况下，隧道绝缘层可以由氧化铝、氧化铪或氧化硅中的至少一种形成或包括上述材料中的至少一种。
在实施例中，可变电阻图案RP的厚度可以大于开关图案SP的厚度。
每个可变电阻图案RP可以具有倒圆的侧表面，如图6B所示。详细地，与第二电极ME和第三电极TE的侧表面相比，可变电阻图案RP可以具有凹进的侧表面。可变电阻图案RP可以在其底部高度处具有第二下部宽度Wa并且在其顶部高度处具有大于第二下部宽度Wa的第二上部宽度Wb。可变电阻图案RP可以在其中间高度(例如，顶部高度与底部高度之间)处具有最小宽度Wc。由于可变电阻图案RP的中央部分具有最小宽度，因此可变电阻图案RP的电阻可以在其中央部分处增大。因此，能够更容易地产生用于三维半导体存储器件的操作的热量。
可以在第一金属图案BM1上设置侧壁间隔物SS以覆盖可变电阻图案RP的侧表面。侧壁间隔物SS可以与第一金属图案BM1的侧表面对齐。侧壁间隔物SS可以包括单层或多层。侧壁间隔物SS可以由氧化硅、氮化硅和/或氮氧化硅中的至少一种形成或包括上述材料中的至少一种。
第一金属图案BM1和第二金属图案BM2可以分别覆盖可变电阻图案RP的顶表面和底表面。在实施例中，第二金属图案BM2的宽度可以小于第一金属图案BM1的宽度。第一金属图案BM1和第二金属图案BM2可以防止构成可变电阻图案RP的材料扩散。另外，第一金属图案BM1可以设置在可变电阻图案RP与开关图案SP之间以提高它们之间的接触电阻特性。第一金属图案BM1和第二金属图案BM2可以由W、Ti、Al、Cu、C、CN、TiN、TiAlN、TiSiN、TiCN、WN、CoSiN、WSiN、TaN、TaCN或TaSiN中的至少一种形成或包括上述材料中的至少一种。
第一电极BE、第二电极ME和第三电极TE可以各自由导电材料中的至少一种形成或包括导电材料中的至少一种。作为示例，第一电极BE、第二电极ME和第三电极TE可以是由碳形成或包括碳的碳电极。第一电极BE、第二电极ME和第三电极TE可以由金属和/或金属氮化物形成或包括金属和/或金属氮化物。第一电极BE的下部宽度可以大于或基本等于其下方的第一导线CL1的上部宽度，如图6A所示。第三电极TE可以比第一电极BE和第二电极ME更厚，如图5所示。
可以设置第一间隙填充绝缘图案144以填充单元堆叠CS之间的区域。第一间隙填充绝缘图案144可以沿第一方向D1和第二方向D2延伸以沿第一方向D1和第二方向D2将单元堆叠CS彼此电隔离。第一间隙填充绝缘图案144可以由低k介电材料中的至少一种形成或包括低k介电材料中的至少一种。例如，第一间隙填充绝缘图案144可以由SiN、SiON、SiC、SiCN、SiOC、SiOCN、SiO2或Al2O3中的至少一种形成或包括上述材料中的至少一种。
在沿第一方向Dl的相邻的单元堆叠CS之间，第一间隙填充绝缘图案144的顶表面可以位于比单元堆叠CS的顶表面低的高度处。详细地，第一间隙填充绝缘图案144的顶表面可以位于每个单元堆叠CS的第三电极TE的顶表面与底表面之间。另外，第一间隙填充绝缘图案144可以在沿第一方向D1的相邻的单元堆叠CS之间具倒圆的顶表面。
可以在第一间隙填充绝缘图案144与单元堆叠CS的侧表面之间设置第一覆盖图案142。第一覆盖图案142可以与开关图案SP的侧表面和侧壁间隔物SS直接接触。第一覆盖图案142的底部部分可以设置在第一间隙填充绝缘图案144的底表面与下绝缘图案115的顶表面之间以及第一间隙填充绝缘图案144的底表面与第一导线CL1的顶表面之间。第一覆盖图案142可以被设置为以基本均匀的厚度覆盖单元堆叠CS的侧表面和第一间隙填充绝缘图案144的底表面。第一覆盖图案142可以由不同于第一间隙填充绝缘图案144的绝缘材料形成或包括上述材料。第一覆盖图案142可以由例如SiN、SiO2、SiON、SiBN、SiCN、SIOCN、Al2O3、AlN或AlON中的至少一种形成或包括上述材料中的至少一种。
可以在单元堆叠CS上设置沿第二方向D2延伸的第二导线CL2。第二导线CL2可以由与第一导线CL1相同的金属材料形成或包括上述材料。第二导线CL2的厚度可以大于第一导线CL1的厚度。第二导线CL2可以比第一导线CL1厚至少两倍。第二导线CL2的上部宽度可以小于其下部宽度，并且可以具有倾斜的侧表面。第二导线CL2可以由例如金属(例如，铜、钨或铝)和/或金属氮化物(例如，氮化钽、氮化钛或氮化钨)中的至少一种形成或包括上述材料中的至少一种。
可以在沿第二方向D2布置的单元堆叠CS与每条第二导线CL2之间设置阻挡金属图案152。阻挡金属图案152可以平行于第二导线CL2或沿第二方向D2延伸。阻挡金属图案152可以由相对于第二导线CL2具有蚀刻选择性的导电材料中的至少一种形成或包括上述材料中的至少一种。
阻挡金属图案152可以由金属和/或金属氮化物中的至少一种形成或包括上述材料中的至少一种。阻挡金属图案152可以由例如Ti、Ta、TiN、TaN或AlN中的至少一种形成或包括上述材料中的至少一种。阻挡金属图案152的厚度可以在约
Figure BDA0002986964390000131
至约
Figure BDA0002986964390000132
的范围内。
参照图6B，阻挡金属图案152的上部宽度可以小于其下部宽度，并且可以具有倾斜的侧表面。阻挡金属图案152的下部宽度可以大于单元堆叠CS的第三电极TE的上部宽度。阻挡金属图案152的上部宽度可以小于第二导线CL2的下部宽度。
阻挡金属图案152的顶表面可以与第二导线CL2的底表面接触，阻挡金属图案152的底表面可以与单元堆叠CS的第三电极TE的顶表面接触。阻挡金属图案152的底表面可以与每个单元堆叠CS的第三电极TE的整个顶表面接触，如图6B所示。
可以设置第二间隙填充绝缘图案或隔离绝缘图案162以填充第二导线CL2之间以及阻挡金属图案152之间的区域。第二间隙填充绝缘图案162可以平行于第二导线CL2或沿第二方向D2延伸。第二间隙填充绝缘图案162可以与第一覆盖图案142和第一间隙填充绝缘图案144接触。如图6C所示，每个第二间隙填充绝缘图案162可以与单元堆叠CS的第三电极TE的一部分接触。
第二间隙填充绝缘图案162的底表面可以位于比阻挡金属图案152的底表面低的高度处。第二间隙填充绝缘图案162的底表面可以位于单元堆叠CS的第三电极TE的顶表面与底表面之间。第二间隙填充绝缘图案162可以具有倒圆的底表面，第二间隙填充绝缘图案162的最低点可以位于单元堆叠CS的第三电极TE的顶表面与底表面之间。第二间隙填充绝缘图案162可以由低k介电材料中的至少一种形成或包括低k介电材料中的至少一种。作为示例，第二间隙填充绝缘图案162可以由SiN、SiON、SiC、SiCN、SiOC、SiOCN、SiO2或Al2O3中的至少一种形成或包括上述材料中的至少一种。
参照图6D，可以在第二导线CL2的侧表面与第二间隙填充绝缘图案162之间以及阻挡金属图案152的侧表面与第二间隙填充绝缘图案162之间设置第二覆盖图案161。第二覆盖图案161可以被设置为具有均匀的厚度，并且可以从第二导线CL2的侧表面连续地延伸到阻挡金属图案152的侧表面。第二覆盖图案161的一部分可以设置在第二间隙填充绝缘图案162的底表面与第一间隙填充绝缘图案144的顶表面之间。第二覆盖图案161可以由不同于第一间隙填充绝缘图案144和第二间隙填充绝缘图案162的绝缘材料形成或包括上述材料。第二覆盖图案161可以由例如SiN、SiO2、SiON、SiBN、SiCN、SIOCN、Al2O3、AlN或AlON中的至少一种形成或包括上述材料中的至少一种。
图7至图12是截面图，各自示出了根据本发明构思的实施例的三维半导体存储器件的两个部分(例如，沿图4的I-I’和II-II’线截取)。在下面的描述中，为了简洁起见，上述元件可以由相同的附图标记标识，而无需重复与其重合的描述。
参照图7，第一覆盖图案142可以包括第一覆盖层142a和第二覆盖层142b。第一覆盖层142a和第二覆盖层142b可以由彼此不同的材料形成或包括彼此不同的材料。在实施例中，用于各自的第一覆盖层142a和第二覆盖层142b的材料可以选自SiN、SiO2、SiON、SiBN、SiCN、SIOCN、Al2O3、AlN和AlON。
参照图8，单元堆叠CS的中心可以与第一导线CL1的中心错位。单元堆叠CS的第一电极BE可以与下绝缘图案115的一部分接触，并且第一覆盖图案142的一部分可以与第一导线CL1接触。
参照图9，单元堆叠CS的中心可以与第二导线CL2的中心错位。阻挡金属图案152的一部分可以与第一覆盖图案142的一部分和第一间隙填充绝缘图案144的一部分接触，并且第二间隙填充绝缘图案162的一部分可以与单元堆叠CS的第三电极TE的一部分接触。
参照图10，三维半导体存储器件可以包括垂直地堆叠在衬底100上的第一单元堆叠CS1和第二单元堆叠CS2。第一单元堆叠CS1可以设置在第一导线CL1与第二导线CL2的交叉点处，第二单元堆叠CS2可以设置在第二导线CL2与第三导线CL3的交叉点处。第一单元堆叠CS1和第二单元堆叠CS2可以各自被配置为具有与参考图5描述的单元堆叠基本相同的特征。
第二导线CL2可以沿垂直于衬底100的顶表面的垂直方向与第一导线CL1间隔开，并且第三导线CL3可以沿垂直方向与第二导线CL2间隔开。
第一导线CL1和第三导线CL3可以沿第一方向D1延伸，并且第一导线CL1或第三导线CL3可以沿第二方向D2彼此间隔开。第二导线CL2可以沿第二方向D2延伸并且可以沿第一方向D1彼此间隔开。
可以在第二导线CL2与第一单元堆叠CS1之间设置第一阻挡金属图案152。可以在第三导线CL3与第二单元堆叠CS2之间设置第二阻挡金属图案252。第一阻挡金属图案152和第二阻挡金属图案252可以被配置为具有与前述阻挡金属图案基本相同的特征。
可以在第一单元堆叠CS1之间设置第一间隙填充绝缘图案144，并且可以在第二导线CL2之间设置第二间隙填充绝缘图案162。可以在第二单元堆叠CS2之间设置第三间隙填充绝缘图案244，并且可以在第三导线CL3之间设置第四间隙填充绝缘图案262。
第二间隙填充绝缘图案162的底表面可以位于第一单元堆叠CS1的第三电极TE的顶表面与底表面之间的高度处。第四间隙填充绝缘图案262的底表面可以位于第二单元堆叠CS2的第三电极TE的顶表面与底表面之间的高度处。
可以在第一单元堆叠CS1的侧表面与第一间隙填充绝缘图案144之间设置第一覆盖图案142，并且可以在第二单元堆叠CS2的侧表面与第三间隙填充绝缘图案244之间设置第二覆盖图案242。第二覆盖图案242可以与第二间隙填充绝缘图案162的顶表面接触，第三间隙填充绝缘图案244可以具有倒圆的顶表面。
参照图11，三维半导体存储器件可以包括垂直地堆叠在衬底100上的第一单元堆叠CS1、第二单元堆叠CS2和第三单元堆叠CS3。
第一单元堆叠CS1可以设置在第一导线CL1与第二导线CL2的交叉点处，第二单元堆叠CS2可以设置在第二导线CL2与第三导线CL3的交叉点处。第三单元堆叠CS3可以设置在第三导线CL3与第四导线CL4的交叉点处。第一单元堆叠CS1、第二单元堆叠CS2和第三单元堆叠CS3可以各自被配置为具有与参考图5描述的单元堆叠基本相同的特征。
在对图11的描述中，为了简洁起见，参考图10描述的元件可以由相同的附图标记标识，而无需重复与其重合的描述。
第三单元堆叠CS3可以设置在第三导线CL3上，第四导线CL4可以设置在第三单元堆叠CS3上以沿第二方向D2延伸并且可以沿第一方向D1彼此间隔开。可以在第四导线CL4与第三单元堆叠CS3之间设置第三阻挡金属图案352。
可以在第三单元堆叠CS3之间设置第五间隙填充绝缘图案344，并且可以在第四导线CL4之间设置第六间隙填充绝缘图案362。可以在第三单元堆叠CS3的侧表面与第五间隙填充绝缘图案344之间设置第三覆盖图案342。第六间隙填充绝缘图案362的底表面可以位于第三单元堆叠CS3的第三电极TE的顶表面与底表面之间。
参照图12，三维半导体存储器件可以包括垂直地堆叠在衬底100上的第一单元堆叠CS1、第二单元堆叠CS2、第三单元堆叠CS3和第四单元堆叠CS4。
第一单元堆叠CS1可以设置在第一导线CL1与第二导线CL2的交叉点处，第二单元堆叠CS2可以设置在第二导线CL2与第三导线CL3的交叉点处。第三单元堆叠CS3可以设置在第三导线CL3与第四导线CL4的交叉点处。第四单元堆叠CS4可以设置在第四导线CL4与第五导线CL5的交叉点处。第一单元堆叠CS1、第二单元堆叠CS2、第三单元堆叠CS3和第四单元堆叠CS4可以各自被配置为具有与参考图5描述的单元堆叠基本相同的特征。
在对图12的描述中，为了简洁起见，参考图11描述的元件可以由相同的附图标记标识，而无需重复与其重合的描述。
第四单元堆叠CS4可以设置在第四导线CL4上，第五导线CL5可以设置在第四单元堆叠CS4上以沿第一方向D1延伸并且可以沿第二方向D2彼此间隔开。可以在第五导线CL5与第四单元堆叠CS4之间设置第四阻挡金属图案452。
可以在第四单元堆叠CS4之间设置第七间隙填充绝缘图案444，并且可以在第五导线CL5之间设置第八间隙填充绝缘图案462。可以在第四单元堆叠CS4的侧表面与第七间隙填充绝缘图案444之间设置第四覆盖图案442。第八间隙填充绝缘图案462的底表面可以位于第四单元堆叠CS4的第三电极TE的顶表面与底表面之间。
图13是示出根据本发明构思的实施例的三维半导体存储器件的截面图。在下面的描述中，为了简洁起见，上述元件可以由相同的附图标记标识，而无需重复与其重合的描述。
参照图13，根据本发明构思的实施例的三维半导体存储器件可以包括外围电路结构PCS和外围电路结构PCS上的单元阵列结构CAS。
详细地，外围电路结构PCS可以包括集成在衬底100的顶表面上的外围逻辑电路PC和被设置为覆盖外围逻辑电路PC的层间绝缘层110。
衬底100可以是硅衬底、硅锗衬底、锗衬底或生长在单晶硅衬底上的单晶外延层。衬底100可以包括由器件隔离层限定的有源区。
外围逻辑电路PC可以包括行和列解码器、页缓冲器、控制电路等。更详细地，外围逻辑电路PC可以包括衬底100上的栅极绝缘层、栅极绝缘层上的栅电极以及栅电极的两侧的源极/漏极区。
外围互连线INC可以经由外围接触插塞PCT电连接到外围逻辑电路PC。例如，外围接触插塞PCT和外围互连线INC可以耦合到NMOS和PMOS晶体管。
层间绝缘层110可以设置在衬底100的顶表面上。层间绝缘层110可以覆盖衬底100上的外围逻辑电路PC、外围接触插塞PCT和外围互连线INC。层间绝缘层110可以包括多个堆叠的绝缘层。例如，层间绝缘层110可以包括氧化硅层、氮化硅层、氮氧化硅层和/或低k介电层中的至少两种。
如上所述，单元阵列结构CAS可以设置在层间绝缘层110上并且可以包括多个垂直堆叠的单元阵列层。换句话说，单元阵列结构CAS可以包括被设置为彼此交叉的导线和被设置在其各个交叉点处的单元堆叠，如参考图4至图12所描述的。
图14至图22是示出根据本发明构思的实施例的制造三维半导体存储器件的方法的沿图4的I-I’和II-II’线截取的截面图。
参照图4和图14，可以在衬底100上形成沿第一方向D1延伸并且沿第二方向D2彼此间隔开的第一导线CL1。
形成第一导线CL1可以包括：在衬底100上沉积第一导电层；在第一导电层上形成沿第一方向D1延伸的掩模图案(未示出)；以及使用掩模图案作为蚀刻掩模蚀刻第一导电层。第一导线CL1可以被形成为其下部宽度大于其上部宽度并且可以具有倾斜的侧表面。
第一导线CL1可以包括例如掺杂的半导体材料(例如，掺杂硅)、金属材料(例如，钨、铝、钛和/或钽)、导电金属氮化物(例如，氮化钛、氮化钽和/或氮化钨)或金属半导体化合物(例如金属硅化物)中的至少一种。
在实施例中，可以在形成第一导线CL1之前在衬底100上形成层间绝缘层110，并且在这种情况下，第一导线CL1之间的层间绝缘层110的顶表面可以在形成第一导线CL1的图案化工艺期间凹进。层间绝缘层110可以由氧化物材料(例如，氧化硅)或氮化物材料(例如，氮化硅)形成或包括上述材料。
在形成第一导线CL1之后，可以形成下绝缘图案115以填充第一导线CL1之间的空白区域。下绝缘图案115可以平行于第一导线CL1或沿第一方向D1延伸。形成下绝缘图案115可以包括：沉积下绝缘层以填充第一导线CL1之间的空白区域；以及平坦化下绝缘层以暴露出第一导线CL1的顶表面。下绝缘图案115可以由例如氧化硅、氮化硅和/或氮氧化硅中的至少一种形成或包括上述材料中的至少一种。
参照图4和图15，可以在第一导线CL1和下绝缘图案115上顺序地形成第一电极层121、开关层123、第二电极层125、可变电阻器层127和第三电极层129。在实施例中，可以在第二电极层125与可变电阻器层127之间另外形成第一金属层126，并且可以在第三电极层129与可变电阻器层127之间另外形成第二金属层128。
第三电极层129可以被形成为比第一电极层121和第二电极层125更厚。备选地，第一电极层121、第二电极层125和第三电极层129可以被形成为具有基本相同的厚度。
可以通过化学气相沉积(CVD)方法、有机金属化学气相沉积(MOCVD)方法或等离子体增强化学气相沉积(PECVD)方法形成第一电极层121、第二电极层125和第三电极层129。
可以在第三电极层129上形成第一掩模图案MP1。第一掩模图案MP1可以在第三电极层129上沿第一方向D1和第二方向D2彼此间隔开。第一掩模图案MP1可以由氮化硅、碳化硅、氮氧化硅和/或多晶硅中的至少一种形成或包括上述材料中的至少一种。
参照图4和图16，可以使用第一掩模图案MP1作为蚀刻掩模顺序地蚀刻第三电极层129、第二金属层128和可变电阻器层127。因此，可以在第一金属层126上形成可变电阻图案RP、第二金属图案BM2和第三电极TE。
在形成可变电阻图案RP、第二金属图案BM2和第三电极TE期间，可以使第一掩模图案MP1变薄并且可以将第一金属层126用作蚀刻停止层。
可以使用高度各向异性蚀刻工艺对可变电阻图案RP、第二金属图案BM2和第三电极TE进行图案化。作为示例，形成可变电阻图案RP、第二金属图案BM2和第三电极TE的蚀刻工艺可以包括离子束蚀刻工艺和/或反应离子蚀刻工艺。
在实施例中，在各向异性蚀刻工艺之后，可变电阻图案RP可以具有倾斜的侧表面或倒圆的侧表面。作为示例，通过调整形成可变电阻图案RP的蚀刻工艺的工艺条件(例如，蚀刻气体、聚合物量、温度和压力等)，能够使可变电阻图案RP的侧表面凹进。在这种情况下，如图6A所示，与第三电极TE的侧表面相比，可变电阻图案RP的侧表面可以横向凹进，并且可变电阻图案RP可以在其中间高度(例如，其顶部高度与底部高度之间)处具有最小宽度。
参照图17，可以形成间隔物层130以覆盖可变电阻图案RP的侧表面。详细地，间隔物层130可以被形成为共形地覆盖图16的设置在第一金属层126上的结构。间隔物层130可以是单层或多层。间隔物层130可以由氧化硅形成或包括氧化硅，并且可以通过原子层沉积方法和/或化学气相沉积方法形成。
参照图18，可以在间隔物层130上执行毯覆各向异性蚀刻工艺以在可变电阻图案RP的侧表面上形成侧壁间隔物SS。该蚀刻工艺可以包括离子束蚀刻工艺和/或反应离子蚀刻工艺。
在形成侧壁间隔物SS期间，可以蚀刻第一金属层126以形成第一金属图案BM1。侧壁间隔物SS可以被形成为暴露出第一掩模图案MP1的顶表面。
尽管侧壁间隔物SS被示出为单层，但是本发明构思不限于该示例。侧壁间隔物SS可以是包括多个层的多层结构。
参照图19，可以使用第一掩模图案MP1和侧壁间隔物SS作为蚀刻掩模顺序地蚀刻第一金属层126、第二电极层125、开关层123和第一电极层121。因此，可以形成第一电极BE、开关图案SP和第二电极ME。也就是说，可以在每条第一导线CL1上形成彼此间隔的单元堆叠CS。
可以使用高度各向异性蚀刻工艺来执行第一电极BE、开关图案SP和第二电极ME的形成。作为示例，该蚀刻工艺可以包括离子束蚀刻工艺和/或反应离子蚀刻工艺。
在形成第一电极BE、开关图案SP和第二电极ME之后，下绝缘图案115的一部分和第一导线CL1的一部分可以暴露于外部。
开关图案SP的宽度可以大于可变电阻图案RP的宽度。开关图案SP的上部宽度可以小于其下部宽度，并且可以具有倾斜的侧表面。
在形成开关图案SP之后，与第一电极BE和第二电极ME的侧表面相比，开关图案SP的侧表面可以具有横向突出的形状，并且可以在其顶部高度与底部高度之间的高度处具有最大宽度，如图6A所示。
参照图20，可以形成覆盖层141以覆盖单元堆叠CS。覆盖层141不仅可以覆盖单元堆叠CS的侧表面，而且可以覆盖暴露在单元堆叠CS之间的下绝缘图案115的顶表面。覆盖层141可以由例如SiN、SiO2、SiON、SiBN、SiCN、SIOCN、Al2O3、AlN或AlON中的至少一种形成或包括上述材料中的至少一种。
覆盖层141可以通过原子层沉积、化学气相沉积和/或物理气相沉积形成。覆盖层141可以被形成为具有小于相邻的单元堆叠CS之间的距离的一半的厚度。在这种情况下，在沉积覆盖层141之后，可以在单元堆叠CS之间形成未被覆盖层141填充的空白空间。
在沉积覆盖层141之后，可以执行后处理工艺以提高所形成的层的质量。作为示例，可以使用热处理工艺、UV处理工艺或等离子体处理工艺来执行该后处理工艺。在后处理工艺期间，可以使用非活性气体或惰性气体中的至少一种，例如N、He和Ar。
此后，可以形成绝缘间隙填充层143以填充单元堆叠CS之间的空白区域。绝缘间隙填充层143可以由不同于覆盖层141的绝缘材料形成或包括上述材料。
绝缘间隙填充层143可以形成在覆盖层141上以完全地填充单元堆叠CS之间的剩余空间。可以通过具有良好的间隙填充特性的沉积方法(例如，可流动化学气相沉积(FCVD)方法或旋涂玻璃(SOG)涂覆方法)形成绝缘间隙填充层143。备选地，绝缘间隙填充层143可以通过原子层沉积、化学气相沉积和/或物理气相沉积形成。
绝缘间隙填充层143可以由低k介电材料中的至少一种形成或包括低k介电材料中的至少一种。绝缘间隙填充层143可以由例如SiN、SiON，SiC，SiCN，SiOC，SiOCN，SiO2或Al2O3中的至少一种形成或包括上述材料中的至少一种。
参照图4和图21，可以在绝缘间隙填充层143和覆盖层141上执行平坦化工艺以暴露出单元堆叠CS的第三电极TE。因此，可以在单元堆叠CS之间形成覆盖图案142和第一间隙填充绝缘图案144。可以执行化学机械抛光(CMP)工艺作为该平坦化工艺。在平坦化工艺期间，可以去除第一掩模图案MP1。在实施例中，在平坦化工艺期间，与单元堆叠CS的顶表面相比，覆盖图案142和第一间隙填充绝缘图案144的顶表面可以凹进。
此后，可以在单元堆叠CS上顺序地堆叠阻挡金属层151和金属层153。阻挡金属层151可以被形成为覆盖单元堆叠CS的顶表面和第一间隙填充绝缘图案144的顶表面。阻挡金属层151和金属层153可以各自通过原子层沉积方法和/或化学气相沉积方法形成。
阻挡金属层151可以由相对于单元堆叠CS的第三电极TE具有蚀刻选择性的材料中的至少一种形成。阻挡金属层151可以由导电材料(例如，金属材料)中的至少一种形成或包括导电材料(例如，金属材料)中的至少一种。阻挡金属层151可以由例如Ti、Ta、TiN、TaN或AlN中的至少一种形成或包括上述材料中的至少一种。阻挡金属层151可以被沉积为具有在约
Figure BDA0002986964390000221
至约
Figure BDA0002986964390000222
范围内的厚度。
金属层153可以由与第一导线CL1相同的导电材料形成或包括上述材料。金属层153可以被沉积为具有比第一导线CL1的厚度厚大约两倍的厚度。金属层153可以由例如铜、钨、铝、钌和/或铂中的至少一种形成或包括上述材料中的至少一种。
此后，可以在金属层153上形成第二掩模图案MP2。第二掩模图案MP2可以是在金属层153上沿第二方向D2延伸的线形图案。第二掩模图案MP2可以由氮化硅、碳化硅和/或氮氧化硅中的至少一种形成或包括上述材料中的至少一种。
参照图4和图22，可以在金属层153和阻挡金属层151上执行使用第二掩模图案MP2作为蚀刻掩模的各向异性蚀刻工艺。因此，第二导线CL2和阻挡金属图案152可以在单元堆叠CS上形成以沿第二方向D2延伸。第二导线CL2和阻挡金属图案152可以被形成为部分地暴露出第一间隙填充绝缘图案144。
每条第二导线CL2的顶部宽度可以小于其底部宽度，并且可以具有倾斜的侧表面。类似地，阻挡金属图案152的顶部宽度可以小于其底部宽度，并且可以具有倾斜的侧表面。
由于金属层153和阻挡金属层151由不同的材料形成，因此在形成第二导线CL2和阻挡金属图案152之后，可以在阻挡金属图案152和第二导线CL2之间的边界附近形成阶梯式或凹进的结构，如图6B所示。
在实施例中，可以以过度蚀刻的方式执行形成阻挡金属图案152的蚀刻工艺，在这种情况下，第一间隙填充绝缘图案144的顶表面和/或第一覆盖图案142的顶表面可以凹进。结果，在形成第二导线CL2和阻挡金属图案152之后，第一间隙填充绝缘图案144和第一覆盖图案142可以各自具有倒圆的顶表面。在实施例中，可以在形成阻挡金属图案152期间暴露出第一覆盖图案142的一部分。在另一实施例中，可以在形成阻挡金属图案152期间暴露出单元堆叠CS的第三电极TE的一部分。
接下来，参照图4和图5，可以形成第二间隙填充绝缘图案162以填充第二导线CL2之间以及阻挡金属图案152之间的空白区域。
第二间隙填充绝缘图案162可以由掺杂杂质的氧化硅材料中的至少一种形成或包括上述材料中的至少一种。例如，掺杂杂质的氧化硅材料可以例如是掺杂氟的氧化物(例如，FSG)、掺杂碳的氧化物(例如，SiOC)、氧化硅、氢倍半硅氧烷(HSQ；SiO：H)、甲基倍半硅氧烷(MSQ；SiO：CH3)、a-SiOC(SiOC：H)等。
形成第二间隙填充绝缘图案162可以包括：形成第二绝缘间隙填充层以覆盖第二导电线CL2和阻挡金属图案152；以及在第二绝缘间隙填充层上执行平坦化工艺以暴露出第二导线CL2的顶表面。
可以通过具有良好的间隙填充特性的沉积方法形成(例如，通过可流动化学气相沉积(FCVD)方法或旋涂玻璃(SOG)涂覆方法)第二绝缘间隙填充层。
备选地，可以在形成第二绝缘间隙填充层之前形成第二覆盖层(未示出)。第二覆盖层可以被形成为共形地覆盖第二导线CL2和阻挡金属图案152的侧表面。
根据本发明构思的实施例，在形成三维半导体存储器件的单元堆叠的工艺中，执行图案化工艺，而与第一导线和第二导线无关。因此，能够通过增加单元堆叠的纵横比来防止单元堆叠掉落。另外，可以通过执行一次蚀刻工艺来形成单元堆叠，因此，防止或抑制单元堆叠的侧表面由于形成第一导线或第二导线而受到损坏。
另外，可变电阻图案可以被形成为在其中间高度(例如，顶部高度与底部高度之间)处具有最小宽度。在这种情况下，可以减少在三维半导体存储器件的操作期间消耗的驱动电流或功率。因此，可以提供具有提高的电特性的三维半导体存储器件。
尽管已经具体示出和描述了本发明构思的示例实施例，但是本领域的普通技术人员将理解，可以在不脱离本发明构思在所附权利要求中的精神和范围的情况下进行形式和细节上的变化。

Claims (20)

1.一种三维半导体存储器件，包括：
第一导线，沿第一方向延伸；
第二导线，沿与所述第一方向交叉的第二方向延伸；
单元堆叠，在所述第一导线和所述第二导线的交叉点处，所述单元堆叠包括：顺序地堆叠的第一电极、第二电极和第三电极；所述第一电极与所述第二电极之间的开关图案；以及所述第二电极与所述第三电极之间的可变电阻图案；以及
间隙填充绝缘图案，覆盖所述单元堆叠的侧表面，所述间隙填充绝缘图案的顶表面位于所述第三电极的顶表面与所述第三电极的底表面之间。
2.根据权利要求1所述的三维半导体存储器件，其中，与所述第一电极的侧表面和所述第二电极的侧表面相比，所述开关图案具有横向凸出的侧表面。
3.根据权利要求1所述的三维半导体存储器件，其中，所述开关图案在所述开关图案的顶表面与所述开关图案的底表面之间的高度处具有最大宽度。
4.根据权利要求1所述的三维半导体存储器件，其中，所述可变电阻图案在所述可变电阻图案的顶表面与所述可变电阻图案的底表面之间的高度处具有最小宽度。
5.根据权利要求1所述的三维半导体存储器件，其中，所述可变电阻图案具有倒圆的侧表面。
6.根据权利要求1所述的三维半导体存储器件，其中，与所述第二电极的侧表面和所述第三电极的侧表面相比，所述可变电阻图案具有凹进的侧表面。
7.根据权利要求1所述的三维半导体存储器件，还包括：
阻挡金属图案，在所述第二导线与所述第三电极之间，
其中，所述阻挡金属图案沿所述第二方向延伸，并且
所述阻挡金属图案的下部宽度大于所述阻挡金属图案的上部宽度。
8.根据权利要求7所述的三维半导体存储器件，其中，所述阻挡金属图案的所述上部宽度小于所述第二导线的下部宽度。
9.根据权利要求7所述的三维半导体存储器件，其中，所述阻挡金属图案的所述下部宽度大于所述单元堆叠的上部宽度。
10.根据权利要求1所述的三维半导体存储器件，其中，所述单元堆叠具有圆形的顶表面。
11.根据权利要求1所述的三维半导体存储器件，其中，在所述第二方向上，所述单元堆叠的下部宽度大于所述第一导线的上部宽度。
12.根据权利要求1所述的三维半导体存储器件，还包括：
侧壁间隔物，在所述可变电阻图案的侧表面与所述间隙填充绝缘图案之间。
13.根据权利要求12所述的三维半导体存储器件，其中，
所述单元堆叠还包括第一金属图案和第二金属图案，
所述第一金属图案在所述第二电极与所述可变电阻图案之间，
所述第二金属图案在所述第三电极与所述可变电阻图案之间，
所述侧壁间隔物在所述第一金属图案上，并且
所述侧壁间隔物覆盖所述可变电阻图案的所述侧表面。
14.根据权利要求1所述的三维半导体存储器件，还包括：
覆盖图案，在所述间隙填充绝缘图案与所述单元堆叠之间，
其中，所述覆盖图案包括覆盖所述单元堆叠的所述侧表面的侧壁部分和覆盖所述间隙填充绝缘图案的底表面的底部部分。
15.根据权利要求1所述的三维半导体存储器件，还包括：
隔离绝缘图案，在所述第二导线之间，
其中，所述隔离绝缘图案与所述间隙填充绝缘图案的所述顶表面接触。
16.一种三维半导体存储器件，包括：
衬底；
第一导线，在所述衬底上并且沿平行于所述衬底的顶表面的第一方向延伸；
第二导线，沿与所述第一方向交叉的第二方向延伸；
单元堆叠，在所述第一导线和所述第二导线的各个交叉点处，所述第一导线的上部宽度小于所述单元堆叠的下部宽度，所述第二导线的下部宽度大于所述单元堆叠的上部宽度；
第一间隙填充绝缘图案，填充所述单元堆叠之间的区域；以及
第二间隙填充绝缘图案，填充所述第二导线之间的区域，
所述第二间隙填充绝缘图案的底表面位于比所述单元堆叠的顶表面低的高度处。
17.根据权利要求16所述的三维半导体存储器件，其中，
每个单元堆叠包括：
顺序地堆叠的第一电极、第二电极和第三电极；
开关图案，在所述第一电极与所述第二电极之间；
可变电阻图案，在所述第二电极与所述第三电极之间；
第一金属图案，在所述第二电极与所述可变电阻图案之间；以及
第二金属图案，在所述第三电极与所述可变电阻图案之间；并且
相邻的所述开关图案之间的距离小于相邻的所述第一电极之间的距离。
18.根据权利要求16所述的三维半导体存储器件，还包括：
阻挡金属图案，在所述第二导线与所述单元堆叠之间，
其中，所述阻挡金属图案的上部宽度小于所述第二导线的下部宽度，并且
所述阻挡金属图案的下部宽度大于所述阻挡金属图案的所述上部宽度。
19.根据权利要求16所述的三维半导体存储器件，还包括：
覆盖图案，包括侧壁部分和底部部分，
其中，所述侧壁部分设置在所述单元堆叠的侧表面与所述第一间隙填充绝缘图案的侧表面之间，并且
所述底部部分覆盖所述第一间隙填充绝缘图案的底表面。
20.一种三维半导体存储器件，包括：
衬底；
第一导线，在所述衬底上并且沿平行于所述衬底的顶表面的第一方向延伸；
第二导线，沿与所述第一方向交叉的第二方向延伸；
单元堆叠，在所述第一导线和所述第二导线的各个交叉点处，并且每个单元堆叠包括：顺序地堆叠的第一电极、第二电极和第三电极；所述第一电极与所述第二电极之间的开关图案；以及所述第二电极与所述第三电极之间的可变电阻图案，所述开关图案在所述开关图案的顶表面与所述开关图案的底表面之间的高度处具有最大宽度，所述可变电阻图案在所述可变电阻图案的顶表面与所述可变电阻图案的底表面之间的高度处具有最小宽度；
第一间隙填充绝缘图案，填充所述单元堆叠之间的区域，所述第一间隙填充绝缘图案的顶表面位于所述第三电极的顶表面与所述第三电极的底表面之间；
第一覆盖图案，在所述单元堆叠的侧表面与所述第一间隙填充绝缘图案之间；
侧壁间隔物，在所述单元堆叠的所述可变电阻图案与所述第一覆盖图案之间；
阻挡金属图案，在所述第二导线与所述单元堆叠之间，所述阻挡金属图案沿所述第二方向延伸；以及
第二间隙填充绝缘图案，在所述第一间隙填充绝缘图案上，所述第二间隙填充绝缘图案覆盖所述第二导线的侧表面和所述阻挡金属图案的侧表面。
CN202110304592.6A 2020-06-09 2021-03-22 三维半导体存储器件 Pending CN113782670A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200069815A KR20210152840A (ko) 2020-06-09 2020-06-09 3차원 반도체 메모리 장치
KR10-2020-0069815 2020-06-09

Publications (1)

Publication Number Publication Date
CN113782670A true CN113782670A (zh) 2021-12-10

Family

ID=78817924

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110304592.6A Pending CN113782670A (zh) 2020-06-09 2021-03-22 三维半导体存储器件

Country Status (3)

Country Link
US (1) US11950517B2 (zh)
KR (1) KR20210152840A (zh)
CN (1) CN113782670A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210124611A (ko) * 2020-04-06 2021-10-15 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210157673A (ko) * 2020-06-22 2021-12-29 삼성전자주식회사 가변 저항 메모리 소자

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009206418A (ja) 2008-02-29 2009-09-10 Elpida Memory Inc 不揮発性メモリ装置及びその製造方法
JP5364280B2 (ja) 2008-03-07 2013-12-11 株式会社東芝 不揮発性記憶装置及びその製造方法
JP4810581B2 (ja) 2009-03-25 2011-11-09 株式会社東芝 不揮発性記憶装置
KR101658492B1 (ko) 2010-08-13 2016-09-21 삼성전자주식회사 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US20150028280A1 (en) * 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
US10084016B2 (en) 2013-11-21 2018-09-25 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US9748311B2 (en) * 2014-11-07 2017-08-29 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
KR102446863B1 (ko) 2016-02-22 2022-09-23 삼성전자주식회사 메모리 소자 및 그 제조방법
KR102549543B1 (ko) 2017-11-09 2023-06-29 삼성전자주식회사 메모리 소자
US10714684B2 (en) * 2018-07-02 2020-07-14 International Business Machines Corporation Phase change memory with doped silicon germanium alloy-containing electrodes and air gap-containing spacer
KR102541562B1 (ko) 2018-08-10 2023-06-08 삼성전자주식회사 가변 저항 메모리 소자
US11502254B2 (en) * 2018-09-28 2022-11-15 Intel Corporation Resistive random access memory device and methods of fabrication
US11489113B2 (en) * 2020-04-17 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, memory cell and method of forming the same

Also Published As

Publication number Publication date
US20210384427A1 (en) 2021-12-09
US11950517B2 (en) 2024-04-02
KR20210152840A (ko) 2021-12-16

Similar Documents

Publication Publication Date Title
TWI718256B (zh) 半導體記憶體裝置及其製造方法
US10424619B2 (en) Variable resistance memory devices and methods of manufacturing the same
US8871559B2 (en) Methods for fabricating phase change memory devices
US8810003B2 (en) Semiconductor device and method of fabricating the same
CN110858623B (zh) 可变电阻存储器件及其制造方法
US11502132B2 (en) Semiconductor memory device
US11245073B2 (en) Switching element, variable resistance memory device, and method of manufacturing the switching element
US11127900B2 (en) Variable resistance memory devices, and methods of forming variable resistance memory devices
US11950517B2 (en) Three-dimensional semiconductor memory devices
US11723221B2 (en) Three-dimensional semiconductor memory devices
US11276821B2 (en) Variable resistance memory device
US8853660B2 (en) Semiconductor memory devices having lower and upper interconnections, selection components and memory components
US10971548B2 (en) Variable resistance memory device including symmetrical memory cell arrangements and method of forming the same
US20220271091A1 (en) Variable resistance memory device
US11456419B2 (en) Variable resistance memory device
US11805710B2 (en) Method of fabricating three-dimensional semiconductor memory device
US20220216402A1 (en) Semiconductor memory devices and methods for fabricating the same
KR20220082150A (ko) 가변 저항 메모리 장치의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination