JP2009206418A - 不揮発性メモリ装置及びその製造方法 - Google Patents

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Abstract

【課題】くびれた形状の可変抵抗体を有する不揮発性メモリ装置の製造方法を提供することを目的とする。
【解決手段】二つの電極及びこれら電極間に挟まれた可変抵抗体からなる記憶部に、電圧パルスを印加することにより該可変抵抗体の電気抵抗を変化させて情報の記憶・消去を行う不揮発性メモリ装置の製造方法であって、前記可変抵抗体に、前記電極間で電極面に平行な方向の断面積が電極との接触面積より小さい部位を有するくびれ形状を等方性ドライエッチングにより形成する工程を含むことを特徴とする。
【選択図】図１１

Description

本発明は、不揮発性メモリ装置及びその製造方法に関する。
昨今の高度情報化社会において、半導体集積回路技術を用いて形成される固体メモリ装置の性能向上が必要不可欠となっている。特に情報処理装置（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）の計算能力向上に伴い、コンピューターや電子機器が必要とするメモリ容量は増加の一途をたどっている。固体メモリ装置はハードディスクやレーザーディスク等の磁気および光磁気記憶装置と異なり、物理的な駆動部分を持たないことから機械的強度が高く、半導体製造技術に基づいた高集積化が可能なため、コンピューターやサーバーの一時記憶装置（キャッシュ）や主記憶装置（メインメモリ）としてのみならず多くのモバイル機器、家電機器の外部記憶装置（ストレージメモリ）として利用されており、現在数百億ドル規模の市場となっている。
このような固体メモリ装置は、大きくＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）およびフラッシュメモリ装置をはじめとするＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の３種類に分けることができる。このうちＳＲＡＭは最も高速に動作するが、電源供給停止時には情報を保持することができず、１ビット当たりに必要なトランジスタ数も多いため大容量化には不向きとなる。したがって、ＳＲＡＭは主にＭＰＵ内のキャッシュとして用いられる。ＤＲＡＭはリフレッシュ動作を必要とする上、ＳＲＡＭに比べ動作速度が劣るものの、集積化しやすく１ビット当たりの単価も低いため、主にコンピューター機器や家電機器のメインメモリとして利用される。一方、ＥＥＰＲＯＭは電源供給を絶った状態においても情報保持できる不揮発性メモリ装置であり、前者に比べ情報の書き込み消去時の速度が遅く比較的大電力を必要とするため、主にストレージメモリとして利用されている。
近年、モバイル機器市場の急成長と共に、より高速かつ低消費電力動作が可能なＤＲＡＭ互換の固体メモリ装置、更にはＤＲＡＭとＥＥＰＲＯＭの特長を併せ持った不揮発性固体メモリ装置の開発が期待されている。このような次世代固体メモリ装置として、可変抵抗体を用いたＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や強誘電体を用いたＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）の開発が試みられている。また、高速かつ低消費電力動作可能な不揮発性メモリ装置の有力候補の一つに相変化材料を用いた相変化メモリ装置（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＰＲＡＭ）がある。相変化メモリ装置は記憶情報の書き込み速度が５０ｎｓ程度と非常に高速であり、また素子構成が単純なため高集積化しやすい利点をもつ。
相変化メモリ装置は相変化材料を２つの電極で挟んだ構成をしており、回路的に直列に接続された能動素子（例えはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、接合ダイオード、バイポーラトランジスタ、ショットキーバリアダイオード）を用いて選択的に動作させる不揮発性メモリ装置である。図１は一般的な縦型相変化メモリ装置の断面模式図を、図２は一般的な選択ＭＯＳトランジスタを配した縦型相変化メモリセルの断面模式図を示す。縦型相変化メモリ装置は相変化材料２に接触する２つの電極（１，３）が材料２に対し上下垂直（縦）方向に配列された構造を持つ。また、図３は図２と対応した１つのセルの回路構成を示す。メモリセルアレイは記憶部１６となる相変化メモリ素子および記憶部１６への電流を制御する選択能動素子（図２、および３の場合はＭＯＳトランジスタ９）を組み合わせたセルを格子状に配置することで構成される。一般的なセルは、ＤＲＡＭセルと同様に、１つの拡散層１１を共有する２つのＭＯＳトランジスタ９を有し、共有されていない拡散層に接続されるセルコンタクト上に、ストレージコンタクト６を介して下部電極１が形成される。共有された拡散層１１はグランド配線１４とセルコンタクトを介して接続されており、ワード線１５となるゲート電極１２により下部電極１への電流が制御される。記憶部の上部電極３は、ビットコンタクト７を介してビット線に接続される。本構造の特徴として、高集積化が容易であるほか、ＤＲＡＭに構成が近いため、ＤＲＡＭのセル集積化技術を流用できる。また、場合によってはメモリセル周辺回路およびメモリセルの構成を工夫することにより、選択能動素子を持たないメモリセルも形成可能である。
相変化メモリ装置のデータ記憶及び消去は、相変化材料における例えば（多）結晶状態とアモルファス状態のような２つ以上の固相状態を熱エネルギーによって遷移させることにより行う。この結晶状態およびアモルファス状態間の遷移は電極を介した回路接続により、その抵抗値の変化として識別される。熱エネルギーを相変化材料に印加する際は電気パルス（電圧あるいは電流パルス）を電極間に印加し、相変化材料そのものをジュール加熱することで行われる。この際、例えば結晶化状態の相変化材料に大電流を持つ電気パルスを短時間印加すると相変化材料は融点近くの高温状態に熱せられた後に急冷され、アモルファス状態（この状態をリセット状態と呼ぶ）となる。この動作は一般的にリセット動作と呼ばれる。一方、リセット状態においてリセット動作に比べ低電流の電気的パルスを比較的長時間印加すると相変化材料は結晶化温度にまで上昇し、結晶状態（この状態をセット状態と呼ぶ）となる。この動作はリセット動作に対してセット動作と呼ばれる。また、各状態における低電界印加時の素子抵抗は一般的にそれぞれリセット抵抗およびセット抵抗と呼ばれている。
相変化メモリ装置は選択能動素子によって活性化されるため、選択能動素子の駆動電流能力の範囲内にて情報の書き換えを行う必要がある。現在の最新リソグラフィ技術を用いて作製した相変化メモリ装置では、セルの集積度をＤＲＡＭと同程度とし、リセット動作に必要な電流値を選択能動素子の駆動電流能力の範囲内に収めることは困難である。
縦型相変化メモリ装置の低電力（電流）動作には相変化材料の相変化領域を縮小（スケーリング）することが有効となる。ここで、例えばセット状態からリセット動作を行い、相変化材料の状態遷移を抵抗値の変化として識別するためには下部（あるいは上部）電極を相変化（した）領域が覆い尽くすか、あるいは相変化材料内を流れるすべての電流経路が必ず相変化領域を通過することが望ましい。ここで、相変化領域とは、相変化が実際に生じる領域であり、形成した相変化材料の全体積が相変化領域となる必要はまったく無い。
図１のような相変化メモリ装置において相変化領域５は情報書き込み時の電流密度が最も高い下部電極１との界面近傍に形成される。したがって、相変化材料２と接続されている電極の接触断面積を縮小すれば、相変化させなければならない領域を小さく抑えることができ、情報書き換え時の消費電力を低減する上で有効な手段となる。
しかしながら、電極を微細化した場合、電極との接触抵抗増大が懸念されるため比較的抵抗率の低い電極材料を用いる必要がある。その際、抵抗率の小さな材料は熱抵抗率も低下するため、電極近傍にて相変化を生じさせた場合、電極からの放熱が生じ相変化材料の発熱効率は悪くなる。
一方、ＲｅＲＡＭは電圧パルスを印加することによって抵抗可変材料が抵抗スイッチングすることを利用した不揮発性メモリ装置であり、相変化メモリ装置のような相変化による抵抗変化以外の原理によって抵抗スイッチングを生じる材料すべてをいう。装置構成は相変化メモリ装置と類似しており、抵抗可変材料に２つの電極を接触させた構造をとる。
データの記憶及び消去は相変化メモリ装置と同様に、電気的パルスを印加することにより行う。この際、高抵抗状態への情報書き込みをリセット、低抵抗状態への情報書き込みをセットという。抵抗可変材料には通常金属酸化物が多く用いられる。大抵のＲｅＲＡＭにおいては情報書き込み動作のほかに、メモリ装置を動作させるにあたって、まず初めにフォーミングと呼ばれる高電界を印加する初期化動作を行う必要がある。
特許文献１にはＲｅＲＡＭのセット状態における抵抗値が、ビット線上の寄生抵抗に比べ低いため、縦方向に電極／抵抗可変材料／電極の順に配置された通常の並行平板構造ではメモリセルにおいて可変抵抗材料に十分な電圧が加えられないことが記されている。また、電極と抵抗可変材料の接触面積を低減すると界面抵抗が増大し、抵抗可変材料自身に十分な電圧が印加されないことが記されている
また、従来技術として、特許文献２および特許文献３には可変抵抗体の抵抗変化領域を絶縁材料によって覆うことにより、情報書き換えに必要な電力（電流）を低減する手法が記載されている。
特開２００７−１８０４７４ 特開２００６−２１０８８２ 特表２００６−５１０２１９
相変化メモリ装置をはじめとする可変抵抗体を用いた半導体メモリ装置において、情報書き換え時の消費電力（特に消費電流の）低減は実用量産化に向けた必須課題となっている。一般的に、このようなメモリ装置において可変抵抗体の抵抗率を変化させ情報を記憶するためには、可変抵抗体に高電界あるいは高密度の電流を印加する必要がある。この際、素子の情報記憶に必要な可変抵抗体の抵抗変化領域を縮小化（スケーリング）し、抵抗変化を生じさせるために必要な印加エネルギー量を低減することが出来れば、消費電力（電流）量を小さく抑えることが可能となる。
抵抗変化領域をスケーリングする上で最も簡単な方法は、可変抵抗体に接続されている２つの電極のうちいずれかの電極自体あるいは電極と可変抵抗体との接触面積を微小化し、その電極界面近傍にて可変抵抗体の抵抗変化を行う方法である。この方法は比較的容易であるが、素子の微細化に伴う界面抵抗の増加に起因して素子抵抗が必要以上に大きくなることが懸念されるほか、一方の電極のみ極端に縮小化した場合、界面近傍での不均一電界に起因した素子特性の変化が懸念される。
また、相変化材料を用いた相変化メモリ装置では、電極と相変化材料との界面近傍にて相変化を生じさせ抵抗値を制御した場合、電極を介した熱の散逸によって熱効率が悪くなり消費電力が増加するといった問題点がある。
現在、上記課題を解決する方法として、特許文献１において電極と可変抵抗体の接触界面に比べ抵抗変化領域を微小断面積化し、可変抵抗体において局所的にくびれた構造を持つ半導体メモリ装置が記載されている。しかしながら特許文献１記載の発明では、可変抵抗体の最小断面積が電極との接触断面積より小さくなる構造については記されているものの、そのくびれた構造を有するメモリ素子の具体的な形成方法は示されておらず、また単にエッチングする方法では、くびれた構造を形成する際に可変抵抗体構造が倒壊してしまう恐れがあった。
また、特許文献２および特許文献３に記載されている、可変抵抗体の抵抗変化領域を絶縁材料によって覆うことにより情報書き換えに必要な電力（電流）を低減する手法も、基本的に電極界面近傍にて抵抗変化を生じさせることに変わりはない。
したがって、本発明は、くびれた形状の可変抵抗体を有する不揮発性メモリ装置及びその製造方法を提供することを目的とする。
そこで、本発明に係る不揮発性メモリ装置の製造方法は、
（１）可変抵抗体を含む記憶部を有する不揮発性メモリ装置の製造方法であって、
等方性ドライエッチングにより前記可変抵抗体にくびれ形状を形成することを特徴とする不揮発性メモリ装置の製造方法。
（２）前記記憶部は、前記可変抵抗体と該可変抵抗体を挟む二つの電極とからなり、
前記二つの電極に挟まれた状態で前記等方性ドライエッチングにより前記可変抵抗体にくびれ形状を形成することを特徴とする（１）に記載の不揮発性メモリ装置の製造方法。
（３）前記等方性ドライエッチングが前記二つの電極が対向する方向に対して横方向から行われることを特徴とする（１）又は（２）に記載の不揮発性メモリ装置の製造方法。
（４）前記等方性ドライエッチングにおいて、ガスを励起およびイオン化する際の供給電力は１００〜１０００Ｗの範囲であることを特徴とする（１）乃至（３）のいずれかに記載の不揮発性メモリ装置の製造方法。
（５）前記等方性ドライエッチングにおいて、エッチングガスとキャリアガスとの混合比は１：５〜１：１５の範囲であることを特徴とする（１）乃至（４）のいずれかに記載の不揮発性メモリ装置の製造方法。
（６）前記くびれ形状は、前記二つの電極間で電極面に平行な方向の断面積が前記電極との接触面積より小さい部位を有する形状であることを特徴とする（２）乃至（５）のいずれかに記載の不揮発性メモリ装置の製造方法。
（７）前記記憶部は、下部配線あるいは選択能動素子に少なくともコンタクトを介して電気的に接続されており、
少なくとも前記コンタクトの埋め込まれた絶縁層上に、下部電極材料、可変抵抗体材料及び上部電極材料をこの順で堆積させる工程（１）と、
少なくとも前記コンタクト上に前記下部電極材料、前記可変抵抗体材料及び前記上部電極材料が残るように前記絶縁層に達するまでエッチングして所定の積層構造を形成する工程（２）と、
前記積層構造における前記可変抵抗体材料について前記等方性ドライエッチングをすることにより前記くびれ形状を有する可変抵抗体を形成する工程（３）と、
をこの順で行うことを特徴とする（２）乃至（６）のいずれかに記載の不揮発性メモリ装置の製造方法。
（８）前記等方性ドライエッチングを行う前に、前記可変抵抗体に接する支持絶縁層を形成する工程を有することを特徴とする（１）乃至（７）のいずれかに記載の不揮発性メモリ装置の製造方法。
（９）前記工程（１）の後であって前記工程（２）の前に、前記下部電極材料、前記可変抵抗体材料及び前記上部電極材料の積層の前記コンタクトが形成されていない領域に、前記絶縁層に達する第１の開口を形成し、前記第１の開口内に第１の絶縁材料からなる支持絶縁体層を形成する工程を有し、前記工程（３）における前記等方性ドライエッチングは、前記可変抵抗体材料の少なくとも一面が前記支持絶縁体層に接した状態で、前記可変抵抗体材料の前記支持絶縁体層との接触面以外の面から行われることを特徴とする（７）又は（８）に記載の不揮発性メモリ装置の製造方法。
（１０）前記上部電極材料の一部をエッチバックして、前記第１の開口内に形成された支持絶縁体層の上部を突き出させた後、該突き出た前記支持絶縁体層の上部の側壁に第２の絶縁材料からなるサイドウォールを形成し、該サイドウォールをマスクに、前記工程（２）を実施することを特徴とする（９）に記載の不揮発性メモリ装置の製造方法。
（１１）不揮発性メモリ装置は、前記選択能動素子の一方の拡散層又は電極に電気的に接続されたグランド配線に接続されたグランドコンタクトと、他方の拡散層又は電極と記憶部との電気的接続を図るストレージコンタクトが形成された基板上に形成されるものであって、
前記工程（１）の後であって前記工程（２）の前に、前記下部電極材料、前記可変抵抗体材料及び前記上部電極材料からなる積層の前記ストレージコンタクトが形成されていない領域であって、グランドコンタクトを露出する第２の開口を形成し、前記第２の開口の側壁に第１の絶縁材料からなる支持絶縁体層を形成する工程（Ａ）、該支持絶縁体層からなる側壁が形成された第２の開口内に熱伝導率の高い材料を埋め込み放熱層を形成する工程（Ｂ）とを有し、
前記工程（３）における等方性ドライエッチングは、前記可変抵抗体材料の少なくとも一面が前記支持絶縁体層に接した状態で、前記可変抵抗体前駆体の前記支持絶縁体層との接触面以外の面から行われることを特徴とする（７）に記載の不揮発性メモリ装置の製造方法。
（１２）第１の電極及び第２の電極と、前記第１及び第２の電極に挟まれた可変抵抗体とを備える記憶部を有する不揮発性メモリ装置であって、前記可変抵抗体はくびれ形状を有し、前記可変抵抗体に接する支持絶縁体層を備えることを特徴とする不揮発性メモリ装置。
（１３）前記くびれ形状は、前記第１及び第２の電極面と平行な方向の前記可変抵抗体の断面積が前記可変抵抗体と前記第１及び第２の電極との接触面積よりも小さなくびれ部を有する形状であることを特徴とする（１２）に記載の不揮発性メモリ装置。
（１４）前記くびれ部における断面積が、３００〜４００ｎｍ2であることを特徴とする（１３）に記載の不揮発性メモリ装置。
（１５）前記可変抵抗体と前記第１又は第２の電極との接触面積と、前記くびれ部の断面積との比が、１００：１〜２：１であることを特徴とする（１３）又は（１４）に記載の不揮発性メモリ装置。
（１６）前記可変抵抗体と前記支持絶縁層とが平面で接することを特徴とする（１２）乃至（１５）のいずれかに記載の不揮発性メモリ装置。
（１７）前記可変抵抗体と前記支持絶縁体層とが接する面に沿って前記支持絶縁体層を介して熱伝導率の高い放熱層を有することを特徴とする（１６）に記載の不揮発性メモリ装置。
（１８）一つの拡散層を共有する２つのトランジスタを一セル単位として、該二つのトランジスタの共有されていない拡散層のそれぞれに接続されるストレージコンタクトに接続される二つの前記記憶部とを有し、前記放熱層は、前記二つの記憶部と前記支持絶縁体層を介して接していることを特徴とする（１７）に記載の不揮発性メモリ装置。
（１９）前記可変抵抗体に印加する電流を制御する選択能動素子を有する（１２）乃至（１８）のいずれかに記載の不揮発性メモリ装置と、周辺回路装置とを有する半導体メモリ装置。
（２０）（１９）に記載の半導体メモリ装置を内部記憶装置として含むデータ処理システム。
可変抵抗体の中央部を等方性ドライエッチングを用いて微細化することにより、
くびれた形状を有する可変抵抗体を製造することができる。特に本発明では、可変抵抗体の少なくとも一面を支持絶縁体層に接した状態で等方性ドライエッチングを行うことで、可変抵抗体の倒壊を起こさずにくびれ形状を形成することができる。
本発明は、可変抵抗体を用いた不揮発性メモリ装置の製造方法であって、電極と平行な方向の断面積が電極との接触面積に比べて局所的に小さい部分を有する可変抵抗体、すなわちくびれ形状を有する可変抵抗体を、等方性のドライエッチングを用いて形成する。
等方性ドライエッチングを用いて微細化することにより、可変抵抗体と電極との接触面積を低減させずに可変抵抗体のほぼ中央部にくびれた形状を有する可変抵抗体を製造することができる。なお、このくびれた形状の可変抵抗体を有する不揮発性メモリ装置は、上述のように、界面抵抗の増加を抑制しつつ素子の消費電力（電流）を低減することができる。また、可変抵抗体の断面積が最も小さくなる箇所において電流密度および電界が最大となるため、該箇所の周辺にて電気抵抗の変化が生じる抵抗変化領域が形成される。この際、くびれた構造によって抵抗変化領域の体積は小さくなるため、情報書き換え時の電力（電流）量を小さく抑制することができる。さらに、金属電極等の放熱源が抵抗変化領域周辺に存在しないため、不揮発性メモリ装置においてメモリ情報書き換え時の熱効率を向上させることができる。
また、可変抵抗体を等方性ドライエッチングによってくびれた形状とする際、可変抵抗体に接触するように絶縁材料からなる支持絶縁体層を形成して可変抵抗体を支持することにより、可変抵抗体構造の倒壊を抑制することができる。
また、本発明により製造される可変抵抗体の形状は、可変抵抗体において最も細くなる領域の断面積が、電極と可変抵抗体との接触面積よりも小さくなる。
また、可変抵抗体に電気的に接続される２つの電極は、少なくとも可変抵抗体を挟み込んでいればよく、可変抵抗体の上下に配置されるものに限定されるものではない。
また、可変抵抗体のくびれた構造を形成する際の等方性ドライエッチングは、その条件の最適化が必要となる。相変化材料においては、例えばエッチングガスとして塩素（Ｃｌ2）を含むガスとキャリアガスとしてアルゴン（Ａｒ）を用いた場合、Ｃｌ2を含むガスとＡｒの混合比を１：５〜１：１５の範囲とし、ガスの供給圧力は１．０〜４．０Ｐａの範囲とする。また、ガスを励起およびイオン化する際の供給電力（電極へのＡＣバイアス）は１００〜１０００Ｗの範囲とする。このようなエッチング条件を用いることで、相変化材料の中央部のエッチング速度を電極周辺部のエッチング速度よりも速くすることができ、相変化材料にくびれた構造を形成することができる。
同様に、抵抗可変材料のドライエッチング条件（ガス種、ガスの混合比、ガス圧力、ガスを励起およびイオン化する際の供給電力（電極へのＡＣバイアス））を、抵抗可変材料の中央部のエッチング速度が電極周辺部のエッチング速度よりも速くなるように制御することがで、抵抗可変材料にくびれた構造を形成することができる。
電極材料としては、電極としての機能を有すれば特に制限されないが、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）のいずれかの金属、または前記金属を含む窒化物、前記金属および窒化物を含むシリサイド化合物、あるいは前記金属を含む合金を用いることができる。ここで電極材料を形成する窒化物やシリサイド等の化合物は化学量論比である必要はない。また、電極材料には炭素（Ｃ）等の不純物を添加することもありうる。
可変抵抗体の材料として相変化材料を採用する場合、その相変化材料としては例えばカルコゲナイド材料を用いることができる。カルコゲン元素とは周期律表における６族に属する原子であり硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）のことを指す。一般的にカルコゲナイド材料とは、いずれかあるいは複数のカルコゲン元素と共にゲルマニウム（Ｇｅ）、スズ（Ｓｎ），アンチモン（Ｓｂ）のいずれかあるいは複数の元素を含む化合物となる。この際、窒素（Ｎ）、酸素（Ｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の元素が添加された材料を用いることがある。
可変抵抗体の材料として抵抗可変材料を採用する場合、その材料は例えば酸化チタン（ＴｉＯ2）、酸化ニッケル（ＮｉＯ）、酸化銅（ＣｕＯ）等の二元系遷移金属酸化物を用いることができる。また、プラセオジム（Ｐｒ）、カルシウム（Ｃａ）、マンガン（Ｍｎ）、ストロンチウム（Ｓｒ）若しくはジルコニウム（Ｚｒ）などの元素および酸素（Ｏ）を用いた多元系酸化物を用いてもよい。
電極材料、可変抵抗体材料、および絶縁材料の成膜方法は例えばスパッタ装置などを用いた物理気相成長法、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法、ゾルゲル法、およびスピンコート法等どのような方法で成膜しても差し支えない。
また、本発明に係る製造方法において、可変抵抗体に接触するように絶縁材料からなる支持絶縁体層を形成しておくことにより、等方性ドライエッチングを用いて局所的に微細化を行う際、可変抵抗体の倒壊を抑制することができる。
以下、本発明の実施形態について説明する。しかし、以下の説明は本発明を限定するものではない。
（実施形態１）
実施形態１に係る本発明の不揮発性メモリ装置の製造方法は、
不揮発性メモリ装置の記憶部は、下部配線あるいは選択能動素子に少なくともコンタクトを介して電気的に接続されており、
少なくとも前記コンタクトの埋め込まれた絶縁層上に、下部電極材料、可変抵抗体材料及び上部電極材料をこの順で堆積させる工程（１）と、
少なくとも前記コンタクト上に前記下部電極材料、前記可変抵抗体材料及び前記上部電極材料が残るように前記絶縁層に達するまでエッチングして所定の積層構造を形成する工程（２）と、
前記積層構造における前記可変抵抗体材料について等方性ドライエッチングをすることにより前記くびれ形状を有する可変抵抗体を形成する工程（３）と、
をこの順で行うことを特徴とする。
＜実施形態１の構成＞
図２５は、本実施形態における不揮発性メモリ装置を含む不揮発性メモリ装置の断面図である。本実施形態における不揮発性メモリ装置（相変化メモリ装置）は、記憶部として機能する相変化部２５とその下部に電気的に接続された選択トランジスタ９とを有して構成される。図２５を参照して、本実施形態における相変化部２５は、下部電極１、可変抵抗体としての相変化体２及び上部電極３から構成されており、上部電極３の上にはビット線８が配置されている。半導体基板１３上に形成される選択トランジスタ９は、ソース／ドレイン拡散層１１、ワード線となるゲート電極１２等により形成されている。選択トランジスタの一方の拡散層と記憶部の下部電極１とは、セルコンタクト１０ａ、ストレージコンタクト６を介して接続されている。また、選択トランジスタの他方の拡散領域は、セルコンタクト１０ｂを介して、グランド（基準電位）配線１４に接続されている。さらに、相変化体２は下部電極１と上部電極３に挟まれており、上部電極３はビット線８に接続されている。ＤＲＡＭセルと同様に、本発明においても、１つの拡散層を共有する２つの選択トランジスタを一セル単位とし、２つのセルコンタクト１０ａのそれぞれにストレージコンタクト６を介して記憶部２５が形成される。このようなセルを不図示の素子分離領域にてそれぞれ分離して、複数アレイ状に形成することで、メモリセルアレイが得られる。
図１５は、本実施形態における相変化メモリ装置の相変化体２周辺の上面図（ａ）及び断面図（（ｂ）及び（ｃ））を示したものである。絶縁体層４中に形成されたストレージコンタクト６に接触するように下部電極１が設けられ、下部電極１の上に相変化体２、さらに上部電極３が設けられている。相変化体２は、下部電極１又は上部電極３のそれぞれと接する接触部（相変化体２の上端と下端）における電極面と平行な方向（図では、水平方向）の断面積が最大となり、下部電極１と上部電極３との間に水平方向の断面積が最小となる部分を有している。この断面積が最小となる部分が最も電流密度が高く、単位体積あたりの発熱量も高くなるため、主に相変化を生じる領域となる。ここで、情報書き換え時における低消費電力化の観点から上記断面積が最小となる部分における断面積は３００〜４００ｎｍ2程度が望ましい。ここで、相変化体と電極間における界面構造や電子状態に由来する界面抵抗増加は、情報判定回路（センスアンプ回路）におけるＣＲ時定数を増大させるため、素子記憶情報判定速度（ＲＥＡＤ速度）低下の原因となる。次世代不揮発性メモリにおいては高速動作が至上命題の一つとなることから、界面抵抗の減少は大きな課題となる。このような背景から、セット抵抗はおおよそ１ｋΩ〜１ＭΩの範囲とすることが望ましい。この界面抵抗を小さくし、相変化領域を極力小さく抑えるために、相変化体２の水平方向断面積が最大となる相変化材料上端又は下端と最小断面積となる部分の断面積比は、１００：１〜２：１の範囲でなるべく大きいほうが好ましい。更に、素子抵抗は相変化体の膜厚（図中の垂直方向高さ）にも依存する。極端な高抵抗化を防ぐために相変化体の膜厚は５００ｎｍ以下となることが望ましい。相変化体２の垂直方向の少なくとも１つの面は支持絶縁体層１７に接触しており、相変化体２の転倒を防止している。この際、本実施形態では、支持絶縁体層１７との接触面は平坦となっているが、支持性を高めるために接触面の断面形状を弧状等にしてもよい。また、支持絶縁体層の厚さは、その強度を維持するために最低でも数十ｎｍ程度あることが望ましい。
＜実施形態１の製法の説明＞
図４から図１４に本発明における相変化メモリ装置の製造方法の実施形態に関し、相変化メモリ装置製造工程の概略説明図を示す。図４は相変化材料によるくびれた構造を持つ縦型相変化メモリ装置の製造過程における上面図（ａ）及び断面図（（ｂ）及び（ｃ））である。図５から図１４についても同様である。本実施形態により、可変抵抗体の局所微細構造形成過程で構造体を倒壊させずに等方性ドライエッチングで形成することができる。なお、本発明は以下の実施形態に限定されるものではない。
以下に本実施形態について図４から図１４を参照して説明する。本実施形態により形成された相変化メモリ装置は自己整合（セルフアライン）技術を用いるため、素子間の寸法ばらつきが小さく、メモリセルアレイ内において素子間特性のばらつきを抑制することができる。
まず図４に示すように、基板上に従来と同様の製造方法を用いて作製された選択トランジスタあるいは下部配線と接続しているストレージコンタクト６上に、例えば窒化チタンの下部電極材料１ａ、例えばカルコゲナイド材料からなる相変化体材料２ａおよび下部電極同様に窒化チタンの上部電極材料３ａを順次堆積する。ここで、下部電極材料１ａの膜厚は、１００ｎｍ程度、相変化材料２ａの膜厚は、２００ｎｍ程度とする。また、上部電極材料３ａの膜厚は後述するエッチバック工程を考慮し１５０ｎｍ程度と比較的厚めに設定しておく。
次に、図５に示すように上部電極材料３ａ、相変化体材料２ａおよび下部電極材料１ａのパターニングを行う。次に、図６に示すように、パターニングにより生じた第１の開口に例えば二酸化シリコン（ＳｉＯ2）等の絶縁材料からなる支持絶縁体層材料１７ａを堆積し、ＣＭＰ法等を用いた表面の平坦化を行い、横方向の厚さが１００ｎｍ程度の支持絶縁体層１７を形成する。絶縁材料はＳｉＯ２膜に限られたものではなく、ＳｉＮ膜，ポリイミド膜，ＳｉＯＦ膜を含む任意の適切な絶縁膜を用いることができる。また、絶縁材料の堆積は、パルス化レーザ堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆積、スピンオン堆積、および有機金属化学気相成長を含む任意の適切な堆積技術を用いて堆積され得る。以下の各実施形態においても、同様である。また、平坦化はＣＭＰ法に限られたものではなく、スピンオン法、スピンオン法とエッチバック法の組み合わせを含む任意の適切な平坦化技術を用いても構わない。
次に、図７に示すように上部電極材料３ｂの選択エッチングを行うことで上部電極材料を薄膜化し（薄膜化後を上部電極材料３ｃとする）、支持絶縁体層１７の上部を突き出させる。支持絶縁体層１７と上部電極材料３ｃとの間には、１００ｎｍ程度の段差を設けることが好ましい。更に、図８に示すように、例えば窒化シリコン（ＳｉＮ）等の絶縁材料を堆積し、異方性エッチングを行うことにより、上部電極材料３ｃの上部かつ支持絶縁体層１７の側面に絶縁材料からなるサイドウォール１８を形成する。該サイドウォール１８は後の電極および相変化材料（可変抵抗体材料）のエッチングにおいて、マスクとして用いられる。ここで、上部電極３ｃ上におけるサイドウォール１８の間隔は、１５０ｎｍ程度とする。
次に、図９に示すように、サイドウォール１８をマスクとして上部電極材料３ｃ、相変化体材料２ｂおよび下部電極１ｂに対し、例えばドライエッチング等を用いた異方性エッチングを行いパターニングする（第１の積層構造）。同様に、図１０に示すように、点線で示すマスク１９によって、サイドウォール１８を微小化し、第２のマスク１８’を形成する。この第２のマスク１８’を介して、上部電極３ｄ、相変化材料２ｃ、および下部電極１ｃをパターニングする。このように２段階にて電極および相変化材料をエッチングすることにより、それらを微細柱状化する（第２の積層構造）。これらのエッチングの際、サイドウォールおよび支持絶縁体層と電極金属および相変化体材料のエッチング比が十分取れるようにエッチングガス原料およびエッチング条件を選択する。
次に、図１１に示すように、等方性の選択ドライエッチングによって相変化体材料２ｄの中央部分を局所的に薄膜化し、局所的にくびれた構造を形成し、相変化体２を形成する。等方性ドライエッチングは相変化体材料２ｄの中央部にてエッチング速度が速く電極周辺部ではエッチング速度が遅くなるように、反応ガス圧力、混合比、プラズマ電力量の調整を行う。具体的には、例えば相変化材料としてＧｅ2Ｓｂ2Ｔｅ5を用いた場合、エッチングガスとして塩素（Ｃｌ）を含むガスとキャリアガスとしてアルゴン（Ａｒ）を用い、Ｃｌを含むガスとＡｒの混合比を１：５〜１：１５の範囲とし、ガス圧力は１．０〜４．０Ｐａの範囲とする。また、ガスを励起およびイオン化する際の供給電力（電極へのＡＣバイアス）は１００〜１０００Ｗの範囲とする。このような条件に設定することで、１０〜数１００秒のエッチング時間にて相変化材料の各所においてエッチング速度比を取ることが可能となり、くびれた構造を形成することができる。相変化材料は一般的にエッチング速度が速く加工しづらいため、Ａｒ等の不活性ガスの割合を大きくしエッチング速度を低くすることで、エッチング量を制御することが好ましい。また、この際、絶縁材料からなる支持絶縁体層１７を相変化体材料２ｄの背後に密着して存在させることにより、その部分の相変化体材料はエッチングガスと接触しないために、相変化体材料２ｄは支持絶縁体層１７に支えられ、自身の微細化による倒壊を防ぐことができる。このように支持絶縁体層１７を形成することで、相変化材料の倒壊に起因したメモリセルの歩留まり低下を抑制可能となる。
次に、図１２に示すように、エッチングにより生じた隙間に、スピンコート法等を用いて絶縁材料を埋め込み、更に、図１３に示すように、ＣＭＰ法等を用いて表面の平坦化を行うことで、上部電極３を露出する。この時、上部電極３の一部も研磨されるが、上部電極３は相変化体２との間に剥がれ等が無いようし、また、なるべく低抵抗とするために１０〜１００ｎｍ程度の膜厚にて形成する。
次に、図１４に示すように、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等を原料とし、スパッタリング法等によってビット線８を堆積（場合によっては、ビット線コンタクトを形成）し、パターニングする。この際、窒化チタン等を原料としたスパッタリング法等によって周辺絶縁膜２８とのバリア膜を形成しても良い。
次に、図１５に示すように、酸化シリコン（ＳｉＯ2）等の保護絶縁材料２１を堆積することで、相変化材料が局所的に微細化された（くびれた）構造を持つ相変化メモリ装置を製造することができる。この保護絶縁材料はＢＰＳＧ（ボロン（Ｂ）およびリン（Ｐ）をドープした酸化シリコン（ＳｉＯ2）膜）のような低誘電率膜でもよい。
さらに、公知の方法を用いて周辺回路等を形成することで、図２５に示すような相変化メモリ装置をメモリセルとして有する半導体メモリ装置が形成される。
本構造は各素子の面積を小さくすることが可能となるため、集積化に有利となる利点を持つ。本相変化メモリ装置において、相変化が生じる領域における昇温および降温時の温度プロファイル、ならびに発熱効率、リセットパルス印加後の冷却速度等の熱設計は電極ならびに相変化材料の膜厚、相変化材料のエッチング形状等によって制御される。
（発明の実施形態２）
＜実施形態２の構成＞
図２６は、本実施形態における相変化メモリ装置断面図である。本実施形態における相変化メモリ装置は、相変化部２６と下部に接続された選択トランジスタ９で構成され、本実施形態は、基準電位配線１４に接続された放熱板２４を有することが実施形態１と異なっている。
図２４は、本実施形態における相変化メモリ装置の相変化材料２周辺の断面図を示したものである。本実施形態における相変化メモリ装置は、図１５に示した相変化メモリ装置の支持絶縁体層１７に代えて、熱制御絶縁層２３及び放熱層２４を有する構成であり、熱制御絶縁層２３が前記支持絶縁体層としての機能を果たす。また、放熱層２４はグランドコンタクト２２に接する構造を有している。ここで、熱制御絶縁層２３の幅は５ｎｍ〜５０ｎｍ程度の範囲で調節する。また、放熱層２４は、例えば熱伝導率の大きなタングステン（Ｗ）等を用い、隣接する相変化体層の高さおよび幅よりも大きくなるように形成されることが好ましい。
＜実施形態２の製法の説明＞
図１６から図２４は実施形態２における縦型相変化メモリ装置の製造方法に関し、相変化メモリ装置製造工程の部分断面図を示す。くびれた構造を持つ相変化メモリ装置は電極と相変化が生じる領域が近接していないため電極からの放熱が小さく、発熱効率がよくなる一方、リセット動作時における冷却速度が低下し、相変化材料の十分なアモルファス（非結晶）化が妨げられる可能性がある。そこで、相変化材料背後の支持絶縁体層内に接地（グランド）配線を配置し、グランド配線と相変化が生じる領域の間に存在する絶縁材料の膜厚を制御することにより、実施形態１のようにドライエッチングを用いたくびれた形状の調節のみを用いて発熱状態を制御する場合に比べ、容易に熱設計を行うことが可能となる素子構造およびその製造方法を実施形態２として示す。
まず、図１６に示すように基板上にセルコンタクト１０ｂを介して接続されたグランド配線１４上にグランド（接地）コンタクト２２が、セルコンタクト１０ａのそれぞれにコンタクトプラグ６が形成されており、グランドコンタクト２２及びコンタクトプラグ６が露出する層間膜４上に下部電極材料１ａ’、相変化体材料２ａ’、上部電極材料３ａ’を順次堆積する。ここで、下部電極材料１ａ’の膜厚は、１００ｎｍ程度、相変化材料２ａ’の膜厚は、２００ ｎｍ程度とする。また、上部電極材料３ａ’の膜厚は後述するエッチバック工程を考慮し１５０ｎｍ程度と比較的厚めに設定しておく。
次に図１７に示すように、グランドコンタクト２２上の下部および上部電極材料１ａ’および３ａ’、相変化体材料２ａ’をパターニングにより除去する。
次に、図１８に示すように、前記パターニングにより除去して形成した第２の開口の側壁及び底部に、例えば二酸化シリコン（ＳｉＯ2）等の絶縁材料２３’を堆積する。この際、相変化領域における放熱量はこの絶縁材料２３’の膜厚を調節することにより制御する。更に、図１９に示すように該絶縁材料２３’をドライエッチング等により異方性エッチングし、第２の開口の側壁部に熱制御絶縁層２３として残すように整形する。
次に、図２０に示すように前記整形した熱制御絶縁層２３の内側（開口）にタングステンなどの熱伝導性に優れた金属材料を堆積し、表面をＣＭＰ法等により平坦化することで放熱層２４を形成する。更に、放熱層２４および上部電極材料３ｂ’をドライエッチング等によりエッチバックし薄膜化し、熱制御絶縁層２３の上部を露出させる。その後、図２１に示すように例えば窒化シリコン（ＳｉＮ）の絶縁材料からなるサイドウォール１８を実施形態１と同様の方法にて形成する。
次に、図示していないが実施形態１における図１０と同様の方法にてパターニングを行い、図２２に示すように、実施形態１と同様の方法にて相変化体材料２ｂ’（図２１）にドライエッチングを施すことで、相変化材料の中央部を選択的に薄膜化する。更に、図２３に示すように、エッチングにより生じた空間に実施形態１と同様の方法にて絶縁材料を堆積し、平坦化を行う。
次に、図２４に示すように、絶縁膜を堆積し、ビット線とのコンタクトホールを設け、更にタングステン（Ｗ）やアルミニウム（ＡＬ）等のコンタクト材料をスパッタリング法やＣＶＤ法を用いて堆積し、最後に表面を平坦化することにより、上部電極に接続されるビットコンタクト７を形成する。このようにして、本実施形態になる熱特性を制御可能な相変化メモリ装置が完成する。ビットコンタクト７上には実施形態１で示したようなビット線８が形成される。
さらに、公知の方法を用いて周辺回路等を形成することで、図２６に示すような相変化メモリ装置をメモリセルとして有する半導体メモリ装置が形成される。
（実施形態３）
＜データ処理システム＞
図２７は、本発明の半導体メモリ装置を備えたデータ処理システムを示す図である。尚、図２７に示したデータ処理システムは、半導体メモリ装置を備えたシステムの一例であり、本発明の半導体メモリ装置は、データ処理システム以外のシステムにも広く適用可能である。本実施形態においてデータ処理システムは、例えばコンピュータシステムを含むが、これに限定されない。
図２７を参照して、本実施形態におけるデータ処理システム３０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）３１と半導体メモリ装置３２とを備えている。図２７では、ＣＰＵ３１はシステムバス３３を介して半導体メモリ装置３２に接続されているが、システムバス３３を介さずにローカルなバスによって接続されても良い。図２７では、簡便のためシステムバス３３は１本しか描かれていないが、必要に応じて複数のシステムバス同士がコネクタなどを介しシリアル又はパラレルに接続されても良い。またデータ処理システム３０では、必要に応じて半導体メモリ装置以外の記憶装置３４、入出力装置３５がシステムバス３３に接続される。
ここで半導体メモリ装置以外の記憶装置３４には、ハードディスクやＭＯドライブなどが含まれ、入出力装置３５には、例えばキーボードなどの入力デバイスと、液晶ディスプレイなどの出力デバイスが含まれるが、これに限定されない。入出力装置３５には、入力デバイスと出力デバイスのいずれか一方のみの場合も含まれる。半導体メモリ装置３２は、少なくとも本発明を適用して形成したＰＲＡＭ又はＲｅＲＡＭ等の可変抵抗メモリ装置を含むものである。さらに、各構成要素の個数は、図２７では簡略化のため１つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。例えば、半導体メモリ装置３２が、本発明を適用して形成した可変抵抗メモリ装置と可変抵抗メモリ装置以外の半導体メモリ装置との複数の半導体メモリ装置から形成されてもよい。
本発明を適用することにより可変抵抗体を用いた不揮発性メモリ装置（可変抵抗メモリ装置）の消費電力を従来よりも小さくすることが可能となるので、データ処理システム３０の消費電力を削減することができる。このことより、可変抵抗メモリ装置をデータ処理システム３０へ適用が可能となる。その結果、データ処理システム自体の消費電力量を低減できると共に、高速動作及び高集積化が容易な不揮発性メモリ装置を有するデータ処理システムを容易に形成することが可能となる。
一般的な縦型相変化メモリ装置の断面模式図。 一般的な選択ＭＯＳトランジスタを配した縦型相変化メモリセルの断面模式図。 図２に対応した、１つのセルにおける回路模式図。 コンタクトプラグ１０及び絶縁体層４の上に下部電極材料１、相変化材料２および上部電極材料３を堆積した後の上面図および部分断面模式図。 図４に続き、上部電極材料３、相変化材料２および下部電極材料１のパターニングを行った後の上面図および部分断面模式図。 図５に続き、パターニングにより生じた空間に支持絶縁体層１７を形成し、表面の平坦化した後の上面図および部分断面模式図。 図６に続き、上部電極材料３をエッチバックにより選択的に薄膜化した後の上面図および部分断面模式図。 図７に続き、絶縁材料を堆積し異方性エッチングを行うことにより、サイドウォール１８を形成した後の上面図および部分断面模式図。 図８に続き、サイドウォール１８をマスクとして、上部電極材料３、相変化材料２および下部電極材料１に対し、パターニングを行った後の上面図および部分断面模式図。 、図９に続き、点線で示すマスク１９を用いて、上部電極材料３、相変化材料２、および下部電極材料１をパターニングした後の上面図および部分断面模式図。 図１０に続き、等方性の選択ドライエッチングによって相変化材料２の中央部分を薄膜化し、くびれた構造を形成した後の上面図および部分断面模式図。 図１１に続き、エッチングにより生じた隙間に、スピンコート法等を用いて絶縁材料を埋め込んだ後の上面図および部分断面模式図。 図１２に続き、表面の平坦化を行うことで、上部電極を露出した後の上面図および部分断面模式図。 図１３に続き、ビット線８を堆積し、パターニングした後の上面図および部分断面模式図。 図１４に続き、保護絶縁材料を堆積することで、相変化材料が局所的に微細化された（くびれた）構造を有する相変化メモリ装置が完成した後の上面図および部分断面模式図。 グランド（接地）コンタクト２２と、絶縁体層４と、及び選択能動素子あるいは下層配線とのコンタクトプラグ１０とを表面に有する基板の上に、下部電極材料１、相変化材料２、上部電極材料３を順次堆積した後の上面図および部分断面模式図。 図１６に続き、グランドコンタクト２２上の電極材料１及び３並びに相変化材料２をパターニングにより除去した後の上面図および部分断面模式図。 図１７に続き、熱制御絶縁層２３を堆積した後の上面図および部分断面模式図。 図１８に続き、熱制御絶縁層２３による薄いサイドウォールを形成した後の上面図および部分断面模式図。 図１９に続き、放熱層２４を形成し、表面をＣＭＰ法等により平坦化した後の上面図および部分断面模式図。 図２０に続き、絶縁材料を堆積し、実施形態１と同様の方法にてサイドウォール１８を形成した後の上面図および部分断面模式図。 図２１に続き、実施形態１と同様の方法にてパターニング処理を施し、更に相変化材料の中央部を選択的に薄膜化してくびれた構造を形成した後の上面図および部分断面模式図。 図２２に続き、エッチングにより生じた空間に実施形態１と同様の方法にて絶縁材料を堆積し、平坦化を行った後の上面図および部分断面模式図。 図２４に続き、絶縁膜を堆積し、ビット線とのコンタクトホールを設け、更にタングステン等のコンタクト材料を堆積し、熱特性を制御可能な相変化メモリ装置を完成した後の上面図および部分断面模式図。 実施形態１における相変化メモリ装置と下部に接続された選択トランジスタで構成された１つのセルの断面図 実施形態２における相変化メモリ装置と下部に接続された選択トランジスタで構成された１つのセルの断面図 本発明の半導体メモリ装置を備えたデータ処理システムの一例を示す概略図。
符号の説明
（１） 下部電極
（１ａ） 下部電極材料
（２） 相変化体（可変抵抗体）
（２ａ） 相変化体材料
（３） 上部電極
（３ａ） 上部電極材料
（４） 絶縁体層
（５） 相変化領域
（６） ストレージコンタクト
（７） ビット線コンタクト
（８） ビット線
（９） ＭＯＳトランジスタ
（１０） セルコンタクト
（１１） 拡散層
（１２） ゲート電極（ワード線）
（１３） 基板
（１４） 接地（ＧＮＤ）配線
（１５） ワード線
（１６） 相変化メモリ装置
（１７） 支持絶縁体層
（１７ａ） 支持絶縁体層材料
（１８） サイドウォール
（１９） マスク位置
（２０） 等方性ドライエッチングの進行
（２１） 保護絶縁材料
（２２） 接地（グランド）コンタクト
（２３） 熱制御絶縁層
（２４） 放熱層
（２５） 実施形態１における相変化メモリ装置
（２６） 実施形態２における相変化メモリ装置
（２７） 絶縁材料
（２８） 周辺絶縁膜

Claims (20)

  1. 可変抵抗体を含む記憶部を有する不揮発性メモリ装置の製造方法であって、
    等方性ドライエッチングにより前記可変抵抗体にくびれ形状を形成することを特徴とする不揮発性メモリ装置の製造方法。
  2. 前記記憶部は、前記可変抵抗体と該可変抵抗体を挟む二つの電極とからなり、
    前記二つの電極に挟まれた状態で前記等方性ドライエッチングにより前記可変抵抗体にくびれ形状を形成することを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
  3. 前記等方性ドライエッチングが前記二つの電極が対向する方向に対して横方向から行われることを特徴とする請求項１又は２に記載の不揮発性メモリ装置の製造方法。
  4. 前記等方性ドライエッチングにおいて、ガスを励起およびイオン化する際の供給電力は１００〜１０００Ｗの範囲であることを特徴とする請求項１乃至３のいずれか一項に記載の不揮発性メモリ装置の製造方法。
  5. 前記等方性ドライエッチングにおいて、エッチングガスとキャリアガスとの混合比は１：５〜１：１５の範囲であることを特徴とする請求項１乃至４のいずれか一項に記載の不揮発性メモリ装置の製造方法。
  6. 前記くびれ形状は、前記二つの電極間で電極面に平行な方向の断面積が前記電極との接触面積より小さい部位を有する形状であることを特徴とする請求項２乃至５のいずれか一項に記載の不揮発性メモリ装置の製造方法。
  7. 前記記憶部は、下部配線あるいは選択能動素子に少なくともコンタクトを介して電気的に接続されており、
    少なくとも前記コンタクトの埋め込まれた絶縁層上に、下部電極材料、可変抵抗体材料及び上部電極材料をこの順で堆積させる工程（１）と、
    少なくとも前記コンタクト上に前記下部電極材料、前記可変抵抗体材料及び前記上部電極材料が残るように前記絶縁層に達するまでエッチングして所定の積層構造を形成する工程（２）と、
    前記積層構造における前記可変抵抗体材料について前記等方性ドライエッチングをすることにより前記くびれ形状を有する可変抵抗体を形成する工程（３）と、
    をこの順で行うことを特徴とする請求項２乃至６のいずれか一項に記載の不揮発性メモリ装置の製造方法。
  8. 前記等方性ドライエッチングを行う前に、前記可変抵抗体に接する支持絶縁層を形成する工程を有することを特徴とする請求項１乃至７のいずれか一項に記載の不揮発性メモリ装置の製造方法。
  9. 前記工程（１）の後であって前記工程（２）の前に、前記下部電極材料、前記可変抵抗体材料及び前記上部電極材料の積層の前記コンタクトが形成されていない領域に、前記絶縁層に達する第１の開口を形成し、前記第１の開口内に第１の絶縁材料からなる支持絶縁体層を形成する工程を有し、前記工程（３）における前記等方性ドライエッチングは、前記可変抵抗体材料の少なくとも一面が前記支持絶縁体層に接した状態で、前記可変抵抗体材料の前記支持絶縁体層との接触面以外の面から行われることを特徴とする請求項７又は８に記載の不揮発性メモリ装置の製造方法。
  10. 前記上部電極材料の一部をエッチバックして、前記第１の開口内に形成された支持絶縁体層の上部を突き出させた後、該突き出た前記支持絶縁体層の上部の側壁に第２の絶縁材料からなるサイドウォールを形成し、該サイドウォールをマスクに、前記工程（２）を実施することを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
  11. 不揮発性メモリ装置は、前記選択能動素子の一方の拡散層又は電極に電気的に接続されたグランド配線に接続されたグランドコンタクトと、他方の拡散層又は電極と記憶部との電気的接続を図るストレージコンタクトが形成された基板上に形成されるものであって、
    前記工程（１）の後であって前記工程（２）の前に、前記下部電極材料、前記可変抵抗体材料及び前記上部電極材料からなる積層の前記ストレージコンタクトが形成されていない領域であって、グランドコンタクトを露出する第２の開口を形成し、前記第２の開口の側壁に第１の絶縁材料からなる支持絶縁体層を形成する工程（Ａ）、該支持絶縁体層からなる側壁が形成された第２の開口内に熱伝導率の高い材料を埋め込み放熱層を形成する工程（Ｂ）とを有し、
    前記工程（３）における等方性ドライエッチングは、前記可変抵抗体材料の少なくとも一面が前記支持絶縁体層に接した状態で、前記可変抵抗体前駆体の前記支持絶縁体層との接触面以外の面から行われることを特徴とする請求項７に記載の不揮発性メモリ装置の製造方法。
  12. 第１の電極及び第２の電極と、前記第１及び第２の電極に挟まれた可変抵抗体とを備える記憶部を有する不揮発性メモリ装置であって、前記可変抵抗体はくびれ形状を有し、前記可変抵抗体に接する支持絶縁体層を備えることを特徴とする不揮発性メモリ装置。
  13. 前記くびれ形状は、前記第１及び第２の電極面と平行な方向の前記可変抵抗体の断面積が前記可変抵抗体と前記第１及び第２の電極との接触面積よりも小さなくびれ部を有する形状であることを特徴とする請求項１２に記載の不揮発性メモリ装置。
  14. 前記くびれ部における断面積が、３００〜４００ｎｍ2であることを特徴とする請求項１３に記載の不揮発性メモリ装置。
  15. 前記可変抵抗体と前記第１又は第２の電極との接触面積と、前記くびれ部の断面積との比が、１００：１〜２：１であることを特徴とする請求項１３又は１４に記載の不揮発性メモリ装置。
  16. 前記可変抵抗体と前記支持絶縁体層とが平面で接することを特徴とする請求項１２乃至１５のいずれか一項に記載の不揮発性メモリ装置。
  17. 前記可変抵抗体と前記支持絶縁体層とが接する面に沿って前記支持絶縁体層を介して熱伝導率の高い放熱層を有することを特徴とする請求項１６に記載の不揮発性メモリ装置。
  18. 一つの拡散層を共有する２つのトランジスタを一セル単位として、該二つのトランジスタの共有されていない拡散層のそれぞれに接続されるストレージコンタクトに接続される二つの前記記憶部とを有し、前記放熱層は、前記二つの記憶部と前記支持絶縁体層を介して接していることを特徴とする請求項１７に記載の不揮発性メモリ装置。
  19. 前記可変抵抗体に印加する電流を制御する選択能動素子を有する請求項１２乃至１８のいずれか一項に記載の不揮発性メモリ装置と、周辺回路装置とを有する半導体メモリ装置。
  20. 請求項１９に記載の半導体メモリ装置を内部記憶装置として含むデータ処理システム。
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