JP5579362B2 - 縦型相変化メモリ装置の製造方法 - Google Patents
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Description
選択能動素子あるいは下部配線が形成された基板上に絶縁体層を形成し、該絶縁体層に前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホールを露出する第1の開口を形成する第1の工程と、
前記開口された絶縁体層上に導電性を有する材料を堆積し平坦化して、前記第1の開口内に下部電極材料を形成する第2の工程と、
前記下部電極材料及び前記絶縁体層からなる平面において前記下部電極材料の一部を選択的にエッチングし、第2の開口を形成する第3の工程と、
前記第2の開口を含む基板主面上に第1の絶縁材料を堆積し、該第1の絶縁材料について異方性エッチング処理を行うことにより、前記第2の開口側壁に該第1の絶縁材料からなるサイドウォールを形成する第4の工程と、
前記サイドウォールを第1のマスクとして前記下部電極材料について異方性エッチング処理を行い、第1の下部電極前駆形状を形成する第5の工程と、
前記サイドウォールを少なくとも前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホール上に残すように微小加工して第2のマスクを形成し、前記第1の下部電極前駆形状について第2のマスクを介して異方性エッチング処理を行い、第2の下部電極前駆形状を形成する第6の工程、
前記第2の下部電極前駆体形状について等方性エッチングを行い、下部電極を形成する第7の工程と、
前記下部電極の周りに第2の絶縁材料を堆積し平坦化処理を行い、前記下部電極表面を露出する第8の工程と、
前記下部電極の上に可変抵抗層及び上部電極を形成する第9の工程と、
を有し、この順で各工程を行うことを特徴とする。
選択能動素子あるいは下部配線が形成された基板上に導電性を有する下部電極材料を堆積する第1の工程と、
該下部電極材料の上に第1の絶縁材料を堆積する第2の工程と、
前記第1の絶縁材料をパターニングし、該パターニングされた第1の絶縁材料をマスクに前記下部電極材料を異方性エッチング処理して第1の下部電極前駆体形状に形成する第3の工程と、
前記第1の下部電極前駆体形状について等方性エッチング処理を行うことにより、下部電極を形成する第4の工程と、
前記下部電極の周りに第2の絶縁材料を堆積し平坦化処理を行い、前記下部電極表面を露出する第5の工程と、
前記下部電極の上に可変抵抗層及び上部電極を形成する第6の工程と、
を有し、この順で各工程を行うことを特徴とする。
選択能動素子あるいは下部配線が形成された基板上に絶縁体層を形成し、該絶縁体層に前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホールを露出する第1の開口を形成する第1の工程と、
前記開口された絶縁体層上に導電性を有する材料を堆積し平坦化して、前記第1の開口内に下部電極材料を形成する第2の工程と、
前記下部電極材料及び前記絶縁体層からなる平面において前記下部電極材料の一部を選択的にエッチングし、第2の開口を形成する第3の工程と、
前記第2の開口を含む基板主面上に第1の絶縁材料を堆積し、該第1の絶縁材料について異方性エッチング処理を行うことにより、前記第2の開口側壁に該第1の絶縁材料からなるサイドウォールを形成する第4の工程と、
前記サイドウォールを第1のマスクとして前記下部電極材料について異方性エッチング処理を行い、第1の下部電極前駆形状を形成する第5の工程と、
前記サイドウォールを少なくとも前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホール上に残すように微小加工して第2のマスクを形成し、前記第1の下部電極前駆形状について第2のマスクを介して異方性エッチング処理を行い、第2の下部電極前駆形状を形成する第6の工程と、
前記第2の下部電極前駆体形状について等方性エッチングを行い、下部電極を形成する第7の工程と、
前記下部電極の周りに第2の絶縁材料を堆積し平坦化処理を行い、前記下部電極表面を露出する第8の工程と、
前記下部電極の上に可変抵抗層及び上部電極を形成する第9の工程と、
を有し、この順で各工程を行うことを特徴とする。
選択能動素子あるいは下部配線が形成された基板上に導電性を有する下部電極材料を堆積する第1の工程と、
該下部電極材料の上に第1の絶縁材料を堆積する第2の工程と、
前記第1の絶縁材料をパターニングし、該パターニングされた第1の絶縁材料をマスクに前記下部電極材料を異方性エッチング処理して第1の下部電極前駆体形状に形成する第3の工程と、
前記第1の下部電極前駆体形状について等方性エッチング処理を行うことにより、下部電極を形成する第4の工程と、
前記下部電極の周りに第2の絶縁材料を堆積し平坦化処理を行い、前記下部電極表面を露出する第5の工程と、
前記下部電極の上に可変抵抗層及び上部電極を形成する第6の工程と、
を有し、この順で各工程を行うことを特徴とする。
図3は微細下部電極を持つ相変化メモリ素子の断面図である。図4から図13に本発明における可変抵抗メモリ素子の製造方法実施例に関し、相変化メモリ装置製造工程の部分断面図を示す。本実施形態により、形成プロセスの過程で倒壊させずに微細な下部電極を形成することができる。なお、この相変化メモリ素子を図21に示す構成の縦型相変化メモリ装置に組み込むことにより、本発明に係る相変化メモリ装置(不揮発性メモリ装置)を製造することができる。
以下に、本実施形態における相変化メモリ素子の製造方法について、図4から図13を参照して説明する。なお、相変化メモリ装置の製造時において、自己整合(セルフアライン)技術を用いることにより、素子間の寸法ばらつきを小さくでき、メモリセルアレイ内における素子間特性のばらつきを抑制することができる。
図14から図18に、実施形態2における相変化メモリ素子の製造方法に関し、相変化メモリ素子の製造工程における部分断面図を示す。本実施形態では、支持機能を有する絶縁体層を形成せずに下部電極を加工するため、機械的強度に乏しい可能性がある。しかし、実施形態1に比べてより容易に微細下部電極を形成することができる点で有効である。またセルアレイ構成の自由度も高くなる。
まず、図14に示すように、シリコン基板上に形成された選択能動素子上あるいはシリコン基板等の下地基板上に下部電極材料1Gを堆積する。下部電極材料1Gは下部配線やスルーホール11に電気的に接続される形で形成されるが、形成時の膜厚は後のエッチング工程での構造崩壊を防ぐため極端に厚くしないことが望ましい。
1A 下部電極材料
1B 下部電極材料
1C 第1の下部電極前駆体形状
1D 第2の下部電極前駆体形状
1E 下部電極
1F 下部電極
1G 下部電極材料
1H 第1の下部電極前駆体形状
1I 下部電極
2 保護絶縁材料層
3 可変抵抗層(例えば相変化層)
4 上部電極
5 抵抗値が変化する領域(例えば相変化領域)
6 第1の絶縁体層
7A サイドウォール
7B サイドウォール
8 リソグラフィ加工におけるマスク領域
9 等方性エッチングの進行方向
10 第2の絶縁体層
11 スルーホール
12 ハードマスク
13 MOSトランジスタ
14 ビット配線又はビット線コンタクト
15 ソースコンタクトあるいはドレインコンタクト
16 シリコン基板
17 拡散層
18 ポリゲート
19 グランド配線
20 ビット線
21 ワード線
22 相変化メモリ素子
23 電極として使用される領域
24B 第2の開口
24C 第3の開口
24D 第4の開口
24E 第5の開口
Claims (11)
- 選択能動素子あるいは下部配線が形成された基板上に絶縁体層を形成し、該絶縁体層に前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホールを露出する第1の開口を形成する第1の工程と、
前記開口された絶縁体層上に導電性を有する材料を堆積し平坦化して、前記第1の開口内に下部電極材料を形成する第2の工程と、
前記下部電極材料及び前記絶縁体層からなる平面において前記下部電極材料の一部を選択的にエッチングし、第2の開口を形成する第3の工程と、
前記第2の開口を含む基板主面上に第1の絶縁材料を堆積し、該第1の絶縁材料について異方性エッチング処理を行うことにより、前記第2の開口側壁に該第1の絶縁材料からなるサイドウォールを形成する第4の工程と、
前記サイドウォールを第1のマスクとして前記下部電極材料について異方性エッチング処理を行い、第1の下部電極前駆体形状を形成する第5の工程と、
前記サイドウォールを少なくとも前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホール上に残すように微小加工して第2のマスクを形成し、前記第1の下部電極前駆体形状について第2のマスクを介して異方性エッチング処理を行い、第2の下部電極前駆体形状を形成する第6の工程と、
前記第2の下部電極前駆体形状について等方性エッチングを行い、下部電極を形成する第7の工程と、
前記下部電極の周りに第2の絶縁材料を堆積し平坦化処理を行い、前記下部電極表面を露出する第8の工程と、
前記下部電極の上に可変抵抗層及び上部電極を形成する第9の工程と、
を有し、この順で各工程を行うことを特徴とする可変抵抗メモリ素子の製造方法。 - 前記第2の下部電極前駆体形状についての等方性エッチングが、前記第2のマスクを残した状態で実施されることを特徴とする請求項1に記載の可変抵抗メモリ素子の製造方法。
- (1)選択能動素子あるいは下部配線が形成された基板上に絶縁体層を形成し、該絶縁体層に前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホールを露出する第1の開口を形成する工程と、
(2)前記第1の開口内に下部電極材料を配置する工程と、
(3)前記下部電極材料の一部を選択的にエッチングし、第2の開口を形成する工程と、
(4)前記第2の開口側壁に第1の絶縁材料からなるサイドウォールを形成する工程と、
(5)前記サイドウォールを第1のマスクとして前記下部電極材料について異方性エッチング処理を行い、第1の下部電極前駆体形状を形成する工程と、
(6)前記サイドウォールを微小加工して第2のマスクを形成する工程と、
(7)前記第1の下部電極前駆体形状について第2のマスクを介して異方性エッチング処理を行い、第2の下部電極前駆体形状を形成する工程と、
(8)前記第2の下部電極前駆体形状について等方性エッチングを行い、下部電極を形成する工程と、
(9)前記下部電極の周りに第2の絶縁材料を堆積する工程と、
(10)前記下部電極の上に可変抵抗層及び上部電極を形成する工程と、
を有し、この順で各工程を行うことを特徴とする可変抵抗メモリ素子の製造方法。 - 前記工程(4)は、前記第2の開口を含む基板主面上に前記第1の絶縁材料を堆積し、該第1の絶縁材料について異方性エッチング処理を行うことにより、前記サイドウォールを形成する工程である、請求項3に記載の可変抵抗メモリ素子の製造方法。
- 前記工程(6)は、前記サイドウォールを少なくとも前記下部配線あるいは前記選択能動素子に繋がる電極またはスルーホール上に残すように微小加工して前記第2のマスクを形成する工程である、請求項3又は4に記載の可変抵抗メモリ素子の製造方法。
- 前記工程(9)は、前記下部電極の周りに前記第2の絶縁材料を堆積し平坦化処理を行い、前記下部電極表面を露出する工程である、請求項3乃至5のいずれかに記載の可変抵抗メモリ素子の製造方法。
- 前記下部電極を形成した後であって前記可変抵抗層を形成する前に、前記下部電極の一部を選択的にエッチング処理により除去することを特徴とする請求項1乃至6のいずれかに記載の可変抵抗メモリ素子の製造方法。
- 前記第2の絶縁材料を前記下部電極の周りに堆積する方法が、SOG(Spin On Glass)法であることを特徴とする請求項1乃至7のいずれかの請求項に記載の可変抵抗メモリ素子の製造方法。
- 前記可変抵抗層の材料が、相変化材料であることを特徴とする請求項1乃至8のいずれかの請求項に記載の可変抵抗メモリ素子の製造方法。
- 前記相変化材料が、カルコゲナイド材料であることを特徴とする請求項9に記載の可変抵抗メモリ素子の製造方法。
- 請求項1乃至10のいずれかの請求項に記載の方法で製造された可変抵抗メモリ素子を含んで構成されることを特徴とする可変抵抗メモリ装置。
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