WO2010140210A1 - 半導体記憶装置およびその製造方法 - Google Patents

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WO2010140210A1
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layer
memory device
semiconductor memory
recording layer
conductive material
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PCT/JP2009/060001
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健三 黒土
則克 高浦
芳久 藤崎
佳孝 笹子
貴博 森川
勝治 木下
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株式会社日立製作所
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    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
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    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Definitions

  • the present invention relates to a semiconductor memory device that records data by changing a resistance state of a recording layer.
  • phase change memory device using a phase change material for a recording layer has been proposed.
  • the phase change memory device is described in detail in Non-Patent Document 1, for example.
  • Phase change memory devices are sometimes referred to as PRAM, OUM, ovonic memory.
  • the phase change material of the recording layer has two metastable states of an amorphous phase having a high electric resistance and a crystal phase having a low electric resistance.
  • the phase change memory device changes the difference between “0” and “1”. Bit information is stored by making it correspond.
  • chalcogenide is generally used.
  • Chalcogenide is a material containing at least one element of sulfur, selenium, and tellurium.
  • a typical phase change material is an alloy of Ge (germanium), Sb (antimony), and Te (tellurium).
  • Non-Patent Document 1 describes the operation of the phase change memory device.
  • the operation principle of the phase change memory device will be briefly described.
  • the electrical resistance value when the phase change material used for the recording layer is an amorphous phase is two to three orders of magnitude higher than that of the crystalline phase. This difference in resistance value is reflected in the current value of the read signal.
  • the rewriting operation is performed by causing Joule heat to flow through the recording layer or the recording layer and the heater layer adjacent to the recording layer.
  • a pulse current is applied so that the phase change material is heated to the melting point or higher and then rapidly cooled.
  • the melting point is generally about 600 ° C.
  • the rapid cooling time is generally about 3 nanoseconds.
  • the temperature of the phase change material is locally maintained at a temperature not lower than the crystallization temperature and not higher than the melting point.
  • the temperature at this time is generally about 400 ° C., and the time required for crystallization varies depending on the composition of the phase change material, but is generally about 50 nanoseconds.
  • crystallization of the phase change material of the recording layer is referred to as set operation, and amorphization is referred to as reset operation.
  • a state where the phase change material of the recording layer is amorphous, that is, a state where the resistance of the recording layer is high is called a reset state
  • a state where the phase change material of the recording layer is a crystal ie, a state where the resistance of the storage portion is low is called a set state.
  • Non-Patent Document 2 shows the relationship between the rewrite power of the phase change memory and the number of rewrites possible. It is shown that the number of rewritable times decreases as the power of rewriting increases. As a cause of the malfunction of the phase change memory, it is known that the uniformity of the phase change material composition decreases due to repeated rewriting and voids are generated in the phase change material.
  • Patent Document 1 discloses a phase change memory cell having a heater layer in contact with a recording layer.
  • a heater layer is formed in the opening of the dielectric, Joule heat is generated in the heater layer, and the phase change material is heated by heat conduction.
  • phase change material of the recording layer is heated to the melting point or more by applying current to the heater layer in contact with the recording layer in both the set operation and the reset operation.
  • the inventor of the present invention has studied the heating characteristics of a phase change memory device including a heater layer in the opening of the insulating film, and as a result, has found that the following problems exist.
  • the present inventors have found that the periphery of the heater layer is less likely to be heated than the center of the heater layer, and as a result, a large amount of current is required to heat the recording layer in contact with the periphery to the melting point or higher. The fact that a large amount of current is required leads to an increase in power consumption.
  • this layer having a high thermal conductivity is referred to as a thermal conductive layer.
  • the heat conductive layer diffuses heat generated in the heater layer in the direction along the recording layer during the set operation and the reset operation. Thus, the peripheral portion of the recording layer is heated in the same manner as the central portion during the set operation and the reset operation.
  • the peripheral portion of the recording layer is heated in the same manner as the central portion. Therefore, the current for heating the peripheral portion of the recording layer to the melting point can be reduced, and the recording can be performed. It is possible to prevent the temperature at the center of the layer from becoming higher than necessary. Therefore, it is possible to realize a semiconductor memory device that operates with higher reliability and lower power than in the past.
  • FIG. 1 is a schematic cross-sectional view showing an embodiment of a semiconductor memory device according to Embodiment 1 of the present invention.
  • 1 is a schematic plan view showing an embodiment of a semiconductor memory device according to Embodiment 1 of the present invention.
  • 1 is a schematic cross-sectional view showing an embodiment of a semiconductor memory device according to Embodiment 1 of the present invention.
  • Sectional drawing which shows the structure used for the calculation for confirming the effect of this invention. The result of having performed thermal calculation in order to confirm the effect of this invention.
  • Sectional drawing which shows the structure which performed the heat calculation used as a comparison object in order to confirm the effect of this invention.
  • 1 is a schematic cross-sectional view showing a method for manufacturing a semiconductor memory device according to a first embodiment of the present invention.
  • 1 is a schematic cross-sectional view showing a method for manufacturing a semiconductor memory device according to a first embodiment of the present invention.
  • 1 is a schematic cross-sectional view showing a method for manufacturing a semiconductor memory device according to a first embodiment of the present invention.
  • 1 is a schematic cross-sectional view showing a method for manufacturing a semiconductor memory device according to a first embodiment of the present invention.
  • 1 is a schematic cross-sectional view showing a method for manufacturing a semiconductor memory device according to a first embodiment of the present invention.
  • 1 is a schematic cross-sectional view showing an embodiment of a semiconductor memory device according to Embodiment 1 of the present invention.
  • FIG. 5 is a schematic cross-sectional view showing an example of a semiconductor memory device according to a second embodiment of the present invention.
  • FIG. 9 is a schematic cross-sectional view showing an embodiment of a semiconductor memory device according to a third embodiment of the present invention. Sectional schematic diagram which shows the form of one Example of the semiconductor memory device by Embodiment 4 of this invention.
  • FIG. 10 is a schematic cross-sectional view showing one embodiment of a semiconductor memory device according to a fifth embodiment of the present invention. Sectional schematic diagram which shows the form of one Example of the semiconductor memory device by Embodiment 6 of this invention.
  • FIG. 10 is a schematic cross-sectional view showing an example of a semiconductor memory device according to a second embodiment of the present invention.
  • FIG. 9 is a schematic cross-sectional view showing an embodiment of a semiconductor memory device according to a third embodiment of the present invention. Sectional schematic diagram which shows the form of one Example of the semiconductor memory device by Embodiment 4 of this invention.
  • FIG. 10 is a
  • FIG 3 is a diagram showing the relationship between the thermal conductivity of the heat conductive layer of the semiconductor memory device according to the first embodiment of the present invention and the temperature unevenness in the recording layer.
  • FIG. 1 is a schematic cross-sectional view showing the structure of a semiconductor memory device (phase change memory device) according to a preferred first embodiment of the present invention.
  • FIG. 1 is a schematic cross-sectional view taken along the line II shown in FIG. 2, which is a schematic top view of a memory array.
  • FIG. 3 shows a schematic cross-sectional view in the II-II direction shown in FIG.
  • the semiconductor memory device includes a recording layer 101 sandwiched between a conductive upper thermal conductive layer 102 and a conductive lower thermal conductive layer 109, and a conductive upper portion disposed above and below the recording layer 101.
  • the heater layer 103 and the conductive lower heater layer 107 are provided in an opening provided in the interlayer insulating film 131.
  • a portion including the recording layer 101 surrounded by a broken line A in FIG. 1 is hereinafter referred to as a memory cell.
  • the upper heater layer 103 and the bit line 105 are electrically connected by the upper electrode 104.
  • the lower electrode 108, the adhesive layer 121, the silicide layer 122, the third polysilicon layer 123, the second polysilicon layer 124, the first polysilicon layer 125, and the word line 126. are provided in order.
  • the word line 126 is partitioned by the interlayer insulating film 132. Further below that, a peripheral circuit 127 is formed.
  • the peripheral circuit 127 and the word line 126 are electrically connected by a plug or the like penetrating the interlayer insulating film 133 that is not shown in the sectional view.
  • the material of the upper heat conductive layer 102 and the lower heat conductive layer 109 has a higher thermal conductivity than the material used for the upper heater layer 103 and the lower heater layer 107, and is used for the recording layer 101.
  • a material having a higher thermal conductivity than the material is used. It is preferable to use a material that is physically and chemically stable and hardly causes atom movement even at high temperatures.
  • tungsten or molybdenum can be used.
  • An example of the thermal conductivity of tungsten is 178 W / m ⁇ K, and the thermal conductivity of molybdenum is about 138 W / m ⁇ K.
  • the thickness of the upper heat conductive layer 102 and the lower heat conductive layer 109 is desirably 5 nm or less. If the heat conduction layer is thick, the region heated to a high temperature during rewriting increases, so that heat dissipation from the material having high thermal conductivity such as tungsten or molybdenum to the interlayer insulating film 131 increases, resulting in an increase in rewriting current. This is because the effect of the present invention is weakened.
  • a material whose electric resistance changes by heating is used.
  • it can be realized by using a crystalline phase and an amorphous phase of a phase change material.
  • a phase change material a germanium-antimony-tellurium alloy or a material obtained by adding oxygen, nitrogen, indium, zinc, or silver to the alloy can be used.
  • the film thickness is preferably about 4 to 20 nm.
  • the thickness of the recording layer 101 is as thin as about 4 to 20 nm, the heat retention effect of the recording layer 101 can be ignored. Therefore, in the reset state, the recording layer 101 becomes amorphous throughout, and in the set state, the recording layer 101 tends to become crystalline throughout, and the recording layer 101 rarely becomes a mixed state of crystal and amorphous. Therefore, it becomes easy to discriminate between ‘0’ and ‘1’ of data, and a highly reliable memory capable of reliably storing and reproducing bit information can be provided.
  • the upper heater layer 103 and the lower heater layer 107 are made of a material that generates Joule heat when energized.
  • a material that generates Joule heat when energized For example, titanium nitride, aluminum nitride, tantalum nitride, polysilicon doped with impurities (for example, titanium silicide or tungsten silicide), titanium oxide, tantalum oxide, and a stacked structure of the material can be used.
  • Examples of thermal conductivity of titanium nitride and titanium silicide are 3 W / m ⁇ K and 0.15 W / m ⁇ K, respectively.
  • the heat conductivity of the heater layer is lower than the heat conductivity of the heat conductive layer.
  • the electric resistivity of the heater layer is preferably 1 to 100 m ⁇ ⁇ cm.
  • the electrical resistivity is higher than 100 m ⁇ ⁇ cm, the resistance ratio of the memory cell decreases, and the reading speed decreases.
  • the electrical resistivity is lower than 1 m ⁇ ⁇ cm, the amount of heat generated by Joule heat decreases.
  • the appropriate electrical resistivity depends on the memory cell structure.
  • the film thickness of the upper heater layer and the lower heater layer is preferably 5 to 50 nm.
  • the interlayer insulating film 131 As a material used for the interlayer insulating film 131 provided between the layer in which the word line 126 is provided and the layer in which the bit line 105 is provided, for example, silicon oxide can be used.
  • the thermal conductivity of silicon oxide (SiO 2 ) is 1.4 W / m ⁇ K.
  • the silicon oxide interlayer insulating film 131 can be formed by a plasma CVD (chemical vapor deposition) method using TEOS (tetraethylorthosilicate) raw material or SOG (spin on glass).
  • the adhesive layer 121 is provided to suppress atomic interdiffusion between the lower heater layer 107 and the silicide layer 122.
  • the adhesive layer 121 is not necessarily a necessary layer.
  • titanium nitride can be used as the material of the adhesive layer 121.
  • the silicide layer 122 is provided to reduce the contact resistance with the third polysilicon layer 123.
  • the silicide layer 122 is not necessarily a necessary layer.
  • titanium silicide or nickel silicide can be used as the material of the silicide layer 122.
  • the material of the first polysilicon layer 125 p-type polysilicon containing any of boron, gallium, and indium can be used.
  • the material of the second polysilicon layer 124 can be intrinsic polysilicon.
  • n-type polysilicon containing phosphorus or arsenic as impurities can be used. It goes without saying that n-type (n-type but having a lower impurity concentration than the third polysilicon) polysilicon can be used as the material of the second polysilicon layer.
  • the first polysilicon layer 125, the second polysilicon layer 124, and the third polysilicon layer 123 constitute a diode that is a selection element. With the selection element, an arbitrary memory cell in the memory array can be selected, and a read operation, a set operation, and a reset operation can be performed.
  • the upper electrode 104 can be used as a CMP stopper layer in a process using CMP (chemical mechanical polishing) as will be described later.
  • CMP chemical mechanical polishing
  • a metal having a low electric resistance is desirable, and for example, tungsten can be used.
  • the word line 126 and the bit line 105 can be formed of a wiring material usually used in a semiconductor process.
  • tungsten, titanium nitride, a laminated film of copper and titanium nitride, or a laminated film of tungsten and titanium nitride can be used.
  • Peripheral circuit 127 may include a sense amplifier for read operation, a current mirror circuit for write operation, a bit line selector, a word line selector, a booster circuit, and the like.
  • the pillar 128 from the upper electrode 104 to the first polysilicon layer 125 is processed into a columnar shape.
  • the pillar 128 is formed in the opening of the interlayer insulating film 131.
  • a pillar 128 is disposed at each intersection of the plurality of bit lines 105 and the plurality of word lines 126. That is, there is an opening in the interlayer insulating film 131 that penetrates between the bit line 105 and the word line 126 at each intersection, and the pillar 128 exists in the opening.
  • Joule heat is generated mainly in the upper heater layer 103, the lower heater layer 107, and the recording layer 101 due to the current flowing through the memory cell. Since heat is radiated from the heater layer to the interlayer insulating film 131, temperature unevenness exists inside the heater layer.
  • the upper thermal conduction layer 102 and the lower thermal conduction 109 are made of a material having a high thermal conductivity, the temperature inside thereof is almost uniform. As a result, the temperature unevenness of the recording layer 101 is small and the recording layer 101 is heated almost uniformly.
  • the set operation is heated by Joule heat, and is crystallized by being kept heated for a certain period of time.
  • thermal disturbance between memory cells (a phenomenon in which information stored in an adjacent memory cell is lost due to thermal conduction between memory cells, for example, when a write operation is performed on a certain memory cell) ) Is important for increasing the density of memory integration.
  • a reset operation is performed on a memory cell adjacent to a memory cell in a reset state, information is easily lost.
  • one method for preventing thermal disturbance first, all memory cells are reset (collective erasure by block operation), and then only the memory cells to be set can be set. Since the temperature required for the set operation is low, thermal disturbance is reduced.
  • a reset operation can be further performed only for the memory cells to be reset.
  • Amorphization of the phase change material requires a higher temperature than crystallization, so that the memory cells in the set state are rarely reset. Thus, thermal disturbance is reduced.
  • FIG. 4 is a schematic cross-sectional view corresponding to the memory cell portion surrounded by the broken line A in FIG.
  • the horizontal axis in FIG. 5 indicates the positions of the points A1 to D1
  • the vertical axis indicates the temperature of the recording layer 101. From the results of the computer experiment, it can be seen that the recording layer 101 is uniformly heated to about 600 ° C. which is a general melting point of the phase change material.
  • FIG. 6 shows the structure of a memory cell in which a computer experiment for comparison was performed.
  • the structure of the memory cell shown in FIG. 6 is the same as that of the memory cell shown in FIG. 4 except that the heat conductive layer 102 and the heat conductive layer 109 are not provided.
  • FIG. 7 shows the result of calculating the temperature between point A2 and point D2 in FIG. 6 when a current is applied to the memory cell when the heat conductive layer 102 and the heat conductive layer 109 are not provided.
  • the horizontal axis in FIG. 7 indicates the positions of points A2 to D2, and the vertical axis indicates the temperature of the recording layer 101.
  • the peripheral portion of the recording layer 101 was about 600 ° C., which is a general melting point of the phase change material. This is because it is necessary for recording due to a change in the resistance value of the recording layer that the whole is heated to a temperature exceeding the melting point. From the calculation results shown in FIG. 7, it was confirmed that when the heat conduction layer was not provided, the central portion of the recording layer 101 had a high temperature exceeding 1200 ° C. Possible causes are as follows. It is conceivable that the temperature unevenness of the recording layer 101 increases due to heat dissipation to the interlayer insulating film 131.
  • the thermal conductivity of SiO 2 which is an example of an interlayer insulating film, is 1.4 W / m ⁇ K, compared to the thermal conductivity of about 0.37 W / m ⁇ K, which is an example of a phase change material, such as Ge, Sb, and Te alloy. And big. Therefore, it is conceivable that heat radiation to the interlayer insulating film causes a large temperature unevenness in the recording layer.
  • the current required for the reset operation was 93 microamperes
  • the calculation required that the current required for the reset operation was as small as 80 microamperes.
  • the size of the memory cell was calculated as the 1F 2.
  • F is the minimum processing dimension, and is 30 nm in this calculation. It was confirmed that a small current value, that is, low power consumption can be achieved by the presence of the heat conductive layer.
  • the heat conduction layer contributes to the heating of the uniform recording layer. It was also confirmed that the provision of the heat conductive layer provides a remarkable effect that the temperature rise at the center of the recording layer can be suppressed to about half. This remarkable effect is advantageous for improving the number of rewritable times, that is, for improving the reliability of the recording layer. In addition, it was confirmed that the recording layer can be rewritten with a small current value by using the heat conductive layer. That is, it has been confirmed that low power consumption is possible.
  • FIG. 19 shows the thermal conductivity of the heater layer during the reset operation and the difference between the highest temperature and the lowest temperature in the recording layer.
  • the temperature difference is desirably 250 ° C. or less.
  • the region 1901 is shown in FIG. As can be seen from the intersection of the temperature difference line of 250 ° C. and the curve shown by the broken line, the desired temperature difference of 250 ° C. or less can be achieved by setting the thermal conductivity of the heat conduction layer to 5 W / K ⁇ m or more. It was confirmed.
  • FIG. 8 shows a transistor or a plug electrode 848, an adhesion layer 849, and a seed layer 851 each including an element isolation region 841, a sidewall 852, a diffusion layer 844, a p-type region 843, a gate insulating film 845, a gate electrode 846, and a silicide region 847.
  • a wiring composed of the wiring 850 is shown.
  • the word line 126 is formed on the interlayer insulating film 133.
  • film formation by sputtering and processing by dry etching using a resist mask can be used.
  • the p-type region 843 may be an n-type region.
  • the peripheral circuit is preferably composed of a CMOS circuit.
  • the layers for forming the lower heat conduction 109, the recording layer 101, the upper heat conduction layer 102, the upper heater layer 103, and the upper electrode 104 are formed.
  • the first polysilicon layer 125, the second polysilicon layer 124, and the third polysilicon 123 can be formed by CVD, and an impurity is added by ion implantation.
  • silicide layer 122 and the adhesive layer 121 for example, titanium is sputtered, and then titanium nitride is formed by reactive sputtering, and then heat treatment is performed to silicide titanium.
  • a silicide layer 122 and an adhesive layer 121 can be formed.
  • the lower electrode 108, the lower heat conduction 109, the recording layer 101, the upper heat conduction layer 102, and the upper electrode 104 they can be formed by sputtering.
  • the lower heater layer 107 and the upper heater layer 103 can also be formed by reactive sputtering.
  • the pillar structure 128 is formed by partially removing the upper portion 104 to the first polysilicon layer 125 as shown in FIG. 10 by dry etching using a resist mask. Further, the structure shown in FIG. 11 can be obtained by embedding an insulating film to be the interlayer insulating film 131 between the pillars and planarizing the upper surface by CMP (chemical mechanical polishing).
  • CMP chemical mechanical polishing
  • an insulating film formed by a plasma CVD (chemical vapor deposition) method or SOG (spin-on-glass) using a TEOS (tetraethylorthosilicate) material can be used.
  • the bit line 105 is formed using a normal semiconductor process.
  • FIG. 13 shows an example of the structure of a four-layer memory array.
  • the number of memory array layers that minimizes the manufacturing cost per memory capacity increases. In current manufacturing technology, it is preferably 4 to 16 layers.
  • the diameters of the recording layer and the upper and lower conductive layers have a width depending on the etching rate of each layer. Even in this case, the diameter d1 of the recording layer 101, the diameter d2 of the upper heater layer 103, and the diameter d3 of the lower heater layer 107 shown in FIG. It is possible to obtain the same effect as that assumed when the diameters are exactly the same.
  • the present embodiment is characterized in that the heater layer is made of a laminated structure of conductive material / insulating film / conductive material.
  • the film thickness is increased, and the heat dissipated from the heater layer to the surrounding dielectric increases, so that the power required for the operation increases. This is because, in order to generate Joule heat, a certain electric resistance is required in the heater layer, but the electric resistivity has a certain upper limit, and thus the film thickness must be increased.
  • An example of the electrical resistivity of the heater layer using metal is 0.01 ⁇ ⁇ cm, and the film thickness is 30 nm.
  • the heater layer is made of a laminated film having a laminated structure of conductive material / insulating film / conductive material.
  • the laminated film has a sufficient electric resistance as a heater layer of the phase change memory, regardless of whether the insulating film is as thin as 1 to 5 nm.
  • the film thickness of the conductive material may be a film thickness that can be uniformly formed by a normal semiconductor process. For example, 0.5 to 2 nm.
  • the film thickness was 1.5 nm
  • tungsten was used as the conductive material
  • a thinner heater layer can be formed than when a conventional high-resistance metal is used.
  • the lower heater layer 1404a is provided on the lower electrode 108, and the recording layer 101 is formed thereon. Furthermore, an upper heater layer 1404b, an upper electrode 104, and a bit line 105 are provided thereon.
  • the lower electrode 108 to the upper electrode 104 are formed in the interlayer insulating film 131.
  • the heater layers 1404a and 1404b have a laminated structure of conductive material 1402a / insulating film 1401a / conductive material 1403a and conductive material 1402b / insulating film 1401a / conductive material 1403b.
  • the heater layer is physically stable at a high temperature and a high electric field, and its electric resistance does not fluctuate.
  • the conductive material is a metal, and a material that hardly undergoes physical deformation at high temperatures is preferable.
  • tungsten or molybdenum can be used.
  • the insulator is a dielectric.
  • the insulating film is desirably physically stable at high temperatures.
  • a metal oxide, nitride, or oxynitride is preferable.
  • tantalum, chromium, tungsten, aluminum oxide, or nitride can be used.
  • the heater layer preferably has a higher resistance than the recording layer containing the phase change material so that stable heat generation can be obtained.
  • a plurality of insulating films such as metal / insulating film / metal / insulating film / metal can be used. Use of a plurality of insulating films makes it easier to achieve both good current resistance and heat generation characteristics.
  • FIG. 20 shows the relationship between the thickness of the dielectric we obtained and the interface resistance.
  • the electrical characteristics of the laminated structure of conductive material / dielectric / conductive material were examined. As the dielectric film thickness increases, the interface resistance increases.
  • the resistance value 2001 of the recording layer containing the phase change material is about 5 ⁇ 10 ⁇ 11 ⁇ ⁇ m 2 , although it depends on the film thickness and the composition of the phase change material.
  • a region 2003 in which good heat generation characteristics can be obtained is shown in the figure. In the case of this dielectric, it is desirable to make it thicker than 1 nm.
  • the dielectric film thickness we obtained shows the relationship between the dielectric film thickness we obtained and the current resistance.
  • the electrical characteristics of the metal / dielectric / metal laminate structure were investigated. As the dielectric film thickness increases, the dielectric is destroyed at a lower current. Although the reset current value 2002 depends on the structure of the memory cell, it is about 7 ⁇ 10 10 A / m 2 . A region 2004 in which good current resistance characteristics can be obtained is shown in the figure. In the case of this dielectric, it is desirable to make the film thickness thinner than 2 nm. A desirable film thickness of the insulating film depends on the material of the insulating film, but 0.5 to 2 nm is appropriate.
  • the thickness of the conductive material is desirably 5 nm or less.
  • the heater layer can be made thin, the area heated to a high temperature during rewriting is reduced, and the heat dissipation to the interlayer insulating film is further reduced.
  • the electrical resistance related to the amount of Joule heat generation and the thermal resistance related to heat retention can be adjusted by changing the film thickness, compared to the conventional heater layer where the composition of the material must be changed,
  • the heater layer of the present invention has an advantage that the degree of freedom in design for obtaining desired performance is high.
  • Embodiment 3 of the present invention will be described. This embodiment is characterized in that a heat conductive layer is sandwiched between heater layers.
  • a heat conductive layer 1501 is sandwiched between the first heater layer 1502 and the second heater layer 1503.
  • a recording layer 101 is formed on the first heater layer 1502.
  • An upper electrode 104 is formed on the recording layer 101.
  • the temperature of the peripheral portion 1505 of the heater layer is lower than that of the central portion 1506.
  • the temperature of the heater layer is made uniform by the heat conductive layer 1501, and as a result, the temperature of the recording layer 101 is made uniform. Thereby, a highly reliable phase change memory device can be provided.
  • Embodiment 4 of the present invention will be described.
  • a heat conductive layer is sandwiched between recording layers.
  • the temperatures inside the first and second recording layers are made uniform by the heat conductive layer. Phase change materials generally have a low thermal conductivity and a high heat retention effect. When the device of the present embodiment is used, the temperature uniformity in the recording layer can be increased while reducing the re
  • Embodiment 5 of the present invention will be described. This embodiment is characterized in that a laminated structure of conductive material / insulating film / conductive material is adjacent to one side of the recording layer.
  • a heater layer 1704 having a stacked structure of a metal layer 1702 / insulating film 1701 / metal layer 1703, a recording layer 101, an upper electrode 104, and a bit line 105 are formed. From the lower electrode 108 to the metal 1703 are formed in the interlayer insulating film 131.
  • the temperature inside the recording layer 101 is made uniform because the heat of the heater layer 1704 is diffused in the direction along the recording layer by the metal layer 1703. Therefore, a low power, highly reliable phase change memory device can be obtained. Further, the heater layer 1704 can be easily replaced with a heater layer having only a metal layer, and a low-cost, low-power, high-reliability phase change memory device can be obtained.
  • Embodiment 6 of the present invention will be described.
  • the present embodiment is characterized in that a metal / insulating film / metal laminated structure is sandwiched between recording layers.
  • a first recording layer 101a, a heater layer 1804 having a laminated structure of a metal 1802 / insulating film 1801 / metal 1803, a second phase change material 101b, an upper electrode 104, and a bit line 105 are formed on the lower electrode 108. .
  • the heat generating part is mainly a heater layer
  • the heat retaining part is mainly a recording layer.
  • the temperature inside the recording layer has the effect of being made uniform by the heat conductive layer.
  • Phase change materials generally have a low thermal conductivity and a high heat retention effect. When this embodiment is used, the temperature uniformity in the recording layer can be increased while reducing the rewriting current due to the heat retaining effect of the phase change material, and thus a highly reliable high-density memory device can be provided.
  • the semiconductor memory device of the present invention can be used for a recording device of an electronic computer or a recording device of a portable terminal.

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Abstract

　相変化材料を含む記録層を備えた不揮発性メモリの書き換え電流を低減し、信頼性を向上させる。記録層と記録層を加熱するためのヒータ層との間に、熱伝導層を設ける。熱伝導層の熱伝導率は、記録層およびヒータ層よりも大きい。書き換え電流によりヒータ層に発生したジュール熱が、熱伝導層により記録層に平行な方向に拡散されるため、一様に記録層が加熱される。その結果、記録層の周辺部が効率的に加熱され、書き換え電流を低減することができる。また、書き換え電流の低減により、記録層の中心部が必要以上に加熱されることがなくなり、メモリの信頼性が向上する。

Description

半導体記憶装置およびその製造方法
　本発明は、記録層の抵抗状態の変化でデータを記録する半導体記憶装置に関する。
　相変化材料を記録層に用いる相変化メモリ装置が提案されている。相変化メモリ装置については例えば非特許文献１に詳述されている。相変化メモリ装置は、ＰＲＡＭ、ＯＵＭ、オボニック・メモリと呼ばれることもある。記録層の相変化材料には、電気抵抗が高いアモルファス相と電気抵抗が低い結晶相の２つの準安定な状態があり、相変化メモリ装置はこの抵抗の違いを‘０’と‘１’に対応させることでビット情報を記憶する。相変化材料としては、一般的にカルコゲナイドが用いられる。カルコゲナイドとは、硫黄、セレン、テルルのうちの少なくとも１元素を含む材料のことである。代表的な相変化材料はＧｅ（ゲルマニウム）とＳｂ（アンチモン）、Ｔｅ（テルル）の合金である。
　非特許文献１に相変化メモリ装置の動作が記されている。相変化メモリ装置の動作原理を簡単に説明する。記録層に用いられる相変化材料がアモルファス相のときの電気抵抗値は、結晶相のときに比べて２桁から３桁も高い。この抵抗値の違いが読み出し信号の電流値に反映される。書き換え動作は、記録層もしくは記録層および記録層に近接するヒータ層に電流を流してジュール熱を発生させることで行う。記録層の相変化材料をアモルファス相にする場合、相変化材料を融点以上に熱してから急冷するようなパルス電流を印可する。融点は一般的に、６００℃程度であり、急冷する時間は一般的に、３ナノ秒程度である。記録層の相変化材料を結晶相にする場合、局所的に相変化材料の温度を結晶化温度以上、融点以下の温度で保持する。このときの温度は、一般的に４００℃程度であり、結晶化に要する時間は相変化材料の組成によって異なるが、一般的に５０ナノ秒程度である。以後、記録層の相変化材料を結晶化させることをセット動作、アモルファス化させることをリセット動作と呼ぶ。また、記録層の相変化材料がアモルファス、すなわち記録層の抵抗が高い状態をリセット状態と呼び、記録層の相変化材料が結晶、すなわち記憶部の抵抗が低い状態をセット状態と呼ぶ。
　非特許文献２には、相変化メモリの書き換え電力と書き換え可能回数の関係が示されている。書き換えの電力が大きくなると書き換え可能回数が減少することが示されている。相変化メモリの動作不良の原因として、繰り返しの書き換えにより相変化材料組成の均一性が低下することや相変化材料内に空隙が生じることが知られている。
　特許文献１には、記録層に接しているヒータ層を有する相変化メモリセルが示されている。誘電体の開口中にヒータ層が形成されており、ヒータ層においてジュール熱を発生させ、熱伝導により相変化材料を加熱する。
米国特許７３５１９９２号公報
２００３　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ、第１７３頁から第１７４頁、ダイジェスト・オブ・テクニカル・ペーパーズ ２００３　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ，　２００３、Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ、第２５５頁から第２５８頁、ダイジェスト・オブ・テクニカル・ペーパーズ
　従来の絶縁膜の開口中にヒータ層を備える相変化メモリ装置では、セット動作、リセット動作とも、記録層に接するヒータ層に電流を印加することで、記録層の相変化材料を融点以上に加熱する。本発明の発明者は、絶縁膜の開口中にヒータ層を備える相変化メモリ装置について加熱特性を検討し、その結果、以下のような課題が存在することを見出した。
　第一に、ヒータ層の中心に比べて、ヒータ層の周辺部が加熱されづらく、結果、周辺部に接する記録層を融点以上に加熱するために多くの電流が必要になることを見出した。多くの電流を要するということは、消費電力の増大に繋がる。
　また一方で、記録層の周辺部を融点まで加熱すると、記録層の中心部の温度が必要以上に高温になってしまうという問題があることも見出した。必要以上に記録層が高温になるのは、相変化メモリの書き換え可能回数の性能にとって不利となる。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。加熱によって抵抗状態が変化する記録層にデータを記録する半導体記憶装置であって、記録層と、セット動作時、リセット動作時に記録層を加熱するためのヒータ層と、前記記録層と前記ヒータ層との間に、前記記録層および前記ヒータ層よりも高い熱伝導率を持つ層とを設ける。以下、この高い熱伝導率を持つ層を、熱伝導層と呼ぶ。熱伝導層が、セット動作時、リセット動作時に、記録層に沿う方向に前記ヒータ層で発生する熱を拡散する。これにより、セット動作時、リセット動作時に記録層の周辺部が中心部と同様に加熱される。
　本発明によれば、セット動作時、リセット動作時に、記録層の周辺部が中心部と同様に加熱されるので、記録層の周辺部を融点まで加熱するための電流を小さくでき、かつ、記録層の中心部の温度が必要以上に高温になるのを防ぐことができる。したがって、従来よりも高信頼かつ低電力動作する半導体記憶装置を実現することができる。
本発明の実施の形態１による半導体記憶装置の一実施の形態を示す断面模式図。 本発明の実施の形態１による半導体記憶装置の一実施の形態を示す平面模式図。 本発明の実施の形態１による半導体記憶装置の一実施の形態を示す断面模式図。 本発明の効果を確かめるための計算に用いた構造を示す断面図。 本発明の効果を確かめるために熱計算を行った結果。 本発明の効果を確かめるために比較対象となる熱計算を行った構造を示す断面図。 本発明の効果を確かめるために比較対象となる熱計算を行った結果。 本発明の実施の形態１による半導体記憶装置の製造方法を示す断面模式図。 本発明の実施の形態１による半導体記憶装置の製造方法を示す断面模式図。 本発明の実施の形態１による半導体記憶装置の製造方法を示す断面模式図。 本発明の実施の形態１による半導体記憶装置の製造方法を示す断面模式図。 本発明の実施の形態１による半導体記憶装置の製造方法を示す断面模式図。 本発明の実施の形態１による半導体記憶装置の一実施の形態を示す断面模式図。 本発明の実施の形態２による半導体記憶装置の一実施例の形態を示す断面模式図。 本発明の実施の形態３による半導体記憶装置の一実施例の形態を示す断面模式図。 本発明の実施の形態４による半導体記憶装置の一実施例の形態を示す断面模式図。 本発明の実施の形態５による半導体記憶装置の一実施例の形態を示す断面模式図。 本発明の実施の形態６による半導体記憶装置の一実施例の形態を示す断面模式図。 本発明の実施の形態１による半導体記憶装置の熱伝導層の熱伝導率と記録層内の温度ムラとの関係を示す図。 本発明の実施の形態２による半導体記憶装置のヒータ層の電気特性を示す図。 本発明の実施の形態２による半導体記憶装置のヒータ層の電気特性を示す図。
　（実施の形態１）
　図１は、本発明の好ましい第１の実施の形態による半導体記憶装置（相変化メモリ装置）の構造を示す断面模式図である。図１は、メモリアレイ上面模式図である図２に示されたＩ－Ｉ部の断面模式図である。図２に示されたＩＩ－ＩＩ方向の断面模式図が図３に示されている。
　図１に示すように、本実施形態による半導体記憶装置は導電性の上部熱伝導層１０２と導電性の下部熱伝導層１０９に挟まれた記録層１０１とその上下に配置された導電性の上部ヒータ層１０３及び導電性の下部ヒータ層１０７とを、層間絶縁膜１３１に設けられた開口中に備える。図１の破線Ａで囲まれた記録層１０１などが含まれる部分を、以下メモリセルと呼ぶ。
　上部ヒータ層１０３とビット線１０５は、上部電極１０４によって電気的に接続されている。下部ヒータ層１０７の下には下部電極１０８と、接着層１２１と、シリサイド層１２２と、第三ポリシリコン層１２３と、第二ポリシコン層１２４と、第１のポリシリコン層１２５と、ワード線１２６とが順に設けられている。ワード線１２６は、層間絶縁膜１３２によって区切られている。さらにその下には周辺回路１２７が形成されている。周辺回路１２７とワード線１２６とは、断面図には表されていない、層間絶縁膜１３３を貫通するプラグなどによって電気的に接続されている。
　上部熱伝導層１０２及び下部熱伝導層１０９の材料には、熱伝導率が上部ヒータ層１０３及び下部ヒータ層１０７に用いられる材料よりもそれぞれ熱伝導率が高く、かつ、記録層１０１に用いられる材料よりも熱伝導率が高い材料を用いる。好ましくは物理的、化学的に安定であり、高温下でも原子の移動が生じにくい材料を用いる。例えば、タングステンやモリブデンを用いることができる。タングステンの熱伝導率の一例は１７８Ｗ／ｍ・Ｋであり、モリブデンの熱伝導率は約１３８Ｗ／ｍ・Ｋである。但し、成膜方法や添加する元素により変化することは言うまでもない。
　また、上部熱伝導層１０２及び下部熱伝導層１０９の厚さは、５ｎｍ以下が望ましい。熱伝導層が厚いと、書き換え時に高温に加熱する領域が増加するため、タングステンやモリブデンなどの熱伝導率が高い材料からの層間絶縁膜１３１への放熱が多くなり、結果として書き換え電流が増加に繋がり、本願発明の効果を弱めるからである。
　記録層１０１には、加熱により電気抵抗が変化する材料を用いる。例えば、相変化材料の結晶相とアモルファス相を用いることで実現できる。この場合、相変化材料には、ゲルマニウム－アンチモン－テルルの合金や前記合金に酸素や窒素、インジウム、亜鉛、銀を添加した材料を用いることが出来る。
　記録層１０１の厚さは、薄くしたほうが記録層１０１内部の温度は均一になる。しかし、記録層１０１が薄すぎるとショートする可能性があるため、膜厚は４～２０ｎｍ程度が望ましい。記録層１０１の膜厚が４～２０ｎｍ程度と薄い場合、記録層１０１の保熱効果は無視できる。そのため、リセット状態では記録層１０１が全体に渡ってアモルファスになり、セット状態では記録層１０１の全体に渡って結晶になり易く、記録層１０１が結晶とアモルファスの混在状態になることが少ない。そのため、データの‘０’と‘１’を弁別することが容易になり、ビット情報を確実に記憶し、再生できる高信頼なメモリを提供できる。
　上部ヒータ層１０３及び下部ヒータ層１０７には、通電によりジュール熱を発生する材料を用いる。例えば、窒化チタンや窒化アルミニウム、窒化タンタル、不純物が添加されたポリシリコン（例えば、チタンシリサイドやタングステンシリサイド）、酸化チタン、酸化タンタル及び当該材料の積層構造を用いることができる。窒化チタン、チタンシリサイドの熱伝導率の一例は、それぞれ３Ｗ／ｍ・Ｋ、０．１５Ｗ／ｍ・Ｋである。このように、ヒータ層の熱伝導率は熱伝導層の熱伝導率よりも低い。但し、成膜方法や窒素もしくはシリコンの含有率により熱伝導率が大きく変化することは言うまでもない。ヒータ層の電気抵抗率は１～１００ｍΩ・ｃｍであることが望ましい。電気抵抗率が１００ｍΩ・ｃｍより高いとメモリセルの抵抗比が少なくなり、読み出し速度が低下する。逆に電気抵抗率が１ｍΩ・ｃｍより低いと、ジュール熱による発熱量が低下する。適切な電気抵抗率がメモリセル構造に依存することは言うまでもない。このとき上部ヒータ層及び下部ヒータ層の膜厚は５～５０ｎｍであることが望ましい。
　ワード線１２６が設けられている層とビット線１０５が設けられている層との間に設けられている層間絶縁膜１３１に用いる材料としては、例えば、酸化シリコンを用いることができる。酸化シリコン（ＳｉＯ２）の熱伝導率は１．４Ｗ／ｍ・Ｋである。酸化シリコンの層間絶縁膜１３１は、後述のように、ＴＥＯＳ（テトラエチルオルソシリケート）原料を用いたプラズマＣＶＤ（化学的気相成長）法や、ＳＯＧ（スピンオングラス）で形成することができる。
　接着層１２１は下部ヒータ層１０７とシリサイド層１２２の原子相互拡散を抑制するために設けられる。しかし接着層１２１は、必ずしも必要な層では無い。接着層１２１の材料には、例えば、窒化チタンを用いることができる。また、シリサイド層１２２は第三ポリシリコン層１２３との接触抵抗の低減のために設けられる。シリサイド層１２２も、必ずしも必要な層では無い。シリサイド層１２２の材料には、例えば、チタンシリサイドやニッケルシリサイドを用いることができる。
　第１のポリシリコン層１２５の材料にはホウ素やガリウム、インジウムの何れかを含むｐ型ポリシリコンを用いることができる。第二のポリシリコン層１２４の材料は真性ポリシリコンを用いることができる。第三ポリシリコン層１２３の材料はリンや砒素を不純物として含むｎ型ポリシリコンを用いることができる。第二のポリシリコン層の材料としてｎ－型（ｎ型であるが第三ポリシリコンに比べて不純物濃度が低い）ポリシリコンを用いることも出来ることは言うまでもない。第１のポリシリコン層１２５と、第二のポリシリコン層１２４と、第三ポリシリコン層１２３とで選択素子であるダイオードを構成する。当該選択素子によって、メモリアレイの中の任意のメモリセルを選択して、読み出し動作、セット動作およびリセット動作を行うことができる。
　上部電極１０４は後述するようにＣＭＰ（化学機械研磨）を用いる工程でＣＭＰストッパ層として利用することができる。電気抵抗が低い金属が望ましく、例えばタングステンを用いることが出来る。
　ワード線１２６やビット線１０５は半導体工程で通常使用される配線材料で形成することができる。例えば、タングステンや窒化チタン、銅と窒化チタンの積層膜、タングステンと窒化チタンの積層膜を用いることができる。
　周辺回路１２７には、読み出し動作向けのセンスアンプや書き込み動作向けのカレントミラー回路、ビット線セレクタ、ワード線セレクタ、昇圧回路などが含まれることがある。
　上部電極１０４から第１のポリシリコン層１２５までのピラー１２８は柱状に加工されている。言い換えると、ピラー１２８は層間絶縁膜１３１の開口の中に形成されている。
　メモリのアレイを模式的に示した図２には、複数のビット線１０５と、複数のビット線１０５と交差する複数のワード線１２６と、複数のピラー１２８が示されている。複数のビット線１０５と複数のワード線１２６の交点のそれぞれにピラー１２８が配置されている。すなわち、それぞれの交点に、ビット線１０５とワード線１２６との間を貫通する層間絶縁膜１３１の開口があり、その開口の中にピラー１２８が存在する。
　リセット動作において、メモリセルに電流が流れることで、主に上部ヒータ層１０３及び下部ヒータ層１０７、記録層１０１にジュール熱が発生する。ヒータ層から層間絶縁膜１３１に放熱されるため、ヒータ層の内部には温度ムラが存在する。次に、上部熱伝導層１０２や下部熱伝導１０９は熱伝導率が高い材料により構成されているため、その内部の温度はほぼ均一である。その結果、記録層１０１の温度ムラは少なく、ほぼ均一に加熱される。その温度が融点を超えたところで電流を止め、記録層１０１の相変化材料を急冷することで、相変化材料をアモルファス化させる。セット動作も同様にジュール熱により加熱し、一定時間、加熱した状態で保持することで結晶化させる。
　本実施例のようなピラー構造では、メモリセル間の熱ディスターブ（メモリセル間の熱伝導により、例えばあるメモリセルに書き込み動作を行ったときに、隣のメモリセルに記憶した情報が失われる現象）を防ぐことがメモリ集積度の高密度化のために重要である。特にリセット状態のメモリセルに隣接するメモリセルにリセット動作を行うと、情報が消失しやすい。熱ディスターブを防ぐ一つの方法として、まず全てのメモリセルをリセット状態にしてから（ブロック動作による一括消去）、セット状態にするメモリセルのみ、さらにセット動作を行うことができる。セット動作に要する温度は低いため、熱ディスターブは軽減される。さらに、もう一つの方法として、まず全てのメモリセルをセット状態にしてから（ブロック動作による一括書き込み）、リセット状態にするメモリセルのみ、さらにリセット動作を行うことができる。相変化材料のアモルファス化には結晶化に比べて高い温度が必要なため、セット状態のメモリセルがリセットされることは少ない。よって、熱ディスターブは軽減される。
　本発明のメモリ装置の効果を確かめるために、図４に示した構造に対して計算機実験を行った。図４は図１の破線Ａで囲まれたメモリセル部分に対応する模式断面図である。計算機実験では、メモリセルに電流を印加した際の図４のＡ１点からＤ１点の間での温度を求めた。図５に、計算結果をプロットした。図５の横軸は、Ａ１点～Ｄ１点の位置を示し、縦軸は記録層１０１の温度を示す。計算機実験の結果から、記録層１０１の全体に渡って、相変化材料の一般的な融点である約６００℃に均一に加熱されるのが分かる。
　比較対象として、熱伝導層が無い場合のメモリセルについても同様に計算した。図６に、比較対象のための計算機実験を行ったメモリセルの構造を示す。図６に示したメモリセルの構造は、熱伝導層１０２と熱伝導層１０９が無いことを除けば、図４に示したメモリセルの構造と同じである。図７に、熱伝導層１０２と熱伝導層１０９が無い場合の、メモリセルに電流を印加した際の図６のＡ２点からＤ２点の間での温度を計算した結果を示す。図７の横軸は、Ａ２点～Ｄ２点の位置を示し、縦軸は記録層１０１の温度を示す。なお、記録層１０１の周辺部、すなわちＡ２点とＤ２点とで相変化材料の一般的な融点である約６００℃となるように計算した。全体が融点を超える温度まで加熱されることが、記録層の抵抗値の変化による記録のために必要だからである。図７に示した計算結果から、熱伝導層を設けない場合には、記録層１０１の中心部では１２００℃を超える高温となることが確かめられた。考えられる原因としては、以下の通りである。層間絶縁膜１３１への放熱により、記録層１０１の温度ムラが大きくなることが考えられる。相変化材料の例であるＧｅ、Ｓｂ、Ｔｅ合金の熱伝導率０．３７Ｗ／ｍ・Ｋ程度に比べて、層間絶縁膜の例であるＳｉＯ２の熱伝導率は１．４Ｗ／ｍ・Ｋと大きい。そのため、層間絶縁膜への放熱が大きな記録層内の温度ムラをもたらすことが考えられる。
　図６に示した計算ではリセット動作に要する電流が９３マイクロアンペアであったのに対し、図４に示した計算ではリセット動作に要する電流は８０マイクロアンペアと少ないことが計算により求められた。メモリセルの大きさは１Ｆ２として計算した。Ｆは最小加工寸法であり、今回の計算では３０ｎｍとした。熱伝導層が存在することで、少ない電流値、すなわち低消費電力が達成できることが確かめられた。
　以上の計算結果から、熱伝導層が均一な記録層の加熱に寄与することが確かめられた。また、熱伝導層を備えることで、記録層の中心部の温度の上昇が約半分に抑えられるという顕著な効果が得られることが確かめられた。この顕著な効果は、書き換え可能回数の向上、すなわち記録層の高信頼化にとって有利である。また、熱伝導層を用いることで小さい電流値で、記録層への書き換えが可能であることが確かめられた。すなわち、低消費電力化が可能であることが確かめられた。
　リセット動作時におけるヒータ層の熱伝導率と、記録層内の最高温度と最低温度の差を図１９に示す。安定した動作のためには温度差は２５０℃以下が望ましい。その領域１９０１を図１９中に示した。温度差２５０℃の線と破線で示した曲線の交点から分かるように、熱伝導層の熱伝導率を５Ｗ／Ｋ・ｍ以上にすることで、望ましい温度差である２５０℃以下を達成できることが確かめられた。
　以下、図８～図１２を用いて本願の半導体記憶装置の製造方法を説明する。
　まず、通常の半導体製造工程により図８に示す構造を半導体基板８４２上に作製する。図８には素子分離領域８４１やサイドウォール８５２、拡散層８４４、ｐ型の領域８４３、ゲート絶縁膜８４５、ゲート電極８４６、シリサイド領域８４７からなるトランジスタやプラグ電極８４８と密着層８４９、シード層８５１、配線８５０からなる配線が示されている。次に、層間絶縁膜１３３の上部にワード線１２６を形成する。形成方法は、スパッタによる成膜とレジストマスクを用いたドライエッチングによる加工を使用することが出来る。ｐ型の領域８４３をｎ型の領域にしても良い事は言うまでもない。周辺回路はＣＭＯＳ回路で構成するのが望ましい。
　次に、図９で示すように、第1のポリシリコン層１２５、第２のポリシリコン層１２４、第三のポリシリコン１２３、シリサイド層１２２、接着層１２１、下部電極１０８、下部ヒータ層１０７、下部熱伝導１０９、記録層１０１、上部熱伝導層１０２、上部ヒータ層１０３、上部電極１０４を形成するための各層を成膜する。第１のポリシリコン層１２５、第２のポリシリコン層１２４、第三のポリシリコン１２３はＣＶＤで成膜し、イオン打ち込みにより不純物を添加することで形成することができる。さらに、シリサイド層１２２と接着層１２１を形成する方法としては、例えば、チタンをスパッタし、次に、窒化チタンを反応性スパッタにより成膜した後に、熱処理を行うことでチタンをシリサイド化させることでシリサイド層１２２と接着層１２１を形成することができる。下部電極１０８、下部熱伝導１０９、記録層１０１、上部熱伝導層１０２、上部電極１０４の形成方法としてスパッタにより成膜することが出来る。下部ヒータ層１０７、上部ヒータ層１０３は反応性スパッタにより成膜することも出来る。
　次に、レジストマスクを使用したドライエッチングにより、上部１０４から第１のポリシリコン層１２５までを図１０に示したように部分的に除去することで、ピラー構造１２８を形成する。さらに、層間絶縁膜１３１となる絶縁膜をピラーの間に埋め込み、ＣＭＰ（化学機械研磨）により上面を平坦化することで図１１に示す構造を得ることが出来る。層間絶縁膜１３１としてＴＥＯＳ（テトラエチルオルソシリケート）原料を用いてプラズマＣＶＤ（化学的気相成長）法やＳＯＧ（スピンオングラス）で形成した絶縁膜を用いることが出来る。その後、図１２に示したように、通常の半導体プロセスを用いてビット線１０５を形成する。上部ヒータ層１０３と記録層１０１、下部ヒータ層１０７を同一のレジストマスクを用いて加工することで容易にピラー状の構造を作製することが出来る。
　さらに、上述のプロセスを繰り返すことにより、複数層の積層メモリアレイを作製できる。図１３には、４層メモリアレイの構造の例を示した。製造工程の歩留まりが向上するとメモリ容量当たりの製造コストが最小となるメモリアレイ層の数は増加する。現在の製造技術では、望ましくは４層から１６層である。
　さらに通常の半導体工程を用いて、上部の配線やパッシベーションを形成して、高密度な相変化メモリ装置を製造する。
　本実施例で示した製造プロセスでは、記録層とその上下の導電性の層の径が、各層のエッチングレートの違いによって幅を持つ。その場合であっても、図１に示した記録層１０１の直径ｄ１と上部ヒータ層１０３の直径ｄ２、下部ヒータ層１０７の直径ｄ３がほぼ等しく、２割以上のズレが無い構造を実現できるので、全く同一の径と仮定した場合と同様の効果を得ることが可能である。
　（実施の形態２）
　本発明の実施の形態２を説明する。本実施例ではヒータ層が導電性材料／絶縁膜／導電性材料の積層構造で作製されていることを特徴とする。
　金属を用いるヒータ層ではその膜厚が厚くなり、ヒータ層から周辺の誘電体に放熱される熱が大きくなるため、動作に必要な電力が増加する。なぜなら、ジュール熱を発生させるため、ヒータ層においてはある一定の電気抵抗が必要であるが、電気抵抗率には一定の上限があるため、膜厚を厚くせざるを得ないからである。金属を用いるヒータ層の電気抵抗率の例は０．０１Ω・ｃｍであり、膜厚は３０ｎｍである。
　そこで、書き換え動作に必要な電力を低減することを目的として、以下の構成とする。すなわち、ヒータ層を導電性材料／絶縁膜／導電性材料の積層構造を有する積層膜で作製する。上記積層膜は絶縁膜の厚みが１～５ｎｍと薄いのにかかわらず、相変化メモリのヒータ層として十分な電気抵抗を持つ。導電性材料の膜厚は通常の半導体プロセスで均一に成膜出来る膜厚でよい。例えば、０．５～２ｎｍである。我々の実験では、絶縁膜としてクロム酸化物を用いて、膜厚を１．５ｎｍとし、導電性材料としてタングステンを用いたときの電気抵抗は３１ｋΩであった（１Ｆ２換算、Ｆ＝３０ｎｍ）。従来の高抵抗の金属を用いる場合よりも、薄いヒータ層を形成可能である。
　図１４に示す構造では、下部電極１０８上に下部ヒータ層１４０４ａが設けられており、その上に記録層１０１が形成されている。さらに、その上に上部ヒータ層１４０４ｂと上部電極１０４、ビット線１０５が設けられている。層間絶縁膜１３１中に、下部電極１０８から上部電極１０４までが形成されている。ヒータ層１４０４ａ及び１４０４ｂは導電性材料１４０２ａ／絶縁膜１４０１ａ／導電性材料１４０３ａ及び導電性材料１４０２ｂ／絶縁膜１４０１ａ／導電性材料１４０３ｂの積層構造である。好ましくはヒータ層は高温かつ高電界下で物理的に安定であり、電気抵抗が変動しないことが望ましい。好ましくは導電性材料は金属であり、高温下で物理的な変形が生じにくい材料が好ましい。例えば、タングステンやモリブデンを用いることが出来る。好ましくは絶縁体は誘電体である。絶縁膜としては、高温下で物理的に安定であることが望ましい。好ましくは金属の酸化物、もしくは窒化物、酸窒化物であることが望ましい。例えば、タンタル、クロム、タングステン、アルミの酸化物、もしくは窒化物を用いることができる。ヒータ層は安定した発熱が得られるように相変化材料を含む記録層よりも抵抗が高いことが望ましい。さらに、金属／絶縁膜／金属／絶縁膜／金属のように複数の絶縁膜を用いることができる。複数の絶縁膜を用いると良好な耐電流特性と発熱特性を両立させることがより容易になる。
　また、絶縁膜はリセット電流を目標動作回数だけ通電させても絶縁膜が劣化せず、ヒータ層の抵抗が一定であることが望ましい。図２０に我々が取得した誘電体の膜厚と界面抵抗の関係を示す。導電性材料／誘電体／導電性材料の積層構造の電気特性を調べた。誘電体膜厚が厚くなると界面抵抗は上昇する。相変化材料を含む記録層の抵抗値２００１は膜厚や相変化材料の組成にも依存するが、約５×１０－１１Ω・ｍ２程度である。良好な発熱特性が得られる領域２００３を図中に示した。この誘電体の場合、１ｎｍより厚い膜厚にするのが望ましい。また、図２１に我々が取得した誘電体の膜厚と耐電流の関係を示す。金属／誘電体／金属の積層構造の電気特性を調べた。誘電体膜厚が厚くなると、より低い電流で誘電体が破壊される。リセット電流値２００２はメモリセルの構造に依存するが、約７×１０１０Ａ／ｍ２程度である。良好な耐電流特性が得られる領域２００４を図中に示した。この誘電体の場合、２ｎｍより薄い膜厚にするのが望ましい。望ましい絶縁膜の膜厚は絶縁膜の材料にもよるが、０．５～２ｎｍが妥当である。
　絶縁膜を挟む導電性材料が厚いと、書き換え時に高温に加熱する領域が増加するため、層間絶縁膜への放熱が多くなり、結果として書き換え電流が増加する問題が生じる。従って、導電性材料の厚みは５ｎｍ以下が望ましい。
　本実施例の構造ではヒータ層を薄く出来るため、書き換え時に高温に加熱する領域が減少し、層間絶縁膜への放熱がさらに低下する長所がある。また、ジュール熱の発生量に関係する電気抵抗や保熱に関係する熱抵抗について、膜厚を変えることで調整ができるため、材料の組成を変更しなければならない従来のヒータ層に比べて、本発明のヒータ層は所望の性能を得るための設計の自由度が高いという利点がある。
　（実施の形態３）
　本発明の実施の形態３を説明する。本実施例ではヒータ層の間に熱伝導層が挟まれていることを特徴とする。
　図１５を用いて説明する。熱伝導層１５０１が第一のヒータ層１５０２と第二のヒータ層１５０３の間に挟まれている。第１のヒータ層１５０２の上には記録層１０１が形成されている。記録層１０１の上には上部電極１０４が形成されている。書き換え時には、層間絶縁膜１３１へ逃げる熱があるために、ヒータ層の周辺部１５０５の温度は中心部１５０６に比べて低くなる。本実施の形態の装置では、熱伝導層１５０１によりヒータ層の温度が均一化され、結果、記録層１０１の温度が均一化される。これにより、信頼性の高い相変化メモリ装置を提供できる。
　（実施の形態４）
　本発明の実施の形態４を説明する。本実施例では記録層の間に熱伝導層が挟まれていることを特徴とする。
　図１６を用いて説明する。下部電極１０８上に下部ヒータ層１０７、第三の熱伝導層１６０１ｃ、第二の記録層１０１ｂ、第二の熱伝導層１６０１ｂ、第一の記録層１０１ａ、第一の熱伝導層１６０１ａ、上部ヒータ層１０３、上部電極１０４、ビット線１０５が形成されている。下部電極１０８から上部電極１０４は層間絶縁膜１３１中に形成されている。第１および第２の記録層内部の温度は熱伝導層により均一化される。相変化材料は一般的に熱伝導率が低く、保熱効果が高い。本実施の形態の装置を用いると相変化材料の保熱効果により、書き換え電流を低減しつつ、記録層内の温度均一性が高くできるため、高信頼の相変化メモリ装置を提供することができる。
　（実施の形態５）
　本発明の実施の形態５を説明する。本実施例では記録層の片側に導電性材料／絶縁膜／導電性材料の積層構造が隣接していることを特徴とする。
　図１７を用いて説明する。下部電極１０８上に金属層１７０２／絶縁膜１７０１／金属層１７０３の積層構造からなるヒータ層１７０４、記録層１０１、上部電極１０４、ビット線１０５が形成されている。層間絶縁膜１３１中に下部電極１０８から金属１７０３までが形成されている。記録層１０１内部の温度は、ヒータ層１７０４の熱が金属層１７０３によって記録層に沿う方向に拡散されるために均一化される。従って、低電力、高信頼の相変化メモリ装置を得ることができる。さらに、ヒータ層１７０４は、金属層のみのヒータ層と置き換えが容易であり、低コストで、低電力、高信頼の相変化メモリ装置を得ることが可能である。
　（実施の形態６）
　本発明の実施の形態６を説明する。本実施例では記録層の間に金属／絶縁膜／金属の積層構造が挟まれていることを特徴とする。
　図１８を用いて説明する。下部電極１０８上に第一の記録層１０１ａ、金属１８０２／絶縁膜１８０１／金属１８０３の積層構造からなるヒータ層１８０４、第二の相変化材料１０１ｂ、上部電極１０４、ビット線１０５が形成されている。リセット動作の時に、融点以上に加熱される部分は記録層中のヒータ層中心付近である。発熱部は主にヒータ層であり、保熱部は主に記録層である。記録層内部の温度は熱伝導層により均一化される効果がある。相変化材料は一般的に熱伝導率が低く、保熱効果が高い。本実施例を用いると相変化材料の保熱効果により、書き換え電流を低減しつつ、記録層内の温度均一性が高くできるため、高信頼の高密度メモリ装置を提供することができる。
　本発明の半導体メモリ装置は、電子計算機の記録装置や、携帯端末の記録装置などに利用できる。
　１０１　記録層
　１０２　上部熱伝導層
　１０３　上部ヒータ層
　１０４　上部電極
　１０５　ビット線
　１３１　層間絶縁膜
　１０７　下部ヒータ層
　１０８　下部電極
　１０９　下部熱伝導層
　１２１　接着層
　１２２　シリサイド層
　１２３　第３のポリシリコン層
　１２４　第２のポリシコン層
　１２５　第１のポリシリコン層
　１２６　ワード線
　１２７　周辺回路
　１２８　ピラー
　８４１　素子分離領域
　８４２　半導体基板
　８４３　ｐ型の領域
　８４４　拡散層
　８４５　ゲート絶縁膜
　８４６　ゲート電極
　８４７　シリサイド領域
　８４８　プラグ電極
　８４９　密着層
　８５０　配線
　８５１　シード層
　８５２　サイドウォール

Claims (18)

  1. 　複数の第１配線と、
    　前記複数の第１配線と交差する複数の第２配線と、
    　前記複数の第１配線と前記複数の第２配線との間に、前記複数の第１配線と前記複数の第２配線の交点毎に貫通する開口を有する絶縁膜と、
    　前記開口中に、通電によりジュール熱を発生する第１の導電性材料層と、
    　前記開口中に、加熱によって抵抗状態が変化する記録層と、
    　前記第１の導電性材料層と前記記録層との間に、前記第１の導電性材料層と前記記録層とに比べ、熱伝導度が高い第２の導電性材料層とを有することを特徴とする半導体記憶装置。
  2. 　請求項１に記載の半導体記憶装置において、
    　前記第２の導電性材料層が前記第１の導電性材料層の上に設けられ、
    　前記記録層が前記第２の導電性材料層の上に設けられていることを特徴とする半導体記憶装置。
  3. 　請求項２に記載の半導体記憶装置において、
    　前記開口中に、さらに、
    　前記記録層の上に設けられている第３の導電性材料層と、
    　前記第３の導電性材料層の上に設けられている第４の導電性材料層とを有し、
    　前記第３の導電性材料層の電気伝導度は、前記第４の導電性材料層および前記記録層の熱伝導度よりも低いことを特徴とする半導体記憶装置。
  4. 　請求項１に記載の半導体記憶装置において、
    　前記第１の導電性材料層の熱伝導度は、５Ｗ／Ｋ・ｍ以上であることを特徴とする半導体記憶装置。
  5. 　請求項１に記載の半導体記憶装置において、
    　前記第２の導電性材料はタングステンを含むことを特徴とする半導体記憶装置。
  6. 　請求項１に記載の半導体記憶装置において、
    　前記第２の導電性材料はモリブデンを含むことを特徴とする半導体記憶装置。
  7. 　請求項１に記載の半導体記憶装置において、
    　前記第１の導電性材料の層は、窒化タンタル、窒化チタン、窒化アルミニウム、不純物が添加されているポリシリコン、酸化チタン、酸化タンタルのいずれかの材料を含むことを特徴とする半導体記憶装置。
  8. 　請求項１に記載の半導体記憶装置において、
    　前記記録層は相変化材料を含むことを特徴とする半導体記憶装置。
  9. 　請求項８に記載の半導体記憶装置において、
    　前記相変化材料はゲルマニウムと、アンチモンと、テルルとを含むことを特徴とする半導体記憶装置。
  10. 　第１のヒータ層と、
    　前記第１のヒータ層上に形成されている相変化材料を含む記録層と、
    　前記第１のヒータ層と前記記録層との間に、前記第１のヒータ層と前記記録層とに比べて、熱伝導率が高い第１の熱伝導層とを有し、
    　前記第１のヒータ層からの熱を利用して、前記記録層の相変化材料の相状態を変化させて情報を記憶する半導体記憶装置。
  11. 　請求項１０に記載の半導体記憶装置において、
    　前記第１の熱伝導層の熱伝導度は、５Ｗ／Ｋ・ｍ以上であることを特徴とする半導体記憶装置。
  12. 　請求項１０に記載の半導体記憶装置において、
    　前記第１の熱伝導層はタングステンを含むことを特徴とする半導体記憶装置。
  13. 　請求項１０に記載の半導体記憶装置において、
    　前記第１の熱伝導層はモリブデンを含むことを特徴とする半導体記憶装置。
  14. 　請求項１０に記載の半導体記憶装置において、
    　前記第１のヒータ層の上に前記第１の熱伝導層が設けられ、
    　前記第１の熱伝導層の上に前記記録層が設けられていることを特徴とする半導体記憶装置。
  15. 　請求項１０に記載の半導体記憶装置において、
    　前記記録層の上に設けられている第２の熱伝導層と、
    　前記第２の熱伝導層の上に設けられている第２のヒータ層とを有し、
    　前記第２の熱伝導層の熱伝導率は、前記第２のヒータ層および前記記録層の熱伝導率よりも高いことを特徴とする半導体記憶装置。
  16. 　請求項１０に記載の半導体記憶装置において、
    　前記第１のヒータ層は、
    　金属層と絶縁体層との積層構造を有することを特徴とする半導体記憶装置。
  17. 　請求項１３に記載の半導体記憶装置において、
    　前記第１のヒータ層の前記絶縁体層は、前記金属層に挟まれていることを特徴とする半導体記憶装置。
  18. 　加熱によって抵抗状態が変化する記録層を有する半導体記憶装置の製造方法であって、
    　第１の導電性材料層を形成する第１工程と、
    　前記第１の導電性材料層と前記記録層とに比べ、熱伝導度が高い第２の導電性材料層を形成する第２工程と、
    　前記記録層を設けるための、加熱によって抵抗状態が変化する材料の層を形成する第３工程と、
    　前記第１の導電性材料層と、前記第２の導電性材料層と、前記加熱によって抵抗状態が変化する材料の層とを部分的にエッチングする第４の工程と、
    　前記第４の工程でエッチングされた部分に絶縁膜を形成する第５の工程とを有することを特徴とする半導体記憶装置の製造方法。
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