CN112447902A - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式提供一种耗电较低的半导体存储装置。实施方式的半导体存储装置具备：第1配线及第2配线，在第1方向上排列，且在与第1方向交叉的第2方向上延伸；第3配线，设置在第1配线及第2配线之间，且在与第1方向及第2方向交叉的第3方向上延伸；第1相变层，设置在第1配线与第3配线之间；第1导电层，设置在第1相变层的第1配线侧的面；第2导电层，设置在第1相变层的第3配线侧的面；第2相变层，设置在第3配线与第2配线之间；第3导电层，设置在第2相变层的第3配线侧的面；以及第4导电层，设置在第2相变层的第2配线侧的面。第1导电层及第4导电层的导热率大于第2导电层及第3导电层的导热率、或小于第2导电层及第3导电层的导热率。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2019-161102号(申请日：2019年9月4日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
以下所记载的实施方式涉及一种半导体存储装置。
背景技术
已知有一种半导体存储装置，具备：第1配线及第2配线，在第1方向上排列，且在与第1方向交叉的第2方向上延伸；第3配线，设置在第1配线及第2配线之间，且在与第1方向及第2方向交叉的第3方向上延伸；第1相变层，设置在第1配线与第3配线之间；以及第2相变层，设置在第3配线与第2配线之间。第1相变层及第2相变层例如包含锗(Ge)、锑(Sb)及碲(Te)等。
发明内容
本发明要解决的问题在于提供一种耗电较低的半导体存储装置。
一实施方式的半导体存储装置具备：第1配线及第2配线，在第1方向上排列，且在与第1方向交叉的第2方向上延伸；第3配线，设置在第1配线及第2配线之间，且在与第1方向及第2方向交叉的第3方向上延伸；第1相变层，设置在第1配线与第3配线之间；第1导电层，设置在第1相变层的第1配线侧的面；第2导电层，设置在第1相变层的第3配线侧的面；第2相变层，设置在第3配线与第2配线之间；第3导电层，设置在第2相变层的第3配线侧的面；以及第4导电层，设置在第2相变层的第2配线侧的面。第1导电层及第4导电层的导热率大于第2导电层及第3导电层的导热率、或小于第2导电层及第3导电层的导热率。
附图说明
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性电路图。
图2是表示第1实施方式的半导体存储装置的一部分构成的示意性立体图。
图3(a)、(b)是表示第1实施方式的半导体存储装置的一部分构成的示意性剖视图。
图4(a)、(b)是表示第2实施方式的半导体存储装置的一部分构成的示意性剖视图。
图5(a)、(b)是表示第3实施方式的半导体存储装置的一部分构成的示意性剖视图。
图6(a)、(b)是表示第4实施方式的半导体存储装置的一部分构成的示意性剖视图。
图7(a)、(b)是表示第5实施方式的半导体存储装置的一部分构成的示意性剖视图。
图8(a)、(b)是表示第6实施方式的半导体存储装置的一部分构成的示意性剖视图。
图9(a)、(b)是表示第7实施方式的半导体存储装置的一部分构成的示意性剖视图。
图10(a)、(b)是表示第8实施方式的半导体存储装置的一部分构成的示意性剖视图。
具体实施方式
接下来，参照附图对实施方式的半导体存储装置进行详细说明。
此外，以下的实施方式只不过为一例，并非意欲限定本发明而例示。
另外，本说明书中，将相对于衬底表面平行的规定方向称为X方向，将相对于衬底表面平行且与X方向垂直的方向称为Y方向，将相对于衬底表面垂直的方向称为Z方向。
另外，本说明书中，有时将沿规定面的方向称为第1方向，将沿该规定面与第1方向交叉的方向称为第2方向，将与该规定面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可与X方向、Y方向及Z方向的任一个对应，也可不对应。
另外，本说明书中，“上”或“下”等表达是以衬底作为基准。例如在所述第1方向与衬底表面交叉的情况下，将沿该第1方向远离衬底的方向称为上，将沿第1方向接近衬底的方向称为下。
另外，在针对某一构成称为下表面或下端的情况下，意指该构成的衬底侧的面或端部，在称为上表面或上端的情况下，意指该构成的与衬底为相反侧的面或端部。另外，将与第2方向或第3方向交叉的面称为侧面等。
以下，参照附图，对实施方式的半导体存储装置的电路构成进行说明。此外，以下的附图为示意性，为方便说明，有时省略一部分构成。另外，关于多个实施方式，有时对共通的部分标注共通的符号，并省略说明。
[第1实施方式]
[概略构成]
图1是表示第1实施方式的半导体存储装置的一部分构成的示意性电路图。图2是表示第1实施方式的半导体存储装置的一部分构成的示意性立体图。
本实施方式的半导体存储装置具备存储单元阵列MCA及控制存储单元阵列MCA的周边电路PC。
存储单元阵列MCA例如如图2所示设置在衬底100的上方。存储单元阵列MCA具备在Z方向上排列的下层存储器垫300及上层存储器垫400。下层存储器垫300具备：多个下层位线LBL，在X方向上排列且在Y方向上延伸；多个字线WL，在Y方向上排列且在X方向上延伸；及多个存储单元MC，与下层位线LBL及字线WL对应地排列在X方向及Y方向上。上层存储器垫400具备：多个上层位线UBL，在X方向上排列且在Y方向上延伸；多个字线WL，在Y方向上排列且在X方向上延伸；及多个存储单元MC，与上层位线UBL及字线WL对应地排列在X方向及Y方向上。在图示的示例中，下层存储器垫300及上层存储器垫400共有字线WL。在图1的示例中，存储单元MC的阴极EC连接在下层位线LBL或上层位线UBL。另外，存储单元MC的阳极EA连接在字线WL。存储单元MC具备电阻变化元件VR及非线性元件NO。
周边电路PC例如如图2所示设置在电路层200，所述电路层200设置在衬底100与下层存储器垫300之间。周边电路PC具备：多个未图示的场效应晶体管，形成在衬底100的上表面；及多个未图示的配线，连接在这些场效应晶体管。在图1的示例中，周边电路PC经由位线触点BLC连接在下层位线LBL及上层位线UBL。另外，周边电路PC经由字线触点WLC连接在字线WL。
周边电路PC例如具备：数据寄存器，保存从存储单元MC读出的用户数据及写入到存储单元MC的用户数据；地址寄存器，保存读出动作或写入动作的对象即选择存储单元MC的地址数据；以及指令寄存器，保存指令数据。另外，周边电路PC例如具备：降压电路，将供给到焊垫电极等的电源电压等进行降压并输出到电压供给线路；电压传输电路，使对应于地址数据的下层位线LBL、上层位线UBL及字线WL与对应的电压供给线路导通；以及感测放大器电路，对应于下层位线LBL及上层位线UBL的电压或电流而输出0或1的数据，并输出到地址寄存器。另外，周边电路PC例如具备控制这些的序列发生器等。
接下来，参照图3对本实施方式的半导体存储装置的构成更详细地进行说明。
图3(a)是从Y方向观察到的图2所示的构造的一部分的示意性剖视图。图3(b)是从X方向观察到的图2所示的构造的一部分的示意性剖视图。
电路层200具备绝缘层201。绝缘层201例如包含氧化硅(SiO2)等。
下层存储器垫300包含导电层301、阻挡导电层302、电极层303、硫属元素层304、电极层305、阻挡导电层306_1、硫属元素层307、阻挡导电层308_1、电极层309、阻挡导电层310及导电层311。
导电层301设置在绝缘层201的上表面。导电层301在Y方向上延伸，作为下层位线LBL的一部分发挥功能。导电层301例如包含钨(W)等。
阻挡导电层302设置在导电层301的上表面。阻挡导电层302在Y方向上延伸，作为下层位线LBL的一部分发挥功能。阻挡导电层302例如包含氮化钨(WN)等。
电极层303设置在阻挡导电层302的上表面。电极层303作为存储单元MC的阴极EC发挥功能。电极层303例如包含氮化碳(CN)等。
硫属元素层304设置在电极层303的上表面。硫属元素层304作为非线性元件NO发挥功能。例如在对硫属元素层304施加低于规定阈值的电压的情况下，硫属元素层304为高电阻状态。当施加到硫属元素层304的电压达到规定阈值时，硫属元素层304成为低电阻状态，硫属元素层304中流动的电流增大多位。当施加到硫属元素层304的电压在一定时间内低于规定电压时，硫属元素层304再次成为高电阻状态。
硫属元素层304例如包含至少1种以上的硫属元素。硫属元素层304例如也可包含含有硫属元素的化合物即硫属化物。另外，硫属元素层304也可包含选自由B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb所组成的群中的至少1种元素。
此外，此处所谓硫属元素是指属于周期表第16族的元素中除氧(O)以外的元素。硫属元素例如包含硫(S)、硒(Se)、碲(Te)等。
电极层305设置在硫属元素层304的上表面。电极层305作为连接在电阻变化元件VR及非线性元件NO的电极发挥功能。电极层305例如包含碳(C)等。
阻挡导电层306_1设置在电极层305的上表面。阻挡导电层306_1作为使硫属元素层307中产生的热不易逸散的隔热材发挥功能。阻挡导电层306_1例如包含氮化钨(WN)等。
硫属元素层307设置在阻挡导电层306_1的上表面。硫属元素层307作为电阻变化元件VR发挥功能。
硫属元素层307例如包含至少1种以上的硫属元素。硫属元素层307例如也可包含含有硫属元素的化合物即硫属化物。硫属元素层307例如也可为GeSbTe、GeCuTe、GeTe、SbTe、SiTe等。另外，硫属元素层307也可包含选自锗(Ge)、锑(Sb)及碲(Te)中的至少1种元素。
硫属元素层307包含相变区域307_a。相变区域307_a设置在硫属元素层307的内部的阴极EC侧的区域(下层位线LBL侧的区域)，与阻挡导电层306_1相接。相变区域307_a作为利用热而变化为非晶状态的相或结晶状态的相的存储保存部发挥功能。
阻挡导电层308_1设置在硫属元素层307的上表面。阻挡导电层308_1作为使硫属元素层307中产生的热容易逸散的导热体发挥功能。阻挡导电层308_1例如包含钨(W)等材料，该材料的导热率高于阻挡导电层306_1中所含的材料。
电极层309设置在阻挡导电层308的上表面。电极层309作为存储单元MC的阳极EA发挥功能。电极层309例如包含碳(C)等。
阻挡导电层310设置在电极层309的上表面。阻挡导电层310在X方向上延伸，作为字线WL的一部分发挥功能。阻挡导电层310例如包含氮化钨(WN)等。
导电层311设置在阻挡导电层310的上表面。导电层311在X方向上延伸，作为字线WL的一部分发挥功能。导电层311例如包含钨(W)等。
上层存储器垫400包含导电层401、阻挡导电层402、电极层403、硫属元素层404、电极层405、阻挡导电层406_1、硫属元素层407、阻挡导电层408_1、电极层409、阻挡导电层410、及导电层411。
导电层401设置在导电层311的上表面。导电层401在X方向上延伸，作为字线WL的一部分发挥功能。导电层401例如包含钨(W)等。
阻挡导电层402设置在导电层401的上表面。阻挡导电层402在X方向上延伸，作为字线WL的一部分发挥功能。阻挡导电层402例如包含氮化钨(WN)等。
电极层403设置在阻挡导电层402的上表面。电极层403作为存储单元MC的阳极EA发挥功能。电极层403例如包含氮化碳(CN)等。
硫属元素层404设置在电极层403的上表面。硫属元素层404与硫属元素层304同样地作为非线性元件NO发挥功能。硫属元素层404例如包含与硫属元素层304相同的材料。
电极层405设置在硫属元素层404的上表面。电极层405作为连接在电阻变化元件VR及非线性元件NO的电极发挥功能。电极层405例如包含碳(C)等。
阻挡导电层406_1设置在电极层405的上表面。阻挡导电层406_1作为使硫属元素层407中产生的热容易逸散的导热体发挥功能。阻挡导电层408_1例如包含钨(W)等。
硫属元素层407设置在阻挡导电层406_1的上表面。硫属元素层407与硫属元素层307同样地作为电阻变化元件VR发挥功能。硫属元素层407例如包含与硫属元素层307相同的材料。
硫属元素层407包含相变区域407_a。相变区域407_a设置在硫属元素层407内部的阴极EC侧的区域(上层位线UBL侧的区域)，与阻挡导电层408_1相接。相变区域407_a作为利用热而变化为非晶状态的相或结晶状态的相的存储保存部发挥功能。
阻挡导电层408_1设置在硫属元素层407的上表面。阻挡导电层408_1作为使硫属元素层407中产生的热不易逸散的隔热材发挥功能。阻挡导电层408_1例如包含氮化钨(WN)等材料，该材料的导热率低于阻挡导电层406_1中所含的材料。
电极层409设置在阻挡导电层408的上表面。电极层409作为存储单元MC的阴极EC发挥功能。电极层409例如包含碳(C)等。
阻挡导电层410设置在电极层409的上表面。阻挡导电层410在Y方向上延伸，作为上层位线UBL的一部分发挥功能。阻挡导电层410例如包含氮化钨(WN)等。
导电层411设置在阻挡导电层410的上表面。导电层411在Y方向上延伸，作为上层位线UBL的一部分发挥功能。导电层411例如包含钨(W)等。
[写入动作]
接下来，对本实施方式的存储单元MC的写入动作进行说明。本实施方式的存储单元MC的写入动作包含重置动作及设定动作。重置动作是使存储单元MC从低电阻状态转变为高电阻状态的动作。设定动作是使存储单元MC从高电阻状态转变为低电阻状态的动作。
当对图3所示的下层存储器垫300中所含的存储单元MC执行重置动作时，硫属元素层307中所包含的相变区域307_a从结晶状态转变为非晶状态。
在进行重置动作时，例如将存储单元MC的相对于阴极EC的电压的阳极EA的电压(以下称为“单元电压”)调整为重置电压。由此，在存储单元MC中流动电流(以下称为“重置电流”)，对硫属元素层307供给焦尔热。此时的焦尔热具有使相变区域307_a熔融的程度的大小。继而，将所述单元电压调整为0V。由此，不再对硫属元素层307供给焦尔热，相变区域307_a的熔融部分急速冷却而固相化。其间，未给予相变区域307_a结晶化所需的时间。因此，相变区域307_a转变为非晶状态(重置状态：高电阻状态)。
另外，当对该存储单元MC执行设定动作时，硫属元素层307中所包含的相变区域307_a从非晶状态转变为结晶状态。
在进行设定动作时，例如将所述单元电压调整为小于所述重置电压的设定电压，并保持一定时间。由此，在存储单元MC中流动电流(以下称为“设定电流”)，对硫属元素层307供给焦尔热。此时的焦尔热是足以使相变区域307_a结晶化，但无法使之熔融的程度的大小。继而，将所述单元电压设为0V。由此，相变区域307_a转变为结晶状态(设定状态：低电阻状态)。
关于上层存储器垫400中所包含的存储单元MC，也能够利用相同的方法进行控制。
[效果]
以下，对本实施方式的半导体存储装置的效果进行说明。此外，在以下说明中，例示对下层存储器垫300执行写入动作的情况。
为了实现半导体存储装置的低耗电化，考虑减小所述重置电流及所述设定电流。为了以更小的电流使相变区域307_a熔融或结晶化，例如考虑使硫属元素层307的阴极EC侧的面所连接的电极层305在X方向及Y方向上的宽度小于硫属元素层307在X方向及Y方向上的宽度。
当对具有此种构成的半导体存储装置进行写入动作时，硫属元素层307及电极层305的接触面的电流密度变大，能够在硫属元素层307的阴极EC侧的面有效率地产生焦尔热。由此，能够以更少的电流量使相变区域307_a熔融、或结晶化。
另外，根据此种方法，硫属元素层307与电极层309的接触面中的电流密度变小，能够抑制硫属元素层307的阳极EA侧的面中的焦尔热。由此，能够抑制硫属元素层307中相变区域307_a以外的部分的熔融而实现稳定的切换。
然而，在如参照图2所说明的存储单元阵列MCA中，高集成化不断发展，存储单元MC的X方向及Y方向的宽度不断变小。在此种存储单元MC中，进而减小电极层305的X方向及Y方向的宽度存在就方便加工等来说并不容易的情况。
因此，在本实施方式中，以阻挡导电层306_1的导热率小于阻挡导电层308_1的导热率的方式调整导热率，该阻挡导电层306_1设置在硫属元素层307的阴极EC侧的面，该阻挡导电层308_1设置在硫属元素层307的阳极EA侧的面。
在此种构成中，热不易从阻挡导电层306_1侧逸散，热容易从阻挡导电层308_1侧逸散。因此，能够在硫属元素层307内有效率地产生如硫属元素层307的阻挡导电层306_1侧的面成为高温的温度梯度。因此，能够以更小的电流进行写入动作而无需调整电极层305在X方向及Y方向上的宽度。另外，因为相变区域307_a以外的部分的相变得到抑制，所以能够实现稳定的切换动作。
[阻挡导电层的构成]
阻挡导电层306_1、308_1、406_1、及408_1的导热率的调整例如也可通过材料的选定来进行。作为构成阻挡导电层306_1、308_1、406_1、及408_1的材料，例如可列举：钨(W)(170W/mK)、多晶硅(Si)(150W/mK)、镍(Ni)(91W/mK)、钯(Pd)(72W/mK)、铂(Pt)(70W/mK)、钒(V)(31W/mK)、钛(Ti)(22W/mK)、或在这些材料中加入其它元素所得的氮化钛(TiN)(19W/mK)、氮化钨(WN)等材料(括号内为各材料的导热率)。
如上所述，阻挡导电层308_1及406_1的导热率高于阻挡导电层306_1及408_1的导热率。尤其，阻挡导电层308_1及406_1的导热率优选为阻挡导电层306_1及408_1的导热率的1.7倍以上。例如在阻挡导电层308_1及406_1的材料包含氮化钛(TiN)(19W/mK)的情况下，阻挡导电层306_1及408_1的材料优选钨(W)(170W/mK)、多晶硅(Si)(150W/mK)、镍(Ni)(91W/mK)、钯(Pd)(72W/mK)、铂(Pt)(70W/mK)等。
另外，例如也可将阻挡导电层308_1及406_1的材料设为钨(W)、钛(Ti)等所述材料，将阻挡导电层306_1及408_1的材料设为氮化钨(WN)、氮化钛(TiN)等在所述材料中加入其它元素所得的材料。在此种情况下，阻挡导电层306_1、308_1、406_1、及408_1的导热率的调整也可通过调整其它元素的浓度来进行。
另外，阻挡导电层308_1及406_1也可为包含交替地积层在Z方向上的多个第1膜及多个第2膜的积层膜。另外，这些多个第1膜及多个第2膜也可包含互不相同的材料，而具有互不相同的导热率。另外，这些多个第1膜及多个第2膜可包含所述材料的任一个。此处，包含多个膜的积层膜的导热率会因界面热阻而降低。因此，相比于将阻挡导电层308_1及406_1设为单层膜的情况，能够降低导热率。
另外，也可将阻挡导电层308_1、406_1、306_1及408_1均设为积层膜。在此种情况下，阻挡导电层306_1、308_1、406_1、及408_1的导热率的调整可通过调整所述第1膜及第2膜的层数来进行。根据此种方法，能够使阻挡导电层306_1及阻挡导电层408_1的蚀刻速率与阻挡导电层308_1及阻挡导电层406_1的蚀刻速率相对容易地保持一致。
此外，阻挡导电层306_1、308_1、406_1及408_1中的各材料的组成例如能够通过EDS(Energy Dispersive X-ray Spectrometry，能量色散X射线光谱法)等方法进行观察。
[第2实施方式]
接下来，参照图4对第2实施方式的半导体存储装置的构成进行说明。
图4(a)是表示与图3(a)对应的剖面的示意性剖视图。图4(b)是表示与图3(b)对应的剖面的示意性剖视图。
如图4所示，本实施方式的存储单元MC基本上与第1实施方式(图3)的存储单元MC同样地构成。
然而，本实施方式中，通过调整膜厚来调整设置在硫属元素层307、407的上表面及下表面的阻挡导电层的导热率。也就是说，本实施方式的存储单元MC不具备第1实施方式的阻挡导电层306_1、308_1、406_1、及408_1，取而代之，具备阻挡导电层306_2、308_2、406_2及408_2。阻挡导电层306_2及408_2具备膜厚t1，阻挡导电层308_2及406_2具备膜厚t2。膜厚t1大于膜厚t2。
此处，硫属元素层307中产生的热从膜厚t1阻挡导电层306_2侧不易逸散，从膜厚t2的阻挡导电层308_2侧容易逸散。同样地，硫属元素层407中产生的热从膜厚t1的阻挡导电层408_2侧不易逸散，从膜厚t2的阻挡导电层406_2侧容易逸散。因此，能够在硫属元素层307及407内有效率地产生如硫属元素层307的阻挡导电层306_2侧的面、及硫属元素层407的阻挡导电层408_2侧的面成为高温的温度梯度。
本实施方式中，也与第1实施方式同样地能够实现低耗电化及切换动作的稳定化。
[阻挡导电层的构成]
阻挡导电层306_2、308_2、406_2、及408_2例如也可包含能够应用于第1实施方式的阻挡导电层306_1、308_1、406_1、及408_1的材料。另外，阻挡导电层306_2及408_2的材料与阻挡导电层308_2及406_2的材料可相同也可不同。
在阻挡导电层306_2、308_2、406_2、及408_2均具有相同导热率的情况下，优选膜厚t1比膜厚t2厚1.7倍以上。
另外，在阻挡导电层306_2及408_2、阻挡导电层308_2及406_2具有不同导热率的情况下，例如当将阻挡导电层306_2及408_2的导热率设为λ1，将阻挡导电层308_2及406_2的导热率设为λ2时，优选((1/λ1)×t1)/((1/λ2)×t2)大于1.7。
[第3实施方式]
接下来，参照图5，对第3实施方式的半导体存储装置的构成进行说明。
图5(a)是表示与图3(a)对应的剖面的示意性剖视图。图5(b)是表示与图3(b)对应的剖面的剖视图。
如图5所示，本实施方式的存储单元MC基本上与第1实施方式(图3)的存储单元MC同样地构成。
然而，本实施方式中，调换字线WL的极性与下层位线LBL及上层位线UBL的极性。也就是说，存储单元MC的阴极EC连接在字线WL，而不是下层位线LBL或上层位线UBL。另外，存储单元MC的阳极EA连接在下层位线LBL或上层位线UBL，而不是字线WL。
因此，本实施方式中，电极层303及409作为存储单元MC的阳极EA发挥功能，电极层309及403作为存储单元MC的阴极EC发挥功能。另外，硫属元素层307的相变区域307_a设置在硫属元素层307内部的字线WL侧的区域，硫属元素层407的相变区域407_a设置在硫属元素层407内部的字线WL侧的区域。
另外，本实施方式的存储单元MC不具备第1实施方式的阻挡导电层306_1、308_1、406_1、及408_1，取而代之，具备阻挡导电层306_3、308_3、406_3、及408_3。阻挡导电层308_3及406_3与阻挡导电层306_1及408_1同样地构成。阻挡导电层306_3及408_3与阻挡导电层308_1及406_1同样地构成。
本实施方式中，也与第1实施方式同样地能够实现低耗电化及切换动作的稳定化。
[第4实施方式]
接下来，参照图6，对第4实施方式的半导体存储装置的构成进行说明。
图6(a)是表示与图5(a)对应的剖面的示意性剖视图。图6(b)是表示与图5(a)对应的剖面的示意性剖视图。
如图6所示，本实施方式的存储单元MC基本上与第3实施方式(图5)的存储单元MC同样地构成。
然而，本实施方式中，与第2实施方式同样地，通过调整膜厚来调整设置在硫属元素层307、407的上表面及下表面的阻挡导电层的导热率。也就是说，本实施方式的存储单元MC不具备第3实施方式的阻挡导电层306_3、308_3、406_3、及408_3，取而代之，具备阻挡导电层306_4、308_4、406_4、及408_4。阻挡导电层308_4及406_4与阻挡导电层306_2及408_2同样地构成，具备膜厚t1。阻挡导电层306_4及408_4与阻挡导电层308_2及406_2同样地构成，具备膜厚t2。如上所述，膜厚t1大于膜厚t2。
本实施方式中，也与第3实施方式同样地能够实现低耗电化及切换动作的稳定化。
[第5实施方式]
接下来，参照图7，对第5实施方式的半导体存储装置的构成进行说明。
图7(a)是表示与图3(a)对应的剖面的示意性剖视图。图7(b)是表示与图3(b)对应的剖面的示意性剖视图。
如图7所示，本实施方式的存储单元MC基本上与第1实施方式(图3)的存储单元MC同样地构成。
然而，本实施方式的存储单元阵列MCA不具备第1实施方式的上层存储器垫400，取而代之，具备上层存储器垫500。
上层存储器垫500包含导电层501、阻挡导电层502、电极层503、阻挡导电层504_5、硫属元素层505、阻挡导电层506_5、电极层507、硫属元素层508、电极层509、阻挡导电层510及导电层511。
导电层501设置在导电层311的上表面。导电层501在X方向上延伸，作为字线WL的一部分发挥功能。导电层501例如包含钨(W)等。
阻挡导电层502设置在导电层501的上表面。阻挡导电层502在X方向上延伸，作为字线WL的一部分发挥功能。阻挡导电层502例如包含氮化钨(WN)等。
电极层503设置在阻挡导电层502的上表面。电极层503作为存储单元MC的阳极EA发挥功能。电极层503例如包含碳(C)等。
阻挡导电层504_5设置在电极层503的上表面。阻挡导电层504_5作为使硫属元素层505中产生的热容易逸散的导热体发挥功能。阻挡导电层504_5例如包含钨(W)等。
硫属元素层505设置在阻挡导电层504_5的上表面。硫属元素层505与硫属元素层307同样地作为电阻变化元件VR发挥功能。硫属元素层505例如包含与硫属元素层307相同的材料。
硫属元素层505包含相变区域505_a。相变区域505_a设置在硫属元素层505内部的阴极EC侧的区域(上层位线UBL侧的区域)，与阻挡导电层506_5相接。相变区域505_a作为利用热而变化为非晶状态的相或结晶状态的相的存储保存部发挥功能。
阻挡导电层506_5设置在硫属元素层505的上表面。阻挡导电层506_5作为使硫属元素层505中产生的热不易逸散的隔热材发挥功能。阻挡导电层506_5例如包含氮化钨(WN)等材料，该材料的导热率低于阻挡导电层504_5中所含的材料。
电极层507设置在阻挡导电层506_5的上表面。电极层507作为连接在电阻变化元件VR及非线性元件NO的电极发挥功能。电极层507例如包含碳(C)等。
硫属元素层508设置在电极层507的上表面。硫属元素层508与硫属元素层304同样地作为非线性元件NO发挥功能。硫属元素层508例如包含与硫属元素层304相同的材料。
电极层509设置在硫属元素层508的上表面。电极层509作为存储单元MC的阴极EC发挥功能。电极层509例如包含氮化碳(CN)等。
阻挡导电层510设置在电极层509的上表面。阻挡导电层510在Y方向上延伸，作为上层位线UBL的一部分发挥功能。阻挡导电层510例如包含氮化钨(WN)等。
导电层511设置在阻挡导电层510的上表面。导电层511在Y方向上延伸，作为上层位线UBL的一部分发挥功能。导电层511例如包含钨(W)等。
本实施方式中，也与第1实施方式同样地能够实现低耗电化及切换动作的稳定化。
另外，本实施方式中，在下层存储器垫300中，作为非线性元件NO发挥功能的硫属元素层304设置在比作为电阻变化元件VR发挥功能的硫属元素层307靠阴极EC侧。另外，设置在硫属元素层307的阴极EC侧的面的阻挡导电层306_5的导热率小于设置在硫属元素层307的阳极EA侧的面的阻挡导电层308_5的导热率。同样地，在上层存储器垫500中，作为非线性元件NO发挥功能的硫属元素层508设置在比作为电阻变化元件VR发挥功能的硫属元素层505靠阴极EC侧。另外，设置在硫属元素层505的阴极EC侧的面的阻挡导电层506_5的导热率小于设置在硫属元素层505的阳极EA侧的面的阻挡导电层504_5的导热率。
根据此种构成，能够抑制作为电阻变化元件VR发挥功能的硫属元素层307及硫属元素层505中产生的热向作为非线性元件NO发挥功能的硫属元素层304及硫属元素层508传递。此处，如果作为非线性元件NO发挥功能的硫属元素层304及硫属元素层508的温度超过规定温度，那么有非线性元件NO在非预期的时点成为低电阻状态的情况。根据本实施方式，能够抑制此种非线性元件NO的误动作而实现能够适宜地控制的半导体存储装置。
[第6实施方式]
接下来，参照图8对第6实施方式的半导体存储装置的构成进行说明。
图8(a)是表示与图7(a)对应的剖面的示意性剖视图。图8(b)是表示与图7(b)对应的剖面的示意性剖视图。
如图8所示，本实施方式的存储单元MC基本上与第5实施方式(图7)的存储单元MC同样地构成。
然而，本实施方式中，与第2实施方式同样地，通过调整膜厚来调整设置在硫属元素层307、505的上表面及下表面的阻挡导电层的导热率。也就是说，本实施方式的存储单元MC不具备第5实施方式的阻挡导电层306_5、308_5、504_5、及506_5，取而代之，具备阻挡导电层306_6、308_6、504_6、及506_6。阻挡导电层306_6及506_6与阻挡导电层306_2及408_2同样地构成，具备膜厚t1。阻挡导电层308_6及504_6与阻挡导电层308_2及406_2同样地构成，具备膜厚t2。如上所述，膜厚t1大于膜厚t2。
本实施方式中，也与第5实施方式同样地能够实现低耗电化及切换动作的稳定化。另外，本实施方式中，也与第5实施方式同样地能够适宜地控制非线性元件NO。
[第7实施方式]
接下来，参照图9对第7实施方式的半导体存储装置的构成进行说明。
图9(a)是表示与图7(a)对应的剖面的示意性剖视图。图9(b)是表示与图7(b)对应的剖面的剖视图。
如图9所示，本实施方式的存储单元MC基本上与第5实施方式(图7)的存储单元MC同样地构成。
然而，本实施方式中，与第3实施方式同样地调换字线WL的极性与下层位线LBL及上层位线UBL的极性。
因此，本实施方式中，电极层303及509作为存储单元MC的阳极EA发挥功能，电极层309及503作为存储单元MC的阴极EC发挥功能。另外，硫属元素层307的相变区域307_a设置在硫属元素层307内部的字线WL侧的区域，硫属元素层505的相变区域505_a设置在硫属元素层505内部的字线WL侧的区域。
另外，本实施方式的存储单元MC不具备第5实施方式的阻挡导电层306_5、308_5、504_5、及506_5，取而代之，具备阻挡导电层306_7、308_7、504_7、及506_7。阻挡导电层308_7及504_7与阻挡导电层306_5及506_5同样地构成。阻挡导电层306_7及506_7与阻挡导电层308_5及504_5同样地构成。
本实施方式中，也与第5实施方式同样地能够实现低耗电化及切换动作的稳定化。
[第8实施方式]
接下来，参照图10，对第8实施方式的半导体存储装置的构成进行说明。
图10(a)是表示与图9(a)对应的剖面的示意性剖视图。图10(b)是表示与图9(b)对应的剖面的示意性剖视图。
如图10所示，本实施方式的存储单元MC基本上与第7实施方式(图9)的存储单元MC同样地构成。
然而，本实施方式中，与第6实施方式同样地，通过调整膜厚来调整设置在硫属元素层307、505的上表面及下表面的阻挡导电层的导热率。也就是说，本实施方式的存储单元MC不具备第7实施方式的阻挡导电层306_7、308_7、504_7、及506_7，取而代之，具备阻挡导电层306_8、308_8、504_8、及506_8。阻挡导电层308_8及504_8与阻挡导电层306_2及408_2同样地构成，具备膜厚t1。阻挡导电层306_8及506_8与阻挡导电层308_2及406_2同样地构成，具备膜厚t2。如上所述，膜厚t1大于膜厚t2。
本实施方式中，也与第7实施方式同样地能够实现低耗电化及切换动作的稳定化。
[其它]
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并非意欲限定发明的范围。这些新颖的实施方式能够通过其它各种方式来实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含于发明的范围或主旨，并且包含于权利要求书所记载的发明及其均等范围。
[符号的说明]
100 衬底
300 下层存储器垫
301 导电层
302 阻挡导电层
303 电极层
304 硫属元素层
305 电极层
306 阻挡导电层
307 硫属元素层
308 阻挡导电层
309 电极层
310 阻挡导电层
311 导电层
400 上层存储器垫
401 导电层
402 阻挡导电层
403 电极层
404 硫属元素层
405 电极层
406 阻挡导电层
407 硫属元素层
408 阻挡导电层
409 电极层
410 阻挡导电层
411 导电层

Claims (19)

1.一种半导体存储装置，具备：
第1配线及第2配线，在第1方向上排列，且在与所述第1方向交叉的第2方向上延伸；
第3配线，设置在所述第1配线及所述第2配线之间，且在与所述第1方向及所述第2方向交叉的第3方向上延伸；
第1相变层，设置在所述第1配线与所述第3配线之间；
第1导电层，设置在所述第1相变层的所述第1配线侧的面；
第2导电层，设置在所述第1相变层的所述第3配线侧的面；
第2相变层，设置在所述第3配线与所述第2配线之间；
第3导电层，设置在所述第2相变层的所述第3配线侧的面；以及
第4导电层，设置在所述第2相变层的所述第2配线侧的面；且
所述第1导电层及所述第4导电层的导热率大于所述第2导电层及所述第3导电层的导热率、或小于所述第2导电层及所述第3导电层的导热率。
2.根据权利要求1所述的半导体存储装置，其中
所述第1导电层及所述第4导电层、或所述第2导电层及所述第3导电层具备在所述第1方向上交替地排列且导热率不同的多个第1膜及多个第2膜。
3.根据权利要求1所述的半导体存储装置，其具备：
第1非线性元件层，设置在所述第1配线及所述第1导电层之间；以及
第2非线性元件层，设置在所述第3配线及所述第3导电层之间。
4.根据权利要求1所述的半导体存储装置，其具备：
第3非线性元件层，设置在所述第1配线及所述第1导电层之间；以及
第4非线性元件层，设置在所述第2配线及所述第4导电层之间。
5.根据权利要求1所述的半导体存储装置，其具备：
第5非线性元件层，设置在所述第3配线及所述第2导电层之间；以及
第6非线性元件层，设置在所述第3配线及所述第3导电层之间。
6.根据权利要求1所述的半导体存储装置，其中
所述第1导电层及所述第4导电层的导热率小于所述第2导电层及所述第3导电层的导热率，或者所述第1导电层及所述第4导电层在所述第1方向上的厚度大于所述第2导电层及所述第3导电层在所述第1方向上的厚度，且
在写入动作中，所述第1配线及所述第2配线的至少一个的电压小于所述第3配线的电压。
7.根据权利要求1所述的半导体存储装置，其中
所述第1导电层及所述第4导电层的导热率大于所述第2导电层及所述第3导电层的导热率，或者所述第1导电层及所述第4导电层在所述第1方向上的厚度小于所述第2导电层及所述第3导电层在所述第1方向上的厚度，且
在写入动作中，所述第1配线及所述第2配线的至少一个的电压大于所述第3配线的电压。
8.一种半导体存储装置，具备：
第1配线及第2配线，在第1方向上排列，且在与所述第1方向交叉的第2方向上延伸；
第3配线，设置在所述第1配线及所述第2配线之间，且在与所述第1方向及所述第2方向交叉的第3方向上延伸；
第1相变层，设置在所述第1配线与所述第3配线之间；
第1导电层，设置在所述第1相变层的所述第1配线侧的面；
第2导电层，设置在所述第1相变层的所述第3配线侧的面；
第2相变层，设置在所述第3配线与所述第2配线之间；
第3导电层，设置在所述第2相变层的所述第3配线侧的面；以及
第4导电层，设置在所述第2相变层的所述第2配线侧的面；且
在所述第1方向上，所述第1导电层及所述第4导电层的厚度大于所述第2导电层及所述第3导电层的厚度、或小于所述第2导电层及所述第3导电层的厚度。
9.根据权利要求8所述的半导体存储装置，其具备：
第1非线性元件层，设置在所述第1配线及所述第1导电层之间；以及
第2非线性元件层，设置在所述第3配线及所述第3导电层之间。
10.根据权利要求8所述的半导体存储装置，其具备：
第3非线性元件层，设置在所述第1配线及所述第1导电层之间；以及
第4非线性元件层，设置在所述第2配线及所述第4导电层之间。
11.根据权利要求8所述的半导体存储装置，其具备：
第5非线性元件层，设置在所述第3配线及所述第2导电层之间；以及
第6非线性元件层，设置在所述第3配线及所述第3导电层之间。
12.根据权利要求8所述的半导体存储装置，其中
所述第1导电层及所述第4导电层的导热率小于所述第2导电层及所述第3导电层的导热率，或者所述第1导电层及所述第4导电层在所述第1方向上的厚度大于所述第2导电层及所述第3导电层在所述第1方向上的厚度，且
在写入动作中，所述第1配线及所述第2配线的至少一个的电压小于所述第3配线的电压。
13.根据权利要求8所述的半导体存储装置，其中
所述第1导电层及所述第4导电层的导热率大于所述第2导电层及所述第3导电层的导热率，或者所述第1导电层及所述第4导电层在所述第1方向上的厚度小于所述第2导电层及所述第3导电层在所述第1方向上的厚度，且
在写入动作中，所述第1配线及所述第2配线的至少一个的电压大于所述第3配线的电压。
14.一种半导体存储装置，具备：
第1配线及第2配线，在第1方向上排列，且在与所述第1方向交叉的第2方向上延伸；
第3配线，设置在所述第1配线及所述第2配线之间，且在与所述第1方向及所述第2方向交叉的第3方向上延伸；
第1相变层，设置在所述第1配线与所述第3配线之间；
第1导电层，设置在所述第1相变层的所述第1配线侧的面；
第2导电层，设置在所述第1相变层的所述第3配线侧的面；
第2相变层，设置在所述第3配线与所述第2配线之间；
第3导电层，设置在所述第2相变层的所述第3配线侧的面；以及
第4导电层，设置在所述第2相变层的所述第2配线侧的面；且
当将所述第1导电层及所述第4导电层在所述第1方向上的厚度设为t1，
将所述第2导电层及所述第3导电层在所述第1方向上的厚度设为t2，
将所述第1导电层及所述第4导电层的导热率设为λ1，
将所述第2导电层及所述第3导电层的导热率设为λ2时，
((1/λ1)×t1)/((1/λ2)×t2)大于1.7或小于1/1.7。
15.根据权利要求14所述的半导体存储装置，其具备：
第1非线性元件层，设置在所述第1配线及所述第1导电层之间；以及
第2非线性元件层，设置在所述第3配线及所述第3导电层之间。
16.根据权利要求14所述的半导体存储装置，其具备：
第3非线性元件层，设置在所述第1配线及所述第1导电层之间；以及
第4非线性元件层，设置在所述第2配线及所述第4导电层之间。
17.根据权利要求14所述的半导体存储装置，其具备：
第5非线性元件层，设置在所述第3配线及所述第2导电层之间；以及
第6非线性元件层，设置在所述第3配线及所述第3导电层之间。
18.根据权利要求14所述的半导体存储装置，其中
所述第1导电层及所述第4导电层的导热率小于所述第2导电层及所述第3导电层的导热率，或者所述第1导电层及所述第4导电层在所述第1方向上的厚度大于所述第2导电层及所述第3导电层在所述第1方向上的厚度，且
在写入动作中，所述第1配线及所述第2配线的至少一个的电压小于所述第3配线的电压。
19.根据权利要求14所述的半导体存储装置，其中
所述第1导电层及所述第4导电层的导热率大于所述第2导电层及所述第3导电层的导热率，或者所述第1导电层及所述第4导电层在所述第1方向上的厚度小于所述第2导电层及所述第3导电层在所述第1方向上的厚度，且
在写入动作中，所述第1配线及所述第2配线的至少一个的电压大于所述第3配线的电压。
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