(本発明の概要)
前記第1の目的を達成するために、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の一形態は、クロスポイント型抵抗変化不揮発性記憶装置であって、極性の異なる電圧が印加されることで第1の抵抗状態及び第2の抵抗状態の少なくとも2つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Y方向に延びたM本(Mは整数)のビット線と、前記Y方向と立体的に交差するX方向に延びたN本(Nは整数で、M>N)のワード線との交点位置のそれぞれに配列されて構成されるクロスポイント型のメモリセルアレイを備え、前記メモリセルアレイは、データ記憶を目的とする第1のメモリセル群と、前記第1のメモリセル群に接続されるワード線と同一の前記ワード線に接続される第2のメモリセル群とで構成され、前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、前記メモリセルアレイに対して、1本のワード線を選択ワード線として選択するワード線選択回路と、前記第1のメモリセル群の1本のビット線を第1の選択ビット線として選択する第1のビット線選択回路と、前記選択ワード線に接続された前記第2のメモリセル群に接続されるA本(Aは1以上の整数)のビット線を第2の選択ビット線として選択する第2のビット線選択回路と、前記第1及び第2のメモリセル群の選択されたメモリセルに対して前記選択ワード線を介して、第1の抵抗状態に書き込むために第1の電圧又は第1の電流を供給し、第2の抵抗状態に書き込むために第2の電圧又は第2の電流を供給するワード線用書き込み回路と、前記第1のメモリセル群の選択されたメモリセルに対して前記第1のビット線選択回路で選択される前記第1の選択ビット線を介して、第1の抵抗状態に書き込むために第3の電圧又は第3の電流を供給し、第2の抵抗状態に書き込むために第4の電圧又は第4の電流を供給する第1のビット線用書き込み回路と、前記第2のメモリセル群の選択されたメモリセルに対して前記第2のビット線選択回路で選択される前記第2の選択ビット線を介して、第1の抵抗状態に書き込むために第3の電圧又は第3の電流を供給し、第2の抵抗状態に書き込むために第4の電圧又は第4の電流を供給する第2のビット線用書き込み回路とを備え、前記第1のメモリセル群の選択されたメモリセルに対して前記第1の抵抗状態を書き込む場合、前記ワード線用書き込み回路は、前記第1の電圧又は前記第1の電流を、前記選択ワード線に供給し、かつ、前記第1のビット線用書き込み回路は、前記第3の電圧又は前記第3の電流を前記第1のメモリセル群の前記第1の選択ビット線に供給すると共に、前記第2のビット線用書き込み回路は、前記第3の電圧又は前記第3の電流を前記第2のメモリセル群のA本の前記第2の選択ビット線に供給し、前記第1のメモリセル群の選択されたメモリセルに対して前記第2の抵抗状態を書き込む場合、前記ワード線用書き込み回路は、前記第2の電圧又は前記第2の電流を、前記選択ワード線に供給し、かつ、前記第1のビット線用書き込み回路は、前記第4の電圧又は前記第4の電流を前記第1のメモリセル群の選択された前記第1の選択ビット線に供給すると共に、前記第2のビット線用書き込み回路は、前記第4の電圧又は前記第4の電流を前記第2のメモリセル群のA本の前記第2の選択ビット線に供給している。
これにより、第1及び第2のビット線選択回路で選択される複数((A+1)本)の選択ビット線と1つの選択ワード線との交点に位置する複数のメモリセルに対して同時に書き込みが実施されるので、非選択メモリセルを流れる漏れ電流を削減し、高い書き込み効率(言い換えると、消費電流の削減)を実現することができる。
ここで、前記Aは、予め定められた一定値である、より具体的には、前記Aは、前記Mと前記Nとに依存して定まる値であり、M/N−1に等しい、さらに限定的には、前記メモリセルアレイ内において、前記選択ワード線以外の非選択ワード線と、前記第1のビット線選択回路及び前記第2のビット線選択回路によって選択される選択ビット線とに接続されるメモリセルである第1の非選択メモリセル群に印加される電圧が、予め定められたディスターブ電圧以下にするために、同時に選択すべきビット線の本数をB本以上とし、かつ、前記選択ワード線と、前記選択ビット線以外の非選択ビット線とに接続されるメモリセルである第2の非選択メモリセル群に印加される電圧が、前記予め定められたディスターブ電圧以下にするために、同時に選択すべきビット線の本数をC本以下(Cは整数)とした場合に、前記第1のビット線選択回路及び前記第2のビット線選択回路によって選択されるビット線の本数(A+1)が、B≦(A+1)≦Cを満たすのが好ましい。
これにより、同時に書き込まれるメモリセルの数が最適化されるので、非選択メモリセルでのディスターブの影響(非選択メモリセルを構成する抵抗変化素子への抵抗変化の可能性につながる電圧等の影響)を最小限に抑える事ができる。
なお、メモリセルアレイの構成としては、前記メモリセルアレイにおいて、前記第2のビット線選択回路で選択可能な第2のメモリセル群には、データ記憶を目的とする第1のメモリセルが含まれてもよいし、前記メモリセルアレイにおいて、前記第2のビット線選択回路で選択可能な第2のメモリセル群には、データ記憶を目的としない第2のメモリセルが含まれてもよいし、前記メモリセルアレイは、データ記憶を目的とする複数の第1のメモリセルで構成された第1のメモリセルアレイと、データ記憶を目的としない複数の第2のメモリセルで構成された第2のメモリセルアレイとで構成されてもよい。いずれの構成であっても、書き込みの対象となる、第1のビット線選択回路で選択された1本のビット線に接続されたメモリセルに着目した場合に、そのメモリセルへの書き込み時におけるディスターブの影響が抑制される。
このとき、書き込み時の駆動方法として、前記ワード線用書き込み回路が前記1つの選択ワード線に第1の電圧を供給し、前記第1のビット線用書き込み回路及び前記第2のビット線用書き込み回路が前記選択ビット線の各々に第3の電圧を供給することにより、前記複数の選択ビット線と前記1つの選択ワード線との交点に位置する複数の選択メモリセルに対して第1の抵抗状態に同時に書き込みを実施してもよいし、前記ワード線用書き込み回路が前記1つの選択ワード線に第2の電圧を供給し、前記第1のビット線用書き込み回路及び前記第2のビット線用書き込み回路が前記選択ビット線の各々に第4の電圧を供給することにより、前記複数の選択ビット線と前記1つの選択ワード線との交点に位置する複数の選択メモリセルに対して第2の抵抗状態に同時に書き込みを実施してもよいし、前記ワード線用書き込み回路が前記1つの選択ワード線に第1の電圧を供給し、前記第1のビット線用書き込み回路及び前記第2のビット線用書き込み回路が前記選択ビット線の各々に第3の電流を供給することにより、前記複数の選択ビット線と前記1つの選択ワード線との交点に位置する複数の選択メモリセルに対して第1の抵抗状態に同時に書き込みを実施してもよいし、前記ワード線用書き込み回路が前記1つの選択ワード線に第2の電圧を供給し、前記第1のビット線用書き込み回路及び前記第2のビット線用書き込み回路が前記選択ビット線の各々に第4の電流を供給することにより、前記複数の選択ビット線と前記1つの選択ワード線との交点に位置する複数の選択メモリセルに対して第2の抵抗状態に同時に書き込みを実施してもよい。
なお、メモリセルを構成する抵抗変化素子が高抵抗状態から低抵抗状態に変化するときには、その抵抗変化素子に流れる電流の大きさに依存して抵抗変化素子の低抵抗状態における抵抗値が定まるので、特に、メモリセルに対して定電流を印加して書き込むことで、抵抗変化素子の低抵抗状態での抵抗値を所望の値に設定することができる。
また、前記メモリセルアレイは、前記複数のビット線と前記複数のワード線との交点位置のそれぞれに前記メモリセルが配置されて構成される層が前記X方向及び前記Y方向に直交するZ方向に積層されて構成される多層構造のクロスポイント型のメモリセルアレイであり、前記第1のビット線選択回路及び前記第2のビット線選択回路によって、同一の層に属する複数のビット線を選択ビット線として選択するとともに、前記ワード線選択回路によって、前記選択ビット線が属する層に前記Z方向で隣接する層に属する1つのワード線を選択ワード線として選択してもよい。
これにより、大規模なメモリセルアレイを備えるクロスポイント型抵抗変化不揮発性記憶装置に対して高い書き込み効率(低消費電流)の書き込みが行われ、大記憶容量の不揮発性記憶装置が実現される。
なお、前記ワード線選択回路は、前記N本のワード線のうち、選択していないワード線を高インピーダンス状態にし、前記第1のビット線選択回路及び前記第2のビット線選択回路は、選択していないビット線を高インピーダンス状態にするのが好ましい。
また、前記第2の目的を達成するために、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の別の形態は、クロスポイント型抵抗変化不揮発性記憶装置であって、極性の異なる電圧が印加されることで第1の抵抗状態及び第2の抵抗状態の少なくとも2つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Y方向に延びたM本(Mは整数)のビット線と、前記Y方向と立体的に交差するX方向に延びたN本(Nは整数で、M>N)のワード線との交点位置のそれぞれに配列されて構成されるクロスポイント型のメモリセルアレイを備え、前記メモリセルアレイは、データ記憶を目的とする第1のメモリセル群と、前記第1のメモリセル群が接続されるワード線と同一の前記ワード線に接続される第2のメモリセル群とで構成され、前記クロスポイント型抵抗変化不揮発性記憶装置はさらに、前記メモリセルアレイに対して、1本のワード線を選択ワード線として選択するワード線選択回路と、前記第1のメモリセル群の1本のビット線を第1の選択ビット線として選択する第1のビット線選択回路と、前記選択ワード線に接続された前記第2のメモリセル群に接続されるA本(Aは1以上の整数)のビット線を第2の選択ビット線として選択する第2のビット線選択回路と、前記第1及び第2のメモリセル群の選択されたメモリセルに対して前記選択ワード線を介して、記憶データを読み出すために第5の電圧を供給するワード線用読み出し電圧発生回路と、前記第1のメモリセル群の選択されたメモリセルに対して前記第1のビット線選択回路で選択される前記第1の選択ビット線を介して、記憶データを読み出すために第6の電圧又は第6の電流を供給する第1の読み出し回路と、前記第2のメモリセル群の選択されたメモリセルに対して前記第2のビット線選択回路で選択されるA本の前記第2の選択ビット線を介して、記憶データを読み出すために第6の電圧又は第6の電流を供給する第2の読み出し回路とを備え、前記第1及び第2のメモリセル群の選択されたメモリセルを読み出す場合、前記ワード線用読み出し電圧発生回路は、前記第5の電圧を、前記選択ワード線に供給し、かつ、前記第1の読み出し回路は、前記第6の電圧又は前記第6の電流を前記第1のメモリセル群の前記第1の選択ビット線に供給すると共に、前記第2の読み出し回路は、前記第6の電圧又は前記第6の電流を前記第2のメモリセル群のA本の前記第2の選択ビット線に供給する。
これにより、第1及び第2のビット線選択回路で選択された複数の選択ビット線と1つの選択ワード線との交点に位置する複数のメモリセルに対して同時に読み出しが実行されるので、非選択メモリセルを流れる漏れ電流の少ない安定的な読み出しが可能となる。
このとき、読み出し時の駆動方法として、前記第1及び第2の読み出し回路は、前記第1の選択ビット線及び前記第2の選択ビット線のそれぞれに第6の電圧を供給することにより、前記第1の選択ビット線及び前記第2の選択ビット線と、前記1つの選択ワード線との交点に位置する複数の選択されたメモリセルに対して同時に読み出しを実施してもよいし、前記第1及び第2の読み出し回路は、前記第1の選択ビット線及び前記第2の選択ビット線のそれぞれに第6の電流を供給することにより、前記第1の選択ビット線及び前記第2の選択ビット線と、前記選択された1つの選択ワード線との交点に位置する複数の選択されたメモリセルに対して同時に読み出しを実施してもよい。
なお、本発明は、このようなクロスポイント型抵抗変化不揮発性記憶装置として実現できるだけでなく、クロスポイント型抵抗変化不揮発性記憶装置の書き込み方法(複数ビット同時書き込み手法)として実現したり、クロスポイント型抵抗変化不揮発性記憶装置の読み出し方法(複数ビット同時読み出し手法)として実現したりすることもできる。
前記第3の目的を達成するために、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の一形態は、クロスポイント型抵抗変化不揮発性記憶装置であって、極性の異なる電圧が印加されることで第1の抵抗状態及び第2の抵抗状態の少なくとも2つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、X方向に延びたN本(Nは整数)のワード線と、前記X方向と立体的に交差するY方向に延びたM本(Mは整数)のビット線との交点のそれぞれに配置されて構成されるデータ用メモリセルアレイと、前記N本(Nは整数)のワード線とY方向に延びた少なくとも1本のビット線との交点のそれぞれに、非線形の電流電圧特性を有する双方向の電流制御素子を少なくとも含んで構成されるダミーセルが配置されて構成される補償用メモリセルアレイとで構成される、複数の分割メモリセルアレイと、前記複数の分割メモリセルアレイの各々を構成する前記データ用メモリセルアレイの前記ビット線の1本を選択する第1のビット線選択回路と、前記複数の分割メモリセルアレイの各々を構成する前記補償用メモリセルアレイの前記ビット線の1本を選択する第2のビット線選択回路と、外部から入力される複数ビットの書き込みデータに従って、前記複数の分割メモリセルアレイの各々を構成する前記データ用メモリセルアレイへ第1の抵抗状態又は第2の抵抗状態の書き込みを行う書き込み回路とを備え、前記書き込み回路は、前記書き込みデータに従って、対応する前記複数の分割メモリセルアレイの各々に対して、前記第1の抵抗状態又は前記第2の抵抗状態の何れかの書き込みを指示するデータ入力信号を出力する書き込み用レジスタと、前記複数の分割メモリセルアレイに対して前記第1の抵抗状態の書き込み又は前記第2の抵抗状態の書き込みの何れの動作を同時に行うかを指示する書き込みデータフラグを生成する書き込みデータフラグ発生回路と、前記データ入力信号と前記書き込みデータフラグとに基づいて、前記複数の分割メモリセルアレイの各々について、前記第1のビット線選択回路又は前記第2のビット線選択回路の何れかを選択して動作させることで、書き込みを実行するデータ/補償選択回路とを有し、前記データ/補償選択回路は、前記複数の分割メモリセルアレイの各々について、前記分割メモリセルアレイへの前記データ入力信号が第1の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第1の抵抗状態の書き込みを指示する場合、前記第1のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行し、前記分割メモリセルアレイへの前記データ入力信号が第2の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第2の抵抗状態の書き込みを指示する場合、前記第1のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行し、前記分割メモリセルアレイへの前記データ入力信号が第1の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第2の抵抗状態の書き込みを指示する場合、前記第2のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行し、前記分割メモリセルアレイへの前記データ入力信号が第2の抵抗状態の書き込みを指示し、かつ前記書き込みデータフラグが第1の抵抗状態の書き込みを指示する場合、前記第2のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行する。
これにより、分割メモリセルアレイごとに、ワード線が共有されたデータ用メモリセルアレイ内のメモリセルか補償用メモリセルアレイ内のメモリセルかが選択されて書き込みが行われるので、分割メモリセルアレイの個数に相当する数の複数のメモリセルに対して、同時に書き込みが実施され、非選択メモリセルを流れる漏れ電流が削減される。
また、複数ビットからなる書き込みデータの各ビットを、複数の分割メモリセルアレイの各々に対応させ、各書き込みビットの値に応じて、各分割メモリセルアレイにおける書き込み先(データ用メモリセルアレイ/補償用メモリセルアレイ)を選択して書き込みを行うカラム単位のデコード方式で書き込みが行われるので、特定の補償用メモリセルが頻繁に書き込まれることによるメモリセルへのダメージが回避されるとともに、書き込みデータを構成する“1(又は0)”のビット数に応じて補償用メモリセルアレイへの書き込みビット数を算出するという複雑な回路が不要になる。よって、メモリセルに与えるダメージを抑制しつつ簡易な回路で書き込みを行うこともできるという効果も奏される。
ここで、ダミーセルとしては、前記ダミーセルは、極性の異なる電圧が印加されることで第1の抵抗状態及び第2の抵抗状態の少なくとも2つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された前記電流制御素子とを有するメモリセルで構成されるだけでなく、固定抵抗素子と前記固定抵抗素子に直列に接続された前記電流制御素子とで構成されてもよい。これにより、補償用メモリセルアレイを構成するダミーセルに対するフォーミングが不要になるとともに、書き込み動作が繰り返されることによる信頼性の低下という懸念もなくなる。
また、データ用メモリセルアレイの形状としては、前記複数の分割メモリセルアレイの各々を構成するデータ用メモリセルアレイでは、MがNに等しいのが好ましい。これにより、分割メモリセルアレイ内の選択ワード線に接続される非選択メモリセルへの印加電圧と選択ビット線に接続される非選択メモリセル印加電圧がほぼ同等に均一化された状態となるので、書き込み時におけるディスターブの影響が最小化される。
また、書き込みデータフラグの生成方法としては、前記書き込みデータフラグ発生回路は、外部から入力される書き込みを制御する基本クロックを分周して前記書き込みデータフラグを生成してもよい。具体的には、さらに、前記複数の分割メモリセルアレイに対して書き込みモード又は読み出しモードを指示する書き込み信号を出力する書き込み/読み出し選択回路を備え、前記書き込みデータフラグ発生回路は、前記書き込み信号が書き込みモードを指示したときに、前記書き込みデータフラグの生成を開始してもよいし、前記書き込みデータフラグ発生回路は、前記書き込み信号の指示が書き込みモードから読み出しモードに変わったときに、前記書き込みデータフラグの生成を停止してもよいし、前記書き込み回路は、前記複数の分割メモリセルアレイのうちの所定の分割メモリセルアレイに第1の抵抗状態と第2の抵抗状態の書き込みを行わない場合には、当該分割メモリセルアレイを構成する補償用メモリセルアレイに第1の抵抗状態と第2の抵抗状態の書き込みを行ってもよいし、前記書き込み回路は、前記複数の分割メモリセルアレイのうちの所定の分割メモリセルアレイに第1の抵抗状態と第2の抵抗状態の書き込みを行う場合には、当該分割メモリセルアレイを構成するデータ用メモリセルアレイに第1の抵抗状態と第2の抵抗状態の書き込みを行ってもよい。これにより、複数ビットからなるデータの書き込みに際して、“0”書き込みと“1”書き込みによる2段階の書き込みを確実に行うことができる。
また、補償用メモリセルアレイについては、前記第2のビット線選択回路は、前記補償用メモリセルアレイの前記ビット線を常時選択してもよい。たとえば、補償用メモリセルアレイのビット線が1本の場合には、その1本のビット線を常時選択してもよい。これにより、第2のビット線選択回路が簡素化される。
また、データ用メモリセルアレイか補償用メモリセルアレイかの選択については、前記書き込み回路はさらに、前記データ/補償選択回路に対して、データ用メモリセルアレイを選択すべきことを指示するデータ用メモリセルアレイ選択信号を出力するデータ/補償選択制御回路を備え、前記データ/補償選択回路は、前記データ/補償選択制御回路から前記データ用メモリセルアレイ選択信号が出力される間はデータ用メモリセルアレイを選択したり、前記書き込み回路はさらに、前記データ/補償選択回路に対して、補償用メモリセルアレイを選択すべきことを指示する補償用メモリセルアレイ選択信号を出力するデータ/補償選択制御回路を備え、前記データ/補償選択回路は、前記データ/補償選択制御回路から前記補償用メモリセルアレイ選択信号が出力される間は補償用メモリセルアレイを選択したりしてもよい。これにより、書き込みデータ及び書き込みデータフラグとは無関係に、強制的にデータ用メモリセルアレイ又は補償用メモリセルアレイにアクセスすることが可能となり、メモリセルに対するフォーミング又は各種テスト等を実施することができる。
また、ワード線及びビット線への電圧/電流の印加については、さらに、前記複数の分割メモリセルアレイに対して、1本のワード線を選択するワード線選択回路と、前記複数の分割メモリセルアレイに対して、前記ワード線選択回路で選択されるワード線を介して、第1の抵抗状態に書き込む場合に第1の電圧又は第1の電流を供給し、第2の抵抗状態に書き込む場合に第2の電圧又は第2の電流を供給する書き込み電圧発生回路とを備え、前記書き込み電圧発生回路は、前記書き込みデータフラグが第1の抵抗状態の書き込みを指示する場合、前記ワード線選択回路を介して、第1の電圧又は第1の電流を、選択されたワード線に供給し、前記書き込みデータフラグが第2の抵抗状態の書き込みを指示する場合、前記ワード線選択回路を介して、第2の電圧又は第2の電流を、選択されたワード線に供給したり、さらに、前記複数の分割メモリセルアレイに対して、前記第1のビット線選択回路及び前記第2のビット線選択回路を介して、書き込みのための電圧又は電流を供給する書き込み電圧発生回路を備え、前記書き込み電圧発生回路は、前記書き込みデータフラグが第1の抵抗状態の書き込みを指示する場合、前記第1のビット線選択回路及び前記第2のビット線選択回路を介して、第3の電圧又は第3の電流を、選択されたビット線に供給し、前記書き込みデータフラグが第2の抵抗状態の書き込みを指示する場合、前記第1のビット線選択回路及び前記第2のビット線選択回路を介して、第4の電圧又は第4の電流を、選択されたビット線に供給したりしてもよい。これにより、ワード線及びビット線の交点に位置するメモリセルに対して、電圧印加、又は、電流印加により、第1/第2の抵抗状態への書き込みが行われる。
また、書き込みシーケンスの別の例として、前記データ用メモリセルアレイの全ての前記メモリセルに対して第1の抵抗状態に書き込みを行う為、前記書き込み用レジスタは、前記データ入力信号として、第1の抵抗状態の書き込みを指示する信号に設定して出力し、かつ、前記書き込みデータフラグ発生回路は、前記書き込みデータフラグとして、第1の抵抗状態の書き込みを指示する信号に設定して出力し、前記データ/補償選択回路は、前記データ入力信号及び前記書き込みデータフラグに基づいて、前記データ用メモリセルアレイを選択し、前記データ用メモリセルアレイの全ての前記メモリセルに対して順次第1の抵抗状態の書き込みを実施し、次に、前記データ用メモリセルアレイの所定の前記メモリセルに対して第2の抵抗状態に書き込みを行う為、前記書き込み用レジスタは、所定の前記メモリセルに対応して前記データ入力信号を第2の抵抗状態の書き込みを指示する信号に設定して出力し、かつ、前記書き込みデータフラグ発生回路は、前記書き込みデータフラグとして、第2の抵抗状態の書き込みを指示する信号に設定して出力し、前記データ/補償選択回路は、前記データ入力信号及び前記書き込みデータフラグに基づいて、所定の前記メモリセルに対応して前記データ用メモリセルアレイを選択し、前記データ用メモリセルアレイの所定の前記メモリセルのみに対して順次第2の抵抗状態の書き込みを実施する2段階の書き込み行為によって前記データ用メモリセルアレイの全ての前記メモリセルの書き込みを行ってもよい。これにより、全メモリ領域に一旦“0”を書き込んだ後に任意の入力データに従って“1”を書き込むといった書き込み手順が可能となり、ブロック単位での効率的な書き込みが可能となる。
なお、前記第1のビット線選択回路は、前記M本のビット線のうち、選択していないビット線を高インピーダンス状態にし、前記第2のビット線選択回路は、前記少なくとも1本のビット線のうち、選択していないビット線を高インピーダンス状態にするのが好ましい。
以上のように、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の簡便な構成により、非選択メモリセルを介する漏れ電流を削減した高い書き込み効率を実現する多ビット同時書き込み方式を容易に実現することが可能となる。
なお、本発明は、このようなクロスポイント型抵抗変化不揮発性記憶装置として実現できるだけでなく、クロスポイント型抵抗変化不揮発性記憶装置の書き込み方法(複数ビット同時書き込み手法)として実現することもできる。
(本発明の基礎となった知見)
次に、本発明の実施の形態を説明する前に、本発明の前提技術、及び、本発明の基礎となった知見を説明する。
まず、クロスポイントメモリセルアレイを構成するメモリセルの構造と特性について説明する。
図1Aはいわゆる単層クロスポイントメモリセルアレイの立体構造を示す図である。ここには、メモリセル51、任意の一方向(例えば、X方向)かつ平行に多数配線されたワード線(例えば第2層配線)52、ワード線52と直交するように一方向(例えば、Y方向)かつ平行に多数配線されたビット線(例えば第1層配線)53が図示されている。ワード線52とビット線53との各交点の位置に、ビット線53とワード線52とに挟まれて、メモリセル51が構成されている。
図1Bはいわゆる多層クロスポイントメモリセルアレイの立体構造を示す図である。ここには、ビット線53が第1配線層に配置(第1層ビット線53a)され、その上層に、ビット線53と直交する様にワード線52が第2配線層に配置(第1層ワード線52a)され、更にその上層に、ワード線52と直交する様にビット線53が第3配線層に配置(第2層ビット線53b)され、更にその上層に、ビット線53と直交する様にワード線52が第4配線層に配置(第2層ワード線52b)され、更にその上層に、ワード線52と直交する様にビット線53が第5配線層に配置(第3層ビット線53c)される形態で幾重にも積み重ねられた多層構造が図示されている。ワード線52とビット線53との各交点の位置に、ビット線53とワード線52とに挟まれて、メモリセル51が構成されている。
このようにクロスポイント方式のメモリセルアレイは配線の交点にメモリセルを形成する単純な構造で、さらにそれを垂直方向(Z方向)に積み重ねることで、微細化に頼ることなく単位面積当たりのメモリセルの数を増加させることが可能なため、高集積化に適した構造として知られている。
以下に、クロスポイントメモリセルアレイを構成する上での新たな課題を説明する。
〔メモリセルの構造〕
図2に、クロスポイントメモリセルアレイに用いるメモリセル51の断面構成図を示す。
メモリセル51は、抵抗変化素子10と、電流制御素子29とが直列接続された構成を有し、1ビットを構成している。
抵抗変化素子10は、例えば窒化タンタル(TaN)で構成される下部電極14の上層に、例えば酸素不足型のタンタル酸化物(TaOx、0<x<2.5)を第1の抵抗変化層(第1の金属酸化物層)13として積層し、その上部界面に300℃、200W、20秒の酸素プラズマを照射して、TaOxより酸素濃度の高いTaOy(x<y)で構成される第2の抵抗変化層(第2の金属酸化物層)12を薄く形成し、その上層に白金(Pt)で構成される上部電極11を積層した構造を有している。ここで、酸素不足型とは、通常絶縁性を示す化学量論的組成である金属酸化物の組成より酸素量が少なく、半導体的な電気特性を示す金属酸化物の組成状態を意味する。第2の抵抗変化層12と接する電極となる上部電極11は白金(Pt)を用いている。第2の抵抗変化層12と接する電極となる上部電極11は、第2の抵抗変化層12(ここではタンタル酸化物)を構成するタンタル(Ta)の標準電極電位、及び下部電極14を構成する窒化タンタル(TaN)の標準電極電位より高い材料を用いる。
この構造の場合、白金(Pt)で構成される上部電極11と接する、より酸素濃度の高いTaOyで構成される第2の抵抗変化層12で抵抗変化が生じ、上部電極11の電圧を下部電極14の電圧より、所定電圧以上高く印加した場合、抵抗変化素子10は高抵抗状態に変化し、逆に下部電極14の電圧を上部電極11の電圧より、所定電圧以上高く印加した場合、抵抗変化素子10が低抵抗状態に変化する。抵抗変化素子の第2の抵抗変化層中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成される。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
「酸素不足度」とは、金属酸化物において、その化学量論的組成(複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成)の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
例えば、金属がタンタル(Ta)の場合、上述の定義による化学量論的組成の酸化物はTa2O5であるので、TaO2.5と表現できる。TaO2.5の酸素不足度は0%であり、TaO1.5の酸素不足度は、酸素不足度=(2.5−1.5)/2.5=40%となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、0、負の値も含むものとして説明する。
酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ta2O5の酸素含有率は、総原子数に占める酸素原子の比率(O/(Ta+O))であり、71.4atm%となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は0より大きく、71.4atm%より小さいことになる。例えば、第1の金属酸化物層を構成する金属と、第2の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第2の金属酸化物の酸素含有率が第1の金属酸化物の酸素含有率よりも大きいとき、第2の金属酸化物の酸素不足度は第1の金属酸化物の酸素不足度より小さい。
抵抗変化層を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層を構成する金属としては、遷移金属、またはアルミニウム(Al)を用いることができる。遷移金属としては、タンタル(Ta)、チタン(Ti)、ハフニウム(Hf)、ジルコニウム(Zr)、ニオブ(Nb)、タングステン(W)、ニッケル(Ni)等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
例えば、ハフニウム酸化物を用いる場合、第1の金属酸化物の組成をHfOxとした場合にxが0.9以上1.6以下であり、かつ、第2の金属酸化物の組成をHfOyとした場合にyがxの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第2の金属酸化物の膜厚は、3〜4nmとしてもよい。
また、ジルコニウム酸化物を用いる場合、第1の金属酸化物の組成をZrOxとした場合にxが0.9以上1.4以下であり、かつ、第2の金属酸化物の組成をZrOyとした場合にyがxの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第2の金属酸化物の膜厚は、1〜5nmとしてもよい。
第1の金属酸化物を構成する第1の金属と、第2の金属酸化物を構成する第2の金属とは、異なる金属を用いてもよい。この場合、第2の金属酸化物は、第1の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第1電極と第2電極との間に印加された電圧は、第2の金属酸化物に、より多くの電圧が分配され、第2の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
また、第1の抵抗変化層となる第1の金属酸化物を構成する第1の金属と、第2の抵抗変化層となる第2の金属酸化物を構成する第2の金属とを、互いに異なる材料を用いる場合、第2の金属の標準電極電位は、第1の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第2の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第2の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント(導電パス)が変化することにより、その抵抗値(酸素不足度)が変化すると考えられる。
例えば、第1の金属酸化物に酸素不足型のタンタル酸化物(TaOx)を用い、第2の金属酸化物にチタン酸化物(TiO2)を用いることにより、安定した抵抗変化動作が得られる。チタン(標準電極電位=−1.63eV)はタンタル(標準電極電位=−0.6eV)より標準電極電位が低い材料である。このように、第2の金属酸化物に第1の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第2の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第2の金属酸化物層にアルミニウム酸化物(Al2O3)を用いることができる。例えば、第1の金属酸化物層に酸素不足型のタンタル酸化物(TaOx)を用い、第2の金属酸化物層にアルミニウム酸化物(Al2O3)を用いてもよい。
積層構造の抵抗変化層における抵抗変化現象は、いずれも抵抗が高い第2の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント(導電パス)が変化することにより、その抵抗値が変化すると考えられる。
つまり、第2の金属酸化物に接続する第2電極に、第1電極を基準にして正の電圧を印加したとき、抵抗変化層中の酸素イオンが第2の金属酸化物側に引き寄せられる。これによって、第2の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
逆に、第2の金属酸化物に接続する第2電極に、第1電極を基準にして負の電圧を印加したとき、第2の金属酸化物中の酸素イオンが第1の金属酸化物側に押しやられる。これによって、第2の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
電流制御素子29は、印加電圧の正負双方向に非線形の電流電圧特性を有するダイオード素子で、例えば窒素不足型窒化シリコンで構成される電流制御層22を、窒化タンタル(TaN)等で構成される下部電極23と上部電極21とでサンドイッチした構造を有している。双方向に非線形の電流電圧特性とは、印加される電圧が所定の電圧範囲では、電流制御素子29は高抵抗(オフ)状態を示し、所定の電圧範囲を超える領域(つまり、所定の電圧範囲より電圧が高い領域及び電圧が低い領域)では低抵抗(オン)状態を示すことをいう。つまり、印加電圧の絶対値が所定値以下のときに電流制御素子29は高抵抗(オフ)状態を示し、所定値より大きいときに電流制御素子29は低抵抗(オン)状態を示す。
メモリセル51は、抵抗変化素子10と電流制御素子29とがビア27を用いて直列接続されたメモリセルである。ビア26によって、抵抗変化素子10の上部電極11と上部配線70(ビット線53又はワード線52に対応し、ここではアルミニウム(Al)で構成)とが接続される。また、ビア28によって、電流制御素子29の下部電極23と下部配線71(ビット線53又はワード線52に対応し、ここではアルミニウム(Al)で構成)とが接続される。下部配線71と上部配線70とは、お互いに直交するように配置されている。
なお、図2において、電流制御素子29と抵抗変化素子10との関係は上下逆でもかまわない。
図3は、図2に示したメモリセルとは別の構成のメモリセル51aを用いた、クロスポイントメモリセルアレイを備えた抵抗変化不揮発性記憶装置の断面構造を示す図である。この図3のメモリセル51aは、図2において、ビア27を省略し、かつ、抵抗変化素子10の下部電極14を、電流制御素子29の上部電極21で共用して簡素化した構造のメモリセルである。抵抗変化素子10、電流制御素子29の各構成や、上部配線70、下部配線71、ビア26、28については、図2で説明したのと同様であるため、説明を省略する。
上部配線70の電圧を下部配線71の電圧より、所定電圧以上高く印加した場合、抵抗変化素子10は高抵抗化方向に変化し、逆に下部配線71の電圧を上部配線70の電圧より、所定電圧以上高く印加した場合、抵抗変化素子10は低抵抗化方向に変化する。つまり、抵抗変化素子10は、第2電極21と第3電極11とそれらに挟まれた第1の抵抗変化層13と第2の抵抗変化層12がZ方向(積層方向)に順に配置され、第2電極21から第3電極11方向にみた構造と、第3電極11から第2電極21方向にみた構造は非対称性を有し、第2電極21を基準に第3電極11に所定電圧以上の電圧が印加されたとき高抵抗状態に変化し、第3電極11を基準に第2電極21に所定電圧以上の電圧が印加されたとき低抵抗状態に変化する特性を有する。
なお、図2、図3の構成において、ビア26及びビア28のいずれか一方又は両方を省略した構造のものであっても構わない。
また、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置が備えるメモリセルを構成する抵抗変化素子10は、上記の構成を備える抵抗変化素子に限られず、少なくとも下部電極と抵抗変化層と上部電極とを有する構成を備える抵抗変化素子であればよい。
このとき、抵抗変化層の金属酸化物は、遷移金属酸化物で構成されていてもよく、さらには、上述のように、酸素含有率の低い第1の抵抗変化層13と酸素含有率の高い第2の抵抗変化層12とから構成される積層構造を備えていてもよい。
図4は、抵抗変化素子10の構造と対応した接続関係を示す回路図、つまり、メモリセル51に対応する等価回路図を示している。
〔メモリセルの特性〕
次に、メモリセル51の動作について図5を用いて説明する。図5は、図2の構造を持つメモリセル51に対し、下部配線71よりも上部配線70が高い電圧となる極性を正として電圧を印加した場合の電圧と電流との関係を実測した特性図である。
当初、メモリセル51は高抵抗状態であるとする。メモリセル51に対し、印加電圧0Vから、上部配線70よりも下部配線71が高い電位となる負極性の電圧を徐々に増加させて印加していくと、C点から電流が流れ出し、抵抗変化素子10は高抵抗状態から低抵抗状態へと変化を開始する。さらにA点まで負方向に電圧を印加しているが、印加電圧に応じて急激に低抵抗化が進行している。その後、低抵抗状態のまま印加電圧0Vになるまで徐々に電圧を減少させて印加する。A点は、低抵抗化時に抵抗変化素子に流す電流の値(ここではIL)により決まる。
その後、メモリセル51に対し、下部配線71よりも上部配線70が高い電位となる正極性の電圧を徐々に増加させて印加していくと、D点から電流が流れ出し、低抵抗状態の到達電圧(A点)と概ね点対称な点であるB点で、抵抗変化素子10は低抵抗状態から高抵抗状態へと変化を開始する。さらに、E点まで印加すると電流増加が見られるが、この後印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、高抵抗状態に変化していることがわかる。
すなわち、図5に示す実測データは、図2の構造を持つメモリセル51について、上部配線70の電圧を基準として下部配線71の電圧が所定電圧VLth(C点)以上高くなったとき低抵抗状態に変化し、下部配線71の電圧を基準として上部配線70の電圧が所定電圧VHth(B点)以上高くなったとき高抵抗状態に変化する双方向性の抵抗変化特性を示し、また、低抵抗状態の印加電圧(A点)と、高抵抗状態への変化開始電圧(B点)とが、概ね点対称な電圧及び電流となる関係にあることを示している。従って高抵抗化は低抵抗化とほぼ同じ、又はそれ以上の電流で駆動することが必要になる。実際には、高抵抗化時に印加する電圧の絶対値は、低抵抗化時に印加する電圧の絶対値より大きいほうが望ましい。
また、低抵抗状態の抵抗値は、本メモリセル51において、高抵抗状態から低抵抗状態に変化させる際に、抵抗変化素子10が抵抗変化しうる所定の電圧(絶対値はVLth以上の電圧)で抵抗変化素子10に流す電流値の大小に応じた低抵抗値(A点)に変化する。
ここで、低抵抗値の設定について図6を用いてその詳細を説明する。
図6は抵抗変化素子10の抵抗変化特性を示す図である。横軸は抵抗変化素子10の両端に掛かる電圧、縦軸は抵抗変化素子10の両端に電圧が印加された時に抵抗変化素子10に流れる電流である。
始めに抵抗変化素子10の抵抗状態が高抵抗状態にあったとすると、その特性は、印加電圧が下部電極14を基準として−VRを上回る電圧においては特性線BH→B0→A0となる。下部電極14を基準として抵抗変化素子10に印加される電圧が−VRになると、低抵抗化が開始され、抵抗変化素子10に流れる電流が増加する。この時、抵抗変化素子10は、その端子間の電圧の大きさが|VR|一定となる様に、抵抗変化素子10に流れる電流量に従ってその抵抗値が変化する。つまり、抵抗変化素子10に−VRが印加されている状態で、A1点で示す−ILRW1の最大電流が流れた場合は、抵抗変化素子10はLR1の特性の傾きを持った低抵抗値に設定され、A2点で示す−ILRW2の最大電流が流れた場合は、抵抗変化素子10はLR2の特性の傾きを持った低抵抗値に設定され、A3点で示す−ILRW3の最大電流が流れた場合は、抵抗変化素子10はLR3の特性の傾きを持った低抵抗値に設定される。
ちなみに、低抵抗状態(LR1、LR2、LR3)から高抵抗状態への抵抗変化開始点は、LR1状態では低抵抗に設定されたA1点の電圧及び電流に原点対称なB1点となり、LR2状態では低抵抗に設定されたA2点の電圧及び電流に原点対称なB2点となり、LR3状態では低抵抗に設定されたA3点の電圧及び電流に原点対称なB3点となる。本現象は正負の電圧印加で点対称的な特性を示す電流制御素子29が直列に接続されたメモリセル51においても同様の特徴が確認できる(図5のA点とB点の対称性を参照)。
以上のことから、安定な抵抗変化動作を行うためには、低抵抗化においては所定の電流値に電流制御(電流制限)することで所定の低抵抗状態を得、一方高抵抗化においては、低抵抗化とは逆の向きの電圧を印加し、低抵抗化時より高電圧かつ大電流駆動をすることが必要となる。
なお、図5において、メモリセル51に電圧を印加しても、低抵抗化時(高抵抗状態)は0VからC点までの電圧区間及び、高抵抗化時(低抵抗状態)は0VからD点までの電圧区間は顕著には電流が流れない電圧帯である。
図5のC点やD点は、電流制御素子29の閾値電圧(以下VFとよぶ)と、抵抗変化素子10の抵抗変化電圧との合計電圧に対応している。クロスポイントメモリセルアレイにおいては、選択メモリセルにはこの合計電圧以上の電圧を印加し、非選択メモリセルにはこのC点とD点との間に動作点がくるように制御して非選択メモリセルへのリーク電流を減じて、クロスポイントメモリセルアレイの読み出しや書き込みの動作を行うことが望ましい。
〔クロスポイントメモリセルアレイとアレイ等価回路〕
次に、クロスポイントメモリセルアレイのアレイ等価回路について説明する。
図1Aと同様にメモリセル51をマトリックス状に配置したメモリセルアレイ構成図の一例を図7に示す。
図7において、ワード線24については、n本の配線WL1〜WLnが平行に配置され、ビット線25については、ワード線24と非接触(立体的)に直交するm本の配線BL1〜BLmが平行に配置されている。抵抗変化素子10と電流制御素子29とが直列に接続されたメモリセル51は、ワード線24とビット線25との交点のそれぞれに位置し、抵抗変化素子10の一端が対応するワード線24に接続され、電流制御素子29の一端が対応するビット線25に接続されている。すなわち、図7のメモリセルアレイ1は、ビット線25の方向にn個のメモリセル51が配列され、ワード線24の方向にm個のメモリセル51が配列された、n×m個のメモリセル51で構成されている(m>n)。
クロスポイントの場合、メモリセルアレイ内の1ビットの選択メモリセルに書き込みを行う時に、非選択メモリセルに対するディスターブ影響が最も小さくなるメモリセルアレイの形状は、正方形(図7においては、m=n)である。
一方、1ビット書き込みにおいて、非選択メモリセルを介して流れる漏れ電流はメモリセルアレイのサイズに比例して、小さい方が少なくなる。
このことから、ディスターブ影響を最小限に抑え、漏れ電流を削減する為には、メモリセルアレイは、正方形でかつサイズを小さくするのが好ましいとなるが、その様な小サイズかつ正方ビット形状のメモリセルアレイを複数マット搭載し、各マット単位に各1ビットを書き込む構成とすると、それぞれのメモリセルアレイに対してロウ系及びカラム系のデコーダ回路及びドライバ回路が必要になるので、このようなクロスポイント型抵抗変化不揮発性記憶装置を搭載する半導体チップに占める周辺回路面積が増大してしまう。
従って、周辺回路のオーバーヘッドを軽減して面積増大を防ぐと共に、メモリセルアレイのサイズの増大を抑制する為のアレイ形状としては長方形(例えば図7においては、m>n)のメモリセルアレイを複数配列する構成が好ましいと考えられる。ただし、非選択メモリセルに対するディスターブ影響が課題として残るが、本課題については、その解決手段を後に述べる。
図8は、図7に示されたメモリセルアレイ1のアレイ等価回路への展開を説明する為、選択ビット線と択ワード線とを基準にその間に構成される選択メモリセルと非選択メモリセルの接続関係を模式的に表現した構成図である。つまり、図8は、図7の等価回路において、図7の構成を選択メモリセル30と非選択メモリセル群とに分けて説明する図である。
図7における選択メモリセル30は選択ビット線BL1と選択ワード線WL1とに接続される。図8では、選択メモリセル30はその一端を選択ビット線BL1に、他端を選択ワード線WL1に接続される。その他多数の非選択メモリセルは、(1)メモリセル51の一端が選択ビット線BL1に接続される(n−1)個の第1非選択メモリセル群190と、(2)メモリセル51の一端が選択ワード線WL1に接続される(m−1)個の第3非選択メモリセル群192と、(3)多数の非選択ワード線群を介して第1非選択メモリセル群190のメモリセル51の他端と接続され、かつ、多数の非選択ビット線群を介して第3非選択メモリセル群192のメモリセル51の他端と接続される(n−1)×(m−1)個の第2非選択メモリセル群191とで構成される。
第1非選択メモリセル群190の1個のメモリセル51の他端は(m−1)個の第2非選択メモリセル群191のメモリセル51の一端と接続される。この第1非選択メモリセル群190と第2非選択メモリセル群191との接続関係がn−1個存在する。第3非選択メモリセル群192の1個のメモリセル51の他端は(n−1)個の第2非選択メモリセル群191のメモリセル51の他端と接続される。この第3非選択メモリセル群192と第2非選択メモリセル群191との接続関係が(m−1)個存在する。
第1非選択メモリセル群190の1個のメモリセル51と第2非選択メモリセル群191の(m−1)個のメモリセル51とが接続される状態は第1非選択メモリセル群190と第2非選択メモリセル群191との間に同様の関係が複数個存在するので、非選択ワード線群の各ノードはほぼ同じ電圧となる。また、第3非選択メモリセル群192の1個のメモリセル51と第2非選択メモリセル群191の(n−1)個のメモリセル51とが接続される状態は第3非選択メモリセル群192と第2非選択メモリセル群191との間に同様の関係が複数個存在するので、非選択ビット線群の各ノードはほぼ同じ電圧となる。
したがって、図8に示される等価回路では、非選択ワード線群の全ノードを1本に、非選択ビット線群の全ノードを一本に縮退することが可能となる。これにより縮退化した等価回路を図9に示す。
図9において、選択メモリセル30の一端は選択ビット線BL1に接続され、他端は選択ワード線WL1に接続される。第1非選択メモリセル193は第1非選択メモリセル群190と等価で、並列数は(n−1)個である。第2非選択メモリセル194は第2非選択メモリセル群191と等価で、並列数は(n−1)×(m−1)個である。第3非選択メモリセル195は第3非選択メモリセル群192と等価で、並列数は(m−1)個である。前記第1非選択メモリセル193と第2非選択メモリセル194と第3非選択メモリセル195とが直列接続される。第2非選択メモリセル194と接続されない第1非選択メモリセル193の他方の端子が選択ビット線BL1に接続され、第2非選択メモリセル194と接続されない第3非選択メモリセル195の他方の端子が選択ワード線WL1に接続される。第1非選択メモリセル193と第2非選択メモリセル194とを接続する中間ノードを非選択ワード線NSWL、第2非選択メモリセル194と第3非選択メモリセル195とを接続する中間ノードを非選択ビット線NSBLとする。
以上の様に、図7に示すクロスポイントメモリセルアレイ1の選択メモリセルと非選択メモリセルとの関係を示す等価回路は図9の様になる。以降では、クロスポイントメモリセルアレイの任意の選択メモリセルの書き込み特性について選択メモリセルのI−V特性と共に非選択メモリセルを流れるいわゆる漏れ電流についてのI−V特性についても触れていく。この様なメモリセルアレイに対するI−V特性の説明については、今後簡単化の為に図9の等価回路を用いて説明する。
〔書き込み時の等価回路とI−V特性〕
次に、図9の等価回路を用いて、従来の書き込み(ここでは低抵抗化書き込み)動作及びその特性を図10と図11を用いて説明する。
図10は、図9のメモリセルアレイ等価回路に対して、非選択ワード線及び非選択ビット線が高インピーダンス状態(以下、Hi−z状態と記す)の下、1ビットの選択メモリセル30を低抵抗(LR)状態に書き込む場合についての状態を示す状態構成図である。
図10において、書き込み電源197は書き込み時の電圧(書き込み電圧)VPPを発生する電源であり、この選択状態においては、その出力端子は電気的に選択ビット線BL1に接続される。選択ワード線WL1には電気的にグランド(GND)電圧0Vが接続され、第1非選択メモリセル193と第2非選択メモリセル194とを接続している非選択ワード線(WL)群をNW点とし、その状態はHi−zで、第2非選択メモリセル194と第3非選択メモリセル195とを接続している非選択ビット線(BL)群の状態は同じくHi−zで、選択メモリセル30の一端は選択ビット線BL1に接続され、他端は選択ワード線WL1に接続されていることは言うまでも無い。また、図10の選択ビット線BL1には書き込み電源197からの書き込み電圧VPPが印加されており、選択ワード線WL1にはGND電位が印加されている。この状態において、選択メモリセル30には選択ビット線BL1から選択ワード線WL1に向かってLR化電流Iselが流れ、第1非選択メモリセル193には選択ビット線BL1から流入する電流Ib_nwが流れ、第2非選択メモリセル194及び第3非選択メモリセル195には選択ワード線WL1へ流出する電流Inw_wが流れる。書き込み電源197には前記選択メモリセル30に流れる電流Iselと前記第1非選択メモリセル193に流れる電流Ib_nwとを合計した電流Ippが流れ、GND端子には前記選択メモリセル30に流れる電流Iselと前記第2非選択メモリセル194及び第3非選択メモリセル195に流れる電流Inw_wとを合計した電流Iswlが流れる。
つまり、書き込み電源197から流れ出す電流Ippは以下の式1で示され、GND端子に流れ込む電流Iswlは以下の式2で示される。
Ipp=Isel+Ib_nw …式1
Iswl=Isel+Inw_w …式2
ここで、非選択WL群と非選択BL群は共にHi−z状態より、
Ib_nw=Inw_w …式3
であるので、書き込み電源197の電流IppとGND電流Iswlは同一である。
ここで、メモリセルアレイ1の規模が同一ビット線上のビット数が128bit(n=128)、同一ワード線上のビット数が1024bit(m=1024)の場合について考えると、図10における各非選択メモリセルのビット数は、第1非選択メモリセル193がn−1=127個、第2非選択メモリセル194が(n−1)×(m−1)=127×1023個、第3非選択メモリセル195が、m−1=1023個である。
前記アレイ規模の場合の低抵抗(LR)化書き込み時の電圧電流特性(I−V特性)を図11に示す。図11では、横軸は各メモリセルに印加される電圧、縦軸は各メモリセルを流れる電流である。ここには、選択メモリセル30を流れる電流Isel(白三角)、第1非選択メモリセル193を流れる電流Ib_nw(黒三角)、第2非選択メモリセル194及び第3非選択メモリセル195を流れる電流Inw_w(黒三角)に関する計3本の特性線が描かれている。
図11において、低抵抗化書き込み時の書き込み電圧VPPについては、選択メモリセル30の抵抗変化素子10の低抵抗値をRlに設定する為には、図6の特性において低抵抗状態の抵抗変化素子10の両端の電圧の大きさをVRとすると、低抵抗状態の抵抗変化素子10に流れる電流Iselaは、Isela=VR/Rlとなるので、その様な電流が流れる電圧VPPaを書き込み電圧VPPとして印加する必要がある。図11より前記条件を満足する為に、ここでは書き込み電圧VPPとしてVPPaを印加する(このとき、選択メモリセル30に流れる電流IselはIselaとなる)。
第1非選択メモリセル193に流れる電流Ib_nwの特性は、電圧が書き込み電圧VPPで、かつ、電流がIb_nw=0Aの点を起点とすると図11のIb_nw特性となる。また、第2非選択メモリセル194及び第3非選択メモリセル195に流れる電流Inw_wの特性は電圧が0Vで、かつ、電流がInw_w=0Aの点を起点とすると図11のInw_w特性となる。書き込み電圧VPP=VPPaを印加したとき、第2非選択メモリセル194及び第3非選択メモリセル195に流れる電流は、Ib_nw=Inw_wとなる各特性の交点(NW点の動作点)における電流であり、その電流の大きさはIhzとなる。
この様に、本アレイ規模のメモリセルアレイ1において、選択メモリセル30に低抵抗化書き込み電流Iselaを流す場合、非選択メモリセルを流れる漏れ電流Ihzが流れてしまう。従って書き込み電源197から流れる電流Ipp=Isela+Ihzとなる。電源電流Ippの内、選択メモリセル30に流れる電流Iselaの割合を書き込み効率と定義すると、書き込み効率Kは次式で示される。
書き込み効率K=Isel/Ipp×100(%)
本書き込み効率Kを前記電流値から求めると、
K=Isela/(Isela+Ihz)
となり、図11の例では、印加電流の約4分の1以下程度しか書き込みに寄与しておらず、残りの約4分の3以上は漏れ電流として無駄に流していることが判る。
この様に、書き込み電源197からの印加電流はその多くが非選択メモリセルを流れる漏れ電流として浪費される為、書き込み時の消費電流が多大になってしまう。印加電流の内、選択メモリセルに流れる電流の割合、すなわち書き込み効率を高くすることが、消費電流の削減に繋がる。
我々発明者らは、前記課題である書き込みの高効率化を解決することが可能な1つのアクセス手法を見出した。
以下、本発明のクロスポイント型抵抗変化不揮発性記憶装置、その書き込み方法、及び、読み出し方法の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
(実施の形態1)《複数ビット同時書き込みによる高効率化》
本発明の実施の形態1におけるクロスポイント型抵抗変化不揮発性記憶装置による書き込み手法の概要を図12に示すメモリセルアレイ構成概要図を用いて説明する。なお、以降で説明する書き込み手法は、後述する図23に示されたクロスポイント型抵抗変化不揮発性記憶装置2000が備える書き込み回路の機能として実現される。つまり、図12を用いた以下の書き込み手法は、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置の備える選択回路及び書き込み回路の概念的な機能について説明したものであり、図12はその概念図を示すものである。
図12において、各メモリセル51は、図4に示すのと同様の構成を有し、ワード線24とビット線25との交点に、マトリックス状に配置されている。ワード線24はWL0〜WL(n−1)のn本がそれぞれX方向に平行に配置され、ビット線25はBL0〜BL(m−1)のm本が平行かつワード線24と直交してY方向に配置され、各ワード線24と各ビット線25の各交点位置にメモリセル51が配置されてメモリセルアレイ1が構成されている。ここで、メモリセルアレイ1は、論理的に、あるビットに接続されるメモリセルから構成される、データ記憶を目的とする第1のメモリセル群と、その第1のメモリセル群に接続されるワード線WL0〜WL(n−1)と同一のワード線WL0〜WL(n−1)に接続される、他のビット線に接続されるメモリセルから構成される第2のメモリセル群とで構成される。
いま、図12において、WL1には選択ワード線としてグランド(GND)電圧がワード線用書き込み回路1502から印加され、少なくとも1本のBL0には、データを記憶させる為に、選択された選択ビット線として書き込み電圧VPPの電源が第1のビット線用書き込み回路1503から印加され、選択ワード線WL1と選択ビット線BL0との交点に位置するメモリセル260がデータ記憶用の(データ記憶を目的とする)メモリセル(つまり、第1のメモリセル群1500に属するメモリセル)として選択され、書き込みが実行されている。一方、同時にBL1〜BL7の7bit(A本の選択ビット線の一例)が、データを記憶させる為或いはデータの記憶を目的としない書き込み動作を実行する為に選択された選択ビット線として、書き込み電圧VPPの電源が第2のビット線用書き込み回路1504から印加され、選択ワード線WL1と選択ビット線BL1〜BL7との交点に位置する7bitのメモリセル261〜267がデータ記憶用或いはデータ記憶を目的としない書き込み動作用のメモリセル(つまり、第2のメモリセル群1501に属するメモリセル)として選択され、選択メモリセル260と同様の書き込み動作が実行されている。
従って、少なくとも1ビットはデータ記憶を目的として、他のビットはデータ記憶を目的として或いは目的としない書き込み行為が行われるので、同一ワード線上の8bit((1+A)ビットの一例)が書き込み行為対象ビット(8ビット分の選択メモリセル126)として選択される。
なお、本例の選択メモリセル126は、同時に選択された8bitの選択メモリセル260〜267の一例を表現しているだけなので、選択メモリセル126は、1本の選択ワード線WL1と連続する8本の選択ビット線BL0〜BL7との交点に位置する8個のメモリセルを選択した場合のメモリセルの集まりの一例であり、必ずしも隣り合ったメモリセルである必要はない。
書き込み電源197は書き込み時の電圧(書き込み電圧)VPPを発生する電源である。第1のビット線用書き込み回路1503及び第2のビット線用書き込み回路1504に内蔵、或いは、第1のビット線用書き込み回路1503及び第2のビット線用書き込み回路1504を介し、更に、第1のビット線用書き込み回路1503とBL0との間の第1のビット線選択回路(図示していない)及び第2のビット線用書き込み回路1504とBL1〜BL7との間の第2のビット線選択回路(図示していない)を介して、電圧VPPを発生する書き込み電源197は電気的に8本の選択ビット線BL0〜BL7に接続される。なお、第1のビット線選択回路は、第1のメモリセル群の1本のビット線を第1のビット線として選択する回路である。また、第2のビット線選択回路は、第2のメモリセル群のA本(Aは1以上の整数)のビット線を第2のビット線として選択する回路である。
一方、ワード線用書き込み回路1502及びワード線選択回路(図示していない)を介して、一本の選択ワード線WL1に対して、電気的にグランド(GND)電圧0Vが接続される。他の非選択ビット線と非選択ワード線とは、それぞれ、前記第1のビット線選択回路及び前記第2のビット線選択回路と、前記ワード線選択回路によって電気的に遮断され、高インピーダンス(Hi−z)状態となっている。つまり、第1のビット線選択回路及び第2のビット線選択回路は、非選択ビット線を高インピーダンス状態にする。なお、ワード選択回路は、メモリセルアレイに対して、1本のワード線を選択ワード線として選択し、他の非選択ワード線を高インピーダンス状態にする回路である。
従って、各選択メモリセルの二つの端子のうち、電流制御素子29に繋がる一方の端子には書き込み電圧VPPが印加され、抵抗変化素子10に繋がる他方の端子にはGND電圧が印加される。これにより、低抵抗化書き込み行為が8bit同時に行われることとなる。
なお、前記選択ビット線から選択ワード線に電流が流れるのとは逆に、選択ワード線から選択ビット線に電流が流れる場合の高抵抗化書き込みにおいても、複数の選択ビット線に電気的にグランド(GND)電圧等の低電圧を印加し、一本の選択ワード線に電気的に書き込み電圧VPP等の高電圧を印加することで、8(つまり、1+A)bit同時の高抵抗化書き込み行為を行うことができる。このように、本実施の形態では、メモリセルアレイへの書き込みをする場合には、常に、同一のワード線に接続された(1+A)個のメモリセルに対して同時に書き込みが行われる。
なお、図12に示す構成図は本発明の概念を示す図であり、その一例として書き込み対象メモリセルの1ビット(第1のメモリセル群1500)に対して書き込みを行う場合、同一ワード線上のメモリセル7ビット(第2のメモリセル群1501)に対しても1ビットの書き込み対象メモリセルと同じバイアス条件で書き込み行為を行っている状態を示している。従って、書き込み行為を行う複数の選択メモリセルは同一ワード線上であれば離れて選択されてもよい。
なお、前記第1のビット線選択回路と第2のビット線選択回路は後に示す図23のビット線デコーダ206と同じ役割を果たす回路である。
我々発明者らは、この様な同一ワード線上に接続される多ビット同時書き込みが、書き込みの高効率化を実現することが可能な書き込み手法であることを見出した。
次に前記手法の高効率化の理由について図13の等価回路及び図14のメモリセルアレイのI−V特性を示すグラフを用いて説明する。
図12の8ビットの選択メモリセル260〜267とその他の非選択メモリセルとのアレイ等価回路と低抵抗化書き込み電源197(書き込み電圧VPP)とGND電源(0V)との関係を示す図を図13に示す。
図13において、選択メモリセル260は、一方の端子が選択ワード線WL1に接続され、他方の端子が選択ビット線BL0に接続されている。同様に、第2の選択メモリセル261は一方の端子が選択ワード線WL1に接続され、他方の端子が選択ビット線BL1に接続されている。同様に、第7の選択メモリセル266は一方の端子が選択ワード線WL1に接続され、他方の端子が選択ビット線BL6に接続されている。同様に、第8の選択メモリセル267は一方の端子が選択ワード線WL1に接続され、他方の端子が選択ビット線BL7に接続されている。なお、図面では省略しているが、第3〜第6の選択メモリセルについても、同様に、他方の端子が選択ビット線BL2〜BL5にそれぞれ接続されている。
また、第10非選択メモリセル930は一方の端子が非選択ワード線群NWに接続され、他方の端子が選択ビット線BL0に接続されている。同様に、第11非選択メモリセル931は一方の端子が非選択ワード線群NWに接続され、他方の端子が選択ビット線BL1に接続されている。同様に、第16非選択メモリセル936は一方の端子が非選択ワード線群NWに接続され、他方の端子が選択ビット線BL6に接続されている。同様に、第17非選択メモリセル937は一方の端子が非選択ワード線群NWに接続され、他方の端子が選択ビット線BL7に接続されている。なお、図面では省略しているが、第12〜第15の非選択メモリセルについても、同様に、他方の端子が選択ビット線BL2〜BL5にそれぞれ接続されている。
また、第2非選択メモリセル194は非選択WL群と非選択BL群との間に構成されるメモリセルである。第3非選択メモリセル195は非選択BL群と選択ワード線WL1との間に構成されるメモリセルである。第2非選択メモリセル194と第3非選択メモリセル195とは選択メモリセルの個数に従ってその対象数が若干変わっている。書き込み電源197は選択ビット線BL0〜BL7の各々に電気的に繋がっている。また、選択ワード線WL1はグランド(GND)電源(0V)に電気的に繋がっている。なお、非選択ビット線(図13では非選択BL群に該当)及び非選択ワード線(図13では非選択WL群に該当)は高インピーダンス(Hi−z)状態となっている。
図13に示す本発明のメモリセルアレイの構成における多ビット同時書き込み動作の場合の非選択ワード線群(NW点)を基準としたメモリセルアレイのI−V特性の動作点図を1bit書き込み時と同一ワード線上の8bit同時書き込み時とを比較する形態で図14の(a)及び(b)に示す。図14の(a)は1bit書き込み時の特性図で図11と同じである。図14の(b)は、図14の(a)に8bit同時書き込み時の第10〜第17非選択メモリセル930〜937を流れる電流Ib_nw0〜Ib_nw7の総和(Ib_nw×8に相当)を追記した特性図である。
図14の(a)(及び図14の(b))において、横軸は各メモリセルに印加される電圧、縦軸は各メモリセルを流れる電流であり、特性線として、選択メモリセル30(図13では選択メモリセル260〜267のそれぞれに対応)を流れる電流Isel(白三角、図13ではIseli(iは0から7の整数)でIsel0〜Isel7のそれぞれに対応)、第10〜第17非選択メモリセル930〜937を流れる電流Ib_nw(黒三角、図13ではIb_nwi(iは0から7の整数)でIb_nw0〜Ib_nw7のそれぞれに対応)、第2非選択メモリセル194及び第3非選択メモリセル195を流れる電流Inw_w(黒三角)の計3本が描かれている。
低抵抗化書き込みを行う為、書き込み電圧VPPとしてVPPa(図14の(b)ではVPPi、VPPi=VPPa)を印加する。このとき、選択メモリセル30に流れる電流IselはIsela(図14の(b)ではIseli、Iseli=Isela)となる。
第10〜第17非選択メモリセル930〜937に流れる電流Ib_nw(それぞれIb_nw0〜Ib_nw7)の特性は、電圧が書き込み電圧VPPで、かつ、電流がIb_nw=0Aの点を起点とすると図14の(a)及び(b)におけるIb_nw特性(i)となる。また、第2非選択メモリセル194及び第3非選択メモリセル195に流れる電流Inw_wの特性は電圧が0Vで、かつ、電流がInw_w=0Aの点を起点とすると図14の(a)及び(b)におけるInw_w特性となる。図14の(a)において、書き込み電圧VPP=VPPaを印加したときに流れる電流は、Ib_nw=Inw_wとなる各特性の交点(NW点の動作点)における電流であり、その電流の大きさはIhzとなる。従って書き込み電源197から流れる電流Ipp=Isela+Ihzとなる。電源電流Ippの内、選択メモリセルに流れる電流Iselaの割合、つまり、書き込み効率Kは、図14の(a)の例では、約25%となる。
また、図14の(a)において、この時のNW点の動作電圧はVnwaとなる。
一方、同一選択ワード線上の8個のメモリセルに対して同時に書き込む場合、各選択ビット線毎に書き込み電源197から各々書き込み電圧VPPが印加される。第10〜17の8グループの非選択メモリセル930〜937を介して非選択WL群に電流が流れ、その総和は1bit書き込み時の8倍となる。従って1bit書き込み時の電流(i)のIb_nwを8倍した電流(図14の(b)における(ii)に示すIb_nw×8)がNW点に流れるので、図14の(b)に示す特性線(ii)と第2非選択メモリセル194及び第3非選択メモリセル195に流れる電流Inw_wとの交点(NW点の動作点2)が8bit同時書き込み時の動作点となる。この時のNW点に集中する電流はIhz8となり、この時のNW点の電圧はVnwi(Vnwi>Vnwa)に上昇する。なお、8bit同時書き込みによるNW点電圧の上昇は、選択ビット線に接続する非選択メモリセル930〜937のメモリセル間電圧を引き下げるので、ディスターブ影響を軽減させる方向にシフトしている。ディスターブについての詳細説明は別途後述する。
8bit同時書き込み時の各ビット線に繋がる第10〜17非選択メモリセル930〜937を流れる各電流Ib_nw0〜Ib_nw7は、NW点の電圧がVnwiの時の電流に相当するので、Ib_nwiとなる。つまり、1bit書き込み時の電流Ib_nwaが8bit同時書き込みを行うことでIb_nwiまで減少する。
従って書き込み電源197から一本の選択ビット線に流れ込む電流Ippは、
Ipp=Iseli+Ib_nwi
となる。
電流Ippの内、選択メモリセルに流れる電流Iseliの割合、すなわち書き込み効率Kは、
K=Iseli/(Iseli+Ib_nwi)
となり、図14の(b)の例では、約50%となる。
つまり、1つの選択メモリセルに対する書き込み効率は、1bit書き込み時が約25%、同一ワード線上の8bit同時書き込み時が約50%であり、このような本発明の書き込み方式を行うことで、約2倍程度改善していることがわかる。
この様に、同一ワード線上の複数のメモリセルに対して同時に書き込む手法は、書き込み時に非選択メモリセルに流れる漏れ電流を削減し、書き込み時の更なる低消費電流化が可能になる。
なお、上述の前記同一ワード線上の多ビット同時書き込みについては、選択メモリセルの低抵抗化書き込みを例に説明したが、選択ワード線に高電圧、選択ビット線に低電圧を印加する高抵抗化書き込みについても同様の効果が期待できる。
なお、前記構成に於いては、選択ワード線に対して電圧を印加する形態を例に説明したが、選択ワード線に定電流源を印加する形態においても同様の効果が期待できることは、言うまでも無い。以下、定電流の印加による書き込みにおける多ビット同時書き込みの効果について説明する。
〔定電流印加書き込みにおける多ビット同時書き込みの効果〕
本メモリセル51の抵抗変化素子10の抵抗変化に関する特徴は、図6を用いて説明した様に、安定な低抵抗状態への抵抗変化動作を行うためには、選択メモリセル51に所定の電流量を流す様に電流制御(電流制限)することが重要である。なお、電圧制御の場合、電流制御素子29の特性が非線形で電圧変動に対する電流変動が極めて大きい為、流れた電流量で決まる抵抗値制御が困難である。
このことから、低抵抗化書き込みにおいて電流制御を行った場合の前記同一ワード線上の多ビット同時書き込み方式に対する影響及び効果について次に説明する。
図15に定電流印加による本発明の多ビット同時書き込みを行った場合のメモリセルアレイ1のメモリセル構成概要図を示す。なお、図15においては8ビット同時書き込みの状態が示されている。図15は図12のメモリセル構成概要図に対して選択ビット線BL0〜BL7に繋がる構成要素が、書き込み電源197のみから書き込み用定電流源210a〜210hを挿入した部分が異なるのみである。従って、図15の構成説明では図12と異なる部分のみとする。
いま、図15において、WL1には選択ワード線としてグランド(GND)電圧がワード線用書き込み回路1507から印加され、少なくとも1本のBL0には、データを記憶させる為に、選択された選択ビット線に対して書き込み用定電流Ips0が第1のビット線用書き込み回路1508から印加され、選択ワード線WL1と選択ビット線BL0との交点に位置するメモリセル260がデータ記憶用(データ記憶を目的とする)のメモリセル(つまり、第1のメモリセル群1505に属するメモリセル)として選択され、書き込みが実行されている。一方、同時にBL1〜BL7の7bit(A本の選択ビット線の一例)が、データを記憶させる為或いはデータの記憶を目的としない書き込み動作を実行する為に選択された選択ビット線へ書き込み定電流Ips1〜Ips7が第2のビット線用書き込み回路1509から印加され、選択ワード線WL1と選択ビット線BL1〜BL7との交点に位置する7bitのメモリセル261〜267がデータ記憶用或いはデータ記憶を目的としない書き込み動作用のメモリセル(つまり、第2のメモリセル群1506に属するメモリセル)として選択され、選択メモリセル260と同様の書き込み動作が実行されている。
従って、少なくとも1ビットはデータ記憶を目的として、他のビットはデータ記憶を目的として或いは目的としない書き込み行為が行われるので、同一ワード線上の8bitが書き込み行為対象ビット(8ビット分の選択メモリセル126)として選択される。
なお、本例の選択メモリセル126は、同時に選択された8bitの選択メモリセル260〜267の一例を表現しているだけなので、選択メモリセル126は、1本の選択ワード線WL1と連続する8本の選択ビット線BL0〜BL7との交点に位置する8個のメモリセルを選択した場合のメモリセルの集まりの一例であり、必ずしも隣り合ったメモリセルである必要はない。
書き込み用定電流源210a〜210hは書き込み時の電流(書き込み電流)Ips0〜Ips7を発生する電源である。第1のビット線用書き込み回路1508及び第2のビット線用書き込み回路1509に内蔵、或いは、第1のビット線用書き込み回路1508及び第2のビット線用書き込み回路1509を介し、更に、第1のビット線用書き込み回路1508とBL0との間の第1のビット線選択回路(図示していない)及び第2のビット線用書き込み回路1509とBL1〜BL7との間の第2のビット線選択回路(図示していない)を介して、電流Ips0〜Ips7を発生する電流源は電気的に8本の選択ビット線BL0〜BL7に接続印加される。
なお、書き込み用定電流源210a〜210hから供給される電流Ips0〜Ips7は、ほぼ同じ電流量である。
一方、ワード線用書き込み回路1507及びワード線選択回路(図示していない)を介して、一本の選択ワード線WL1に対して、電気的にグランド(GND)電圧0Vが接続され、他の非選択ビット線と非選択ワード線は前記ワード線選択回路によって電気的に遮断され、高インピーダンス(Hi−z)状態となっている。
従って、各選択メモリセルの二つの端子のうち、電流制御素子29に繋がる一方の端子から書き込み電流Ips0〜Ips7が印加され、抵抗変化素子10に繋がる他方の端子にはGND電圧が印加される。これにより、低抵抗化書き込み行為が8bit同時に行われることとなる。
なお、前記選択ビット線から選択ワード線に電流が流れるのとは逆に、選択ワード線から選択ビット線に電流が流れる場合の高抵抗化書き込みにおいても、複数の選択ビット線に電気的にシンク用定電流を印加し、一本の選択ワード線に電気的に書き込み電圧VPP等の高電圧を印加することで、8bit同時の高抵抗化書き込み行為を行うことができる。
なお、図15に示す構成図は本発明の概念を示す図であり、その一例として書き込み対象メモリセルの1ビット(第1のメモリセル群)に対して書き込みを行う場合、同一ワード線上のメモリセル7ビット(第2のメモリセル群)に対しても1ビットの書き込み対象メモリセルと同じバイアス条件で書き込み行為を行っている状態を示している。従って、書き込み行為を行う複数の選択メモリセルは同一ワード線上であれば離れて選択されてもよい。
なお、前記第1のビット線選択回路と第2のビット線選択回路は後に示す図23のビット線デコーダ206と同じ役割を果たす回路である。
図15の構成概要図をメモリセルアレイ等価回路として表現したものが図16となる。図16も図13のメモリセルアレイ等価回路に対して選択ビット線BL0〜BL7に繋がる構成要素が、書き込み電源197のみから書き込み用定電流源を挿入した部分が異なるのみである。
前記本発明の多ビット同時書き込みによる効果で説明した様に、1bit書き込みに対して同一ワード線上の多ビット同時書き込みは書き込み効率が高い、つまり各選択ビット線に流し込む電流の内、選択メモリセルに流れる電流の割合が多くなるので、流れる電流量によって抵抗値が決まる低抵抗化書き込みを定電流印加にて行う場合は、同時書き込みビット数に依存して設定抵抗値が異なることが予想される。
このことを確認する為、図16のメモリセルアレイ等価回路を用いた書き込みシミュレーションを行った。シミュレーションの方法としては、選択した抵抗変化素子10に掛かる電圧VRが所定の電圧に到達すると、抵抗変化素子10の抵抗値が、その抵抗変化素子10流れる電流量とVRとによって決まる(つまり、その抵抗値がVR/電流量となる)様な可変抵抗素子モデルを用いている。これにより、同時書き込みビット数に対する抵抗変化素子10を流れる電流とその時の抵抗値を求めた。
その結果を示すグラフを図17A及び図17Bに示す。
図17Aは、横軸に同時書き込みビット数、縦軸に低抵抗化書き込み対象の選択メモリセルを流れる電流を表すグラフである。図17Aのグラフによると、1ビット書き込みでは選択メモリセルを流れる電流がIl1であるのに対し、同一ワード線上の同時書き込みビット数が増加するに従ってセル電流が増え、8ビット同時書き込みではIl8まで増加している。
図17Aの電流値から前記計算方法に従って低抵抗設定値をグラフ化したものを図17Bに示す。
図17Bは横軸に同時書き込みビット数、縦軸に低抵抗化書き込み対象の抵抗変化素子の設定抵抗値を表すグラフである。図17Bのグラフによると、1ビット書き込みでは選択メモリセルに流れる電流がIl1であるが、抵抗変化素子に掛かる電圧VRが抵抗変化に必要な閾値電圧に達しない為、抵抗変化(低抵抗化)は起こらず、高抵抗(HR)状態相当のRl1となっている。同時書き込みビット数が2ビット以上で抵抗変化素子の抵抗変化(低抵抗化)が起こっている。同時書き込みビット数が増加するに従って設定抵抗値は低下し、8ビット同時書き込みではRl8まで低抵抗化している。
この様に、同一ワード線上の複数のメモリセルに同時に書き込む手法は、書き込み効率が向上することによる低消費電力効果の側面と共に、選択メモリセル内の抵抗変化素子10を低抵抗状態に書き込み設定する場合において効率的に低抵抗化設定を行うこと(つまり、抵抗変化素子10の低抵抗状態における抵抗値を制御すること)が可能となる。
以上のことをまとめると、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置において、同一ワード線上の複数のメモリセルに対して同時に書き込む際の駆動方法として、以下の方法が考えられる。
つまり、メモリセルアレイを構成するメモリセルが、ワード線を共有する2つのメモリセル群、つまり、(i)データ記憶を目的とする第1のメモリセル群と、(ii)データ記憶を目的とする、あるいは、目的としない第2のメモリセル群とで構成される場合に、メモリセルアレイを構成する第1のメモリセル群の所定のメモリセルに対して第1の抵抗状態(高抵抗状態/低抵抗状態)を書き込むときは、ワード線用書き込み回路で、第1の電圧又は第1の電流を、選択ワード線に供給し、かつ、第1のビット線用書き込み回路で、第3の電圧又は第3の電流を第1のメモリセル群の1本のビット線に供給すると共に、第2のビット線用書き込み回路で、第3の電圧又は第3の電流を前記第2のメモリセル群のA本のビット線に供給する。
具体的には、ワード線用書き込み回路が1つの選択ワード線に第1の電圧を供給し、第1のビット線用書き込み回路及び第2のビット線用書き込み回路が選択ビット線の各々に第3の電圧を供給することにより、複数の選択ビット線と1つの選択ワード線との交点に位置する複数の選択メモリセルに対して第1の抵抗状態に同時に書き込みを実施する。
あるいは、ワード線用書き込み回路が1つの選択ワード線に第1の電圧を供給し、第1のビット線用書き込み回路及び第2のビット線用書き込み回路が選択ビット線の各々に第3の電流を供給することにより、複数の選択ビット線と1つの選択ワード線との交点に位置する複数の選択メモリセルに対して第1の抵抗状態に同時に書き込みを実施する。
一方、第1のメモリセル群の所定のメモリセルに対して第2の抵抗状態(低抵抗状態/高抵抗状態)を書き込むときは、ワード線用書き込み回路で、第2の電圧又は第2の電流を選択ワード線に供給し、かつ、第1のビット線用書き込み回路で、第4の電圧又は第4の電流を第1のメモリセル群の1本のビット線に供給すると共に、第2のビット線用書き込み回路で、第4の電圧又は第4の電流を第2のメモリセル群のA本のビット線に供給する。
具体的には、ワード線用書き込み回路が1つの選択ワード線に第2の電圧を供給し、第1のビット線用書き込み回路及び第2のビット線用書き込み回路が選択ビット線の各々に第4の電圧を供給することにより、複数の選択ビット線と1つの選択ワード線との交点に位置する複数の選択メモリセルに対して第2の抵抗状態に同時に書き込みを実施する。
あるいは、ワード線用書き込み回路が1つの選択ワード線に第2の電圧を供給し、第1のビット線用書き込み回路及び第2のビット線用書き込み回路が選択ビット線の各々に第4の電流を供給することにより、複数の選択ビット線と1つの選択ワード線との交点に位置する複数の選択メモリセルに対して第2の抵抗状態に同時に書き込みを実施する。
特に、メモリセルに対して定電流を印加して書き込むことで、抵抗変化素子の低抵抗状態での抵抗値を所望の値に設定することができる。
ここで、第1及び第2のビット線用書き込み回路は、複数の選択ビット線の各々に電圧を印加する場合には、ほぼ同じ(実質的に同じ)レベルの電圧を印加するのが好ましい。また、第1及び第2のビット線用書き込み回路は、複数の選択ビット線の各々に電流を印加する場合には、ほぼ同じ(実質的に同じ)電流量の電流を供給するのが好ましい。これにより、メモリセルを構成する抵抗変化素子に印加される電圧又は電流が同じ値に揃えられるので、いずれのメモリセルを構成する抵抗変化素子であっても、ほぼ等しい高抵抗状態又は低抵抗状態に設定され、安定した書き込みが実現される。
〔非選択メモリセルによるディスターブを最小化するための最適条件〕
我々発明者らは、メモリセルアレイのアレイアスペクト比(1本のビット線に繋がるメモリセル数nと1本のワード線に繋がるメモリセル数mとの比、あるいは、メモリセルアレイを構成するワード線の本数とビット線の本数との比)に対して、非選択メモリセル内の抵抗変化素子に対する書き込みディスターブ(抵抗変化させたくない抵抗変化素子への抵抗変化の可能性につながる電圧等の影響)の観点から、本発明の多ビット同時書き込み方式に対する最適な同時書き込みビット数を見出した。
以下にディスターブを最小化する観点での同時書き込みに対する最適なビット数について、図面を参照しながら説明する。
同一ワード線上の、多ビット同時書き込み方式における非選択メモリセル内の抵抗変化素子10に対するディスターブ性を確認する為、図18に示すメモリセル等価回路を用いたシミュレーションを行った。図18の構成は図13の構成を含み、メモリセルアレイのワード線の本数nと、同時書き込みビット数sを可変パラメータとして、それらを振った形式にてシミュレーションを実施した。
ここで、図18のメモリセル等価回路について、図13と異なる部分を説明する。
1つは、メモリセルアレイのサイズで、ビット線の本数mは512(bit)に固定し、ワード線の本数nは可変とし、8〜64(本)の範囲で振っている。
2つ目は、同時書き込みビット数sは可変とし、1ビット書き込み、8ビット同時書き込み及び16ビット同時書き込みの3パターンで振っている。
同一ビット線上のビット数が“n”bit、同一ワード線上のビット数がm=512(bit)のメモリセルアレイのサイズであるので、図18における各非選択メモリセルのビット数は、第10、第11、・・・第(10+s−1)非選択メモリセル930、931、・・・(930+s−1)が(n−1)個、第2非選択メモリセル194が(n−1)×(512−s)個、第3非選択メモリセル195が(512−s)個である。
また、ディスターブ性を判断する為に、第10、第11、・・・第(10+s−1)非選択メモリセル930、931、・・・(930+s−1)の抵抗変化素子10の両端に掛かる電圧をVr1、第2非選択メモリセル194の抵抗変化素子10の両端に掛かる電圧をVr2、第3非選択メモリセル195の抵抗変化素子10の両端に掛かる電圧をVr3とし、それら全ての非選択メモリセル内の抵抗変化素子の設定抵抗値は高抵抗(HR)状態としている。
次に、メモリセルアレイのワード線の本数nと、同時書き込みビット数sを可変パラメータとした前記条件のメモリセルアレイに対して、書き込み電源の出力電圧VPPを低抵抗化書き込み時の4.4Vとした場合の第1(第10、第11〜第(10+s−1))非選択メモリセル、第2非選択メモリセル、第3非選択メモリセルそれぞれ内の各抵抗変化素子に掛かる電圧Vr1、Vr2、Vr3をシミュレーションにて求めた。その結果を示すグラフを図19に示す。
図19の(a)は1ビット書き込み時、図19の(b)は8ビット同時書き込み時、図19の(c)は16ビット同時書き込み時の電圧Vr1〜Vr3の結果をグラフ化したもので、それぞれの横軸はメモリセルアレイのワード線の本数nを、縦軸は非選択メモリセルの抵抗変化素子間に掛かる電圧(0〜9x)を示す。また、本抵抗変化素子10のディスターブ限界電圧は、図19に示されるように、4xVで、各非選択メモリセルの抵抗変化素子間の電圧について共通に適用される。
図19の(a)の1ビット書き込みにおいて、第2非選択メモリセル194の抵抗変化素子間の電圧Vr2及び第3非選択メモリセル195の抵抗変化素子間の電圧Vr3はディスターブ限界電圧4xVを下回っているので問題無いが、第10、11、・・・第(10+s−1)非選択メモリセル930、931、・・・(930+s−1)の抵抗変化素子間の電圧Vr1が何れのワード線の本数(8〜64本)においてもディスターブ限界電圧4xVを越えており、ディスターブの影響を受けてしまうと考えられる。
一方、図19の(b)の8ビット同時書き込みにおいては、第2非選択メモリセル194の抵抗変化素子間の電圧Vr2及び第3非選択メモリセル195の抵抗変化素子間の電圧Vr3はディスターブ限界電圧4xVを下回っているので問題無く、第10、11〜第(10+s−1)非選択メモリセル930、931、・・・(930+s−1)の抵抗変化素子間の電圧Vr1はワード線の本数が8本の場合のみにおいて、若干ディスターブ限界電圧4xVを越えている状態ではあるが、ワード線の本数を16本以上とすることでディスターブの影響は最小化できることがわかる。
また、この図19の(b)より、ワード線の本数が64本の場合が、電圧Vr1、Vr2、Vr3の全てにおいて最も非選択メモリセルの抵抗変化素子間の電圧が低いことが判る。いま、この図19の(b)に示される64本のワード線と512本のビット線で構成されるメモリセルアレイにおける8ビット同時書き込みを事例(A)と呼ぶ。
一方、図19の(c)の16ビット同時書き込みにおいては、第10、11〜第(10+s−1)非選択メモリセル930、931、・・・(930+s−1)の抵抗変化素子間の電圧Vr1、第2非選択メモリセル194の抵抗変化素子間の電圧Vr2、及び第3非選択メモリセル195の抵抗変化素子間の電圧Vr3の何れにおいてもディスターブ限界電圧4xVを下回っているので、ディスターブの影響が無いことがわかる。
また、この図19の(c)より、ワード線の本数が32本の場合が、Vr1、Vr2、Vr3の全てにおいて最も非選択メモリセルの抵抗変化素子間の電圧が低いことが判る。いま、この図19の(c)に示される32本のワード線と512本のビット線で構成されるメモリセルアレイにおける16ビット同時書き込みを事例(B)と呼ぶ。
前記事例(A)では、つまり、図19の(b)に示される8ビット同時書き込みにおいては、3つの電圧Vr1〜Vr3の中で最も高い電圧が最も低くなるワード線の本数が64本になっている(図中の点線丸)ことから分かるように、ワード線の本数が64本(ビット線の本数は512本)のメモリセルアレイのサイズが、最も非選択メモリセルの抵抗変化素子によるディスターブの影響が均一化されることがわかる。逆の観点からは、メモリセルアレイのサイズが512ビット線×64ワード線の場合、ディスターブの影響が最も均一化される同時書き込みビット数は8ビットであると言える。
前記事例(B)では、つまり、図19の(c)に示される16ビット同時書き込みにおいては、3つの電圧Vr1〜Vr3の中で最も高い電圧が最も低くなるワード線の本数が32本になっている(図中の点線丸)ことから分かるように、ワード線の本数が32本(ビット線の本数は512本)のメモリセルアレイのサイズが、最も非選択メモリセルの抵抗変化素子によるディスターブの影響が均一化されることがわかる。逆の観点からは、メモリセルアレイのサイズが512ビット線×32ワード線の場合、ディスターブの影響が最も均一化される同時書き込みビット数は16ビットであると言える。
これらの事例(A)及び(B)における最適な同時書き込みビット数s、メモリセルアレイを構成するビット線の本数m及びワード線の本数nは単純な関係式で求まり、その式は、
同時書き込みビット数s=ビット線の本数m/ワード線の本数n …式4
となる。
前記式4からメモリセルアレイのサイズと最適な同時書き込みビット数の関係が次の様に考えられることに気付く。
メモリセルアレイのサイズが長方ビット形状(n<m)の場合、前記長方ビット形状のメモリセルアレイを正方ビット形状に区切った時の正方ビット形状のアレイの数が、最適な同時書き込みビット数s(=m/n)に相当する。
本内容を、8ビット同時書き込みが最適となるケースを示す図20B、16ビット同時書き込みが最適となるケースを示す図20Cを用いて説明する。図20Bのメモリセルアレイについては、メモリセルアレイのサイズがn×m=64WL×512BLであるので、これを64WL×64BLの正方ビット形状アレイに区切ると、その数は8個となる。従って、これ(8個)は前記のディスターブの影響が最も均一化される同時書き込みビットの数(図19の(b)にて説明)と同一より、正方ビット形状アレイの数=同時書き込みビット数sとなることが分かる。
次に、図20Cのメモリセルアレイについては、メモリセルアレイのサイズがn×m=32WL×512BLであるので、これを32WL×32BLの正方ビット形状アレイに区切ると、その数は16個となる。従って、これ(16個)は前記のディスターブの影響が最も均一化される同時書き込みビットの数(図19の(c)にて説明)と同一より、正方ビット形状アレイの数=同時書き込みビット数sとなることが分かる。
つまり、ワード線WLの本数をパラメータとして振った非選択メモリセル内の抵抗変化素子10に掛かる電圧特性(図19の(b)、図19の(c))の示す、ディスターブの影響が最小になるケースとアレイ分割図(図20B、図20C)とのつながりから、正方ビット形状アレイ(ビット線数=ワード線数のメモリセルアレイ)当たり1ビットのセルを書き込むのがディスターブの影響が最も均一化されることが分かる。逆に表現すると、1ビット書き込みに対するディスターブの影響が最も均一化されるアレイ形状は正方ビット形状アレイであると言える(図20A、20B、20Cのそれぞれが該当すると考えられる)。
従って、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置が備える選択回路は、Y方向に延びた複数のビット線の本数をM、Y方向と立体的に交差するX方向に延びた複数のワード線の本数をN(M>N)とすると、同時に選択する複数の選択ビット線として、M/N本の選択ビット線を選択するのが好ましい。これにより、多ビット同時書き込みにおける非選択メモリセルでのディスターブの影響を最小限に抑える事ができる。
つまり、メモリセルを構成する(データ記憶を目的とする)第1のメモリセル群から第1のビット線選択回路によって1本のビット線が選択され、同時に、メモリセルを構成する第2のメモリセル群から第2のビット線選択回路によってA本(Aは1以上の整数)のビット線が選択される場合に、上記Aは、予め定められた一定値、すなわち、MとNとに依存して定まる値であることが好ましい。より具体的には、上記Aは、M/N−1であることが好ましい。このとき、同時に選択される選択ビット線の本数はM/Nとなる。これにより、多ビット同時書き込みにおける非選択メモリセルでのディスターブの影響を最小限に抑える事ができる。
また、図19に示す様なメモリセルのディスターブ特性等から規定されたディスターブ限界電圧を基に、前記ワード線選択回路にて非選択となる非選択ワード線と、前記第1のビット線選択回路や前記第2のビット線選択回路によって選択される選択ビット線との交点に位置する、選択ビット線に接続される非選択メモリセルが、前記ディスターブ限界電圧以下となる様に、選択ビット線の本数をB本以上(Bは整数)と規定し、前記ワード線選択回路にて選択される選択ワード線と、前記第1のビット線選択回路や前記第2のビット線選択回路にて非選択となる非選択ビット線との交点に位置する、選択ワード線に接続される非選択メモリセルが、前記ディスターブ限界電圧以下となる様に、選択ビット線の本数をC本以下(Cは整数)と規定した場合に、選択ビット線の総本数(A+1)が、
B≦(A+1)≦C
の条件内で設定されるのが好ましい。
つまり、メモリセルアレイ内において、選択ワード線以外の非選択ワード線と、第1のビット線選択回路及び第2のビット線選択回路によって選択される選択ビット線とに接続されるメモリセルである第1の非選択メモリセル群に印加される電圧が、予め定められたディスターブ電圧以下にするために、同時に選択すべきビット線の本数をB本以上とし、かつ、選択ワード線と、選択ビット線以外の非選択ビット線とに接続されるメモリセルである第2の非選択メモリセル群に印加される電圧が、予め定められたディスターブ電圧以下にするために、同時に選択すべきビット線の本数をC本以下(Cは整数)とした場合に、第1のビット線選択回路及び第2のビット線選択回路によって選択されるビット線の本数(A+1)が、
B≦(A+1)≦C
を満たすのが好ましい。
以上の説明より、正方ビット形状のメモリセルアレイ当たりに対して1ビットのメモリセルを書き込むことは、前記正方ビット形状のメモリセルアレイ内の選択ワード線に接続する非選択メモリセルの印加電圧と選択ビット線に接続する非選択メモリセル印加電圧がほぼ同等に均一化された状態となるので、ディスターブの影響を最小限にすることができる。全体のメモリセルアレイは長方ビット形状アレイとするので、多ビット同時書き込みのビット数によって、長方ビット形状アレイを実効的に複数の正方ビット形状アレイ又はそれに近い形状になる様に同時書き込みビット数が決定されても良い。
冗長用ビットやECC用のパリティビット等の追加によって実効的なメモリセルアレイの形状が正方ビット形状アレイにならない場合であっても、書き込むメモリセルの1ビット当りの実効的なメモリセルアレイ内における、選択ワード線に接続する非選択メモリセルの印加電圧と選択ビット線に接続する非選択メモリセルの印加電圧がディスターブ限界電圧以下であれば、実効的なアレイ形状が長方ビット形状であっても良い。
以上の様に、長方ビット形状のメモリセルアレイに対して最適なビット数にて多ビット同時書き込み行うことは、以下の効用をもたらす。
・1ビット当りの選択メモリセルへ流れる電流効率が向上することにより、十分な書き込みが可能となり、電力消費も効率化される。
・非選択メモリセルへのディスターブ影響が均一化され、安定的にデータが保持される。
・書き込みの方法によってはアクセスの高速化が可能となる。
まとめると、同一ワード線上の複数のメモリセルに対する多ビット同時書き込みは、非選択メモリセルを流れる漏れ電流を削減して、選択メモリセルへの高い書き込み効率を実現し、加えて、長方ビット形状のメモリセルアレイ(ビット線の本数m、ワード線の本数n、n<m)に対して最適なビット数(s=m/n)で多ビット同時書き込みを行うことで非選択メモリセルに対するディスターブの影響を最小限に抑える事が実現し、更には高速書き込みが可能な、クロスポイント型抵抗変化不揮発性記憶装置を提供することができる。
なお、前記メモリセルアレイは、諸般の目的に応じた擬似メモリセルや冗長用メモリセルなどを備えることも一般的に行われる。この為、同時書き込みビット数s=m/nが整数で割り切れない場合も存在する。この場合、本発明の趣旨を考慮し、回路設計やレイアウト設計が可能な範囲内で、かつ、m/nに近い整数の同時書き込みビット数を設定してもよい。
なお、これまでの実施の形態においては、図1Aに示す様な単層クロスポイントメモリセルアレイを用いて同一ワード線上の複数のメモリセルに対する多ビット同時書き込み方法を説明してきたが、図1Bに示す様な多層クロスポイントメモリセルアレイについても所定の同一層の多数のメモリセルを選択する形態(例えば所定の層の1本のビット線を選択し、前記選択ビット線に接続される同一層の多数のメモリセルを選択する為に前記選択メモリセルの他方端子に接続される同一層の複数のビット線選択し、他のワード線及びビット線を高インピーダンス状態にすることで、同一層における複数の選択メモリセルに対して同時に書き込みを行うこと)によって、同様の多ビット同時書き込み方法を適用することが可能である。
つまり、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置が備えるメモリセルアレイは、複数のビット線と複数のワード線との交点位置のそれぞれにメモリセルが配置されて構成される層が、X方向及びY方向に直交するZ方向に積層されて構成される多層構造のクロスポイント型のメモリセルアレイであってもよい。そのときには、クロスポイント型抵抗変化不揮発性記憶装置が備える選択回路は、同一の層に属する複数のビット線を選択ビット線として選択するとともに、選択ビット線が属する層に前記Z方向で隣接する層に属する1つのワード線(つまり、一端が選択ビット線と接続されているメモリセルの他端に接続されているワード線)を選択ワード線として選択する。これにより、多層のメモリセルアレイにおいても、同一層(つまり、隣接するビット線の層とワード線の層とから構成される一つの層)における複数の選択メモリセルに対して同時に書き込みを行うことができる。
(実施の形態2)《多ビット同時書き込みの書き込み安定化方法》
我々発明者らは、前記同一ワード線上の複数のメモリセルに対する多ビット同時書き込みをクロスポイント型抵抗変化不揮発性記憶装置に適用させた場合について、本発明の多ビット同時書き込みによる安定的な書き込み方法を検討した。以下にその内容を、実施の形態2として、説明する。
クロスポイント型抵抗変化不揮発性記憶装置におけるデータは一般的に、複数のビットが一まとまりになったバイト(例えば、8ビットのまとまり)やワード(例えば、16ビットのまとまり)といった形式でアクセス(入出力)される。ここでは説明の簡単化の為、8ビットデータを一まとまりとしたバイト書き込み動作について説明する。
図21の(a)は、バイト書き込み時の概要を示す例で、任意の書き込み入力データの一例を示し、図21の(b)は前記入力データの内の“0”データ書き込み(例えば低抵抗(LR)化書き込み)時のデータ例を示し、図21の(c)は前記入力データの内の“1”データ書き込み(例えば高抵抗(HR)化書き込み)時のデータ例を示す。
図21の(a)に示す書き込みの一例は、D0〜D7として“01000101”の8ビットデータである。この例に示す様に、書き込み入力データは“0”と“1”とが混同した形式となるので、書き込み電流の向きを変化させる本抵抗変化素子を用いたクロスポイントメモリセルアレイにおいては、選択ビット線と選択ワード線の書き込み電圧を低抵抗化書き込みと高抵抗化書き込みとで異なった状態に設定する必要がある。従って、1つの入力データに対して、“0”データ部と“1”データ部に分け、異なるタイミングで書き込みを行う時分割方法によって実施する必要がある。図21の(b)は、図21の(a)の内の“0”データのみ抜き出したものをデータセル書き込みビット(データセル書き込み部)としてW0〜W7に示す。また、図21の(c)は、図21の(a)の内の“1”データのみ抜き出したものをデータセル書き込みビットとしてW0〜W7に示す。
図21の(b)、図21の(c)に示すW0〜W7のデータセル書き込みビット部の状態では、“0”又は“1”データの数が入力データの内容によってその時々で異なっている。例えば、“0”データの場合を考えると、ある入力データでは、“0”データの数が1ビットのみの場合もあれば、8ビットの場合もある。この様に、入力データの内容によって、同時に書き込む“0”あるいは“1”のビット数が異なってしまうと、図17Bで説明した書き込み抵抗値の同時書き込みビット数への依存性からも分かる様に、書き込みした抵抗変化素子10の抵抗値が大きくばらつくといった課題が生じる。
発明者らは、本課題を解決し、書き込み後の抵抗変化素子10の抵抗値を安定化させる為に、常に書き込みビット数が一定となる様な仕組みを考案した。本仕組みの基本的な考え方を、図21の(b)、図21の(c)に示される補償セル書き込み部を用いて、説明する。
図21の(b)は“0”書き込みの仕組み概要を示す。この図21の(b)に示されるように、先に説明した8ビットデータセル書き込み部に加え、7ビットの補償セル書き込み部を別途設ける。データセル書き込み部の“0”書き込みを行いたいビットはW0、W2、W3、W4、W6の5ビットなので、補償セル書き込み部での“0”書き込みの書き込みビット数を3ビットとし、データセル書き込み部と補償セル書き込み部での“0”書き込みのビット数の合計が常に8ビットとなる様に、データセル書き込み部での“0”書き込みのビット数(この例では、5ビット)を基に、補償セル書き込み部での“0”書き込みのビット数(この例では、3ビット)を制御する。
図21の(c)の“1”書き込みの仕組みも同様の考え方より、7ビットの前記補償セル書き込み部を用い、データセル書き込み部での“1”書き込みを行いたいビットはW1、W5、W7の3ビットなので、補償セル書き込み部での“1”書き込みの書き込みビット数を5ビットとし、データセル書き込み部と補償セル書き込み部の“1”書き込みのビット数の合計が常に8ビットとなる様に、データセル書き込み部での“1”書き込みのビット数(この例では、3ビット)を基に、補償セル書き込み部での“1”書き込みのビット数(この例では、5ビット)を制御する。
図22A及び図22Bはデータセル部251と補償セル部252によるメモリセルアレイ250の構成を示す。図22A及び図22Bを用いて、より具体的な書き込み動作を説明する。
図22A及び図22Bにおいて、データセル部251は、複数のワード線が平行かつ均等に配線され、前記ワード線と直交する複数のビット線が平行かつ均等に配線され、ワード線とビット線の交点位置に対応するワード線とビット線に接続されたメモリセル51が配置されたメモリセルアレイである。補償セル部252は、複数のワード線が平行かつ均等に配線され、前記ワード線と直交する複数のビット線が平行かつ均等に配線され、ワード線とビット線の交点位置に対応するワード線とビット線に接続されたメモリセル51が配置されたメモリセルアレイである。データセル部251と補償セル部252のそれぞれのワード線は各々が接続(共通化)されているので、合わせて1つのメモリセルアレイ250を構成している。
図22Aに示す“0”書き込みの場合、1本のワード線が選択され、前記選択ワード線に繋がるメモリセル51の内、図21の(b)の“0”書き込みに相当する5ビット(W0、W2、W3、W4、W6)がデータセル部251内の選択メモリセル(黒丸)として(複数の)ビット線選択によって書き込み選択され、図21の(b)の補償セル書き込みに当る3ビット(S0、S1、S2)が補償セル部252内の選択メモリセル(黒丸)として(複数の)ビット線選択によって書き込み選択される。データセル部251と補償セル部252への同時書き込みビット数は常に8ビット一定となる様に、データセル書き込み部での“0”書き込みのビット数を基に、補償セル書き込み部での“0”書き込みのビット数を制御する。
図22Bに示す“1”書き込みの場合、1本のワード線が選択され、前記選択ワード線に繋がるメモリセル51の内、図21の(c)の“1”書き込みに相当する3ビット(W1、W5、W7)がデータセル部251内の選択メモリセル(黒丸)として(複数の)ビット線選択によって書き込み選択され、図21の(c)の補償セル書き込みに当る5ビット(S0、S1、S2、S3、S4)が補償セル部252内の選択メモリセル(黒丸)として(複数の)ビット線選択によって書き込み選択される。データセル部251と補償セル部252への同時書き込みビット数はこの場合も常に8ビット一定となる様に、データセル書き込み部での“1”書き込みのビット数を基に、補償セル書き込み部での“1”書き込みのビット数を制御する。
従って、“0、1”が混在した書き込み入力データは、“0”書き込みと“1”書き込みのデータに分割され、それぞれにおいて補償セル書き込みビット数を決定し、データセル部及び補償セル部の選択メモリセルを対象に“0”データ書き込みの多ビット同時書き込み、次いで“1”データ書き込みの多ビット同時書き込みをシーケンシャルに実施する。
なお、前記補償セル書き込み部はデータセル書き込み部と同様の書き込み行為を行うものとし、補償セル書き込み部のメモリセルの状態変化は問わない。また、非選択ワード線及び、補償セル部252含め、“0”書き込み時の“0”書き込み対象のビット線以外と“1”書き込み時の“1”書き込み対象のビット線以外は高インピーダンス(Hi−z)状態とする。
この様に、データセル書き込み部での書き込みビット数を基に補償セル書き込み部での書き込みビット数を制御し、合計の同時書き込みビット数を常に一定とすることで、データセル部における書き込み対象の抵抗変化素子10の設定抵抗値を安定化させることができる。
つまり、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置が備えるメモリセルアレイは、複数のビット線のうち、一部の複数のビット線に対応するメモリセルの集まりであるデータセル部251と、他の一部の複数のビット線に対応するメモリセルの集まりである補償セル部252とを含む。そして、クロスポイント型抵抗変化不揮発性記憶装置が備える選択回路は、データセル部251と補償セル部252とに共通する1つのワード線を選択ワード線として選択するとともに、データセル部251を構成する複数のビット線から選択する選択ビット線と補償セル部252を構成する複数のビット線から選択する選択ビット線との合計本数が一定(好ましくは、m/n本)となるように、データセル部251を構成する複数のビット線から選択ビット線を選択し、補償セル部252を構成する複数のビット線から選択ビット線を選択する。
具体的には、選択回路は、データセル部251の複数のメモリセルのそれぞれに対して“0”を書き込む場合に、データセル部251と補償セル部252とに共通する1つのワード線を選択ワード線として選択するとともに、データセル部251を構成する複数のビット線から選択する選択ビット線と、補償セル部252を構成する複数のビット線から選択する選択ビット線との合計本数(上述のA+1)が一定(好ましくは、m/n本)となるように、データセル部251を構成する複数のビット線から書き込みの対象となる選択ビット線を選択し、補償セル部252を構成する複数のビット線から選択ビット線を選択する。また、書き込み回路は、選択回路で選択された、データセル部251を構成する選択ビット線及び補償セル部252を構成する選択ビット線と1つの選択ワード線との交点に位置する複数のメモリセルのそれぞれに対して同時に“0”を書き込む。
一方、選択回路は、データセル部251の複数のメモリセルのそれぞれに対して“1”を書き込む場合に、データセル部251と補償セル部252とに共通する1つのワード線を選択ワード線として選択するとともに、データセル部251を構成する複数のビット線から選択する選択ビット線と、補償セル部252を構成する複数のビット線から選択する選択ビット線との合計本数(上述のA+1)が一定(好ましくは、m/n本)となるように、データセル部251を構成する複数のビット線から書き込みの対象となる選択ビット線を選択し、補償セル部252を構成する複数のビット線から選択ビット線を選択する。また、書き込み回路は、選択回路で選択された、データセル部251を構成する選択ビット線及び補償セル部252を構成する選択ビット線と1つの選択ワード線との交点に位置する複数のメモリセルのそれぞれに対して同時に“1”を書き込む。
このように、データセル部251と補償セル部252に対して同時に書き込む“0”又は“1”の合計のビット数を常に一定(好ましくは、m/n本)にすることで、データセル部に対して任意の数の“0”(あるいは、任意の数の“1”)が含まれる多ビットデータを書き込むことが可能になるとともに、データセル部の書き込み対象のメモリセルを構成する抵抗変化素子10の設定抵抗値を安定させることができる。
図23は同一ワード線上の複数のメモリセルに対する多ビット同時書き込みを具現化するクロスポイント型抵抗変化不揮発性記憶装置2000の回路ブロック構成の一例を示す図である。図23を用いて多ビット同時書き込みの回路構成及びその動作を説明する。
このクロスポイント型抵抗変化不揮発性記憶装置2000は、機能的には、以下の構成を備える。つまり、このクロスポイント型抵抗変化不揮発性記憶装置2000は、極性の異なる電圧が印加されることで第1の抵抗状態及び第2の抵抗状態の少なくとも2つの状態を可逆的に遷移する抵抗変化素子と抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Y方向に延びたM本(Mは整数)のビット線とX方向に延びたN本(Nは整数で、M>N)のワード線との交点位置のそれぞれに配列されて構成されるクロスポイント型のメモリセルアレイ(メモリセルアレイ(データセル部)203及び補償セル部252)を備える。ここで、メモリセルアレイを構成するメモリセルは、第1のメモリセル群(例えば、メモリセルアレイ(データセル部)203の一部)と、第1のメモリセル群が接続されるワード線と同一のワード線に接続される第2のメモリセル群(例えば、メモリセルアレイ(データセル部)203の他の一部、あるいは、補償セル部252)に分かれる。
さらに、このクロスポイント型抵抗変化不揮発性記憶装置2000は、メモリセルアレイに対して、1本のワード線を選択ワード線として選択するワード線選択回路(ワード線デコーダ/ドライバ205)と、第1のメモリセル群の1本のビット線を第1の選択ビット線として選択する第1のビット線選択回路(ビット線デコーダ206)と、選択ワード線上のメモリセルを含む第2のメモリセル群のA本(Aは1以上の整数)のビット線を第2の選択ビット線として選択する第2のビット線選択回路(ビット線デコーダ206、あるいは、補償書き込み回路211が有する選択回路)と、第1及び第2のメモリセル群の選択されたメモリセルに対して選択ワード線を介して、第1の抵抗状態に書き込むために第1の電圧又は第1の電流を供給し、第2の抵抗状態に書き込むために第2の電圧又は第2の電流を供給するワード線用書き込み回路(ワード線デコーダ/ドライバ205、書き込み用電源218)と、第1のメモリセル群の選択されたメモリセルに対して第1のビット線選択回路で選択される第1の選択ビット線を介して、第1の抵抗状態に書き込むために第3の電圧又は第3の電流を供給し、第2の抵抗状態に書き込むために第4の電圧又は第4の電流を供給する第1のビット線用書き込み回路(書き込み回路210、書き込み用電源218)と、第2のメモリセル群の選択されたメモリセルに対して第2のビット線選択回路で選択される第2の選択ビット線を介して、第1の抵抗状態に書き込むために第3の電圧又は第3の電流を供給し、第2の抵抗状態に書き込むために第4の電圧又は第4の電流を供給する第2のビット線用書き込み回路(書き込み回路210、書き込み用電源218、書き込みビット数制御回路209、補償書き込み回路211)とを備える。
そして、このクロスポイント型抵抗変化不揮発性記憶装置2000は、書き込み動作として、第1のメモリセル群の所定のメモリセルに対して第1の抵抗状態を書き込む場合、ワード線用書き込み回路は、第1の電圧又は第1の電流を、選択ワード線に供給し、かつ、第1のビット線用書き込み回路は、第3の電圧又は第3の電流を第1のメモリセル群の1本のビット線に供給すると共に、第2のビット線用書き込み回路は、第3の電圧又は第3の電流を第2のメモリセル群のA本のビット線に供給し、一方、第1のメモリセル群の所定のメモリセルに対して第2の抵抗状態を書き込む場合、ワード線用書き込み回路は、第2の電圧又は第2の電流を、選択ワード線に供給し、かつ、第1のビット線用書き込み回路は、第4の電圧又は第4の電流を第1のメモリセル群の1本のビット線に供給すると共に、第2のビット線用書き込み回路は、第4の電圧又は第4の電流を第2のメモリセル群のA本のビット線に供給する。
さらに、このクロスポイント型抵抗変化不揮発性記憶装置2000は、読み出し用として、第1及び第2のメモリセル群の選択されたメモリセルに対して選択ワード線を介して、記憶データを読み出すために第5の電圧を供給するワード線用読み出し電圧発生回路(ワード線デコーダ/ドライバ205が有する電源)と、第1のメモリセル群の選択されたメモリセルに対して第1のビット線選択回路で選択される第1の選択ビット線を介して、記憶データを読み出すために第6の電圧又は第6の電流を供給する第1の読み出し回路(センスアンプ212)と、第2のメモリセル群の選択されたメモリセルに対して第2のビット線選択回路で選択される第2の選択ビット線を介して、記憶データを読み出すために第6の電圧又は第6の電流を供給する少なくとも1つの第2の読み出し回路(センスアンプ212)とを備える。
そして、このクロスポイント型抵抗変化不揮発性記憶装置2000は、読み出し動作として、第1及び第2のメモリセル群の所定のメモリセルを読み出す場合、ワード線用読み出し電圧発生回路は、第5の電圧を、選択ワード線に供給し、かつ、第1の読み出し回路は、第6の電圧又は第6の電流を第1のメモリセル群の1本のビット線に供給すると共に、第2の読み出し回路は、第6の電圧又は第6の電流を第2のメモリセル群のA本のビット線に供給する。これら構成要素の詳細は以下の通りである。
図23において、メモリセルアレイ203は、図22A及び図22Bのデータセル部251のメモリセルアレイの一例であり、例えば64WL×512BLのサイズを有し、アレイ領域を8分割(例えば64BL単位に分割)するブロック204にビット線が分割されている。つまり、本実施の形態では、同時書き込みビット数を8ビットとしているのでアレイ領域を8分割している。このメモリセルアレイ203は、典型的には、データ記憶を目的とする第1のメモリセルを含む第1のメモリセル群に相当する。ただし、このメモリセルアレイ203は、データ記憶を目的とする、あるいは、目的としない第2のメモリセル群をも含んでもよい。
補償セル部252は、図22A及び図22Bの補償セル部252のメモリセルアレイ(補償用メモリセルアレイのブロック)で、例えば64WL×7BLのサイズを有し、各ワード線はデータセル部を構成するメモリセルアレイ203と共通化されている。この補償セル部252は、典型的には、データ記憶を目的としない第2のメモリセル群を構成する。
ワード線デコーダ/ドライバ205は、ワード線選択回路及びワード線用読み出し電圧発生回路に相当し、ワード線WL0〜WL(n−1)、〔例えばn=64〕を選択的に駆動する回路である。
ビット線デコーダ206は、第1及び第2のビット線選択回路に相当し、データセル部としてのメモリセルアレイ203のビット線BL00〜BL7(h−1)、〔hは各分割されたBL本数で、例えばh=64〕を選択するデコーダ回路であり、ブロック204の8ブロック(ブロック0〜ブロック7)のそれぞれに対応して、各ブロック204内のビット線の内の1本、全ブロックでは合計して最大8本を選択し、他の非選択ビット線は高インピーダンス状態に設定する。
データ入力回路207は入力端子Din(i)、〔i=0〜7〕の入力データを受ける8ビットの入力回路である。
データラッチ回路208はデータ入力回路207の出力をラッチする8ビット分のラッチ回路である。
書き込み回路210は、第1及び第2のビット線用書き込み回路に相当し、データラッチ回路208の出力データ信号に従って書き込み電圧(又は電流)を選択的に発生する8ビット分の書き込み回路である。ここでは、書き込み対象ビットのビット線にはビット線デコーダ206を介して書き込み回路210の出力WD(i)が印加される。
書き込みビット数制御回路209は、第2のビット線用書き込み回路の一部を構成する回路に相当し、データラッチ回路208の出力に従って各ブロック204毎に対応したビット線デコーダ206のアドレスで決まるビット線選択を有効又は無効(有効の場合は書き込み回路210の出力WD(i)状態を選択ビット線に伝え、無効の場合はビット線を高インピーダンス状態にする)とする為のビット線デコーダ制御信号Wcnt(i)を出力し、補償セル部252への書き込み対象ビット数情報信号をWbit(j)、〔j=0〜2〕として出力する。
補償書き込み回路211は、第2のビット線用書き込み回路の一部を構成する回路に相当し、前記書き込み対象ビット数情報信号Wbit(j)を受けて補償セル部252内の書き込み対象ビット線を選択し、書き込み電圧(又は電流)を印加する回路であり、ビット線デコーダと書き込み回路の機能を合わせ持つ。従って補償セル部252内の書き込み対象外のビット線は高インピーダンス状態に設定される。
センスアンプ212は、第1及び第2の読み出し回路に相当し、ビット線デコーダ206によって各ブロック204から選択された8ビットの選択メモリセル51のデータ記憶状態すなわち高抵抗状態又は低抵抗状態かを判断する読み出し回路の一例である。
データ出力回路213はセンスアンプ212が出力する8ビットのデータ信号RD(i)をラッチ&Dout端子に出力する8ビット分のラッチ回路である。
メモリ機能構成ブロック201は前記メモリセルアレイ203と補償セル部252とワード線デコーダ/ドライバ205とビット線デコーダ206とデータ入力回路207とデータラッチ回路208と書き込み回路210と書き込みビット数制御回路209と補償書き込み回路211とセンスアンプ212とデータ出力回路213で構成される回路である。
アドレス入力回路214はアドレス信号入力をラッチし、そのアドレス信号入力をビット分割した後に、ワード線選択アドレス信号AXとビット線選択アドレス信号AYとを出力する回路である。ここで、ワード線選択アドレス信号AXはワード線デコーダ/ドライバ205に入力され、ビット線選択アドレス信号AYはビット線デコーダ206に入力される。
制御回路215は外部からの各種コントロール信号を受けて、メモリ機能構成ブロック201の動作を制御する制御信号(例えば後の説明で使用する書き込み用パルス信号PULSEや“0”データ書き込みと“1”データ書き込みの状態を意味する信号W01C等)を出力するCPU等である。
LR化用電源216は低抵抗化書き込み用電圧VLR(又は電流)を発生する電源である。LR化用電源216の出力は書き込み回路210及び補償書き込み回路211に供給される。
HR化用電源217は高抵抗化書き込み用電圧VHR(又は電流)を発生する電源である。HR化用電源217の出力はワード線デコーダ/ドライバ205に供給される。
書き込み用電源218はLR化用電源216とHR化用電源217で構成され、電源VDDや更に高電圧の電源電圧(書き込み電圧VPP)を基に各電圧を生成する。
以上のように構成された本発明の多ビット同時書き込みを実現するクロスポイント型抵抗変化不揮発性記憶装置2000の動作について、図24の具体的な一例を示すシーケンス図を用いて詳細に説明する。
図24において、コントロール信号の一つとして制御回路215に入力されたクロックはクロック信号CLKとしてメモリ機能構成ブロック201へ出力され、その立ち上り周期は時間t0、t4、t7、t10…となっている。メモリ機能構成ブロック201の主要な動作は前記CLKの立ち上りタイミングで制御される。外部入力としてのアドレス信号をアドレス入力回路214が受けると、アドレス入力回路214は、クロック信号CLKの立ち上り時(t0、t4、t7、t10…)に前記アドレス信号をラッチし、内部アドレス信号AX及びAYとして出力する。ここでは、時間t0〜t7ではAX=1、AY=1となり、t7〜ではAX=2、AY=1となる。
制御回路215から出力される信号W01Cは、コントロール信号に従ってその動作が“0”データ書き込み(LR化書き込み)か“1”データ書き込み(HR化書き込み)か、を示す信号で、ワード線デコーダ/ドライバ205、書き込み回路210、書き込みビット数制御回路209、及び補償書き込み回路211等に対して、LR化又はHR化書き込みの制御を行うのに用いられる。時間t0〜t4では、信号W01Cは“0”データ書き込みを意味する“L”レベルとなるので、メモリ機能構成ブロック201は低抵抗(LR)化書き込み動作を行う。また、時間t4〜t7では、信号W01Cは“1”データ書き込みを意味する“H”レベルとなるので、メモリ機能構成ブロック201は高抵抗(HR)化書き込み動作を行う。
Din(i)は、8ビットのデータ入力信号であり、時間t0以前に書き込みを行いたいデータ(例えば、“01000101”)をデータ入力回路207へ入力するのに用いられる。
LD(i)は、データラッチ回路208の出力信号であり、データ入力回路207を介して入力したDin(i)データがクロック信号CLKの立ち上がり時(t0、t4、t7、t10…)においてデータラッチ回路208にラッチされ、その出力はデータ入力回路207の出力が変わっても無関係にホールドされ、次のクロック信号CLKの立ち上がり時まで維持される。
書き込みビット数制御回路209が出力するビット線デコーダ制御信号Wcnt(i)は、信号W01CとLD(i)を受けて“0”データ書き込み時と“1”データ書き込み時のそれぞれにおいて、各ブロックに対応したビット線デコーダ206のそれぞれの有効又は無効状態を制御する信号であり、ここでは、時間t0〜t4ではビット線デコーダ制御信号Wcnt(0、2、3、4、6)が‘H’、Wcnt(1、5、7)が‘L’となる。この時、ブロック0、2、3、4、6に対応するビット線デコーダ206のそれぞれは所定の選択ビット線とWD(0、2、3、4、6)ノードを電気的に接続し、一方、ブロック1、5、7に対応するビット線デコーダ206はWD(1、5、7)ノードとの接続を電気的遮断(無効化)する。時間t4〜t7では、ビット線デコーダ制御信号Wcnt(1、5、7)が‘H’、ビット線デコーダ制御信号Wcnt(0、2、3、4、6)が‘L’となる。この時、ブロック1、5、7に対応するビット線デコーダ206のそれぞれは所定の選択ビット線とWD(1、5、7)ノードを電気的に接続し、一方、ブロック0、2、3、4、6に対応するビット線デコーダ206はWD(0、2、3、4、6)ノードとの接続を電気的遮断(無効化)する。
書き込みビット数制御回路209はビット線デコーダ制御信号Wcnt(i)と同時に書き込み対象ビット数情報信号Wbit(j)を補償書き込み回路211に出力し、時間t0〜t4では書き込み対象ビット数情報信号Wbit(j)=3を出力して補償書き込み回路211の書き込みビット数が3ビットとなる様に制御する。また、時間t4〜t7では、書き込みビット数制御回路209は書き込み対象ビット数情報信号Wbit(j)=5を出力して補償書き込み回路211の書き込みビット数が5ビットとなる様に制御する。
制御回路215から出力されるPULSE信号が‘L’の時は全てのワード線と選択ビット線がプリチャージ電圧VPREにプリチャージされ、‘H’の時は所定の書き込み電圧が選択ワード線及び選択ビット線に印加される。時間t0〜t1ではPULSE=‘L’より全ワード線と選択ビット線がプリチャージされ、時間t1〜t2ではPULSE=‘H’より所定の低抵抗化(LR)書き込み電圧が選択ワード線及び選択ビット線に印加され、時間t2〜t5ではPULSE=‘L’より同プリチャージ、時間t5〜t6ではPULSE=‘H’より所定の高抵抗化(HR)書き込み電圧が選択ワード線及び選択ビット線に印加され、時間t6〜t7ではPULSE=‘L’より再びプリチャージとなる。
書き込み回路210の書き込みパルス出力WD(i)は、PULSE信号に同期して、“0”データ書き込み時と“1”データ書き込み時に対応した書き込み電圧として、書き込み対象のブロック204に出力される。例えば、時間t0〜t1ではPULSE=‘L’より全てのWD(i)がプリチャージ電圧VPRE出力となり、時間t1〜t2ではPULSE=‘H’より所定の低抵抗化(LR)書き込み電圧が“0”データ書き込み対象のWD(i)に出力され、時間t2〜t5ではPULSE=‘L’より同プリチャージ出力となり、時間t5〜t6ではPULSE=‘H’より所定の高抵抗化(HR)書き込み電圧が“1”データ書き込み対象のWD(i)に出力され、時間t6〜t7ではPULSE=‘L’より再びプリチャージ出力となる。
前記複数の信号CLK、W01C、LD(i)、Wcnt(i)、Wbit(j)、PULSE、WD(i)によって、各ワード線や各ビット線及び補償用ビット線が図24に示す様に所定時間に従って書き込み制御がされる。例えば、時刻t0で、CLKが‘L’→‘H’に変化すると、アドレス入力回路214がラッチ出力したアドレスAXとAYによって書き込み対象ビットが繋がる選択ワード線と選択ビット線とが確定し、W01C信号が‘L’となるのでメモリ機能構成ブロック201 が“0”データ書き込みとして機能設定され、データラッチ回路208はデータ入力回路207を介して入力されたDin(i)をLD(i)としてラッチ出力し、LD(i)の変化を受けてLD(i)が“0”のビットはWcnt(i)が‘H’となり〔Wcnt(0、2、3、4、6)=‘H’〕、LD(i)が“1”のビットはWcnt(i)が‘L’となり〔Wcnt(1、5、7)=‘L’〕、Wcnt(i)信号を受けてビット線デコーダ206の各ブロックに対する“0”データ書き込みの有効ブロックと無効ブロックとが確定する。同じくLD(i)の変化を受けて、LD(i)が“1”のビット数を示すWbit(j)が出力される。この時点でPULSEが‘H’となった時の適切な低抵抗化書き込み準備行われ、全てのワード線がプリチャージ電圧VPREにプリチャージされ、“0”データ書き込み対象の選択ビット線BL(0、2、3、4、6)mがプリチャージ電圧VPREにプリチャージされ、“1”データ書き込み対象の選択ビット線BL(1、5、7)mが高インピーダンス(Hi−z)状態となり、非選択ビット線が高インピーダンス(Hi−z)状態となり、全ての補償用ビット線BLC(s)がプリチャージ電圧VPREにプリチャージされる。
時刻t1で、PULSEが‘L’→‘H’に変化すると、選択ワード線が電圧0Vとなり、非選択ワード線が高インピーダンス(Hi−z)状態となり、“0”データ書き込み対象の選択ビット線BL(0、2、3、4、6)mがWD(0、2、3、4、6)の低抵抗化書き込み電圧VLRを受けて同電圧VLRが印加され、“1”データ書き込み対象の選択ビット線BL(1、5、7)mが引き続き高インピーダンス(Hi−z)状態となり、非選択ビット線が引き続き高インピーダンス(Hi−z)状態となり、補償用ビット線BLC(s)の内の3本が低抵抗化書き込み電圧VLR、4本が高インピーダンス(Hi−z)状態となる。
時刻t2で、PULSEが‘H’→‘L’に変化すると、時刻t0と同様に、全てのワード線がプリチャージ電圧VPREにプリチャージされ、“0”データ書き込み対象の選択ビット線BL(0、2、3、4、6)mがWD(0、2、3、4、6)によってプリチャージ電圧VPREにプリチャージされ、“1”データ書き込み対象の選択ビット線BL(1、5、7)mが引き続き高インピーダンス(Hi−z)状態となり、非選択ビット線が引き続き高インピーダンス(Hi−z)状態となり、全ての補償用ビット線BLC(s)がプリチャージ電圧VPREにプリチャージされる。
時刻t4で、CLKが‘L’→‘H’に変化すると、アドレス入力回路214が前クロック周期同様のアドレスを再度ラッチし、それにより、アドレスAXとAYによって書き込み対象ビットが繋がる選択ワード線と選択ビット線とが全クロック周期と同様に継続して選択され、W01C信号が‘L’→‘H’となるのでメモリ機能構成ブロック201が次は“1”データ書き込みとして機能設定され、データラッチ回路208はデータ入力回路207を介して入力された前クロック周期同様のDin(i)を再度LD(i)としてラッチ出力し、W01Cの変化を受けてLD(i)が“0”のビットはWcnt(i)が‘L’となり〔Wcnt(0、2、3、4、6)=‘L’〕、LD(i)が“1”のビットはWcnt(i)が‘H’となり〔Wcnt(1、5、7)=‘H’〕、Wcnt(i)信号を受けてビット線デコーダ206の各ブロックに対する“0”データ書き込みの有効ブロックと無効ブロックとが確定する。同じくW01Cの変化を受けて、LD(i)が“0”のビット数を示すWbit(j)として出力される。この時点でPULSEが‘H’となった時の適切な低抵抗化書き込み準備行われ、全てのワード線が引き続きプリチャージ電圧VPREにプリチャージされ、“0”データ書き込み対象の選択ビット線BL(0、2、3、4、6)mが高インピーダンス(Hi−z)状態となり、“1”データ書き込み対象の選択ビット線BL(1、5、7)mがプリチャージ電圧VPREにプリチャージされ、非選択ビット線が引き続き高インピーダンス(Hi−z)状態となり、全ての補償用ビット線BLC(s)が引き続きプリチャージ電圧VPREにプリチャージされる。
時刻t5で、PULSEが‘L’→‘H’に変化すると、選択ワード線が高抵抗化書き込み電圧VHRとなり、非選択ワード線が高インピーダンス(Hi−z)状態となり、“1”データ書き込み対象の選択ビット線BL(1、5、7)mにはWD(1、5、7)の高抵抗化書き込み電圧0Vを受けて同電圧0Vが印加され、“0”データ書き込み対象の選択ビット線BL(0、2、3、4、6)mが引き続き高インピーダンス(Hi−z)状態となり、非選択ビット線が引き続き高インピーダンス(Hi−z)状態となり、補償用ビット線BLC(s)の内の5本が高抵抗化書き込み電圧0V、2本が高インピーダンス(Hi−z)状態となる。
時刻t6で、PULSEが‘H’→‘L’に変化すると、時刻t4と同様に、全てのワード線がプリチャージ電圧VPREにプリチャージされ、“1”データ書き込み対象の選択ビット線BL(1、5、7)mがWD(1、5、7)によってプリチャージ電圧VPREにプリチャージされ、“0”データ書き込み対象の選択ビット線BL(0、2、3、4、6)mが引き続き高インピーダンス(Hi−z)状態となり、非選択ビット線が引き続き高インピーダンス(Hi−z)状態となり、全ての補償用ビット線BLC(s)がプリチャージ電圧VPREにプリチャージされる。
以上の書き込み方法をまとめると次のようになる。つまり、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置2000の書き込み方法は、極性の異なる電圧が印加されることで低抵抗状態及び高抵抗状態の少なくとも2つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Y方向に延びた複数のビット線とX方向に延びた複数のワード線との交点位置のそれぞれに配置されて構成されるクロスポイント型のメモリセルアレイから、複数のビット線を選択ビット線として選択するとともに、1つのワード線を選択ワード線として選択する選択ステップと、前記選択ステップで選択された複数の選択ビット線の各々に第1の電圧又は第1の電流を供給し、前記選択ステップで選択された1つの選択ワード線に第2の電圧又は第2の電流を供給することにより、前記複数の選択ビット線と前記1つの選択ワード線との交点に位置する複数のメモリセルに対して同時に書き込みを実施する書き込みステップとを含む。つまり、クロスポイント型抵抗変化不揮発性記憶装置は、メモリセルアレイへの書き込みをする場合には、常に、同一のワード線に接続された(1+A)個のメモリセルに対して同時に書き込みをする。
より詳しくは、前記メモリセルアレイは、前記複数のビット線のうち、一部の複数のビット線に対応するメモリセルの集まりであるデータセル部(メモリセルアレイ203)と、他の一部の複数のビット線に対応するメモリセルの集まりである補償セル部(補償セル部252)とを含み、前記選択ステップでは、前記データセル部と前記補償セル部とに共通する1つのワード線を選択ワード線として選択するとともに、前記データセル部を構成する複数のビット線から選択する選択ビット線と前記補償セル部を構成する複数のビット線から選択する選択ビット線との合計本数が一定となるように、前記データセル部を構成する複数のビット線から選択ビット線を選択し、前記補償セル部を構成する複数のビット線から選択ビット線を選択する。
別の見方をすると、このクロスポイント型抵抗変化不揮発性記憶装置2000は、書き込み動作として、第1のメモリセル群の所定のメモリセルに対して第1の抵抗状態を書き込む場合、ワード線用書き込み回路は、第1の電圧又は第1の電流を、選択ワード線に供給し、かつ、第1のビット線用書き込み回路は、第3の電圧又は第3の電流を第1のメモリセル群の1本のビット線に供給すると共に、第2のビット線用書き込み回路は、第3の電圧又は第3の電流を第2のメモリセル群のA本のビット線に供給する。一方、第1のメモリセル群の所定のメモリセルに対して第2の抵抗状態を書き込む場合、ワード線用書き込み回路は、第2の電圧又は第2の電流を、選択ワード線に供給し、かつ、第1のビット線用書き込み回路は、第4の電圧又は第4の電流を第1のメモリセル群の1本のビット線に供給すると共に、第2のビット線用書き込み回路は、第4の電圧又は第4の電流を第2のメモリセル群のA本のビット線に供給する。このとき、上記Aは、好ましくは、書き込みにおいて、常に、予め定められた一定値であり、具体的には、M/N−1に等しい、あるいは、それに近い整数である。
この様な構成例及びその動作によって、図21で説明したように、データセル書き込み部での書き込みビット数から補償セル書き込み部での書き込みビット数を制御し、合計の“0”又は“1”の同時書き込みビット数を常に一定とすることが可能な多ビット同時書き込みメモリシステムが実現され、これにより、データセル部に対して任意の数の“0”(あるいは、任意の数の“1”)が含まれる多ビットデータを書き込むことが可能になるとともに、データセル部における書き込み対象の抵抗変化素子10の設定抵抗値を安定化させることができるクロスポイント型抵抗変化不揮発性記憶装置を提供することができる。
(実施の形態3)《多ビット同時読み出しによる読み出し安定化》
これまでは、書き込みの効率化を実現する同一ワード線上の複数のメモリセルに対する多ビット同時書き込みとその具体構成及び動作について説明してきた。
読み出しについても、漏れ電流を削減した読み出し特性の安定化手法として書き込み同様の多ビット同時読み出しが効果的である。本実施の形態では、多ビット同時読み出しによる読み出し安定化の効果とその具体構成と動作について、実施の形態3として、説明する。
図25にメモリセルアレイ1の構成概要を示す。
図25において、メモリセル51は図4に示すのと同様のメモリセルである。ワード線24はWL0〜WL(n−1)のn本がそれぞれ平行に配置され、ビット線25はBL0〜BL(m−1)のm本がワード線24と直交し、ビット線25のそれぞれ平行に配置され、各ワード線24と各ビット線25の各交点位置にメモリセル51が配置されてメモリセルアレイ1が構成されている。
図25において、第1の選択メモリセル1510(つまり、第1のメモリセル群に属するメモリセル)と、前記第1の選択メモリセル1510が接続されるワード線と同一の前記ワード線に接続される第2の選択メモリセル群1511(つまり、第2のメモリセル群に属するメモリセル)とが読み出し対象のメモリセルとして選択される。ここでは、前記第2の選択メモリセル群1511が7bit(A本の選択ビット線の一例)として、同一ワード線上の8bitのメモリセル126を選択して読み出す場合を一例として説明する。
n本のワード線の内、所定の1本のワード線を選択するワード線選択回路(図示せず)がWL0〜WL(n−1)の端部に接続され、ここでは前記ワード線選択回路がWL1を選択しており、前記第1の選択メモリセル1510に接続されるビット線BL0の端部に当該ビット線を選択する第1のビット線選択回路(図示せず)が接続され、ここでは前記第1のビット線選択回路によってBL0を選択しており、前記第1の選択メモリセル1510以外に接続されるビット線BL1〜BL(m−1)の端部に所定のビット線を選択する第2のビット線選択回路(図示せず)が接続され、ここでは前記第2のビット線選択回路がBL1〜BL7を選択している。前記ワード線選択回路の入力端子には読み出し時のワード線電圧を供給するワード線用読み出し電圧発生回路(図示せず)が接続され、読み出し時は、前記ワード線選択回路を介して前記ワード線用読み出し電圧発生回路から選択ワード線に読み出し時のワード線電圧が印加されている。一方、前記第1のビット線選択回路及び前記第2のビット線選択回路の入力端子には、選択メモリセルと同数の読み出し回路が接続され、ここでは、第1の読み出し回路(図示せず)が前記第1のビット線選択回路を介して第1の選択メモリセル1510に電気的に接続され、第2の読み出し回路(図示せず)の7つが前記第2のビット線選択回路を介して第2の選択メモリセル群1511内のそれぞれの選択メモリセルに電気的に接続されている。
前記ワード線用読み出し電圧発生回路は第5の電圧を、前記ワード線選択回路を介して選択ワード線WL1に供給し、同時に、前記第1の読み出し回路及び7つの第2の読み出し回路のそれぞれは、第6の電圧或いは第6の電流を前記第1及び第2のビット線選択回路を介して選択ビット線BL0〜BL7に供給し、8bitの選択メモリセルの記憶データの状態を同時に読み出す。つまり、本実施の形態では、クロスポイント型抵抗変化不揮発性記憶装置は、メモリセルアレイからの読み出しをする場合には、常に、同一のワード線に接続された(1+A)個のメモリセルから同時に読み出しをする。
図25の8ビットの選択メモリセル126と非選択メモリセルとのアレイ等価回路及び8個の各選択メモリセルに対応した8個の電流検知回路960〜967との関係を示す図を図26に示す。
図26において、第1の選択メモリセル260は一方の端子が選択ワード線WL1に接続され、他方の端子が選択ビット線BL0に接続されている。同様に、第2の選択メモリセル261は一方の端子が選択ワード線WL1に接続され、他方の端子が選択ビット線BL1に接続されている。同様に、第7の選択メモリセル266は一方の端子が選択ワード線WL1に接続され、他方の端子が選択ビット線BL6に接続されている。同様に、第8の選択メモリセル267は一方の端子が選択ワード線WL1に接続され、他方の端子が選択ビット線BL7に接続されている。なお、図面では省略しているが、第3〜第6の選択メモリセルについても、同様に、他方の端子が選択ビット線BL2〜BL5にそれぞれ接続されている。
また、第10非選択メモリセル930は一方の端子が非選択ワード線群NWに接続され、他方の端子が選択ビット線BL0に接続されている。同様に、第11非選択メモリセル931は一方の端子が非選択ワード線群NWに接続され、他方の端子が選択ビット線BL1に接続されている。同様に、第16非選択メモリセル936は一方の端子が非選択ワード線群NWに接続され、他方の端子が選択ビット線BL6に接続されている。同様に、第17非選択メモリセル937は一方の端子が非選択ワード線群NWに接続され、他方の端子が選択ビット線BL7に接続されている。なお、図面では省略しているが、第12〜第15の非選択メモリセルについても、同様に、他方の端子が選択ビット線BL2〜BL5にそれぞれ接続されている。
また、第2非選択メモリセル194は非選択WL群と非選択BL群との間に構成されるメモリセルである。第3非選択メモリセル195は非選択BL群と選択ワード線WL1との間に構成されるメモリセルである。第2非選択メモリセル194と第3非選択メモリセル195とは選択メモリセルの個数に従ってその対象数が若干変わっている。
センス電源97は電流検知用の電源であり、第1の電流検知回路960はセンス電源97を電源として、選択ビット線BL0に接続された電流検知回路である。第2の電流検知回路961はセンス電源97を電源として、選択ビット線BL1に接続された電流検知回路である。第7の電流検知回路966はセンス電源97を電源として、選択ビット線BL6に接続された電流検知回路である。第8の電流検知回路967はセンス電源97を電源として、選択ビット線BL7に接続された電流検知回路である。なお、図面では省略しているが、第3〜第6の電流検知回路についてもそれぞれが選択ビット線BL2〜BL5に接続されている。なお、非選択WLは高インピーダンス(Hi−z)状態となっている。
図26に示す本発明のメモリセルアレイの構成における読み出し動作時の非選択ワード線群(NW点)を基準としたI−V特性動作点図を1bit読み出し時と8bit読み出し時とを比較する形態で図27の(a)、(b)、及び(c)に示す。図27の(a)は1bit読み出し時の特性図である。図27の(b)と図27の(c)は、図27の(a)に8bit同時読み出し時に第10〜第17非選択メモリセル930〜937を流れる電流Ib_nw(Ib_nw0からIb_nw7)の総和を追記した特性図である。
図27の(a)において、横軸は各メモリセルに印加される電圧、縦軸は各メモリセルを流れる電流であり、特性線として、選択メモリセル30を流れる電流Isel(図26では、Isel0〜Isel7のいずれか)、第10〜第17非選択メモリセル930〜937を流れる電流Ib_nw(図26では、Ib_nw0〜Ib_nw7のいずれか)、第2非選択メモリセル194及び第3非選択メモリセル195を流れるInw_wで、それぞれ、抵抗変化素子の抵抗状態が高抵抗状態(HR)と低抵抗状態(LR)の2状態(非選択メモリセルにおいては、その全抵抗変化素子の抵抗状態が高抵抗の場合と低抵抗の場合の2種類の状態を示す)が示された計6本が描かれている。つまり、選択メモリセル30が低抵抗状態(LR)の場合の電流Iselの特性線は白三角で、選択メモリセル30が高抵抗状態(HR)における電流Iselの特性線は白丸で、非選択メモリセルがすべて低抵抗状態(LR)の場合の電流Ib_nw及び電流Inw_wは黒三角で、非選択メモリセルがすべて高抵抗状態(HR)の場合の電流Ib_nw及び電流Inw_wは黒丸で、プロットされている。なお、ここでの抵抗変化素子の高抵抗状態の抵抗値はRh、低抵抗状態の抵抗値はRlとし、1桁以上の抵抗変化を想定している。
選択メモリセル30の特性は、抵抗変化素子の抵抗値が高抵抗状態の場合はIsel(HR)、低抵抗状態の場合はIsel(LR)となり、例えば、センス電圧VSAがVSAaの時、抵抗変化素子に流れるセンス電流は、抵抗変化素子が高抵抗状態の時、Isel(HR)、抵抗変化素子が低抵抗状態の時、Isel(LR)となる。また、第10〜第17非選択メモリセル930〜937の特性は、選択ビット線BL1の印加電圧をVSAaとした場合、非選択WL群(NW点)の電圧を0からVSAaまで振った場合の第10〜第17非選択メモリセル930〜937に流れる電流Ib_nwについて第10〜第17非選択メモリセル930〜937の全抵抗変化素子が高抵抗状態(HR)の場合と低抵抗状態(LR)の場合のそれぞれを表す。また、第2非選択メモリセル194と第3非選択メモリセル195を合わせた特性は、選択ワード線WL1の電圧0Vを基準として、非選択WL群(NW点)の電圧を0からVSAaまで振った場合の第2非選択メモリセル194と第3非選択メモリセル195に流れる電流Inw_wについて全抵抗変化素子が高抵抗状態(HR)の場合と低抵抗状態(LR)の場合のそれぞれを表している。つまり、非選択メモリセルの特性は選択ビット線BL1又は選択ワード線WL1の電圧を基準として非選択ワード線群(NW点)の電圧を振った場合を表す。
本特性において、非選択メモリセルを流れる電流Ib_nwと電流Inw_wは非選択WL群及び非選択BL群がHi−zより、Ib_nw=Inw_wとなるので、図27の(a)のI−V特性による動作点は、特性Ib_nwと特性Inw_wの交点位置となり、その電流量は、全ての非選択メモリセルの抵抗変化素子の抵抗値が高抵抗状態(HR)の場合はIhzhとなり、全ての非選択メモリセルの抵抗変化素子の抵抗値が低抵抗状態(LR)の場合はIhzl(Ihzl>Ihzh)となる。
すなわち、選択メモリセル30の電流Iselが、抵抗変化素子が高抵抗状態の場合はIsel(HR)、低抵抗状態の場合はIsel(LR)で、図27の(a)の例では約3倍の差があるのに対し、非選択メモリセルを流れる電流は抵抗変化素子の抵抗値の抵抗状態によって変動し、Ihzl〜Ihzh(Ihzh>Isel(LR)、図27の(a)の例では約3倍以上)と、かなり多い。従って、電流検知回路960〜967のセンス電流Isenは、
Isen=Isel+Ib_nw …式5
より、選択メモリセル30の抵抗変化素子が高抵抗状態かつ非選択メモリセルの抵抗変化素子が全て低抵抗状態の場合はIsen1=Isel(HR)+Ihzl、一方、選択メモリセル30の抵抗変化素子が低抵抗状態かつ非選択メモリセルの抵抗変化素子が全て高抵抗状態の場合はIsen2=Isel(LR)+Ihzhとなる。図27において、選択メモリセル30の電流Iselの高抵抗状態での電流に対する低抵抗状態での電流の電流比率が約3倍であるのに対し、センス電流Isenの電流比率は約1倍と約3分の1まで低下していることがわかる。なお、センス電流Isenの電流比率とは、選択メモリセルの抵抗変化素子が高抵抗状態と低抵抗状態におけるセンス電流Isenの電流比率の最小間隔(最悪値)であり、クロスポイント型抵抗変化不揮発性記憶装置における読み出しマージンに相当する。
この様に、非選択WL群と非選択BL群とが共にHi−z状態の場合、選択メモリセル30の抵抗状態を電流検知回路960〜967で判定して読み出しすることは、非常に効率が悪いと言える。
一方、同一選択ワード線上の8個のメモリセルを同時に読み出す場合は、各選択ビット線毎に電流検知回路960〜967を介してセンス電圧が印加される。第10〜第17非選択メモリセル930〜937を介して非選択WL群に電流が流れ、その総和は1bit読み出し時の8倍となる。従って1bit読み出し時の電流Ib_nwを8倍した電流がNW点に流れるので、図27の(b)に示すNW点の動作点2が8bit同時読み出し時の動作点となる。この時のNW点に集中する電流はIhz8となり、NW点の電圧はVnw1からVnw8に上昇する。
8bit同時読み出し時の各ビット線に繋がる第10〜第17非選択メモリセルを流れるIb_nw0〜Ib_nw7の各電流は、NW点の電圧がVnw8時の電流に相当するので、Ib_nwiとなる(図27の(c))。つまり、1bit読み出し時の電流Ib_nw(Ihzl)が8bit読み出しを行うことでIb_nwiまで減少する。
従って、電流検知回路960〜967で検知されるセンス電流Isenは、上記式5より、選択メモリセル30の抵抗変化素子が高抵抗状態かつ非選択メモリセルの抵抗変化素子が全て低抵抗状態の場合はIsen=Isel(HR)+Ib_nwi、一方、選択メモリセル30の抵抗変化素子が低抵抗状態かつ非選択メモリセルの抵抗変化素子が全て高抵抗状態の場合はIsen=Isel(LR)+Ib_nwiとなる。図27の例では、選択メモリセル30の電流Iselの高抵抗状態での電流に対する低抵抗状態での電流の電流比率が約3倍であるのに対し、センス電流Isenの電流比率は約1.5倍と約半分まで改善していることがわかる。
この様に、同一ワード線上の複数のメモリセルを同時に読み出す手法は、読み出しマージンを拡大し、安定的な読み出しが可能になる。
《読み出し動作の説明》
まず、読み出しに関係する要素回路ブロックとその機能について図23のクロスポイント型抵抗変化不揮発性記憶装置2000の回路ブロック構成図を用いて説明する。
図23において読み出し時は、コントロール信号よって制御回路215から読み出しモードを示す信号がメモリ機能構成ブロックに入力され、アドレス信号に従ってアドレス入力回路214から出力されるアドレスAX及びAYによって、ワード線デコーダ/ドライバ205がアドレスAXに従った1本のワード線を選択電圧0Vに駆動する。また、ビット線デコーダ206はアドレスAYに従って各ブロック毎に1本のビット線を選択してノードYD(i)に電気的に接続する。I個のセンスアンプ回路の集合体であるセンスアンプ212は各ノードYD(i)を介して各選択ビット線に対して読み出し電圧VSAを印加して多ビット同時読み出しを実行し、その間選択メモリセルによって流れる電流量をセンスアンプ212で検知し、電流量の大小で選択メモリセルの記憶データが“0”か、あるいは、“1”かを判断し、その結果を出力信号RD(i)として出力する。センスアンプ212からの出力信号RD(i)は所定のタイミング時間でデータ出力回路213がラッチし、データ信号Dout(i)としてクロスポイント型抵抗変化不揮発性記憶装置2000の外部に出力する。
次に、図28の読み出しシーケンス図を用いてその動作を詳細に説明する。
図28において、コントロール信号の一つとして制御回路215に入力されたクロックはクロック信号CLKとしてメモリ機能構成ブロック201へ出力され、その立ち上り周期は時間tr0、tr4、tr7、tr10…となっている。メモリ機能構成ブロック201の主要な動作は前記CLKの立ち上りタイミングで制御される。外部入力としてのアドレス信号をアドレス入力回路214が受けると、アドレス入力回路214は、クロック信号CLKの立ち上り時(tr0、tr2、tr4、tr6…)に前記アドレス信号をラッチし、内部アドレス信号AX及びAYとして出力する。例えば時間tr0〜tr2ではAX=1、AY=1、時間tr2〜tr4ではAX=2、AY=1、時間tr4〜tr6ではAX=3、AY=1となる。
時刻tr0で、CLKが‘L’→‘H’に変化すると、アドレス入力回路214がラッチ出力したアドレスAXとAYに従って読み出し対象ビットが繋がる選択ワード線と選択ビット線とが確定し、全てのワード線がプリチャージ電圧VPRにプリチャージされ、読み出し対象の選択ビット線BL1mがセンスアンプ212からノードYD(i)を介してプリチャージ電圧VPRにプリチャージされ、非選択ビット線が高インピーダンス(Hi−z)状態となる。
時刻tr1で、CLKが‘H’→‘L’に変化すると、選択ワード線WL1に選択電圧0Vが印加され、他の非選択ワード線は全て高インピーダンス状態(Hi−z)になる。読み出し対象の選択ビット線BL1mはi個のセンスアンプ212からノードYD(i)を介して読み出し電圧VSAがそれぞれの選択ビット線に印加され、他の非選択ビット線は高インピーダンス(Hi−z)状態となる。i個のセンスアンプ回路の集合体であるセンスアンプ212は多ビット同時読み出しが実行され、その間選択メモリセルによって流れる電流量がセンスアンプ212で検知され、電流量の大小で選択メモリセルの記憶データが“0”か、あるいは、“1”かが判断され、その結果が出力信号RD(i)として出力される。センスアンプ212の出力信号RD(i)は所定のタイミング時間(ここでは次の時刻tr2としている)においてデータ出力回路213でラッチされ、データ信号Dout(i)としてデータD1が出力される。
時刻tr2で、CLKが‘L’→‘H’に変化すると、アドレス入力回路214がラッチ出力したアドレスAXとAYに従って読み出し対象ビットが繋がる選択ワード線と選択ビット線とが確定し、全てのワード線がプリチャージ電圧VPRにプリチャージされ、読み出し対象の選択ビット線BL1mがセンスアンプ212からノードYD(i)を介してプリチャージ電圧VPRにプリチャージされ、非選択ビット線は高インピーダンス(Hi−z)状態となる。
時刻tr3で、CLKが‘H’→‘L’に変化すると、選択ワード線WL2に選択電圧0Vが印加され、他の非選択ワード線は全て高インピーダンス状態(Hi−z)になる。読み出し対象の選択ビット線BL1mにはi個のセンスアンプ212からノードYD(i)を介して読み出し電圧VSAがそれぞれの選択ビット線に印加され、他の非選択ビット線は高インピーダンス(Hi−z)状態となる。i個のセンスアンプ回路の集合体であるセンスアンプ212は多ビット同時読み出しが実行され、その間選択メモリセルによって流れる電流量がセンスアンプ212で検知され、電流量の大小で選択メモリセルの記憶データが“0”か、あるいは、“1”かが判断され、その結果が出力信号RD(i)として出力される。センスアンプ212の出力信号RD(i)は所定のタイミング時間(ここでは次の時刻tr4としている)においてデータ出力回路213でラッチされ、データ信号Dout(i)としてデータD2が出力される。
時刻tr4で、CLKが‘L’→‘H’に変化すると、アドレス入力回路214がラッチ出力したアドレスAXとAYに従って読み出し対象ビットが繋がる選択ワード線と選択ビット線とが確定し、全てのワード線がプリチャージ電圧VPRにプリチャージされ、読み出し対象の選択ビット線BL1mがセンスアンプ212からノードYD(i)を介してプリチャージ電圧VPRにプリチャージされ、非選択ビット線は高インピーダンス(Hi−z)状態となる。
時刻tr5で、CLKが‘H’→‘L’に変化すると、選択ワード線WL3に選択電圧0Vが印加され、他の非選択ワード線は全て高インピーダンス状態(Hi−z)になる。読み出し対象の選択ビット線BL1mにはi個のセンスアンプ212からノードYD(i)を介して読み出し電圧VSAがそれぞれの選択ビット線に印加され、他の非選択ビット線は高インピーダンス(Hi−z)状態となる。i個のセンスアンプ回路の集合体であるセンスアンプ212は多ビット同時読み出しが実行され、その間選択メモリセルによって流れる電流量がセンスアンプ212で検知され、電流量の大小で選択メモリセルの記憶データが“0”か、あるいは、“1”かが判断され、その結果が出力信号RD(i)として出力される。センスアンプ212の出力信号RD(i)は所定のタイミング時間(ここでは次の時刻tr6としている)においてデータ出力回路213でラッチされ、データ信号Dout(i)としてデータD3が出力される。
なお、本多ビット同時読み出しにおいては書き込み時に用いた補償セル部252は使用することが無いので、補償用ビット線BLC(s)は常時、高インピーダンス(Hi−z)状態となっている。
以上の読み出し方法をまとめると次のようになる。つまり、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置2000の読み出し方法は、極性の異なる電圧が印加されることで低抵抗状態及び高抵抗状態の少なくとも2つの状態を可逆的に遷移する抵抗変化素子と前記抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、Y方向に延びた複数のビット線とX方向に延びた複数のワード線との交点位置のそれぞれに配置されて構成されるクロスポイント型のメモリセルアレイから、複数のビット線を選択ビット線として選択するとともに、1つのワード線を選択ワード線として選択する選択ステップと、前記選択ステップで選択された複数の選択ビット線の各々に第1の電圧又は第1の電流を供給し、前記選択ステップで選択された1つの選択ワード線に第2の電圧を供給し、前記第1の選択ビット線及び前記第2の選択ビット線と前記1つの選択ワード線との交点に位置する複数のメモリセルに対して同時に読み出しを実施する読み出しステップとを含む。
つまり、このクロスポイント型抵抗変化不揮発性記憶装置2000は、読み出し動作として、第1及び第2のメモリセル群の所定のメモリセルを読み出す場合、ワード線用読み出し電圧発生回路で、第5の電圧を選択ワード線に供給し、かつ、第1の読み出し回路で、第6の電圧又は第6の電流を第1のメモリセル群の第1の選択ビット線に供給すると共に、第2の読み出し回路で、第6の電圧又は第6の電流を第2のメモリセル群のA本の第2の選択ビット線に供給する。
この様な構成例及びその動作によって、多ビット同時読み出しメモリシステムが実現され、非選択メモリセルを流れる漏れ電流の少ない安定的な読み出しが可能なクロスポイント型抵抗変化不揮発性記憶装置を提供することができる。
以上説明したように、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置は、書き込み動作時においては、1本の選択ワード線に繋がる多数の選択メモリセルに対して同時に書き込みを行う簡便な動作方式によって、非選択メモリセルを流れる漏れ電流を削減し、選択ビット線への供給電流に対する選択メモリセル電流の割合が高い、すなわち高効率な書き込みを実現し、加えて、長方ビット形状のメモリセルアレイに対して最適なビット数で多ビット同時書き込み行うことで、非選択メモリセルによるディスターブの影響を最小限に抑えるとともに、不要なデコード回路及びドライブ回路を削減することによるチップ面積の縮小化を実現する。
また、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置は、読み出し動作時においては、書き込み時と同様に、1本の選択ワード線に繋がる多数の選択メモリセルを同時に読み出す簡便な動作方式によって、非選択メモリセルを流れる漏れ電流を削減し、より安定的な読み出しを行うことができる。
以上のことから、低コストで安定的なメモリセル書き込み及び読み出し特性を有するクロスポイント型抵抗変化不揮発性記憶装置が実現される。
(実施の形態4)《具体周辺回路の他の構成例(カラムデコーダ切り換え制御方式)》
我々発明者らは、書き込みビット数制御回路209が必要な実施の形態2よりも簡素な構成で書き込みビット数を一定化する構成及び方法を検討し発明した。以下にその内容を、実施の形態4として、説明する。
実施の形態2で説明した様に、本実施の形態でも、クロスポイント型抵抗変化不揮発性記憶装置におけるデータは、バイト(例えば、8ビットのまとまり)やワード(例えば、16ビットのまとまり)といった複数のビットが一まとまりになったデータ形式でアクセス(入出力)される。ここでは説明の簡単化の為、8ビットデータを一まとまりとしたバイト書き込み動作を用いて、本発明の書き込み方法を説明する。
図29は、バイト書き込み時の概要を示す例で、図29の(a)は任意の書き込み入力データの一例を示し、図29の(b)は前記入力データの内の“0”データ書き込み(例えば低抵抗(LR)化書き込み)ビットを抜き出し列挙した状態を示し、図29の(c)は前記入力データの内の“1”データ書き込み(例えば高抵抗(HR)化書き込み)ビットを抜き出し列挙した状態を示す。つまり、図29は、図29の(a)に示される入力データを、データ格納ビット(D0〜D7)はそのままに、それぞれのビットを図29の(b)に示される“0”書き込みと、図29の(c)に示される“1”書き込みに分離(時分割)した状態を示している。
図29の(a)に示す書き込みの一例は、D0〜D7として“01000101”の8ビットデータが入力されている。この例に示す様に、書き込み入力データは“0”と“1”とが混同した形式となるので、書き込み電流の向きを変化させる本抵抗変化素子を用いたクロスポイントメモリにおいては、選択ビット線と選択ワード線の書き込み電圧を低抵抗化書き込みと高抵抗化書き込みとで異なった状態に設定する必要がある。従って、1つの入力データに対して、“0”データ部と“1”データ部に分け、異なるタイミングで書き込みを行う時分割方法によって実施する必要がある。図29の(b)は、図29の(a)の内の“0”データのみ抜き出したものをデータセル書き込みビットとしてW0〜W7に示す。また、図29の(c)は、図29の(a)の内の“1”データのみ抜き出したものをデータセル書き込みビットとしてW0〜W7に示す。
図29の(b)、図29の(c)に示すW0〜W7のデータセル書き込みビットの状態は“0”又は“1”データの数が入力データの内容によってその時々で異なっている。例えば、“0”データの場合を考えると、ある入力データでは、“0”データの数が1ビットのみの場合もあれば、8ビットの場合もある。この様に、入力データの内容によって書き込みビット数が異なってしまうと、図17Bで説明した、書き込み抵抗値の同時書き込みビット数への依存性からも分かる様に、書き込みをした抵抗変化素子10の抵抗値が大きくばらつくといった課題が生じる。
本課題を解決する方法については実施の形態2でその一例を説明したが、この実施の形態2においては全書き込みビット数を8ビット一定にする為に、入力する“0”又は“1”のデータ数から補償セル部の書き込みビット数を算出する書き込みビット数制御回路209といった回路が必要になる。また、補償セル部252では、図21から分かるように、S0ビットに対しては最も多い頻度で書き込み動作が行われ、S6ビットに対しては最も少ない頻度で書き込み動作が行われるといった不均一化が発生し、補償セル部252のメモリセル書き込みダメージに偏りが生じ、メモリセルの信頼性の観点からもあまり良くないことが予想される。
この様な課題を解決する為に、D0〜D7の各データを書き込むデータ領域のそれぞれに隣接した補償セル部を設け、カラムデコーダ回路による書き込み領域選択によって書き込みビット数を一定化させる新規の構成及びその方法を発明したので、本実施の形態では、その具体的な内容を以下に説明する。
図30A及び図30Bは、本発明おけるデータセル領域と補償セル領域の構成を示し、それぞれ、“0”及び“1”書き込み時のアクセス方法についての説明図である。
図30Aは図29の(b)の“0”書き込みに対するメモリセルアレイへのアクセス方法を説明する図で、“0”書き込みビットの状態をW0〜W7に示す(ここではW0〜W7の状態を図29の(b)と同一にしている)。
図30Aにおいて、「“0”書き込み対象ビット」として示された分割メモリセルアレイ1001a〜1001hは、W0〜W7の各ビットが書き込まれる8領域に分割されたメモリセルアレイの一例を表す(ただし、全領域の各ワード線はそれぞれに対応して接続される。ビットW0は分割メモリセルアレイ1001a、ビットW1は分割メモリセルアレイ1001b、ビットW2は分割メモリセルアレイ1001c、ビットW3は分割メモリセルアレイ1001d、ビットW4は分割メモリセルアレイ1001e、ビットW5は分割メモリセルアレイ1001f、ビットW6は分割メモリセルアレイ1001g、ビットW7は分割メモリセルアレイ1001hにそれぞれ対応している。分割メモリセルアレイ1001a〜1001hの書き込みビットの特定(どのメモリセルアレイに“0”を書き込むか)は、アドレスと書き込みビット状態で決まる。各分割メモリセルアレイ1001a〜1001hは、複数のビット線で構成されたデータ用メモリセルアレイ1002a〜1002h(n本のワード線とq本のビット線とその交点のそれぞれの位置にメモリセルが接続された構成)と、1本のビット線で構成された補償用メモリセルアレイ1003a〜1003hとで構成される(n本のワード線はデータ用メモリセルアレイ1002a〜1002hと補償用メモリセルアレイ1003a〜1003hとで共有されている)。
つまり、本実施の形態では、分割メモリセルアレイ1001aはデータ用メモリセルアレイ1002aと補償用メモリセルアレイ1003aとで構成され、分割メモリセルアレイ1001bはデータ用メモリセルアレイ1002bと補償用メモリセルアレイ1003bとで構成され、分割メモリセルアレイ1001cはデータ用メモリセルアレイ1002cと補償用メモリセルアレイ1003cとで構成され、分割メモリセルアレイ1001dはデータ用メモリセルアレイ1002dと補償用メモリセルアレイ1003dとで構成され、分割メモリセルアレイ1001eはデータ用メモリセルアレイ1002eと補償用メモリセルアレイ1003eとで構成され、分割メモリセルアレイ1001fはデータ用メモリセルアレイ1002fと補償用メモリセルアレイ1003fとで構成され、分割メモリセルアレイ1001gはデータ用メモリセルアレイ1002gと補償用メモリセルアレイ1003gとで構成され、分割メモリセルアレイ1001hはデータ用メモリセルアレイ1002hと補償用メモリセルアレイ1003hとで構成される。
データ用メモリセルアレイ1002a〜1002hと補償用メモリセルアレイ1003a〜1003hの選択(つまり、各分割メモリセルアレイ1001a〜1001hについて、データ用メモリセルアレイに書き込むか、補償用メモリセルアレイに書き込むか)は0又は1の書き込みモードと書き込みビットの状態で決まる。なお、書き込みモードは、図30Aに示されるように、メモリセルアレイに“0”を書き込むか(“0”書き込みモード)、あるいは、図30Bに示されるように、メモリセルアレイに“1”を書き込むか(“1”書き込みモード)に区別される。
より詳しくは、“0”書き込みモードにおいては、書き込みビットW0〜W7の状態が“0”にセットされているビットについてはデータ用メモリセルアレイに書き込みが実施され、一方、書き込みビットW0〜W7の状態が“1”(図30Aでは空欄としている)にセットされているビットについては補償用メモリセルアレイに書き込みが実施される。
具体的には、図29に示される例では、書き込みビットW0は“0”より、選択書き込み領域としてデータ用メモリセルアレイ1002aが選択され、アドレスで決まる選択ビット(例えばメモリセル1004a)に対して書き込みが実施され、書き込みビットW1は“1”(空欄)より、選択書き込み領域として補償用メモリセルアレイ1003bが選択され、アドレスで決まる選択ビット(例えばメモリセル1004b)に対して書き込みが実施され、書き込みビットW2は“0”より、選択書き込み領域としてデータ用メモリセルアレイ1002cが選択され、アドレスで決まる選択ビット(例えばメモリセル1004c)に対して書き込みが実施され、書き込みビットW3は“0”より、選択書き込み領域としてデータ用メモリセルアレイ1002dが選択され、アドレスで決まる選択ビット(例えばメモリセル1004d)に対して書き込みが実施され、書き込みビットW4は“0”より、選択書き込み領域としてデータ用メモリセルアレイ1002eが選択され、アドレスで決まる選択ビット(例えばメモリセル1004e)に対して書き込みが実施され、書き込みビットW5は“1”(空欄)より、選択書き込み領域として補償用メモリセルアレイ1003fが選択され、アドレスで決まる選択ビット(例えばメモリセル1004f)に対して書き込みが実施され、書き込みビットW6は“0”より、選択書き込み領域としてデータ用メモリセルアレイ1002gが選択され、アドレスで決まる選択ビット(例えばメモリセル1004g)に対して書き込みが実施され、書き込みビットW7は“1”(空欄)より、選択書き込み領域として補償用メモリセルアレイ1003hが選択され、アドレスで決まる選択ビット(例えばメモリセル1004h)に対して書き込みが実施される。
図30Bは図29の(c)の“1”書き込みに対するメモリセルアレイへのアクセス方法を説明する図で、“1”書き込みビットの状態をW0〜W7に示す(ここではW0〜W7の状態を図29の(c)と同一にしている)。
図30Bにおいて、「“1”書き込み対象ビット」として示された分割メモリセルアレイ1001a〜1001hは、書き込みビットW0〜W7に格納される状態に従った書き込み対象となる選択書き込み領域が異なること以外は、「“0”書き込み対象ビット」を示す図30Aと同じであるので、メモリセルアレイの構成については省略する。
先にも記載した様に、データ用メモリセルアレイ1002a〜1002hと補償用メモリセルアレイ1003a〜1003hの選択は(つまり、各分割メモリセルアレイ1001a〜1001hについて、データ用メモリセルアレイに書き込むか、補償用メモリセルアレイに書き込むか)0又は1の書き込みモードと書き込みビットの状態で決まる。この“1”書き込みモードにおいては、書き込みビットW0〜W7の状態が“1”にセットされているビットについてはデータ用メモリセルアレイに書き込みが実施され、書き込みビットW0〜W7の状態が“0”(図30Bでは空欄としている)にセットされているビットについては補償用メモリセルアレイに書き込みが実施される。
具体的には、図29に示される例では、書き込みビットW0は“0”(空欄)より、選択書き込み領域として補償用メモリセルアレイ1003aが選択され、アドレスで決まる選択ビット(例えばメモリセル1004a)に対して書き込みが実施され、書き込みビットW1は“1”より、選択書き込み領域としてデータ用メモリセルアレイ1002bが選択され、アドレスで決まる選択ビット(例えばメモリセル1004b)に対して書き込みが実施され、書き込みビットW2は“0”(空欄)より、選択書き込み領域として補償用メモリセルアレイ1003cが選択され、アドレスで決まる選択ビット(例えばメモリセル1004c)に対して書き込みが実施され、書き込みビットW3は“0”(空欄)より、選択書き込み領域として補償用メモリセルアレイ1003dが選択され、アドレスで決まる選択ビット(例えばメモリセル1004d)に対して書き込みが実施され、書き込みビットW4は“0”(空欄)より、選択書き込み領域として補償用メモリセルアレイ1003eが選択され、アドレスで決まる選択ビット(例えばメモリセル1004e)に対して書き込みが実施され、書き込みビットW5は“1”より、選択書き込み領域としてデータ用メモリセルアレイ1002fが選択され、アドレスで決まる選択ビット(例えばメモリセル1004f)に対して書き込みが実施され、書き込みビットW6は“0”(空欄)より、選択書き込み領域として補償用メモリセルアレイ1003gが選択され、アドレスで決まる選択ビット(例えばメモリセル1004g)に対して書き込みが実施され、書き込みビットW7は“1”より、選択書き込み領域としてデータ用メモリセルアレイ1002hが選択され、アドレスで決まる選択ビット(例えばメモリセル1004h)に対して書き込みが実施される。
この様に、“0”書き込みモード時は、“0”書き込みビットについてはデータ用メモリセルアレイの所定のビットに対して、一方、“1”書き込みビットについては補償用メモリセルアレイの所定のビットに対して書き込み動作が実施される。また、“1”書き込みモード時は、“1”書き込みビットについてはデータ用メモリセルアレイの所定のビットに対して、一方、“0”書き込みビットについては補償用メモリセルアレイの所定のビットに対して書き込み動作が実施される。
つまり、本実施の形態では、複数ビットの書き込みデータの書き込みを実行する場合には、常に、複数の分割メモリセルアレイに対して同時に書き込みを実行する。よって、何れの書き込みにおいても同一ワード線上に対して同時に書き込むビット数は8ビット(つまり、一定)とすることができるので、安定的な書き込みを行うことが可能である。また、書き込みビット単位でデータ用メモリセルアレイと補償用メモリセルアレイとを選択する構成になっているので、その選択に関する制御はデコーダで行う簡便な構成で実現可能となる。
また、前記分割メモリセルアレイ1001a〜1001h(或いはビット線1本で構成される補償用メモリセルアレイ1003a〜1003hを無視するとデータ用メモリセルアレイ1002a〜1002hと言っても良い)のそれぞれのアレイ形状がほぼ正方ビット形状(n=q)とすると、前記分割メモリセルアレイ1001a〜1001h内の選択ワード線に接続される非選択メモリセルへの印加電圧と選択ビット線に接続される非選択メモリセルへの印加電圧がほぼ同等に均一化された状態となるので、書き込み時におけるディスターブの影響を最小限にすることができる。
このことから、全体のメモリセルアレイが長方ビット形状アレイであっても、前記で説明した分割メモリセルアレイ方式による多ビット同時書き込みによって、長方ビット形状アレイを実効的に複数の正方ビット形状アレイ又はそれに近い形状になる様に構成し、同時書き込みビット数、すなわち分割メモリセルアレイ数が決定されても良い。
逆に、メモリセルアレイを構成するワード線の本数及び同時書き込みビット数から、分割メモリセルアレイ1個当りのビット線数を決定しても良い。
また、諸般の目的に応じた擬似メモリセルや冗長用ビット又はECC用のパリティビット等の追加によって分割メモリセルアレイのアレイ形状が正方ビット形状アレイにならない場合であっても、書き込むメモリセルの1ビット当りの実効的なメモリセルアレイ内における、選択ワード線に接続される非選択メモリセルへの印加電圧と選択ビット線に接続される非選択メモリセルへの印加電圧(詳しくは前記の各非選択メモリセルを構成する抵抗変化素子の2端子間電圧)がディスターブ限界電圧以下であれば、分割メモリセルアレイのアレイ形状が長方ビット形状(n≠q)であっても良い。
次に、書き込みビットが1ビット(1D)領域に対応したデータ用メモリセルアレイと補償用メモリセルアレイとを選択する回路(1D分メモリアクセス回路1023)の構成(つまり、一つの分割メモリセルアレイに関する回路)について図31を用いて説明する。
図31において、データ用メモリセルアレイ1005はX方向にn本配線されたワード線1007(WL0〜WL(n−1))とX方向と立体的に交差するY方向にq本配線されたビット線1008の各交点にメモリセル51を有する。このデータ用メモリセルアレイ1005は、極性の異なる電圧が印加されることで第1の抵抗状態及び第2の抵抗状態の少なくとも2つの状態を可逆的に遷移する抵抗変化素子とその抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、X方向に延びたN本(Nは整数)のワード線とY方向に延びたM本(Mは整数)のビット線との交点のそれぞれに配置されて構成されるデータ用メモリセルアレイの一例である。
補償用メモリセルアレイ1006はX方向にn本配線されたワード線1007(WL0〜WL(n−1))とY方向に1本配線されたビット線1009の各交点にダミーセル(ここでは、メモリセル51)を有する。この補償用メモリセルアレイ1006は、N本(Nは整数)のワード線とY方向に延びた少なくとも1本のビット線との交点のそれぞれに、非線形の電流電圧特性を有する双方向の電流制御素子を少なくとも含んで構成されるダミーセルが配置されて構成される補償用メモリセルアレイの一例である。
ビット線プリチャージ回路1010は各ビット線1008、1009を、信号PRE_Y=‘L’時に、電圧VPRにプリチャージする。複数のCMOSスイッチ1011の各々はNチャネルトランジスタとPチャネルトランジスタとで構成される。複数のCMOSスイッチ1011で構成されるビット線デコーダ回路1012は外部から入力されるアドレス信号から生成されるビット線選択信号PY0〜PY(q−1)、NPY0〜NPY(q−1)(ここでqは整数)によってデータ用メモリセルアレイ1005のビット線1008内の所定の1ビットを選択して選択ビット線とノードYDMとを接続する。このビット線デコーダ回路1012は、複数の分割メモリセルアレイの各々を構成するデータ用メモリセルアレイのビット線の1本を選択する第1のビット線選択回路の一例である。また、ビット線1009に接続されたCMOSスイッチ1011は、複数の分割メモリセルアレイの各々を構成する補償用メモリセルアレイのビット線の1本を選択する第2のビット線選択回路の一例である。
CMOSスイッチ1015〜1018はNチャネルトランジスタ1013とPチャネルトランジスタ1014とで構成される。データ/補償選択兼W/R選択スイッチ回路1019はCMOSスイッチ1015〜1018で構成され、書き込み時には、制御信号MW/NMW、DW/NDWでオン/オフ制御して書き込み電圧ノードWをノードYDMに伝えるかノードYDDへ伝えるかを選択制御し、一方、読み出し時には、制御信号MR/NMR、DR/NDRでオン/オフ制御してノードYDM又はノードYDDを読み出しノードRへ伝えることを選択制御する。このデータ/補償選択兼W/R選択スイッチ回路1019は、データ入力信号と後述する書き込みデータフラグとに基づいて、複数の分割メモリセルアレイの各々について、第1のビット線選択回路又は第2のビット線選択回路の何れかを選択して動作させることで、書き込みを実行するデータ/補償選択回路の一例である。そのデータ/補償選択回路は、複数の分割メモリセルアレイの各々について、以下の4つのケースのいずれかで書き込みを行う。
(1)分割メモリセルアレイへのデータ入力信号が第1の抵抗状態(例えば、“0”)の書き込みを指示し、かつ書き込みデータフラグが第1の抵抗状態の書き込み(例えば、“0”データ書き込みモード)を指示する場合、第1のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行する。
(2)分割メモリセルアレイへのデータ入力信号が第2の抵抗状態(例えば、“1”)の書き込みを指示し、かつ書き込みデータフラグが第2の抵抗状態の書き込み(例えば、“1”データ書き込みモード)を指示する場合、第1のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行する。
(3)分割メモリセルアレイへのデータ入力信号が第1の抵抗状態(例えば、“0”)の書き込みを指示し、かつ書き込みデータフラグが第2の抵抗状態の書き込み(例えば、“1”データ書き込みモード)を指示する場合、第2のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行する。
(4)分割メモリセルアレイへのデータ入力信号が第2の抵抗状態(例えば、“1”)の書き込みを指示し、かつ書き込みデータフラグが第1の抵抗状態の書き込み(例えば、“0”データ書き込みモード)を指示する場合、第2のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行する。
データ/補償選択制御回路1020は書き込みデータ信号と各種制御信号を入力としてデータ/補償選択兼W/R選択スイッチ回路1019を制御する。このデータ/補償選択制御回路1020は、上記データ/補償選択回路に対して、データ用メモリセルアレイを選択すべきことを指示するデータ用メモリセルアレイ選択信号を出力するデータ/補償選択制御回路の一例である。
書き込み用レジスタ1021は書き込みデータWd(i)を一定時間格納するレジスタで、図29や図30A及び図30BのD0〜D7のそれぞれに該当する。この書き込み用レジスタ1021は、書き込みデータに従って、対応する複数の分割メモリセルアレイの各々に対して、第1の抵抗状態又は第2の抵抗状態の何れかの書き込みを指示するデータ入力信号を出力する書き込み用レジスタの一例である。
センスアンプ1022は選択メモリセルの記憶状態を読み出す。
次に、図31に示される1D分メモリアクセス回路1023の動作を説明する。
まず、アクセス対象の所定のメモリセルを選択する為、ビット線1008、1009を電圧VPRにプリチャージしているビット線プリチャージ回路1010はPRE_Y=‘H’を受けてプリチャージをオフする。同時にビット線デコーダ回路1012はアドレス入力に従って所定のCMOSスイッチ1011を1つだけオンして、選択ビット線とノードYDMとを接続状態にしておく(このとき、補償用メモリセルアレイ1006に対応するCMOSスイッチ1011はオン状態である)。
(i)書き込みビットが“0”で、かつ、“0”書き込みモードの場合
書き込みデータWd(i)として入力された書き込みデータ“0”が書き込み用レジスタ1021に格納された状態で“0”書き込みモードによる書き込みが行われる場合、書き込み用レジスタ1021からのデータLD(i)は‘L’を示し、信号WRITEは書き込みモードを意味する‘H’状態となり、VBL電圧としては低抵抗化電圧VLRが印加され、信号D_FLAGは“0”書き込みモードを意味する信号‘L’を示す。この状態で書き込みパルス信号PULSEが入力されると、WRITE=‘H’、LD(i)=‘L’、D_FLAG=‘L’を受けて、データ/補償選択制御回路1020は、MW=‘L→H’に変化させ、NMW=‘H→L’に変化させ、DW=‘L’を維持し、NDW=‘H’を維持し、MR=‘L’を維持し、NMR=‘H’を維持し、DR=‘L’を維持し、NDR=‘H’を維持する様に出力する。その結果、データ/補償選択兼W/R選択スイッチ回路1019の4つのCMOSスイッチ1015〜1018の内、データ用メモリセルアレイ1005への書き込みに対応するCMOSスイッチ1015のみがオンする。この時、ノードVBLにおける低抵抗化電圧VLRがビット線デコーダ回路1012を介してデータ用メモリセルアレイ1005に対応する所定の選択ビット線1008に印加される。同時にアドレスとPULSE信号によって所定の1本の選択ワード線1007の電圧が電圧VPRから低抵抗化電圧0Vに変化し、データ用メモリセルアレイ1005内の選択メモリセルに対する低抵抗化書き込みによって“0”データが書き込まれる。
(ii)書き込みビットが“1”で、かつ、“0”書き込みモードの場合
書き込みデータWd(i)として入力された書き込みデータ“1”が書き込み用レジスタ1021に格納された状態で“0”書き込みモードによる書き込みが行われる場合、書き込み用レジスタ1021からのデータLD(i)は‘H’を示し、信号WRITEは書き込みモードを意味する‘H’状態となり、VBL電圧としては低抵抗化電圧VLRが印加され、信号D_FLAGは“0”書き込みモードを意味する信号‘L’を示す。この状態で書き込みパルス信号PULSEが入力されると、WRITE=‘H’、LD(i)=‘H’、D_FLAG=‘L’を受けて、データ/補償選択制御回路1020はMW=‘L’を維持し、NMW=‘H’を維持し、DW=‘L→H’に変化させ、NDW=‘H→L’に変化させ、MR=‘L’を維持し、NMR=‘H’を維持し、DR=‘L’を維持し、NDR=‘H’を維持する様に出力する。その結果、データ/補償選択兼W/R選択スイッチ回路1019の4つのCMOSスイッチ1015〜1018の内、補償用メモリセルアレイ1006への書き込みに対応するCMOSスイッチ1016のみがオンする。この時、ノードVBLにおける低抵抗化電圧VLRが、ビット線デコーダ回路1012と同列のCMOSスイッチ1011を介して、補償用メモリセルアレイ1006に対応するビット線1009に印加される。同時にアドレスとPULSE信号によって所定の1本の選択ワード線1007の電圧が電圧VPRから低抵抗化電圧0Vに変化し、補償用メモリセルアレイ1006内の選択メモリセルに対する低抵抗化書き込みが行われる。
(iii)書き込みビットが“1”で、かつ、“1”書き込みモードの場合
書き込みデータWd(i)として入力された書き込みデータ“1”が書き込み用レジスタ1021に格納された状態で“1”書き込みモードによる書き込みが行われる場合、書き込み用レジスタ1021からのデータLD(i)は‘H’を示し、信号WRITEは書き込みモードを意味する‘H’状態となり、VBL電圧としては高抵抗化電圧0Vが印加され、信号D_FLAGは“1”書き込みモードを意味する信号‘H’を示す。この状態で書き込みパルス信号PULSEが入力されると、WRITE=‘H’、LD(i)=‘H’、D_FLAG=‘H’を受けて、データ/補償選択制御回路1020はMW=‘L→H’に変化させ、NMW=‘H→L’に変化させ、DW=‘L’を維持し、NDW=‘H’を維持し、MR=‘L’を維持し、NMR=‘H’を維持し、DR=‘L’を維持し、NDR=‘H’を維持する様に出力する。その結果、データ/補償選択兼W/R選択スイッチ回路1019の4つのCMOSスイッチ1015〜1018の内、データ用メモリセルアレイ1005への書き込みに対応するCMOSスイッチ1015のみがオンする。この時、ノードVBLの高抵抗化電圧0Vがビット線デコーダ回路1012を介してデータ用メモリセルアレイ1005に対応する所定の選択ビット線1008に印加される。同時にアドレスとPULSE信号によって所定の1本の選択ワード線1007の電圧が電圧VPRから高抵抗化電圧VHRに変化し、データ用メモリセルアレイ1005内の選択メモリセルに対する高抵抗化書き込みによって“1”データが書き込まれる。
(iv)書き込みビットが“0”で、かつ、“1”書き込みモードの場合
書き込みデータWd(i)として入力された書き込みデータ“0”が書き込み用レジスタ1021に格納された状態で“1”書き込みモードによる書き込みが行われる場合、書き込み用レジスタ1021からのデータLD(i)は‘L’を示し、信号WRITEは書き込みモードを意味する‘H’状態となり、VBL電圧としては高抵抗化電圧0Vが印加され、信号D_FLAGは“1”書き込みモードを意味する信号‘H’を示す。この状態で書き込みパルス信号PULSEが入力されると、WRITE=‘H’、LD(i)=‘L’、D_FLAG=‘H’を受けて、データ/補償選択制御回路1020はMW=‘L’を維持し、NMW=‘H’を維持し、DW=‘L→H’に変化させ、NDW=‘H→L’に変化させ、MR=‘L’を維持し、NMR=‘H’を維持し、DR=‘L’を維持し、NDR=‘H’を維持する様に出力する。その結果、データ/補償選択兼W/R選択スイッチ回路1019の4つのCMOSスイッチ1015〜1018の内、補償用メモリセルアレイ1006への書き込みに対応するCMOSスイッチ1016のみがオンする。この時、ノードVBLの高抵抗化電圧0Vがビット線デコーダ回路1012と同列のCMOSスイッチ1011を介して補償用メモリセルアレイ1006に対応するビット線1009に印加される。同時にアドレスとPULSE信号によって所定の1本の選択ワード線1007の電圧が電圧VPRから高抵抗化電圧VHRに変化し、補償用メモリセルアレイ1006内の選択メモリセルに対する高抵抗化書き込みが行われる。
一方、読み出し時は、信号WRITEとして読み出しモードを意味する‘L’状態がデータ/補償選択制御回路1020に入力されると、データ/補償選択制御回路1020はMW=‘L’を維持し、NMW=‘H’を維持し、DW=‘L’を維持し、NDW=‘H’を維持し、MR=‘L→H’に変化させ、NMR=‘H→L’に変化させ、DR=‘L’を維持し、NDR=‘H’を維持する様に出力する。その結果、データ/補償選択兼W/R選択スイッチ回路1019の4つのCMOSスイッチ1015〜1018の内、データ用メモリセルアレイ1005への読み出しに対応するCMOSスイッチ1017のみがオンする。この時、データ用メモリセルアレイ1005に対応する所定の選択ビット線1008がビット線デコーダ回路1012を介してセンスアンプ1022に接続される。更にアドレスによって所定の1本の選択ワード線1007が電圧VPRから読み出し電圧0Vに変化し、データ用メモリセルアレイ1005内の選択メモリセルに対して読み出し動作行われ、その選択メモリセルの記憶状態がセンスアンプ1022からノードRd(i)に出力される。
なお、データ用メモリセルアレイ1005及び補償用メモリセルアレイ1006内メモリセルを構成する抵抗変化素子は、製造後の初期抵抗状態が10MΩ以上の超高抵抗となっている為、検査段階でデータ用メモリセルアレイ1005及び補償用メモリセルアレイ1006共に対して、全てのメモリセルに対して抵抗変化を可能とする状態にさせる(初期化)ためのフォーミング処理を行う必要がある。その様な場合、データ用メモリセルアレイ1005に対するアクセスや補償用メモリセルアレイ1006に対するアクセスと言った特定のメモリセルを任意に選択するアクセス動作が必要になる。
この様な場合の為に、データ/補償選択制御回路1020は、データ用メモリセルアレイ1005のみへアクセスする様に外部から制御させる信号としてDCELL信号が入力され、補償用メモリセルアレイ1006のみへアクセスする様に外部から制御させる信号としてHCELL信号が入力される制御端子を有している。
つまり、DCELL信号が活性化されると入力データとは無関係にデータ用メモリセルアレイ1005のみが選択され、HCELL信号が活性化されると入力データとは無関係に補償用メモリセルアレイ1006のみが選択される。
具体的には、DCELL信号が活性化されると、書き込み用レジスタ1021の出力やD_FLAG信号の状態とは無関係に、データ/補償選択兼W/R選択スイッチ回路1019の4つのCMOSスイッチ1015〜1018の内、データ用メモリセルアレイ1005に対応するCMOSスイッチとして、書き込み時はCMOSスイッチ1015がオンされ、一方、読み出し時はCMOSスイッチ1017がオンされる様にデータ/補償選択制御回路1020の出力信号が設定される。つまり、データ/補償選択回路は、データ/補償選択制御回路からデータ用メモリセルアレイ選択信号が出力される間は、書き込みデータ及び書き込み用データフラグとは無関係に、強制的に、データ用メモリセルアレイを選択する。
また、HCELL信号が活性化されると、書き込み用レジスタ1021の出力やD_FLAG信号の状態とは無関係に、データ/補償選択兼W/R選択スイッチ回路1019の4つのCMOSスイッチ1015〜1018の内、補償用メモリセルアレイ1006に対応するCMOSスイッチとして、書き込み時はCMOSスイッチ1016がオンされ、一方、読み出し時はCMOSスイッチ1018がオンされる様にデータ/補償選択制御回路1020の出力信号が設定される。つまり、データ/補償選択回路は、データ/補償選択制御回路から補償用メモリセルアレイ選択信号が出力される間は、書き込みデータ及び書き込み用データフラグとは無関係に、強制的に、補償用メモリセルアレイを選択する。
なお、DCELL信号やHCELL信号の活性化はメモリセルのフォーミング以外においても、メモリセルの抵抗値状態を確認する等の各種テスト時に用いることも可能である。
なお、前記説明においては、補償用メモリセルアレイ1006に対応するビット線が1本なのでCMOSスイッチ1011が1つの場合について説明したが、補償用メモリセルアレイ1006に属するビット線が複数の場合はその内の1本のビット線を選択することになるので、前記CMOSスイッチ1011がビット線を選択するために、ビット線の本数と同数のCMOSスイッチ1011が各ビット線とYDDノード間に構成(CMOSスイッチ1011を構成するトランジスタのドレインとソース端子が各ビット線とYDDノードに接続)され、ビット線デコーダ回路1012と同様な選択機能を有する補償用メモリセルアレイ用ビット線デコーダ回路として機能する構成であっても構わない。
また、CMOSスイッチ1015、1016とデータ/補償選択制御回路1020とで構成される部分にて書き込み機能が実施されるので、これらを一まとめに書き込み回路と称する。
図32は図31のビット線選択切り換え方式による同一ワード線上の多ビット同時書き込みをメモリ構成として具現化するクロスポイント型抵抗変化不揮発性記憶装置1036の回路ブロック構成の一例を示す図である。図32を用いて本回路構成及びその動作を説明する。
図32において、メモリセルアレイ1034は、複数の分割メモリセルアレイから構成されるメモリセルアレイの一例であり、ここでは、1D分のデータ用メモリセルアレイ1005と補償用メモリセルアレイ1006(つまり、一つの分割メモリセルアレイ)を8D分ワード線方向に配列したメモリセルアレイで、例えば64WL×520BL(データ用メモリセルアレイは64BL×8D、補償用メモリセルアレイは1BL×8Dで、合計520BL)のサイズを有している(本実施例では同時書き込みビット数を8ビットとしているのでアレイ領域を8分割している)。
ワード線デコーダ/ドライバ205は、複数の分割メモリセルアレイに対して、1本のワード線を選択するワード線選択回路の一例であり、ここでは、ワード線WL0〜WL(n−1)〔例えばn=64〕を選択的に駆動する。
ビット線デコーダ&プリチャージ回路群1033は8D分のメモリセルアレイ1034に合せてビット線デコーダ回路1012とCMOSスイッチ1011及びビット線プリチャージ回路1010を8組配列した回路群である。このビット線デコーダ&プリチャージ回路群1033は、複数の分割メモリセルアレイの各々を構成するデータ用メモリセルアレイのビット線の1本を選択する第1のビット線選択回路と、複数の分割メモリセルアレイの各々を構成する補償用メモリセルアレイのビット線の1本を選択する第2のビット線選択回路とを合わせたものに相当する。
データ/補償選択兼W/R選択スイッチ回路群1032は8D分のメモリセルアレイ1034に合せてデータ/補償選択兼W/R選択スイッチ回路1019を8個配列した回路群である。このデータ/補償選択兼W/R選択スイッチ回路群1032は、データ入力信号と前記書き込みデータフラグとに基づいて、複数の分割メモリセルアレイの各々について、第1のビット線選択回路又は第2のビット線選択回路の何れかを選択して動作させることで、書き込みを実行するデータ/補償選択回路の一例である。
書き込みレジスタ&データ/補償選択回路群1031は8D分のメモリセルアレイ1034に合せて書き込み用レジスタ1021とデータ/補償選択制御回路1020を8個配列した回路群である。センスアンプ回路群212は8D分のメモリセルアレイ1034に合せてセンスアンプ1022を8個配列した回路群である。図31に示された1D分メモリアクセス回路1023は、図32における1D分メモリアクセス回路構成そのものであり、このクロスポイント型抵抗変化不揮発性記憶装置1036では、ワード線方向に8個配列されている。
メモリ機能構成ブロック1035はワード線デコーダ/ドライバ205と、1D分メモリアクセス回路1023を8個配列したメモリアクセス回路群とで構成される。データ入力回路207は入力端子Din(i)〔i=0〜7〕の入力データを受けてメモリ機能構成ブロック1035へデータを出力する8ビットのデータ入力回路である。データ出力回路213はメモリ機能構成ブロック1035から出力される読み出しデータを受けて一次期間データを保持し、出力端子Dout(i)〔i=0〜7〕へ出力する8ビットのデータ出力回路である。アドレス入力回路214は外部からのアドレス信号を入力とし、メモリ機能構成ブロック1035へワード線選択用アドレスAXとビット線選択用アドレスAYとして出力する。制御回路1024は外部からのコントロール信号を入力とし、メモリ機能構成ブロック1035の動作を制御する制御信号(例えば後の説明で使用するクロック信号CLKや書き込み用パルス信号PULSEや各種モードの状態を意味する信号MODEやビット線のプリチャージを制御するPRE_Y等)を出力するCPU等である。
書き込み/読み出し選択回路1026はMODE信号を受けて“0”データ書き込みと“1”データ書き込みの状態を意味する信号WRITEを書き込みレジスタ&データ/補償選択回路群1031と書き込みデータフラグ発生回路1027へ出力する。この書き込み/読み出し選択回路1026は、複数の分割メモリセルアレイに対して書き込みモード又は読み出しモードを指示する書き込み信号WRITEを出力する書き込み/読み出し選択回路の一例である。
書き込みデータフラグ発生回路1027はWRITE信号とCLK信号を入力として、書き込みモード時に“0”データ書き込みか“1”データ書き込みかを制御する制御フラグ信号D_FLAGを書き込みレジスタ&データ/補償選択回路群1031へ出力する。この書き込みデータフラグ発生回路1027は、複数の分割メモリセルアレイに対して第1の抵抗状態の書き込み又は第2の抵抗状態の書き込みの何れの動作を同時に行うかを指示する書き込みデータフラグ(D_FLAG)を生成する書き込みデータフラグ発生回路の一例である。この書き込みデータフラグ発生回路1027は、外部から入力される書き込みを制御する基本クロックを分周して書き込みデータフラグを生成することができる。
切換回路1029はD_FLAG信号によって電圧VHRと0Vとを切り換えて電圧VWLとして出力する回路であり、具体的には、D_FLAG=‘L’の時はVWL=0V、D_FLAG=‘H’の時はVWL=VHRを選択してワード線デコーダ/ドライバ205へ供給する。
切換回路1030はD_FLAG信号によって電圧VLRと0Vとを切り換えて電圧VBLとして出力する回路であり、具体的には、D_FLAG=‘L’の時はVBL=VLR、D_FLAG=‘H’の時はVBL=0Vを選択してデータ/補償選択兼W/R選択スイッチ回路群1032へ供給する。
HR化用電源217は電源VDDや更に高電圧の電源VPPを基に高抵抗化書き込み用電圧VHR(又は電流)を発生する電源であり、その出力は切換回路1029に供給される。
LR化用電源216は電源VDDや更に高電圧の電源VPPを基に低抵抗化書き込み用電圧VLR(又は電流)を発生する電源であり、その出力は切換回路1030に供給される。
書き込み電圧発生回路1025はHR化用電源217とLR化用電源216と切換回路1029と切換回路1030とで構成される。この書き込み電圧発生回路1025は、複数の分割メモリセルアレイに対して、ワード線選択回路で選択されるワード線を介して、第1の抵抗状態に書き込む場合に第1の電圧又は第1の電流を供給し、第2の抵抗状態に書き込む場合に第2の電圧又は第2の電流を供給する書き込み電圧発生回路の一例である。また、この書き込み電圧発生回路1025は、複数の分割メモリセルアレイに対して、第1のビット線選択回路及び第2のビット線選択回路を介して、書き込みのための電圧又は電流を供給する書き込み電圧発生回路、つまり、書き込みデータフラグが第1の抵抗状態の書き込みを指示する場合、第1のビット線選択回路及び第2のビット線選択回路を介して、第3の電圧又は第3の電流を、選択されたビット線に供給し、一方、書き込みデータフラグが第2の抵抗状態の書き込みを指示する場合、第1のビット線選択回路及び第2のビット線選択回路を介して、第4の電圧又は第4の電流を、選択されたビット線に供給する書き込み電圧発生回路の一例でもある。
以下、図32に示されるように構成された、本発明の多ビット同時書き込みを実現するクロスポイント型抵抗変化不揮発性記憶装置1036の動作については、図34以降のシーケンス図を用いて詳細に説明するが、まずその前に、“0”書き込み又は“1”書き込み方向を意味するD_FLAG信号の発生パターンについて図33A〜図33Cのシーケンス図を用いて説明する。
図33Aは書き込み時におけるD_FLAG信号の変化の一例として、クロック信号CLKに対して2倍周期でD_FLAG信号が変化する場合のシーケンス図を示す。
クロック信号CLKは時間tn〜t(n+1)を1周期とする一定周期のクロック信号であり、制御回路1024から発生される。アドレスAXは例えばAX=i、つまり、所定のワード線を選択している状態である。アドレスAYは時間t0を起点に2クロック毎にAY=jから1アドレスずつインクリメント(時間t2、t4、t6、t8、・・・、tnでインクリメント)、つまり、所定のビット線から1つ隣りのアドレスに順次選択が2クロック毎に移行している状態である。書き込み状態を表わすWRITE信号は時間t0で書き込みを意味する‘H’状態に変化する。WRITE=‘H’に変化した後、書き込みモードを意味するD_FLAG信号が発生され、クロックCLKの1周期単位でD_FLAG=‘L’又は‘H’に設定される。このD_FLAG信号の状態を受けて、書き込み電圧発生回路1025はワード線用電源ノードVWLとビット線用電源ノードVBLの電圧を、D_FLAG=‘L’の時は、それぞれ、低抵抗化書き込みに必要な電圧VWL=GND(=0V)、VBL=VLRに設定供給し、一方、D_FLAG=‘H’の時は、それぞれ、高抵抗化書き込みに必要な電圧VWL=VHR、VBL=GNDに設定供給する。また、クロックCLKに同期して書き込みパルス信号PULSEがCLKの毎周期に発生される。PULSE=‘H’の間、選択メモリセルにVWL、VBL電圧が印加され選択メモリセルに対して所定の書き込み動作が行われる。
図33Bは書き込み時におけるD_FLAG信号の変化の一例として、クロック信号CLKに対して4倍周期でD_FLAG信号が変化する場合のシーケンス図を示す。
クロック信号CLKは時間tn〜t(n+1)を1周期とする一定周期のクロック信号であり、制御回路1024から発生される。アドレスAXは例えばAX=i、つまり、所定のワード線を選択している状態である。アドレスAYは時間t0を起点に4クロック毎にAY=jから1アドレスずつインクリメント(時間t4、t8、・・・、tnでインクリメント)、つまり、所定のビット線から1つ隣りのアドレスに順次選択が4クロック毎に移行している状態である。書き込み状態を表わすWRITE信号は時間t0で書き込みを意味する‘H’状態に変化する。WRITE=‘H’に変化した後、書き込みモードを意味するD_FLAG信号が発生され、本一例ではクロックCLKの2周期単位でD_FLAG=‘L’又は‘H’に設定される。このD_FLAG信号の状態を受けて、書き込み電圧発生回路1025はワード線用電源ノードVWLとビット線用電源ノードVBLの電圧をD_FLAG=‘L’の時は、それぞれ、低抵抗化書き込みに必要な電圧VWL=GND(=0V)、VBL=VLRに設定供給し、一方、D_FLAG=‘H’の時は、それぞれ、高抵抗化書き込みに必要な電圧VWL=VHR、VBL=GNDに設定供給する。また、クロックCLKに同期して書き込みパルス信号PULSEがCLKの毎周期に発生される。PULSE=‘H’の間、選択メモリセルにVWL、VBL電圧が印加され各選択メモリセルに対して所定の2回の書き込み動作が行われる。
また、D_FLAG信号はクロック信号CLKに対する4倍周期よりも更に大きな周期にも対応することが可能で、アドレス変化はD_FLAG信号の変化とは無関係に変化させることができる。
図33Cは書き込み時におけるD_FLAG信号の変化の一例として、クロック信号CLKの周期とは無関係にD_FLAG信号が変化するモードである周期レス任意設定モードの場合のシーケンス図を示す。
クロック信号CLKは時間tn〜t(n+1)を1周期とする一定周期のクロック信号であり、制御回路1024から発生される。アドレスAXは例えばAX=i、つまり、所定のワード線を選択している状態である。アドレスAYは例えば時間t0を起点に1クロック毎にAY=jから1アドレスずつインクリメント(時間t1、t2、t3、t4、・・・、tnでインクリメント)、つまり、所定のビット線から1つ隣りのアドレスに順次選択が1クロック毎に移行している状態である。書き込み状態を表わすWRITE信号は時間t0で書き込みを意味する‘H’状態に変化する。WRITE=‘H’に変化した後、書き込みモードを意味するD_FLAG信号が発生され、本一例ではクロックCLKの周期とは無関係にD_FLAG=‘L’又は‘H’に設定される。このD_FLAG信号の状態を受けて、書き込み電圧発生回路1025はワード線用電源ノードVWLとビット線用電源ノードVBLの電圧をD_FLAG=‘L’の時は低抵抗化書き込みに必要な電圧VWL=GND(=0V)、VBL=VLRに設定供給し、D_FLAG=‘H’の時は、それぞれ、高抵抗化書き込みに必要な電圧VWL=VHR、VBL=GNDに設定供給する。また、クロックCLKに同期して書き込みパルス信号PULSEがCLKの毎周期に発生され、PULSE=‘H’の間、選択メモリセルにVWL、VBL電圧が印加され選択メモリセルに対して所定の書き込み動作が行われる。
また、アドレス変化はD_FLAG信号の変化とは無関係に任意に変化させることができる。
更に、D_FLAG信号変化をクロック信号CLKに対するK倍周期に設定した状態で、D_FLAGリセット信号RSTKTが書き込みデータフラグ発生回路1027に入力されると、その時点からD_FLAG信号の周期変化はリセットさせることができるので、D_FLAG信号の‘L’状態と‘H’状態の期間は任意に設定することができる。
つまり、D_FLAG信号については、クロック信号CLKを分周して生成し、所定のf倍周期(fは整数)に設定することが出来、またCLKとは無関係に‘L’固定又は‘H’固定とすることも出来る。
また、書き込みモードの終了時にWRITE信号が‘L’になると、それを受けてD_FLAG信号は‘L’にリセットされ、その動作(書き込み)を停止する。
このように、書き込みデータフラグ発生回路1027は、外部から入力される書き込みを制御する基本クロックを分周して書き込みデータフラグを生成することができる。そして、書き込みデータフラグ発生回路1027は、書き込み信号が書き込みモードを指示したときに、書き込みデータフラグの生成を開始し、書き込み信号の指示が書き込みモードから読み出しモードに変わったときに、書き込みデータフラグの生成を停止する。
なお、アドレス変化とD_FLAG信号の変化は前記の方法に限定されるものではなく、様々な変化方法が適用されることは言うまでもない。
次に、本発明の多ビット同時書き込みを実現する図32のクロスポイント型抵抗変化不揮発性記憶装置1036の動作について、図34以降のシーケンス図を用いて詳細に説明する。
図34は、“0”書き込み又は“1”書き込みの方向を意味するD_FLAG信号が2倍周期の場合の書き込みシーケンスを表わした図である。
図34において、クロック信号CLKは時間t0、t3、t6、t9、t12、・・・をクロックの立ち上がりタイミングとして同一周期で制御回路1024から発生している。外部のアドレス信号を受けてアドレス入力回路214はアドレスAX=0を出力し、アドレスAYとして、時間t0〜t6ではAY=0、時間t6〜t12ではAY=1を出力している。書き込みモードを意味するWRITE信号は時間t0で‘L’→‘H’に変化して書き込みモード信号として書き込み/読み出し選択回路1026から出力される。‘0/1’の書き込み方向を意味するD_FLAG信号はWRITE=‘H’を受けて変化を開始し、時間t0で‘L’(LR書き込み)、時間t3で‘H’(HR書き込み)、時間t6で‘L’(LR書き込み)、時間t9で‘H’(HR書き込み)、時間t12で‘L’(LR書き込み)・・・、として、書き込みデータフラグ発生回路1027から出力される。外部データ入力Din(i)〔i=0〜7〕として、時間t0以前には入力データ“01000101”が入力され、時間t6以前には入力データ“11110000”が入力され、時間t12以前には入力データ“00001111”が入力され、そのようなDin(i)入力データはデータ入力回路207を介して書き込み用レジスタ1021に時間t0、t6、t12、・・・でラッチされ、時間t0からデータ“01000101”として、時間t6からデータ“11110000”として、時間t12からデータ“00001111”として出力される。制御回路1024は、PULSE信号として、書き込みモード期間中に実書き込みを実行する‘H’パルスを、時間t1〜t2、t4〜t5、t7〜t8、t10〜t11、・・・において出力する。
各D領域に対応したデータ/補償選択制御回路1020は時間t1〜t2のD_FLAG=‘L’とLD(i)=“01000101”とPULSE=‘H’を受けて、D(0、2、3、4、6)のMWを‘H’に、NMWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1015のみをオン状態とし、D(1、5、7)のDWを‘H’に、NDWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1016のみをオン状態とする。また、PULSE=‘H’となっている時間にプリチャージ信号PRE_Yが‘H’となり、全ビット線のVPRプリチャージがオフする。D(0、2、3、4、6)についてはCMOSスイッチ1015のオン状態を受けてVBLノードの低抵抗化電圧VLRが前記CMOSスイッチ1015を介してYDMに印加され、更にはアドレスAYで選択された選択ビット線がVPRからVLRに変化し、同時にアドレスAXで選択された選択ワード線がVPRからGNDに変化する。D(1、5、7)についてはCMOSスイッチ1016のオン状態を受けてVBLノードの低抵抗化電圧VLRが前記CMOSスイッチ1016を介してYDDに印加され、補償用メモリセルアレイ1006のビット線がVPRからVLRに変化し、同時に選択ワード線がVPRからGNDに変化する。これによって、D0、D2、D3、D4、D6のデータ用メモリセルアレイ1005領域の選択メモリセルと、D1、D5、D7の補償用メモリセルアレイ1006領域の選択メモリセルとに所定の低抵抗化書き込みが実行される。
各D領域に対応したデータ/補償選択制御回路1020は時間t4〜t5のD_FLAG=‘H’とLD(i)=“01000101”とPULSE=‘H’を受けて、D(1、5、7)のMWを‘H’に、NMWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1015のみをオン状態とし、D(0、2、3、4、6)のDWを‘H’に、NDWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1016のみをオン状態とする。また、PULSE=‘H’となっている時間にプリチャージ信号PRE_Yが‘H’となり、全ビット線のVPRプリチャージがオフする。D(1、5、7)についてはCMOSスイッチ1015のオン状態を受けてVBLノードの高抵抗化電圧GNDが前記CMOSスイッチ1015を介してYDMに印加され、更にはアドレスAYで選択された選択ビット線がVPRからGNDに変化し、同時にアドレスAXで選択された選択ワード線はVPRからVHRに変化する。D(0、2、3、4、6)についてはCMOSスイッチ1016のオン状態を受けてVBLノードの高抵抗化電圧GNDが前記CMOSスイッチ1016を介してYDDに印加され、補償用メモリセルアレイ1006のビット線がVPRからGNDに変化し、同時に選択ワード線はVPRからVHRに変化する。これによって、D1、D5、D7のデータ用メモリセルアレイ1005領域の選択メモリセルと、D0、D2、D3、D4、D6の補償用メモリセルアレイ1006領域の選択メモリセルとに所定の高抵抗化書き込みが実行される。
各D領域に対応したデータ/補償選択制御回路1020は時間t7〜t8のD_FLAG=‘L’とLD(i)=“11110000”とPULSE=‘H’を受けて、D(4〜7)のMWを‘H’に、NMWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1015のみをオン状態とし、D(0〜3)のDWを‘H’に、NDWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1016のみをオン状態とする。また、PULSE=‘H’となっている時間にプリチャージ信号PRE_Yが‘H’となり、全ビット線のVPRプリチャージがオフする。D(4〜7)についてはCMOSスイッチ1015のオン状態を受けてVBLノードの低抵抗化電圧VLRが前記CMOSスイッチ1015を介してYDMに印加され、更にはアドレスAYで選択された選択ビット線がVPRからVLRに変化し、同時にアドレスAXで選択された選択ワード線はVPRからGNDに変化する。D(0〜3)についてはCMOSスイッチ1016のオン状態を受けてVBLノードの低抵抗化電圧VLRが前記CMOSスイッチ1016を介してYDDに印加され、補償用メモリセルアレイ1006のビット線がVPRからVLRに変化し、同時に選択ワード線はVPRからGNDに変化する。これによって、D4〜D7のデータ用メモリセルアレイ1005領域の選択メモリセルと、D0〜D3の補償用メモリセルアレイ1006領域の選択メモリセルとに所定の低抵抗化書き込みが実行される。
各D領域に対応したデータ/補償選択制御回路1020は時間t10〜t11のD_FLAG=‘H’とLD(i)=“11110000”とPULSE=‘H’を受けて、D(0〜3)のMWを‘H’に、NMWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1015のみをオン状態とし、D(4〜7)のDWを‘H’に、NDWは‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1016のみをオン状態とする。また、PULSE=‘H’となっている時間にプリチャージ信号PRE_Yが‘H’となり、全ビット線のVPRプリチャージがオフする。D(0〜3)についてはCMOSスイッチ1015のオン状態を受けてVBLノードの高抵抗化電圧GNDが前記CMOSスイッチ1015を介してYDMに印加され、更にはアドレスAYで選択された選択ビット線がVPRからGNDに変化し、同時にアドレスAXで選択された選択ワード線はVPRからVHRに変化する。D(4〜7)についてはCMOSスイッチ1016のオン状態を受けてVBLノードの高抵抗化電圧GNDが前記CMOSスイッチ1016を介してYDDに印加され、補償用メモリセルアレイ1006のビット線がVPRからGNDに変化し、同時に選択ワード線はVPRからVHRに変化する。これによって、D0〜D3のデータ用メモリセルアレイ1005領域の選択メモリセルと、D4〜D7の補償用メモリセルアレイ1006領域の選択メモリセルとに所定の高抵抗化書き込みが実行される。
以上の様に、所定アドレスで選択したメモリセルに対して、1倍周期のD_FLAG信号で各アドレスに対して“0”書き込みと“1”書き込みを交互に実施する中でD領域毎に設けたデータ用メモリセルアレイ1005と補償用メモリセルアレイ1006をカラム系のデータ/補償選択兼W/R選択スイッチ回路1019で選択する本発明のクロスポイント型抵抗変化不揮発性記憶装置1036によって常に8ビット一定の同時書き込みを容易に実現している。つまり、本実施の形態では、書き込み回路は、複数ビットの書き込みデータの書き込みを実行する場合には、常に、複数の分割メモリセルアレイに対して同時に書き込みを実行する。
以上のように、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置は、(1)極性の異なる電圧が印加されることで第1の抵抗状態及び第2の抵抗状態の少なくとも2つの状態を可逆的に遷移する抵抗変化素子と抵抗変化素子に直列に接続された非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルが、X方向に延びたN本(Nは整数)のワード線とY方向に延びたM本(Mは整数)のビット線との交点のそれぞれに配置されて構成されるデータ用メモリセルアレイと、N本(Nは整数)のワード線とY方向に延びた少なくとも1本のビット線との交点のそれぞれに、非線形の電流電圧特性を有する双方向の電流制御素子を少なくとも含んで構成されるダミーセルが配置されて構成される補償用メモリセルアレイとで構成される、複数の分割メモリセルアレイと、(2)複数の分割メモリセルアレイの各々を構成するデータ用メモリセルアレイのビット線の1本を選択する第1のビット線選択回路と、(3)複数の分割メモリセルアレイの各々を構成する補償用メモリセルアレイのビット線の1本を選択する第2のビット線選択回路と、(4)外部から入力される複数ビットの書き込みデータと、複数の分割メモリセルアレイに対して第1の抵抗状態の書き込み又は第2の抵抗状態の書き込みの何れの動作を同時に行うかを指示する書き込みデータフラグとに従って、複数の分割メモリセルアレイの各々を構成するデータ用メモリセルアレイへ第1の抵抗状態又は第2の抵抗状態の書き込みを行う書き込み回路とを備える。
そして、本実施の形態におけるクロスポイント型抵抗変化不揮発性記憶装置では、書き込み回路が、複数の分割メモリセルアレイの各々について、(1)分割メモリセルアレイへのデータ入力信号が第1の抵抗状態の書き込みを指示し、かつ書き込みデータフラグが第1の抵抗状態の書き込みを指示する場合、第1のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行するステップと、(2)分割メモリセルアレイへのデータ入力信号が第2の抵抗状態の書き込みを指示し、かつ書き込みデータフラグが第2の抵抗状態の書き込みを指示する場合、第1のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイのデータ用メモリセルアレイへの書き込みを実行するステップと、(3)分割メモリセルアレイへのデータ入力信号が第1の抵抗状態の書き込みを指示し、かつ書き込みデータフラグが第2の抵抗状態の書き込みを指示する場合、第2のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行するステップと、(4)分割メモリセルアレイへのデータ入力信号が第2の抵抗状態の書き込みを指示し、かつ書き込みデータフラグが第1の抵抗状態の書き込みを指示する場合、第2のビット線選択回路を選択して動作させることで、当該分割メモリセルアレイの補償用メモリセルアレイへの書き込みを実行するステップとを含む書き込み方法が実行される。
なお、前記書き込みシーケンスでは1つのアドレスで指定した選択メモリセルに対して“0”書き込みの次に“1”書き込みを行う“0‐1”交互書き込みの方法を一例として記載した。
次に、書き込みシーケンスの別な例として、一旦、データ用メモリセルアレイ1005領域のメモリセルを全てLR(低抵抗)にした後、入力データに従ってHR(高抵抗)化する方法を図35と図36を用いて説明する。なお、クロスポイント型抵抗変化不揮発性記憶装置の構成は図32と同じである。
まず、図35にデータ用メモリセルアレイ1005領域のメモリセルを全てLR(低抵抗)状態に書き込み設定する書き込みシーケンスを示す。
図35において、図34と異なる部分は、全てのメモリセルを低抵抗(LR)化するので、アドレスAYのインクリメント周期がクロックCLKと同じであること、入力データDin(i)が常時“00000000”であること、D_FLAG信号が少なくともt0以降で”L”に固定されること、それによってD(0〜7)の全てがデータ用メモリセルアレイ1005領域の書き込みが実効される様にD(0〜7)のMWを‘H’に、NMWを‘L’にして出力して全てのデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1015のみをオン状態にしていることである。
つまり、クロック信号CLKは時間t0、t3、t6、t9、t12、・・・をクロックの立ち上がりタイミングとして同一周期で制御回路1024から発生している。外部のアドレス信号を受けてアドレス入力回路214はアドレスAX=0を出力し、アドレスAYとして、時間t0〜t3ではAY=0、時間t3〜t6ではAY=1、時間t6〜t9ではAY=2、時間t9〜t12ではAY=3と、クロックCLKの周期に合せてアドレスをインクリメント出力している。書き込みモードを意味するWRITE信号は書き込み/読み出し選択回路1026から時間t0で‘L’→‘H’に変化して出力され、‘0/1’の書き込み方向を意味するD_FLAG信号はWRITE=‘H’を受けて変化を開始し、少なくとも時間t0以降で‘L’(LR書き込み)として、書き込みデータフラグ発生回路1027から出力される。外部データ入力Din(i)〔i=0〜7〕として、時間t0以前には入力データ“00000000”が入力され、そのようなDin(i)入力データはデータ入力回路207を介して書き込み用レジスタ1021に少なくとも時間t0でラッチされ、時間t0からデータ“00000000”として出力される。制御回路1024は、PULSE信号として、書き込みモード期間中に実書き込みを実行する‘H’パルスを時間t1〜t2、t4〜t5、t7〜t8、t10〜t11、・・・において出力する。
各D領域に対応したデータ/補償選択制御回路1020は時間t0以降のD_FLAG=‘L’とLD(i)=“00000000”とPULSE=‘H’を受けて、全てのD(0〜7)のMWを‘H’に、NMWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1015のみをオン状態とする。また、PULSE=‘H’となっている時間にプリチャージ信号PRE_Yが‘H’となり、全ビット線のVPRプリチャージがオフする。全てのD(0〜7)についてはCMOSスイッチ1015のオン状態を受けてVBLノードの低抵抗化電圧VLRが前記CMOSスイッチ1015を介してYDMに印加され、更にはアドレスAYで選択された選択ビット線がVPRからVLRに変化し、同時にアドレスAXで選択された選択ワード線はVPRからGNDに変化する。これによって、D0〜D7全てのデータ用メモリセルアレイ1005領域の選択メモリセルに対して所定の低抵抗化書き込みが実行される。
次に、図36に入力データに従ってデータ用メモリセルアレイ1005領域の所定のメモリセルをHR(高抵抗)状態に書き込み設定する書き込みシーケンスを示す。
図36において、図34と異なる部分は、入力データに従って所定のメモリセルを高抵抗(HR)化することのみなので、D_FLAG信号が少なくともt0以降で”H”に固定されること、アドレスAYのインクリメント周期と入力データDin(i)の入力周期がクロックCLKと同じであることである。
図36において、クロック信号CLKは時間t0、t3、t6、t9、t12、・・・をクロックの立ち上がりタイミングとして同一周期で制御回路1024から発生している。外部のアドレス信号を受けてアドレス入力回路214はアドレスAX=0を出力し、アドレスAYとしては、時間t0〜t3ではAY=0、時間t3〜t6ではAY=1、時間t6〜t9ではAY=2、時間t9〜t12ではAY=3、を出力している。書き込みモードを意味するWRITE信号は時間t0で‘L’→‘H’に変化して書き込み信号として書き込み/読み出し選択回路1026から出力され、‘0/1’の書き込み方向を意味するD_FLAG信号はWRITE=‘H’を受けて変化を開始し、時間t0以降で‘H’(HR書き込み)として、書き込みデータフラグ発生回路1027から出力される。外部データ入力Din(i)〔i=0〜7〕として、時間t0以前には入力データ“01000101”が入力され、時間t3以前には入力データ“11110000”が入力され、時間t6以前には入力データ“00001111”が入力され、時間t9以前には入力データ“00110011”が入力され、時間t12以前には入力データ“11001100”が入力され、そのようなDin(i)入力データはデータ入力回路207を介して書き込み用レジスタ1021に時間t0、t3、t6、t9、t12、・・・でラッチされ、時間t0からデータ“01000101”として、時間t3からデータ“11110000”として、時間t6からデータ“00001111”として、時間t9からデータ“00110011”として、時間t12からデータ“11001100”として出力される。制御回路1024は、PULSE信号として、書き込みモード期間中に実書き込みを実行する‘H’パルスを、時間t1〜t2、t4〜t5、t7〜t8、t10〜t11、・・・において出力する。
各D領域に対応したデータ/補償選択制御回路1020は時間t1〜t2のD_FLAG=‘H’とLD(i)=“01000101”とPULSE=‘H’を受けて、D(1、5、7)のMWを‘H’に、NMWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1015のみをオン状態とし、D(0、2、3、4、6)のDWを‘H’に、NDWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1016のみをオン状態とする。また、PULSE=‘H’となっている時間にプリチャージ信号PRE_Yが‘H’となり、全ビット線のVPRプリチャージがオフする。D(1、5、7)についてはCMOSスイッチ1015のオン状態を受けてVBLノードの高抵抗化電圧GNDが前記CMOSスイッチ1015を介してYDMに印加され、更にはアドレスAYで選択された選択ビット線がVPRからGNDに変化し、同時にアドレスAXで選択された選択ワード線はVPRからVHRに変化する。D(0、2、3、4、6)についてはCMOSスイッチ1016のオン状態を受けてVBLノードの高抵抗化電圧GNDが前記CMOSスイッチ1016を介してYDDに印加され、補償用メモリセルアレイ1006のビット線がVPRからGNDに変化し、同時に選択ワード線はVPRからVHRに変化する。これによって、D1、D5、D7のデータ用メモリセルアレイ1005領域の選択メモリセルと、D0、D2、D3、D4、D6の補償用メモリセルアレイ1006領域の選択メモリセルとに所定の高抵抗化書き込みが実行される。
各D領域に対応したデータ/補償選択制御回路1020は時間t4〜t5のD_FLAG=‘H’とLD(i)=“11110000”とPULSE=‘H’を受けて、D(0〜3)のMWを‘H’に、NMWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1015のみをオン状態とし、D(4〜7)のDWを‘H’に、NDWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1016のみをオン状態とする。また、PULSE=‘H’となっている時間にプリチャージ信号PRE_Yが‘H’となり、全ビット線のVPRプリチャージがオフする。D(0〜3)についてはCMOSスイッチ1015のオン状態を受けてVBLノードの高抵抗化電圧GNDが前記CMOSスイッチ1015を介してYDMに印加され、更にはアドレスAYで選択された選択ビット線がVPRからGNDに変化し、同時にアドレスAXで選択された選択ワード線はVPRからVHRに変化する。D(4〜7)についてはCMOSスイッチ1016のオン状態を受けてVBLノードの高抵抗化電圧GNDが前記CMOSスイッチ1016を介してYDDに印加され、補償用メモリセルアレイ1006のビット線がVPRからGNDに変化し、同時に選択ワード線はVPRからVHRに変化する。これによって、D0〜D3のデータ用メモリセルアレイ1005領域の選択メモリセルと、D4〜D7の補償用メモリセルアレイ1006領域の選択メモリセルとに所定の高抵抗化書き込みが実行される。
各D領域に対応したデータ/補償選択制御回路1020は時間t7〜t8のD_FLAG=‘H’とLD(i)=“00001111”とPULSE=‘H’を受けて、D(4〜7)のMWを‘H’に、NMWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1015のみをオン状態とし、D(0〜3)のDWを‘H’に、NDWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1016のみをオン状態とする。また、PULSE=‘H’となっている時間にプリチャージ信号PRE_Yが‘H’となり、全ビット線のVPRプリチャージがオフする。D(4〜7)についてはCMOSスイッチ1015のオン状態を受けてVBLノードの高抵抗化電圧GNDが前記CMOSスイッチ1015を介してYDMに印加され、更にはアドレスAYで選択された選択ビット線がVPRからGNDに変化し、同時にアドレスAXで選択された選択ワード線はVPRからVHRに変化する。D(0〜3)についてはCMOSスイッチ1016のオン状態を受けてVBLノードの高抵抗化電圧GNDが前記CMOSスイッチ1016を介してYDDに印加され、補償用メモリセルアレイ1006のビット線がVPRからGNDに変化し、同時に選択ワード線はVPRからVHRに変化する。これによって、D4〜D7のデータ用メモリセルアレイ1005領域の選択メモリセルと、D0〜D3の補償用メモリセルアレイ1006領域の選択メモリセルとに所定の高抵抗化書き込みが実行される。
各D領域に対応したデータ/補償選択制御回路1020は時間t10〜t11のD_FLAG=‘H’とLD(i)=“00110011”とPULSE=‘H’を受けて、D(2、3、6、7)のMWを‘H’に、NMWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1015のみをオン状態とし、D(0、1、4、5)のDWを‘H’に、NDWを‘L’にして出力してデータ/補償選択兼W/R選択スイッチ回路1019内のCMOSスイッチ1016のみをオン状態とする。また、PULSE=‘H’となっている時間にプリチャージ信号PRE_Yが‘H’となり、全ビット線のVPRプリチャージがオフする。D(2、3、6、7)についてはCMOSスイッチ1015のオン状態を受けてVBLノードの高抵抗化電圧GNDが前記CMOSスイッチ1015を介してYDMに印加され、更にはアドレスAYで選択された選択ビット線がVPRからGNDに変化し、同時にアドレスAXで選択された選択ワード線はVPRからVHRに変化する。D(0、1、4、5)についてはCMOSスイッチ1016のオン状態を受けてVBLノードの高抵抗化電圧GNDが前記CMOSスイッチ1016を介してYDDに印加され、補償用メモリセルアレイ1006のビット線がVPRからGNDに変化し、同時に選択ワード線はVPRからVHRに変化する。これによって、D2、D3、D6、D7のデータ用メモリセルアレイ1005領域の選択メモリセルと、D0、D1、D4、D5の補償用メモリセルアレイ1006領域の選択メモリセルとに所定の高抵抗化書き込みが実行される。
以上の手順をまとめると、以下の2段階の書き込み行為によってデータ用メモリセルアレイの全てのメモリセルの書き込みを行うことができる。
(1)第1段階
データ用メモリセルアレイの全てのメモリセルに対して第1の抵抗状態に書き込みを行う為、書き込み用レジスタは、データ入力信号として、第1の抵抗状態の書き込みを指示する信号に設定して出力し、かつ、書き込みデータフラグ発生回路は、書き込みデータフラグとして、第1の抵抗状態の書き込みを指示する信号に設定して出力し、データ/補償選択回路は、データ入力信号及び書き込みデータフラグに基づいて、データ用メモリセルアレイを選択し、データ用メモリセルアレイの全てのメモリセルに対して順次第1の抵抗状態の書き込みを実施する。
(2)第2段階
次に、データ用メモリセルアレイの所定のメモリセル(第2の抵抗状態にしたいメモリセル)に対して第2の抵抗状態に書き込みを行う為、書き込み用レジスタは、所定のメモリセルに対応してデータ入力信号を第2の抵抗状態の書き込みを指示する信号に設定して出力し、かつ、書き込みデータフラグ発生回路は、書き込みデータフラグとして、第2の抵抗状態の書き込みを指示する信号に設定して出力し、データ/補償選択回路は、データ入力信号及び書き込みデータフラグに基づいて、所定のメモリセルに対応してデータ用メモリセルアレイを選択し、データ用メモリセルアレイの所定のメモリセルのみに対して順次第2の抵抗状態の書き込みを実施する。
この様に、入力アドレスと入力データ及びD_FLAG信号を制御することで、任意データの“0‐1”交互書き込みの方法や、全メモリ領域に一旦“0”を書き込んだ後に任意の入力データに従って“1”を書き込むといった方法等、様々な書き込み方法を実施することが可能である。
また、各D領域に対応したデータ/補償選択制御回路1020のそれぞれに、データ用メモリセルアレイ1005領域への書き込みを行わない書き込みマスク機能を備えても良い。
具体例で説明すると、データ用メモリセルアレイ1005領域への書き込みを禁止するマスク信号MASK(i)〔図示せず。iは入力データ数と同じで各D領域に対応した0〜7の整数〕をデータ/補償選択制御回路1020に別途入力する。そして、データ/補償選択制御回路1020は、MASK(i)=‘L’の時は、前記書き込みで説明したのと同様の動作、つまり書き込み用レジスタ1021の出力データLD(i)とD_FLAG信号に従って、データ用メモリセルアレイ1005領域又は補償用メモリセルアレイ1006領域の選択メモリセルに所定の書き込みを実行し、MASK(i)=‘H’の時は、データ用メモリセルアレイ1005領域への書き込みは行わない。これにより、LD(i)とD_FLAG信号の状態とは無関係に、補償用メモリセルアレイ1006領域の選択メモリセルに対して所定の書き込み動作が実行される。
従って、書き込みデータに対して、データ用メモリセルアレイ1005領域への書き込みをビット単位で制御することが可能となり、一般的に行われているビット毎のベリファイ書き込みや先読み書き込み制御といった機能を実現できる。
なお、本機能を用いれば、所定のデータ用メモリセルアレイ1005領域に限定して書き込みを行うことも可能となる。
以上、説明したクロスポイント型抵抗変化不揮発性記憶装置の構成により、各データを書き込むデータ領域のそれぞれに補償セル部を隣接させることで、各データをデータ領域又は補償領域に書き込む制御については、入力する“0”又は“1”のデータ数から補償セル部の書き込みビット数を算出して制御する書き込みビット数制御回路209といった演算回路が不要となり、これにより、カラムデコーダ回路による書き込み領域の選択を制御するシンプルな構成で同一ワード線上の多ビット同時書き込み方式を実現することが可能となる。
以上のように、前記同一ワード線上の多ビット同時書き込み方法及びその方法を実行するクロスポイント型抵抗変化不揮発性記憶装置の構成については、補償用メモリセルアレイ1006のメモリセルが抵抗変化型の抵抗素子を有するメモリセルであることを前提に説明してきた。しかしながら、書き込まれるべき入力データは全てデータ用メモリセルアレイ1005に書き込まれ、補償用メモリセルアレイ1006に対しては同時書き込みビット数を一定とする為の書き込み行為を実行することが目的であるので、補償用メモリセルアレイ1006の抵抗変化素子の抵抗変化はとりわけ重要ではない。
一方、先にも記載した様に、データ用メモリセルアレイ1005及び補償用メモリセルアレイ1006内メモリセルを構成する抵抗変化素子は、製造後の初期抵抗状態が10MΩ以上の超高抵抗となっている為、検査段階でデータ用メモリセルアレイ/補償用メモリセルアレイ共に全てのメモリセルに対して抵抗変化が可能となるフォーミング処理を行う必要がある。もしデータ用メモリセルアレイ1005のみに対してフォーミングを行った場合、補償用メモリセルアレイ1006内メモリセルの状態は超高抵抗状態を維持するので、補償用メモリセルアレイ1006が無い状態とほとんど同じとなり、正確な多ビット同時書き込みが成立せず、メモリセルの設定抵抗値はデータ用メモリセルアレイ1005に対する書き込みビット数に依存して大きくばらついてしまう。このことから補償用メモリセルアレイ1006は少なくともフォーミングを行い、データ用メモリセルアレイ1005と同程度の抵抗状態にしておく必要がある。
この様なことから、前記補償用メモリセルアレイ1006に対して、データ用メモリセルアレイ1005と同様なフォーミング行為が必要となる抵抗変化が可能なメモリセルを用いることは、検査時の検査時間の増加、とりわけ大容量メモリを作成した場合に顕著な問題となってくる。
本課題を解決するため、補償用メモリセルアレイ1006内メモリセルの抵抗変化素子を、フォーミングレスの固定抵抗素子(いわゆる擬似メモリセル)を用いることを検討した。
また、補償用メモリセルアレイ1006内メモリセルを擬似メモリセル(ダミーセル)とすることで、書き込み動作が集中することによる補償用メモリセルアレイ1006内メモリセルへの信頼性に関する懸念も無くなることもその効果として付け加えておく。
その様な擬似メモリセル構造を考案したので、以下に説明する。
固定抵抗素子を有する擬似メモリセルの構造について図37を用いて説明する。
図37に固定抵抗素子を有する擬似メモリセル1038の断面構成図を示す。
本擬似メモリセル1038は、図2に記載のメモリセル51に対して、第2の抵抗変化層12を持たない構成となっている。
つまり、擬似メモリセル1038は、固定抵抗素子1037と、電流制御素子29とが直列接続された構成を有し、1ビットを構成している。
固定抵抗素子1037は、窒化タンタル(TaN)で構成される下部電極14の上層にタンタル酸化物層13aを積層し、その上層に白金(Pt)で構成される上部電極11を積層した構造を有する。
この構造の場合、擬似メモリセル1038は、図2の様な、抵抗変化に必要な酸素濃度の高いTaOyで構成される第2の抵抗変化層12を有していないので、抵抗変化は起こらず、タンタル酸化物層13aが所定の抵抗値を有する固定抵抗として機能する。
電流制御素子29は、印加電圧の正負双方向に非線形の電流電圧特性を有するダイオード素子で、窒素不足型窒化シリコンで構成される電流制御層22を窒化タンタル(TaN)等で構成される下部電極23と上部電極21とでサンドイッチした構造を有している。双方向に非線形の電流電圧特性とは、所定の電圧範囲では、電流制御素子29は高抵抗(オフ)状態を示し、所定の電圧範囲より電圧が高い領域及び電圧が低い領域では低抵抗(オン)状態を示すことをいう。つまり、印加電圧の絶対値が所定値以下のときに電流制御素子29は高抵抗(オフ)状態を示し、所定値より大きいときに電流制御素子29は低抵抗(オン)状態を示す。
擬似メモリセル1038は、固定抵抗素子1037と電流制御素子29とがビア27を用いて直列接続されたメモリセルである。ビア26によって、固定抵抗素子1037の上部電極11と上部配線70(ワード線に相当)とが接続され、ビア28によって、電流制御素子29の下部電極23と下部配線71(ビット線に相当)とが接続される。
更に、固定抵抗素子1037の抵抗値については、抵抗変化素子10の低抵抗値と高抵抗値の間に設定しておくのが好ましい。
なお、図37において、電流制御素子29と抵抗変化素子10の位置関係は上下逆でもかまわない。
また、このような固定抵抗素子を持つ擬似メモリセルとしては、図38に示す、ビア27を省略した構造を有する擬似メモリセル1038aであっても構わない。
図38は本発明の実施の形態に係るクロスポイント型抵抗変化不揮発性記憶装置の補償用メモリセルアレイ1006を構成する擬似メモリセル1038aの断面構造を示す図である。
この擬似メモリセル1038aは、窒化タンタル(TaN)で構成される第1電極23、窒素不足型窒化シリコンで構成される電流制御層22、TaNで構成される第2電極21、タンタル酸化物層13a、白金(Pt)で構成される第3電極11を順に積層した構造を有する。擬似メモリセル1038aの下層には、アルミニウム(Al)で構成される下部配線71が配置され、この下部配線71と擬似メモリセル1038aの第1電極23とは第1ビア28で接続されている。一方、擬似メモリセル1038aの上層には、アルミニウム(Al)で構成される上部配線70が配置され、この上部配線70と擬似メモリセル1038aの第3電極11とは第3ビア26で接続されている。また、下部配線71と上部配線70とは、お互いに交差するように配置されている。
この構造では、第1電極23と電流制御層22と第2電極21で電流制御素子29を構成し、第2電極21とタンタル酸化物層13aと第3電極11で固定抵抗素子1037を構成している。つまり、補償用メモリセルアレイを構成するダミーセルは、極性の異なる電圧が印加されることで第1の抵抗状態及び第2の抵抗状態の少なくとも2つの状態を可逆的に遷移する抵抗変化素子とその抵抗変化素子に直列に接続された、非線形の電流電圧特性を有する双方向の電流制御素子とを有するメモリセルで構成するだけでなく、固定抵抗素子とその固定抵抗素子に直列に接続された電流制御素子とで構成してもよい。
図39は、固定抵抗素子1037の構造と対応した接続関係を示す回路図、つまり、擬似メモリセル1038及び1038aに対応する等価回路図を示している。
この様な擬似メモリセルを前記補償用メモリセルアレイ1006のメモリセルに適用することで、フォーミング時間が短縮可能で、信頼性向上が見込まれるクロスポイント型抵抗変化不揮発性記憶装置を提供することができる。
(実施の形態5)《具体周辺回路の他の構成例(補償用メモリセルアレイの抵抗レスメモリ方式)》
補償用メモリセルアレイ1006内メモリセルに対する第2の擬似メモリセル(ダミーセル)の構造としては、抵抗素子の無い構造も考えられる。この様な抵抗レスの第2の擬似メモリセル751の構造について、図40の断面構成図を用いて詳細に説明する。
図40において、擬似メモリセル751は、電流制御素子29のみで構成された構造を有している。
電流制御素子29は、印加電圧の正負双方向に非線形の電流電圧特性を有するダイオード素子で、窒素不足型窒化シリコンで構成される電流制御層22を窒化タンタル(TaN)等で構成される下部電極23と上部電極21とでサンドイッチした構造を有している。
擬似メモリセル751は、電流制御素子29のみがビア27を用いて接続されたメモリセルである。ビア726によって、ビア27の上部と上部配線70(ワード線に相当)とが接続され、ビア28によって、電流制御素子29の下部電極23と下部配線71(ビット線に相当)とが接続される。
また、このような抵抗素子を持たない擬似メモリセルとしては、図41に示す、ビア27を省略した構造を有する擬似メモリセル751aであっても構わない。
図41は本発明の実施の形態に係るクロスポイント型抵抗変化不揮発性記憶装置の補償用メモリセルアレイ1006を構成する擬似メモリセル751aの断面構造を示す図である。
この擬似メモリセル751aは、窒化タンタル(TaN)で構成される第1電極23、窒素不足型窒化シリコンで構成される電流制御層22、TaNで構成される第2電極21を順に積層した構造を有する。擬似メモリセル751aの下層には、アルミニウム(Al)で構成される下部配線71が配置され、この下部配線71と擬似メモリセル751aの第1電極23とは第1ビア28で接続されている。一方、擬似メモリセル751aの上層には、アルミニウム(Al)で構成される上部配線70が配置され、この上部配線70と擬似メモリセル751aの第2電極21とは第2ビア726で接続されている。また、下部配線71と上部配線70とは、お互いに交差するように配置されている。
この構造では、第1電極23と電流制御層22と第2電極21で電流制御素子29を構成している。
図42は、電流制御素子29の構造と対応した接続関係を示す回路図、つまり、擬似メモリセル751及び751aに対応する等価回路図を示している。
この様な擬似メモリセルを前記補償用メモリセルアレイ1006のメモリセルに適用することで、フォーミング時間が短縮可能で、信頼性向上が見込まれるクロスポイント型抵抗変化不揮発性記憶装置を提供することができる。つまり、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置が備える補償用メモリセルアレイを構成するダミーセルとしては、N本(Nは整数)のワード線とY方向に延びた少なくとも1本のビット線との交点のそれぞれに、非線形の電流電圧特性を有する双方向の電流制御素子を少なくとも含んで構成されるものであれば、必ずしも抵抗素子を有する必要はない。
この様な構成例及びその動作によって多ビット同時読み出しメモリシステムを実現し、非選択メモリセルを介する漏れ電流の少ない安定的な書き込みや検査時間の短縮が可能なクロスポイント型抵抗変化不揮発性記憶装置を提供することができる。
以上説明したように、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置は、書き込み動作時、1本の選択ワード線に繋がる多数の選択メモリセルに対して同時に書き込みを行う簡便な動作方式によって、非選択メモリセルを介する漏れ電流を削減し、選択ビット線供給電流に対する選択メモリセル電流の割合が高い、すなわち高効率な書き込みを実現する。つまり、安定書き込みのための補償用メモリセルアレイを用いた書き込みビット数の一定化と、データ用メモリセルアレイと補償用メモリセルアレイの書き込み動作の振り分けをカラム系選択回路で実施する簡便な方式で、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置は、書き込みビット数の一定化が実現可能である。加えて、長方ビット形状のメモリセルアレイに対して最適なビット数で多ビット同時書き込み行うことで非選択メモリセルのディスターブ影響を最小限に抑える事が実現し、更には、チップ面積を小さくすることが可能で、補償用メモリセルアレイ内のメモリセルを抵抗変化不要な擬似メモリセルとすることにより、フォーミングレスで検査時間の短縮が可能な、クロスポイント型抵抗変化不揮発性記憶装置が実現される。
また、読み出しにおいては、書き込み時と同様の1本の選択ワード線に繋がる多数の選択メモリセルに対して同時に読み出しを行う簡便な動作方式によって、非選択メモリセルを介する漏れ電流を削減し、より安定的な読み出しが可能な不揮発性記憶装置を提供することができるので、低コストで安定的なメモリセル書き込み及び読み出し特性を有する不揮発性記憶装置が実現される。
以上、本発明に係るクロスポイント型抵抗変化不揮発性記憶装置、その書き込み方法及びその読み出し方法について、実施の形態1〜5に基づいて説明したが、本発明は、このような実施の形態に限定されない。本発明の主旨を逸脱しない範囲で、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、各実施の形態における構成要素及び特徴箇所を任意に組み合わせて得られる形態も本発明に含まれる。
例えば、上記実施の形態では、メモリセルアレイの行方向の配線をワード線、センスアンプに接続される列方向の配線をビット線と呼んだが、それぞれ、行配線、列配線等の別の名称で呼ばれる配線であってもよいし、行方向と列方向とが入れ替わったレイアウトであってもよい。要するに、メモリセルアレイにおいて、行方向又は列方向における一つの配線に接続された複数のメモリセルに対して同時に書き込み又は読み出しを行う手法であれば、本発明に含まれる。