CN103222004A - 交叉点型电阻变化非易失性存储装置及其写入方法 - Google Patents

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Abstract

本发明提供一种能够削减流过非选择存储单元的漏电流、并能够削减写入的消耗电流的交叉点型电阻变化非易失性存储装置。在由共有字线的第一存储单元组（例如，存储单元阵列（203）的一部分）、和第二存储单元组（例如，存储单元阵列（203）的其他的一部分、或补偿单元部（252））所构成的存储单元阵列中，在对第一存储单元组的规定的存储单元进行写入第一电阻状态的情况下，字线用写入电路（1502）对选择字线供给第一电压或第一电流，并且第一位线用写入电路（1503）对第一存储单元组的一个位线供给第三电压或第三电流的同时，第二位线用写入电路（1504）对第二存储单元组的A个位线供给第三电压或第三电流。

Description

交叉点型电阻变化非易失性存储装置及其写入方法
技术领域
本发明涉及非易失性存储装置及其写入方法，其中，该非易失性存储装置具有使用所谓的电阻变化元件来构成的交叉点型存储单元阵列。
背景技术
近年来，具有使用所谓的电阻变化元件而构成的存储单元的非易失性存储装置的研究开发正在推进。所谓电阻变化元件，是指具有电阻值根据电信号而变化（在高电阻状态与低电阻状态之间转变的）的性质、并能够通过该电阻值的变化来存储信息的元件。
并且，关于采用电阻变化元件的存储单元，其中一种作为适合高集成化的构造，存在所谓的交叉点构造。在交叉点构造中，在正交配置的位线与字线的交点位置上，由位线与字线夹持而构成各存储单元。近年来，正在开发出各种这样的交叉点型的电阻变化非易失性存储装置（例如参照专利文献1、专利文献2）。
在专利文献1中示出了将具有双向性的可变电阻体用作交叉点构造的存储单元的非易失性存储装置。其中，示出了如下情况：为了降低流入非选择存储单元中的所谓的漏电流（泄露电流），而采用例如压敏电阻（varistor）作为构成存储单元的双向型非线性元件，并公开了如下情况：在写入时向选择位线施加写入电压Vpp、向选择字线施加Vss、向非选择字线与非选择位线施加电压Vpp/2，从而进行读取，在擦除时向选择字线路施加电压Vpp、向选择位线施加Vss、向非选择字线路和非选择位线电压施加Vpp/2，从而对选择存储单元进行擦除。
在专利文献2中也示出了一种非易失性存储装置，具有交叉点构造的存储单元阵列，其中，交叉点构造的存储单元阵列是将由双向性的可变电阻体与双向型非线性元件构成的存储单元在平行布线的多个字线和与上述字线正交布线的多个位线的各个交点上配置成矩阵状。其中公开的双向型非线性元件的作用也被记载为用于降低经由非选择存储单元而流过的所谓的漏电流。但是，由于漏电流量依赖于存储单元阵列的阵列大小，因此如果增大阵列大小则无法忽略漏电流。针对这样的课题，作为降低漏电流的方法，公开有对非选择字线及非选择位线施加规定电压的技术，从而能够进行更加稳定的读取。
现有技术文献
专利文献
专利文献1：日本专利特开2006-203098号公报（图6）
专利文献2：日本专利第4252624号公报（图20）
发明内容
发明将要解决的课题
然而，在如上述这样的以往的技术中，存在如后述对于流过非选择存储单元的漏电流的抑制不充分这样的问题。
具体地说，在写入时不能充分抑制流过非选择存储单元的漏电流，因此，存在不能充分削减写入时的消耗电力这样的问题。并且，即使在读取时也不能充分抑制流过非选择存储单元的漏电流，因此，存在读取电流的信噪比（SN比）不是充分好的值、读取特性不稳定这样的问题。并且，还存在如下问题：不能以简易的电路抑制对存储单元带来的损坏并进行写入。
本发明的目的是提供能够削减流过非选择存储单元流的漏电流的交叉点型电阻变化非易失性存储装置等。
更具体地说，本发明的目的，第一是提供在写入时能够降低流过非选择存储单元的漏电流、并能够削减写入时的消耗电力的交叉点型电阻变化非易失性存储装置等。另外，第二是降低读取时流过非选择存储单元的漏电流，使读取电流的信噪比提高，并实现读取特性的稳定化。第三是提供如下的交叉点型电阻变化非易失性存储装置等：能够削减流过非选择存储单元的漏电流、削减写入的消耗电流，并且能够以简易的电路抑制对存储单元带来的损坏并进行写入。
用于解决课题的手段
为了实现所述第一目的，本发明涉及的交叉点型电阻变化非易失性存储装置的一个形态，是交叉点型电阻变化非易失性存储装置，具有交叉点型的存储单元阵列，该存储单元阵列由在向Y方向延伸的M个（M为整数）位线和向与所述Y方向立体地交差的X方向延伸的N个（N为整数，M>N）字线的交点位置的每一个排列存储单元来构成，其中，所述存储单元具有电阻变化元件和双方向的电流控制元件；所述电阻变化元件通过被施加极性不同的电压，在第一电阻状态以及第二电阻状态的至少两个状态可逆地变迁；所述电流控制元件与所述电阻变化元件串联地连接并具有非线性的电流电压特性；所述存储单元阵列由以数据存储为目的的第一存储单元组、和与同所述第一存储单元组连接的字线同样的所述字线连接的第二存储单元组构成，所述交叉点型电阻变化非易失性存储装置还具有：字线选择电路，对于所述存储单元阵列，选择一个字线作为选择字线；第一位线选择电路，选择所述第一存储单元组的一个位线作为第一选择位线；第二位线选择电路，选择与连接到所述选择字线的所述第二存储单元组连接的A个（A为1以上的整数）位线作为第二选择位线；字线用写入电路，对于所述第一存储单元组以及第二存储单元组的被选择了的存储单元，为了在第一电阻状态下写入，通过所述选择字线供给第一电压或第一电流，为了在第二电阻状态下写入，通过所述选择字线供给第二电压或第二电流；第一位线用写入电路，对于所述第一存储单元组的被选择了的存储单元，为了在第一电阻状态下写入，通过由所述第一位线选择电路所选择的所述第一选择位线供给第三电压或第三电流，为了在第二电阻状态下写入，通过由所述第一位线选择电路所选择的所述第一选择位线供给第四电压或第四电流；以及第二位线用写入电路，对于所述第二存储单元组的被选择了的存储单元，为了在第一电阻状态下写入，通过由所述第二位线选择电路所选择的所述第二选择位线，供给第三电压或的第三电流，为了在第二电阻状态下写入，通过由所述第二位线选择电路所选择的所述第二选择位线供给第四电压或的第四电流；对于所述第一存储单元组的被选择了的存储单元，在写入所述第一电阻状态时，所述字线用写入电路向所述选择字线供给所述第一电压或所述第一电流，并且，所述第一位线用写入电路在向所述第一存储单元组的所述第一选择位线供给所述第三电压或所述第三电流的同时，所述第二位线用写入电路向所述第二存储单元组的A个所述第二选择位线供给所述第三电压或所述第三电流，对于所述第一存储单元组的被选择了的存储单元，在写入所述第二电阻状态时，所述字线用写入电路向所述选择字线供给所述第二电压或所述第二电流，并且，所述第一位线用写入电路向所述第一存储单元组的被选择了的所述第一选择位线供给所述第四电压或所述第四电流的同时，所述第二位线用写入电路向所述第二存储单元组的A个所述第二选择位线供给所述第四电压或所述第四电流。由此所述交叉点型电阻变化非易失性存储装置，在向所述存储单元阵列的进行写入时，通常对被连接到同样的所述字线的1+A的存储单元同时进行写入。
另外，为了实现所述第二目的，本发明涉及的交叉点型电阻变化非易失性存储装置的其他的形态，是交叉点型电阻变化非易失性存储装置，具有交叉点型的存储单元阵列，该存储单元阵列由在向Y方向延伸的M个（M为整数）位线和向与所述Y方向立体地交差的X方向延伸的N个（N为整数，M>N）字线的交点位置的每一个排列存储单元来构成，其中，所述存储单元具有电阻变化元件和双方向的电流控制元件；所述电阻变化元件通过被施加极性不同的电压，在第一电阻状态以及第二电阻状态的至少两个状态可逆地变迁；所述电流控制元件与所述电阻变化元件串联地连接并具有非线性的电流电压特性；所述存储单元阵列由以数据存储为目的的第一存储单元组、和与同所述第一存储单元组连接的字线同样的所述字线连接的第二存储单元组构成，所述交叉点型电阻变化非易失性存储装置还具有：字线选择电路，对于所述存储单元阵列，选择一个字线作为选择字线；第一位线选择电路，选择所述第一存储单元组的一个位线作为第一选择位线；第二位线选择电路，选择与连接到所述选择字线的所述第二存储单元组连接的A个（A为1以上的整数）位线作为第二选择位线，；字线用读取电压产生电路，对于所述第一存储单元组以及第二存储单元组的被选择了的存储单元为了读取存储数据，通过所述选择字线供给第五电压；第一读取电路，对于所述第一存储单元组的被选择了的存储单元，为了读取存储数据，通过由所述第一位线选择电路所选择的所述第一选择位线，供给第六电压或第六电流；以及第二读取电路，对于所述第二存储单元组的被选择了的存储单元，为了读取存储数据，通过由所述第二位线选择电路所选择的A个所述第二选择位线，供给第六电压或第六电流，在读取所述第一存储单元组以及第二存储单元组的被选择了的存储单元时，所述字线用读取电压产生电路向所述选择字线供给所述第五电压，并且，所述第一读取电路向所述第一存储单元组的所述第一选择位线供给所述第六电压或所述第六电流的同时，所述第二读取电路向所述第二存储单元组的A个所述第二选择位线供给所述第六电压或所述第六电流。由此所述交叉点型电阻变化非易失性存储装置在从所述存储单元阵列进行读取时，通常从与同样的所述字线连接了的（1+A）个的存储单元同时读取。
同时，为了实现所述第三目的，本发明涉及的交叉点型电阻变化非易失性存储装置另外的一个形态，是交叉点型电阻变化非易失性存储装置，具有：多个分割存储单元阵列，该多个分割存储单元阵列由数据用存储单元阵列和补偿用存储单元阵列构成，其中，所述数据用存储单元阵列由在向X方向延伸的N个字线和向与所述X方向立体地交差的Y方向延伸的M个（M为整数）位线的交点的每一个配置存储单元来构成，所述存储单元具有电阻变化元件和双方向的电流控制元件；所述电阻变化元件通过被施加极性不同的电压，在第一电阻状态以及第二电阻状态的至少两个状态可逆地变迁；所述电流控制元件与所述电阻变化元件串联地连接并具有非线性的电流电压特性；所述补偿用存储单元阵列，在所述N个（N为整数）字线和向Y方向延伸的至少一个位线的交点的每一个配置有替代单元而构成；所述替代单元至少包含具有非线性的电流电压特性的双向的电流控制元件而构成；第一位线选择电路，选择构成所述多个分割存储单元阵列的每一个的所述数据用存储单元阵列的所述一个位线；第二位线选择电路，选择构成所述多个分割存储单元阵列的每一个的所述补偿用存储单元阵列的所述一个位线；以及写入电路，根据从外部输入的多个比特的写入数据，对构成所述多个分割存储单元阵列的每一个的所述数据用存储单元阵列进行第一电阻状态或第二电阻状态的写入，所述写入电路具有：写入用寄存器，按照所述写入数据，对对应的所述多个分割存储单元阵列的每一个，输出对所述第一电阻状态或所述第二电阻状态的某一个的写入进行指示的数据输入信号；写入数据标志产生电路，生成对所述多个分割存储单元阵列指示是否同时进行所述第一电阻状态的写入或所述第二电阻状态的写入的某一个的动作的写入数据标志；以及数据/补偿选择电路，基于所述数据输入信号和所述写入数据标志，对所述多个分割存储单元阵列的每一个，通过选择所述第一位线选择电路或所述第二位线选择电路的某一个并使之进行动作，来执行写入，所述数据/补偿选择电路对于所述多个分割存储单元阵列的每一个，在给所述分割存储单元阵列的所述数据输入信号指示第一电阻状态的写入、并且所述写入数据标志指示第一电阻状态的写入时，选择所述第一位线选择电路并使之进行动作，从而执行对该分割存储单元阵列的数据用存储单元阵列的写入，在给所述分割存储单元阵列的所述数据输入信号指示第二电阻状态的写入、并且所述写入数据标志指示第二电阻状态的写入时，选择所述第一位线选择电路并使之进行动作，从而执行对该分割存储单元阵列的数据用存储单元阵列的写入，在给所述分割存储单元阵列的所述数据输入信号指示第一电阻状态的写入、并且所述写入数据标志指示第二电阻状态的写入时，选择所述第二位线选择电路并使之进行动作，从而执行对该分割存储单元阵列的补偿用存储单元阵列的写入，在给所述分割存储单元阵列的所述数据输入信号指示第二电阻状态的写入、并且所述写入数据标志指示第一电阻状态的写入时，选择所述第二位线选择电路并使之进行动作，从而执行对该分割存储单元阵列的补偿用存储单元阵列的写入。由此，所述写入电路在执行所述多个比特的写入数据的写入时，通常对所述多个分割存储单元阵列同时执行写入。
另外，本发明不仅能够实现作为这样的交叉点型电阻变化非易失性存储装置，也能够实现作为交叉点型电阻变化非易失性存储装置的写入方法（多个位同时写入手法）。
发明的效果
根据本发明可提供能够削减流过非选择存储单元的漏电流的交叉点型电阻变化非易失性存储装置等。
更详细地说，本发明涉及的交叉点型电阻变化非易失性存储装置因为降低流过非选择存储单元的漏电流、并使有助于写入的电流高效率化，所以起到高写入特性和能够低功率化的效果。
同时，本发明涉及的交叉点型电阻变化非易失性存储装置即使在读取中也能够起到提高读取的特性的稳定性这样的效果。
进而，通过本发明可实现如下的交叉点型电阻变化非易失性存储装置实现：能够削减流过非选择存储单元的漏电流、削减写入的消耗电流，并且能够以简易的电路抑制对存储单元带来的损坏并进行写入。
由此，根据本发明能够实现具有稳定的写入以及读取特性的、适合高集成化的交叉点型电阻变化非易失性存储装置，在具有非易失性存储装置的各种电子机器普及了的今天的本发明的实用的值极高。
附图说明
图1A是单层交叉点存储单元阵列的立体构造图。
图1B是多层交叉点存储单元阵列的立体构造图。
图2是示出存储单元剖面的结构图。
图3是示出存储单元剖面的结构图。
图4是存储单元的等效电路图。
图5是存储单元的I-V特性图表。
图6是电阻变化元件的特性图表和低电阻化时的电阻值设定说明图。
图7是矩阵状配置了存储单元的存储单元阵列结构图。
图8是对存储单元阵列的阵列等效电路的展开说明图。
图9是存储单元阵列的退化等效电路图。
图10是说明非选择线Hi-z时的1比特写入状态的等效电路图。
图11是1比特写入时的存储单元阵列的I-V特性图表。
图12是本发明的实施方式1的多位同时写入的存储单元选择概念图。
图13是说明本发明的多位同时写入状态的等效电路图。
图14（a）是1比特写入时的存储单元阵列的I-V特性图表，图14（b）是本发明的多位同时写入时的存储单元阵列的I-V特性图表。
图15是施加恒定电流的本发明的多位同时写入的存储单元选择概念图。
图16是说明施加恒定电流的本发明的多位同时写入状态的等效电路图。
图17A是本发明的施加恒定电流的选择存储单元电流的同时写入比特数依存性图表。
图17B是本发明的施加恒定电流的选择存储单元的设定电阻值的同时写入比特数依存性图表。
图18是说明由于本发明的非选择存储单元的干扰性的等效电路。
图19是说明本发明的非选择存储单元的干扰特性的图，图19（a）是示出1比特同时写入的特性的图，图19（b）是示出8比特同时写入的特性的图，图19（c）是示出16比特同时写入的特性的图。
图20A是说明用于使干扰最小化的最适合条件的图。
图20B是说明用于使干扰最小化的最适合条件的图（8比特同时写入的情况）。
图20C是干扰最小化最适合条件的说明图（16比特同时写入的情况）。
图21是针对本发明的实施方式2的多位同时写入的数据写入方法说明图，图21（a）示出写入输入数据的图，图21（b）示出"0"写入时的数据的图，图21（c）示出"1"写入时的数据的图。
图22A是对本发明的多位同时写入的补偿单元方式的"0"写入方法进行说明的图。
图22B是对本发明的多位同时写入的补偿单元方式的"1"写入方法进行说明的图。
图23是实现本发明的多位同时写入的存储器结构图。
图24是实现本发明的多位同时写入的时序图。
图25是本发明的实施方式3的多位同时读取的存储单元选择说明图。
图26是对本发明的多位同时读取状态进行说明的等效电路图。
图27（a）是1比特读取时的存储单元阵列的I-V特性图表，图27（b）是8比特同时读取时的存储单元阵列的I-V特性图表，图27（c）是8比特同时读取时的存储单元阵列的I-V特性图表。
图28是本发明的多位同时是读取时序图。
图29是对针对本发明的多位同时写入的写入数据的分割进行说明的图。
图30A是对本发明的多位同时写入的"0"写入时的访问方法进行说明的图。
图30B是对本发明的多位同时写入的"1"写入时的访问方法进行说明的图。
图31是用于本发明的多位同时写入的1D量存储器访问电路的结构图。
图32是实现使用了图31的电路的多位同时写入的本发明涉及的交叉点型电阻变化非易失性存储装置的结构图。
图33A是实现本发明的多位同时写入的D_FLAG的发生时序图（1倍周期）。
图33B是实现本发明的多位同时写入的D_FLAG的发生时序图（2倍周期）。
图33C是实现本发明的多位同时写入的D_FLAG的发生时序图（3倍周期）。
图34是本发明的多位同时写入（"0"写入<=>"1"写入）的时序图。
图35是本发明的多位同时写入（LR写入所有比特）时序图。
图36是本发明的多位同时写入（仅1个数据）的时序图。
图37是具有固定电阻元件的模拟存储单元剖面结构图。
图38是具有固定电阻元件的另外的模拟存储单元的剖面结构图。
图39是具有固定电阻元件的模拟存储单元的等效电路图。
图40是不具有电阻元件的模拟存储单元的剖面结构图。
图41是不具有电阻元件的另外的模拟存储单元的剖面结构图。
图42是不具有电阻元件的模拟存储单元的等效电路图。
具体实施方式
（本发明的概要）
为了实现所述第一目的，本发明涉及的交叉点型电阻变化非易失性存储装置的一个形态，是交叉点型电阻变化非易失性存储装置，具有交叉点型的存储单元阵列，该存储单元阵列由在向Y方向延伸的M个（M为整数）位线和向与所述Y方向立体地交差的X方向延伸的N个（N为整数，M>N）字线的交点位置的每一个排列存储单元来构成，其中，所述存储单元具有电阻变化元件和双方向的电流控制元件；所述电阻变化元件通过被施加极性不同的电压，在第一电阻状态以及第二电阻状态的至少两个状态可逆地变迁；所述电流控制元件与所述电阻变化元件串联地连接并具有非线性的电流电压特性；所述存储单元阵列由以数据存储为目的的第一存储单元组、和与同所述第一存储单元组连接的字线同样的所述字线连接的第二存储单元组构成，所述交叉点型电阻变化非易失性存储装置还具有：字线选择电路，对所述存储单元阵列，选择一个字线作为选择字线；第一位线选择电路，选择所述第一存储单元组的一个位线作为第一选择位线；第二位线选择电路，选择与连接到所述选择字线的所述第二存储单元组连接的A个（A为1以上的整数）的位线作为第二选择位线；字线用写入电路，对所述第一存储单元组以及第二存储单元组的被选择了的存储单元，为了在第一电阻状态下写入，通过所述选择字线供给第一电压或第一电流，为了在第二电阻状态下写入，通过所述选择字线供给第二电压或第二电流；第一位线用写入电路，对所述第一存储单元组的被选择了的存储单元，为了在第一电阻状态下写入，通过由所述第一位线选择电路所选择的所述第一选择位线供给第三电压或第三电流，为了在第二电阻状态下写入，通过由所述第一位线选择电路所选择的所述第一选择位线供给第四电压或第四电流；以及第二位线用写入电路，对所述第二存储单元组的被选择了的存储单元，为了在第一电阻状态下写入，通过由所述第二位线选择电路所选择的所述第二选择位线，供给第三电压或的第三电流，为了在第二电阻状态下写入，通过由所述第二位线选择电路所选择的所述第二选择位线供给第四电压或的第四电流；对所述第一存储单元组的被选择了的存储单元，在写入所述第一电阻状态时，所述字线用写入电路向所述选择字线供给所述第一电压或所述第一电流，并且，所述第一位线用写入电路在向所述第一存储单元组的所述第一选择位线供给所述第三电压或所述第三电流的同时，所述第二位线用写入电路向所述第二存储单元组的A个所述第二选择位线供给所述第三电压或所述第三电流，对所述第一存储单元组的被选择了的存储单元，在写入所述第二电阻状态时，所述字线用写入电路向所述选择字线供给所述第二电压或所述第二电流，并且，所述第一位线用写入电路向所述第一存储单元组的被选择了的所述第一选择位线供给所述第四电压或所述第四电流的同时，所述第二位线用写入电路向所述第二存储单元组的A个所述第二选择位线供给所述第四电压或所述第四电流。
由此，因为对于位于由第一位线选择电路以及第二位线选择电路所选择的多个（（A+1）个）选择位线与一个选择字线的交点的多个存储单元同时地实施写入，所以能削减流过非选择存储单元的漏电流，实现高的写入效率（换句话说，削减消耗电流）。
在这里，所述A是预先被决定了的固定值，更具体地说，所述A是依赖所述M和所述N来决定的值，与M/N-1相等，进一步限定的话，在所述存储单元阵列内，对与所述选择字线以外的非选择字线、和由所述第一位线选择电路以及所述第二位线选择电路所选择的选择位线进行连接的存储单元、即第一非选择存储单元组施加的电压，为了设定为预先被决定了的干扰电压以下，将同时应该选择的位线的根数设定为B根以上，并且对与所述选择字线、和所述选择位线以外的非选择位线进行连接的存储单元、即第二非选择存储单元组施加的电压，为了设定为所述预先决定了的干扰电压以下，在将应该同时选择的位线的数量设为C个以下（C整数）的情况下，由所述第一位线选择电路以及所述第二位线选择电路所选择的位线的数量（A+1），优选满足B≤（A+1）≤C。
由此，因为可同时写入的存储器单元的数量被最优化，所以能够将在非选择存储单元的干扰的影响（对与构成非选择存储单元的电阻变化元件的电阻变化的可能性相关联的电压等的影响）抑制为最小限度。
另外，作为存储单元阵列的结构，在所述存储单元阵列中，能够由所述第二位线选择电路选择的第二存储单元组可以包含以数据存储为目的的第一存储器单元，在所述存储单元阵列中，能够由所述第二位线选择电路选择的第二存储单元组可以包含不以数据存储为目的的第二存储器单元，所述存储单元阵列也可以由以数据存储为目的的多个第一存储器单元构成的第一存储器单元阵列、和由不以数据存储为目的的多个第二存储器单元构成的多个第二存储单元阵列来构成。即使是任一种的结构，在关注成为写入对象的、与由第一位线选择电路所选择了的一个位线连接的存储单元时，能够抑制对存储单元写入时的干扰的影响。
此时，作为写入时的驱动方法，所述字线用写入电路向所述一个选择字线供给第一电压，所述第一位线用写入电路以及所述第二位线用写入电路向所述选择位线的每一个供给第三电压，从而对位于所述多个选择位线和所述一个选择字线的交点的多个选择存储单元可以在第一电阻状态下同时实施写入，所述字线用写入电路向所述一个选择字线供给第二电压，所述第一位线用写入电路以及所述第二位线用写入电路向所述选择位线的每一个供给第四电压，从而对位于所述多个选择位线和所述一个选择字线的交点的多个选择存储单元可以在第二电阻状态同时实施写入，所述字线用写入电路对所述一个选择字线供给第一电压，所述第一位线用写入电路以及所述第二位线用写入电路向所述选择位线的每一个供给第三电流，从而对位于所述多个选择位线和所述一个选择字线的交点的多个选择存储单元可以在第一电阻状态下同时实施写入，所述字线用写入电路向所述一个选择字线供给第二电压，所述第一位线用写入电路以及所述第二位线用写入电路对所述选择位线的每一个供给第四电流，从而对位于所述多个选择位线和所述一个选择字线的交点的多个选择存储单元可以在第二电阻状态下同时实施写入。
另外，在构成存储单元的电阻变化元件从高电阻状态变化到低电阻状态时，电阻变化元件的低电阻状态的电阻值是依存于流向该电阻变化元件的电流的大小而决定的，尤其通过对存储单元施加恒定电流来进行写入，可将电阻变化元件的低电阻状态的电阻值设定为期望的值。
另外，所述存储单元阵列是在所述多个位线和所述多个字线的交点位置的每一个配置所述存储单元而构成的层在与所述X方向以及所述Y方向正交的Z方向上层叠而构成多层构造的交叉点型的存储单元阵列，通过所述第一位线选择电路以及所述第二位线选择电路选择属于同样的层的多个位线作为选择位线，并且通过所述字线选择电路，选择属于与所述选择位线属于的层在所述Z方向邻接的层的一个字线作为选择字线。
由此，可对具有大规模的存储单元阵列的交叉点型电阻变化非易失性存储装置进行高写入效率（低消耗电流）的写入，并能够实现大存储容量的非易失性存储装置。
另外，优选如下情况：所述字线选择电路将在所述N个字线中没选择的字线设为高阻抗状态，所述第一位线选择电路以及所述第二位线选择电路将未选择的位线设为高阻抗状态。
另外，为了实现所述第二目的，本发明涉及的交叉点型电阻变化非易失性存储装置的其他的形态，是交叉点型电阻变化非易失性存储装置，具有交叉点型的存储单元阵列，该存储单元阵列由在向Y方向延伸的M个（M为整数）位线和向与所述Y方向立体地交差的X方向延伸的N个（N为整数，M>N）字线的交点位置的每一个排列存储单元来构成，其中，所述存储单元具有电阻变化元件和双方向的电流控制元件；所述电阻变化元件通过被施加极性不同的电压，在第一电阻状态以及第二电阻状态的至少两个状态可逆地变迁；所述电流控制元件与所述电阻变化元件串联地连接并具有非线性的电流电压特性；所述存储单元阵列由以数据存储为目的的第一存储单元组、和与同所述第一存储单元组连接的字线同样的所述字线连接的第二存储单元组构成，所述交叉点型电阻变化非易失性存储装置还具有：字线选择电路，对所述存储单元阵列，选择一个字线作为选择字线；第一位线选择电路，选择所述第一存储单元组的一个位线作为第一选择位线；第二位线选择电路，选择与连接到所述选择字线的所述第二存储单元组连接的A个（A为1以上的整数）的位线作为第二选择位线；字线用读取电压产生电路，对所述第一存储单元组以及第二存储单元组的被选择了的存储单元通过所述选择字线，为了读取存储数据，供给第五电压；第一读取电路，对所述第一存储单元组的被选择了的存储单元，为了读取存储数据，通过由所述第一位线选择电路所选择的所述第一选择位线，供给第六电压或第六电流；以及第二读取电路，对所述第二存储单元组的被选择了的存储单元，为了读取存储数据，通过由所述第二位线选择电路所选择的A个所述第二选择位线，供给第六电压或第六电流在读取所述第一存储单元组以及第二存储单元组的被选择了的存储单元时，所述字线用读取电压产生电路向所述选择字线供给所述第五电压，并且，所述第一读取电路向所述第一存储单元组的所述第一选择位线供给所述第六电压或所述第六电流的同时，所述第二读取电路向所述第二存储单元组的A个所述第二选择位线供给所述第六电压或所述第六电流。
由此，因为对位于第一位线选择电路以及第二位线选择电路所选择了的多个选择位线和一个选择字线的交点的多个存储单元同时执行读取，所以流过非选择存储单元的漏电流变少并能稳定地读取。
此时，作为读取时的驱动方法，所述第一读取电路以及第二读取电路可以对所述第一选择位线以及所述第二选择位线的每一个施加第六电压，从而对位于所述第一选择位线以及所述第二选择位线、和所述一个选择字线的交点的多个被选择了的存储单元同时实施读取，所述第一读取电路以及第二读取电路可以对所述第一选择位线以及所述第二选择位线的每一个施加第六电流，从而对位于所述第一选择位线以及所述第二选择位线、和所述被选择的一个字线的交点的多个被选择了的存储单元同时实施读取。
另外，本发明不仅能够作为这样的交叉点型电阻变化非易失性存储装置来实现，也能够作为交叉点型电阻变化非易失性存储装置的写入方法（多个比特同时写入手法）来实现、或作为交叉点型电阻变化非易失性存储装置的读取方法（多个比特同时读取手法）来实现。
为了实现所述第三目的，本发明涉及的交叉点型电阻变化非易失性存储装置的一个形态，是交叉点型电阻变化非易失性存储装置，具有：多个分割存储单元阵列，该多个分割存储单元阵列由数据用存储单元阵列和补偿用存储单元阵列构成，其中，所述数据用存储单元阵列由在向X方向延伸的N个字线和向与所述X方向立体地交差的Y方向延伸的M个（M为整数）位线的交点的每一个配置存储单元来构成，所述存储单元具有电阻变化元件和双方向的电流控制元件；所述电阻变化元件通过被施加极性不同的电压，在第一电阻状态以及第二电阻状态的至少两个状态可逆地变迁；所述电流控制元件与所述电阻变化元件串联地连接并具有非线性的电流电压特性；所述补偿用存储单元阵列，在所述N个（N为整数）字线和向Y方向延伸的至少一个位线的交点的每一个配置有替代单元而构成；所述替代单元至少包含具有非线性的电流电压特性的双向的电流控制元件而构成；第一位线选择电路，选择构成所述多个分割存储单元阵列的每一个的所述数据用存储单元阵列的所述位线的一个；第二位线选择电路，选择构成所述多个分割存储单元阵列的每一个的所述补偿用存储单元阵列的所述位线的一个；以及写入电路，根据从外部输入的多个比特的写入数据，对构成所述多个分割存储单元阵列的每一个的所述数据用存储单元阵列进行第一电阻状态或第二电阻状态的写入，所述写入电路具有：写入用寄存器，按照所述写入数据，对对应的所述多个分割存储单元阵列的每一个，输出对所述第一电阻状态或所述第二电阻状态的某一个的写入进行指示的数据输入信号；写入数据标志产生电路，生成指示对所述多个分割存储单元阵列同时进行所述第一电阻状态的写入或所述第二电阻状态的写入的某一个的动作的写入数据标志；以及数据/补偿选择电路，基于所述数据输入信号和所述写入数据标志，对所述多个分割存储单元阵列的每一个，通过选择所述第一位线选择电路或所述第二位线选择电路的某一个使之进行动作，来执行写入，所述数据/补偿选择电路对所述多个分割存储单元阵列的每一个，在给所述分割存储单元阵列的所述数据输入信号指示第一电阻状态的写入、并且所述写入数据标志指示第一电阻状态的写入时，选择所述第一位线选择电路使之进行动作，从而执行对该分割存储单元阵列的数据用存储单元阵列的写入，在给所述分割存储单元阵列的所述数据输入信号指示第二电阻状态的写入、并且所述写入数据标志指示第二电阻状态的写入时，选择所述第一位线选择电路使之进行动作，从而执行对该分割存储单元阵列的数据用存储单元阵列的写入，在给所述分割存储单元阵列的所述数据输入信号指示第一电阻状态的写入、并且所述写入数据标志指示第二电阻状态的写入时，选择所述第二位线选择电路使之进行动作，从而执行对该分割存储单元阵列的补偿用存储单元阵列的写入，在给所述分割存储单元阵列的所述数据输入信号指示第二电阻状态的写入、并且所述写入数据标志指示第一电阻状态的写入时，选择所述第二位线选择电路使之进行动作，从而执行对该分割存储单元阵列的补偿用存储单元阵列的写入。
由此，因为按照每个分割存储单元阵列，选择共享字线的数据用存储单元阵列内的存储单元或补偿用存储单元阵列内的存储单元来进行写入，所以对与分割存储单元阵列的件数相当的数量的多个存储单元，可同时实施写入，并能够削减流过非选择存储单元的漏电流。
另外，使由多个比特构成的写入数据的各比特与多个分割存储单元阵列的每一个对应，根据各写入比特的值，选择在各分割存储单元阵列的写入目的地（数据用存储单元阵列/补偿用存储单元阵列）进行写入的列地址单位的解码方式进行写入，因此能够回避特定的补偿用存储单元被频繁写入所致的存储单元的损坏，并且不需要根据构成写入数据的"1（或0）"的比特数计算补偿用存储单元阵列的写入比特数这样的复杂的电路。由此，也能够以简易的电路起到一边抑制对存储单元带来的损坏一边进行写入这样的效果。
在这里，作为替代单元，所述替代单元，不仅由具有电阻变化元件和与所述电阻变化元件串联连接的所述电流控制元件的存储单元构成，也可以由固定电阻元件和与所述固定电阻元件串联连接的所述电流控制元件构成，所述电阻变化元件通过被施加极性不同的电压，而在第一电阻状态以及第二电阻状态的至少两个状态可逆性地变迁。由此，不需要针对构成补偿用存储单元阵列的替代单元的成型，并且也不存在反复进行写入动作所致的可靠性低下这样的担忧。
另外，作为数据用存储单元阵列的形状，在构成所述多个分割存储单元阵列的每一个的数据用存储单元阵列中优选M与N相等。由此，向与分割存储单元阵列内的选择字线连接的非选择存储单元的施加电压和与选择位线连接的非选择存储单元的施加电压成为大体相同的被连接到选择位线的非选择存储单元输入电压大体上在同等的均一化状态，所以在写入时的干扰的影响被最小化。
另外，作为写入数据标志的生成方法，所述写入数据标志产生电路也可以对从外部被输入的写入进行控制的基本时钟进行分频而生成所述写入数据标志，具体地说，还具有写入/读取选择电路，对所述多个分割存储单元阵列输出指示写入模式或读取模式的写入信号，所述写入数据标志产生电路在所述写入信号指示写入模式时，开始生成所述写入数据标志，所述写入数据标志产生电路在所述写入信号的指示从写入模式变化为读取模式时，停止生成所述写入数据标志，所述写入电路也可以在未对所述多个分割存储单元阵列中的规定的分割存储单元阵列进行第一电阻状态和第二电阻状态的写入时，对构成该分割存储单元阵列的补偿用存储单元阵列进行第一电阻状态和第二电阻状态的写入，所述写入电路向在所述多个分割存储单元阵列中的规定的分割存储单元阵列进行第一电阻状态和第二电阻状态的写入时，向构成该分割存储单元阵列的数据用存储单元阵列进行第一电阻状态和第二电阻状态的写入，由此，在多个比特构成的数据写入时，能够可靠地进行基于"0"写入与"1"写入的两个阶段的写入。
另外，对于补偿用存储单元阵列，所述第二位线选择电路平时也可以选择所述补偿用存储单元阵列的所述位线。例如，在补偿用存储单元阵列的位线是一个的情况下，平时也可以选择其一个位线。由此，可简化第二位线选择电路。
另外，对于数据用存储单元阵列或补偿用存储单元阵列的选择，所述写入电路还具有数据/补偿选择控制电路，所述数据/补偿选择控制电路对所述数据/补偿选择电路输出指示应选择数据用存储单元阵列的数据用存储单元阵列选择信号，所述数据/补偿选择电路根据所述数据/补偿选择控制电路在输出所述数据用存储单元阵列选择信号的期间选择数据用存储单元阵列，所述写入电路也可以还具有数据/补偿选择控制电路，该数据/补偿选择控制电路针对所述数据/补偿选择电路，输出对应选择补偿用存储单元阵列进行指示的补偿用存储单元阵列选择信号，所述数据/补偿选择电路根据所述数据/补偿选择控制电路在所述补偿用存储单元阵列选择信号输出的期间选择补偿用存储单元阵列。由此，写入数据以及写入数据标志能够无关地、强制地访问数据用存储单元阵列或补偿用存储单元阵列，并能够实施对存储单元的成型或各种试验等。
另外，对于字线以及位线的电压/电流的施加，本发明的交叉点型电阻变化非易失性存储装置还具有：字线选择电路，对所述多个分割存储单元阵列选择一个字线；以及写入电压产生电路，对所述多个分割存储单元阵列，通过所述字线选择电路所选择的字线，在第一电阻状态下进行写入时供给第一电压或第一电流，在第二电阻状态下进行写入时供给第二电压或第二电流，所述写入电压产生电路，在所述写入数据标志指示第一电阻状态的写入时，通过所述字线选择电路向被选择了的字线供给第一电压或第一电流，在所述写入数据标志指示第二电阻状态的写入时，通过所述字线选择电路向被选择了的字线供给第二电压或第二电流，还具有写入电压产生电路，对所述多个分割存储单元阵列通过所述第一位线选择电路以及所述第二位线选择电路，供给用于写入的电压或电流；所述写入电压产生电路，也可以在所述写入数据标志指示第一电阻状态的写入的情况下，通过所述第一位线选择电路以及所述第二位线选择电路，向被选择了的位线供给第三电压或第三电流，在所述写入数据标志指示第二电阻状态的写入的情况下，通过所述第一位线选择电路以及所述第二位线选择电路，向被选择了的位线供给第四电压或第四电流。由此，对位于字线以及位线的交点的存储单元，通过电压施加或电流施加，进行对第一电阻状态/第二电阻状态的写入。
同时，作为写入序列另外的例子，为了对所述数据用存储单元阵列的全部的所述存储单元在第一电阻状态下进行写入，所述写入用寄存器，作为所述数据输入信号设定为指示第一电阻状态的写入的信号并输出，并且，所述写入数据标志产生电路，作为所述写入数据标志设定为指示第一电阻状态的写入的信号并输出，所述数据/补偿选择电路基于所述数据输入信号以及所述写入数据标志，选择所述数据用存储单元阵列，对所述数据用存储单元阵列的全部的所述存储单元依次实施第一电阻状态的写入，接着，为了对所述数据用存储单元阵列的规定的所述存储单元在第二电阻状态进行写入，所述写入用寄存器，对规定的所述存储单元将所述数据输入信号设定为指示第二电阻状态的写入的信号并输出，并且，所述写入数据标志产生电路作为所述写入数据标志设定为指示第二电阻状态的写入信号并输出，所述数据/补偿选择电路，也可以基于所述数据输入信号以及所述写入数据标志，对应规定的所述存储单元选择所述数据用存储单元阵列，并仅对所述数据用存储单元阵列的规定的所述存储单元依次实施第二电阻状态的写入，通过两阶段的写入行为，进行所述数据用存储单元阵列的全部的所述存储单元的写入。由此，对所有存储区域暂时写入了"0"之后，根据任意的输入数据写入"1"的写入次序成为可能，能够在块单位的有效的写入。
另外，优选的情况是：所述第一位线选择电路将在所述M个位线中未选择的位线设为高阻抗状态，所述第二位线选择电路将在所述至少一个位线中未选择的位线设为高阻抗状态。
如上所述，通过本发明涉及的交叉点型电阻变化非易失性存储装置的简单的结构，能够容易地实现削减经由非选择存储单元的漏电流、实现高写入效率的多位同时写入方式。
另外，本发明不仅能够实现这样的交叉点型电阻变化非易失性存储装置，也能够实现交叉点型电阻变化非易失性存储装置的写入方法（多个比特同时写入手法）。
（成为了本发明的基础的见解）
接着，在说明本发明的实施方式之前，说明成为了本发明的前提技术、以及成为本发明的基础的见解。
首先，关于构成交叉点存储单元阵列的存储单元的构造和特性进行说明。
图1A是示出所谓的单层交叉点存储单元阵列的立体结构的图。这里，图示出：存储器单元51、在任意的一个方向（例如、X方向）上被平行地进行布线的多个字线（例如第二层布线）52、与字线52正交地被在一个方向（例如、Y方向）上平行地进行布线的多个位线（例如第一层布线）53。在字线52和位线53的各交点的位置上，被位线53和字线52所夹持而构成存储单元51。
图1B是示出所谓多层交叉点存储单元阵列的立体结构的图。在这里，图示出以下的多层结构：位线53配置在第一布线层（第一层位线53a），在其上层，以与位线53正交的方式将字线52配置在第二布线层（第一层字线52a），进而在其上层，以与字线52正交的方式将位线53配置在第三布线层（第二层位线53b），进而在其上层，以与位线53正交的方式将字线52配置在第四布线层（第二层字线52b），进而在其上层，以与字线52正交的方式将位线53配置在第五布线层（第三层位线53c），以这种方式重重堆积而成。在字线52与位线53之间的各交点的位置上，由位线53与字线52夹持而构成存储单元51。
这样，可以知道，交叉点方式的存储单元阵列是在布线的交点上形成存储单元的简单的结构，并且通过将其在垂直方向（Z方向）上堆积，能够不依靠微细化而增加单位面积的存储单元的数量，因此成为适于高集成化的结构。
以下，对构成交叉点的存储单元阵列之后的新的课题进行说明。
〔存储单元的结构〕
图2示出用于交叉点存储单元阵列的存储单元51的剖面结构图。
存储单元51具有将电阻变化元件10与电流控制元件29串联连接的结构，构成1比特。
电阻变化元件10具有如下结构：例如在由氮化钽（TaN）构成的下部电极14的上层将例如氧不足型的第一钽氧化物（TaOx、0＜x＜2.5）作为第1电阻变化层（第一金属氧化物层）13进行层叠，向其上部界面照射300℃、200Ｗ、20秒的氧等离子体，将由氧浓度比TaOx高的TaOｙ（x＜y）构成的第二电阻变化层（第二金属氧化物层）12较薄地形成，在其上层层叠由铂（Pt）构成的上部电极11。在这里，所谓氧不足型是指氧量少于作为表现通常绝缘性的化学计量组成的金属氧化物的组成、表现半导体的电气特性的金属氧化物的组成状态。成为与第二电阻变化层12接触的电极的上部电极11使用铂（Pt）。成为与第二电阻变化层12接触的电极的上部电极11采用比构成第二电阻变化层12（这里是钽氧化物）的钽（Ta）的标准电极电位、和构成下部电极14的氮化钽（TaN）的标准电极电位高的材料。
在该结构的情况下，在与由铂（Pt）构成的上部电极11接触的由氧浓度更高的TaOy所构成的第二电阻变化层12产生电阻变化、并以比下部电极14的电压高规定电压以上来施加上部电极11的电压时，电阻变化元件10变化为高电阻状态，反之在比上部电极11的电压高出规定电压以上来施加下部电极14的电压时，电阻变化元件10变化为低电阻状态。在电阻变化元件的第二电阻变化层中，根据电脉冲的施加，形成氧不足度可逆性地变化的微小的局部区域。可认为局部区域包含由氧缺陷位置构成的纤丝。
所谓“氧不足度”是指在金属氧化物中，相对构成该化学量论的组成（在存在多个化学量论的组成的情况下，是在其中电阻值最高的化学量论的组成）的氧化物的氧的量，不足的氧的比例。化学量论的组成的金属氧化物与其他的组成的金属氧化物相比，具有更稳定且更高的电阻值。
例如，在金属是钽（Ta）情况下，上述的定义的化学量论的组成的氧化物因为是Ta2O5，所以表达为TaO2.5。TaO2.5氧不足度是0％，TaO1.5氧不足度成为氧不足度=（2.5-1.5）/2.5=40％。同时，氧过剩的金属氧化物的氧不足度成为负的值。另外，本说明书中，只要没有特别预告，氧不足度作为也包含正的值、0、负的值来进行说明。
氧不足度小的氧化物因为更接近化学量论的组成的氧化物所以电阻值高，氧不足度大的氧化物因为更接近构成氧化物的金属所以电阻值低。
所谓“氧含有率”是氧原子占总原子数的比率。例如，Ta2O5氧含有率是氧原子占总原子数的比率（O/（Ta+O）），成为71.4atm%。因此，在氧不足型的钽氧化物中，氧含有率成为比0大比71.4atm%小。例如，在构成第一金属氧化物层的金属和构成第二金属氧化物层的金属为同类的情况下，氧含有率和氧不足度存在对应关系。即，第二金属氧化物的氧含有率比第一金属氧化物的氧含有率大时，第二金属氧化物的氧不足度比第一金属氧化物的氧不足度小。
构成电阻变化层的金属，也可以用钽以外的金属。作为构成电阻变化层的金属能用过渡金属，或铝（Al）。作为过渡金属能够使用钽（Ta）、钛（Ti）、铪（Hf）、锆（Zr）、铌（Nb）、钨（W）、镍（Ni）等。过渡金属因为能够取得多个氧化状态，所以通过氧化还原反应可实现不同的电阻状态。
例如，在使用铪氧化物的情况下，在将第1铪氧化物的组成设为HfOx时x为0.9以上1.6以下、并且在将第2铪氧化物的组成设为HfOy时y比x的值大的情况下，可使电阻变化层的电阻值稳定而高速地变化。这个情况，第二金属氧化物的薄膜厚度可以设为3～4nm。
另外，在使用锆氧化物的情况下，在将第一金属氧化物的组成设为ZrOx时x为0.9以上1.4以下、并且在将第二金属氧化物的组成设为ZrOy时，在y比x的值大的情况下，可使电阻变化层的电阻值稳定而高速地变化。这个情况，第二金属氧化物的薄膜厚度可以设为1～5nm。
构成第一金属氧化物的第一金属和构成第二金属氧化物的第二金属也可以用不同的金属。这个情况下，第二金属氧化物比第一金属氧化物氧不足度小，即第二金属氧化物的电阻可以比第一金属氧化物高。通过设置为这样的结构，在电阻变化时在第一电极和第二电极间施加的电压，在第二金属氧化物分配更多的电压，在第二金属氧化物中可更容易产生氧化还原反应。
另外，在构成成为第一电阻变化层的第一金属氧化物的第一金属、和构成成为第二电阻变化层的第二金属氧化物的第二金属使用相互不同的材料时，第二金属的标准电极电位也可以比第一金属的标准电极电位低。标准电极电位表现为其值越高越难氧化的特性。由此，在标准电极电位相对低的第二金属氧化物中，容易产生氧化还原反应。另外，电阻变化现象被认为因在电阻高的第二金属氧化物中形成了的微小的局部区域中产生氧化还原反应使纤丝（导电路径）变化，由此其电阻值（氧不足度）变化。
例如，在第一金属氧化物使用氧不足型的钽氧化物（TaOx），第二金属氧化物使用钛氧化物（TiO2），由此能得到稳定的电阻变化动作。钛（标准电极电位=-1.63eV）是比起钽（标准电极电位=-0.6eV）标准电极电位低的材料。像这样，在第二金属氧化物使用比第一金属氧化物标准电极电位低的用金属的氧化物，由此在第二金属氧化物中氧化还原反应变得更容易发生。作为其他的组合，在成为高电阻层的第二金属氧化物层可使用铝氧化物（Al2O3）。例如，在第一金属氧化物层可以使用氧不足型的钽氧化物（TaOx），在第二金属氧化物层可以使用铝氧化物（Al2O3）。
层叠结构的电阻变化层的电阻变化现象可认为在某个电阻高的第二金属氧化物中所形成的微小的局部区域中发生氧化还原反应，局部区域中的纤丝（导电路径）变化，由此其电阻值变化。
即，在以第一电极为基准对连接到第二金属氧化物的第二电极施加正的电压时，电阻变化层中的氧离子被拉到近旁第二金属氧化物侧。由此，在第二金属氧化物中所形成了的微小的局部区域中发生氧化反应，氧不足度减少。其结果可认为局部区域中的纤丝变得难于连接，电阻值增大。
相反，在以第一电极做为基准对连接到第二金属氧化物的第二电极施加了负的电压时，第二金属氧化物中的氧离子被推到第一金属氧化物侧。由此，在第二金属氧化物中所形成的微小的局部区域中产生还原反应，氧不足度增加。其结果可认为局部区域中的纤丝变得容易连接，电阻值减少。
电流控制元件29是在施加电压的正负双向上具有非线性的电流电压特性的二极管元件，具有例如将由氮不足型氮化硅构成的电流控制层22通过由氮化钽（TaN）等构成的下部电极23与上部电极21形成三明治的结构。所谓双向非线性的电流电压特性是指施加的电压在规定的电压范围内，电流控制元件29表现高电阻（截止）状态，在超过规定的电压范围的区域（即，比规定的电压范围电压高的区域及电压低的区域）表现低电阻（导通）状态。即，在施加电压的绝对值是规定值以下时，电流控制元件29示出高电阻（截止）状态，在比规定值大时电流控制元件29示出低电阻（导通）状态。
存储单元51是用柱体（ビア）27将电阻变化元件10与电流控制元件29串联连接的存储单元。通过柱体26，将电阻变化元件10的上部电极11与上部布线70（与位线53或字线52对应，在这里是由铝（Al）构成）连接。另外，通过柱体28将电流控制元件29的下部电极23与下部布线71（与位线53或字线52对应，在这里是铝（Al）构成）连接。所谓下部布线71和上部布线70互相正交地进行配置。
并且，在图2中，电流控制元件29与电阻变化元件10的位置关系也可以上下颠倒。
图3是示出使用了与图2示出存储单元不同的结构的存储单元51a的、具有交叉点存储单元阵列的电阻变化非易失性存储装置的剖面结构的图。该图3的存储单元51a是在图2中省略了柱体27，并且在电流控制元件29的上部电极21共同使用电阻变化元件10的下部电极14而简化结构的存储单元。电阻变化元件10、电流控制元件29的各结构、上部布线70、下部布线71、以及柱体26、28因为与图2说明的情况相同，所以省略说明。
在将上部布线70的电压施加得比下部布线71的电压高出规定电压以上的情况下，电阻变化元件10向高电阻化方向变化，反之在将下部布线71的电压施加得比上部布线70的电压高出规定电压以上的情况下，电阻变化元件10向低电阻化方向变化。即，电阻变化元件10中，将第二电极21、第三电极11以及它们夹持的第1电阻变化层13、和第二电阻变化层12在Z方向（层叠方向）上依次配置，从第二电极21向第三电极11方向看的结构与从第三电极11向第二电极方向看的结构具有非对称性，具有当以第二电极21为基准向第三电极11施加规定电压以上的电压时向高电阻状态变化、当以第三电极11为基准向第二电极21施加规定电压以上的电压时向低电阻状态变化的特性。
另外，在图2、图3的结构中，也可以是省略柱体26以及柱体28的任意一方或双方的结构。
另外，构成本发明涉及的交叉点型电阻变化非易失性存储装置具有的存储单元的电阻变化元件10不限于具有上述的结构的电阻变化元件，只要至少具有下部电极、电阻变化层、和上部电极的结构的电阻变化元件即可。
此时，电阻变化层的金属氧化物也可以是由过渡金属氧化物构成，进而，如上所述，也可以具有由氧含有率低的第一电阻变化层13和氧含有率高的第二电阻变化层12构成的层叠结构。
图4示出与电阻变化元件10的结构对应了的连接关系的电路图，即，示出与存储单元51对应的等效电路图。
〔存储单元的特性〕
接着，使用图5对存储单元51的动作进行说明。图5是对于具有图2的结构的存储单元51、以与下部布线71相比上部布线70成为高电压的极性为正来施加了电压的情况下的电压与电流的关系进行实测的特性图。
最初，假设存储单元51为高电阻状态。对于存储单元51，若从施加电压0V起使与上部布线70相比下部布线71成为高电位的负极性的电压缓慢增加来进行施加，则从C点开始流出电流，电阻变化元件开始从高电阻状态向低电阻状态变化。进而在直到A点为止向负方向施加电压，但根据施加电压而剧烈地进行低电阻化。之后，保持低电阻状态而在施加电压成为0V之前缓慢地使电压减少来进行施加。A点由低电阻化时流向电阻变化元件的电流值（在这里是IL）决定。
之后，对于存储单元51，若使上部布线70相对下部布线71成为高电位的正极性的电压缓慢地增加来进行施加电压，则从D点开始流出电流，在与低电阻状态的到达电压（A点）大致点对称的点即B点，电阻变化元件10开始从低电阻状态向高电阻状态变化。并且，若施加到E点为止时，虽然可以看到电流增加，但若此后降低施加电压，则与提高施加电压时相比电流变小，因此可知向高电阻状态变化。
即，图5示出的实测数据，示出了双向性的电阻变化特性，即，对于具有图2的结构的存储单元51，当以上部布线70的电压为基准使下部布线71的电压升高到规定电压VLth（C点）以上时向低电阻状态变化，当以下部布线71的电压为基准使上部布线70的电压升高到规定电压VHth（B点）以上时向高电阻状态变化，并且，示出了低电阻状态的施加电压（A点）和向高电阻状态的变化开始电压（B点）具有成为大致点对称的电压及电流的关系。因此，高电阻化与低电阻化大体上相同，或需要以其以上的电流进行驱动。实际上，优选高电阻化时施加的电压的绝对值比低电阻化时施加的电压的绝对值大。
另外，在本存储单元51中，在从高电阻状态向低电阻状态变化时，低电阻状态的电阻值向低电阻值（A点）变化，该低电阻值（A点）对应于利用电阻变化元件10进行电阻变化的规定电压（绝对值为VLth以上的电压）而流过电阻变化元件10的电流值的大小。
在这里，关于低电阻值的设定使用图6进行其详细的说明。
图6是示出电阻变化元件10的电阻变化特性的图。横轴是在电阻变化元件10的两端受到的电压，纵轴是电阻变化元件10的两端施加电压时流向电阻变化元件10的电流。
最初电阻变化元件10的电阻状态为高电阻状态时，其特性在输入电压以下部电极14作为基准，在超过-VR的电压时，成为特性线BH→B0→A0。在以下部电极14作为基准来对电阻变化元件10施加的电压成为-VR时，开始低电阻化，流向电阻变化元件10的电流增加。此时，在电阻变化元件10中，其电阻值随着流向电阻变化元件10的电流量而变化以使对该端子间的电压的大小成为|VR|固定值。即，在对电阻变化元件10施加-VR的状态下，在A1点示出-ILRW1的最大电流流过的情况下，电阻变化元件10被设定为具有LR1的特性的斜率的低电阻值，在A2点示出的-ILRW2的最大电流流过的情况下，电阻变化元件10被设定为具有LR2的特性的斜率的低电阻值，在A3点示出的-ILRW3的最大电流流过的情况下，电阻变化元件10被设定为具有LR3的特性的斜率的低电阻值。
顺便说一下，从低电阻状态（LR1、LR2、LR3）向高电阻状态的电阻变化开始点，在LR1状态下成为与设定为低电阻的A1点的电压以及电流是原点对称的B1点，在LR2状态下成为与设定为低电阻的A2点的电压以及电流是原点对称的B2点，在LR3状态下成为与设定为低电阻的A3点的电压以及电流是原点对称的B3点。本现象能够确认即使在串联连接有通过施加正负的电压而示出点对称的特性的电流控制元件29的存储单元51中也是同样的特征（参照图5的A点和B点的对称性）。
根据以上的情况，为了进行稳定的电阻变化动作，在低电阻化中通过电流控制（电流限制）为规定的电流值而得到规定的低电阻状态，另一方面，在高电阻化中施加与低电阻化逆向的电压，需要比低电阻化时高电压且大电流驱动。
另外，在图5中，即使对存储单元51施加电压，低电阻化时（高电阻状态）从0v到C点之前的电压区间以及高电阻化时（低电阻状态）从0v到D点的电压区间是明显地电流也不流动的电压带。
图5的C点和D点同电流控制元件29的阈值电压（以下称VF）和电阻变化元件10的电阻变化电压的合计电压对应。在交叉点存储单元阵列中，优选进行如下动作：对选择存储单元施加该合计电压以上的电压，对非选择存储单元在该C点和D点的间进行控制以使工作点出现，并减少流向非选择存储单元的漏电流，进行交叉点存储单元阵列的读取和写入的动作。
〔交叉点存储单元阵列和阵列等效电路〕
接着，对于交叉点存储单元阵列的阵列等效电路进行说明。
图7示出图1A和同样矩阵状地配置了存储单元51的存储单元阵列结构图的一个例子。
在图7中，关于字线24是平行配置有n个的布线WL1～WLn，关于位线25是平行配置有与字线24非接触（立体的）地正交的m个的布线BL1～BLm。电阻变化元件10和电流控制元件29被串联连接了的存储单元51位于字线24和位线25的交点的每一个，电阻变化元件10的一端与对应的字线24连接，电流控制元件29的一端与对应的位线25连接。即，图7的存储单元阵列1由在位线25的方向上排列有n个的存储单元51、在字线24的方向上排列有m个的存储单元51的n×m个的存储单元51所构成（m>n）。
在交叉点的情况下，在向存储单元阵列内的1比特的选择存储单元进行写入时，针对非选择存储单元的干扰（disturb）影响变得最小的存储单元阵列的形状是正方形（在图7中是m=n）。
另一方面，在1比特写入中，经由非选择存储单元而流过的漏电流与存储单元阵列的尺寸成比例，存储单元阵列的尺寸小的一方经由非选择存储单元而流过的漏电流变少。
根据这些情况，为了最小限度控制干扰影响、削减漏电流，存储单元阵列优选正方形且使尺寸缩小，若设置为对像这样小尺寸且正方比特形状的存储单元阵列搭载多个垫子、在各垫子单位里写入各1比特的结构时，因为对各自的存储单元阵列需要行地址系以及列地址系的解码器电路以及驱动电路，所以在搭载这样的交叉点型电阻变化非易失性存储装置的半导体芯片所占的周边电路面积增大。
因此，作为用于在减轻周边电路的开销并防止面积增大、并抑制存储单元阵列的尺寸的增大的阵列形状，被考虑优选排列多个长方形（例如在图7中，m>n）的存储单元阵列的结构。但是，针对非选择存储单元的干扰影响作为课题残留，关于本课题，后叙其解决手段。
图8是为了对在图7示出的存储单元阵列1的阵列等效电路的展开进行说明，模式地表现了以选择位线和选择字线为基准在它们之间构成的选择存储单元和非选择存储单元的连接关系的结构图。即，图8是在图7等效电路中将图7的结构分成选择存储单元30和非选择存储单元组进行说明的图。
在图7的选择存储单元30与选择位线BL1和选择字线WL1连接。在图8中，选择存储单元30将其一端与选择位线BL1连接、另一端与选择字线WL1连接。其它的多个非选择存储单元由以下部件构成：（1）将存储单元51的一端连接到选择位线BL1的（n－1）个第1非选择存储单元组190、（2）将存储单元51的一端连接到选择字线WL1的（m－1）个第三非选择存储单元组192、以及（3）经由多个非选择字线组而与第1非选择存储单元组190的存储单元51的另一端连接，且由经由多个非选择位线组而与第三非选择存储单元组192的存储单元51的另一端连接的（n－1）×（m－1）个第2非选择存储单元组191。
第1非选择存储单元组190的一个存储单元51的另一端与（m－1）个第2非选择存储单元组191的存储单元51的一端连接。该第1非选择存储单元组190与第2非选择存储单元组191的连接关系的存在（n－1）个。第三非选择存储单元组192的一个存储单元51的另一端与（n－1）个第2非选择存储单元组191的存储单元51的另一端连接。该第三非选择存储单元组192与第2非选择存储单元组191的连接关系存在（m－1）个。
第1非选择存储单元组190的一个存储单元51与第2非选择存储单元组191的（m－1）个存储单元51相连接的状态在第1非选择存储单元组190与第2非选择存储单元组191之间存在多个同样的关系，因此非选择字线组的各节点为大致相同的电压。并且，第三非选择存储单元组192的一个存储单元51与第2非选择存储单元组191的（n－1）个存储单元51相连接的状态在第三非选择存储单元组192与第2非选择存储单元组191之间存在多个同样的关系，因此非选择位线组的各节点为大致相同的电压。
因此，图8所示的等价电路能够简化为，使非选择字线组的全部节点为一个并使非选择位线组的全部节点为一个。由此，图9示出了简化了的等效电路。
在图9中，选择存储单元30的一端与选择位线BL1连接，另一端与选择字线WL1连接。第1非选择存储单元193与第1非选择存储单元组190等价，并联数为（n－1）个。第2非选择存储单元194与第2非选择存储单元组191等价，并联数为（n－1）×（m－1）个。第三非选择存储单元195与第三非选择存储单元组192等价，并联数为（m－1）个。所述第一非选择存储单元193、第二非选择存储单元194、和第三非选择存储单元195被串联连接。不与第2非选择存储单元194连接的第1非选择存储单元193的另一个端子与选择位线BL1连接，不与第2非选择存储单元194连接的第三非选择存储单元195的另一个端子与选择字线WL1连接。设将第1非选择存储单元193与第2非选择存储单元194连接的中间节点为非选择字线NSWL，设将第2非选择存储单元194与第三非选择存储单元195连接的中间节点为非选择位线NSBL。
如以上这样，表示图7所示的交叉点存储单元阵列的选择存储单元与非选择存储单元之间的关系的等价电路如图9所示。以下，对于交叉点存储单元阵列的任意的选择存储单元的写入特性与选择存储单元的I－V特性都会涉及经由非选择存储单元的所谓的漏电流相关的I－V特性。关于相对于这样的存储单元阵列的I－V特性的说明，今后为了简化而使用图9的等价电路进行说明。
〔写入时的等效电路和I-V特性〕
接着，使用图9的等效电路，对以往的写入（在这里低电阻化写入）动作以及其特性使用图10和图11进行说明。
图10为示出对于图9的存储单元阵列的等价电路、在非选择字线及非选择位线为高阻抗状态（以下记为Hi－z状态）下、将1位的选择存储单元30在低电阻（LR）状态写入时的状态的结构图。
在图10中，写入电源197是产生写入时的电压（写入电压）VPP的电源，在该选择状态中，该输出端子与选择比特线BL1电气地连接。当然也可以进行如下设置：选择字线WL1与地（GND）电压0V电连接，将第1非选择存储单元193与第2非选择存储单元194连接的非选择字线（WL）组设为NW点，其状态以Hi－z、将同第2非选择存储单元194与第三非选择存储单元195进行连接的非选择位线（BL）组的状态同样为Hi－z，选择存储单元30的一端与选择位线BL1连接，另一端与选择字线WL1连接。另外，对图10的选择位线BL1施加来自写入电源197的写入电压VPP，对选择字线WL1施加GND电位。在该状态下，在选择存储单元30从选择位线BL1向选择字线WL1流入LR化电流Isel，在第一非选择存储单元193流入从选择位线BL1流入电流Ib_nw，在第二非选择存储单元194以及第三非选择存储单元195流过向选择字线WL1流出的电流Inw_w。在写入电源197流过对流向所述选择存储单元30的电流Isel和流向所述第一非选择存储单元193的电流Ib_nw进行合计了的电流Ipp，在GND端子流过对流向所述选择存储单元30的电流Isel和流向所述第二非选择存储单元194以及第三非选择存储单元195的电流Inw_w进行合计了的电流Iswl。
即，从写入电源197流出的电流Ipp由以下的式1表示，流入GND端子的电流Iswl由以下的式2表示。
Ipp=Isel+Ib_nw…式1
Iswl=Isel+Inw_w…式2
在这里，由于非选择WL组与非选择BL组均为Hi－z状态，存在
Ib_nw=Inw_w…式3
因此写入电源197的电流Ipp和GND电流Iswl相同。
这里，在认为存储单元阵列的规模为同一位线上的比特数是128比特（n＝128）、同一字线上的比特数为1024比特（m＝1024）的情况下，图10中的各非选择存储单元的比特数为，第1非选择存储单元193的n－1＝127个与第2非选择存储单元194的积，即为（n－1）×（m－1）＝127×1023个，第三非选择存储单元195为m－1＝1023个。
图11示出是所述阵列规模的情况的低电阻（LR）化写入时的电压电流特性（I-V特性）。在图11中，横轴是对各存储单元施加的电压，纵轴是流过各存储单元流的电流。在这里，描绘有涉及流过选择存储单元30的电流Isel（白三角）、流过第一非选择存储单元193的电流Ib_nw（黑三角）、流过第二非选择存储单元194以及第三非选择存储单元195的电流Inw_w（黑三角）的共3个特性线。
在图11中，关于低电阻化写入时的写入电压VPP，因为将选择存储单元30的电阻变化元件10的低阻抗设定为Rl，所以在图6的特性中将低电阻状态的电阻变化元件10的两端的电压的大小设为VR时，流向低电阻状态的电阻变化元件10的电流Isela成为Isela=VR/Rl，因此需要将那样的电流流过的电压VPPa作为电压VPP进行施加。根据图11为了满足所述条件，在这里施加VPPa作为写入电压VPP（此时，流向选择存储单元30的电流Isel成为Isela）。
流向第一非选择存储单元193的电流Ib_nw的特性在电压为写入电压VPP、并且电流是将Ib_nw=0A的点作为起点时成为图11的Ib_nw特性。另外，流入第二非选择存储单元194以及第三非选择存储单元195的电流Inw_w的特性在电压为0v、并且电流是将Inw_w=0A的点作为起点时成为图11的Inw_w特性。在施加写入电压VPP=VPPa时，流入第二非选择存储单元194以及流入第三非选择存储单元195的电流是在成为Ib_nw=Inw_w的各特性的交点（NW点的工作点）的电流，该电流的大小成为Ihz。
像这样，在本阵列规模的存储单元阵列1中，在向选择存储单元30流入低电阻化写入电流Isela时，流入非选择存储单元的漏电流Ihz流过。因此成为从写入电源197流出的电流Ipp=Isela+Ihz。在将电源电流Ipp内、流向选择存储单元30的电流Isela的比例定义为写入效率时，写入效率K以下式表示。
写入效率K=Isel/Ipp×100（％）
从所述电流值寻求本写入效率K时，
K=Isela/（Isela+Ihz）
在图11的例子中，可判断仅施加电流的约4分之一以下左右对写入有贡献，剩余的约4分之3以上作为漏电流浪费地流过。
像这样，因为来自写入电源197的施加电流的大部分作为流过非选择存储单元的漏电流而被浪费，所以写入时的消耗电流变得很大。将在施加电流内、流入选择存储单元的电流的比例即写入效率设置较高，与消耗电流的削减相关联。
我们发明者们，找到了能够解决作为所述课题的写入的高效率化的一个访问手法。
以下，对于本发明的交叉点型电阻变化非易失性存储装置、其写入方法、以及读取方法的实施方式，一边参照附图一边进行说明。另外，以下说明的实施方式全都是示出本发明的优选的一个具体例子。以下的实施方式示出的数值、形状、材料、构成要素、构成要素的配置位置及连接形态、步骤、步骤的顺序等是一个例子，主旨不是对本发明的限定。本发明仅由权利要求的范围所限定。因而，关于在以下的实施方式的结构要素中、示出本发明的最上位的概念的独立权利要求没记载的构成要素，达成本发明的课题不一定必要，但作为进一步构成优选形态进行说明。
（实施方式1）《多个比特同时写入的高效率化》
使用图12示出的存储单元阵列构成概要图对本发明的实施方式1的交叉点型电阻变化非易失性存储装置的写入手法的概要进行说明。另外，以后说明的写入手法，作为后述的图23示出的交叉点型电阻变化非易失性存储装置2000具有的写入电路的功能来实现。即，使用了图12的以下的写入手法对于本发明涉及的交叉点型电阻变化非易失性存储装置具有的选择电路以及写入电路的概念的功能进行了说明，图12示出其概念图。
在图12中，各存储单元51具有图4示出同样的结构，矩阵状地配置在字线24和位线25的交点。对于字线24，WL0～WL（n-1）的n个分别平行地配置在X方向上，对于位线25，BL0～BL（m-1）的m个平行且与字线24正交地在Y方向配置，在各字线24和各位线25的各交点位置配置存储单元51来构成存储单元阵列1。在这里，存储单元阵列1在逻辑上由第一存储单元组和第二存储单元组构成，其中，所述第一存储单元组由与某些位连接的存储单元构成，以数据存储作为目的；所述第二存储单元组与同该第一存储单元组连接的字线WL0～WL（n-1）相同的字线WL0～WL（n-1）连接的、与其他位线连接的存储器单元构成。
现在，在图12中，WL1作为选择字线从字线用写入电路1502施加地（GND）电压，为了使至少一个BL0存储数据，作为选择了的选择位线被从第一位线用写入电路1503施加写入电压VPP的电源，选择位于选择字线WL1和选择位线BL0的交点的存储单元260作为数据存储用的（以数据存储作为目的）存储单元（即，属于第一存储单元组1500的存储单元），并被执行写入。另一方面，同时，BL1～BL7的7比特（A个选择位线的一个例子）作为用于执行用于数据存储的写入动作或不以数据存储为目的的写入动作而被选择了的选择位线，从第二位线用写入电路1504施加写入电压VPP的电源，位于选择字线WL1和选择位线BL1～BL7的交点的7比特的存储单元261～267作为数据存储用或不以数据存储为目的的写入用存储单元（即，属于第二存储单元组1501的存储单元）而被选择，并执行与选择存储单元260同样的写入动作执行。
因此，至少1比特以数据存储作为目的，其他的比特进行以数据存储作为目的或者不以数据存储作为目的的写入行为，因此相同字线上的8位（（1+A）位的一个例子）作为写入行为对象位（8位量的选择存储单元126）而被选择。
另外，本例子的选择存储单元126仅表现着同时被选择了8比特的选择存储单元260～267一个例子，因此选择存储单元126是选择了位于与一个选择字线WL1接连的8个的选择位线BL0～BL7的交点的8个的存储单元的情况的存储单元的集合的一个例子，未必是邻接了的存储单元。
写入电源197是产生写入时的电压（写入电压）VPP的电源。产生电压VPP的写入电源197内置于第一位线用写入电路1503以及第二位线用写入电路1504，或者通过第一位线用写入电路1503以及第二位线用写入电路1504，并且，通过第一位线用写入电路1503和BL0之间的第一位线选择电路（未图示）以及第二位线用写入电路1504和BL1～BL7之间的第二位线选择电路（未图示），与8个选择位线BL0～BL7电连接。另外，第一位线选择电路是将第一存储单元组的一个位线作为第一位线选择的电路。另外，第二位线选择电路是将第二存储单元组的A个（A是1以上的整数）的位线作为第二位线选择的电路。
另一方面，通过字线用写入电路1502以及字线选择电路（未图示），针对一个选择字线WL1电连接地（GND）电压0v。其他的非选择位线和非选择字线分别由所述第一位线选择电路以及所述第二位线选择电路、所述字线选择电路电性地被隔离，成为高阻抗（Hi-z）状态。即，第一位线选择电路以及第二位线选择电路将非选择位线设为高阻抗状态。另外，字选择电路是如下电路：针对存储单元阵列选择一个字线作为选择字线，将其他的非选择字线设为高阻抗状态。
因此，在各选择存储单元的两个端子中，与电流控制元件29相连一方的端子被施加写入电压VPP，在与电阻变化元件10相连的另一方的端子被施加GND电压。由此，低电阻化写入行为成为8比特同时进行。
另外，在与从所述选择位线向选择字线流入电流相反时，即使从电流从选择字线向选择位线流入时的高电阻化写入中，也可通过向多个选择位线电气地施加地（GND）电压等的低电压，对一个选择字线电气地施加写入电压VPP等的高电压，来进行8（即，1+A）比特同时的高电阻化写入行为。像这样，在本实施方式中，在对存储单元阵列进行写入时，通常对同一字线所连接的（1+A）个存储单元同时进行写入。
另外，图12示出的结构图是示出本发明的概念的图，作为其一个例子，示出如下状态：针对写入对象存储单元的1位（第一存储单元组1500）进行写入时，对同一字线上的存储单元7位（第二存储单元组1501）也以与1位的写入对象存储单元相同的偏压条件进行写入行为。因此，进行写入行为的多个选择存储单元如果是同样字线上则可以分离地被选择。
另外，所述第一位线选择电路和第二位线选择电路是与后边示出的图23的位线解码器206起到同样的作用的电路。
我们发明者们找到了连接到像这样相同字线的多位同时写入，能够实现写入的高效率化的写入手法。
接着，使用图13的等效电路以及示出图14的存储单元阵列的I-V特性的图表对于所述手法的高效率化的理由进行说明。
图13示出示出图12的8比特的选择存储单元260～267和其他的非选择存储单元的阵列等效电路和低电阻化写入电源197（写入电压VPP）和GND电源（0v）之间的关系的图。
在图13中，选择存储单元260的一方的端子与选择字线WL1连接，另一方的端子与选择位线BL0连接。同样地，第二选择存储单元261的一方的端子与选择字线WL1连接，另一方的端子与选择位线BL1连接。同样地，第7选择存储单元266的一方的端子与选择字线WL1连接，另一方的端子与选择位线BL6连接。同样地，第8选择存储单元267的一方的端子与选择字线WL1连接，另一方的端子与选择位线BL7连接。另外，在附图中省略，但即使对于第三～第六选择存储单元，另一方的端子也同样地分别与选择位线BL2～BL5连接。
另外，第10非选择存储单元930的一方的端子与非选择字线组NW连接，另一方的端子与选择位线BL0连接。同样地，第11非选择存储单元931的一方的端子与非选择字线组NW连接，另一方的端子与选择位线BL1连接。同样地，第16非选择存储单元936的一方的端子与非选择字线组NW连接，另一方的端子与选择位线BL6连接。同样地，第17非选择存储单元937的一方的端子与非选择字线组NW连接，另一方的端子与选择位线BL7连接。另外，在附图中省略，但即使对于第12～第15非选择存储单元，另一方的端子也同样地分别与选择位线BL2～BL5连接。
另外，第二非选择存储单元194是在非选择WL组和非选择BL组之间所构成的存储单元。第三非选择存储单元195是在非选择BL组和选择字线WL1之间所构成的存储单元。第二非选择存储单元194和第三非选择存储单元195根据选择存储单元的个数其对象数多少变化。写入电源197与选择位线BL0～BL7的每一个电连接。另外，选择字线WL1与地（GND）电源（0v）电连接。另外，非选择位线（相当于图13非选择BL组）以及非选择字线（相当于图13非选择WL组）成为高阻抗（Hi-z）状态。
在图14（a）以及（b）以1比特写入时和同样字线上的8比特同时写入时进行比较的方式，示出在图13中示出的本发明的存储单元阵列的结构的多位同时写入动作时的以非选择字线组（NW点）作为基准的存储单元阵列的I-V特性的工作点图。图14（a）是1比特写入时的特性图，与图11相同。图14（b）是在图14（a）中追记了8比特同时写入时的第10～第17非选择存储单元930～937流过的电流Ib_nw0～Ib_nw7的总和（相当于Ib_nw×8）的特性图。
在图14（a）（以及图14（b））中，横轴是对各存储单元施加的电压，纵轴是流过各存储单元的电流，作为特性线共描绘出如下的共计三条：流过选择存储单元30（在图13中，对应于选择存储单元260～267的每一个）的电流Isel（白三角、在图13中以Iseli（i为从0开始的7个整数）同Isel0～Isel7的每一个对应），流过第10～第17非选择存储单元930～937的电流Ib_nw（黑三角、在图13中以Ib_nwi（i为从0开始的7个整数）同Ib_nw0～Ib_nw7的每一个对应），流过第二非选择存储单元194以及第三非选择存储单元195的电流Inw_w（黑三角）。
为了进行低电阻化写入，施加VPPa（在图14（b）中为VPPi，VPPi=VPPa）作为写入电压VPP。此时，流向选择存储单元30的电流Isel成为Isela（在图14的（b）中为Iseli，Iseli=Isela）。
在流入第10～第17非选择存储单元930～937的电流Ib_nw（分别为Ib_nw0～Ib_nw7）的特性中，在电压是写入电压VPP、且电流是将Ib_nw=0A的点作为起点时，成为在图14（a）以及（b）的Ib_nw特性（i）。另外，流入第二非选择存储单元194以及第三非选择存储单元195的电流Inw_w的特性在电压为0v、且电流以Inw_w=0A的点作为起点时，成为在图14（a）以及（b）的Inw_w特性。在图14（a）中，在施加了写入电压VPP=VPPa时流过的电流是在成为Ib_nw=Inw_w的各特性的交点（NW点的工作点）的电流，其电流的大小成为Ihz。因此，从写入电源197流入的电流成为Ipp=Isela+Ihz。在电源电流Ipp内，流向选择存储单元的电流Isela的比例、即写入效率K，在图14（a）的例子中成为约25％。
另外，在图14（a）中，此时的NW点的工作电压成为Vnwa。
另一方面，在针对同样选择字线上的8个存储单元同时写入时，按照各选择位线从电源197施加各个写入电压VPP。电流通过第10～17的8组的非选择存储单元930～937向非选择WL组流入，其总和成为1比特写入时的8倍。因此，因为将1比特写入时的电流（i）的Ib_nw变为8倍后的电流（在图14（b）的（ii）示出的Ib_nw×8）流向NW点，所以在图14（b）示出的特性线（ii）和流向第二非选择存储单元194以及第三非选择存储单元195的电流Inw_w的交点（NW点的工作点2）成为8比特同时写入时的工作点。集中在此时的NW点的电流成为Ihz8，此时的NW点的电压上升向到Vnwi（Vnwi>Vnwa）。另外，8比特同时写入的NW点电压的上升因为使连接到选择位线的非选择存储单元930～937的存储单元间电压下降，所以向使之减轻干扰影响的方向移动。关于干扰的详细说明另外后述。
在与8比特同时写入时的各位线相连的第10～17非选择存储单元930～937流过的各电流Ib_nw0～Ib_nw7相当于在NW点的电压为Vnwi时的电流，所以成为Ib_nwi。即，1比特写入时的电流Ib_nwa通过8比特同时进行写入而减少到Ib_nwi。
因此，从写入电源197流入一个选择位线的电流Ipp成为
Ipp=Iseli+Ib_nwi。
在电流Ipp内、流向选择存储单元的电流Iseli的比例、即写入效率K，成为K=Iseli/（Iseli+Ib_nwi），在图14（b）的例子中，成为约50％。
即，可知针对一个选择存储单元的写入效率，在1比特写入时约25％，在同样字线上的8比特同时写入时约50％，通过进行这样的本发明的写入模式，可进行约2倍左右改善。
像这样，对同样字线上的多个存储单元同时写入的手法，在写入时可削减流入非选择存储单元的漏电流，并可在写入时更加低消耗电流化。
另外，对于上述的所述同样字线上的多位同时写入是以选择存储单元的低电阻化写入为例进行说明，但即使对在选择字线施加高电压、在选择位线施加低电压的高电阻化写入也期待同样的效果。
另外，在所述结构中，是以针对选择字线施加电压的方式为例进行说明，但即使在对选择字线施加恒定电流源的形态当然也能期待同样的效果。以下，对于恒定电流的施加的写入的多位同时写入的效果进行说明。
〔恒定电流施加写入的多位同时写入的效果〕
有关本存储单元51的电阻变化元件10的电阻变化的特征如使用图6进行说明的那样，为了进行向稳定的低电阻状态的电阻变化动作，对选择存储单元51进行电流控制（电流限制）以使流过规定的电流量是重要的。另外，在电压控制的情况下，电流控制元件29的特性是非线性，因为电流变动针对电压变动极大，所以以流过的电流量来决定的电阻值控制是困难的。
根据这种情况，在低电阻化写入时，针对进行了电流控制的情况下的所述同样字线上的多位同时写入模式的影响以及效果进行如下说明。
在图15中示出进行施加恒定电流的本发明的多位同时写入的情况下的存储单元阵列1的存储单元结构概要图。另外，在图15中，示出8比特同时写入的状态。图15相对图12的存储单元结构概要图与选择位线BL0～BL7相连的构成要素，仅是只从写入电源197插入了写入用恒定电流源210a～210h的部分不相同。因此，在图15的结构说明中仅设置与图12不同的部分。
现在，在图15中，WL1作为选择字线从字线用写入电路1507施加地（GND）电压，为了使至少一个BL0存储数据，对于选择了的选择位线从第一位线用写入电路1508施加写入用恒定电流Ips0，位于选择字线WL1和选择位线BL0的交点的存储单元260作为数据存储用（以数据存储作为目的）的存储单元（即，属于第一存储单元组1505的存储单元）而被选择，并被执行写入。另一方面，同时，BL1～BL7的7比特（A个选择位线的一个例子）从第二位线用写入电路1509对用于执行用于数据存储的写入动作或不以数据存储为目的的写入动作而被选择了的选择位线施加写入恒定电流Ips1～Ips7，位于选择字线WL1和选择位线BL1～BL7的交点的7比特的存储单元261～267作为数据存储用或不以数据存储为目的的写入用存储单元（即，属于第二存储单元组1506的存储单元）而被选择，并执行与选择存储单元260同样的写入动作执行。
因此，至少1位以数据存储作为目的，其他位进行以数据存储作为目的或者不以数据存储作为目的的写入行为，因此同样字线上的8比特作为写入行为对象位（8位量的选择存储单元126）而被选择。
另外，本例的选择存储单元126仅表现同时选择了的8比特的选择存储单元260～267的一个例子，选择存储单元126是选择了位于一个选择字线WL1和接连的8个的选择位线BL0～BL7的交点的8个的存储单元的情况的存储单元的集合的一个例子，不需要是相邻的存储单元。
写入用恒定电流源210a～210h是产生写入时的电流（写入电流）Ips0～Ips7的电源。内置于第一位线用写入电路1508以及第二位线用写入电路1509，或者通过第一位线用写入电路1508以及第二位线用写入电路1509，进而通过在第一位线用写入电路1508和BL0之间的第一位线选择电路（未图示）以及在第二位线用写入电路1509和BL1～BL7之间的第二位线选择电路（未图示），电连接8个选择位线BL0～BL7来施加产生电流Ips0～Ips7的电流源。
另外，由写入用恒定电流源210a～210h供给的电流Ips0～Ips7是大体上同样的电流量。
另一方面，通过字线用写入电路1507以及字线选择电路（未图示），对一个选择字线WL1，电连接地（GND）电压0v，其他的非选择位线和非选择字线由所述字线选择电路电隔绝，成为高阻抗（Hi-z）状态。
因此，各选择存储单元的两个端子中，从与电流控制元件29相连的一方的端子施加写入电流Ips0～Ips7，与电阻变化元件10相连的另一方的端子施加GND电压。由此，8比特同时进行低电阻化写入行为。
另外，与电流从所述选择位线向选择字线流入的情况相反，即使在电流从选择字线向选择位线流入的情况下的高电阻化写入中，向多个选择位线电施加汇总用恒定电流，对一个选择字线施加电写入电压VPP等的高电压，从而也能够进行8比特同时的高电阻化写入行为。
另外，图15示出的结构图是示出本发明的概念的图，作为其一个例子，在对写入对象存储单元的1比特（第一存储单元组）进行写入时，对同样字线上的存储单元7比特（第二存储单元组）也示出以与1比特的写入对象存储单元同样的偏压条件进行写入行为的状态。因此，进行写入行为的多个选择存储单元如果是同样字线上则也可以分离地被选择。
另外，所述第一位线选择电路和第二位线选择电路是与后边示出的图23的位线解码器206起到同样的作用的电路。
图16将图15的结构概要图表现为存储单元阵列等效电路。图16也是针对图13的存储单元阵列等效电路与选择位线BL0～BL7相连的结构要素，仅为只从写入电源197插入了写入用恒定电流源的部分不同。
如以所述本发明的多位同时写入的效果进行说明的那样，对于1比特写入同样字线上的多位同时写入的写入效率高，即在流入各选择位线的电流中、流入选择存储器单元的电流的比例变多，由此由施加恒定电流进行由流入电流量决定电阻值的低电阻写入的情况下，预想设定电阻值依赖于同时写入位数而不同。
为了确认这种情况，进行了使用了图16的存储单元阵列等效电路的写入模拟。作为模拟的方法，使用如下可变电阻元件模型：在选择了的电阻变化元件10受到的电压VR达到规定的电压时，电阻变化元件10的电阻值由该电阻变化元件10流过的电流量和VR决定（即，该电阻值成为VR/电流量）。由此，求出针对同时写入位数的电阻变化元件10流过的电流和此时的电阻值。
在图17A以及图17B示出表示该结果的图表。
图17A是横轴表示同时写入比特数、纵轴表示在低电阻化写入对象的选择存储单元流过的电流的图表。根据图17A的图表，相对在1比特写入中流过选择存储单元的电流是Il1，单元电流随着同样字线上的同时写入位数增加而增加，在8比特同时写入时增加到Il8。
图17B示出根据图17A的电流值根据所述计算方法将低电阻设定值图表化的图。
图17B是横轴表示同时写入位数、纵轴表示低电阻化写入对象的电阻变化元件的设定电阻值的图表。根据图17B的图表，在1比特写入中流入选择存储单元的电流是Il1，但因为电阻变化元件受到的电压VR未达到电阻变化所需要的阈值电压，所以未产生电阻变化（低电阻化），而成为相当高电阻（HR）状态的Rl1。同时写入位数在2位以上时，发生电阻变化元件的电阻变化（低电阻化）。随着同时写入位数增加，设定电阻值下降，在8位同时写入时低电阻化到Rl8。
像这样，对同样字线上的多个存储单元同时写入的手法，一方面通过写入效率提高实现低消耗功率效果的同时，在将选择存储单元内的电阻变化元件10设定为低电阻状态写入的情况下，能够有效地进行低电阻化设定（即，控制电阻变化元件10的低电阻状态的电阻值）。
总结以上情况，在本发明涉及的交叉点型电阻变化非易失性存储装置中，作为对同样字线上的多个存储单元同时写入时的驱动方法，能够考虑以下的方法。
即，在构成存储单元阵列的存储单元由共有字线的两个存储单元组、即（i）以数据存储为目的的第一存储单元组、以及（ii）以数据存储为目的、或不以数据存储为目的的第二存储单元组构成的情况下，对构成存储单元阵列的第一存储单元组的规定的存储单元写入第一电阻状态（高电阻状态/低电阻状态）时，由字线用写入电路，将第一电压或第一电流供给到选择字线，并且，由第一位线用写入电路，将第三电压或第三电流供给到第一存储单元组的一个位线的同时，由第二位线用写入电路，将第三电压或第三电流供给到所述第二存储单元组的A个位线。
具体地说，字线用写入电路向一个选择字线供给第一电压，第一位线用写入电路以及第二位线用写入电路向选择位线的每一个供给第三电压，从而对位于多个选择位线和一个选择字线的交点的多个选择存储单元在第一电阻状态实施同时写入。
或者，字线用写入电路向一个选择字线供给第一电压，第一位线用写入电路以及第二位线用写入电路向选择位线的每一个供给第三电流，从而对位于多个选择位线和一个选择字线的交点的多个选择存储单元在第一电阻状态实施同时写入。
另一方面，对第一存储单元组的规定的存储单元写入第二电阻状态（低电阻状态/高电阻状态）时，在字线用写入电路，将第二电压或第二电流供给到选择字线，并且，在第一位线用写入电路，将第四电压或的第四电流向第一存储单元组的一个位线供给的同时，在第二位线用写入电路将第四电压或的第四电流向第二存储单元组的A个位线供给。
具体地说，字线用写入电路向一个选择字线供给第二电压，第一位线用写入电路以及第二位线用写入电路向选择位线的每一个供给第四电压，从而对位于多个选择位线和一个选择字线的交点的多个选择存储单元在第二电阻状态同时实施写入。
或者，字线用写入电路向一个选择字线供给第二电压，第一位线用写入电路以及第二位线用写入电路向选择位线的每一个供给第四电流，从而对位于多个选择位线和一个选择字线的交点的多个选择存储单元在第二电阻状态同时实施写入。
尤其是，通过对存储单元施加恒定电流来进行写入，从而可将电阻变化元件的低电阻状态的电阻值设定为期望的值。
在这里，在第一以及第二位线用写入电路向多个选择位线的每一个施加电压时，优选施加大体相同（实质地相同）电平的电压。另外，在第一以及第二位线用写入电路对于多个选择位线的每一个施加电流时，优选供给大体相同（实质地相同）电流量的电流。由此，对构成存储单元的电阻变化元件施加的电压或电流被统一成同样的值，因此即使是构成某个的存储单元的电阻变化元件，也被设定为大体相等的高电阻状态或低电阻状态，可实现稳定的写入。
〔用于将非选择存储单元的干扰最小化的最适合条件〕
我们发明者们，对于存储单元阵列的阵列纵横比（与一个位线相连的存储单元数n和与一个字线相连的存储单元数m之比，或是，构成存储单元阵列的字线的数量和位线的数量之比），从针对非选择存储单元内的电阻变化元件的写入干扰（向不想使之电阻变化的电阻变化元件的电阻变化的可能性相关联的电压等的影响）的观点出发，发现本发明的针对多位同时写入模式的最适合的同时写入位数。
以下，对关于以使干扰最小化的观点的同时写入的最适合的比特数，参照附图进行说明。
为了对同样字线上的、多位同时写入模式的非选择存储单元内的电阻变化元件10的干扰性进行确认，进行使用了图18示出的存储单元等效电路的模拟。图18的结构包含图13的结构，将存储单元阵列的字线的数量n、同时写入位数s作为可变参数，以发挥了那些的形式实施了模拟。
在这里，关于图18的存储单元等效电路，对与图13不同的部分进行说明。
一个是存储单元阵列的尺寸，位线的数量m固定在512（比特），字线的数量n设为可变，在8～64（个）的范围变化。
第二个是同时写入比特数s设为可变，以1比特写入、8比特同时写入以及16比特同时写入的3种模式来实现。
因为同样位线上的比特数"n"比特、同样字线上的比特数m=512（比特）的存储单元阵列的尺寸，所以对于在图18的各非选择存储单元的比特数，第10、第11，…第（10+s-1）非选择存储单元930、931、…（930+s-1）是（n-1）个，第二非选择存储单元194是（n-1）×（512-s）个，第三非选择存储单元195是（512-s）个。
另外，为了判断干扰性，假设第10、第11、…第（10+s-1）非选择存储单元930、931、…（930+s-1）的电阻变化元件10两端受到的电压为Vr1，第二非选择存储单元194的电阻变化元件10的两端受到的电压为Vr2，第三非选择存储单元195的电阻变化元件10的两端受到的电压为Vr3，将那些全部的非选择存储单元内的电阻变化元件的设定电阻设为高电阻（HR）状态。
接着，对于将存储单元阵列的字线的数量n、和同时写入比特数s作为可变参数的所述条件的存储单元阵列，通过模拟来求出在写入电源的输出电压VPP设为低电阻化写入时的4.4v的情况下的第一（第10、第11～第（10+s-1））非选择存储单元、第二非选择存储单元、第三非选择存储单元内各自的各电阻变化元件受到的电压Vr1、Vr2、Vr3。图19示出表现该结果的图表。
图19（a）是1比特写入时的、图19（b）是8比特同时写入时的、图19（c）是16比特同时写入时的将电压Vr1～Vr3的结果图表化的图，各自的横轴示出存储单元阵列的字线的数量n，纵轴示出非选择存储单元的电阻变化元件间受到的电压（0～9x）。另外，本电阻变化元件10的干扰界限电压如图19所示，是4xV，各非选择存储单元的电阻变化元件间的电压被共用。
在图19（a）的1比特写入中，可以认为第二非选择存储单元194的电阻变化元件间的电压Vr2以及第三非选择存储单元195的电阻变化元件间的电压Vr3因为低于干扰界限电压4xV，所以没有问题，但第10、11、…第（10+s-1）非选择存储单元930、931、…（930+s-1）的电阻变化元件间的电压Vr1在某个的字线的数量（8～64个）也超过干扰界限电压4xV，受到了干扰的影响。
另一方面，可知在图19（b）的8比特同时写入中，第二非选择存储单元194的电阻变化元件间的电压Vr2以及第三非选择存储单元195的电阻变化元件间的电压Vr3低于着干扰界限电压4xV，所以没有问题，第10、11～第（10+s-1）非选择存储单元930、931、…（930+s-1）的电阻变化元件间的电压Vr1只是在字线的数量是8个的情况，是超过干扰界限电压4xV若干的状态，但通过将字线的数量设为16个以上，可使干扰的影响最小化。
另外，通过该图19（b），可判断字线的数量是64个的情况，在电压Vr1、Vr2、Vr3的全部，非选择存储单元的电阻变化元件间的电压最低。现在，将在该图19（b）示出的64个的字线和512个位线构成的存储单元阵列的8比特同时写入称为事例（A）。
另一方面，可知在图19（c）的16比特同时写入中，因为在第10、11～第（10+s-1）非选择存储单元930、931、…（930+s-1）的电阻变化元件间的电压Vr1、第二非选择存储单元194的电阻变化元件间的电压Vr2、以及第三非选择存储单元195的电阻变化元件间的电压Vr3的任一个都低于干扰界限电压4xV，所以不存在干扰的影响。
另外，从该图19（c）可判断在字线的数量是32个的情况下，Vr1、Vr2、Vr3的全部在非选择存储单元的电阻变化元件间的电压最低。现在，将该图19（c）示出的32个的字线和512个位线构成的存储单元阵列的16比特同时写入称为事例（B）。
在所述事例（A）中，即，在图19（b）示出的8比特同时写入中，可知在3个电压Vr1～Vr3中最高的电压变为最低的字线的数量为64个（图中的虚线圈），字线的数量64个（位线的数量是512个）存储单元阵列的尺寸，因非选择存储单元的电阻变化元件的干扰的影响被最均一化。反过来看，可以说在存储单元阵列的尺寸是512位线×64字线的情况下，干扰的影响被最均一化的同时写入比特数是8比特。
在所述事例（B）中，即，在图19（c）示出的16比特同时写入中，如3个电压Vr1～Vr3中最高的电压变得最低的字线的数量成为32个（图中的虚线圈）可知，字线的数量是32个（位线的数量512个）存储单元阵列的尺寸，因非选择存储单元的电阻变化元件的干扰的影响被最均一化。反过来看，存储单元阵列的尺寸是512位线×32字线的情况下，可以说干扰的影响被最均一化的同时写入比特数是16比特。
在这些的事例（A）以及（B）的最适合的同时写入比特数s、构成存储单元阵列的位线的数量m和字线的数量n用单纯的关系式来求出，该式为：
同时写入比特数s=位线的数量m/字线的数量n…式4。
根据所述式4发现存储单元阵列的尺寸和最适合同时写入比特数的关系被如下考虑。
在存储单元阵列的尺寸是长方比特形状（n<m）的情况下，在将所述长方比特形状的存储单元阵列划分为正方比特形状时的正方比特形状的阵列的数，相当于最适合的同时写入比特数s（=m/n）。
使用示出8比特同时写入称为最适合的例子的图20B、16比特同时写入称为最适合的例子的图20C来说明本内容。关于图20B的存储单元阵列，因为存储单元阵列的尺寸是n×m=64WL×512BL，所以将此划分为64WL×64BL的正方比特形状阵列时，该个数成为8个。因此，可知因为这个（8个）与所述的干扰的影响被最均一化的同时写入比特的数量（由图19（b）说明）相同，所以正方比特形状阵列的数=同时写入比特数s。
其次，对于图20C的存储单元阵列，因为存储单元阵列的尺寸是n×m=32WL×512BL，所以将此区分为32WL×32BL的正方比特形状阵列时，该数量成为16个。因此，可知因为这个（16个）与所述的干扰的影响被最均一化的同时写入比特的数量（由图19（c）说明）相同，所以正方比特形状阵列的数=同时写入比特数s。
总之，根据将字线WL的数量作为参数而起作用的非选择存储单元内的电阻变化元件10受到的电压特性（图19（b），图19（c））示出的、干扰的影响成为最小的例子和阵列分割图（图20B，图20C）的关联，可知将每个正方比特形状阵列（位线数=字线数的存储单元阵列）写入1比特的单元情况下，干扰的影响被最均一化。反过来表现时，可以说针对1比特写入的干扰的影响被最均一化的阵列形状是正方比特形状阵列（可认为符合图20A、20B、20C的每一个）。
因此，在本发明涉及的交叉点型电阻变化非易失性存储装置具有的选择电路中，将向Y方向延伸的多个位线的数量设为M，将向与Y方向立体地交叉的X方向延伸的多个字线数量设为N（M>N）时，优选M/N个的选择位线，作为同时选择的多个选择位线。由此，可将在多位同时写入的非选择存储单元的干扰的影响抑制为最小限度。
即，由第一位线选择电路从构成存储单元的（以数据存储作为目的）第一存储单元组选择一个位线、同时由第二位线选择电路从构成存储单元的第二存储单元组选择A个（A为1以上的整数）的位线的情况下，上述A优选使预先决定了的固定值，即，依存于M和N而固定的值。更具体地说，上述A优选M/N-1。此时，同时被选择的选择位线的数量成为M/N。由此，可将多位同时写入的非选择存储单元的干扰的影响抑制为最小限度。
另外，优选在如下条件内设定：以如图19示出的存储单元的干扰特性等所规定的干扰界限电压做为基准，对于位于由所述字线选择电路非选择的非选择字线以及由所述第一位线选择电路和所述第二位线选择电路所选择的选择位线的交点的、与选择位线连接的非选择存储单元，将选择位线的数量规定为B个以上（B为整数），以使非选择存储单元的施加电压成为所述干扰界限电压以下，对于位于由所述字线选择电路所选择的选择字线以及由所述第一位线选择电路和所述第二位线选择电路成为非选择的非选择位线的交点的、与选择字线连接的非选择存储单元，在将选择位线的数量规定为C（C为整数）个以下的情况下，选择位线的总数量（A+1）为B≤（A+1）≤C，以使非选择存储单元的施加电压成为所述干扰界限电压以下。
即，在存储单元阵列内中，向作为与选择字线以外的非选择字线、和由第一位线选择电路以及第二位线选择电路所选择的选择位线连接的存储单元的第一非选择存储单元组施加的电压，为了是预先决定了的干扰电压以下，而将应该同时选择位线的数量设为B个以上，并且向作为与选择字线、和选择位线以外的非选择位线连接的存储单元的第二非选择存储单元组施加的电压，为了是预先决定了的干扰电压以下，而将应该同时选择的位线的数量为C个以下（C为整数）时，由第一位线选择电路以及第二位线选择电路所选择的位线的数量（A+1），优选满足B≤（A+1）≤C。
通过以上的说明，对每个正方比特形状的存储单元阵列写入1比特的存储单元的情况下，因为连接到所述正方比特形状的存储单元阵列内的选择字线的非选择存储单元的施加电压和连接到选择位线的非选择存储单元施加电压成为大体相等地被均一化的状态，所以可将干扰的影响设定为最小限度。全体的存储单元阵列因为设为长方比特形状阵列，所以通过多位同时写入的比特数，也可以决定同时写入比特数以使将长方比特形状阵列有效地成为多个正方比特形状阵列或与此接近的形状。
即使在通过追加冗余用比特和ECC用的奇偶校验位等，有效的存储单元阵列的形状未成为正方比特形状阵列的情况下，写入的存储单元的每1比特的有效的存储单元阵列内的、与选择字线连接的非选择存储单元的施加电压和连接到选择位线的非选择存储单元的施加电压如果在干扰界限电压以下，则有效的阵列形状也可以是长方比特形状。
如以上所述，以对于长方比特形状的存储单元阵列最适合的比特数进行多位同时写入时，可带来以下的效用。
·通过提高每1比特的向选择存储单元流入的电流效率，可充分的写入，电力消耗也变得有效。
·对非选择存储单元的干扰影响被均一化，可稳定性地保存数据。
·通过写入的方法的可实现访问的高速化。
总结来说，针对同样字线上的多个存储单元的多位同时写入，削减流过非选择存储单元的漏电流，实现对选择存储单元的高的写入效率，并且，对长方比特形状的存储单元阵列（位线的数量m，字线的数量n，n＜m）以最适合的比特数（s=m/n），进行多位同时写入，从而实现将针对非选择存储单元的干扰的影响抑制为最小限度，进而能够提供可高速写入的、交叉点型电阻变化非易失性存储装置。
另外，所述存储单元阵列，通常也具有根据各种的目的模拟存储单元和冗余用存储单元等的。因此，也存在同时写入比特数s=m/n不能以整数除尽的情况。这种情况下，考虑本发明的宗旨，也可以在电路设计和布置设计可能的范围内、并且，设定为与m/n接近的整数的同时写入比特数。
另外，在此前的实施方式中，使用如图1A示出的单层交叉点存储单元阵列针对同样字线上的多个存储单元的多位同时写入方法进行说明，但对于如图1B示出的多层交叉点存储单元阵列，通过选择规定的同一层的多数的存储单元的形态（例如，为了选择规定的层的一个位线，并选择与所述选择位线连接的同一层的多个的存储单元，通过选择与所述选择存储单元的另一方端子连接的同一层的多个位线，将其他的字线以及位线设为高阻抗状态，从而对在同一层的多个选择存储单元同时进行写入），可适用同样的多位同时写入方法。
即，在本发明涉及的交叉点型电阻变化非易失性存储装置具有的存储单元阵列中，在多个位线和多个字线的交点位置的每一个配置存储单元而构成的层，也可以是在与X方向以及Y方向正交的Z方向层叠而构成的多层结构的交叉点型的存储单元阵列。此时，交叉点型电阻变化非易失性存储装置具有的选择电路，将属于同样的层的多个位线作为选择位线选择的同时，将选择位线属于的层在所述Z方向属于邻接的层的一个字线（即，在一端与选择位线连接的存储单元的另一端连接有字线）选择为选择字线。由此，即使在多层的存储单元阵列中，对在同一层（即，由邻接的位线的层和字线的层构成的一个层）的多个选择存储单元也能够同时进行写入。
（实施方式2）《多位同时写入的写入稳定化方法》
我们发明者们，关于使针对所述同样字线上的多个存储单元的多位同时写入应用于交叉点型电阻变化非易失性存储装置的情况下，对本发明的多位同时写入的稳定性的写入方法进行了研究。将以下的内容作为实施方式2，进行说明。
在交叉点型电阻变化非易失性存储装置的数据通常情况下以多个比特成为一个汇总的字节（例如，8比特的汇总）和字（例如，16比特的汇总）的形式访问（输入输出）。在这里为了说明的简单化，对于将8比特数据作为一个汇总的字节写入动作进行说明。
图21（a）以示出字节写入时的概要的例子，示出任意的写入输入数据的一个例子，图21（b）示出所述输入数据内的"0"数据写入（例如示出低电阻（LR）化写入）时的数据例子，图21（c）示出所述输入数据的内的"1"数据写入（例如高电阻（HR）化写入）时的数据例子。
图21（a）示出的写入的一个例子，作为D0～D7是"01000101"的8比特数据。如这个例子所示，写入输入数据因为成为"0"和"1"混在一起了的形式，所以在使用了写入电流的方向变化的本电阻变化元件的交叉点存储单元阵列中，需要将选择位线和选择字线的写入电压设定为与低电阻化写入和高电阻化写入不同的状态。因此，对一个输入数据，分为"0"数据部分和"1"数据部分，需要在不同的定时通过进行写入的时间分割方法来实施。图21（b），仅将图21（a）的内的"0"数据提出来的数据作为数据单元写入比特（数据单元写入部），并在W0～W7示出。另外，图21（c）仅将图21（a）的内的"1"数据提出来的数据作为数据单元写入比特，在W0～W7示出。
在图21（b）、图21（c）示出的W0～W7数据单元写入比特部的状态中，"0"或"1"数据的数根据输入数据的内容而时时不同。例如，在考虑"0"数据的情况下，在某输入数据中，"0"数据的数量既有仅1比特的情况，又有为8比特的情况。像这样，根据输入数据的内容，在同时写入的"0"或"1"的比特数不同时，如图17B说明了的写入电阻值的同时写入比特数的依存性所知，产生写入的电阻变化元件10的电阻值存在较大不均衡的课题。
发明者们为了解决本课题，使写入后的电阻变化元件10的电阻值稳定化，设计了使经常写入比特数成为一定的那样的结构。使用图21（b）、图21（c）示出的补偿单元写入部，对本结构基本的想法的进行说明。
图21（b）示出"0"写入的结构概要。如该图21（b）所示，除了先说明的8比特数据单元写入部之外，还另外设立有7比特的补偿单元写入部。想进行数据单元写入部的"0"写入的比特是W0、W2、W3、W4、W6的5比特，将在补偿单元写入部的"0"写入的写入比特数设为3比特，以在数据单元写入部和补偿单元写入部的"0"写入的比特数的合计通常成为8比特的那样，以在数据单元写入部的"0"写入的比特数（在该例子中为5比特）为基准，控制在补偿单元写入部的"0"写入的比特数（在该例子中为3比特）。
图21（c）的"1"写入的结构也根据同样的想法，使用7比特的所述补偿单元写入部，在数据单元写入部的想进行"1"写入的比特W1、W5、W7的3比特，将在补偿单元写入部的"1"写入的写入比特数设为5比特，以数据单元写入部和补偿单元写入部的"1"写入的比特数的合计通常成为8比特的那样，以在数据单元写入部的"1"写入的比特数（在该例子中为3比特）为基础，控制在补偿单元写入部的"1"写入的比特数（在该例子中为5比特）。
图22A以及图22B示出数据单元部251以及补偿单元部252的存储单元阵列250的构成。使用图22A以及图22B，对更具体的写入动作进行说明。
在图22A以及图22B中，数据单元部251是如下的存储单元阵列：平行且均等地对多个字线进行布线，平行且均等地对与所述字线正交做的多个位线进行布线，配置与字线和位线的交点位置对应的字线和位线连接的的存储单元51。补偿单元部252是如下的存储单元阵列：平行且均等地对多个字线进行布线，平行且均等地对与所述字线正交的多个位线进行布线，配置与字线和位线的交点位置对应的字线和位线连接的存储单元51。数据单元部251和补偿单元部252的每一个字线分别被连接（共享），因此一起构成为一个存储单元阵列250。
在图22A示出的"0"写入的情况下，选择一个字线，在与所述选择字线相连的存储单元51内，与图21（b）的"0"写入相当的5比特（W0、W2、W3、W4、W6）作为数据单元部251内的选择存储单元（黑圆），由（多个）位线选择来选择写入，与图21（b）的补偿单元写入相当的3比特（S0、S1、S2）作为补偿单元部252内的选择存储单元（黑圆），由（多个）位线选择来选择写入。对向数据单元部251和补偿单元部252的同时写入比特数通常成为8比特固定的那样，基于在数据单元写入部的"0"写入的比特数，控制在补偿单元写入部的"0"写入的比特数。
在图22B示出的"1"写入的情况下，选择一个字线，在与所述选择字线相连的存储单元51内，与图21（c）的"1"写入相当的3比特（W1、W5、W7）作为数据单元部251内的选择存储单元（黑圆），由（多个）位线选择写入，与图21（c）的补偿单元写入相当的5比特（S0、S1、S2、S3、S4）作为补偿单元部252内的选择存储单元（黑圆），由（多个）位线选择写入选择。对向数据单元部251和补偿单元部252的同时写入比特数在这种情况下通常也成为8比特固定的那样，基于在数据单元写入部的"1"写入的比特数，控制在补偿单元写入部的"1"写入的比特数。
因此，"0，1"混在一起了的写入输入数据，被分割为"0"写入和"1"写入的数据，在每个中决定补偿单元写入比特数，将数据单元部以及补偿单元部的选择存储单元作为对象，实施"0"数据写入的多位同时写入，接着相继地实施"1"数据写入的多位同时写入。
另外，所述补偿单元写入部假设进行与数据单元写入部同样的写入行为，而与补偿单元写入部的存储单元的状态无关。另外，包含非选择字线以及补偿单元部252，在"0"写入时的"0"写入对象的位线以外和"1"写入时的"1"写入对象的位线以外成为高阻抗（Hi-z）状态。
像这样，基于在数据单元写入部的写入比特数，控制在补偿单元写入部的写入比特数，将合计的同时写入比特数通常设置为固定，从而能够使在数据单元部的写入对象的电阻变化元件10的设定电阻值稳定。
即，本发明涉及的交叉点型电阻变化非易失性存储装置具有的存储单元阵列，在多个位线中，包含作为与一部分的多个位线对应的存储单元的集合的数据单元部251；以及作为与其他的一部分的多个位线对应的存储单元的集合的补偿单元部252。并且，交叉点型电阻变化非易失性存储装置具有的选择电路，将数据单元部251和补偿单元部252共用的一个字线作为选择字线来进行选择的同时，以将从构成数据单元部251的多个位线选择的选择位线和从构成补偿单元部252的多个位线选择的选择位线的合计数量成为固定（优选m/n个）的方式，从构成数据单元部251的多个位线选择选择位线，从构成补偿单元部252的多个位线选择选择位线。
具体地说，选择电路在对数据单元部251的多个存储单元的每一个写入"0"时，将数据单元部251和补偿单元部252共用的一个字线选择为选择字线的同时，以从构成数据单元部251的多个位线选择的选择位线、和从构成补偿单元部252的多个位线选择的选择位线的合计数量（上述的A+1）成为固定（优选m/n个）的方式，从构成数据单元部251的多个位线选择成为写入的对象的选择位线，并从构成补偿单元部252的多个位线选择选择位线。另外，写入电路对由选择电路所选择了的、位于构成数据单元部251的选择位线以及构成补偿单元部252的选择位线和一个选择字线的交点的多个存储单元的每一个同时写入"0"。
另一方面，选择电路在对数据单元部251的多个存储单元的每一个写入"1"时，将数据单元部251和补偿单元部252共用的一个字线作为选择字线进行选择的同时，以从构成数据单元部251的多个位线选择的选择位线、和从构成补偿单元部252的多个位线选择的选择位线的合计数量（上述的A+1）成为固定（优选m/n个）的方式，从构成数据单元部251的多个位线选择成为写入对象选择位线，从构成补偿单元部252的多个位线选择选择位线。另外，写入电路对由选择电路所选择了的、位于构成数据单元部251的选择位线以及构成补偿单元部252的选择位线和一个选择字线的交点的多个存储单元的每一个同时写入"1"。
像这样，对于数据单元部251和补偿单元部252通过对同时写入的"0"或"1"的合计的比特数设为固定（优选m/n个），可对数据单元部写入含有任意的数量的"0"（或者任意的数量的"1"）的多位数据的同时，可使构成数据单元部的写入对象的存储单元的电阻变化元件10的设定电阻值稳定。
图23是示出将针对同样字线上的多个存储单元的多位同时写入进行具体化的交叉点型电阻变化非易失性存储装置2000的电路块结构的一个例子的图。使用图23对多位同时写入的电路结构以及其动作进行说明。
该交叉点型电阻变化非易失性存储装置2000在功能上具有以下的结构。即，该交叉点型电阻变化非易失性存储装置2000具有交叉点型的存储单元阵列（存储单元阵列（存储单元部）203以及补偿单元部252），该交叉点型的存储单元阵列由在向Y方向延伸的M个（M为整数）位线和向X方向延伸的N个（N为整数，且且M>N）字线的交点位置的每一个排列有存储单元来构成，其中，所述存储单元具有电阻变化元件和双方向的电流控制元件；所述电阻变化元件通过被施加极性不同的电压，在第一电阻状态以及第二电阻状态的至少两个状态可逆地变迁；所述电流控制元件与所述电阻变化元件串联地连接并具有非线性的电流电压特性。在这里，构成存储单元阵列的存储单元被分为第一存储单元组（例如，存储单元阵列（数据单元部）203的一部分）、和与连接第一存储单元组的字线同样的字线连接的第二存储单元组（例如，存储单元阵列（数据单元部）203的另外的一部分、或者，补偿单元部252）。
进而，该交叉点型电阻变化非易失性存储装置2000具有：对存储单元阵列，将一个字线选择为选择字线的字线选择电路（字线解码器/驱动器205）；将第一存储单元组的一个位线作为第一选择位线来选择的第一位线选择电路（位线解码器206）；将包含选择字线上的存储单元的第二存储单元组的A个（A是1以上的整数）的位线作为第二选择位线来进行选择的第二位线选择电路（位线解码器206，或者补偿写入电路211具有的选择电路）；对第一以及第二存储单元组的被选择了的存储单元，为了在第一电阻状态进行写入通过选择字线供给第一电压或第一电流、为了在第二电阻状态进行写入通过选择字线供给第二电压或第二电流的字线用写入电路（字线解码器/驱动器205，写入用电源218）；对第一存储单元组的被选择了的存储单元，为了在第一电阻状态进行写入通过由第一位线选择电路选择的第一选择位线供给第三电压或的第三电流、为了在第二电阻状态进行写入通过由第一位线选择电路选择的第一选择位线供给第四电压或的第四电流的第一位线用写入电路（写入电路210、写入用电源218）；对第二存储单元组的被选择了的存储单元，为了在第一电阻状态写入通过由第二位线选择电路选择的第二选择位线供给第三电压或的第三电流、为了在第二电阻状态写入通过由第二位线选择电路选择的第二选择位线供给第四电压或的第四电流的第二位线用写入电路（写入电路210、写入用电源218、写入比特数控制电路209、补偿写入电路211）。
并且，该交叉点型电阻变化非易失性存储装置2000作为写入动作，在对第一存储单元组的规定的存储单元写入第一电阻状态的情况下，字线用写入电路将第一电压或第一电流供给选择字线，并且，第一位线用写入电路向第一存储单元组的一个位线供给第三电压或第三电流的同时，第二位线用写入电路向第二存储单元组的A个位线供给第三电压或的第三电流，另一方面，在对第一存储单元组的规定的存储单元写入第二电阻状态的情况下，字线用写入电路向选择字线供给第二电压或第二电流，并且，第一位线用写入电路向第一存储单元组的一个位线供给第四电压或的第四电流的同时，第二位线用写入电路向第二存储单元组的A个位线供给第四电压或的第四电流。
进而，该交叉点型电阻变化非易失性存储装置2000作为读取用而具有：为了读取存储数据，对第一以及第二存储单元组的被选择了的存储单元通过选择字线，供给第五电压的字线用读取电压产生电路（具有字线解码器/驱动器205的电源）；为了读取存储数据，对第一存储单元组的被选择了的存储单元通过由第一位线选择电路所选择的第一选择位线，供给第六电压或第六电流的第一读取电路（传感放大器212）；以及为了读取存储数据，对与第二存储单元组的被选择了的存储单元通过第二位线选择电路所选择的第二选择位线，供给第六电压或的第六电流的至少一个第二读取电路（传感放大器212）。
并且，该交叉点型电阻变化非易失性存储装置2000作为读取动作而读取第一以及第二存储单元组的规定的存储单元时，字线用读取电压产生电路向选择字线供给第五电压，并且第一读取电路向第一存储单元组的一个位线供给第六电压或的第六电流的同时，第二读取电路向第二存储单元组的A个位线供给第六电压或的第六电流。这些结构要素的详细情况如下。
在图23中，存储单元阵列203是图22A以及图22B的数据单元部251的存储单元阵列的一个例子，例如具有64WL×512BL的尺寸，将阵列区域8分割（例如分割为64BL单位）的块204对位线进行分割。即，在本实施方式中，因为将同时写入比特数作为8比特，所以将阵列区域8分割。该存储单元阵列203在典型的情况下相当于包含以数据存储作为目的第一存储单元的第一存储单元组。但该存储单元阵列203也可以包含以数据存储作为目的或不以数据存储作为目的的第二存储单元组。
补偿单元部252是图22A以及图22B的补偿单元部252的存储单元阵列（补偿用存储单元阵列的块），例如具有64WL×7BL的尺寸，与构成数据单元部的存储单元阵列203共用各字线。该补偿单元部252在典型的情况下构成不以数据存储作为目的第二存储单元组。
字线解码器/驱动器205相当于字线选择电路以及字线用读取电压产生电路，是对字线WL0～WL（n-1）〔例如n=64〕进行选择性驱动的电路。
位线解码器206相当于第一以及第二位线选择电路，是选择作为数据单元部的存储单元阵列203的位线BL00～BL7（h-1）〔h是各自被分割了的BL数量，例如h=64〕的解码器电路，与块204的8块（块0～块7）的每一个对应，选择各块204内的位线的内的一个，所有块合计最大选择8个，其他的非选择位线设定为高阻抗状态。
数据输入电路207是接受输入端子Din（i）〔i=0～7〕的输入数据的8比特的输入电路。
数据锁定电路208是对数据输入电路207的输出进行锁定的8比特量的锁定电路。
写入电路210相当于第一以及第二位线用写入电路，是根据数据锁定电路208的输出数据信号选择地产生写入电压（或电流）的8比特量的写入电路。在这里，对写入对象位的位线通过位线解码器206施加写入电路210的输出WD（i）。
写入比特数控制电路209相当于构成第二位线用写入电路的一部分的电路，根据数据锁定电路208的输出，输出用于将由各块204对应了的位线解码器206地址决定的位线选择设定为有效或无效（在有效的情况下，向选择位线传递写入电路210的输出WD（i）状态，在无效的情况下，将位线设定为高阻抗状态）的位线解码器控制信号Wcnt（i），将对补偿单元部252的写入对象比特数信息信号作为Wbit（j）〔j=0～2〕来输出。
补偿写入电路211是如下的电路：相当于构成第二位线用写入电路的一部分的电路，接受所述写入对象比特数信息信号Wbit（j）来选择补偿单元部252内的写入对象位线，并施加写入电压（或电流），兼有位线解码器和写入电路的功能。因此，补偿单元部252内的写入对象外的位线被设定为高阻抗状态。
传感放大器212相当于第一以及第二读取电路，是由位线解码器206判断从各块204选择了的8比特的选择存储单元51的数据存储状态即高电阻状态或低电阻状态的读取电路的一个例子。
数据输出电路213是将传感放大器212输出的8比特的数据信号RD（i）向锁定以及串行数据输出（DOUT）端子输出的8比特量的锁定电路。
存储器功能结构块201是由所述存储单元阵列203、补偿单元部252、字线解码器/驱动器205、位线解码器206、数据输入电路207、数据锁定电路208、写入电路210、写入比特数控制电路209、补偿写入电路211、传感放大器212、以及数据输出电路213构成的电路。
地址输入电路214在锁定地址信号输入、将该地址信号输入比特分割之后，输出字线选择地址信号AX和位线选择地址信号AY的电路。在这里，字线选择地址信号AX被输入到字线解码器/驱动器205，位线选择地址信号AY被输入到位线解码器206。
控制电路215是接受来自外部的各种控制信号、输出对存储器功能结构块201的动作进行控制的控制信号（例如，在后的说明中使用的写入用脉冲信号脉冲或"0"数据写入和"1"数据写入的状态的信号W01C等）的CPU等。
LR化用电源216是产生低电阻化写入用电压VLR（或电流）的电源。LR化用电源216的输出被提供到写入电路210以及被补偿写入电路211。
HR化用电源217是产生高电阻化写入用电压VHR（或电流）的电源。HR化用电源217的输出被提供到字线解码器/驱动器205。
写入用电源218由LR化用电源216和HR化用电源217构成，基于电源VDD和更高电压的电源电压（写入电压VPP）产生各电压。
对于如上构成的实现本发明的多位同时写入的交叉点型电阻变化非易失性存储装置2000的动作，使用示出图24具体的一个例子的时序图进行详细地说明。
在图24中，作为控制信号之一，由控制电路215输入了的时钟作为时钟信号CLK被输出到存储器功能结构块201，该上升周期成为时间t0、t4、t7、t10…。在所述CLK的上升定时控制存储器功能结构块201主要的动作。在地址输入电路214接受作为外部输入的地址信号时，地址输入电路214在时钟信号CLK开始时（t0，t4，t7，t10…）锁定所述地址信号，作为内部地址信号AX以及AY输出。在这里，时间t0～t7成为AX=1、AY=1，在t7之后成为AX=2、AY=1。
从控制电路215输出的信号W01C用于进行如下的控制：根据控制信号，以表示该动作"0"数据写入（LR化写入）或者"1"数据写入（HR化写入）的信号，对字线解码器/驱动器205、写入电路210、写入比特数控制电路209、以及补偿写入电路211等，进行LR化或HR化写入的控制。在时间t0～t4中，信号W01C因为成为意味"0"数据写入的"L"水平，所以存储器功能结构块201进行低电阻（LR）化写入动作。另外，在时间t4～t7，信号W01C因为成为意味"1"数据写入的"H"水平，所以存储器功能结构块201进行高电阻（HR）化写入动作。
Din（i）是8比特的数据输入信号，用于将想在时间t0以前进行写入的数据（例如，"01000101"）输入到数据输入电路207。
LD（i）是数据锁定电路208的输出信号，通过数据输入电路207而输入了的Din（i）数据在时钟信号CLK的开始时（t0，t4，t7，t10…）被数据锁定电路208锁定，该输出即使在数据输入电路207输出变化时也能够被无关系保持，并维持到下一个时钟信号CLK的开始时。
写入比特数控制电路209输出的位线解码器控制信号Wcnt（i）在接受信号W01C和LD（i）写入"0"数据时和写入"1"数据时的每一个中，是与各块对应了的位线解码器206的每一个的有效或无效状态的信号，在这里，在时间t0～t4中位线解码器控制信号Wcnt（0，2，3，4，6）成为`H'、Wcnt（1，5，7）成为`L'。此时，与块0、2、3、4、6对应的位线解码器206的每一个与规定的选择位线和WD（0、2、3、4、6）节点电连接，另一方面，与块1、5、7对应的位线解码器206电隔断（无效化）与WD（1、5、7）节点的连接。时间t4～t7，位线解码器控制信号Wcnt（1，5，7）成为`H'、位线解码器控制信号Wcnt（0，2，3，4，6）成为`L'。此时，与块1，5，7对应的位线解码器206的每一个与规定的选择位线和WD（1、5、7）节点电连接，另一方面，与块0、2、3、4、6对应的位线解码器206将与WD（0，2，3，4，6）节点的连接电隔断（无效化）。
写入比特数控制电路209将写入对象比特数信息信号Wbit（j）与位线解码器控制信号Wcnt（i）同时输出到补偿写入电路211，在时间t0～t4输出写入对象比特数信息信号Wbit（j）=3，进行控制以使补偿写入电路211的写入比特数成为3比特。另外，在时间t4～t7，写入比特数控制电路209输出写入对象比特数信息信号Wbit（j）=5，进行控制以使补偿写入电路211的写入比特数成为5比特。
从控制电路215输出的脉冲信号为`L'时，所有的字线和选择位线是全部的字线和选择位线被预充电到预充电电压VPRE，在`H'时向选择字线以及选择位线施加规定的写入电压。在时间t0～t1，根据脉冲=`L'，预充电所有字线和选择位线，在时间t1～t2，根据脉冲=`H'，对选择字线以及选择位线施加规定的低电阻化（LR）写入电压，在时间t2～t5，根据脉冲=`L'进行同样预充电，在时间t5～t6，根据脉冲=`H'，对选择字线以及选择位线施加规定的高电阻化（HR）写入电压，在时间t6～t7，根据脉冲=`L'再次预充电。
写入电路210的写入脉冲输出WD（i）与脉冲信号同步，作为对应了"0"数据写入时和"1"数据写入时的写入电压，输出到写入对象的块204。例如，在时间t0～t1，根据脉冲=`L'，全部的WD（i）成为预充电电压VPRE输出，在时间t1～t2，根据脉冲=`H'，规定的低电阻化（LR）写入电压输出到"0"数据写入对象的WD（i），在时间t2～t5，根据脉冲=`L'，成为同样同预充电输出，在时间t5～t6，根据脉冲=`H'，规定的高电阻化（HR）写入电压被输出到"1"数据写入对象的WD（i），在时间t6～t7，根据脉冲=`L'，再次成为预充电输出。
根据所述多个信号CLK、W01C、LD（i）、Wcnt（i）、Wbit（j）、脉冲、以及WD（i），如图24所示，按照规定时间进行各字线、各位线以及补偿用位线的写入控制。例如，在时刻t0，CLK变化为`L'→`H'时，由地址输入电路214锁定输出的地址AX和AY确定与写入对象比特相连的选择字线和选择位线，因为W01C信号成为`L'，所以存储器功能结构块201被功能设定为"0"数据写入，数据锁定电路208将通过数据输入电路207输入了的Din（i）作为LD（i）锁定输出，接受LD（i）的变化，LD（i）是"0"的比特，Wcnt（i）成为`H'〔Wcnt（0，2，3，4，6）=`H'〕、LD（i）是"1"的比特，Wcnt（i）成为`L'〔Wcnt（1，5，7）=`L'〕、接受Wcnt（i）信号，确定对位线解码器206的各块的"0"数据写入的有效块和无效块。同样地，接受LD（i）的变化，输出LD（i）示出"1"的比特数的Wbit（j）。在该时刻，进行在脉冲成为了`H'时的适当的低电阻化写入准备，全部的字线被预充电到预充电电压VPRE，"0"数据写入对象的选择位线BL（0、2、3、4、6）m被预充电到预充电电压VPRE，"1"数据写入对象的选择位线BL（1、5、7）m成为高阻抗（Hi-z）状态，非选择位线成为高阻抗（Hi-z）状态，全部的补偿用位线BLC（s）在被预充电到预充电电压VPRE。
在时刻t1，在脉冲变为`L'→`H'时，选择字线成为电压0v，非选择字线成为高阻抗（Hi-z）状态，"0"数据写入对象的选择位线BL（0、2、3、4）m接受WD（0、2、3、4、6）的低电阻化写入电压VLR，施加相同电压VLR，"1"数据写入对象的选择位线BL（1、5、7）m成为接连高阻抗（Hi-z）状态，非选择位线成为接连高阻抗（Hi-z）状态，补偿用位线BLC（s）内的3个成为低电阻化写入电压VLR，4个成为高阻抗（Hi-z）状态。
在时刻t2，在脉冲变化为`H'→`L'时，与时刻t0相同，全部的字线被预充电到预充电电压VPRE，"0"数据写入对象的选择位线BL（0、2、3、4、6）m由WD（0、2、3、4、6）被预充电到预充电电压VPRE，"1"数据写入对象的选择位线BL（1、5、7）m成为接连高阻抗（Hi-z）状态，非选择位线接连成为高阻抗（Hi-z）状态，全部的补偿用位线BLC（s）被预充电到预充电电压VPRE。
时刻t4，CLK变化为`L'→`H'，地址输入电路214再次锁定前时钟周期同样的地址，由此，与根据地址AX和AY写入对象比特相连的选择字线和选择位线全时钟周期相同继续被选择，因为W01C信号成为`L'→`H'，所以存储器功能结构块201接下来功能设定"1"数据写入，数据锁定电路208将通过数据输入电路207输入的前时钟周期相同的Din（i）再次作为LD（i）锁定输出，接受W01C的变化LD（i）是"0"的比特，Wcnt（i）成为`L'〔Wcnt（0、2、3、4、6）=`L'〕、LD（i）是"1"的比特，Wcnt（i）成为`H'〔Wcnt（1、5、7）=`H'〕、接受Wcnt（i）信号，确定针对位线解码器206的各块的"0"数据写入的有效块和无效块。同样地，接受W01C的变化，输出示出LD（i）为"0"的比特数的Wbit（j）。在该时刻，进行脉冲成为了`H'时的适当的低电阻化写入准备，全部的字线被预充电到接连的预充电电压VPRE，"0"数据写入对象的选择位线BL（0、2、3、4、6）m成为高阻抗（Hi-z）状态，"1"数据写入对象的选择位线BL（1、5、7）m被预充电到预充电电压VPRE，非选择位线成为连续高阻抗（Hi-z）状态，全部的补偿用位线BLC（s）接连被预充电到预充电电压VPRE。
在时刻t5，在脉冲变化`L'→`H'时，选择字线成为高电阻化写入电压VHR，非选择字线成为高阻抗（Hi-z）状态，"1"数据写入对象的选择位线BL（1、5、7）m接受WD（1、5、7）的高电阻化写入电压0v而被施加相同电压0v，"0"数据写入对象的选择位线BL（0、2、3、4、6）m成为连续高阻抗（Hi-z）状态，非选择位线成为接连高阻抗（Hi-z）状态，补偿用位线BLC（s）的内的5个成为高电阻化写入电压0v，2个成为高阻抗（Hi-z）状态。
在时刻t6，在脉冲变化`H'→`L'时，与时刻t4相同，全部的字线被预充电到预充电电压VPRE，"1"数据写入对象的选择位线BL（1、5、7）m由WD（1、5、7）被预充电到预充电电压VPRE，"0"数据写入对象的选择位线BL（0、2、3、4、6）m成为连续高阻抗（Hi-z）状态，非选择位线成为连续高阻抗（Hi-z）状态，全部的补偿用位线BLC（s）被预充电到预充电电压VPRE。
归结以上的写入方法如下。即，本发明涉及的交叉点型电阻变化非易失性存储装置2000的写入方法包含以下步骤：选择步骤，从在向Y方向延伸的多个位线和向X方向延伸的多个字线的交点位置的每一个配置存储单元而构成的交叉点型的存储单元阵列中，选择多个位线作为选择位线，并且选择一个字线来作为选择字线，其中所述存储单元具有通过施加极性不同的电压，在低电阻状态及高电阻状态的至少两个状态可逆地变迁的电阻变化元件、以及与所述电阻变化元件串联连接的具有非线性的电流电压特性的双向的电流控制元件；以及写入步骤，对由所述选择步骤所选择了的多个选择位线的每一个供给第一电压或第一电流，对由所述选择步骤所选择了的一个选择字线供给第二电压或第二电流，从而对位于所述多个选择位线和所述一个选择字线的交点的多个存储单元同时实施写入。即，交叉点型电阻变化非易失性存储装置，在向存储单元阵列进行写入的情况下，通常对同样的字线连接的（1+A）个的存储单元同时进行写入。
更详细地说，所述存储单元阵列具有数据单元部和补偿单元部，所述数据单元部是与所述多个位线中的、一部分多个位线对应的存储单元的集合（存储单元阵列203），所述补偿单元部是与其他的一部分的多个位线对应的存储单元的集合（补偿单元部252），在所述选择步骤中，选择所述数据单元部和所述补偿单元部共用的一个字线作为选择字线的同时，从构成所述数据单元部的多个位线选择选择位线、并从构成所述补偿单元部的多个位线选择选择位线以使从构成所述数据单元部的多个位线选择的选择位线和从构成所述补偿单元部的多个位线选择的选择位线的合计数量固定。
根据其他的看法，该交叉点型电阻变化非易失性存储装置2000，作为写入动作，对第一存储单元组的规定的存储单元写入第一电阻状态时，字线用写入电路将第一电压或第一电流供给选择字线，并且，第一位线用写入电路将第三电压或第三电流供给第一存储单元组的一个位线的同时，第二位线用写入电路向第二存储单元组的A个位线供给第三电压或第三电流。另一方面，对第一存储单元组的规定的存储单元写入第二电阻状态时，字线用写入电路向选择字线供给第二电压或第二电流，并且第一位线用写入电路向第一存储单元组的一个位线供给第四电压或第四电流的同时，第二位线用写入电路向第二存储单元组的A个位线供给第四电压或第四电流。此时，上述A优选在写入时是经常预先被规定了的固定值，具体地说等于M/N-1，或是与其相近的整数。
通过这样的构成例以及其动作，如在图21进行的说明，能够实现如下的存储系统：根据在数据单元写入部的写入比特数对在补偿单元写入部的写入比特数进行控制，能够实现可将合计的"0"或"1"的同时写入比特数通常设为一定的多位同时写入存储系统，由此，能够提供如下的交叉点型电阻变化非易失性存储装置：对数据单元部可进行包含任意的个数的"0"（或者任意的个数的"1"）的多位数据的写入，并且使在数据单元部的写入对象的电阻变化元件10的设定电阻值稳定。
（实施方式3）《多位同时读取的读取稳定化》
到现在为止，针对实现写入效率化的同样字线上的多个存储单元的多位同时写入和其结构以及动作进行了说明。
关于读取，作为削减了漏电流的读取特性的稳定化手法，写入同样的多位同时读取是有效的。在本实施方式中，对于多位同时读取的读取稳定化的效果与其具体结构和动作，作为实施方式3，来进行说明。
图25示出存储单元阵列1的结构概要。
在图25中，存储单元51是与图4所示的存储单元相同的存储单元。字线24WL0～WL（n-1）的n个被各自平行配置，位线25BL0～BL（m-1）的m个与字线24正交，位线25的每一个被平行配置，在各字线24和各位线25的各交点位置配置存储单元51而构成存储单元阵列1。
在图25中，选择第一选择存储单元1510（即，第一存储单元组的存储单元）、和与连接所述第一选择存储单元1510的字线同样的所述字线连接的第二选择存储单元组1511（即，第二存储单元组的存储单元）作为读取对象的存储单元而被选择。在这里，所述第二选择存储单元组1511设为7比特（A个选择位线的一个例子），将选择同样字线上的8比特的存储单元126来读取的情况作为一个例子来进行说明。
选择n个字线中的、规定的一个字线的字线选择电路（未图示）与WL0～WL（n-1）的端部连接，在这里，所述字线选择电路选择WL1，在与所述第一选择存储单元1510连接的位线BL0的端部连接选择该位线的第一位线选择电路（未图示），在这里由所述第一位线选择电路选择BL0，在所述第一选择存储单元1510以外所连接的位线BL1～BL（m-1）的端部连接选择规定的位线的第二位线选择电路（未图示），在这里，所述第二位线选择电路选择BL1～BL7。在所述字线选择电路的输入端子连接供给读取时的字线电压的字线用读取电压产生电路（未图示），读取时，从所述字线用读取电压产生电路通过所述字线选择电路对选择字线施加读取时的字线电压。另一方面，在所述第一位线选择电路以及所述第二位线选择电路的输入端子，连接与选择存储单元相同数量的读取电路，在这里，第一读取电路（未图示）通过所述第一位线选择电路与所述第一选择存储单元1510电连接，第二读取电路（未图示）的7个通过所述第二位线选择电路与第二选择存储单元组1511中的各自的选择存储单元电连接。
所述字线用读取电压产生电路通过所述字线选择电路向选择字线WL1供给第五电压，同时，所述第一读取电路以及7个第二读取电路的每一个，通过所述第一以及第二位线选择电路向选择位线BL0～BL7供给第六电压或第六电流，同时读取8比特的选择存储单元的存储数据的状态。总之，在本实施方式中，交叉点型电阻变化非易失性存储装置在从存储单元阵列进行读取时，通常从与同样的字线连接的（1+A）个的存储单元同时读取。
图26示出图25的8比特的选择存储单元126和非选择存储单元的阵列等效电路以及与8个各选择存储单元对应了的8个的电流检测电路960～967的关系的图。
在图26中，第一选择存储单元260的一方的端子与选择字线WL1连接，另一方的端子与选择位线BL0连接。同样地，第二选择存储单元261的一方的端子与选择字线WL1连接，另一方的端子连接到选择位线BL1。同样地，第7选择存储单元266的一方的端子与选择字线WL1连接，另一方的端子与选择位线BL6连接。同样地，第8选择存储单元267的一方的端子与选择字线WL1连接，另一方的端子与选择位线BL7连接。另外，在附图中虽然进行了省略，但对于第三～第六选择存储单元，另一方的端子同样地分别与选择位线BL2～BL5连接。
另外，第10非选择存储单元930的一方的端子与非选择字线组NW连接，另一方的端子与选择位线BL0连接。同样地，第11非选择存储单元931的一方的端子与非选择字线组NW连接，另一方的端子与选择位线BL1连接。同样地，第16非选择存储单元936的一方的端子与非选择字线组NW连接，另一方的端子与选择位线BL6连接。同样地，第17非选择存储单元937的一方的端子与非选择字线组NW连接，另一方的端子与选择位线BL7连接。另外，在附图中虽然进行了省略，但对于第12～第15非选择存储单元，另一方的端子同样地分别与选择位线BL2～BL5连接。
另外，第二非选择存储单元194是在非选择WL组和非选择BL组之间所构成的存储单元。第三非选择存储单元195是在非选择BL组和选择字线WL1之间所构成的存储单元。第二非选择存储单元194和第三非选择存储单元195根据选择存储单元的个数多少改变该对象数。
传感器电源97是电流温度检测用的电源，第一电流检测电路960是将传感器电源97作为电源，与选择位线BL0连接的电流检测电路。第二电流检测电路961将传感器电源97作为电源，是与选择位线BL1连接的电流检测电路。第7电流检测电路966将传感器电源97作为电源，是与选择位线BL6连接的电流检测电路。第8电流检测电路967将传感器电源97作为电源，是与选择位线BL7连接的电流检测电路。另外，在附图中省略，但对于第三～第六的电流检测电路分别与选择位线BL2～BL5连接。另外，非选择WL成为高阻抗（Hi-z）状态。
在图27（a）、（b）、以及（c）以对1比特读取时和8比特读取时进行比较的形态示出I-V特性工作点图，该I-V特性工作点图是以在图26示出的本发明的存储单元阵列的结构的读取动作时的非选择字线组（NW点）作为基准的。图27（a）是1比特读取时的特性图。图27（b）和图27（c）是在图27（a）追加了8比特同时读取时第10～第17非选择存储单元930～937流过的电流Ib_nw（从Ib_nw0到Ib_nw7）的总和的特性图。
在图27（a）中，横轴是向各存储单元施加的电压，纵轴是流过各存储单元的电流，作为特性线，以流过选择存储单元30的电流Isel（在图26中，Isel0～Isel7的任一个）、流过第10～第17非选择存储单元930～937的电流Ib_nw（在图26中，Ib_nw0～Ib_nw7的任一个）、以及流过第二非选择存储单元194以及第三非选择存储单元195的Inw_w，分别描绘示出电阻变化元件的电阻状态在高电阻状态（HR）和低电阻状态（LR）的两个状态（在非选择存储单元中，示出该全电阻变化元件的电阻状态是高电阻的情况和低电阻的情况的两个状态）的共计6个状态。即，选择存储单元30在低电阻状态（LR）的情况下的电流Isel的特性线由白三角构成，选择存储单元30在高电阻状态（HR）的电流Isel的特性线由白圆构成，非选择存储单元全部是低电阻状态（LR）的情况下的电流Ib_nw以及电流Inw_w由黑三角构成，非选择存储单元全部是高电阻状态（HR）情况下的电流Ib_nw以及电流Inw_w由黑圆构成。另外，在这里，电阻变化元件的高电阻状态的电阻值设为Rh，低电阻状态的电阻值设为Rl，假设1位以上的电阻变化。
关于选择存储单元30的特性，电阻变化元件的电阻值在高电阻状态的情况下成为Isel（HR），在低电阻状态的情况下成为Isel（LR），例如，传感器电压VSA是VSAa时，流向电阻变化元件的传感器电流在电阻变化元件是高电阻状态时成为Isel（HR），在电阻变化元件是低电阻状态时成为Isel（LR）。另外，关于第10～第17非选择存储单元930～937的特性，在将选择位线BL1的施加电压设为VSAa时，对非选择WL组（NW点）施加从0到VSAa的电压时的流向第10～第17非选择存储单元930～937的电流Ib_nw，表示第10～第17非选择存储单元930～937的全电阻变化元件是高电阻状态（HR）的情况和是低电阻状态（LR）的情况的每一个。另外，关于第二非选择存储单元194和第三非选择存储单元195合在一起的特性，以选择字线WL1的电压0v作为基准，对非选择WL组（NW点）施加0到VSAa的电压时的流向第二非选择存储单元194和第三非选择存储单元195的电流Inw_w，表示全电阻变化元件是高电阻状态（HR的）情况和是低电阻状态（LR的）情况的每一个。即，非选择存储单元的特性示出以选择位线BL1或选择字线WL1的电压为基准来施加非选择字线组（NW点）的电压的情况。
在本特性中，流过非选择存储单元的电流Ib_nw和电流Inw_w，基于非选择WL组以及非选择BL组为Hi-z，而变成Ib_nw=Inw_w，因此图27（a）的I-V特性的工作点，成为特性Ib_nw和特性Inw_w的交点位置，该电流量在全部的非选择存储单元的电阻变化元件的电阻为高电阻状态（HR）的情况成为Ihzh，在全部的非选择存储单元的电阻变化元件的电阻值为低电阻状态（LR）的情况下成为Ihzl（Ihzl>Ihzh）。
即，选择存储单元30的电流Isel在电阻变化元件是高电阻状态的情况下为Isel（HR），在低电阻状态的情况下为Isel（LR），在图27（a）的例子中是约3倍的差，与此相对，流过非选择存储单元的电流因电阻变化元件的电阻值的电阻状态而变动，为Ihzl～Ihzh（Ihzh>Isel（LR），在图27（a）的例子中约3倍以上），相当地多。因此，电流检测电路960～967的传感器电流Isen，根据
Isen=Isel+Ib_nw…式5
选择存储单元30的电阻变化元件成为高电阻状态且非选择存储单元的电阻变化元件全部是低电阻状态的情况下成为Isen1=Isel（HR）+Ihzl，另一方面，选择存储单元30的电阻变化元件为低电阻状态且非选择存储单元的电阻变化元件全部是高电阻状态的情况下成为Isen2=Isel（LR）+Ihzh。在图27中，相对选择存储单元30的的电流Isel的低电阻状态的电流针对高电阻状态的电流的电流比率约是3倍，可知传感器电流Isen的电流比率下降到约1倍和约3分之一。另外，所谓传感器电流Isen的电流比率，是选择存储单元的电阻变化元件在高电阻状态和低电阻状态的传感器电流Isen的电流比率的最小间隔（最坏值），相当于在交叉点型电阻变化非易失性存储装置的读取裕度（マージン）。
像这样，可以说在非选择WL组和非选择BL组都是Hi-z状态时，在由电流检测电路960～967判断并读取选择存储单元30的低电阻的情况下，效率非常低。
另一方面，在同时读取同样选择字线上的8个存储单元的情况下，按照各选择位线通过电流检测电路960～967施加传感器电压。电流通过第10～第17非选择存储单元930～937流向非选择WL组，其总和成为1比特读取时的8倍。因此，因为将1比特读取时的电流Ib_nw的电流8倍后的电流流向NW点，所以图27（b）示出的NW点的工作点2成为8比特同时读取时的工作点。集中在此时的NW点的电流成为Ihz8，NW点的电压从Vnw1上升到Vnw8。
在与8比特同时读取时的各位线相连的第10～第17非选择存储单元流过的Ib_nw0～Ib_nw7的各电流相当于NW点的电压为Vnw8时的电流，因此成为Ib_nwi（图27（c））。即，1比特读取时的电流Ib_nw（Ihzl）通过进行8比特读取而减少到Ib_nwi。
因此，由电流检测电路960～967所检测的传感器电流Isen通过上述式5，在选择存储单元30的电阻变化元件是高电阻状态且非选择存储单元的电阻变化元件全部是低电阻状态的情况下，成为Isen=Isel（HR）+Ib_nwi，另一方面，选择存储单元30的电阻变化元件是低电阻状态且非选择存储单元的电阻变化元件全部是高电阻状态的情况下，成为Isen=Isel（LR）+Ib_nwi。在图27的例子中，选择存储单元30的电流Isel的低电阻状态的电流针对选择存储单元30的电流Isel的高电阻状态的电流的电流比率约是3倍，与此相对，可知传感器电流Isen的电流比率改善到约1.5倍和约一半。
像这样，同时读取同样字线上的多个存储单元的手法，可扩大读取利益、可靠地读取。
《读取动作的说明》
首先，对于与读取有关系的要素电路块和其功能使用图23的交叉点型电阻变化非易失性存储装置2000的电路块结构来进行图说明。
在图23中，读取时，由控制信号从控制电路215向存储器功能结构块输入表示读取模式的信号，按照地址信号通过从地址输入电路214输出的地址AX以及AY，字线解码器/驱动器205将按照地址AX的一个的字线驱动到选择电压0V。另外，位线解码器206根据地址AY按照各块选择一个位线与节点YD（i）电连接。作为一个传感放大器电路的集合体的传感放大器212通过各节点YD（i）对各选择位线施加读取电压VSA来执行多位同时读取，在该期间由传感放大器212检测由存储器单元流过的电流量，并由电流量的大小判断选择存储单元的存储数据是"0"或者是“1”，将其结果作为作为输出信号RD（i）输出。来自传感放大器212的输出信号RD（i）在规定的定时时间锁定数据输出电路213，作为数据信号Dout（i）输出到交叉点型电阻变化非易失性存储装置2000的外部。
接着，使用图28读取序列对其动作进行详细说明。
在图28中，作为控制信号之一向控制电路215输入的时钟作为时钟信号CLK被输出到存储器功能结构块201，其起始周期成为时间tr0、tr4、tr7、tr10…。存储器功能结构块201的主要的动作由所述CLK的上升定时所控制。在地址输入电路214接收作为外部输入的地址信号时，地址输入电路214在时钟信号CLK的上升时（tr0、tr2、tr4、tr6…）锁定所述地址信号，作为内部地址信号AX以及AY输出。例如，在时间tr0～tr2中，AX=1、AY=1，在时间tr2～tr4中，AX=2、AY=1，在时间tr4～tr6中，AX=3，AY=1。
在时刻tr0，CLK变化为`L'→`H'时，地址输入电路214根据锁定输出的地址AX和AY，确定读取对象比特相连的选择字线和选择位线，全部的字线被预充电到预充电电压VPR，读取对象的选择位线BL1m从传感放大器212通过节点YD（i）被预充电到预充电电压VPR，非选择位线成为高阻抗（Hi-z）状态。
在时刻tr1，CLK变化为`H'→`L'时，对选择字线WL1施加选择电压0v，其他的非选择字线全部成为高阻抗状态（Hi-z）。读取对象的选择位线BL1m从i个传感放大器212通过节点YD（i）对每一个选择位线施加读取电压VSA，其他的非选择位线成为高阻抗（Hi-z）状态。作为i个传感放大器电路的集合体的传感放大器212执行多比特同时读取，通过传感放大器212检测在该期间由选择存储单元流出的电流量，由电流量的大小判断选择存储单元的存储数据是"0"或者是"1"，其结果作为输出信号RD（i）来输出。传感放大器212的输出信号RD（i）在规定的定时时间（在这里设为下一个时刻tr2）由数据输出电路213锁定，输出数据D1作为数据信号Dout（i）。
在时刻tr2，在CLK变化为`L'→`H'时，根据地址输入电路214锁输出的地址AX和AY，确定读取对象比特相连的选择字线和选择位线，全部的字线被预充电到预充电电压VPR，读取对象的选择位线BL1m从传感放大器212通过节点YD（i）被预充电到预充电电压VPR，非选择位线成为高阻抗（Hi-z）状态。
在时刻tr3，在CLK变化`H'→`L'时，对选择字线WL2施加选择电压0v，其他的非选择字线全部成为高阻抗状态（Hi-z）。读取对象的选择位线BL1m从i个传感放大器212通过节点YD（i）对各个的选择位线施加读取电压VSA，其他的非选择位线成为高阻抗（Hi-z）状态。作为i个传感放大器电路的集合体的传感放大器212执行多位同时读取，通过传感放大器212检测该期间由选择存储单元流过的电流量，由电流量的大小判断选择存储单元的存储数据是"0"或者是"1"，其结果作为输出信号RD（i）而被输出。传感放大器212的输出信号RD（i）在规定的定时时间（在这里，设为下一个时刻tr4），由数据输出电路213锁定，作为数据信号Dout（i）输出数据D2。
在时刻tr4，在CLK变化`L'→`H'时，根据地址输入电路214锁定输出的地址AX和AY，确定读取对象位相连的选择字线和选择位线，全部的字线被预充电到预充电电压VPR，读取对象的选择位线BL1m从传感放大器212通过节点YD（i）被预充电到预充电电压VPR，非选择位线成为高阻抗（Hi-z）状态。
在时刻tr5，在CLK变化`H'→`L'时，对选择字线WL3施加选择电压0v，其他的非选择字线全部成为高阻抗状态（Hi-z）。对读取对象的选择位线BL1m，从i个传感放大器212通过节点YD（i）对各个的选择位线施加读取电压VSA，其他的非选择位线成为高阻抗（Hi-z）状态。作为i个传感放大器电路的集合体的传感放大器212执行多位同时读取，通过传感放大器212检测该期间由选择存储单元流过的电流量，通过电流量的大小判断选择存储单元的存储数据是"0"或者是"1"，其结果作为输出信号RD（i）而被输出。传感放大器212的输出信号RD（i）在规定的定时时间（在这里，设为下一个时刻tr6）由数据输出电路213锁定，作为数据信号Dout（i）输出数据D3。
另外，在该多位同时读取中，用于写入时的补偿单元部252没有使用，因此补偿用位线BLC（s）在平时成为高阻抗（Hi-z）状态。
总结以上的读取方法如下。即，本发明涉及的交叉点型电阻变化非易失性存储装置2000的读取方法包含以下步骤：选择步骤，从在向Y方向延伸的多个位线和向X方向延伸的多个字线的交点位置的每一个配置存储单元而构成的交叉点型的存储单元阵列中，选择多个位线作为选择位线，并且选择一个字线来作为选择字线，其中所述存储单元具有通过施加极性不同的电压，在低电阻状态及高电阻状态的至少两个状态可逆地变迁的电阻变化元件、以及与所述电阻变化元件串联连接的具有非线性的电流电压特性的双向的电流控制元件；以及读取步骤，对由所述选择步骤所选择了的多个选择位线的每一个供给第一电压或第一电流，对由所述选择步骤所选择了的一个选择字线供给第二电压，从而对位于所述第一选择位线以及所述第二选择位线和所述一个选择字线的交点的多个存储单元同时实施读取。
即，该交叉点型电阻变化非易失性存储装置2000作为读取动作在读取第一存储单元组以及第二存储单元组的规定的存储单元时，由字线用读取电压产生电路向选择字线供给第五电压，并且，由第一读取电路向第一存储单元组的第一选择位线供给第六电压或第六电流的同时，由第二读取电路向第二存储单元组的A个第二选择位线供给第六电压或第六电流。
通过这样的结构例子以及其动作，可实现多位同时读取存储器系统，并能够提供流过非选择存储单元的漏电流少的稳定的可读取的交叉点型电阻变化非易失性存储装置。
如以上说明，本实施方式的交叉点型电阻变化非易失性存储装置，在写入动作时，通过对与一个选择字线相连的多数的选择存储单元通过进行同时写入的简便的动作方式，削减流过非选择存储单元的漏电流，选择存储单元电流针对选择位线的供给电流的比例高，即实现高效率的写入，加之对长方比特形状的存储单元阵列以最适合的比特数进行多位同时写入，由此最小限度地抑制非选择存储单元的扰乱的影响的同时，实现因削减不需要的解码电路以及驱动电路所致的芯片面积的缩小。
另外，本实施方式的交叉点型电阻变化非易失性存储装置，在读取动作时，与写入时相同，通过同时读取与一个选择字线相连的多个选择存储单元的简便的动作方式，削减流过非选择存储单元的漏电流，进行更稳定的读取。
根据以上的情况，以低成本能够实现具有稳定的存储单元写入以及读取特性的交叉点型电阻变化非易失性存储装置。
（实施方式4）《具体周边电路的其他结构例子（列地址解码器转换控制方式）》
我们发明者们研究并发明了以比必需写入比特数控制电路209的实施方式2简单的结构将写入比特数固定化的结构以及方法。以下将该内容作为实施方式4进行说明。
如实施方式2说明了的那样，在本实施方式中，对于交叉点型电阻变化非易失性存储装置的数据，以所说的字节（例如，8比特的汇总）或字（例如，16比特的汇总）这样的多个比特成为了一个汇总的数据形式进行访问（输入输出）。在这里为了说明的简单化，采用将8比特数据作为一个汇总的字节写入动作，说明本发明的写入方法。
图29是示出字节写入时的概要的例子，图29（a）示出任意的写入输入数据的一个例子，图29（b）示出对所述输入数据内的"0"数据写入（例如低电阻（LR）化写入）比特进行抽出并列举了的状态，图29（c）示出对所述输入数据内的"1"数据写入（例如高电阻（HR）化写入）比特进行抽出并列举了的状态。即，在图29中示出以下状态：将图29（a）示出的输入数据按照数据存储比特（D0～D7）那样，将各个比特分离为（时间分割）图29（b）示出的"0"写入和图29（c）示出的"1"写入的状态。
在图29（a）示出的写入的一个例子中，作为D0～D7输入"01000101"的8比特数据。如该例子所示，写入输入数据因为成为"0"和"1"混在一起的形式，所以在使用了使写入电流的方向变化的本电阻变化元件的交叉点存储器中，需要将选择位线和选择字线的写入电压通过低电阻化写入和高电阻化写入设定为不同的状态。因此，对一个输入数据需要分为"0"数据部和"1"数据部，并通过以不同的定时进行写入的时间分割方法来进行实施。在图29（b）中，仅将图29（a）内的"0"数据提出的内容作为数据单元写入比特，在W0～W7示出。另外，在图29（c）中，仅将图29（a）的内的"1"数据提出的内容作为数据单元写入比特，在W0～W7示出。
在图29（b）、图29（c）示出的W0～W7的数据单元写入比特的状态的"0"或"1"数据的数量因输入数据的内容而时时不同。例如，在考虑是"0"数据的情况下，在某些输入数据中，既有"0"数据的数量仅是1比特的情况，又有是8比特的情况。像这样，写入比特数量因输入数据的内容而不同时，如根据在图17B说明了的、对写入电阻值的同时写入比特数的依存性可知，产生进行写入的电阻变化元件10的电阻值存在很大的不均衡的课题。
对于解决本课题的方法，通过实施方式2说明了其一个例子，但在该实施方式2中因为将全部写入比特数设为8比特固定，所以需要根据输入的"0"或"1"的数据个数算出补偿单元部的写入比特数的写入比特数控制电路209这样的电路。另外，在补偿单元部252中，如根据图21所知，设想产生对于S0比特以最多的频度进行写入动作、对于S6比特以最少的频度进行写入动作这样的不均匀化，则补偿单元部252的存储单元写入损坏产生偏倾，从存储单元的可靠性的观点出发也不太好。
为了解决这样的课题，发明了如下的新的结构以及方法：在与写入D0～D7的各数据的数据区域的每一个设置邻接的补偿单元部、通过基于列地址解码器电路的写入区域选择使写入比特数固定，因此在本实施方式中，在以下对其具体的内容进行说明。
图30A以及图30B示出本发明的数据单元区域和补偿单元区域的结构，分别是对于"0"以及"1"写入时的访问方法的说明图。
图30A是对图29（b）的"0"写入的存储单元阵列的访问方法进行说明的图，W0～W7示出"0"写入比特的状态（在这里将W0～W7状态设置为与图29（b）相同）。
在图30A中，作为“"0"写入对象比特”而被示出的分割存储单元阵列1001a～1001h，表示被分割为写入W0～W7的各比特的8区域的存储单元阵列的一个例子（其中，全部区域的各字线分别对应地被连接）。比特W0与分割存储单元阵列1001a对应，比特W1与分割存储单元阵列1001b对应，比特W2与分割存储单元阵列1001c对应，比特W3与分割存储单元阵列1001d对应，比特W4与分割存储单元阵列1001e对应，比特W5与分割存储单元阵列1001f对应，比特W6与分割存储单元阵列1001g对应，比特W7与在分割存储单元阵列1001h对应。分割存储单元阵列1001a～1001h的写入比特的确定（在哪个存储单元阵列里写入"0"），由地址和写入比特状态决定。各分割存储单元阵列1001a～1001h由被多个位线构成的数据用存储单元阵列1002a～1002h（连接位于n个字线和q个位线的交点的每一个的位置的存储单元的结构）、和被一个位线构成的补偿用存储单元阵列1003a～1003h来构成（n个字线被数据用存储单元阵列1002a～1002h和补偿用存储单元阵列1003a～1003h共有）。
即，在本实施方式中，分割存储单元阵列1001a由数据用存储单元阵列1002a和补偿用存储单元阵列1003a构成，分割存储单元阵列1001b由数据用存储单元阵列1002b和补偿用存储单元阵列1003b构成，分割存储单元阵列1001c由数据用存储单元阵列1002c和补偿用存储单元阵列1003c构成，分割存储单元阵列1001d由数据用存储单元阵列1002d和补偿用存储单元阵列1003d构成，分割存储单元阵列1001e由数据用存储单元阵列1002e和补偿用存储单元阵列1003e构成，分割存储单元阵列1001f由数据用存储单元阵列1002f和补偿用存储单元阵列1003f构成，分割存储单元阵列1001g由数据用存储单元阵列1002g和补偿用存储单元阵列1003g构成，分割存储单元阵列1001h由数据用存储单元阵列1002h和补偿用存储单元阵列1003h构成。
数据用存储单元阵列1002a～1002h和补偿用存储单元阵列1003a～1003h的选择（即，对于各分割存储单元阵列1001a～1001h，在数据用存储单元阵列进行写入还是在补偿用存储单元阵列中进行写入）由0或1的写入模式和写入比特的状态决定。另外，写入模式被区别为如图30A所示在存储单元阵列中写入"0"（"0"写入模式），或如图30B所示在存储单元阵列写入"1"（"1"写入模式）。
更详细地说，在"0"写入模式中，关于写入比特W0～W7的状态被设定为"0"的比特，在数据用存储单元阵列实施写入，另一方面，关于写入比特W0～W7的状态设为"1"（在图30A中设为空白栏）比特在补偿用存储单元阵列实施写入。
具体地说，在图29示出的例子中，基于写入比特W0为"0"，作为选择写入区域选择数据用存储单元阵列1002a，对由地址决定的选择比特（例如存储单元1004a）实施写入，基于写入比特W1为"1"（空白栏），作为选择写入区域选择补偿用存储单元阵列1003b，对由地址决定的选择比特（例如存储单元1004b）实施写入，基于写入比特W2为"0"，作为选择写入区域选择数据用存储单元阵列1002c，对由地址决定的选择比特（例如存储单元1004c）实施写入，基于写入比特W3为"0"，作为选择写入区域选择数据用存储单元阵列1002d，对由地址决定的选择比特（例如存储单元1004d）实施写入，基于写入比特W4为"0"，作为选择写入区域选择数据用存储单元阵列1002e，对由地址决定的选择比特（例如存储单元1004e）实施写入，基于写入比特W5为"1"（空白栏），作为选择写入区域选择补偿用存储单元阵列1003f，对由地址决定的选择比特（例如存储单元1004f）实施写入，基于写入比特W6为"0"，作为选择写入区域选择数据用存储单元阵列1002g，对由地址决定的选择比特（例如存储单元1004g）实施写入，基于写入比特W7为"1"（空白栏），作为选择写入区域选择补偿用存储单元阵列1003h，对由地址决定的选择比特（例如存储单元1004h）实施写入。
图30B是对图29（c）的"1"写入的存储单元阵列的访问方法进行说明的图，在W0～W7示出"1"写入比特的状态（在这里将W0～W7状态设定为与图29（c）相同）。
在图30B中，作为“‘1’写入对象比特”所示出的分割存储单元阵列1001a～1001h，除了成为按照被写入比特W0～W7所存放的状态的写入对象的选择写入区域不同之外，因为与示出“‘0"写入对象比特”的图30A相同，所以对于存储单元阵列的结构进行了省略。
如先前记载了的那样，数据用存储单元阵列1002a～1002h和补偿用存储单元阵列1003a～1003h的选择（即，关于各分割存储单元阵列1001a～1001h是向数据用存储单元阵列写入，还是向补偿用存储单元阵列写入）由0或1写入模式和写入比特的状态决定。在该"1"写入模式中，对于写入比特W0～W7的状态被设定为"1"的比特向数据用存储单元阵列实施写入，对于写入比特W0～W7的状态设定为"0"（在图30B中，设为空白栏）的比特向补偿用存储单元阵列实施写入。
具体地说，在图29示出的例子中，基于写入比特W0为"0"（空白栏），作为选择写入区域选择补偿用存储单元阵列1003a，对由地址决定的选择比特（例如存储单元1004a）实施写入；基于写入比特W1为"1"，作为选择写入区域选择数据用存储单元阵列1002b，对由地址决定的选择比特（例如存储单元1004b）实施写入；基于写入比特W2为"0"（空白栏），作为选择写入区域选择补偿用存储单元阵列1003c，对由地址决定的选择比特（例如存储单元1004c）实施写入；基于写入比特W3为"0"（空白栏），作为选择写入区域选择补偿用存储单元阵列1003d，对通过地址决定的选择比特（例如存储单元1004d）实施写入；基于写入比特W4为"0"（空白栏），作为选择写入区域选择补偿用存储单元阵列1003e，对通过地址决定的选择比特（例如存储单元1004e）实施写入；基于写入比特W5为"1"，作为选择写入区域选择数据用存储单元阵列1002f，对通过地址决定的选择比特（例如存储单元1004f）实施写入；基于写入比特W6为"0"（空白栏），作为选择写入区域选择补偿用存储单元阵列1003g，对通过地址决定的选择比特（例如存储单元1004g）实施写入；基于写入比特W7为"1"，作为选择写入区域选择数据用存储单元阵列1002h，对通过地址决定的选择比特（例如存储单元1004h）实施写入。
像这样，"0"写入模式时，对于数据用存储单元阵列的规定的比特实施关于"0"写入比特的写入动作，另一方面，对补偿用存储单元阵列的规定的比特实施关于"1"写入比特的写入动作。另外，"1"写入模式时，对数据用存储单元阵列的规定的比特实施关于"1"写入比特的写入动作，另一方面，对于补偿用存储单元阵列的规定的比特实施关于"0"写入比特的写入动作。
即，在本实施方式中，在执行多个比特的写入数据的写入时，通常对多个分割存储单元阵列同时执行写入。由此，即使在任一个的写入时，因为能对同样字线上同时写入的比特数设定为8比特（即，固定值），所以也可进行稳定的写入。另外，因为成为以写入比特单位选择数据用存储单元阵列和补偿用存储单元阵列的结构，所以有关该选择的控制能够利用解码器进行的简便的结构实现。
另外，所述分割存储单元阵列1001a～1001h（或者，在忽略由一个位线构成的补偿用存储单元阵列1003a～1003h时，也可以说数据用存储单元阵列1002a～1002h）的每一个的阵列形状大体上正方比特形状（n=q）时，向所述分割存储单元阵列1001a～1001h内的选择字线连接的非选择存储单元的施加电压和向选择位线连接的非选择存储单元的施加电压成为大体上相同的均一化状态，所以可将在写入时的干扰的影响控制在最小限度。
根据这种情况，即使全体的存储单元阵列是长方比特形状阵列，通过在前述说明的分割存储单元阵列方式的多位同时写入，使长方比特形状阵列构成为有效的多个正方向比特形状阵列或与其接近的形状，并决定同时写入比特数、即分割存储单元阵列数。
反过来，也可以根据构成存储单元阵列的字线的数量以及同时写入比特数，来决定分割存储单元阵列一个的位线数。
另外，通过根据各种目的的模拟存储单元和冗长用比特或ECC用的奇偶校验位等的追加，即使在分割存储单元阵列的阵列形状未成为正方比特形状阵列的情况下，在写入的存储单元的1比特的有效的存储单元阵列内、向与选择字线连接的非选择存储单元的施加电压和向与选择位线连接的非选择存储单元的施加电压（详细地说，是构成所述的各非选择存储单元的电阻变化元件的2端子间电压）如果是干扰界限电压以下，则分割存储单元阵列的阵列形状也可以是长方比特形状（n≠q）。
接着，关于对写入比特与1比特（1D）区域对应了的数据用存储单元阵列和补偿用存储单元阵列进行选择的电路（1D量存储器访问电路1023）的结构（即，一个有关分割存储单元阵列的电路）使用图31进行说明。
在图31中，数据用存储单元阵列1005被布线在X方向n个字线1007（WL0～WL（n-1））和在与X方向立体地交叉的Y方向布线q个位线1008的各交点具有存储单元51。该数据用存储单元阵列1005是如下的数据用存储单元阵列的一个例子：该数据用存储单元阵列由在X方向延伸的N（N为整数）个字线和在Y方向延伸的M（M为整数）个位线的交点的每一个配置存储单元来构成，所述存储单元具有电阻变化元件和双方向的电流控制元件；所述电阻变化元件通过被施加极性不同的电压，在第一电阻状态以及第二电阻状态的至少两个状态可逆地变迁；所述电流控制元件与所述电阻变化元件串联地连接并具有非线性的电流电压特性。
补偿用存储单元阵列1006在被布线在X方向的n个字线1007（WL0～WL（n-1））和被布线在Y方向一个的位线1009的各交点具有替代单元（在这里是存储单元51）。该补偿用存储单元阵列1006是如下的补偿用存储单元阵列的一个例子在N个（N是整数）字线和在Y方向延伸的至少一个位线的交点的每一个配置有替代单元而被构成，该替代单元至少包含具有非线性的电流电压特性的双向的电流控制元件。
位线预充电电路1010在信号PRE_Y=`L'时，将各位线1008，1009预充电到电压VPR。多个CMOS开关1011的每一个由N通道晶体管和P通道晶体管构成。由多个CMOS开关1011构成的位线解码器电路1012由根据外部被输入的地址信号生成的位线选择信号PY0～PY（q-1）、NPY0～NPY（q-1）（在这里，q为整数）选择数据用存储单元阵列1005的位线1008内的规定的1比特连接选择位线和节点YDM。该位线解码器电路1012是对构成多个分割存储单元阵列的每一个的数据用存储单元阵列的一个位线进行选择的第一位线选择电路的一个例子。另外，与位线1009连接了的CMOS开关1011是对构成多个分割存储单元阵列的每一个的补偿用存储单元阵列的一个位线进行选择的第二位线选择电路的一个例子。
CMOS开关1015～1018由N通道晶体管1013和P通道晶体管1014构成。数据/补偿选择兼W/R选择开关电路1019是由CMOS开关1015～1018所构成，在写入时，由控制信号MW/NMW、DW/NDW进行导通/截止控制，来选择控制写入电压节点W是传达到节点YDM还是传达到节点YDD，另一方面，在读取时，通过控制信号MR/NMR、DR/NDR进行导通/截止控制，来选择控制将节点YDM或节点YDD向读取节点R传达。该数据/补偿选择兼W/R选择开关电路1019是如下的的数据/补偿选择电路的一个例子：基于数据输入信号和后述的写入数据标志，对与多个分割存储单元阵列的每一个，选择第一位线选择电路或第二位线选择电路的某一个使之进行动作，从而执行写入。该数据/补偿选择电路对于多个分割存储单元阵列的每一个，通过以下的4个例子的某一个来进行写入。
（1）在对分割存储单元阵列的数据输入信号指示第一电阻状态（例如，"0"）的写入、并且写入数据标志指示第一电阻状态的写入（例如，"0"数据写入模式）的情况下，通过选择第一位线选择电路使之进行动作，可执行对该分割存储单元阵列的数据用存储单元阵列的写入。
（2）在对分割存储单元阵列的数据输入信号指示第二电阻状态（例如，"1"）的写入、并且写入数据标志指示第二电阻状态的写入（例如，"1"数据写入模式）的情况下，通过选择第一位线选择电路使之进行动作，可执行对该分割存储单元阵列的数据用存储单元阵列的写入。
（3）在对分割存储单元阵列的数据输入信号指示第一电阻状态（例如，"0"）的写入、并且写入数据标志指示第二电阻状态的写入（例如，"1"数据写入模式）的情况下，通过选择第二位线选择电路使之进行动作，可执行对该分割存储单元阵列的补偿用存储单元阵列的写入。
（4）在对分割存储单元阵列的数据输入信号指示第二电阻状态（例如，"1"）的写入、并且写入数据标志指示第一电阻状态的写入（例如，"0"数据写入模式）的情况下，通过选择第二位线选择电路使之进行动作，可执行对该分割存储单元阵列的补偿用存储单元阵列的写入。
数据/补偿选择控制电路1020将写入数据信号和各种控制信号作为输入，来控制数据/补偿选择兼W/R选择开关电路1019。该数据/补偿选择控制电路1020是如下的数据/补偿选择控制电路的一个例子：对上述数据/补偿选择电路输出指示应选择数据用存储单元阵的情况的数据用存储单元阵列选择信号的数据/补偿选择控制电路。
写入用寄存器1021是将写入数据Wd（i）在固定时间存储的寄存器，相当于图29、图30A以及图30B的D0～D7的每一个。该写入用寄存器1021是如下写入用寄存器的一个例子：按照写入数据，对对应的多个分割存储单元阵列的每一个，输出指示第一电阻状态或第二电阻状态的某一个的写入的数据输入信号的写入用寄存器。
传感放大器1022读取选择存储单元的存储状态。
接着，对图31示出的1D量存储器访问电路1023的动作进行说明。
首先，为了选择访问对象的规定的存储单元，将位线1008、1009预充电到电压VPR的位线预充电电路1010接受PRE_Y=`H'而截止预充电。同时，位线解码器电路1012按照地址输入仅导通一个规定的CMOS开关1011，预先将选择位线和节点YDM设置为连接状态（此时，与补偿用存储单元阵列1006对应的CMOS开关1011是导通状态）。
（i）写入比特是"0"，并且"0"写入模式的情况
在作为写入数据Wd（i）而被输入了的写入数据"0"被存放到写入用寄存器1021的状态下，进行基于"0"写入模式的写入时，来自写入用寄存器1021的数据LD（i）示出`L'，信号写（WRITE）成为意味写入模式成为`H'状态，施加低电阻化电压VLR作为VBL电压，信号D_FLAG示出意味"0"写入模式的信号`L'。以该状态输入写入脉冲信号脉冲时，接受写=`H'、LD（i）=`L'、D_FLAG=`L'，数据/补偿选择控制电路1020使MW=`L→H'、NMW=`H→L'变化，维持DW=`L'，维持NDW=`H'，维持MR=`L'，维持NMR=`H'，维持DR=`L'，维持NDR=`H'这样来进行输出。其结果，仅使数据/补偿选择兼W/R选择开关电路1019的4个CMOS开关1015～1018内的、与向数据用存储单元阵列1005的写入对应的CMOS开关1015导通。此时，通过位线解码器电路1012向与数据用存储单元阵列1005对应的规定的选择位线1008施加节点VBL的低电阻化电压VLR。同时，通过地址和脉冲信号规定的一个选择字线1007的电压从电压VPR变化到低电阻化电压0v，通过针对数据用存储单元阵列1005内的选择存储单元的低电阻化写入写入"0"数据。
（ii）写入比特是"1"，并且"0"写入模式的情况
在作为写入数据Wd（i）而被输入了的写入数据"1"被存放到写入用寄存器1021的状态下，进行基于"0"写入模式的写入时，来自写入用寄存器1021的数据LD（i）示出`H'，信号写（WRITE）成为表示写入模式的`H'状态，施加低电阻化电压VLR作为VBL电压，信号D_FLAG示出表示"0"写入模式的信号`L'。在该状态下，在输入写入脉冲信号脉冲时，接受写=`H'、LD（i）=`H'、D_FLAG=`L'，数据/补偿选择控制电路1020维持MW=`L'，维持NMW=`H'，使DW=`L→H'变化，使NDW=`H→L'变化，维持MR=`L'，维持NMR=`H'，维持DR=`L'，维持NDR=`H'这样来进行输出。其结果，仅使数据/补偿选择兼W/R选择开关电路1019的4个CMOS开关1015～1018内的、与向补偿用存储单元阵列1006的写入对应的CMOS开关1016导通。此时，节点VBL的低电阻化电压VLR通过与位线解码器电路1012同列的CMOS开关1011，被施加到与补偿用存储单元阵列1006对应的位线1009。同时，通过地址和脉冲信号，规定的一个选择字线1007的电压从电压VPR变化到低电阻化电压0v，进行针对补偿用存储单元阵列1006内的选择存储单元的低电阻化写入。
（iii）写入比特是"1"，并且"1"写入模式的情况
在作为写入数据Wd（i）而被输入了的写入数据"1"被存放到写入用寄存器1021的状态下，进行基于"1"写入模式的写入时，来自写入用寄存器1021的数据LD（i）示出`H'，信号写（WRITE）成为意味写入模式的`H'状态，施加高电阻化电压0v作为VBL电压，信号D_FLAG示出意味"1"写入模式的信号`H'。在该状态下，在输入写入脉冲信号脉冲时，接受写=`H'、LD（i）=`H'、D_FLAG=`H'，数据/补偿选择控制电路1020使MW=`L→H'变化，使NMW=`H→L'变化，维持DW=`L'，维持NDW=`H'，维持MR=`L'，维持NMR=`H'，维持DR=`L'，维持NDR=`H'这样来输出。其结果，仅使数据/补偿选择兼W/R选择开关电路1019的4个CMOS开关1015～1018内的、与向数据用存储单元阵列1005的写入对应的CMOS开关1015导通。此时，节点VBL的高电阻化电压0v通过位线解码器电路1012被施加到与数据用存储单元阵列1005对应的规定的选择位线1008。同时，通过地址和脉冲信号，规定的一个选择字线1007的电压从电压VPR变化为高电阻化电压VHR，通过针对数据用存储单元阵列1005内的选择存储单元的高电阻化写入，写入"1"数据。
（iv）写入比特是"0"，并且"1"写入模式的情况
在作为写入数据Wd（i）而被输入了的写入数据"0"被存放到写入用寄存器1021的状态下，进行基于"1"写入模式的写入时，来自写入用寄存器1021的数据LD（i）示出`L'、信号写（WRITE）成为意味写入模式的`H'状态，施加高电阻化电压0v作为VBL电压，信号D_FLAG示出意味"1"写入模式的信号`H'。在该状态下，在输入写入脉冲信号脉冲时，接受写=`H'、LD（i）=`L'、D_FLAG=`H'，数据/补偿选择控制电路1020维持MW=`L'，维持NMW=`H'，使DW=`L→H'变化，使NDW=`H→L'变化，维持MR=`L'，维持NMR=`H'，维持DR=`L'，维持NDR=`H'这样来进行输出。其结果，仅使数据/补偿选择兼W/R选择开关电路1019的4个CMOS开关1015～1018内的、与向补偿用存储单元阵列1006的写入对应的CMOS开关1016导通。此时，节点VBL的高电阻化电压0v通过与位线解码器电路1012同列的CMOS开关1011被施加到与补偿用存储单元阵列1006对应的位线1009。同时，通过地址和脉冲信号，规定的一个选择字线1007电压从电压VPR变化为高电阻化电压VHR，进行针对补偿用存储单元阵列1006内的选择存储单元的高电阻化写入。
另一方面，读取时，作为信号写（WRITE），在意味读取模式的`L'状态被输入到数据/补偿选择控制电路1020时，数据/补偿选择控制电路1020维持MW=`L'，维持NMW=`H'，维持DW=`L'，维持NDW=`H'，使MR=`L→H'变化，使NMR=`H→L'变化，维持DR=`L'，维持NDR=`H'这样来进行输出。其结果，仅使数据/补偿选择兼W/R选择开关电路1019的4个CMOS开关1015～1018内的、与对数据用存储单元阵列1005的读取对应的CMOS开关1017导通。此时，与数据用存储单元阵列1005对应的规定的选择位线1008通过位线解码器电路1012被连接到传感放大器1022。进而，通过地址，规定的一个选择字线1007从电压VPR变化为读取电压0v，针对数据用存储单元阵列1005内的选择存储单元进行读取动作，将该选择存储单元的存储状态从传感放大器1022输出到节点Rd（i）。
另外，构成数据用存储单元阵列1005以及补偿用存储单元阵列1006内存储单元的电阻变化元件，因为制造后的初期电阻状态成为10MΩ以上的超高电阻，所以需要在检查阶段对数据用存储单元阵列1005以及补偿用存储单元阵列1006都使全部的存储单元进行用于可设置为电阻变化状态（初始化）的成型处理。在这样的情况下，需要针对数据用存储单元阵列1005的访问和针对补偿用存储单元阵列1006的访问这样的确定的存储单元的进行任意访问动作。
为了这样的情况，数据/补偿选择控制电路1020具有如下的控制端子：输入DCELL信号作为从外部进行控制的信号以使仅对数据用存储单元阵列1005进行访问，输入HCELL信号作为从外部进行控制的信号以使仅对补偿用存储单元阵列1006进行访问。
即，在DCELL信号被活化时与输入数据无关地仅选择数据用存储单元阵列1005，在HCELL信号被活化时与选择与输入数据无关地仅选择补偿用存储单元阵列1006。
具体地说，在DCELL信号被活化时，写入用寄存器1021输出和D_FLAG信号的状态无关，作为数据/补偿选择兼W/R选择开关电路1019的4个CMOS开关1015～1018内的、与数据用存储单元阵列1005对应的CMOS开关，在写入时候CMOS开关1015被导通，另一方面，在读取时设定数据/补偿选择控制电路1020输出信号，以使CMOS开关1017导通。即，数据/补偿选择电路在从数据/补偿选择控制电路输出数据用存储单元阵列选择信号的期间，与写入数据以及写入用数据标志无关地、强制地选择数据用存储单元阵列。
另外，在HCELL信号被活化时，CMOS开关1016作为数据/补偿选择兼W/R选择开关电路1019的4个CMOS开关1015～1018内的、与补偿用存储单元阵列1006对应的CMOS开关，在写入时与写入用寄存器1021的输出和D_FLAG信号的状态无关地被导通，另一方面，设定数据/补偿选择控制电路1020的输出信号以使读取时CMOS开关1018导通。即，数据/补偿选择电路在从数据/补偿选择控制电路输出补偿用存储单元阵列选择信号输出的期间，与写入数据以及写入用数据标志无关地、强制地选择补偿用存储单元阵列。
另外，即使在存储单元的成型以外，DCELL信号和HCELL信号的活化也能够在确认存储单元的电阻值状态等的各种测试时使用。
另外，在所述说明中，以与补偿用存储单元阵列1006对应的位线是一个的情况，对于CMOS开关1011是一个的情况进行了说明，但属于补偿用存储单元阵列1006的位线是多个情况因为要选择其内的一个位线，所以所述CMOS开关1011为了选择位线，也可以是在各位线和YDD节点间构成与位线的个数相同数量的CMOS开关1011（构成CMOS开关1011的晶体管的漏极和源极端子与各位线和YDD节点连接），作为具有与位线解码器电路1012同样的选择功能的补偿用存储单元阵列用位线解码器电路来发挥功能的结构。
另外，因为由CMOS开关1015、1016和数据/补偿选择控制电路1020所构成的部分实施写入功能，所以将这些一起汇总称为写入电路。
图32是示出基于图31位线选择转换方式的同样字线上的多位同时写入作为存储器结构来具体化的交叉点型电阻变化非易失性存储装置1036的电路块结构的一个例子的图。使用图32对本电路结构以及其动作进行说明。
在图32中，存储单元阵列1034是由多个分割存储单元阵列构成的存储单元阵列的一个例子，在这里，是在8D量字线方向上配置1D量的数据用存储单元阵列1005和补偿用存储单元阵列1006（即、一个分割存储单元阵列）的存储单元阵列，例如是64WL×520BL（数据用存储单元阵列是64BL×8D，补偿用存储单元阵列是1BL×8D，合计520BL）尺寸（在本实施例中，因为将同时写入比特数设为8比特，所以8分割阵列区域）。
字线解码器/驱动器205是对多个分割存储单元阵列选择一个字线的字线选择电路的一个例子，在这里，选择性地驱动字线WL0～WL（n-1）〔例如n=64〕。
位线解码器&预充电电路组1033与8D量的存储单元阵列1034一起是排列8组位线解码器电路1012、CMOS开关1011以及位线预充电电路1010的电路组。该位线解码器&预充电电路组1033相当于将第一位线选择电路和第二位线选择电路进行组合的电路组，其中，所述第一位线选择电路选择构成多个分割存储单元阵列的每一个的数据用存储单元阵列的一个位线；所述第二位线选择电路选择构成多个分割存储单元阵列的每一个的补偿用存储单元阵列的一个位线。
数据/补偿选择兼W/R选择开关电路组1032是与8D量的存储单元阵列1034一起是排列了8个数据/补偿选择兼W/R选择开关电路1019的电路组。该数据/补偿选择兼W/R选择开关电路组1032是如下的的数据/补偿选择电路的一个例子：基于数据输入信号和所述写入数据标志，对多个分割存储单元阵列的每一个，选择第一位线选择电路或第二位线选择电路的某一个而使之动作，从而执行写入。
写入寄存器&数据/补偿选择电路组1031是与8D量的存储单元阵列1034一起排列了8个写入用寄存器1021和数据/补偿选择控制电路1020的电路组。传感放大器电路组212是与8D量的存储单元阵列1034一起排列了8个传感放大器1022的电路组。图31示出的1D量的存储器访问电路1023是在图32的1D量存储器访问电路结构本身，在该交叉点型电阻变化非易失性存储装置1036中，在字线方向排列8个。
存储器功能结构块1035由字线解码器/驱动器205、以及排列了8个1D量存储器访问电路1023的存储器访问电路组构成。数据输入电路207是接受输入端子Din（i）〔i=0～7〕的输入数据而向存储器功能结构块1035输出数据的8比特的数据输入电路。数据输出电路213是如下的8比特的数据输出电路：接受从存储器功能结构块1035输出的读取数据，保持一次期间数据，并向输出端子Dout（i）〔i=0～7〕输出。地址输入电路214将来自外部地址信号作为输入，作为字线选择用地址AX和位线选择用地址AY向存储器功能结构块1035输出。控制电路1024是如下的CPU等：将来自外部的控制信号作为输入，输出对存储器功能结构块1035的动作进行控制的控制信号（例如，在后面的说明中使用的时钟信号CLK、写入用脉冲信号脉冲、意味各种方式的状态的信号MODE、控制位线的预充电的PRE_Y等）。
写入/读取选择电路1026接受MODE信号，向写入寄存器&数据/补偿选择电路组1031和写入数据标志产生电路1027输出意味着"0"数据写入和"1"数据写入的状态的信号WRITE（写）。该写入/读取选择电路1026是如下的写入/读取选择电路的一个例子：对多个分割存储单元阵列输出指示写入模式或读取模式的写入信号WRITE（写）。
写入数据标志产生电路1027将写信号和CLK信号作为输入，在写入模式时向寄存器&数据/补偿选择电路组1031输出控制是"0"数据写入还是"1"数据写入的控制标志信号D_FLAG。该写入数据标志产生电路1027是如下的写入数据标志产生电路的一个例子：该写入数据标志产生电路对多个分割存储单元阵列生成指示同时进行第一电阻状态的写入或第二电阻状态的写入的某一个的动作的写入数据标志（D_FLAG）。该写入数据标志产生电路1027可对控制从外部输入的写入的基本时钟进行分频，生成写入数据标志。
切换电路1029是如下的电路：根据D_FLAG信号，对电压VHR和0v进行切换，作为电压VWL输出的电路，具体地说，在D_FLAG=`L'时选择VWL=0v，在D_FLAG=`H'时选择VWL=VHR，向字线解码器/驱动器205供给。
切换电路1030是根据D_FLAG信号对电压VLR和0v进行切换，作为电压VBL来输出的电路，具体地说，D_FLAG=`L'时，选择VBL=VLR，D_FLAG=`H'时，选择VBL=0v，供给到数据/补偿选择兼W/R选择开关电路组1032。
HR化用电源217是基于电源VDD和更高电压的电源VPP来产生高电阻化写入用电压VHR（或电流）的电源，该输出被供给到切换电路1029。
LR化用电源216是基于电源VDD和更高电压的电源VPP来产生低电阻化写入用电压VLR（或电流）的电源，该输出被供给高切换电路1030。
写入电压产生电路1025由HR化用电源217、LR化用电源216、切换电路1029、和切换电路1030所构成。该写入电压产生电路1025是如下的写入电压产生电路的一个例子：对多个分割存储单元阵列通过由字线选择电路所选择的字线，在第一电阻状态写入的情况下，供给第一电压或第一电流，在第二电阻状态写入的情况下，供给第二电压或第二电流。该写入电压产生电路1025也可以是如下的写入电压产生电路的一个例子：对多个分割存储单元阵列通过第一位线选择电路以及第二位线选择电路供给用于写入的电压或电流的电压写入电路，即，在写入数据标志指示第一电阻状态的写入时，通过第一位线选择电路以及第二位线选择电路，向选择位线供给第三电压或的第三电流，另一方面，写入数据标志指示第二电阻状态的写入的情况下，通过第一位线选择电路以及第二位线选择电路向被选择了的位线供给第四电压或的第四电流。
以下，使用图34以后的时序图对于如图32示出那样所构成的、实现本发明的多位同时写入的交叉点型电阻变化非易失性存储装置1036的动作进行详细说明，不过，首先对在前面意味"0"写入或"1"写入方向的D_FLAG信号的产生模式使用图33A～图33C的时序图进行说明。
图33A作为在写入时的D_FLAG信号的变化的一个例子，示出D_FLAG信号相对时钟信号CLK以2倍周期变化的情况下的时序图。
时钟信号CLK是将时间tn～t（n+1）作为1个周期的固定周期的时钟信号，由控制电路1024产生。地址AX是例如选择AX=i，即，选择规定的字线的状态。地址AY是把时间t0做为起点每两个时钟从AY=j各增长1个地址（以时间t2、t4、t6、t8、…tn增长），即，是每两个时钟进行顺次选择转移到与规定的位线相邻一个地址的状态。表示写入状态的写信号在时间t0变化为意味着写入的`H'状态。变化为写=`H'之后，产生意味写入模式的D_FLAG信号，在时钟CLK的1周期单位设定D_FLAG=`L'或`H'。接受该D_FLAG信号的状态，写入电压产生电路1025在D_FLAG=`L'时，分别设定为低电阻化写入需要的电压VWL=GND（=0v）、VBL=VLR并进行供给，另一方面，在D_FLAG=`H'时，将字线用电源节点VWL和位线用电源节点VBL的电压分别设为高电阻化写入需要的电压VWL=VHR，VBL=GND，并进行供给。另外，与时钟CLK同步地在每个CLK的周期产生写入脉冲信号脉冲。在脉冲=`H'的期间，对选择存储单元施加VWL、VBL电压，并对选择存储单元进行规定的写入动作。
图33B作为在写入时的D_FLAG信号的变化的一个例子，示出D_FLAG信号相对时钟信号CLK以4倍周期进行变化的时序图。
时钟信号CLK是将时间tn～t（n+1）作为1个周期的固定周期的时钟信号，由控制电路1024发生。地址AX是例如选择AX=i，即、选择规定的字线的状态。地址AY是以时间t0做为起点，从AY=j每4时钟各增长1个地址（以时间t4、t8、…、tn这样增长），即，是每四个时钟进行顺次选择转移到与规定的位线相邻一个地址的状态。表示写入状态的写信号在时间t0变化为意味着写入的`H'状态。变化为写=`H'之后，产生意味写入模式的D_FLAG信号，在本一个例子中在时钟CLK的两个周期单位设定为D_FLAG=`L'或`H'。接受该D_FLAG信号的状态，写入电压产生电路1025在D_FLAG=`L'时，将字线用电源节点VWL和位线用电源节点VBL的电压分别设为低电阻化写入必要的电压VWL=GND（=0v），VBL=VLR并进行供给，另一方面，在D_FLAG=`H'时，分别设定为高电阻化写入需要的电压VWL=VHR、VBL=GND并进行供给。另外，与时钟CLK同步地按照每个CLK的周期产生写入脉冲信号脉冲。在脉冲=`H'的期间，对选择存储单元施加VWL、VBL电压，并对各选择存储单元进行规定的两次的写入动作。
另外，D_FLAG信号能够与比相对时钟信号CLK的4倍周期更加大的周期对应，地址变化与D_FLAG信号的变化无关地变化。
图33C作为在写入时的D_FLAG信号的变化的一个例子，示出D_FLAG信号与时钟信号CLK的周期为无关地变化模式的周期响应（周期レス）任意设定方式的情况的时序图。
时钟信号CLK是以时间tn～t（n+1）作为1个周期的固定周期的时钟信号，由控制电路1024产生。地址AX是例如选择AX=i，即，选择规定的字线的状态。地址AY是例如以时间t0做为起点，从AY=j每1个时钟各增长1个地址（以时间t4、t8、…、tn这样增长），即，是每一个时钟进行顺次选择转移到与规定的位线相邻一个地址的状态。表示写入状态的写信号在时间t0变化为意味着写入的`H'状态。变化了为写=`H'之后，产生意味写入模式的D_FLAG信号，在本一个例子中，与时钟CLK的周期无关地设定为D_FLAG=`L'或`H'。接受该D_FLAG信号的状态，写入电压产生电路1025在D_FLAG=`L时，将字线用电源节点VWL和位线用电源节点VBL的电压分别设定为低电阻化写入需要的电压VWL=GND（=0v）、VBL=VLR，并进行供给，在D_FLAG=`H'时，将字线用电源节点VWL和位线用电源节点VBL的电压分别设为高电阻化写入需要的电压VWL=VHR，VBL=GND，并进行供给。另外，与时钟CLK同步地在每个CLK的周期产生写入脉冲信号脉冲，在脉冲=`H'的期间，对选择存储单元施加VWL、VBL电压，并对选择存储单元进行规定的写入动作。
另外，能够使地址变化与D_FLAG信号的变化无关地任意变化。
进而，在将D_FLAG信号变化设定为相对时钟信号CLK的K倍周期的状态下，在向写入数据标志产生电路1027输入D_FLAG复位信号RSTKT时，因为从该时刻开始能够使D_FLAG信号的周期变化复位，所以能够任意设定在D_FLAG信号的`L'状态和`H'状态的期间。
即，对于D_FLAG信号，由将时钟信号CLK进行分频而产生，能够设定为规定的f倍周期（f整数），另外也能够与CLK无关地设定为`L'固定或`H'固定。
另外，写入模式的结束时，在写信号成为`L'时，接受这种情况，D_FLAG信号被复位为`L'，停止该动作（写入）。
这样，写入数据标志产生电路1027可对控制从外部输入写入数据标志的基本时钟进行分频，来生成写入数据标志。并且，写入数据标志产生电路1027在写入信号指示了写入模式时，开始生成写入数据标志，在写入信号的指示从写入模式变化为读取模式时，停止写入数据标志的生成。
另外，地址变化和D_FLAG信号的变化并不是被所述的方法限定，当然能够应用各种各样的变化方法。
其次，对于实现本发明的多位同时写入的图32交叉点型电阻变化非易失性存储装置1036的动作，采用图34以后的时序图进行详细说明。
图34是表示意味"0"写入或"1"写入的方向的D_FLAG信号是2倍周期的情况的写入序列的图。
在图34中，时钟信号CLK将时间t0，t3，t6，t9，t12，…设定为时钟的上升沿定时，以相同的周期由控制电路1024产生。地址输入电路214接受外部的地址信号输出地址AX=0，作为地址AY在时间t0～t6输出AY=0，在时间t6～t12输出AY=1。意味写入模式的写信号在时间t0变化为`L'→`H'，作为写入模式信号从写入/读取选择电路1026输出。意味`0/1'的写入方向的D_FLAG信号接受写=`H'而开始变化，在时间t0设为`L'（LR写入），在时间t3设为`H'（HR写入），在时间t6设为`L'（LR写入），在时间t9设为`H'（HR写入），在时间t12设为`L'（LR写入）…，从写入数据标志产生电路1027输出。作为外部数据输入Din（i）〔i=0～7〕，在时间t0以前输入数据"01000101"，在时间t6以前输入数据"11110000"，在时间t12以前输入数据"00001111"，像那样的Din（i）输入数据通过数据输入电路207在时间t0，t6，t12，…被锁定在写入用寄存器1021，从时间t0作为数据"01000101"而被输出，从时间t6作为数据"11110000"而被输出，从时间t12作为数据"00001111"而被输出。控制电路1024在时间t1～t2，t4～t5，t7～t8，t10～t11，…中输出写入模式期间中执行实际写入的`H'脉冲，来作为脉冲信号。
与各D区域对应了的数据/补偿选择控制电路1020接受时间t1～t2的D_FLAG=`L'、LD（i）="01000101"、以及脉冲=`H'，将D（0，2，3，4，6）的MW设定`H'、NMW设定为`L'来输出，仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1015设为导通状态，将D（1，5，7）的DW设为`H'、NDW设为`L'来输出，仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1016设为导通状态。另外，在成为脉冲=`H'的时间，预充电信号PRE_Y成为`H'，全位线的VPR预充电截止。对于D（0，2，3，4，6）接受CMOS开关1015的导通状态，通过所述CMOS开关1015对YDM施加VBL节点的低电阻化电压VLR，进而由地址AY所选择的选择位线从VPR变化为VLR，同时由地址AX所选择了的选择字线从VPR变化为GND。对于D（1，5，7）接受CMOS开关1016的导通状态，通过所述CMOS开关1016对YDD施加VBL节点的低电阻化电压VLR，补偿用存储单元阵列1006的位线从VPR变化为VLR，同时选择字线从VPR变化为GND。由此，对D0、D2、D3、D4、D6的数据用存储单元阵列1005区域的选择存储单元和D1、D5、D7的补偿用存储单元阵列1006区域的选择存储单元执行规定的低电阻化写入。
与各D区域对应了的数据/补偿选择控制电路1020接受时间t4～t5的D_FLAG=`H'和LD（i）="01000101"和脉冲=`H'，将D（1、5、7）的MW设为`H'、将NMW设为`L'而输出，仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1015设为导通状态，将D（0、2、3、4、6）的DW设为`H'、将NDW设为`L'来输出，仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1016设为导通状态。另外，在成为脉冲=`H'的时间预充电信号PRE_Y成为`H'，全位线的VPR预充电截止。对于D（1、5、7）接受CMOS开关1015的导通状态，通过所述CMOS开关1015对YDM施加VBL节点的高电阻化电压GND，进而由地址AY所选择了的选择位线从VPR变化为GND，同时由地址AX选择了的选择字线从VPR变化为VHR。对于D（0、2、3、4、6）接受CMOS开关1016的导通状态，通过所述CMOS开关1016对YDD施加VBL节点的高电阻化电压GND，补偿用存储单元阵列1006的位线从VPR变化为GND，同时选择字线从VPR变化为VHR。由此，对D1、D5、D7的数据用存储单元阵列1005区域的选择存储单元和D0、D2、D3、D4、D6的补偿用存储单元阵列1006区域的选择存储单元执行规定的高电阻化写入。
与各D区域对应了的数据/补偿选择控制电路1020接受时间t7～t8的D_FLAG=`L'和LD（i）="11110000"和脉冲=`H'，将D（4～7）的MW设为`H'、将NMW设为`L'而输出，则仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1015设为导通状态，将D（0～3）的DW设为`H'、将NDW设为`L'而输出，则仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1016设为导通状态。另外，在成为脉冲=`H'时预充电信号PRE_Y成为`H'，全位线的VPR预充电截止。关于D（4～7）接受CMOS开关1015的导通状态，通过所述CMOS开关1015向YDM施加VBL节点的低电阻化电压VLR，进一步，由地址AY所选择了的选择位线从VPR变化为VLR，同时由地址AX所选择了的选择字线从VPR变化为GND。关于D（0～3）接受CMOS开关1016的导通状态，通过所述CMOS开关1016向YDD施加VBL节点的低电阻化电压VLR，补偿用存储单元阵列1006的位线从VPR变化为VLR，同时选择字线从VPR变化为GND。由此，D4～D7的数据用存储单元阵列1005区域的选择存储单元和D0～D3的补偿用存储单元阵列1006区域的选择存储单元执行规定的低电阻化写入。
与各D区域对应了的数据/补偿选择控制电路1020接受时间t10～t11的D_FLAG=`H'和LD（i）="11110000"和脉冲=`H'，将D（0～3）的MW设为`H'、NMW设为`L'而输出，则仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1015设为导通状态，将D（4～7）的DW设为`H'、将NDW设为`L'而输出，仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1016设为导通状态。另外，在成为脉冲=`H'时，预充电信号PRE_Y成为`H'，全位线的VPR预充电截止。对于D（0～3）接受CMOS开关1015的导通状态，通过所述CMOS开关1015向YDM施加VBL节点的高电阻化电压GND，进而，由地址AY所选择了的选择位线从VPR变化为GND，同时在地址AX所选择了的选择字线从VPR变化为VHR。关于D（4～7）接受CMOS开关1016的导通状态，通过所述CMOS开关1016向YDD施加VBL节点的高电阻化电压GND，补偿用存储单元阵列1006位线从VPR变化为GND，同时选择字线从VPR变化为VHR。由此，对D0～D3数据用存储单元阵列1005区域的选择存储单元和D4～D7补偿用存储单元阵列1006区域的选择存储单元执行规定的高电阻化写入。
如上所述，对于由规定地址选择了的存储单元，以1倍周期的D_FLAG信号对各地址交互地实施"0"写入和"1"写入中，利用本发明的交叉点型电阻变化非易失性存储装置1036通常容易地实现8比特固定的同时写入，其中，本发明的交叉点型电阻变化非易失性存储装置1036通过由列地址系的数据/补偿选择兼W/R选择开关电路1019选择对每个D区域设置的数据用存储单元阵列1005和补偿用存储单元阵列1006。总之，在本实施方式中，在写入电路执行多个比特的写入数据的写入时，经常对多个分割存储单元阵列同时执行写入。
如以上所述，本实施方式的交叉点型电阻变化非易失性存储装置具有：（1）多个分割存储单元阵列，该多个分割存储单元阵列由数据用存储单元阵列和补偿用存储单元阵列构成，其中，所述数据用存储单元阵列由在向X方向延伸的N个（N为整数）字线和向Y方向延伸的M个（M为整数）位线的交点的每一个配置存储单元来构成，所述存储单元具有电阻变化元件和双方向的电流控制元件；所述电阻变化元件通过被施加极性不同的电压，在第一电阻状态以及第二电阻状态的至少两个状态可逆地变迁；所述电流控制元件与所述电阻变化元件串联地连接并具有非线性的电流电压特性；所述补偿用存储单元阵列，在N个（N为整数）字线和向Y方向延伸的至少一个位线的交点的每一个配置有替代单元而构成，所述替代单元至少包含具有非线性的电流电压特性的双向的电流控制元件而构成；（2）第一位线选择电路，其选择构成多个分割存储单元阵列的每一个的数据用存储单元阵列的位线的一个；（3）第二位线选择电路，其选择构成多个分割存储单元阵列的每一个的补偿用存储单元阵列的位线的一个；以及（4）写入电路，根据从外部输入的多个比特的写入数据、以及对多个分割存储单元阵列指示是否同时进行第一电阻状态的写入或第二电阻状态的写入的某一个的动作的写入数据标志，对构成多个分割存储单元阵列的每一个的数据用存储单元阵列进行第一电阻状态写入或第二电阻状态的写入。
并且，在本实施方式的交叉点型电阻变化非易失性存储装置中，写入电路对多个分割存储单元阵列的每一个，执行包含如下步骤的写入方法：（1）在给分割存储单元阵列的数据输入信号指示第一电阻状态的写入、并且写入数据标志指示第一电阻状态的写入的情况下，选择第一位线选择电路并使之动作，从而执行对该分割存储单元阵列的数据用存储单元阵列的写入的步骤；（2）在给分割存储单元阵列的数据输入信号指示第二电阻状态的写入、并且写入数据标志指示第二电阻状态的写入的情况下，选择第一位线选择电路使之做动作，从而执行对该分割存储单元阵列的数据用存储单元阵列的写入的步骤；（3）在给分割存储单元阵列的数据输入信号指示第一电阻状态的写入、并且写入数据标志指示第二电阻状态的写入的情况下，选择第二位线选择电路使之进行动作，从而执行对该分割存储单元阵列的补偿用存储单元阵列的写入的步骤；以及（4）在给分割存储单元阵列的数据输入信号指示第二电阻状态的写入、且写入数据标志指示第一电阻状态的写入的情况下，选择第二位线选择电路使之进行动作，从而执行对该分割存储单元阵列的补偿用存储单元阵列的写入的步骤。
另外，记载有如下的写入方法作为一个例子：在所述写入序列中，对由一个地址指定了的选择存储单元在进行"0"写入之后接着进行"1"写入的"0-1"交替写入。
其次，作为写入序列另外的例子，暂时将数据用存储单元阵列1005区域的存储单元全部设为LR（低电阻）之后，根据输入数据使用图35和图36说明HR（高电阻）化的方法。另外，交叉点型电阻变化非易失性存储装置的结构与图32相同。
首先，在图35示出将数据用存储单元阵列1005区域的存储单元全部写入设定为LR（低电阻）状态的写入序列。
在图35中，与图34不同的部分，因为将全部的存储单元低电阻（LR）化，所以地址AY的增长周期与时钟CLK相同，输入数据Din（i）通常是"00000000"，D_FLAG信号至少在t0以后固定为"L"，由此，为了使D（0～7）的全部数据用存储单元阵列1005区域的写入发挥实效，将D（0～7）的MW设为`H'，将NMW设为`L'而输出，仅将全部的数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1015设为导通状态。
即，时钟信号CLK将时间t0、t3、t6、t9、t12、…作为时钟的上升沿定时，以同样周期从控制电路1024产生。地址输入电路214接受外部的地址信号，输出地址AX=0作为地址AY，在时间t0～t3中AY=0，在时间t3～t6中AY=1，在时间t6～t9中AY=2，在时间t9～t12中AY=3，与时钟CLK的周期一致地增长输出地址。意味写入模式的写信号从写入/读取选择电路1026在时间t0变化为`L'→`H'而被输出、意味着`0/1'的写入方向的D_FLAG信号接受写=`H'而开始变化，至少在时间t0以后设为`L'（LR写入），从写入数据标志产生电路1027输出。作为外部数据输入Din（i）〔i=0～7〕，在时间t0以前输入数据"00000000"，那样的Din（i）输入数据通过数据输入电路207，至少在时间t0锁定在写入用寄存器1021，从时间t0作为数据"00000000"被输出。控制电路1024在时间t1～t2、t4～t5、t7～t8、t10～t11、…中输出在写入模式期间中实在执行写入的`H'脉冲，作为脉冲信号，。
与各D区域对应了的数据/补偿选择控制电路1020接受在时间t0以后的D_FLAG=`L'和LD（i）="00000000"和脉冲=`H'，将全部的D（0～7）的MW设为`H'，将NMW设为`L'而输出，仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1015设为导通状态。另外，在成为脉冲=`H'的时间，预充电信号PRE_Y成为`H'，全位线的VPR预充电截止。关于全部的D（0～7）接受CMOS开关1015的导通状态，通过所述CMOS开关1015向YDM施加VBL节点的低电阻化电压VLR，进而由地址AY所选择了的选择位线从VPR变化为VLR，同时由地址AX所选择了的选择字线从VPR变化为GND。由此，对D0～D7全部的数据用存储单元阵列1005区域的选择存储单元执行规定的低电阻化写入。
接着，在图36示出根据输入数据将数据用存储单元阵列1005区域的规定的存储单元写入设定为HR（高电阻）状态的写入序列。
在图36中与图34不同的部分仅为根据输入数据将规定的存储单元高电阻（HR）化，由此D_FLAG信号至少在t0以后被固定为"H"，地址AY的增长周期和输入数据Din（i）的输入周期与时钟CLK相同。
在图36中，时钟信号CLK将时间t0、t3、t6、t9、t12、···设为时钟的上升沿定时，以同样周期从控制电路1024产生。地址输入电路214接受外部的地址信号来输出地址AX=0，作为地址AY，在时间t0～t3中输出AY=0，在时间t3～t6中输出AY=1，在时间t6～t9中输出AY=2，在时间t9～t12中输出AY=3。意味着写入模式的写信号在时间t0变化为`L'→`H'，作为写入信号由写入/读取选择电路1026所输出，意味着`0/1'的写入方向的D_FLAG信号接受写=`H'而开始变化，在时间t0以后，作为`H'（HR写入），从写入数据标志产生电路1027输出。作为外部数据输入Din（i）〔i=0～7〕，在时间t0以前，输入数据"01000101"，在时间t3以前，输入数据"11110000"，在时间t6以前，输入数据"00001111"，在时间t9以前，输入数据"00110011"，在时间t12以前，输入数据"11001100"，那样的Din（i）输入数据通过数据输入电路207在时间t0、t3、t6、t9、t12、…被锁定在写入用寄存器1021，从时间t0作为数据"01000101"而被输出，从时间t3开始作为数据"11110000"而被输出，从时间t6数据开始作为"00001111"而被输出，从时间t9开始作为数据"00110011"而被输出，从时间t12开始作为数据"11001100"而被输出。控制电路1024作为脉冲信号，在时间t1～t2、t4～t5、t7～t8、t10～t11、…中输出写入模式期间中实在执行写入的`H'脉冲。
在与各D区域对应了的数据/补偿选择控制电路1020接受在时间t1～t2的D_FLAG=`H'和LD（i）="01000101"和脉冲=`H'，将D（1，5，7）的MW设为`H'，将NMW设为`L'而输出，则仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1015设为导通状态，将D（0，2，3，4，6）的DW设为`H'、将NDW设为`L'而输出，则仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1016设为导通状态。另外，在脉冲=`H'的时间，预充电信号PRE_Y成为`H'，全位线的VPR预充电截止。关于D（1、5、7）接受CMOS开关1015的导通状态，通过所述CMOS开关1015向YDM施加VBL节点的高电阻化电压GND，进而，由地址AY所选择了的选择位线从VPR变化为GND，同时在地址AX所选择了的选择字线从VPR变化为VHR。关于D（0、2、3、4、6）接受CMOS开关1016的导通状态，通过所述CMOS开关1016向YDD施加VBL节点的高电阻化电压GND，补偿用存储单元阵列1006的位线从VPR变化为GND，同时选择字线从VPR变化为VHR。由此，D1，D5，D7的数据用存储单元阵列1005区域的选择存储单元、和D0，D2，D3，D4，D6补偿用存储单元阵列1006区域的选择存储单元执行规定的高电阻化写入。
与各D区域对应了的数据/补偿选择控制电路1020接受时间t4～t5的D_FLAG=`H'和LD（i）="11110000"和脉冲=`H'，将D（0～3）的MW设为`H'，将NMW设为`L'而输出，仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1015设为导通状态，将D（4～7）的DW设为`H'、将NDW设为`L'而输出，仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1016设为导通状态。另外，在成为脉冲=`H'的时间预充电信号PRE_Y成为`H'，全位线的VPR预充电截止。关于D（0～3）接受CMOS开关1015的导通状态，通过所述CMOS开关1015向YDM施加VBL节点的高电阻化电压GND，进一步，在地址AY所选择了的选择位线从VPR变化为GND，同时由地址AX所选择了的选择字线从VPR变化为VHR。关于D（4～7）接受CMOS开关1016的导通状态，通过所述CMOS开关1016向YDD施加VBL节点的高电阻化电压GND，补偿用存储单元阵列1006的位线从VPR变化为GND，同时选择字线从VPR变化为VHR。由此，对D0～D3的数据用存储单元阵列1005区域的选择存储单元、和D4～D7补偿用存储单元阵列1006区域的选择存储单元执行规定的高电阻化写入。
与各D区域对应了的数据/补偿选择控制电路1020接受时间t7～t8的D_FLAG=`H'和LD（i）="00001111"和脉冲=`H'，将D（4～7）的MW设为`H'，将NMW设为`L'而输出，则仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1015设为导通，将D（0～3）的DW设为`H'，NDW设为`L'而输出，则仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1016设为导通状态。另外，在成为脉冲=`H'的时间，预充电信号PRE_Y成为`H'，全位线的VPR预充电截止。对于D（4～7）接受CMOS开关1015通态，通过所述CMOS开关1015向YDM施加VBL节点的高电阻化电压GND，进而，由地址AY所选择了的选择位线从VPR变化为GND，同时由地址AX所选择了的选择字线从VPR变化为VHR。对于D（0～3）接受CMOS开关1016的导通状态，通过所述CMOS开关1016向YDD施加VBL节点的高电阻化电压GND，补偿用存储单元阵列1006的位线从VPR变化为GND，同时选择字线从VPR变化为VHR。由此，对D4～D7的数据用存储单元阵列1005区域的选择存储单元、和D0～D3补偿用存储单元阵列1006区域的选择存储单元执行规定的高电阻化写入。
与各D区域对应了的数据/补偿选择控制电路1020接受时间t10～t11的D_FLAG=`H'和LD（i）="00110011"和脉冲=`H'，将D（2、3、6、7）的MW设为`H'、将NMW设为`L'而输出，则仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1015设为导通状态，将D（0、1、4、5）的DW设为`H'、将NDW设为`L'而输出，则仅将数据/补偿选择兼W/R选择开关电路1019内的CMOS开关1016设为导通状态。另外，在成为脉冲=`H'的时间预充电信号PRE_Y成为`H'，全位线的VPR预充电截止。关于D（2、3、6、7）接受CMOS开关1015的导通状态，通过所述CMOS开关1015向YDM施加VBL节点的高电阻化电压GND，进而，在地址AY所选择了的选择位线从VPR变化为GND，同时由地址AX所选择了的选择字线从VPR变化为VHR。关于D（0、1、4、5）接受CMOS开关1016的导通状态，通过所述CMOS开关1016向YDD施加VBL节点的高电阻化电压GND，补偿用存储单元阵列1006的位线从VPR变化为GND，同时选择字线从VPR变化为VHR。由此，对D2、D3、D6、D7的数据用存储单元阵列1005区域的选择存储单元和D0、D1、D4、D5的补偿用存储单元阵列1006区域的选择存储单元执行规定的高电阻化写入。
总结以上的次序时，可通过以下的两个阶段的写入行为进行数据用存储单元阵列的全部的存储单元的写入。
（1）第1阶段
为了对数据用存储单元阵列的全部的存储单元在第一电阻状态进行写入，写入用寄存器作为数据输入信号设定为指示第一电阻状态的写入的信号而输出，并且，写入数据标志产生电路，作为写入数据标志设定指示第一电阻状态的写入的信号而输出，数据/补偿选择电路基于数据输入信号及写入数据标志，选择数据用存储单元阵列，对数据用存储单元阵列的全部的存储单元依次实施第一电阻状态的写入。
（2）第2阶段
接着，为了对数据用存储单元阵列的规定的存储单元（第二电阻状态的存储单元）在第二电阻状态进行写入，写入用寄存器对应规定的存储单元将数据输入信号设定为指示指示第二电阻状态的写入的信号而输出，并且，写入数据标志产生电路，作为写入数据标志设定指示第二电阻状态的写入的信号而输出，数据/补偿选择电路基于数据输入信号以及写入数据标志，与规定的存储单元对应地选择选择数据用存储单元阵列，仅对数据用存储单元阵列的规定的存储单元顺次实施第二电阻状态的写入。
像这样，通过控制输入地址和输入数据以及D_FLAG信号，可实施任意数据的"0-1"交替写入的方法、对全存储器区域暂时写入了"0"之后根据任意的输入数据写入"1"的方法等的各种各样的写入方法。
另外，也可以在与各D区域对应了的数据/补偿选择控制电路1020的每一个具有不对数据用存储单元阵列1005区域进行写入的写入屏蔽功能。
以具体例子进行说明时，将禁止向数据用存储单元阵列1005区域的写入的屏蔽信号MASK（i）〔未图示。i与输入数据数相同，是与各D区域对应了的0～7的整数〕由其他途径输入到数据/补偿选择控制电路1020。并且，数据/补偿选择控制电路1020在MASK（i）=`L'时，在所述写入中，根据说明了的同样的动作、即写入用寄存器1021的输出数据LD（i）和D_FLAG信号，对数据用存储单元阵列1005区域或补偿用存储单元阵列1006区域的选择存储单元执行规定的写入，在MASK（i）=`H'时，不对数据用存储单元阵列1005区域进行写入。由此，与LD（i）和D_FLAG信号的状态无关地对补偿用存储单元阵列1006区域的选择存储单元执行规定的写入动作。
因此，对于写入数据，可以由比特单位对数据用存储单元阵列1005区域的写入进行控制，通常能够实现按照每个比特进行的比特的校验写入和先读写控制的功能。
另外，如果使用本功能，能够限制在规定的数据用存储单元阵列1005区域而进行写入。
以上，通过说明了的交叉点型电阻变化非易失性存储装置的结构，可使补偿单元部与写入各数据的数据区域的每一个邻接，从而对于将各数据写入到数据区域或补偿区域的控制，不需要根据输入的"0"或"1"的数据数计算补偿单元部的写入比特数来进行控制的写入比特数控制电路209的运算电路，由此，通过对基于列地址解码器电路的写入区域的选择进行控制的简单的结构，能够实现同样字线上的多位同时实现写入方式。
如上所述，对于所述同样字线上的多位同时写入方法以及执行该方法的交叉点型电阻变化非易失性存储装置的结构，以补偿用存储单元阵列1006的存储单元是具有电阻变化型的电阻元件的存储单元为前提进行说明。但是，应该被写入输入数据全部被写在数据用存储单元阵列1005中，对补偿用存储单元阵列1006因为以同时写入比特数设为固定的写入行为作为目的，所以补偿用存储单元阵列1006的电阻变化元件的电阻变化并不是特别重要。
另一方面，如先前记载了的那样，对于构成数据用存储单元阵列1005以及补偿用存储单元阵列1006内存储单元的电阻变化元件，为了使制造后的初始电阻状态成为10MΩ以上的超高电阻，需要在检查阶段数据用存储单元阵列/补偿用存储单元阵列都对全部的存储单元进行可电阻变化的成型处理。在仅对数据用存储单元阵列1005进行了成型的情况下，因为补偿用存储单元阵列1006内存储单元的状态维持超高电阻状态，所以与几乎与不存在补偿用存储单元阵列1006的状态相同，正确的多位同时写入不成立，存储单元的设定电阻值依存于针对数据用存储单元阵列1005的写入比特数而存在很大的不均衡。根据这些，需要补偿用存储单元阵列1006至少进行成型、事先设置为与数据用存储单元阵列1005同程度的电阻状态。
根据这样的情况，对于所述补偿用存储单元阵列1006，在采用需要与数据用存储单元阵列1005同样的成型行为的、电阻能够变化的存储单元的情况下，存在检查时的检查时间的增加、尤其在制作了大容量存储器的情况下成为显著的问题。
为了解决本课题，研究了对补偿用存储单元阵列1006内存储单元的电阻变化元件使用成型的固定电阻元件（所谓模拟存储单元）。
另外，将补偿用存储单元阵列1006内存储单元设定为模拟存储单元（替代单元），从而能够预先加入与对写入动作集中的补偿用存储单元阵列1006内存储单元的信赖性有关的、不存在悬念的那样的效果。
因为设计了那样的模拟存储单元结构，所以在以下进行说明。
关于固定电阻元件的模拟存储单元的结构使用图37进行说明。
在图37中示出有固定电阻元件的模拟存储单元1038的剖面结构图。
本模拟存储单元1038相对图2记载的存储单元51成为不有第二电阻变化层12的结构。
即，模拟存储单元1038具有将固定电阻元件1037、和电流控制元件29串联连接的结构，构成1比特。
固定电阻元件1037具有如下结构：在由氮化钽（TaN）所构成的下部电极14的上层层积有钽氧化物层13a，在其上层层叠有铂（Pt）构成的上部电极11。
在这种结构情况下，模拟存储单元1038因为没有图2所示的、电阻变化需要的氧浓度高的TaOy所构成的第二电阻变化层12，所以作为不产生电阻变化、钽氧化物层13a作为具有规定的电阻值的固定电阻而发挥作用。
电流控制元件29是在施加电压的正负双向上具有非线性的电流电压特性的二极管元件，具有通过由氮化钽（TaN）等构成的下部电极23与上部电极21夹持由氮不足型氮化硅构成的电流控制层22的结构。所谓双向非线性的电流电压特性是指在规定的电压范围内，电流控制元件29示出高电阻（截止）状态，在比规定的电压范围电压高的区域以及电压低的区域示出低电阻（导通）状态。即，输入电压的绝对值是规定值以下时，电流控制元件29示出高电阻（截止）状态，在比规定值大时，电流控制元件29示出低电阻（导通）状态。
模拟存储单元1038是使用柱体27将固定电阻元件1037和电流控制元件29串联连接的存储单元。通过柱体26将固定电阻元件1037的上部电极11和上部布线70（相当字线）连接，通过柱体28将电流控制元件29的下部电极23和下部布线71（相当位线）连接。
进而，关于固定电阻元件1037的电阻值优选预先设定为电阻变化元件10的低电阻值和高电阻值之间。
另外，在图37中，电流控制元件29和电阻变化元件10的位置关系也可以上下相反。
另外，作为具有这样的固定电阻元件的模拟存储单元也可以是图38示出的、具有省略了柱体27的结构的模拟存储单元1038a。
图38是示出本发明的实施方式构涉及的交叉点型电阻变化非易失性存储装置的补偿用存储单元阵列1006的模拟存储单元1038a的剖面结构的图。
该模拟存储单元1038a具有将由氮化钽（TaN）所构成的第一电极23，由于氮不足型氮化硅所构成的电流控制层22，由TaN所构成的第二电极21，由钽氧化物层13a、铂（Pt）所构成的第三电极11顺序层叠而成的结构。在模拟存储单元1038a的下层配置有由铝（Al）所构成的下部布线71，该下部布线71和模拟存储单元1038a的第一电极23由第一柱体28连接。另一方面，在模拟存储单元1038a的上层配置有由铝（Al）所构成的上部布线70，该上部布线70和模拟存储单元1038a的第三电极11由第三柱体26连接。另外，下部布线71和上部布线70以相互交差的方式而被配置。
在该结构中，由第一电极23、电流控制层22和第二电极21构成电流控制元件29，由第二电极21、钽氧化物层13a和第三电极11构成固定电阻元件1037。即，构成补偿用存储单元阵列的替代单元不仅可以由电阻变化元件和双方向的电流控制元件的存储单元构成，也可以由固定电阻元件和与该固定电阻元件串联连接的电流控制元件构成，其中，所述电阻变化元件通过被施加极性不同的电压，在第一电阻状态以及第二电阻状态的至少两个状态可逆地变迁；所述电流控制元件与所述电阻变化元件串联地连接并具有非线性的电流电压特性。
图39示出与固定电阻元件1037的结构对应了的连接关系的电路图，即，示出有模拟存储单元1038以及1038a对应的等效电路图。
通过在所述补偿用存储单元阵列1006的存储单元应用这样的模拟存储单元，能够提供能够缩短成型时间、并能够提高可靠性的交叉点型电阻变化非易失性存储装置。
（实施方式5）《具体周边电路的其他的结构例子（补偿用存储单元阵列的无电阻存储器方式）》
作为针对补偿用存储单元阵列1006内存储单元的第二模拟存储单元（替代单元）的构造，可考虑没有电阻单元的构造。关于这样的无电阻的第二模拟存储单元751的结构，使用图40的剖面结构图进行详细说明。
在图40中，模拟存储单元751具有仅由电流控制元件29构成的结构。
电流控制元件29是在施加电压的正负双向上具有非线性的电流电压特性的二极管元件，具有通过由氮化钽（TaN）等构成的下部电极23与上部电极21夹持由氮不足型氮化硅构成的电流控制层22的结构。
模拟存储单元751是使用柱体27与电流控制元件29连接了的存储单元。由柱体726将柱体27的上部和上部布线70（字线相当）连接，由柱体28将电流控制元件29的下部电极23和下部布线71（位线相当）连接。
另外，作为不具有这样的电阻单元的模拟存储单元，也可以是图41示出、具有省略柱体27的结构的模拟存储单元751a。
图41是示出本发明的实施方式涉及的交叉点型电阻变化非易失性存储装置的补偿用存储单元阵列1006的模拟存储单元751a剖面结构的图。
该模拟存储单元751a具有将由氮化钽（TaN）所构成的第一电极23、由氮不足型氮化硅所构成的电流控制层22、以及由TaN所构成的第二电极21顺序层叠而成的结构。在模拟存储单元751a的下层配置有由铝（Al）所构成的下部布线71，由第一柱体28连接该下部布线71和模拟存储单元751a的第一电极23。另一方面，在模拟存储单元751a的上层配置有由铝（Al）所构成的上部布线70，由第二柱体726连接该上部布线70和模拟存储单元751a的第二电极21。另外，以相互交差的方式配置下部布线71和上部布线70。
在该结构中，由第一电极23、电流控制层22、和第二电极21构成电流控制元件29。
图42是示出与电流控制元件29的结构对应了的连接关系的电路图，即，示出与模拟存储单元751以及751a对应的等效电路图。
通过在所述补偿用存储单元阵列1006的存储单元应用这样的模拟存储单元，能够提供可缩短成型时间、并能够提高可靠性的交叉点型电阻变化非易失性存储装置。即，作为构成本发明涉及的交叉点型电阻变化非易失性存储装置具有的补偿用存储单元阵列的替代单元，如果是在N个（N为整数）字线和向Y方向延伸的至少一个位线的交点的每一个，至少含有具有非线性的电流电压特性的双向的电流控制元件而构成即可，不一定需要有电阻元件。
根据这样的结构例子以及该动作，可提供如下的交叉点型电阻变化非易失性存储装置：实现多位同时读取存储器系统，并能够实现减少经由非选择存储单元的漏电流的稳定的写入和缩短检查时间。
如以上说明，本发明涉及的交叉点型电阻变化非易失性存储装置在写入动作时，通过对与一个选择字线相连的多个选择存储单元同时进行写入的简便的动作方式，来削减经由非选择存储单元的漏电流，提高选择存储单元电流相对于选择位线供给电流的比例、即实现高效率的写入。即，本发明涉及的交叉点型电阻变化非易失性存储装置，通过以列地址系选择电路实施的用于稳定写入的补偿用存储单元阵列的写入比特数的固定化、和对数据用存储单元阵列和补偿用存储单元阵列的写入动作进行分离的简便的方式，能够实现写入比特数的固定化。并且，对于长方比特形状的存储单元阵列通过以最适合的比特数进行多位同时写入，可实现将非选择存储单元的干扰影响抑制为最小，进而，能缩小芯片面积，将补偿用存储单元阵列内的存储单元设定为不需要电阻变化的模拟存储单元，从而可实现通过成型可缩短检查时间的交叉点型电阻变化非易失性存储装置。
另外，在读取时，通过与写入时同样的一个选择位线相连的多个选择存储单元同时进行读取的简便的动作，能够提供削减经由非选择存储单元的漏电流、更加稳定的读取提供非易失性存储装置，由此能够以低成本实现具有稳定的存储单元写入以及读取特性的非易失性存储装置。
以上，本发明涉及的交叉点型电阻变化非易失性存储装置，对于该写入方法以及该读取方法基于实施方式1～5进行了说明，但本发明不限于这样的实施方式。在不脱离本发明的主旨的范围内，对各实施方式实施本领域技术人员想出的各种变形而的到的形态、以及对各实施方式的结构要素以及特征地方任意组合而的到的方式也包含在在本发明中。
例如，在上述实施方式中，将存储单元阵列的行方向的布线称为位线，将与传感放大器连接的列方向的布线称为字线，但也可以是用行布线、列布线等其他的名称称呼的布线，还可以是更换行方向和列方向的布置。总之，在存储单元阵列中，如果是对与在行方向或列方向的一个布线连接了的多个存储单元进行同时写入或读取的手法，则也包含在本发明中。
产业上的利用可能性
本发明，作为交叉点型电阻变化非易失性存储装置，是以列地址系选择电路实施数据用存储单元阵列和补偿用存储单元阵列的写入动作的分配的简便的方式，削减经由非选择存储单元的漏电流、能够更稳定的读取的交叉点型电阻变化非易失性存储装置，例如用于作为要求低功率的携带型电子机器的非易失性存储器。
标号说明
1  （交叉点）存储单元阵列
10 电阻变化元件
11 上部电极（第三电极）
12   第二电阻变化层
13   第一电阻变化层
13a  钽氧化物层
14   下部电极
21   上部电极（第二电极）
22   电流控制层
23   下部电极（第一电极）
24   字线
25   位线
26～28  柱体
29   电流控制元件
30，126，260～267  选择存储单元
51，51a  存储单元
52，52a～52b  字线
53，53a～53c  位线
70   上部布线
71  下部布线
97   传感器电源
190  第一非选择存储单元组
191  第二非选择存储单元组
192  第三非选择存储单元组
193  第一非选择存储单元
194  第二非选择存储单元
195  第三非选择存储单元
197，200～20s  写入电源
201  存储器功能结构块
203  存储单元阵列（数据单元部）
204  块
205  字线解码器/驱动程序
206  位线解码器
207  数据输入电路
208  数据锁定电路
209  写入比特数控制电路
210  写入电路
210a～210h  写入用恒定电流源
211  补偿写入电路
212  传感放大器（传感放大器电路组）
213  数据输出电路
214  地址输入电路
215  控制电路
216  LR化用电源
217  HR化用电源
218  写入用电源
250，300～302  存储单元阵列
251  数据单元部
252  补偿单元部
751，751a，1038，1038a  模拟存储单元
930～937  第10～第17非选择存储单元
960～967  电流检测电路
1001a～1001h  分割存储单元阵列
1002a～1002h  数据用存储单元阵列
1003a～1003h  补偿用存储单元阵列
1004a～1004h  选择存储单元
1005 数据用存储单元阵列
1006 补偿用存储单元阵列
1007 字线
1008，1009  位线
1010 位线预充电电路
1011，1015～1018CMOS  开关
1012 位线解码器电路
1013 N通道晶体管
1014 P通道晶体管
1019 数据/补偿选择兼W/R选择开关电路
1020 数据/补偿选择控制电路
1021 写入用寄存器
1023 1D量存储器访问电路
1024 控制电路
1025 写入电压产生电路
1026 写入/读取选择电路
1027 写入数据标志产生电路
1029，1030  切换电路
1031 写入寄存器&数据/补偿选择电路组
1032 数据/补偿选择兼W/R选择开关电路组
1033 位线解码器&预充电电路组
1035 存储器功能结构块
1036，2000 交叉点型电阻变化非易失性存储装置
1037 固定电阻元件
1500，1505  第一存储单元组
1501，1506  第二存储单元组
1502，1507  字线用写入电路
1503，1508  第一位线用写入电路
1504，1509  第二位线用写入电路
1510 第一选择存储单元
1511 第二选择存储单元组

Claims (36)

1.一种交叉点型电阻变化非易失性存储装置，其特征在于，
具有交叉点型的存储单元阵列，该交叉点型的存储单元阵列由在向Y方向延伸的M个位线和向与所述Y方向立体地交差的X方向延伸的N个字线的交点位置的每一个排列有存储单元来构成，其中，所述存储单元具有电阻变化元件和双方向的电流控制元件；所述电阻变化元件通过被施加极性不同的电压，在第一电阻状态以及第二电阻状态的至少两个状态可逆地变迁；所述电流控制元件与所述电阻变化元件串联地连接并具有非线性的电流电压特性；M、N为整数，且M>N，
所述存储单元阵列由以数据存储为目的的第一存储单元组、和与同所述第一存储单元组连接的字线同样的所述字线连接的第二存储单元组构成，
所述交叉点型电阻变化非易失性存储装置还具有：
字线选择电路，对于所述存储单元阵列，选择一个字线作为选择字线；
第一位线选择电路，选择所述第一存储单元组的一个位线作为第一选择位线；
第二位线选择电路，选择与连接到所述选择字线的所述第二存储单元组连接的A个位线作为第二选择位线，其中，A为1以上的整数；
字线用写入电路，对于所述第一存储单元组以及第二存储单元组的被选择了的存储单元，为了在第一电阻状态下写入，通过所述选择字线供给第一电压或第一电流，为了在第二电阻状态下写入，通过所述选择字线供给第二电压或第二电流；
第一位线用写入电路，对于所述第一存储单元组的被选择了的存储单元，为了在第一电阻状态下写入，通过由所述第一位线选择电路所选择的所述第一选择位线供给第三电压或第三电流，为了在第二电阻状态下写入，通过由所述第一位线选择电路所选择的所述第一选择位线供给第四电压或第四电流；以及
第二位线用写入电路，对于所述第二存储单元组的被选择了的存储单元，为了在第一电阻状态下写入，通过由所述第二位线选择电路所选择的所述第二选择位线，供给第三电压或的第三电流，为了在第二电阻状态下写入，通过由所述第二位线选择电路所选择的所述第二选择位线供给第四电压或的第四电流；
对于所述第一存储单元组的被选择了的存储单元，在写入所述第一电阻状态时，所述字线用写入电路向所述选择字线供给所述第一电压或所述第一电流，并且，所述第一位线用写入电路在向所述第一存储单元组的所述第一选择位线供给所述第三电压或所述第三电流的同时，所述第二位线用写入电路向所述第二存储单元组的A个所述第二选择位线供给所述第三电压或所述第三电流，
对于所述第一存储单元组的被选择了的存储单元，在写入所述第二电阻状态时，所述字线用写入电路向所述选择字线供给所述第二电压或所述第二电流，并且，所述第一位线用写入电路向所述第一存储单元组的被选择了的所述第一选择位线供给所述第四电压或所述第四电流的同时，所述第二位线用写入电路向所述第二存储单元组的A个所述第二选择位线供给所述第四电压或所述第四电流，
所述交叉点型电阻变化非易失性存储装置，在向所述存储单元阵列的进行写入时，通常对被连接到同样的所述字线的1+A的存储单元同时进行写入。
2.如权利要求1所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述A是依存所述M和所述N而固定的值。
3.如权利要求2所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述A与M/N-1相等。
4.如权利要求1所述的交叉点型电阻变化非易失性存储装置，其特征在于，
在所述存储单元阵列中，在所述第二位线选择电路可选择的第二存储单元组中包含以数据存储为目的第一存储单元。
5.如权利要求1所述的交叉点型电阻变化非易失性存储装置，其特征在于，
在所述存储单元阵列中，在所述第二位线选择电路可选择的第二存储单元组中包含不以数据存储为目的第二存储单元。
6.如权利要求1所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述存储单元阵列由第一存储单元阵列和第二存储单元阵列所构成，其中，第一存储单元阵列由以数据存储为目的多个第一存储单元所构成；第二存储单元阵列由不以数据存储为目的的多个第二存储单元所构成。
7.如权利要求1所述的交叉点型电阻变化非易失性存储装置，其特征在于，
在所述存储单元阵列内中，
在为了使向作为与所述选择字线以外的非选择字线、和由所述第一位线选择电路以及所述第二位线选择电路所选择的选择位线连接的存储单元的第一非选择存储单元组施加的电压设定在预先被决定了的干扰电压以下，将应同时选择的位线的个数设定为B个以上，并且，
为了使向作为与所述选择字线、和所述选择位线以外的非选择位线连接的存储单元的第二非选择存储单元组施加的电压设定在所述预先被决定了的干扰电压以下，将应同时选择的位线的个数设定在C个以下的情况下，
由所述第一位线选择电路以及所述第二位线选择电路所选择的位线的数量（A+1）满足B≤（A+1）≤C，其中C为整数。
8.如权利要求1所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述字线用写入电路向所述一个选择字线供给第一电压，所述第一位线用写入电路以及所述第二位线用写入电路向所述选择位线的每一个供给第三电压，从而对位于所述多个选择位线和所述一个选择字线的交点的多个选择存储单元在第一电阻状态下同时实施写入。
9.如权利要求1所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述字线用写入电路向所述一个选择字线供给第二电压，所述第一位线用写入电路以及所述第二位线用写入电路向所述选择位线的每一个供给第四电压，从而对位于所述多个选择位线和所述一个选择字线的交点的多个选择存储单元在第二电阻状态同时实施写入。
10.如权利要求1所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述字线用写入电路向所述一个选择字线供给第一电压，所述第一位线用写入电路以及所述第二位线用写入电路向所述选择位线的每一个供给第三电流，从而对位于所述多个选择位线和所述一个选择字线的交点的多个选择存储单元在第一电阻状态同时实施写入。
11.如权利要求1所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述字线用写入电路向所述一个选择字线供给第二电压，所述第一位线用写入电路以及所述第二位线用写入电路向所述选择位线的每一个供给第四电流，从而对位于所述多个选择位线和所述一个选择字线的交点的多个选择存储单元在第二电阻状态下同时实施写入。
12.如权利要求1～7的任一项所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述存储单元阵列是如下的交叉点型的存储单元阵列：在所述多个位线和所述多个字线的交点位置的每一个配置所述存储单元而构成的层在与所述X方向以及所述Y方向正交的Z方向上层叠而构成多层结构，
由所述第一位线选择电路以及所述第二位线选择电路，将属于同样的层的多个位线选择为选择位线的同时，由所述字线选择电路选择属于与所述选择字线属于的层在所述Z方向上邻接的层的一个字线，作为选择字线。
13.如权利要求1～12的任一项所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述字线选择电路将在所述N个的字线中未选择的字线设为高阻抗状态，
所述第一位线选择电路以及所述第二位线选择电路将未选择的位线设为高阻抗状态。
14.一种交叉点型电阻变化非易失性存储装置，其特征在于，
具有交叉点型的存储单元阵列，该存储单元阵列由在向Y方向延伸的M个位线和向与所述Y方向立体地交差的X方向延伸的N个字线的交点位置的每一个排列存储单元来构成，其中，所述存储单元具有电阻变化元件和双方向的电流控制元件；所述电阻变化元件通过被施加极性不同的电压，在第一电阻状态以及第二电阻状态的至少两个状态可逆地变迁；所述电流控制元件与所述电阻变化元件串联地连接并具有非线性的电流电压特性；M、N为整数，且M>N，
所述存储单元阵列由以数据存储为目的的第一存储单元组、和与同所述第一存储单元组连接的字线同样的所述字线连接的第二存储单元组构成，
所述交叉点型电阻变化非易失性存储装置还具有：
字线选择电路，对于所述存储单元阵列，选择一个字线作为选择字线；
第一位线选择电路，选择所述第一存储单元组的一个位线作为第一选择位线；
第二位线选择电路，选择与连接到所述选择字线的所述第二存储单元组连接的A个位线作为第二选择位线，其中，A为1以上的整数；
字线用读取电压产生电路，对于所述第一存储单元组以及第二存储单元组的被选择了的存储单元为了读取存储数据，通过所述选择字线供给第五电压；
第一读取电路，对于所述第一存储单元组的被选择了的存储单元，为了读取存储数据，通过由所述第一位线选择电路所选择的所述第一选择位线，供给第六电压或第六电流；以及
第二读取电路，对于所述第二存储单元组的被选择了的存储单元，为了读取存储数据，通过由所述第二位线选择电路所选择的A个所述第二选择位线，供给第六电压或第六电流，
在读取所述第一存储单元组以及第二存储单元组的被选择了的存储单元时，所述字线用读取电压产生电路向所述选择字线供给所述第五电压，并且，所述第一读取电路向所述第一存储单元组的所述第一选择位线供给所述第六电压或所述第六电流的同时，所述第二读取电路向所述第二存储单元组的A个所述第二选择位线供给所述第六电压或所述第六电流，
所述交叉点型电阻变化非易失性存储装置在从所述存储单元阵列进行读取时，通常从与同样的所述字线连接了的（1+A）个的存储单元同时读取。
15.如权利要求14所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述第一读取电路以及第二读取电路对所述第一选择位线以及所述第二选择位线的每一个施加第六电压，从而对位于所述第一选择位线以及所述第二选择位线、和所述一个选择字线的交点的多个被选择了的存储单元同时实施读取。
16.如权利要求14所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述第一读取电路以及第二读取电路，对所述第一选择位线以及所述第二选择位线的每一个供给第六电流，从而对位于所述第一选择位线以及所述第二选择位线、和所述被选择的一个选择字线的交点的多个被选择了的存储单元同时实施读取。
17.如权利要求14～16的任一项所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述字线选择电路将在所述N个的字线中未选择的字线设为高阻抗状态，
所述第一位线选择电路以及所述第二位线选择电路将未选择的位线设为高阻抗状态。
18.一种权利要求1所述的交叉点型电阻变化非易失性存储装置的写入方法，其特征在于，
具有以下步骤：
在对所述第一存储单元组的规定的存储单元写入所述第一电阻状态时，由所述字线用写入电路向所述选择字线供给所述第一电压或所述第一电流，并且，由所述第一位线用写入电路向所述第一存储单元组的一个位线供给所述第三电压或所述第三电流的同时，由所述第二位线用写入电路向所述第二存储单元组的A个位线供给所述第三电压或所述第三电流的步骤；以及
对所述第一存储单元组的规定的存储单元写入所述第二电阻状态时，由所述字线用写入电路向所述选择字线供给所述第二电压或所述第二电流，并且，由所述第一位线用写入电路向所述第一存储单元组的一个位线供给所述第四电压或所述第四电流的同时，由所述第二位线用写入电路向所述第二存储单元组的A个位线供给所述第四电压或所述第四电流的步骤，
所述交叉点型电阻变化非易失性存储装置在向所述存储单元阵列进行写入时，通常对与同样的所述字线所连接的（1+A）个存储单元同时进行写入。
19.一种权利要求14所述的交叉点型电阻变化非易失性存储装置的读取方法，其特征在于，
具有以下步骤：
在读取所述第一存储单元组以及第二存储单元组的规定的存储单元时，由所述字线用读取电压产生电路对所述选择字线供给所述第五电压，并且，由所述第一读取电路对所述第一存储单元组的一个位线供给所述第六电压或所述第六电流的同时，由所述第二读取电路对所述第二存储单元组的A个位线供给所述第六电压或所述第六电流的步骤，
所述交叉点型电阻变化非易失性存储装置在从所述存储单元阵列进行读取时，通常从同样的所述字线所连接的1+A个存储单元同时进行读取。
20.一种交叉点型电阻变化非易失性存储装置，其特征在于，具有：
多个分割存储单元阵列，该多个分割存储单元阵列由数据用存储单元阵列和补偿用存储单元阵列构成，其中，所述数据用存储单元阵列由在向X方向延伸的N个字线和向与所述X方向立体地交差的Y方向延伸的M个位线的交点的每一个配置存储单元来构成；所述存储单元具有电阻变化元件和双方向的电流控制元件；所述电阻变化元件通过被施加极性不同的电压，在第一电阻状态以及第二电阻状态的至少两个状态可逆地变迁；所述电流控制元件与所述电阻变化元件串联地连接并具有非线性的电流电压特性；所述补偿用存储单元阵列，在所述N个字线和向Y方向延伸的至少一个位线的交点的每一个配置替代单元而构成；所述替代单元至少包含具有非线性的电流电压特性的双向的电流控制元件而构成；M、N为整数，
第一位线选择电路，选择构成所述多个分割存储单元阵列的每一个的所述数据用存储单元阵列的所述一个位线；
第二位线选择电路，选择构成所述多个分割存储单元阵列的每一个的所述补偿用存储单元阵列的所述一个位线；以及
写入电路，根据从外部输入的多个比特的写入数据，对构成所述多个分割存储单元阵列的每一个的所述数据用存储单元阵列进行第一电阻状态或第二电阻状态的写入，
所述写入电路具有：
写入用寄存器，按照所述写入数据，对对应的所述多个分割存储单元阵列的每一个，输出对所述第一电阻状态或所述第二电阻状态的某一个的写入进行指示的数据输入信号；
写入数据标志产生电路，生成对所述多个分割存储单元阵列指示是否同时进行所述第一电阻状态的写入或所述第二电阻状态的写入的某一个的动作的写入数据标志；以及
数据/补偿选择电路，基于所述数据输入信号和所述写入数据标志，对所述多个分割存储单元阵列的每一个，通过选择所述第一位线选择电路或所述第二位线选择电路的某一个并使之进行动作，来执行写入，
所述数据/补偿选择电路对于所述多个分割存储单元阵列的每一个，
在给所述分割存储单元阵列的所述数据输入信号指示第一电阻状态的写入、并且所述写入数据标志指示第一电阻状态的写入时，选择所述第一位线选择电路并使之进行动作，从而执行对该分割存储单元阵列的数据用存储单元阵列的写入，
在给所述分割存储单元阵列的所述数据输入信号指示第二电阻状态的写入、并且所述写入数据标志指示第二电阻状态的写入时，选择所述第一位线选择电路并使之进行动作，从而执行对该分割存储单元阵列的数据用存储单元阵列的写入，
在给所述分割存储单元阵列的所述数据输入信号指示第一电阻状态的写入、并且所述写入数据标志指示第二电阻状态的写入时，选择所述第二位线选择电路并使之进行动作，从而执行对该分割存储单元阵列的补偿用存储单元阵列的写入，
在给所述分割存储单元阵列的所述数据输入信号指示第二电阻状态的写入、并且所述写入数据标志指示第一电阻状态的写入时，选择所述第二位线选择电路并使之进行动作，从而执行对该分割存储单元阵列的补偿用存储单元阵列的写入，
所述写入电路在执行所述多个比特的写入数据的写入时，通常对所述多个分割存储单元阵列同时执行写入。
21.如权利要求20所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述替代单元由具有电阻变化元件和所述电流控制元件的存储单元构成，所述电阻变化元件通过被施加极性不同的电压，在第一电阻状态以及第二电阻状态的至少两个状态可逆地变迁；所述电流控制元件与所述电阻变化元件串联地连接。
22.如权利要求20所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述替代单元由固定电阻元件和与所述固定电阻元件串联连接的所述电流控制元件构成。
23.如权利要求20～22的任一项所述的交叉点型电阻变化非易失性存储装置，其特征在于，
在构成所述多个分割存储单元阵列的每一个的数据用存储单元阵列中，M与N相等。
24.如权利要求20～23的任一项所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述写入数据标志产生电路将对从外部输入的写入进行控制的基本时钟进行分频而生成所述写入数据标志。
25.如权利要求20～24的任一项所述的交叉点型电阻变化非易失性存储装置，其特征在于，
还具有写入/读取选择电路，对所述多个分割存储单元阵列输出指示写入模式或读取模式的写入信号，
所述写入数据标志产生电路在所述写入信号指示写入模式时，开始生成所述写入数据标志。
26.如权利要求25所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述写入数据标志产生电路在所述写入信号的指示从写入模式变化为读取模式时，停止生成所述写入数据标志。
27.如权利要求20～26的任一项所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述写入电路在未对所述多个分割存储单元阵列中的规定的分割存储单元阵列进行第一电阻状态和第二电阻状态的写入时，对构成该分割存储单元阵列的补偿用存储单元阵列进行第一电阻状态和第二电阻状态的写入。
28.如权利要求20～27的任一项所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述写入电路向在所述多个分割存储单元阵列中的规定的分割存储单元阵列进行第一电阻状态和第二电阻状态的写入时，向构成该分割存储单元阵列的数据用存储单元阵列进行第一电阻状态和第二电阻状态的写入。
29.如权利要求20～28的任一项所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述第二位线选择电路通常选择所述补偿用存储单元阵列的所述位线。
30.如权利要求20～29的任一项所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述写入电路还具有数据/补偿选择控制电路，该数据/补偿选择控制电路对所述数据/补偿选择电路输出指示应选择数据用存储单元阵列的数据用存储单元阵列选择信号，
所述数据/补偿选择电路在从所述数据/补偿选择控制电路输出所述数据用存储单元阵列选择信号的期间选择数据用存储单元阵列。
31.如权利要求20～29的任一项所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述写入电路还具有数据/补偿选择控制电路，该数据/补偿选择控制电路针对所述数据/补偿选择电路，输出对应选择补偿用存储单元阵列进行指示的补偿用存储单元阵列选择信号，
所述数据/补偿选择电路在从所述数据/补偿选择控制电路输出所述补偿用存储单元阵列选择信号的期间选择补偿用存储单元阵列。
32.如权利要求20～31的任一项所述的交叉点型电阻变化非易失性存储装置，其特征在于，
还具有：
字线选择电路，对于所述多个分割存储单元阵列，选择一个字线；以及
写入电压产生电路，对于所述多个分割存储单元阵列，通过由所述字线选择电路所选择的字线，在第一电阻状态下进行写入时供给第一电压或第一电流，在第二电阻状态下进行写入时供给第二电压或第二电流，
所述写入电压产生电路，
在所述写入数据标志指示第一电阻状态的写入时，通过所述字线选择电路向被选择了的字线供给第一电压或第一电流，
在所述写入数据标志指示第二电阻状态的写入时，通过所述字线选择电路向被选择了的字线供给第二电压或第二电流。
33.如权利要求20～31的任一项所述的交叉点型电阻变化非易失性存储装置，其特征在于，
还具有写入电压产生电路，对于所述多个分割存储单元阵列通过所述第一位线选择电路以及所述第二位线选择电路，供给用于写入的电压或电流；
所述写入电压产生电路，
在所述写入数据标志指示第一电阻状态的写入的情况下，通过所述第一位线选择电路以及所述第二位线选择电路，向被选择了的位线供给第三电压或第三电流，
在所述写入数据标志指示第二电阻状态的写入的情况下，通过所述第一位线选择电路以及所述第二位线选择电路，向被选择了的位线供给第四电压或第四电流。
34.如权利要求20～33的任一项所述的交叉点型电阻变化非易失性存储装置，其特征在于，
为了对所述数据用存储单元阵列的全部的所述存储单元在第一电阻状态下进行写入，所述写入用寄存器，作为所述数据输入信号设定为指示第一电阻状态的写入的信号并输出，并且，所述写入数据标志产生电路，作为所述写入数据标志设定为指示第一电阻状态的写入的信号并输出，所述数据/补偿选择电路基于所述数据输入信号以及所述写入数据标志，选择所述数据用存储单元阵列，对所述数据用存储单元阵列的全部的所述存储单元依次实施第一电阻状态的写入，
接着，为了对所述数据用存储单元阵列的规定的所述存储单元在第二电阻状态进行写入，在所述写入用寄存器中，与规定的所述存储单元对应地将所述数据输入信号设定为对第二电阻状态的写入进行指示的信号并输出，并且，所述写入数据标志产生电路作为所述写入数据标志设定为指示第二电阻状态的写入信号并输出，所述数据/补偿选择电路，基于所述数据输入信号以及所述写入数据标志，与规定的所述存储单元对应地选择所述数据用存储单元阵列，并仅对所述数据用存储单元阵列的规定的所述存储单元依次实施第二电阻状态的写入，
通过两阶段的写入行为，进行所述数据用存储单元阵列的全部的所述存储单元的写入。
35.如权利要求20～34的任一项所述的交叉点型电阻变化非易失性存储装置，其特征在于，
所述第一位线选择电路将所述M个位线中未选择的位线设为高阻抗状态，
所述第二位线选择电路将所述至少一个位线中未选择的位线设为高阻抗状态。
36.一种交叉点型电阻变化非易失性存储装置的写入方法，
所述交叉点型电阻变化非易失性存储装置具有：
多个分割存储单元阵列，该多个分割存储单元阵列由数据用存储单元阵列和补偿用存储单元阵列构成，其中，所述数据用存储单元阵列由在向X方向延伸的N个字线和向Y方向延伸的M个位线的交点的每一个配置存储单元来构成，所述存储单元具有电阻变化元件和双方向的电流控制元件；所述电阻变化元件通过被施加极性不同的电压，在第一电阻状态以及第二电阻状态的至少两个状态可逆地变迁；所述电流控制元件与所述电阻变化元件串联地连接并具有非线性的电流电压特性；所述补偿用存储单元阵列，在所述N个字线和向Y方向延伸的至少一个位线的交点的每一个配置替代单元来构成；所述替代单元至少包含具有非线性的电流电压特性的双向的电流控制元件而构成；M、N为整数，
第一位线选择电路，选择构成所述多个分割存储单元阵列的每一个的所述数据用存储单元阵列的所述一个位线；
第二位线选择电路，选择构成所述多个分割存储单元阵列的每一个的所述补偿用存储单元阵列的所述一个位线；以及
写入电路，根据从外部输入的多个比特的写入数据、以及写入数据标志，对构成所述多个分割存储单元阵列的每一个的所述数据用存储单元阵列进行第一电阻状态或第二电阻状态的写入，其中，所述写入数据标志是对所述多个分割存储单元阵列指示是否同时进行所述第一电阻状态的写入或所述第二电阻状态的写入的某一个的动作的标志，
在所述写入方法中，
所述写入电路对所述多个分割存储单元阵列的每一个，执行以下步骤：
在给所述分割存储单元阵列的所述数据输入信号指示第一电阻状态的写入、并且所述写入数据标志指示第一电阻状态的写入时，选择所述第一位线选择电路并使之进行动作，从而执行对该分割存储单元阵列的数据用存储单元阵列的写入的步骤；
在给所述分割存储单元阵列的所述数据输入信号指示第二电阻状态的写入、并且所述写入数据标志指示第二电阻状态的写入时，选择所述第一位线选择电路并使之进行动作，从而执行对该分割存储单元阵列的数据用存储单元阵列的写入的步骤；
在给所述分割存储单元阵列的所述数据输入信号指示第一电阻状态的写入、并且所述写入数据标志指示第二电阻状态的写入时，选择所述第二位线选择电路并使之进行动作，从而执行对该分割存储单元阵列的补偿用存储单元阵列的写入的步骤；以及
在给所述分割存储单元阵列的所述数据输入信号指示第二电阻状态的写入、并且所述写入数据标志指示第一电阻状态的写入时，选择所述第二位线选择电路并使之进行动作，从而执行对该分割存储单元阵列的补偿用存储单元阵列的写入的步骤，
所述写入电路在执行所述多个比特的写入数据的写入时，通常对所述多个分割存储单元阵列同时执行写入。
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