KR102656527B1 - 메모리 장치 - Google Patents

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KR102656527B1
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Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들, 상기 복수의 메모리 셀들 중에서 선택 메모리 셀에 연결된 선택 비트라인 및 선택 워드라인을 결정하며, 상기 선택 워드라인에 제1 바이어스 전압을 입력하는 제1 바이어스 회로, 상기 선택 비트라인에 제2 바이어스 전압을 입력하는 제2 바이어스 회로, 및 상기 제1 바이어스 회로와 상기 선택 워드라인 사이에 연결되는 스위치 소자를 갖는 디코더 회로, 및 상기 선택 비트라인에 상기 제2 바이어스 전압이 입력되고 소정의 지연 시간이 경과하면 상기 스위치 소자를 턴-오프시키는 컨트롤 로직을 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
저항을 이용한 메모리 장치는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(ReRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등을 포함한다. 전하를 충전하거나 방전하는 방식으로 데이터를 기록하는 메모리 장치들과 달리, 저항을 이용한 메모리 장치는 저항 변화를 이용하여 데이터를 기록하거나 지울 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 워드 라인의 플로팅 타이밍 또는 워드 라인에 연결되는 스위치 소자의 온/오프 타이밍을 제어함으로써 리드 디스터브(read disturb) 및 리드 페일(read fail)을 해결할 수 있는 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들, 상기 복수의 메모리 셀들 중에서 선택 메모리 셀에 연결된 선택 비트라인 및 선택 워드라인을 결정하며, 상기 선택 워드라인에 제1 바이어스 전압을 입력하는 제1 바이어스 회로, 상기 선택 비트라인에 제2 바이어스 전압을 입력하는 제2 바이어스 회로, 및 상기 제1 바이어스 회로와 상기 선택 워드라인 사이에 연결되는 스위치 소자를 갖는 디코더 회로, 및 상기 선택 비트라인에 상기 제2 바이어스 전압이 입력되고 소정의 지연 시간이 경과하면 상기 스위치 소자를 턴-오프시키는 컨트롤 로직을 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 워드라인과 비트라인에 연결되는 메모리 셀, 제1 시간 동안 상기 워드라인에 제1 바이어스 전압을 입력하는 제1 바이어스 회로를 갖는 제1 디코더 회로, 상기 제1 시간보다 늦은 제2 시간 동안 상기 비트라인에 제2 바이어스 전압을 입력하는 제2 바이어스 회로를 갖는 제2 디코더 회로, 및 상기 제2 시간의 시점으로부터 소정의 지연 시간이 경과하면, 상기 제1 바이어스 회로와 상기 워드라인을 전기적으로 분리하는 컨트롤 로직을 포함한다.
본 발명의 일 실시예에 따른 메모리 장치는, 상변화 물질을 갖는 복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들은 복수의 워드라인들 및 복수의 비트라인들에 연결되는 메모리 셀 어레이, 및 제1 시간 동안 상기 복수의 워드라인들 중 선택 워드라인에 제1 바이어스 전압을 입력하고, 상기 제1 시간 이후의 제2 시간 동안 상기 복수의 비트라인들 중 선택 비트라인에 제2 바이어스 전압을 입력하는 메모리 컨트롤러를 포함하며, 상기 제2 시간은 제3 시간 및 제3 시간 이후의 제4 시간을 포함하고, 상기 제3 시간 동안 상기 선택 워드라인의 커패시턴스는, 상기 제4 시간 동안 상기 선택 워드라인의 커패시턴스보다 크다.
본 발명의 일 실시예에 따르면, 데이터를 읽어오고자 하는 선택 메모리 셀에 연결된 선택 워드라인과 선택 비트라인에 순차적으로 바이어스 전압을 입력한다. 선택 비트라인에 비트라인 전압이 입력되고 소정의 지연 시간이 경과한 후 선택 워드라인과 바이어스 회로 사이의 스위치 소자를 턴-오프시킴으로써, 선택 메모리 셀의 문턱 전압의 크기에 따른 최적화된 읽기 동작을 구현하여 리드 디스터브 및 리드 페일을 최소화하고, 메모리 장치의 성능을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 그래프들이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 흐름도이다.
도 11 내지 도 14는 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 타이밍도들이다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 회로도이다.
도 16 내지 도 18은 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 타이밍도들이다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 회로도이다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(1)는 패드 영역(2), 회로 영역(3) 및 뱅크 영역(4)을 가질 수 있다. 패드 영역(2)은 제어 신호 및 데이터 등을 입출력하기 위한 복수의 패드들이 형성되는 영역일 수 있으며, 회로 영역(3)은 메모리 장치(1)의 동작에 필요한 다양한 회로들이 형성되는 영역일 수 있다. 뱅크 영역(2)에는 메모리 셀들을 갖는 메모리 셀 어레이들이 형성되며, 메모리 셀 어레이들은 복수의 뱅크들로 구분될 수 있다.
실시예들에 따라 변형될 수 있으나, 뱅크 영역(2)에 형성되는 복수의 뱅크들 각각은 다시 복수의 영역들로 분할될 수 있다. 일례로, 복수의 뱅크들 각각을 나누는 복수의 영역들 중 적어도 일부는, 회로 영역(3)에 포함되는 디코더 회로 및/또는 읽기/쓰기 회로 등을 공유할 수도 있다.
회로 영역(3)은 디코더 회로, 읽기/쓰기 회로, 및 디코더 회로와 읽기/쓰기 회로를 제어하는 컨트롤 로직 등을 포함할 수 있다. 디코더 회로는 뱅크 영역(2)에 형성되는 메모리 셀들 중에서 적어도 하나를 선택 메모리 셀로 결정할 수 있으며, 읽기/쓰기 회로는 선택 메모리 셀의 데이터를 읽어오거나 선택 메모리 셀에 데이터를 기록할 수 있다.
다음으로 도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(10)는 메모리 컨트롤러(20)와 메모리 셀 어레이(30)를 포함할 수 있다. 메모리 컨트롤러(20)는 디코더 회로(21, 22), 읽기/쓰기 회로(23), 및 컨트롤 로직(24) 등을 포함할 수 있다. 메모리 셀 어레이(30)는 복수의 메모리 셀들을 포함할 수 있다. 디코더 회로(21, 22)는 워드라인(WL)을 통해 복수의 메모리 셀들과 연결되는 제1 디코더 회로(21) 및 비트라인(BL)을 통해 복수의 메모리 셀들과 연결되는 제2 디코더 회로(22)를 포함할 수 있다. 제1 디코더 회로(21)와 제2 디코더 회로(22) 및 읽기/쓰기 회로(23)의 동작은 컨트롤 로직(24)에 의해 제어될 수 있다. 일 실시예에서, 읽기/쓰기 회로(23)는 제1 디코더 회로(21)와 제2 디코더 회로(22)에 의해 특정된 적어도 하나의 선택 메모리 셀에 데이터를 기록하는 프로그램 회로와, 선택 메모리 셀로부터 데이터를 읽어오는 리드아웃 회로 등을 포함할 수 있다.
도 2는 메모리 셀 어레이(30)를 간단하게 나타낸 도면일 수 있다. 도 3을 함께 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이(30)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)은 비트라인(BL)과 워드라인(WL)이 교차하는 지점에 마련될 수 있다. 즉, 복수의 메모리 셀들(MC) 각각은 하나의 비트라인(BL)과 하나의 워드라인(WL)에 연결될 수 있다.
일례로, 복수의 메모리 셀들(MC) 각각은 스위치 소자(SW)와 정보 저장 소자(VR)를 포함할 수 있다. 일 실시예에서, 스위치 소자(SW)는 PN 접합 다이오드, 쇼트키 다이오드, 및 오보닉 임계 스위치(OTS) 중 적어도 하나를 포함할 수 있다. 한편, 일 실시예에서, 정보 저장 소자(VR)는 칼코케나이드(Chalcogenide) 물질 및 초격자(Super-lattice) 등을 포함하는 상변화 물질로 형성될 수 있다. 즉, 정보 저장 소자(VR)는 가열 시간 및 온도 등에 따라 비정질상과 결정질상 사이에서 상전이가 가능한 상변화 물질를 포함할 수 있다. 정보 저장 소자(VR)와 스위치 소자(SW)는 서로 직렬로 연결될 수 있다.
메모리 컨트롤러(20)는, 비트라인(BL)과 워드라인(WL)을 통해 복수의 메모리 셀들(MC) 각각에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상 또는 결정질상으로 상전이시킴으로써, 데이터를 기록하거나 지울 수 있다. 일 실시예에서, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 증가시킬 수 있다. 반대로, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 결정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 감소시킬 수 있다. 정보 저장 소자(VR)의 저항 값과 데이터 기록 여부의 관계는 실시예들에 따라 다양하게 정의될 수도 있다. 한편 메모리 컨트롤러(20)는, 복수의 메모리 셀들(MC)에서 검출한 읽기 전압을 소정의 기준 전압과 비교함으로써, 복수의 메모리 셀들(MC)에서 데이터를 읽어오는 읽기 동작을 실행할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는, 복수의 도전성 라인들(101-103) 사이에 마련되는 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)을 포함할 수 있다. 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 각각 독립된 메모리 셀로서 동작할 수 있다. 일례로, 제1 도전성 라인(101)과 제3 도전성 라인(103)이 워드라인인 경우, 제2 도전성 라인(102)은 비트라인일 수 있다. 또한, 제1 도전성 라인(101)과 제3 도전성 라인(103)이 비트라인인 경우, 제2 도전성 라인(102)은 워드라인일 수 있다. 이하, 설명의 편의를 위하여 제1 도전성 라인(101)과 제3 도전성 라인(103)이 각각 제1 워드라인 및 제2 워드라인인 것을 가정하여 설명하기로 한다.
제1 메모리 셀(MC1)은 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130) 등을 포함할 수 있다. 제1 스위치 소자(130)는 제1 스위치 전극(131)과 제2 스위치 전극(132) 및 그 사이에 배치되는 제1 선택층(133) 등을 포함할 수 있다. 일 실시예에서, 제1 선택층(133)은 오보닉 임계 스위치(Ovonic Threshold Switch, OTS) 물질을 포함할 수 있다. 제1 스위치 전극(131)과 제2 스위치 전극(132) 사이에 문턱 전압보다 큰 전압이 인가되면, 제1 선택층(133)을 통해 전류가 흐를 수 있다.
제1 정보 저장 소자(120)는 상변화 물질을 포함할 수 있으며, 일 실시예로 칼코게나이드 물질을 포함할 수 있다. 일례로, 제1 정보 저장 소자(120)는 Ge-Sb-Te(GST)를 포함할 수 있으며, 제1 정보 저장 소자(120)에 포함되는 원소들의 종류 및 그 화학적 조성비에 따라 제1 정보 저장 소자(120)의 결정화 온도, 용융점, 결정화 에너지에 따른 상변화 속도 등이 결정될 수 있다.
제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)과 유사한 구조를 가질 수 있다. 도 3을 참조하면, 제2 메모리 셀(MC2)은 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 등을 포함할 수 있다. 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 각각의 구조 및 특징은, 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130)와 유사할 수 있다. 이하, 제1 메모리 셀(MC1)을 예시로 참조하여, 데이터를 기록하고 소거하는 방법을 설명하기로 한다.
제1 워드라인(101)과 비트라인(103)을 통해 전압이 공급되면, 제1 가열 전극(110)과 제1 정보 저장 소자(120) 사이의 계면에서 상기 전압에 따른 줄 열(Joule Heat)이 발생할 수 있다. 줄 열에 의해 제1 정보 저장 소자(120)를 구성하는 상변화 물질이 비정질상에서 결정질상으로 변하거나, 결정질상에서 비정질상으로 변할 수 있다. 제1 정보 저장 소자(120)는 비정질상에서 높은 저항을 가질 수 있으며, 결정질상에서 낮은 저항을 가질 수 있다. 일 실시예에서, 제1 정보 저장 소자(120)의 저항 값에 따라 데이터 `0` 또는 `1`이 정의될 수 있다.
제1 메모리 셀(MC1)에 데이터를 기록하기 위해, 제1 워드라인(101)과 비트라인(103)을 통해 프로그램 전압을 공급할 수 있다. 상기 프로그램 전압은 제1 스위치 소자(130)에 포함되는 오보닉 임계 스위치 물질의 문턱 전압보다 크며, 따라서 제1 스위치 소자(130)를 통해 전류가 흐를 수 있다. 상기 프로그램 전압에 의해 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 비정질상에서 결정질상으로 변할 수 있으며, 따라서 제1 메모리 영역에 데이터를 기록할 수 있다. 일 실시예에서, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상을 갖는 경우, 제1 메모리 셀(MC1)의 상태는 셋(set) 상태로 정의될 수 있다.
한편, 제1 메모리 셀(MC1)에 기록된 데이터를 소거하기 위해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질을 결정질상에서 비정질상으로 되돌릴 수 있다. 일례로, 제1 워드라인(101)과 비트라인(103)을 통해 소정의 소거 전압을 공급할 수 있다. 상기 소거 전압에 의해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상에서 비정질상으로 변할 수 있다. 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 비정질상을 갖는 경우, 제1 메모리 셀(MC1)의 상태는 리셋(reset) 상태로 정의될 수 있다. 일례로, 상기 소거 전압의 최대값은 상기 프로그램 전압의 최대값보다 클 수 있으며, 상기 소거 전압이 공급되는 시간은 상기 프로그램 전압이 공급되는 시간보다 짧을 수 있다.
앞서 설명한 바와 같이, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 정보 저장 소자들(120, 150)의 저항 값이 바뀔 수 있으며, 메모리 컨트롤러는 정보 저장 소자들(120, 150)의 저항으로부터 데이터 `0`과 `1`을 구분할 수 있다. 따라서, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 나타나는 정보 저장 소자들(120, 150)의 저항 차이가 클수록, 메모리 컨트롤러가 메모리 셀들(MC1, MC2)에 저장된 데이터를 정확히 읽어올 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
본 발명의 일 실시예에 따른 메모리 장치(200)는, 메모리 컨트롤러(220)가 메모리 셀(210)에 공급하는 전원에 의해 동작할 수 있다. 도 5를 참조하면, 메모리 셀(210)은 하부 전극(211), 가열 전극(212), 정보 저장 소자(214), 스위치 소자(215) 및 상부 전극(216) 등을 포함할 수 있다. 하부 전극(211)과 상부 전극(216)은 워드라인 또는 비트라인 등을 통해 메모리 컨트롤러(220)가 출력하는 전압을 공급받을 수 있다. 가열 전극(212)의 주변에는 절연층(213)이 마련될 수 있으며, 가열 전극(212)과 인접하는 정보 저장 소자(214)의 일부 영역(214a)에서, 메모리 컨트롤러(220)가 공급하는 전원에 의한 상변화가 발생할 수 있다.
일 실시예에서, 메모리 셀(210)의 데이터를 판별하기 위한 읽기(read) 동작은 하부 전극(211)과 상부 전극(216) 각각에 소정의 바이어스 전압을 입력함으로써 실행될 수 있다. 일례로 메모리 컨트롤러(220)는 하부 전극(211)에 상대적으로 낮은 제1 바이어스 전압을 입력하고, 상부 전극(216)에 상대적으로 높은 제2 바이어스 전압을 입력하여 메모리 셀(210)의 데이터를 읽어올 수 있다.
일례로, 메모리 컨트롤러(220)는 하부 전극(211)에 제1 바이어스 전압을 먼저 입력하고, 상부 전극(216)에 제2 바이어스 전압을 입력하면서 하부 전극(211)을 플로팅시킬 수 있다. 하부 전극(211)이 플로팅된 상태에서 상부 전극(216)에 제2 바이어스 전압이 입력됨에 따라 메모리 셀(210)에 전류가 흐를 수 있다. 일 실시예에서 메모리 컨트롤러(220)는 메모리 셀(210)에 흐르는 전류로 커패시터를 충전하고, 커패시터의 전압을 기준 전압과 비교하여 메모리 셀(210)의 데이터를 판별할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(300)는 제1 디코더 회로(310), 제2 디코더 회로(320), 리드아웃 회로(330), 컨트롤 로직(340), 및 메모리 셀 어레이(350)를 포함할 수 있다. 메모리 셀 어레이(350)는 복수의 메모리 셀들(MC1-MC4)을 포함할 수 있다. 제1 디코더 회로(310)는 워드라인(WL)을 통해 복수의 메모리 셀들(MC1-MC4)과 연결되며, 제2 디코더 회로(320)는 제1 내지 제4 비트라인들(BL1-BL4)을 통해 복수의 메모리 셀들(MC1-MC4)과 연결될 수 있다. 설명의 편의를 위하여 도 6의 일 실시예에서는 하나의 워드라인(WL)만을 도시하였으나, 메모리 셀 어레이(350)는 워드라인(WL)을 복수 개 포함할 수 있다. 또한, 비트라인들(BL1-BL4)의 개수와 메모리 셀들(MC1-MC4)의 개수 역시 다양하게 변형될 수 있다.
도 6에 도시한 일 실시예에서 리드아웃 회로(330)는 메모리 셀들(MC1-MC4) 중에서 선택된 선택 메모리 셀의 데이터를 읽어올 수 있다. 일례로 제4 비트라인(BL4)이 선택 비트라인으로 결정되면, 제1 내지 제3 비트라인들(BL1-BL3)은 비선택 비트라인들이 될 수 있다. 제1 디코더 회로(310)는 제1 바이어스 회로(311)를 워드라인(WL)에 연결하여 제1 바이어스 전압을 입력하고, 제2 디코더 회로(320)는 제4 비트라인(BL4)에 제2 바이어스 회로(321)를 입력하여 제2 바이어스 전압을 입력할 수 있다. 제2 바이어스 전압은 제1 바이어스 전압보다 클 수 있다.
또한 제2 디코더 회로(310)는 선택되지 않은 제1 내지 제3 비트라인들(BL1-BL3)에 제1 바이어스 전압보다 크고 제2 바이어스 전압보다 작은 제3 바이어스 전압을 입력할 수 있다. 일례로, 제3 바이어스 전압은 0V의 전압일 수 있으며, 제1 바이어스 전압은 음의 전압, 제2 바이어스 전압은 양의 전압일 수 있다. 일 실시예에서 제1 바이어스 전압과 제2 바이어스 전압의 절대값은 서로 같을 수 있다.
상기와 같이 비트라인들(BL1-BL4) 및 워드라인(WL)에 바이어스 전압이 입력되면, 상대적으로 큰 전압이 입력되는 선택 메모리 셀에만 전류가 흐를 수 있다. 리드아웃 회로(330)는 선택 메모리 셀에 흐르는 전류에 대응하는 읽기 전압을 검출하여 기준 전압과 비교함으로써, 선택 메모리 셀의 상태를 셋 또는 리셋 상태로 판단할 수 있다. 일례로 선택 메모리 셀에 흐르는 전류에 의해 제1 디코더 회로(310) 또는 리드아웃 회로(330)에 포함된 커패시터가 충전될 수 있으며, 리드아웃 회로(330)는 커패시터의 전압을 기준 전압과 비교하여 선택 메모리 셀의 데이터를 판단할 수 있다.
읽기 동작에서 선택 메모리 셀에 전류가 흐르는 시간이 길어지면, 선택 메모리 셀에 저장된 데이터를 정확하게 판단할 수 있으며, 리드 페일(read fail)을 최소화할 수 있다. 반면, 읽기 동작에서 선택 메모리 셀에 전류가 흐르는 시간이 길어지면, 선택 메모리 셀에서 의도치 않은 상전이가 발생하는 리드 디스터브(read disturb)가 발생할 수 있다. 일례로, 선택 메모리 셀의 문턱 전압이 상대적으로 낮으면 리드 디스터브가 발생할 확률이 낮은 대신 리드 페일이 쉽게 발생할 수 있다. 반대로 선택 메모리 셀의 문턱 전압이 상대적으로 높으면 리드 페일이 발생할 가능성이 낮아지는 대신 리드 디스터브가 쉽게 발생할 수 있다.
본 발명의 일 실시예에서는, 제1 디코더 회로(310)가 워드라인(WL)에 제1 바이어스 전압을 입력한 후, 제2 디코더 회로(320)가 비트라인들(BL1-BL4) 중 선택 비트라인에 제2 바이어스 전압을 입력할 수 있다. 제1 디코더 회로(310)는 선택 비트라인에 제2 바이어스 전압이 입력되기 시작하고 소정의 지연 시간이 경과하면, 제1 바이어스 회로(311)와 워드라인(WL) 사이에 연결된 스위치 소자들 중 적어도 하나를 턴-오프시킬 수 있다. 따라서, 리드 디스터브와 리드 페일을 최소화시켜 안정적인 읽기 동작을 구현할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 회로도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(400)는 제1 디코더 회로(410), 제2 디코더 회로(420), 리드아웃 회로(430), 및 메모리 셀 어레이(450) 등을 포함할 수 있다. 도 7의 일 실시예에서는 두 개의 워드라인들(WL1-WL2)과 네 개의 비트라인들(BL1-BL4)만을 도시하였으나, 그 개수는 다양하게 변형될 수 있다. 메모리 셀 어레이(450)는 워드라인들(WL1-WL2)과 비트라인들(BL1-BL4)에 연결되는 메모리 셀들(MC11-MC14, MC21-MC24)을 포함할 수 있다.
제1 디코더 회로(410)는 워드라인들(WL1-WL2)에 연결되며, 읽기 동작을 위해 워드라인들(WL1-WL2) 중 하나를 선택 워드라인으로 결정하고 선택 워드라인에 제1 바이어스 전압을 입력할 수 있다. 일례로 제1 바이어스 전압은 음의 전압일 수 있다. 제1 바이어스 전압을 입력하기 위한 회로는 제2 스위치 소자(GX)와 센스 앰프(431) 사이에 연결될 수 있다.
워드라인들(WL1-WL2) 각각은 제1 디코더 회로(410)에 포함되는 적어도 하나의 스위치 소자에 연결될 수 있다. 일례로, 제1 워드라인(WL1)은 제1 스위치 소자(LX1)와 제2 스위치 소자(GX)를 통해 리드아웃 회로(430)의 센스앰프(431)에 연결될 수 있다. 제2 워드라인(WL2)은 제1 스위치 소자(LX2)와 제2 스위치 소자(GX)를 통해 센스앰프(431)에 연결될 수 있다.
도 7에 도시한 일 실시예에서, 제1 워드라인(WL1)과 제2 워드라인(WL2)은 하나의 제2 스위치 소자(GX) 및 센스 앰프(431)를 공유할 수 있다. 다만, 실시예들에 따라, 제1 워드라인(WL1)과 제2 워드라인(WL2)이 서로 다른 제2 스위치 소자(GX) 및 센스 앰프(431)에 연결될 수도 있다.
제2 디코더 회로(420)를 참조하면, 비트라인들(BL1-BL4) 각각은 한 쌍의 스위치 소자들에 연결될 수 있다. 제1 비트라인(BL1)을 예시로 설명하면, 제1 비트라인(BL1)은 제1 선택 스위치 소자(LYP1) 및 제1 비선택 스위치 소자(LYN1)에 연결될 수 있다. 제1 선택 스위치 소자(LYP1)는 제1 비트라인(BL1)이 선택 비트라인으로 결정될 때 턴-온되며, 제1 비선택 스위치 소자(LYN1)는 제1 비트라인(BL1)이 비선택 비트라인으로 결정될 때 턴-온될 수 있다. 일례로, 제1 선택 스위치 소자(LYP1)는 PMOS 트랜지스터일 수 있으며, 제1 비선택 스위치 소자(LYN1)는 NMOS 트랜지스터일 수 있다. 제1 선택 스위치 소자(LYP1)와 제1 비선택 스위치 소자(LYN1)의 게이트 단자는 제1 비트라인 제어 신호(LBL1)를 공통으로 입력받을 수 있다.
한편 비트라인들(BL1-BL4)은 하나의 공통 선택 스위치 소자(GYP) 및 공통 비선택 스위치 소자(GYN)를 공유할 수 있다. 공통 선택 스위치 소자(GYP)는 PMOS 트랜지스터일 수 있으며, 공통 비선택 스위치 소자(GYN)는 NMOS 트랜지스터일 수 있다. 공통 선택 소자(GYP)와 공통 비선택 소자(GYN)의 게이트 단자는 공통 비트라인 제어 신호(GBL)를 공통으로 입력받을 수 있다.
센스 앰프(SA)는 커패시터를 포함할 수 있으며, 커패시터의 전압을 소정의 기준 전압과 비교할 수 있다. 일례로 센스 앰프(SA)는 연산 증폭기로 구현될 수 있으며, 연산 증폭기의 제1 입력단은 커패시터 및 워드라인들(WL1-WL2)에 연결되고, 제2 입력단은 기준 전압에 연결될 수 있다.
이하, 제1 워드라인(WL1)과 제1 비트라인(BL1)을 각각 선택 워드라인과 선택 비트라인으로 결정한 경우를 가정하여, 선택 메모리 셀(MC11)에 대한 읽기 동작을 설명하기로 한다.
제1 비트라인(BL1)과 워드라인(WL)에 연결되는 선택 메모리 셀에 대한 읽기 동작이 시작되면, 제1 디코더 회로(410)는 제1 워드라인(WL1)에 연결된 제1 스위치 소자(LX1)와 제2 스위치 소자(GX)를 턴-온시켜 제1 워드라인(WL1)에 제1 바이어스 전압을 입력할 수 있다. 제1 워드라인(WL1)은 제1 바이어스 전압으로 프리차지(pre-charge)될 수 있다. 이때, 제2 워드라인(WL2)에 연결된 제1 스위치 소자(LX2)는 턴-오프될 수 있다.
제1 워드라인(WL1)이 제1 바이어스 전압으로 프리차지되면, 제2 디코더 회로(420)는 인에이블 신호(ENB) 및 클램프 전압(VCLAMP)을 이용하여 인에이블 소자(M1)와 클램프 소자(M2)를 턴-온시킬 수 있다. 또한 제2 디코더 회로(420)는, 비트라인들(BL1-BL4)이 공유하는 공통 선택 스위치 소자(GYP)를 턴-온시키고 공통 비선택 스위치 소자(GYN)를 턴-오프시킬 수 있으며, 제1 비트라인(BL1)에 연결된 제1 선택 스위치 소자(LYP1)를 턴-온시키고 제1 비선택 스위치 소자(LYN1)를 턴-오프시킬 수 있다. 또한 제2 디코더 회로(510)는, 제2 내지 제4 비트라인(BL2-BL4)에 연결된 비선택 스위치 소자들(LYN2-LYN4)를 턴-온시키고, 선택 스위치 소자들(LYP2-LYP4)을 턴-오프시킬 수 있다. 따라서, 제1 비트라인(BL1)은 제2 바이어스 전압을 입력받을 수 있으며, 제2 내지 제4 비트라인들(BL2-BL4)은 접지 전압을 입력받을 수 있다.
제1 비트라인(BL1)에 제2 바이어스 전압이 입력되기 시작하면, 제1 워드라인(WL1)에 대한 프리차지가 종료될 수 있다. 일례로, 제1 디코더 회로(410)가 제1 워드라인(WL1)에 대한 프리차지가 종료하면, 제2 디코더 회로(420)가 제1 비트라인(BL1)에 제2 바이어스 전압을 입력할 수 있다.
제1 비트라인(BL1)에 제2 바이어스 전압이 입력되면 선택 메모리 셀(MC11)이 턴-온되어 선택 메모리 셀(MC11)을 통해 센싱 전류가 흐르며, 선택 워드라인인 제1 워드라인(WL1)의 커패시턴스가 센싱 전류에 의해 충전될 수 있다. 센스 앰프(431)의 커패시터는 센싱 전류에 의해 충전된 제1 워드라인(WL1)으로부터 전하를 넘겨받아 충전될 수 있다. 따라서, 선택 메모리 셀(MC11)이 연결된 제1 워드라인(WL1)의 커패시턴스가 증가하면, 선택 메모리 셀(MC11)의 센싱 마진을 개선하고 리드 페일을 방지할 수 있다.
선택 메모리 셀(MC11)이 연결된 제1 워드라인(WL1)의 커패시턴스가 증가하면 센싱 전류가 증가하므로, 선택 메모리 셀(MC11)이 셋 상태를 갖는 경우 리드 디스터브가 발생할 수 있다. 즉, 선택 메모리 셀(MC11)이 셋 상태를 갖는 경우, 센싱 전류 증가에 의해 선택 메모리 셀(MC11)에 포함된 정보 저장 소자가 비정질상으로 상전이될 수 있다. 따라서, 선택 메모리 셀(MC11)의 리드 디스터브를 방지하기 위해서는, 선택 메모리 셀(MC11)이 연결된 제1 워드라인(WL1)의 커패시턴스를 감소시킬 수 있다.
본 발명의 일 실시예에서는, 제1 워드라인(WL1)에 대한 프리차지가 종료된 후 소정의 지연 시간 동안, 제1 스위치 소자(LX1)와 제2 스위치 소자(GX) 중 적어도 하나가 턴-온 상태를 유지할 수 있다. 상기 지연 시간이 경과하면, 상기 지연 시간 동안 턴-온 상태를 유지한 제1 스위치 소자(LX1)와 제2 스위치 소자(GX) 중 적어도 하나가 턴-오프될 수 있다.
상기 지연 시간 동안 제1 워드라인(WL1)은 제1 내지 제3 커패시터들(C11-C13) 중 적어도 하나와 연결될 수 있다. 따라서, 상기 지연 시간 동안 선택 메모리 셀(MC11)에 연결되는 제1 워드라인(WL1)의 커패시턴스는, 상기 지연 시간이 경과한 후 선택 메모리 셀(MC11)에 연결되는 제1 워드라인(WL1)의 커패시턴스보다 클 수 있다.
선택 메모리 셀(MC11)의 문턱 전압이 상대적으로 작고 센싱 마진이 작은 경우, 선택 메모리 셀(MC11)은 상기 지연 시간 동안 턴-온될 수 있다. 제1 워드라인(WL1)이 상대적으로 큰 커패시턴스를 갖는 상기 지연 시간 동안 선택 메모리 셀(MC11)을 통한 센싱 전류가 흐르기 시작하므로, 선택 메모리 셀(MC11)의 센싱 마진을 개선하고 리드 페일을 방지할 수 있다.
반면 선택 메모리 셀(MC11)의 문턱 전압이 상대적으로 크면, 선택 메모리 셀(MC11)은 상기 지연 시간이 경과한 이후에 턴-온될 수 있다. 제1 워드라인(WL1)이 상대적으로 작은 커패시턴스를 가질 때에만 선택 메모리 셀(MC11)이 턴-온되어 센싱 전류가 흐를 수 있으므로, 선택 메모리 셀(MC11)의 리드 디스터브를 방지할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다. 도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 그래프들이다.
이하, 도 7에 도시한 메모리 장치(400)를 함께 참조하여 설명하기로 한다. 먼저 도 8을 참조하면, 선택 워드라인(WL1)에 제1 바이어스 전압(VB1)이 입력되고, 선택 비트라인(BL1)에 제2 바이어스 전압(VB2)이 입력될 수 있다. 선택 워드라인(WL1)과 선택 비트라인(BL1)은 데이터를 읽어오고자 하는 선택 메모리 셀(MC11)에 연결된 워드라인과 비트라인일 수 있다. 선택 메모리 셀(MC11)과 선택 워드라인(WL1) 및 선택 비트라인(BL1)의 선택은 예시적인 것으로, 다양하게 변경될 수 있다. 제1 시간(T1) 동안 선택 워드라인(WL1)에 입력되는 제1 바이어스 전압(VB1)에 의해, 선택 워드라인(WL1)이 프리차지될 수 있다.
선택 워드라인(WL1)이 제1 바이어스 전압(VB1)으로 프리차지되면, 선택 비트라인(BL1)에 제2 바이어스 전압(VB2)이 입력될 수 있다. 일례로, 제1 시간(T1)이 경과하고 제2 시간(T2)이 시작되면, 선택 비트라인(BL)에 제2 바이어스 전압(VB2)이 입력될 수 있다.
본 발명의 일 실시예에서는, 선택 워드라인(WL1)에 연결된 제1 스위치 소자(LX1)를 제어하는 제어 신호(LXL1)가, 제2 시간(T2)이 시작되고 소정의 지연 시간(TD)이 경과한 후에 선택 워드라인(WL1)에 연결된 스위치 소자를 턴-오프시킬 수 있다. 따라서, 지연 시간(TD) 동안 선택 워드라인(WL1)의 커패시턴스는, 지연 시간(TD)을 제외한 나머지 제2 시간(T2) 동안 선택 워드라인(WL1)의 커패시턴스보다 클 수 있다. 일례로 지연 시간(TD)은 선택 비트라인(BL1)에 입력되는 제2 바이어스 전압(VB2)이 증가하는 트랜지션(transition) 시간으로 정의될 수 있다. 지연 시간(TD)의 종료 시점에서 선택 비트라인(BL1)의 전압은, 제2 바이어스 전압(VB2)의 약 70 내지 80%의 크기를 가질 수 있다.
먼저 도 9a를 참조하면, 메모리 셀의 문턱 전압 분포는 메모리 셀에 포함되는 정보 저장 소자의 상태에 따라 구분될 수 있다. 셋 상태를 갖는 메모리 셀의 문턱 전압에 대응하는 셋 상태 분포(500)는, 리셋 상태를 갖는 메모리 셀의 문턱 전압에 대응하는 리셋 상태 분포(510)보다 작을 수 있다. 셋 상태 분포(500)보다 크고 리셋 상태 분포(510)보다 작은 값으로 기준 전압(VREF)이 설정될 수 있으며, 메모리 컨트롤러의 센스 앰프(431)는 메모리 셀들 중 선택 메모리 셀(MC11)에서 검출한 전압을 기준 전압(VREF)과 비교하여 선택 메모리 셀(MC11)의 데이터를 판단할 수 있다.
셋 상태 분포(500)는 제1 영역(501)과 제2 영역(502)으로 구분할 수 있다. 문턱 전압이 제1 영역(501)에 속하는 메모리 셀은 상대적으로 작은 센싱 마진을 갖는 반면, 큰 리드 디스터브 마진을 가질 수 있다. 반대로, 제2 영역(502)에 속하는 메모리 셀은 상대적으로 큰 센싱 마진과, 작은 리드 디스터브 마진을 가질 수 있다.
도 9b는 읽기 동작에서 나타날 수 있는 리드 디스터브에 따른 문턱 전압 변화를 설명하기 위한 그래프이다. 도 9b를 참조하면, 리드 디스터브에 의해 셋 상태를 갖는 선택 메모리 셀(MC11)의 문턱 전압이 증가하여 셋 상태 분포(500A)가 오른쪽으로 이동할 수 있다. 이때, 문턱 전압의 증가에 따른 영향은, 제1 영역(501A)보다 제2 영역(502A)에서 상대적으로 더 크게 나타날 수 있다. 즉, 선택 메모리 셀(MC11)의 문턱 전압이 제2 영역(502A)에 포함되는 경우, 리드 디스터브에 의해 문턱 전압이 기준 전압(VREF)까지 증가할 수 있으며, 선택 메모리 셀(MC11)이 상대적으로 작은 리드 디스터브 마진을 갖는 것으로 평가할 수 있다. 반대로, 선택 메모리 셀(MC11)의 문턱 전압이 제1 영역(501A)에 포함되는 경우, 리드 디스터브가 발생해도 문턱 전압과 기준 전압(VREF)의 차이가 일정 수준 이상으로 유지되므로, 선택 메모리 셀(MC11)이 큰 리드 디스터브 마진을 갖는 것으로 평가될 수 있다.
도 9c는 셋 상태를 갖는 메모리 셀의 센싱 마진을 설명하기 위한 그래프이다. 도 9c와 함께 도 9a를 참조하면, 문턱 전압이 셋 상태 분포(500)의 제1 영역(501)에 속하는 메모리 셀은 상대적으로 작은 센싱 마진을 가질 수 있다. 또한, 문턱 전압이 제2 영역(502)에 속하는 메모리 셀은 상대적으로 큰 센싱 마진을 가질 수 있다.
다시 도 7 및 도 8을 참조하면, 본 발명의 일 실시예에서는 제2 바이어스 전압(VB2)이 선택 비트라인(BL1)에 입력되고 소정의 지연 시간(TD) 동안, 제어 신호(LXL1)에 의해 선택 워드라인(WL1)에 연결된 제1 스위치 소자(LX1)가 턴-온 상태를 유지할 수 있다. 따라서, 지연 시간(TD) 동안 선택 워드라인(WL1)의 커패시턴스는, 지연 시간(TD)을 제외한 나머지 제2 시간(T2) 동안 선택 워드라인(WL1)의 커패시턴스보다 클 수 있다.
선택 메모리 셀(MC11)이 셋 상태를 갖고 문턱 전압이 상대적으로 작은 경우, 즉 선택 메모리 셀의 문턱 전압이 도 9a의 제1 영역(501)에 포함되는 경우를 가정하면, 선택 메모리 셀(MC11)은 상대적으로 작은 센싱 마진과 큰 리드 디스터브 마진을 가질 수 있다. 작은 문턱 전압을 갖는 선택 메모리 셀(MC11)은 지연 시간(TD) 내에 턴-온될 수 있으며, 선택 워드라인(WL1)이 상대적으로 큰 커패시턴스를 갖는 동안 선택 메모리 셀(MC11)을 통해 선택 워드라인(WL1)에 전류가 흐를 수 있다. 따라서, 선택 메모리 셀(MC11)의 센싱 마진이 개선되고, 리드 페일을 방지할 수 있다. 선택 메모리 셀(MC11)에 전류가 흐르는 시간이 증가하지만, 선택 메모리 셀(MC11)이 우수한 리드 디스터브 마진을 갖기 때문에 리드 디스터브는 발생하지 않을 수 있다.
다음으로 선택 메모리 셀(MC11)의 문턱 전압이 도 9a의 제2 영역(502)에 포함되는 경우를 가정하면, 선택 메모리 셀(MC11)은 상대적으로 큰 센싱 마진과 작은 리드 디스터브 마진을 가질 수 있다. 큰 문턱 전압을 갖는 선택 메모리 셀(MC11)은 지연 시간(TD)이 경과한 후에 턴-온될 수 있으며, 선택 워드라인(WL1)이 상대적으로 작은 커패시턴스를 갖는 동안만 선택 메모리 셀(MC11)이 턴-온되어 선택 워드라인(WL1)을 통해 전류가 흐를 수 있다. 따라서, 선택 메모리 셀(MC11)에 전류가 흐르는 시간을 줄일 수 있으므로 리드 디스터브로 인한 문제를 해결할 수 있다. 선택 메모리 셀(MC11)이 우수한 센싱 마진을 가지므로, 리드 페일은 발생하지 않을 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 흐름도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작은, 메모리 컨트롤러가 복수의 워드라인들 중에서 선택 워드라인을 결정하고, 복수의 비트라인들 중에서 선택 비트라인을 결정하는 것으로 시작될 수 있다(S10). 선택 워드라인과 선택 비트라인은, 데이터를 읽어오고자 하는 선택 메모리 셀에 연결된 워드라인과 비트라인일 수 있다.
메모리 컨트롤러는 선택 워드라인에 제1 바이어스 전압을 입력할 수 있다(S20). 제1 바이어스 전압은 음의 전압일 수 있다. 다음으로 메모리 컨트롤러는 선택 비트라인에 제2 바이어스 전압을 입력할 수 있다(S30). 제2 바이어스 전압은 양의 전압으로, 제1 바이어스 전압과 제2 바이어스 전압의 절대값은 서로 같을 수 있다. 제1 바이어스 전압이 선택 워드라인에 입력되고 소정의 시간이 경과한 후, 제2 바이어스 전압이 선택 비트라인에 입력될 수 있다.
다음으로 메모리 컨트롤러는 선택 워드라인을 플로팅시킬 수 있다(S40). 메모리 컨트롤러는, 제1 바이어스 전압을 출력하는 제1 바이어스 회로와 선택 워드라인을 분리시켜 선택 워드라인을 플로팅시킬 수 있다. 선택 워드라인이 플로팅되는 타이밍은 실시예들에 따라 달라질 수 있다. 일례로, 제2 바이어스 전압이 입력되기 시작하고 소정의 지연 시간이 경과한 이후에 선택 워드라인이 플로팅되거나, 또는 지연 시간 없이 제2 바이어스 전압이 입력되면 선택 워드라인이 곧바로 플로팅될 수도 있다. 메모리 컨트롤러는 선택 워드라인과 제1 바이어스 회로 사이의 스위치 소자들 중 적어도 하나를 턴-오프시킴으로써 선택 워드라인을 플로팅시킬 수 있다.
메모리 컨트롤러는 선택 메모리 셀의 데이터를 검출할 수 있다(S50). 메모리 컨트롤러는, 제2 바이어스 전압이 입력되고 소정의 시간이 경과한 후, 선택 워드라인을 리드아웃 회로와 연결하여 선택 워드라인에 흐르는 전류에 대응하는 전압을 검출할 수 있다. 메모리 컨트롤러는 상기 전압을 소정의 기준 전압과 비교하여, 상기 전압이 기준 전압보다 작으면 선택 메모리 셀의 상태를 셋 상태로, 상기 전압이 기준 전압보다 크면 선택 메모리 셀의 상태를 리셋 상태로 판단할 수 있다.
도 11 내지 도 14는 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 타이밍도들이다.
도 11 내지 도 14를 참조하면, 선택 워드라인(WL)에 제1 바이어스 전압(VB1)이 입력되고, 선택 비트라인(BL)에 제2 바이어스 전압(VB2)이 입력될 수 있다. 제1 바이어스 전압(VB1)은 음의 전압이고, 제2 바이어스 전압(VB2)은 양의 전압일 수 있다. 제1 시간(T1) 동안 선택 워드라인(WL)에 입력되는 제1 바이어스 전압(VB1)에 의해, 선택 워드라인(WL)이 프리차지될 수 있다.
선택 워드라인(WL)이 제1 바이어스 전압(VB1)으로 프리차지되면, 선택 비트라인(BL)에 제2 바이어스 전압(VB2)이 입력될 수 있다. 일례로, 제1 시간(T1)이 경과하고 제2 시간(T2)이 시작되면, 선택 비트라인(BL)에 제2 바이어스 전압(VB2)이 입력될 수 있다. 또한 일 실시예에서, 제2 시간(T2)이 경과하면 제2 바이어스 전압(VB2)의 입력이 종료되어 선택 비트라인(BL)이 플로팅되고, 선택 비트라인(BL)과 선택 워드라인(WL)이 디벨롭될 수 있다.
도 11 내지 도 14를 참조하여 설명하는 실시예들에서, 선택 워드라인(WL)에는 둘 이상의 스위치 소자들이 연결될 수 있다. 스위치 소자들은 제1 스위치 소자와 제2 스위치 소자를 포함할 수 있으며, 제1 스위치 소자는 제2 스위치 소자와 선택 워드라인(WL) 사이에 직렬로 연결될 수 있다. 제1 스위치 소자에 대한 제1 제어 신호(LXL)와 제2 스위치 소자에 대한 제2 제어 신호(GXL)가 도 11 내지 도 14에 도시되어 있다. 제1 스위치 소자와 제2 스위치 소자는, 제1 바이어스 전압(VB1)을 출력하는 제1 바이어스 회로와, 선택 워드라인(WL) 사이에 연결될 수 있다.
먼저 도 11을 참조하면, 제2 시간(T2)이 시작되고 제2 제어 신호(GXL)에 의해 제2 스위치 소자가 턴-오프될 수 있다. 반면, 제1 스위치 소자는 지연 시간(TD) 동안 턴-온 상태를 유지하며, 지연 시간(TD)이 경과한 후에 턴-오프될 수 있다. 지연 시간(TD) 동안, 턴-온 상태를 유지하는 제1 스위치 소자에 의해 선택 워드라인(WL)의 커패시턴스가 상대적으로 큰 값을 가질 수 있다. 도 11에 도시한 일 실시예에서, 제1 시간(T1)이 경과한 후 제2 스위치 소자가 턴-오프되므로, 선택 워드라인(WL)은 제1 시간(T1)이 경과한 직후에 플로팅될 수 있다.
도 11에 도시한 일 실시예에서는, 선택 워드라인(WL)이 플로팅되는 동안 제1 스위치 소자가 턴-오프될 수 있다. 또한, 선택 워드라인(WL)이 플로팅되고 지연 시간(TD)이 경과한 후에 제1 스위치 소자가 턴-오프되며, 제1 스위치 소자는 선택 워드라인(WL)의 플로팅이 종료되기 전에 턴-오프될 수 있다.
제1 스위치 소자는 제2 시간(T2)이 경과한 후, 선택 비트라인(BL)이 디벨롭되는 디벨롭 시간 동안 턴-오프 상태를 유지할 수 있다. 일 실시예에서, 상기 디벨롭 시간이 경과하면, 제1 스위치 소자는 턴-온되며, 선택 워드라인(WL)과 리드아웃 회로가 서로 연결될 수 있다. 실시예들에 따라, 디벨롭 시간이 완전히 경과하기 이전에 제1 스위치 소자가 턴-온되어 선택 워드라인(WL)과 리드아웃 회로가 서로 연결될 수도 있다.
선택 메모리 셀의 문턱 전압이 작은 경우, 선택 메모리 셀은 지연 시간(TD) 내에 턴-온될 수 있으며, 선택 메모리 셀에 흐르는 전류가 상대적으로 큰 커패시턴스를 갖는 선택 워드라인(WL)을 충전할 수 있다. 따라서, 문턱 전압이 작고 센싱 마진이 작은 선택 메모리 셀의 턴-온 시간을 증가시킬 수 있으며, 리드 페일을 방지할 수 있다. 또한, 선택 메모리 셀의 문턱 전압이 크면, 지연 시간(TD)이 경과한 후에 선택 메모리 셀이 턴-온되므로, 선택 메모리 셀의 턴-온 시간이 감소할 수 있다. 따라서, 문턱 전압이 작은 선택 메모리 셀의 턴-온 시간을 줄임으로써 리드 디스터브를 방지할 수 있다.
다음으로 도 12를 참조하면, 제1 시간(T1) 동안 제1 바이어스 전압(VB1)이 선택 워드라인(WL)에 입력되고, 제2 시간(T2) 동안 제2 바이어스 전압(VB2)이 선택 비트라인(BL)에 입력될 수 있다. 제2 시간(T2)이 시작되고 소정의 지연 시간(TD) 동안, 제1 스위치 소자와 제2 스위치 소자는 모두 턴-온 상태를 유지할 수 있다. 따라서, 제1 시간(T1)과 제2 시간(T2)의 적어도 일부가 서로 중복될 수 있다. 즉, 지연 시간(TD)은 제1 시간(T1) 및 제2 시간(T2) 모두에 포함되는 시간일 수 있다.
지연 시간(TD)이 경과하면, 제1 스위치 소자와 제2 스위치 소자가 함께 턴-오프될 수 있다. 문턱 전압이 작은 선택 메모리 셀은 지연 시간(TD) 동안 턴-온되며, 선택 메모리 셀을 흐르는 전류가 상대적으로 큰 커패시턴스를 갖는 선택 워드라인(WL)을 충전할 수 있다. 따라서, 선택 메모리 셀의 센싱 마진이 개선될 수 있다. 지연 시간(TD)기 경과한 후 제1 스위치 소자와 제2 스위치 소자가 함께 턴-오프되므로, 선택 워드라인(WL)은 지연 시간(TD) 동안 플로팅되지 않으며, 지연 시간(TD)이 경과한 후에 플로팅될 수 있다.
문턱 전압이 큰 선택 메모리 셀은 문턱 전압이 작은 선택 메모리 셀보다 늦게 턴-온될 수 있다. 따라서, 문턱 전압이 큰 선택 메모리 셀의 턴-온 시간이 짧아지고 전류가 흐르는 시간 역시 단축되므로, 리드 디스터브를 방지할 수 있다.
다음으로 도 13을 참조하면, 제1 시간(T1) 동안 제1 바이어스 전압(VB1)이 선택 워드라인(WL)에 입력되고, 제2 시간(T2) 동안 제2 바이어스 전압(VB2)이 선택 비트라인(BL)에 입력될 수 있다. 도 12에 도시한 일 실시예와 마찬가지로, 제2 시간(T2)이 시작되고 소정의 지연 시간(TD) 동안, 제1 스위치 소자와 제2 스위치 소자는 모두 턴-온 상태를 유지할 수 있다. 따라서, 제1 시간(T1)과 제2 시간(T2)의 적어도 일부가 서로 중복될 수 있다. 지연 시간(TD) 동안 제1 스위치 소자와 제2 스위치 소자가 모두 턴-온 상태를 유지하므로, 선택 워드라인(WL)은 지연 시간(TD)까지 플로팅되지 않을 수 있다.
지연 시간(TD)이 경과하면, 제1 스위치 소자가 턴-오프될 수 있다. 문턱 전압이 작은 선택 메모리 셀은 지연 시간(TD) 내에 턴-온될 수 있으며, 문턱 전압이 큰 선택 메모리 셀은 상대적으로 더 늦게 턴-온될 수 있다. 일례로, 문턱 전압이 큰 선택 메모리 셀은 지연 시간(TD)이 경과한 후에 턴-온될 수 있다. 따라서, 문턱 전압이 작은 선택 메모리 셀의 센싱 마진을 개선함과 동시에, 문턱 전압이 큰 선택 메모리 셀에서의 리드 디스터브를 최소화할 수 있다.
도 14를 참조하면, 제1 시간(T1) 동안 제1 바이어스 전압(VB1)이 선택 워드라인(WL)에 입력되고, 제2 시간(T2) 동안 제2 바이어스 전압(VB2)이 선택 비트라인(BL)에 입력될 수 있다. 도 12 및 도 13에 도시한 실시예들과 마찬가지로, 제2 시간(T2)이 시작되고 소정의 지연 시간(TD) 동안, 제1 스위치 소자와 제2 스위치 소자는 모두 턴-온 상태를 유지할 수 있다. 따라서, 제1 시간(T1)과 제2 시간(T2)의 적어도 일부가 서로 중복되는 것으로 이해될 수 있다. 또한, 선택 워드라인(WL)은 지연 시간(TD)까지 플로팅되지 않을 수 있다.
지연 시간(TD)이 경과하면, 제2 스위치 소자가 턴-오프될 수 있다. 문턱 전압이 작은 선택 메모리 셀은 지연 시간(TD) 내에 턴-온될 수 있으며, 문턱 전압이 큰 선택 메모리 셀은 상대적으로 더 늦게 턴-온될 수 있다. 일례로, 문턱 전압이 큰 선택 메모리 셀은 지연 시간(TD)이 경과한 후에 턴-온될 수 있다. 따라서, 문턱 전압이 작은 선택 메모리 셀의 센싱 마진을 개선함과 동시에, 문턱 전압이 큰 선택 메모리 셀에서의 리드 디스터브를 최소화할 수 있다.
실시예들에 따라, 지연 시간(TD)이 경과하고 제2 스위치 소자가 턴-오프되어 선택 워드라인(WL)이 플로팅된 후에, 제1 스위치 소자가 턴-오프될 수도 있다. 일례로, 제1 스위치 소자는 제2 스위치 소자보다 늦게 턴-오프될 수 있다. 또는, 제2 시간(T2)이 종료되고 선택 비트라인(BL)이 플로팅되어 디벨롭 시간이 시작되면, 제1 스위치 소자가 턴-오프될 수 있다. 제1 스위치 소자는 디벨롭 시간이 종료되거나, 또는 디벨롭 시간이 완전히 종료되기 이전에 다시 턴-온되어, 선택 워드라인(WL)을 리드아웃 회로와 연결할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 회로도이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(500)는 제1 디코더 회로(510), 제2 디코더 회로(520), 리드아웃 회로(530), 컨트롤 로직(540), 및 메모리 셀 어레이(550) 등을 포함할 수 있다. 도 15의 일 실시예에서는 하나의 워드라인(WL1)과 네 개의 비트라인들(BL1-BL4)만을 도시하였으나, 그 개수는 다양하게 변형될 수 있다. 메모리 셀 어레이(550)는 워드라인(WL)과 비트라인들(BL1-BL4)에 연결되는 메모리 셀들(MC11-MC14)을 포함할 수 있다.
제1 디코더 회로(510)는 워드라인(WL)에 연결되는 제1 스위치 소자(LX)와 제2 스위치 소자(GX), 및 복수의 커패시터들(C1-C3)을 포함할 수 있다. 제1 스위치 소자(LX)와 제2 스위치 소자(GX)는 워드라인(WL)과 리드아웃 회로(530)의 센스 앰프(531) 사이에 연결될 수 있다.
메모리 셀들(MC11-MC14) 중 하나를 선택하여 데이터를 읽어오는 읽기 동작에서, 제1 디코더 회로(510)는 워드라인(WL)에 제1 바이어스 전압을 입력할 수 있다. 일례로 제1 바이어스 전압은 음의 전압일 수 있다. 제1 바이어스 전압을 입력하기 위한 회로는 제2 스위치 소자(GX)와 센스 앰프(531) 사이에 연결되는 전류원 등으로 구현될 수 있다.
비트라인들(BL1-BL4)은 제2 디코더 회로(520)에 연결될 수 있다. 제2 디코더 회로(520)의 구성 및 동작은, 앞서 도 7을 참조하여 설명한 제2 디코더 회로(420)와 유사할 수 있다.
컨트롤 로직(540)은 스위치 제어 회로(541)와 온도 보상 회로(542)를 포함할 수 있다. 스위치 제어 회로(541)는 제1 디코더 회로(510)에 포함되는 제1 스위치 소자(LX)와 제2 스위치 소자(GX)의 온/오프를 제어하는 제1 제어 신호(LXL) 및 제2 제어 신호(GXL)를 출력할 수 있다. 온도 보상 회로(542)는 메모리 장치(500)의 동작 온도를 검출할 수 있다.
일례로, 메모리 장치(500)의 동작 온도에 따라 메모리 셀들(MC11-MC14)의 특성이 변할 수 있다. 메모리 장치(500)의 동작 온도가 감소하면 메모리 셀들(MC11-MC14)의 문턱 전압과 센싱 마진이 증가할 수 있으며, 리드 디스터브 마진이 감소할 수 있다. 반대로, 메모리 장치(500)의 동작 온도가 증가하면, 메모리 셀들(MC11-MC14)의 문턱 전압과 센싱 마진이 감소할 수 있으며, 리드 디스터브 마진이 증가할 수 있다.
스위치 제어 회로(541)는 읽기 동작에서 제1 스위치 소자(LX)와 제2 스위치 소자(GX)를 턴-온시켜 워드라인(WL)을 제1 바이어스 전압으로 프리차지할 수 있다. 워드라인(WL)이 제1 바이어스 전압으로 충전되면 제1 스위치 소자(LX)와 제2 스위치 소자(GX) 중 적어도 하나를 턴-오프할 수 있다. 일 실시예에서, 스위치 제어 회로(541)는 온도 보상 회로(542)가 검출한 동작 온도에 기초하여, 워드라인(WL)에 연결된 제1 스위치 소자(LX)와 제2 스위치 소자(GX)의 온/오프 타이밍 또는 제1 스위치 소자(LX)와 제2 스위치 소자(GX) 중 적어도 하나에 입력되는 턴-오프 전압의 크기 등을 조절할 수 있다.
일례로, 동작 온도가 감소하면, 스위치 제어 회로(541)는 제1 스위치 소자(LX)와 제2 스위치 소자(GX) 중 적어도 하나의 턴-오프 타이밍을 앞당길 수 있다. 또는, 비트라인들(BL1-BL4) 중에서 선택 비트라인에 입력되는 제2 바이어스 전압의 크기를 감소시킬 수 있다. 반대로 동작 온도가 증가하면, 스위치 제어 회로(541)는 제1 스위치 소자(LX)와 제2 스위치 소자(GX) 중 적어도 하나의 턴-오프 타이밍을 늦출 수 있다. 또는, 비트라인들(BL1-BL4) 중에서 선택 비트라인에 입력되는 제2 바이어스 전압의 크기가 증가시킬 수 있다.
제1 스위치 소자(LX)와 제2 스위치 소자(GX) 중 적어도 하나의 턴-오프 타이밍을 앞당김으로써, 선택 메모리 셀에 연결된 워드라인(WL)이 상대적으로 큰 커패시턴스를 갖는 시간을 단축시킬 수 있다. 따라서, 동작 온도 감소에 의한 선택 메모리 셀의 문턱 전압 증가에 대응하여, 리드 디스터브를 방지할 수 있다. 선택 비트라인에 입력되는 제2 바이어스 전압의 크기를 줄임으로써, 리드 디스터브를 방지하는 같은 효과를 얻을 수 있다.
제1 스위치 소자(LX)와 제2 스위치 소자(GX) 중 적어도 하나의 턴-오프 타이밍을 늦춤으로써, 선택 메모리 셀에 연결된 워드라인(WL)이 상대적으로 큰 커패시턴스를 갖는 시간을 늘릴 수 있다. 따라서, 동작 온도 증가에 따른 선택 메모리 셀의 문턱 전압 감소에 대응하여, 센싱 마진을 충분히 확보할 수 있다. 선택 비트라인에 입력되는 제2 바이어스 전압의 크기를 증가시킴으로써, 센싱 마진을 확보하는 같은 효과를 얻을 수 있다.
또는, 실시예들에 따라, 스위치 제어 회로(541)가 제1 스위치 소자(LX)와 제2 스위치 소자(GX) 중 적어도 하나에 입력하는 오프 전압의 크기가 동작 온도에 따라 달라질 수도 있다. 일례로, 동작 온도가 감소하면 오프 전압의 크기가 감소하고, 동작 온도가 증가하면 오프 전압의 크기가 증가할 수 있다.
동작 온도가 감소하면 오프 전압의 크기를 줄여서 제1 스위치 소자(LX)와 제2 스위치 소자(GX) 중 적어도 하나가 확실하게 턴-오프될 수 있다. 따라서, 선택 메모리 셀에 연결된 워드라인(WL)이 상대적으로 큰 커패시턴스를 갖는 시간이 감소할 수 있으며, 리드 디스터브를 방지할 수 있다. 반대로 동작 온도가 증가하면 오프 전압의 크기를 늘려서 제1 스위치 소자(LX)와 제2 스위치 소자(GX) 중 적어도 하나를 확실하게 턴-오프시키지 않을 수 있다. 따라서, 선택 메모리 셀에 연결된 워드라인(WL)이 상대적으로 큰 커패시턴스를 갖는 시간을 증가시킴으로써, 센싱 마진을 확보할 수 있다.
도 16 내지 도 18은 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 타이밍도들이다.
도 16 내지 도 18에 도시한 실시예들에서, 워드라인(WL)이 제1 바이어스 전압(VB1)으로 프리차지되고, 선택 비트라인(BL)은 제2 바이어스 전압(VB2C, VB2H)으로 프리차지될 수 있다. 제1 바이어스 전압(VB1)은 음의 전압이고, 제2 바이어스 전압(VB2)은 양의 전압일 수 있다. 제1 시간(T1) 동안 선택 워드라인(WL)에 입력되는 제1 바이어스 전압(VB1)에 의해, 선택 워드라인(WL)이 프리차지될 수 있다.
선택 워드라인(WL)이 제1 바이어스 전압(VB1)으로 프리차지되면, 선택 비트라인(BL)에 제2 바이어스 전압(VB2C, VB2H)이 입력될 수 있다. 일례로, 제2 시간(T2)이 시작되면, 선택 비트라인(BL)에 제2 바이어스 전압(VB2)이 입력될 수 있다. 제2 바이어스 전압(VB2C, VB2H)의 크기는 동작 온도에 따라 달라질 수 있다.
먼저 도 16을 참조하면, 제2 시간(T2)이 시작되고 제2 제어 신호(GXL)에 의해 제2 스위치 소자가 턴-오프될 수 있다. 제2 스위치 소자가 턴-오프됨에 따라 선택 워드라인(WL)이 플로팅될 수 있다. 반면, 제1 스위치 소자는 제1 지연 시간(TDC) 또는 제2 지연 시간(TDH) 동안 턴-온 상태를 유지하며, 제1 지연 시간(TDC) 또는 제2 지연 시간(TDH)이 경과한 후에 턴-오프될 수 있다. 즉, 제1 스위치 소자는 선택 워드라인(WL)이 플로팅되는 시간 내에서 턴-오프될 수 있다. 제1 지연 시간(TDC) 또는 제2 지연 시간(TDH) 동안, 턴-온 상태를 유지하는 제1 스위치 소자에 의해 선택 워드라인(WL)의 커패시턴스가 달라질 수 있다.
일례로 동작 온도가 감소하면, 메모리 셀들의 문턱 전압이 증가할 수 있다. 따라서, 선택 메모리 셀을 턴-온시키기 위해, 제2 바이어스 전압(VB2C)을 증가시킬 수 있다. 또한, 제1 제어 신호(LXL)의 턴-오프 타이밍이 늦춰질 수 있다.
제2 바이어스 전압(VB2C)의 크기를 증가시키고 제1 제어 신호(LXL)의 턴-오프 타이밍을 늦춤으로써, 온도 감소에 따른 문턱 전압 증가에 대응하여, 메모리 셀들을 효과적으로 턴-온시키고 선택 메모리 셀의 데이터를 정확하게 읽어올 수 있다. 반면, 제2 바이어스 전압(VB2C)의 크기를 증가시키고 제1 제어 신호(LXL)의 턴-오프 타이밍을 늦춤에 따라 선택 메모리 셀에서 리드 디스터브가 발생할 가능성이 증가할 수 있다. 본 발명의 일 실시예에서는, 온도 감소에 대응한 바이어스 조건 변경으로 인한 리드 디스터브를 방지하기 위해, 제1 제어 신호(LXL)의 오프 전압의 크기를 조절할 수 있다. 이에 대해서는 도 18을 참조하여 후술하기로 한다.
동작 온도가 증가하면, 문턱 전압이 감소하여 메모리 셀들이 상대적으로 쉽게 턴-온되므로, 제2 바이어스 전압(VB2H)을 낮추고 제1 제어 신호(LXL)의 턴-오프 타이밍을 앞당길 수 있다. 따라서, 선택 메모리 셀에 흐르는 전류의 크기가 감소하거나, 선택 메모리 셀이 턴-온되는 시간이 감소할 수 있으므로, 선택 메모리 셀의 센싱 마진이 감소하여 리드 페일이 발생할 수 있다. 온도 증가에 대응한 바이어스 조건 변경으로 인한 리드 페일을 방지하기 위해, 제1 제어 신호(LXL)의 오프 전압의 크기를 조절할 수 있다.
일 실시예에서, 제1 지연 시간(TDC) 또는 제2 지연 시간(TDH) 동안 제1 제어 신호(LXL)의 전압 크기가 동작 온도를 고려하여 달라질 수 있다. 예를 들어, 동작 온도가 감소하는 경우에 선택되는 제1 지연 시간(TDC) 동안 제1 제어 신호(LXL)의 전압 크기는, 동작 온도가 증가하는 경우에 선택되는 제2 지연 시간(TDH) 동안 제1 제어 신호(LXL)의 전압 크기보다 작을 수 있다.
다음으로 도 17을 참조하면, 제1 제어 신호(LXL)에 의해 제1 스위치 소자가 계속 턴-온 상태를 유지할 수 있으며, 제2 제어 신호(GXL)에 의해 제2 스위치 소자는 소정의 타이밍에 턴-오프될 수 있다. 도 17에 도시한 일 실시예에서는, 제1 시간(T1)과 제2 시간(T2)의 일부가 서로 중복될 수 있다. 실시예들에 따라, 제2 스위치 소자가 턴-오프되어 선택 워드라인(WL)이 플로팅되면, 제1 스위치 소자가 턴-오프될 수도 있다. 예를 들어, 제1 스위치 소자가 제2 스위치 소자와 함께, 또는 제2 스위치 소자보다 늦게 턴-오프될 수 있다.
일례로 동작 온도가 감소하면, 제2 바이어스 전압(VB2C)의 크기를 증가시키거나, 제2 제어 신호(GXL)가 늦은 타이밍에 감소할 수 있다. 따라서, 선택 메모리 셀을 효과적으로 턴-온시킬 수 있다. 제2 바이어스 전압(VB2C)의 증가 및 제2 제어 신호(GXL)의 턴-오프 타이밍 변경 등으로 인한 리드 디스터브는, 제2 제어 신호(GXL)의 오프 전압을 조절함으로써 방지될 수 있다.
동작 온도가 증가하면, 메모리 셀들의 문턱 전압이 감소하여 메모리 셀들이 쉽게 턴-온되므로, 제2 바이어스 전압(VB2H)이 감소하거나, 또는 제2 제어 신호(GXL)가 상대적으로 빠른 타이밍에 감소할 수 있다. 따라서, 동작 온도가 감소하는 경우에 비해 리드 페일이 발생할 가능성이 증가할 수 있다. 본 발명의 일 실시예에서는, 제2 제어 신호(GXL)의 오프 전압을 조절함으로써 리드 페일을 방지할 수 있다.
도 17에 도시한 일 실시예에서, 제1 지연 시간(TDC) 동안 제2 제어 신호(GXL)의 전압 크기는, 제2 지연 시간(TDH) 동안 제2 제어 신호(GXL)의 전압 크기와 다를 수 있다. 일례로, 예를 들어, 동작 온도가 감소하는 경우에 선택되는 제1 지연 시간(TDC) 동안 제2 제어 신호(GXL)의 전압 크기는, 동작 온도가 증가하는 경우에 선택되는 제2 지연 시간(TDH) 동안 제2 제어 신호(GXL)의 전압 크기보다 작을 수 있다.
다음으로 도 18을 참조하면, 동작 온도에 따라 제1 스위치 소자에 입력되는 제1 제어 신호(LXL)의 오프 전압의 크기가 달라질 수 있다. 일례로, 제1 제어 신호(LXL)는 제1 내지 제4 오프 전압들(OFF1-OFF4) 중 하나의 크기로 제1 스위치 소자에 입력될 수 있다.
동작 온도가 감소하면 문턱 전압이 증가하여, 선택 메모리 셀이 쉽게 턴-온되지 못할 수 있다. 이를 해결하기 위해 제2 바이어스 전압(VB2)을 증가시킬 수 있으며, 제2 바이어스 전압(VB2) 증가로 인해 리드 디스터브가 발생할 가능성이 증가할 수 있다. 따라서, 제1 제어 신호(LXL)의 오프 전압을 감소시켜 선택 워드라인(WL)의 커패시턴스를 줄일 수 있다. 반대로 동작 온도가 증가하면, 선택 메모리 셀이 쉽게 턴-온되므로 제2 바이어스 전압(VB2)을 감소시킬 수 있다. 제2 바이어스 전압(VB2)과 함께 센싱 마진이 감소하여 리드 페일이 발생할 가능성이 증가할 수 있다. 본 발명의 일 실시예에서는 제1 제어 신호(LXL)의 오프 전압을 증가시켜 선택 워드라인(WL)의 커패시턴스를 증가시킴으로써 센싱 마진을 확보할 수 있다. 즉, 동작 온도가 감소하면 제1 제어 신호(LXL)의 오프 전압이 제1 오프 전압(OFF1)에 가까운 값을 가질 수 있으며, 동작 온도가 증가하면 제1 제어 신호(LXL)의 오프 전압이 제4 오프 전압(OFF4)에 가까운 값을 가질 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 회로도이다. 도 20은 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(600)는 제1 디코더 회로(610), 제2 디코더 회로(620), 리드아웃 회로(630), 및 메모리 셀 어레이(650) 등을 포함할 수 있다. 도 19에 도시한 일 실시예에서는 두 개의 워드라인들(WL1-WL2)과 네 개의 비트라인들(BL1-BL4)만을 도시하였으나, 그 개수는 다양하게 변형될 수 있다. 메모리 셀 어레이(650)는 워드라인들(WL1-WL2)과 비트라인들(BL1-BL4)에 연결되는 메모리 셀들(MC11-MC14, MC21-MC24)을 포함할 수 있다. 제1 디코더 회로(610), 제2 디코더 회로(620), 리드아웃 회로(630), 및 메모리 셀 어레이(650)의 구성과 동작은, 앞서 도 7을 참조하여 설명한 바와 유사할 수 있다.
도 19에 도시한 일 실시예에서 메모리 장치(600)는, 선택 메모리 셀의 위치에 따라 읽기 동작을 다르게 설정할 수 있다. 일례로, 선택 메모리 셀이 제1 워드라인(WL1)에 연결된 제1 메모리 셀들(MC11-MC14) 중 하나인 경우, 선택 메모리 셀에 연결된 선택 비트라인의 저항이 감소하여 선택 메모리 셀의 센싱 마진이 증가할 수 있다. 따라서, 제1 메모리 셀들(MC11-MC14) 중 하나가 선택 메모리 셀인 경우, 제1 워드라인(WL1)에 연결된 제1 스위치 소자(LX1)와 제2 스위치 소자(GX)의 턴-오프 타이밍이 앞당겨질 수 있다. 도 20에 도시한 바와 같이, 지연 시간(TDS)를 단축시켜 제1 제어 신호(LXL1)를 빠르게 감소시킴으로써, 제1 스위치 소자(LX1)의 턴-오프 타이밍을 앞당길 수 있다.
반대로, 선택 메모리 셀이 제2 워드라인(WL2)에 연결된 제2 메모리 셀들(MC21-MC24) 중 하나인 경우, 선택 메모리 셀의 센싱 마진 감소를 고려하여 제2 워드라인(WL2)에 연결된 제1 스위치 소자(LX2)와 제2 스위치 소자(GX)의 턴-오프 타이밍을 늦출 수 있다. 도 20을 참조하면, 지연 시간(TDL)을 증가시켜 제1 제어 신호(LXL2)를 늦은 타이밍에 감소시킴으로써, 제1 스위치 소자(LX1)의 턴-오프 타이밍을 늦출 수 있다.
도 21은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 21에 도시한 실시예에 따른 컴퓨터 장치(1000)는 디스플레이(1010), 센서부(1020), 메모리(1030), 프로세서(1040), 및 포트(1050) 등을 포함할 수 있다. 이외에 컴퓨터 장치(1000)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다. 도 21에 도시된 구성 요소 가운데, 포트(1050)는 컴퓨터 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 컴퓨터 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1040)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1040)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 센서부(1020), 메모리 장치(1030)는 물론, 포트(1050)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 컴퓨터 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 입출력부(1020)는 사용자에게 제공되는 키보드, 마우스, 터치스크린 등과 같은 입력 장치 및 디스플레이, 오디오 출력부 등과 같은 출력 장치를 포함할 수 있다.
메모리(1030)는 상변화 물질의 저항 변화를 이용하여 데이터를 기록/삭제하고 읽어오는 상변화 메모리 장치를 포함할 수 있다. 또한, 도 21에 도시한 일 실시예에서, 메모리(1030)는 앞서 도 1 내지 도 20을 참조하여 설명한 다양한 실시예들에 따른 메모리 장치를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 10, 100, 200, 300, 400, 500, 600: 메모리 장치
20, 220: 메모리 컨트롤러
30, 350, 450, 550, 650: 메모리 셀 어레이
21, 310, 410, 510, 610: 제1 디코더 회로
22, 320, 420, 520, 620: 제2 디코더 회로

Claims (10)

  1. 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들 중에서 선택 메모리 셀에 연결된 선택 비트라인 및 선택 워드라인을 결정하며, 상기 선택 워드라인에 제1 바이어스 전압을 입력하는 제1 바이어스 회로, 상기 선택 비트라인에 제2 바이어스 전압을 입력하는 제2 바이어스 회로, 및 상기 제1 바이어스 회로와 상기 선택 워드라인 사이에 연결되는 스위치 소자를 갖는 디코더 회로; 및
    상기 선택 비트라인에 상기 제2 바이어스 전압이 입력되고 소정의 지연 시간이 경과하면 상기 스위치 소자를 턴-오프시키는 컨트롤 로직; 을 포함하며,
    상기 지연 시간은 상기 선택 비트라인의 전압이 상기 제2 바이어스 전압까지 증가하는 트랜지션 시간의 적어도 일부인, 메모리 장치.
  2. 제1항에 있어서,
    상기 디코더 회로는, 상기 선택 워드라인과 상기 제1 바이어스 회로 사이에서 서로 직렬로 연결되는 제1 스위치 소자와 제2 스위치 소자를 포함하고, 상기 제1 스위치 소자는 상기 선택 워드라인과 상기 제2 스위치 소자 사이에 연결되는 메모리 장치.
  3. 제2항에 있어서,
    상기 컨트롤 로직은, 상기 제2 바이어스 전압이 입력되기 전에 상기 제1 스위치 소자와 상기 제2 스위치 소자를 턴-온하여 상기 선택 워드라인에 상기 제1 바이어스 전압을 입력하는 메모리 장치.
  4. 제3항에 있어서,
    상기 컨트롤 로직은, 상기 선택 비트라인에 상기 제2 바이어스 전압이 입력되면 상기 제1 스위치 소자를 턴-온 상태로 유지하고 상기 제2 스위치 소자를 턴-오프시키며, 상기 지연 시간이 경과하면 상기 제1 스위치 소자를 턴-오프시키는 메모리 장치.
  5. 제3항에 있어서,
    상기 컨트롤 로직은, 상기 선택 비트라인에 상기 제2 바이어스 전압이 입력되고 상기 지연 시간이 경과하기 전까지 상기 제2 스위치 소자를 턴-온 상태로 유지하는 메모리 장치.
  6. 제1항에 있어서,
    상기 컨트롤 로직은, 동작 온도에 기초하여 상기 지연 시간을 결정하는 메모리 장치.
  7. 제1항에 있어서,
    상기 컨트롤 로직은, 상기 선택 메모리 셀의 위치에 기초하여 상기 지연 시간을 결정하는 메모리 장치.
  8. 워드라인과 비트라인에 연결되는 메모리 셀;
    제1 시간 동안 상기 워드라인에 제1 바이어스 전압을 입력하는 제1 바이어스 회로를 갖는 제1 디코더 회로;
    상기 제1 시간보다 늦은 제2 시간 동안 상기 비트라인에 제2 바이어스 전압을 입력하는 제2 바이어스 회로를 갖는 제2 디코더 회로; 및
    상기 제2 시간의 시점으로부터 소정의 지연 시간이 경과하면, 상기 제1 바이어스 회로와 상기 워드라인을 전기적으로 분리하는 컨트롤 로직; 을 포함하며,
    상기 지연 시간은 상기 비트라인의 전압이 상기 제2 바이어스 전압까지 증가하는 트랜지션 시간의 적어도 일부인, 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 바이어스 회로와 상기 워드라인을 전기적으로 분리하기 위해 상기 제1 디코더 회로에 입력되는 오프 전압의 크기는 동작 온도에 따라 결정되는 메모리 장치.
  10. 상변화 물질을 갖는 복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들은 복수의 워드라인들 및 복수의 비트라인들에 연결되는 메모리 셀 어레이; 및
    제1 시간 동안 상기 복수의 워드라인들 중 선택 워드라인에 제1 바이어스 전압을 입력하고, 상기 제1 시간 이후의 제2 시간 동안 상기 복수의 비트라인들 중 선택 비트라인에 제2 바이어스 전압을 입력하는 메모리 컨트롤러; 를 포함하며,
    상기 제2 시간은 제3 시간 및 제3 시간 이후의 제4 시간을 포함하고, 상기 제3 시간 동안 상기 선택 워드라인의 커패시턴스는, 상기 제4 시간 동안 상기 선택 워드라인의 커패시턴스보다 크고,
    상기 제3 시간은 상기 선택 비트라인의 전압이 상기 제2 바이어스 전압까지 증가하는 트랜지션 시간의 적어도 일부인, 메모리 장치.

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