KR102692393B1 - 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 형태에 따른 메모리 장치는 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들과, 상기 복수의 메모리 셀들 중 선택 메모리 셀에 대한 읽기 동작에서, 상기 선택 메모리 셀에 연결된 선택 워드라인에 제1 바이어스 전압을 입력하는 제1 바이어스 회로, 상기 선택 메모리 셀에 연결된 선택 비트라인에 제2 바이어스 전압을 입력하는 제2 바이어스 회로, 상기 제1 바이어스 회로와 상기 선택 워드라인 사이에 연결되는 제1 선택 스위치 소자와 제1 비선택 스위치 소자, 및 상기 선택 워드라인에 인접한 인접 워드라인과 상기 제1 바이어스 회로 사이에 연결되는 제2 선택 스위치 소자와 제2 비선택 스위치 소자를 갖는 디코더 회로와, 상기 선택 비트라인에 상기 제2 바이어스 전압이 입력되는 동안 상기 제1 선택 스위치 소자와 상기 제2 비선택 스위치 소자를 순차적으로 턴-오프시키는 컨트롤 로직과, 상기 선택 워드라인의 전압과 기준 전압을 비교하고, 비교의 결과를 출력하는 센스 앰프를 포함한다.

Description

메모리 장치 및 이의 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것이다.
저항을 이용한 메모리 장치는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(ReRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등을 포함한다. 전하를 충전하거나 방전하는 방식으로 데이터를 기록하는 메모리 장치들과 달리, 저항을 이용한 메모리 장치는 저항 변화를 이용하여 데이터를 기록하거나 지울 수 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 센싱 마진과 리드 사이클 횟수를 증가시키는 메모리 장치를 제공하는 데에 있다.
본 발명의 일 실시 예에 따른 메모리 장치는 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들과, 상기 복수의 메모리 셀들 중 선택 메모리 셀에 대한 읽기 동작에서, 상기 선택 메모리 셀에 연결된 선택 워드라인에 제1 바이어스 전압을 입력하는 제1 바이어스 회로, 상기 선택 메모리 셀에 연결된 선택 비트라인에 제2 바이어스 전압을 입력하는 제2 바이어스 회로, 상기 제1 바이어스 회로와 상기 선택 워드라인 사이에 연결되는 제1 선택 스위치 소자와 제1 비선택 스위치 소자, 및 상기 선택 워드라인에 인접한 인접 워드라인과 상기 제1 바이어스 회로 사이에 연결되는 제2 선택 스위치 소자와 제2 비선택 스위치 소자를 갖는 디코더 회로와, 상기 선택 비트라인에 상기 제2 바이어스 전압이 입력되는 동안 상기 제1 선택 스위치 소자와 상기 제2 비선택 스위치 소자를 순차적으로 턴-오프시키는 컨트롤 로직과, 상기 선택 워드라인의 전압과 기준 전압을 비교하고, 비교의 결과를 출력하는 센스 앰프를 포함한다.
본 발명의 일 실시 예에 따른 메모리 장치는 복수의 워드라인들 및 복수의 비트라인들이 교차하는 지점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 복수의 메모리 셀들 중에서 선택 메모리 셀에 연결된 선택 워드라인을 결정하고, 제1 시간 동안 상기 선택 워드라인에 제1 바이어스 전압을 입력하는 제1 바이어스 회로를 갖는 제1 디코더 회로와, 상기 선택 메모리 셀에 연결된 선택 비트라인을 결정하고, 상기 제1 시간 이후의 제2 시간 동안 상기 선택 비트라인에 제2 바이어스 전압을 입력하는 제2 바이어스 회로를 갖는 제2 디코더 회로와, 상기 제2 시간 동안 상기 선택 워드라인 및 상기 선택 워드라인이 아닌 비선택 인접 워드라인을 플로팅시키는 컨트롤 로직을 포함하고, 상기 제2 시간 동안 상기 선택 워드라인이 플로팅 되는 시점과 상기 비선택 워드라인이 플로팅 되는 시점은 서로 다르다.
본 발명의 일 실시 예에 따른 메모리 장치는 선택 워드라인과 선택 비트라인에 연결되는 선택 메모리 셀과, 제1 시간 동안 상기 선택 워드라인에 제1 바이어스 전압을 입력하는 제1 바이어스 회로를 갖는 제1 디코더 회로와, 상기 제1 시간 이후 제2 시간 동안 상기 선택 비트라인에 제2 바이어스 전압을 입력하는 제2 바이어스 회로를 갖는 제2 디코더 회로를 포함하고, 상기 제2 시간 동안 상기 선택 워드라인이 플로팅되는 시간이 상기 인접 워드라인이 플로팅되는 시간을 포함하고, 상기 인접 워드라인이 플로팅되는 시간은 상기 선택 워드라인이 플로팅되는 시간보다 짧다.
본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법은 제1 시간 동안 선택 메모리 셀에 연결된 선택 워드라인에 상기 제1 바이어스 전압을 입력하는 단계와, 상기 제1 시간 이후의 제2 시간 동안 상기 선택 메모리 셀에 연결된 선택 비트라인에 제2 바이어스 전압을 입력하는 단계와, 상기 제2 시간이 시작되면, 상기 선택 워드라인을 플로팅시키는 단계와, 상기 제2 시간이 시작되고 소정의 지연 시간이 경과하면, 상기 선택 워드라인에 인접한 인접 워드라인을 플로팅시키는 단계를 포함한다.
본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법은 제1 시간 동안 제1 바이어스 회로에 의해 선택 메모리 셀에 연결된 선택 워드라인에 제1 바이어스 전압을 입력하는 단계와, 상기 제1 시간 이후의 제2 시간 동안 제2 바이어스 회로에 의해 상기 선택 메모리 셀에 연결된 선택 비트라인에 제2 바이어스 전압을 입력하는 단계와, 상기 제2 시간이 시작되면, 상기 제1 바이어스 회로와 상기 선택 워드라인 사이에 연결되는 제1 선택 스위치 소자로 턴-오프 전압을 입력하는 단계와, 상기 제2 시간이 시작되고 소정의 지연 시간이 경과하면, 상기 선택 워드라인에 인접한 인접 워드라인과 접지 전원 사이에 연결되는 제2 비선택 스위치 소자로 턴-오프 전압을 입력하는 단계를 포함한다.
본 발명의 일 실시 예에 따르면, 선택 워드라인이 플로팅 되는 시점과 인접 워드라인이 플로팅 되는 시점을 서로 다르게 제어할 수 있다. 따라서, 문턱 전압이 상대적으로 작은 메모리 셀의 센싱 마진을 증가시킬 수 있는 효과가 있다.
또한, 문턱 전압이 상대적으로 큰 메모리 셀의 리드 디스터브 마진을 증가시킬 수 있으므로, 메모리 장치의 리드 사이클 횟수가 증가할 수 있는 효과가 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1과 도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
도 3a와 도 3b는 메모리 셀 어레이를 간단하게 나타낸 도면들이다.
도 4a와 도 4b는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 5a와 도 5b는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 6은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 8 내지 도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 회로도이다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 그래프들이다.
도 16 내지 도 20은 본 발명의 실시 예에 따른 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.
도 21은 본 발명의 실시 예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 흐름도이다.
도 22는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1과 도 2는 본 발명의 일 실시 예에 따른 메모리 장치를 간단하게 나타낸 도면들이다.
먼저 도 1을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(1)는 뱅크 영역(2), 회로 영역(3) 및 패드 영역(4)을 가질 수 있다. 패드 영역(4)은 제어 신호 및 데이터 등을 입출력하기 위한 복수의 패드들이 형성되는 영역일 수 있으며, 회로 영역(3)은 메모리 장치(1)의 동작에 필요한 다양한 회로들이 형성되는 영역일 수 있다. 뱅크 영역(2)에는 메모리 셀들을 갖는 메모리 셀 어레이들이 형성되며, 메모리 셀 어레이들은 복수의 뱅크들로 구분될 수 있다.
실시 예들에 따라 변형될 수 있으나, 뱅크 영역(2)에 형성되는 복수의 뱅크들 각각은 다시 복수의 영역들로 분할될 수 있다. 일례로, 복수의 뱅크들 각각을 나누는 복수의 영역들 중 적어도 일부는, 회로 영역(3)에 포함되는 디코더 회로 및/또는 읽기/쓰기 회로 등을 공유할 수도 있다.
회로 영역(3)은 디코더 회로, 읽기/쓰기 회로, 및 디코더 회로와 읽기/쓰기 회로를 제어하는 컨트롤 로직 등을 포함할 수 있다. 디코더 회로는 뱅크 영역(2)에 형성되는 메모리 셀들 중에서 적어도 하나를 선택 메모리 셀로 결정할 수 있으며, 읽기/쓰기 회로는 선택 메모리 셀의 데이터를 읽어오거나 선택 메모리 셀에 데이터를 기록할 수 있다.
다음으로 도 2를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(10)는 메모리 컨트롤러(20)와 메모리 셀 어레이(30)를 포함할 수 있다. 메모리 컨트롤러(20)는 디코더 회로(21, 22), 읽기/쓰기 회로(23), 및 컨트롤 로직(24) 등을 포함할 수 있다. 메모리 셀 어레이(30)는 복수의 메모리 셀들을 포함할 수 있다. 디코더 회로(21, 22)는 워드라인(WL)을 통해 복수의 메모리 셀들과 연결되는 제1 디코더 회로(21) 및 비트라인(BL)을 통해 복수의 메모리 셀들과 연결되는 제2 디코더 회로(22)를 포함할 수 있다. 제1 디코더 회로(21)와 제2 디코더 회로(22) 및 읽기/쓰기 회로(23)의 동작은 컨트롤 로직(24)에 의해 제어될 수 있다. 일 실시 예에서, 읽기/쓰기 회로(23)는 제1 디코더 회로(21)와 제2 디코더 회로(22)에 의해 특정된 적어도 하나의 선택 메모리 셀에 데이터를 기록하는 프로그램 회로와, 선택 메모리 셀로부터 데이터를 읽어오는 리드아웃 회로 등을 포함할 수 있다.
도 3a와 도 3b는 메모리 셀 어레이를 간단하게 나타낸 도면들이다. 도 2와 도 3a를 함께 참조하면, 본 발명의 일 실시 예에 따른 메모리 셀 어레이(30A)는 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)은 비트라인(BL)과 워드라인(WL)이 교차하는 지점에 마련될 수 있다. 즉, 복수의 메모리 셀들(MC) 각각은 하나의 비트라인(BL)과 하나의 워드라인(WL)에 연결될 수 있다.
일례로, 복수의 메모리 셀들(MC) 각각은 스위치 소자(SW)와 정보 저장 소자(VR)를 포함할 수 있다. 일 실시 예에서, 스위치 소자(SW)는 PN 접합 다이오드, 쇼트키 다이오드, 및 오보닉 임계 스위치(OTS) 중 적어도 하나를 포함할 수 있다. 한편, 일 실시 예에서, 정보 저장 소자(VR)는 칼코케나이드(Chalcogenide) 물질 및 초격자(Super-lattice) 등을 포함하는 상변화 물질로 형성될 수 있다. 즉, 정보 저장 소자(VR)는 가열 시간 및 온도 등에 따라 비정질상과 결정질상 사이에서 상전이가 가능한 상변화 물질를 포함할 수 있다. 정보 저장 소자(VR)와 스위치 소자(SW)는 서로 직렬로 연결될 수 있다.
메모리 컨트롤러(20)는, 비트라인(BL)과 워드라인(WL)을 통해 복수의 메모리 셀들(MC) 각각에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상 또는 결정질상으로 상전이시킴으로써, 데이터를 기록하거나 지울 수 있다. 일 실시 예에서, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 비정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 증가시킬 수 있다. 반대로, 메모리 컨트롤러(20)는 메모리 셀(MC)에 포함되는 정보 저장 소자(VR)의 상변화 물질을 결정질상으로 상전이시킴으로써 정보 저장 소자(VR)의 저항을 감소시킬 수 있다. 정보 저장 소자(VR)의 저항 값과 데이터 기록 여부의 관계는 실시 예들에 따라 다양하게 정의될 수도 있다. 한편 메모리 컨트롤러(20)는, 복수의 메모리 셀들(MC)에서 검출한 읽기 전압을 소정의 기준 전압과 비교함으로써, 복수의 메모리 셀들(MC)에서 데이터를 읽어오는 읽기 동작을 실행할 수 있다.
도 3a를 참조하면, 복수의 메모리 셀들(MC) 각각에서 정보 저장 소자(VR)의 일단이 비트라인과 연결될 수 있고, 스위치 소자(SW)의 일단이 워드라인과 연결될 수 있다. 이 때, 도 3a에 도시된 복수의 메모리 셀들(MC) 각각은 제1 방향성을 가진다고 할 수 있다.
도 3b는 도 3a와 비교할 때의 차이점을 중심으로 설명하기로 한다. 도 3b를 참조하면, 복수의 메모리 셀들(MC) 각각에서 정보 저장 소자(VR)의 일단이 워드라인과 연결될 수 있고, 스위치 소자(SW)의 일단이 비트라인과 연결될 수 있다. 이 때, 도 3b에 도시된 복수의 메모리 셀들(MC) 각각은 제2 방향성을 가진다고 할 수 있다.
도 2에 도시한 일 실시 예에 따른 메모리 셀 어레이(30)는, 서로 다른 층에 형성되는 복수의 메모리 셀들을 포함할 수 있다. 일례로, 메모리 셀 어레이(30)는 서로 적층되는 제1층과 제2층을 포함할 수 있으며, 제1층에 포함되는 메모리 셀들은 제1 방향성을 갖고, 제2층에 포함되는 메모리 셀들은 제2 방향성을 가질 수 있다. 다만, 실시 예들에 따라, 제1층과 제2층 각각에 포함되는 메모리 셀들의 방향성은 다양하게 변형될 수 있다.
본 발명의 일 실시 예에 따르면, 제1 방향성을 가지는 제1 메모리 셀은 제1 워드라인에 연결될 수 있다. 제2 방향성을 가지는 제2 메모리 셀은 제2 워드라인에 연결될 수 있다. 상기 제1 메모리 셀에 대한 비트라인 프리차지 구간이 시작되는 시점으로부터 상기 제1 워드라인에 인접한 제1 인접 워드라인이 플로팅 되는 시점과, 상기 제2 메모리 셀에 대한 비트라인 프리차지 구간이 시작되는 시점으로부터 상기 제2 워드라인에 인접한 인접 워드라인이 플로팅 되는 시점은 서로 다를 수 있다.
도 4a와 도 4b는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 4a를 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(100A)는, 복수의 도전성 라인들(101-103) 사이에 마련되는 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)을 포함할 수 있다. 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)은 각각 독립된 메모리 셀로서 동작할 수 있다. 일례로, 제1 도전성 라인(101)과 제2 도전성 라인(102)이 워드라인인 경우, 제3 도전성 라인(103)은 비트라인일 수 있다. 또한, 제1 도전성 라인(101)과 제2 도전성 라인(102)이 비트라인인 경우, 제3 도전성 라인(103)은 워드라인일 수 있다. 이하, 설명의 편의를 위하여 제1 도전성 라인(101)과 제2 도전성 라인(102)이 각각 제1 워드라인 및 제2 워드라인인 것을 가정하여 설명하기로 한다.
제1 메모리 셀(MC1)은 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130) 등을 포함할 수 있다. 제1 스위치 소자(130)는 제1 스위치 전극(131)과 제2 스위치 전극(132) 및 그 사이에 배치되는 제1 선택층(133) 등을 포함할 수 있다. 일 실시 예에서, 제1 선택층(133)은 오보닉 임계 스위치(Ovonic Threshold Switch, OTS) 물질을 포함할 수 있다. 제1 스위치 전극(131)과 제2 스위치 전극(132) 사이에 문턱 전압보다 큰 전압이 인가되면, 제1 선택층(133)을 통해 전류가 흐를 수 있다.
제1 정보 저장 소자(120)는 상변화 물질을 포함할 수 있으며, 일 실시 예로 칼코게나이드 물질을 포함할 수 있다. 일례로, 제1 정보 저장 소자(120)는 Ge-Sb-Te(GST)를 포함할 수 있으며, 제1 정보 저장 소자(120)에 포함되는 원소들의 종류 및 그 화학적 조성비에 따라 제1 정보 저장 소자(120)의 결정화 온도, 용융점, 결정화 에너지에 따른 상변화 속도 등이 결정될 수 있다.
제2 메모리 셀(MC2)은 제1 메모리 셀(MC1)과 유사한 구조를 가질 수 있다. 도 4a를 참조하면, 제2 메모리 셀(MC2)은 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 등을 포함할 수 있다. 제2 가열 전극(140), 제2 정보 저장 소자(150) 및 제2 스위치 소자(160) 각각의 구조 및 특징은, 제1 가열 전극(110), 제1 정보 저장 소자(120), 및 제1 스위치 소자(130)와 유사할 수 있다. 이하, 제1 메모리 셀(MC1)을 예시로 참조하여, 데이터를 기록하고 소거하는 방법을 설명하기로 한다.
제1 워드라인(101)과 비트라인(103)을 통해 전압이 공급되면, 제1 가열 전극(110)과 제1 정보 저장 소자(120) 사이의 계면에서 상기 전압에 따른 줄 열(Joule Heat)이 발생할 수 있다. 줄 열에 의해 제1 정보 저장 소자(120)를 구성하는 상변화 물질이 비정질상에서 결정질상으로 변하거나, 결정질상에서 비정질상으로 변할 수 있다. 제1 정보 저장 소자(120)는 비정질상에서 높은 저항을 가질 수 있으며, 결정질상에서 낮은 저항을 가질 수 있다. 일 실시 예에서, 제1 정보 저장 소자(120)의 저항 값에 따라 데이터 `0` 또는 `1`이 정의될 수 있다.
제1 메모리 셀(MC1)에 데이터를 기록하기 위해, 제1 워드라인(101)과 비트라인(103)을 통해 프로그램 전압을 공급할 수 있다. 상기 프로그램 전압은 제1 스위치 소자(130)에 포함되는 오보닉 임계 스위치 물질의 문턱 전압보다 크며, 따라서 제1 스위치 소자(130)를 통해 전류가 흐를 수 있다. 상기 프로그램 전압에 의해 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 비정질상에서 결정질상으로 변할 수 있으며, 따라서 제1 메모리 영역에 데이터를 기록할 수 있다. 일 실시 예에서, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상을 갖는 경우, 제1 메모리 셀(MC1)의 상태는 셋(set) 상태로 정의될 수 있다.
한편, 제1 메모리 셀(MC1)에 기록된 데이터를 소거하기 위해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질을 결정질상에서 비정질상으로 되돌릴 수 있다. 일례로, 제1 워드라인(101)과 비트라인(103)을 통해 소정의 소거 전압을 공급할 수 있다. 상기 소거 전압에 의해, 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 결정질상에서 비정질상으로 변할 수 있다. 제1 정보 저장 소자(120)에 포함되는 상변화 물질이 비정질상을 갖는 경우, 제1 메모리 셀(MC1)의 상태는 리셋(reset) 상태로 정의될 수 있다. 일례로, 상기 소거 전압의 최대값은 상기 프로그램 전압의 최대값보다 클 수 있으며, 상기 소거 전압이 공급되는 시간은 상기 프로그램 전압이 공급되는 시간보다 짧을 수 있다.
앞서 설명한 바와 같이, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 정보 저장 소자들(120, 150)의 저항 값이 바뀔 수 있으며, 메모리 컨트롤러는 정보 저장 소자들(120, 150)의 저항으로부터 데이터 `0`과 `1`을 구분할 수 있다. 따라서, 정보 저장 소자들(120, 150)에 포함되는 상변화 물질의 상태에 따라 나타나는 정보 저장 소자들(120, 150)의 저항 차이가 클수록, 메모리 컨트롤러가 메모리 셀들(MC1, MC2)에 저장된 데이터를 정확히 읽어올 수 있다.
도 4b는 도 4a와 비교할 때의 차이점을 중심으로 설명하기로 한다. 도 4a와 도 4b는 제1 도전성 라인(101)과 제2 도전성 라인(102)이 각각 제1 워드라인 및 제2 워드라인일 때, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각의 방향성이 서로 다를 수 있다. 예컨대, 도 4a를 참조하면, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각은 제1 방향성을 가질 수 있다. 도 4b를 참조하면, 제1 메모리 셀(MC1)은 제2 방향성을 가질 수 있고, 제2 메모리 셀(MC2)은 제1 방향성을 가질 수 있다.
도 5a와 도 5b는 본 발명의 일 실시 예에 따른 메모리 장치에 포함되는 메모리 셀의 구조를 간단하게 나타낸 도면이다.
도 5a와 도 5b의 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각의 구조 및은 도 특징은 4a와 도 4b의 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2)과 유사할 수 있다. 그러나, 도 5a와 도 5b는 1 층에 형성된 제1 워드라인에 연결된 제1 메모리 셀(MC1)과 제2 층에 형성된 제2 워드라인에 연결된 제2 메모리 셀(MC2)이 서로 비트라인을 공유하지 않을 수 있다.
도 5a를 참조하면, 제1 메모리 셀(MC1)은 제1 층에 형성된 제1 워드라인(101)과 제1 층에 형성된 제1 비트라인(102)이 교차하는 지점에 마련될 수 있다. 제2 메모리 셀(MC2)은 제2 층에 형성된 제2 워드라인(103)과 제2 층에 형성된 제2 비트라인(104)이 교차하는 지점에 마련될 수 있다. 제1 메모리 셀(MC1)은 제2 방향성을 가질 수 있고, 제2 메모리 셀(MC2)은 제1 방향성을 가질 수 있다.
도 5b는 도 5a와 비교할 때의 차이점을 중심으로 설명하기로 한다. 도 5b를 참조하면, 제1 메모리 셀(MC1)과 제2 메모리 셀(MC2) 각각은 제2 방향성을 가질 수 있다.
도 6은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
본 발명의 일 실시 예에 따른 메모리 장치(200)는, 메모리 컨트롤러(220)가 메모리 셀(210)에 공급하는 전원에 의해 동작할 수 있다. 도 5를 참조하면, 메모리 셀(210)은 하부 전극(211), 가열 전극(212), 정보 저장 소자(214), 스위치 소자(215) 및 상부 전극(216) 등을 포함할 수 있다. 하부 전극(211)과 상부 전극(216)은 워드라인 또는 비트라인 등을 통해 메모리 컨트롤러(220)가 출력하는 전압을 공급받을 수 있다. 가열 전극(212)의 주변에는 절연층(213)이 마련될 수 있으며, 가열 전극(212)과 인접하는 정보 저장 소자(214)의 일부 영역(214a)에서, 메모리 컨트롤러(220)가 공급하는 전원에 의한 상변화가 발생할 수 있다.
일 실시 예에서, 메모리 셀(210)의 데이터를 판별하기 위한 읽기(read) 동작은 하부 전극(211)과 상부 전극(216) 각각에 소정의 바이어스 전압을 입력함으로써 실행될 수 있다. 일례로 메모리 컨트롤러(220)는 하부 전극(211)에 상대적으로 낮은 제1 바이어스 전압을 입력하고, 상부 전극(216)에 상대적으로 높은 제2 바이어스 전압을 입력하여 메모리 셀(210)의 데이터를 읽어올 수 있다.
일례로, 메모리 컨트롤러(220)는 하부 전극(211)에 제1 바이어스 전압을 먼저 입력하고, 상부 전극(216)에 제2 바이어스 전압을 입력하면서 하부 전극(211)을 플로팅시킬 수 있다. 하부 전극(211)이 플로팅된 상태에서 상부 전극(216)에 제2 바이어스 전압이 입력됨에 따라 메모리 셀(210)에 전류가 흐를 수 있다. 일 실시 예에서 메모리 컨트롤러(220)는 메모리 셀(210)에 흐르는 전류로 커패시터를 충전하고, 커패시터의 전압을 기준 전압과 비교하여 메모리 셀(210)의 데이터를 판별할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(300)는 제1 디코더 회로(310), 제2 디코더 회로(320), 리드아웃 회로(330), 컨트롤 로직(340), 및 메모리 셀 어레이(350)를 포함할 수 있다. 메모리 셀 어레이(350)는 복수의 메모리 셀들(MC1-MC4)을 포함할 수 있다. 제1 디코더 회로(310)는 워드라인(WL)을 통해 복수의 메모리 셀들(MC1-MC4)과 연결되며, 제2 디코더 회로(320)는 제1 내지 제4 비트라인들(BL1-BL4)을 통해 복수의 메모리 셀들(MC1-MC4)과 연결될 수 있다. 설명의 편의를 위하여 도 7의 일 실시 예에서는 하나의 워드라인(WL)만을 도시하였으나, 메모리 셀 어레이(350)는 워드라인(WL)을 복수 개 포함할 수 있다. 또한, 비트라인들(BL1-BL4)의 개수와 메모리 셀들(MC1-MC4)의 개수 역시 다양하게 변형될 수 있다.
도 7에 도시한 일 실시 예에서 리드아웃 회로(330)는 메모리 셀들(MC1-MC4) 중에서 선택된 선택 메모리 셀의 데이터를 읽어올 수 있다. 일례로 제4 비트라인(BL4)이 선택 비트라인으로 결정되면, 제1 내지 제3 비트라인들(BL1-BL3)은 비선택 비트라인들이 될 수 있다. 제1 디코더 회로(310)는 제1 바이어스 회로(311)를 워드라인(WL)에 연결하여 제1 바이어스 전압을 입력하고, 제2 디코더 회로(320)는 제4 비트라인(BL4)에 제2 바이어스 회로(321)를 연결하여 제2 바이어스 전압을 입력할 수 있다. 제2 바이어스 전압은 제1 바이어스 전압보다 클 수 있다.
또한 제2 디코더 회로(310)는 선택되지 않은 제1 내지 제3 비트라인들(BL1-BL3)에 제1 바이어스 전압보다 크고 제2 바이어스 전압보다 작은 제3 바이어스 전압을 입력할 수 있다. 일례로, 제3 바이어스 전압은 0V의 전압일 수 있으며, 제1 바이어스 전압은 음의 전압, 제2 바이어스 전압은 양의 전압일 수 있다. 일 실시 예에서 제1 바이어스 전압과 제2 바이어스 전압의 절대값은 서로 같을 수 있다.
상기와 같이 비트라인들(BL1-BL4) 및 워드라인(WL)에 바이어스 전압이 입력되면, 상대적으로 큰 전압이 입력되는 선택 메모리 셀에만 전류가 흐를 수 있다. 리드아웃 회로(330)는 선택 메모리 셀에 흐르는 전류에 대응하는 읽기 전압을 검출하여 기준 전압과 비교함으로써, 선택 메모리 셀의 상태를 셋 또는 리셋 상태로 판단할 수 있다. 일례로 선택 메모리 셀에 흐르는 전류에 의해 제1 디코더 회로(310) 또는 리드아웃 회로(330)에 포함된 커패시터가 충전될 수 있으며, 리드아웃 회로(330)는 커패시터의 전압을 기준 전압과 비교하여 선택 메모리 셀의 데이터를 판단할 수 있다.
읽기 동작을 반복적으로 수행하다 보면, 셋 상태의 선택 메모리 셀이 리셋 상태로 인식되는 리드 디스터브(read disturb) 특성이 나타날 수 있다. 리드 디스터브 특성을 야기하지 않으면서 읽기 동작을 수행할 수 있는 최대 횟수는, 리드 사이클(read cycle) 횟수로 정의될 수 있다.
본 발명의 일 실시 예에서는, 선택 메모리 셀이 연결된 선택 워드라인과 상기 선택 워드라인에 인접한 인접 워드라인 사이의 커패시턴스 값을 감소시킬 수 있다. 선택 워드라인과 인접 워드라인 사이의 커패시턴스 값이 감소할수록 리드 디스터브 마진이 증가할 수 있다. 리드 디스터브 마진이 증가하면 리드 사이클 횟수가 증가할 수 있다.
본 발명의 일 실시 예에서는 선택 비트라인이 프리차지 되고 선택 워드라인이 플로팅 되는 시간 동안, 인접 워드라인을 플로팅 시킬 수 있다. 따라서, 워드라인과 인접 워드라인 사이의 커패시턴스 값을 감소시킬 수 있다. 또한, 선택 워드라인이 플로팅 되는 시점과 인접 워드라인이 플로팅 되는 시점을 서로 다르게 제어할 수 있다. 일례로, 인접 워드라인이 플로팅 되는 시점을 선택 워드라인이 플로팅 되는 시점보다 늦출 수 있다. 따라서, 상대적으로 문턱 전압이 작은 메모리 셀의 센싱 마진이 감소하는 것을 방지할 수 있다.
도 8 내지 도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 회로도이다.
도 8을 참조하면, 본 발명의 일 실시 예에 따른 메모리 장치(400)는 제1 디코더 회로(410), 제2 디코더 회로(420), 리드아웃 회로(430), 및 메모리 셀 어레이(450) 등을 포함할 수 있다. 도 8의 일 실시 예에서는 두 개의 워드라인들(WL1-WL2)과 네 개의 비트라인들(BL1-BL4)만을 도시하였으나, 그 개수는 다양하게 변형될 수 있다. 메모리 셀 어레이(450)는 워드라인들(WL1-WL2)과 비트라인들(BL1-BL4)에 연결되는 메모리 셀들(MC11-MC14, MC21-MC24)을 포함할 수 있다.
제1 디코더 회로(410)는 워드라인들(WL1-WL2)에 연결되며, 읽기 동작을 위해 워드라인들(WL1-WL2) 중 하나를 선택 워드라인으로 결정하고 선택 워드라인에 제1 바이어스 전압을 입력할 수 있다. 일례로 제1 바이어스 전압은 음의 전압일 수 있다. 제1 바이어스 전압을 입력하기 위한 제1 바이어스 회로는 공통 선택 스위치 소자(GXN)와 센스 앰프(431) 사이에 연결될 수 있다.
제1 워드라인(WL1)은 제1 선택 스위치 소자(LXN1)와 제1 비선택 스위치 소자(LXP1)에 연결될 수 있다. 제1 선택 스위치 소자(LXN1)는 제1 워드라인(WL1)이 선택 워드라인으로 결정될 때 턴-온 되며, 제1 비선택 스위치 소자(LXP1)는 제1 워드라인(WL1)으로 접지 전압을 입력할 때 턴-온 될 수 있다. 일례로, 제1 선택 스위치 소자(LXN1)는 NMOS 트랜지스터일 수 있고, 제1 비선택 스위치 소자(LXP1)는 PMOS 트랜지스터일 수 있다. 제1 선택 스위치 소자(LXN1)의 게이트 단자는 제1 워드라인 선택 제어 신호(LXLN1)를 입력 받을 수 있다. 제1 비선택 스위치 소자(LXP1)의 게이트 단자는 제1 워드라인 비선택 제어 신호(LXPL1)를 입력 받을 수 있다.
제2 워드라인(WL2)은 제2 선택 스위치 소자(LXN2)와 제2 비선택 스위치 소자(LXP2)에 연결될 수 있다. 제2 선택 스위치 소자(LXN2)는 제2 워드라인(WL2)이 선택 워드라인으로 결정될 때 턴-온 되며, 제2 비선택 스위치 소자(LXP2)는 제2 워드라인(WL2)으로 접지 전압을 입력할 때 턴-온 될 수 있다. 일례로, 제2 선택 스위치 소자(LXN2)는 NMOS 트랜지스터일 수 있고, 제2 비선택 스위치 소자(LXP2)는 PMOS 트랜지스터일 수 있다. 제2 선택 스위치 소자(LXN2)의 게이트 단자는 제2 워드라인 선택 제어 신호(LXLN2)를 입력 받을 수 있다. 제2 비선택 스위치 소자(LXP2)의 게이트 단자는 제2 워드라인 비선택 제어 신호(LXPL2)를 입력 받을 수 있다.
한편, 워드라인들(WL1-WL2)dms 하나의 공통 선택 스위치 소자(GXN)를 공유할 수 있다. 공통 선택 스위치 소자(GXN)는 NMOS 트랜지스터일 수 있다. 공통 선택 스위치 소자(GXN)의 게이트 단자는 공통 워드라인 제어 신호(GXNL)를 입력받을 수 있다.
도 8에 도시한 일 실시 예에서, 제1 워드라인(WL1)과 제2 워드라인(WL2)은 하나의 공통 스위치 소자(GXN) 및 센스 앰프(431)를 공유할 수 있다. 다만, 실시 예들에 따라, 제1 워드라인(WL1)과 제2 워드라인(WL2)이 서로 다른 공통 스위치 소자(GX) 및 센스 앰프(431)에 연결될 수도 있다.
제2 디코더 회로(420)를 참조하면, 비트라인들(BL1-BL4) 각각은 한 쌍의 스위치 소자들에 연결될 수 있다. 제1 비트라인(BL1)을 예시로 설명하면, 제1 비트라인(BL1)은 제1 선택 스위치 소자(LYP1) 및 제1 비선택 스위치 소자(LYN1)에 연결될 수 있다. 제1 선택 스위치 소자(LYP1)는 제1 비트라인(BL1)이 선택 비트라인으로 결정될 때 턴-온되며, 제1 비선택 스위치 소자(LYN1)는 제1 비트라인(BL1)이 비선택 비트라인으로 결정될 때 턴-온될 수 있다. 일례로, 제1 선택 스위치 소자(LYP1)는 PMOS 트랜지스터일 수 있으며, 제1 비선택 스위치 소자(LYN1)는 NMOS 트랜지스터일 수 있다. 제1 선택 스위치 소자(LYP1)와 제1 비선택 스위치 소자(LYN1)의 게이트 단자는 제1 비트라인 제어 신호(LBL1)를 공통으로 입력받을 수 있다.
한편 비트라인들(BL1-BL4)은 하나의 공통 선택 스위치 소자(GYP) 및 공통 비선택 스위치 소자(GYN)를 공유할 수 있다. 공통 선택 스위치 소자(GYP)는 PMOS 트랜지스터일 수 있으며, 공통 비선택 스위치 소자(GYN)는 NMOS 트랜지스터일 수 있다. 공통 선택 소자(GYP)와 공통 비선택 소자(GYN)의 게이트 단자는 공통 비트라인 제어 신호(GBL)를 공통으로 입력받을 수 있다.
센스 앰프(431)는 커패시터를 포함할 수 있으며, 커패시터의 전압을 소정의 기준 전압과 비교할 수 있다. 일례로 센스 앰프(431)는 연산 증폭기로 구현될 수 있으며, 연산 증폭기의 제1 입력단은 커패시터 및 워드라인들(WL1-WL2)에 연결되고, 제2 입력단은 기준 전압에 연결될 수 있다.
본 명세서에서 워드라인들(WL1-WL2)은 선택 글로벌 워드라인에 연결되고, 비트라인들(BL1-BL4)은 선택 글로벌 비트라인에 연결될 수 있다. 비트라인들(BL1-BL4)중에서 선택 비트라인을 프리차지하는 동안 상기 선택 글로벌 워드라인의 커패시턴스는 상기 선택 글로벌 비트라인의 커패시턴스보다 낮을 수 있다. 실시 예에 따라, 선택 비트라인을 프리차지하는 동안 상기 선택 글로벌 워드라인은 센스 앰프(431)와 분리될 수 있다.
이하, 도 9 내지 도 12를 참조하여 메모리 장치(400)의 읽기 동작을 설명하기로 한다. 도 9 내지 도 12를 참조하여 설명하는 일 실시 예에서는 제1 워드라인(WL1)과 제1 비트라인(BL1)이 각각 선택 워드라인과 선택 비트라인일 수 있다. 또한, 제2 워드라인(WL2)은 비선택 워드라인으로서, 선택 워드라인인 제1 워드라인(WL1)에 가까운 인접 워드라인일 수 있다.
도 9를 참조하면, 대기(standby) 모드에서 제1 선택 스위치 소자(LXN1)는 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 턴-오프될 수 있다. 제1 비선택 스위치 소자(LXP1)는 제1 워드라인 비선택 제어 신호(LXPL1)에 응답하여 턴-온될 수 있다. 따라서, 제1 워드라인(WL1)은 접지 전압을 입력받을 수 있다.
제2 선택 스위치 소자(LXN2)는 제2 워드라인 선택 제어 신호(LXNL2)에 응답하여 턴-오프될 수 있다. 제2 비선택 스위치 소자(LXP2)는 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 턴-온될 수 있다. 따라서, 제2 워드라인(WL2)은 접지 전압이 입력받을 수 있다.
제1 워드라인(WL1)과 제2 워드라인(WL2) 사이의 커패시턴스 값(CWL1)은, 제1 워드라인(WL1)에서 바라본 제1 워드라인(WL1)과 제2 워드라인(WL2) 사이의 커패시턴스 값(CWL1)을 의미할 수 있다.
도 10에 도시한 일 실시 예에서, 제1 비트라인(BL1)과 제1 워드라인(WL1)에 연결되는 선택 메모리 셀(MC11)에 대한 읽기 동작이 시작되면, 제1 워드라인(WL1)이 프리차지 될 수 있다.
제1 선택 스위치 소자(LXN1)는 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 턴-온될 수 있다. 제1 비선택 스위치 소자(LXP1)는 제1 워드라인 비선택 제어 신호(LXPL1)에 응답하여 턴-오프될 수 있다. 따라서, 제1 워드라인(WL1)은 제1 바이어스 전압으로 프리차지(pre-charge)될 수 있다.
제2 선택 스위치 소자(LXN2)는 계속 턴-오프 상태를 유지할 수 있고, 제2 비선택 스위치 소자(LXP2)는 계속 턴-온 상태를 유지할 수 있다. 따라서, 제2 워드라인(WL2)으로 접지 전압이 입력될 수 있다.
제1 워드라인(WL1)이 접지 전압에서 제1 바이어스 전압으로 프리차지 됨에 따라 선택 메모리 셀(MC11)이 연결된 제1 워드라인(WL1)에서 바라본 제1 워드라인(WL1)과 제2 워드라인(WL2) 사이의 커패시턴스 값(CWL2)이 증가할 수 있다.
한편, 제1 워드라인(WL1)이 제1 바이어스 전압으로 프리차지되면, 제2 디코더 회로(420)는 인에이블 신호(ENB) 및 클램프 전압(VCLAMP)을 이용하여 인에이블 소자(M1)와 클램프 소자(M2)를 턴-온시킬 수 있다. 또한 제2 디코더 회로(420)는, 비트라인들(BL1-BL4)이 공유하는 공통 선택 스위치 소자(GYP)를 턴-온시키고 공통 비선택 스위치 소자(GYN)를 턴-오프시킬 수 있으며, 제1 비트라인(BL1)에 연결된 제1 선택 스위치 소자(LYP1)를 턴-온시키고 제1 비선택 스위치 소자(LYN1)를 턴-오프시킬 수 있다. 또한 제2 디코더 회로(510)는, 제2 내지 제4 비트라인(BL2-BL4)에 연결된 비선택 스위치 소자들(LYN2-LYN4)를 턴-온시키고, 선택 스위치 소자들(LYP2-LYP4)을 턴-오프시킬 수 있다. 따라서, 제1 비트라인(BL1)은 제2 바이어스 전압을 입력받을 수 있으며, 제2 내지 제4 비트라인들(BL2-BL4)은 접지 전압을 입력받을 수 있다.
제1 비트라인(BL1)에 제2 바이어스 전압이 입력되기 시작하면, 제1 워드라인(WL1)에 대한 프리차지가 종료될 수 있다. 일례로, 제1 디코더 회로(410)가 제1 워드라인(WL1)에 대한 프리차지가 종료하면, 제2 디코더 회로(420)가 제1 비트라인(BL1)에 제2 바이어스 전압을 입력할 수 있다.
제1 비트라인(BL1)에 제2 바이어스 전압이 입력되기 전 또는 제1 비트라인(BL1)에 제2 바이어스 전압이 입력됨과 동시에 제1 워드라인(WL1)이 플로팅 될 수 있다.
도 11을 참조하면, 제1 워드라인(WL1)에 대한 프리차지가 종료된 후 제1 선택 스위치 소자(LXN1)는 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 턴-오프될 수 있다. 제1 비선택 스위치 소자(LXP1)는 계속 턴-오프 상태를 유지할 수 있다. 따라서, 제1 워드라인(WL1)이 플로팅될 수 있다. 일례로, 선택 메모리 셀(MC11)에 연결된 제1 비트라인(BL1)이 프리차지되는 동안 제1 워드라인(WL1)이 플로팅될 수 있다. 제2 선택 스위치 소자(LXN2)는 계속 턴-오프 상태를 유지할 수 있고, 제2 비선택 스위치 소자(LXP2)는 계속 턴-온 상태를 유지할 수 있다.
제1 워드라인(WL1)이 플로팅 됨에 따라 선택 메모리 셀(MC11)이 연결된 제1 워드라인(WL1)에서 바라본 제1 워드라인(WL1)과 제2 워드라인(WL2) 사이의 커패시턴스 값(CWL3)은 감소할 수 있다.
본 발명의 일 실시 예에서는 제1 비트라인(BL1)이 프리차지 되고 제1 워드라인(WL1)이 플로팅 되는 동안, 제2 워드라인(WL2)이 플로팅될 수 있다.
도 12를 참조하면, 제1 비트라인(BL1)에 대한 프리차지가 진행되는 동안, 제2 비선택 스위치 소자(LXP2)는 제2 워드라인 비선택 제어 신호(LXNL2)에 응답하여 턴-오프될 수 있다. 제2 선택 스위치 소자(LXN2)는 계속 턴-오프 상태를 유지할 수 있다. 따라서, 제2 워드라인(WL2)이 플로팅될 수 있다. 제1 선택 스위치 소자(LXN1)와 제1 비선택 스위치 소자(LXP1)는 계속 턴-오프 상태를 유지할 수 있다.
제2 워드라인(WL2)이 플로팅 됨에 따라 제1 워드라인(선택 WL)만 플로팅된 경우 보다 선택 메모리 셀(MC11)이 연결된 제1 워드라인(WL1)에서 바라본 제1 워드라인(WL1)과 제2 워드라인(WL2) 사이의 커패시턴스 값(CWL4)은 더욱 감소할 수 있다. 제1 워드라인(WL1)과 제2 워드라인(WL2) 사이의 커패시턴스 값(CWL4)이 감소할수록 리드 디스터브 마진이 증가할 수 있다. 리드 디스터브 마진이 증가하면 리드 사이클 횟수가 증가할 수 있다.
본 발명의 일 실시 예에서는 제1 워드라인(WL1)이 플로팅 되는 시점과 제2 워드라인(WL2)이 플로팅 되는 시점을 서로 다르게 제어할 수 있다. 일례로, 제2 워드라인(WL2)이 플로팅 되는 시점을 제1 워드라인(WL1)이 플로팅 되는 시점보다 늦출 수 있다. 따라서, 상대적으로 문턱 전압이 작은 메모리 셀의 센싱 마진이 감소하는 것을 방지할 수 있다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 그래프들이다.
먼저 도 13을 참조하면, 메모리 셀의 문턱 전압 분포는 메모리 셀에 포함되는 정보 저장 소자의 상태에 따라 구분될 수 있다. 셋 상태를 갖는 메모리 셀의 문턱 전압에 대응하는 셋 상태 분포(500)는, 리셋 상태를 갖는 메모리 셀의 문턱 전압에 대응하는 리셋 상태 분포(510)보다 작을 수 있다. 셋 상태 분포(500)보다 크고 리셋 상태 분포(510)보다 작은 값으로 기준 전압(VREF)이 설정될 수 있으며, 메모리 컨트롤러의 센스 앰프(431)는 메모리 셀들 중 선택 메모리 셀(MC11)에서 검출한 전압을 기준 전압(VREF)과 비교하여 선택 메모리 셀(MC11)의 데이터를 판단할 수 있다.
셋 상태 분포(500)는 제1 영역(501)과 제2 영역(502)으로 구분할 수 있다. 문턱 전압이 제1 영역(501)에 속하는 메모리 셀은 상대적으로 작은 센싱 마진을 갖는 반면, 큰 리드 디스터브 마진을 가질 수 있다. 반대로, 제2 영역(502)에 속하는 메모리 셀은 상대적으로 큰 센싱 마진과, 작은 리드 디스터브 마진을 가질 수 있다.
도 14는 읽기 동작에서 나타날 수 있는 리드 디스터브에 따른 문턱 전압 변화를 설명하기 위한 그래프이다. 도 13을 참조하면, 리드 디스터브에 의해 셋 상태를 갖는 선택 메모리 셀(MC11)의 문턱 전압이 증가하여 셋 상태 분포(500A)가 오른쪽으로 이동할 수 있다. 이때, 문턱 전압의 증가에 따른 영향은, 제1 영역(501A)보다 제2 영역(502A)에서 상대적으로 더 크게 나타날 수 있다. 즉, 선택 메모리 셀(MC11)의 문턱 전압이 제2 영역(502A)에 포함되는 경우, 리드 디스터브에 의해 문턱 전압이 기준 전압(VREF)까지 증가할 수 있으며, 선택 메모리 셀(MC11)이 상대적으로 작은 리드 디스터브 마진을 갖는 것으로 평가할 수 있다. 반대로, 선택 메모리 셀(MC11)의 문턱 전압이 제1 영역(501A)에 포함되는 경우, 리드 디스터브가 발생해도 문턱 전압과 기준 전압(VREF)의 차이가 일정 수준 이상으로 유지되므로, 선택 메모리 셀(MC11)이 큰 리드 디스터브 마진을 갖는 것으로 평가될 수 있다.
도 15는 셋 상태를 갖는 메모리 셀의 센싱 마진을 설명하기 위한 그래프이다. 도 15와 함께 도 13을 참조하면, 문턱 전압이 셋 상태 분포(500)의 제1 영역(501)에 속하는 메모리 셀은 상대적으로 작은 센싱 마진을 가질 수 있다. 또한, 문턱 전압이 제2 영역(502)에 속하는 메모리 셀은 상대적으로 큰 센싱 마진을 가질 수 있다.
도 13 내지 도 15에서 설명한 바와 같이, 문턱 전압이 상대적으로 작은 메모리 셀은 상대적으로 리드 디스터브 마진이 큰 반면에 상대적으로 센싱 마진이 작을 수 있다. 또한, 문턱 전압이 상대적으로 큰 메모리 셀은 상대적으로 센싱 마진이 큰 반면에 상대적으로 리드 디스터브 마진이 작을 수 있다.
선택 워드라인이 플로팅 되는 시간 동안 인접 워드라인을 플로팅 시킴으로써 선택 워드라인에서 바라본 선택 워드라인과 인접 워드라인 사이의 커패시턴스 값을 감소시킬 수 있다. 따라서, 문턱 전압이 상대적으로 큰 메모리 셀의 리드 디스터브마진은 증가할 수 있다. 그러나, 문턱 전압이 상대적으로 작은 메모리 셀의 센싱 마진은 더욱 감소할 수 있다.
본 발명의 일 실시 예에서는 선택 워드라인이 플로팅 되는 시점과 인접 워드라인이 플로팅 되는 시점을 서로 다르게 제어할 수 있다. 일례로, 인접 워드라인이 플로팅 되는 시점을 선택 워드라인이 플로팅 되는 시점보다 늦출 수 있다. 따라서, 상대적으로 문턱 전압이 작은 메모리 셀의 센싱 마진이 감소하는 것을 방지할 수 있다.
도 16 내지 도 20은 본 발명의 실시 예에 따른 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다. 이하, 설명의 편의를 위하여 도 8을 함께 참조하여 본 발명의 일 실시 예에 따른 읽기 동작을 설명하기로 한다.
도 8과 도 16을 참조하면, 선택 워드라인 프리차지 시간(t0~t1) 동안, 제1 선택 스위치 소자(LXN1)는 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 턴-온될 수 있다. 제1 비선택 스위치 소자(LXP1)는 제1 워드라인 비선택 제어 신호(LXPL1)에 응답하여 턴-오프될 수 있다. 따라서, 선택 워드라인(선택 WL)은 제1 바이어스 전압(예컨대, -2.4V)으로 프리차지될 수 있다.
제2 선택 스위치 소자(LXN2)는 제2 워드라인 선택 제어 신호(LXNL2)에 응답하여 턴-오프될 수 있다. 제2 비선택 스위치 소자(LXP2)는 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 턴-온될 수 있다. 따라서, 인접 워드라인(인접 WL)으로 접지 전압이 입력될 수 있다.
선택 워드라인 프리차지 시간(t0~t1) 이후 비트라인 프리차지 시간(t1~t5) 동안, 선택 메모리 셀에 연결된 선택 비트라인(선택 BL)으로 제2 바이어스 전압(예컨대, 2.4V)이 입력될 수 있다. 따라서, 선택 비트라인(선택 BL)은 제2 바이어스 전압(예컨대, 2.4V)으로 프리차지될 수 있다.
비트라인 프리차지 시간(t1~t5) 동안, 제1 선택 스위치 소자(LXN1)는 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 턴-오프될 수 있다. 제1 비선택 스위치 소자(LXP1)는 계속 턴-오프 상태를 유지할 수 있다. 따라서, 선택 워드라인(선택 WL)이 플로팅될 수 있다. 일례로, 선택 메모리 셀(MC11)에 연결된 선택 비트라인(선택 BL)이 프리차지되는 동안 선택 워드라인(선택 WL)이 플로팅될 수 있다.
비트라인 프리차지 시간(t1~t5) 동안, 제2 선택 스위치 소자(LXN2)는 제2 워드라인 선택 제어 신호(LXNL2)에 응답하여 턴-오프될 수 있다. 제2 비선택 스위치 소자(LXP2)는 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 턴-오프될 수 있다. 따라서, 인접 워드라인(인접 WL)이 플로팅될 수 있다. 일례로, 선택 메모리 셀(MC11)에 연결된 선택 비트라인(선택 BL)이 프리차지되는 동안 인접 워드라인(인접 WL)이 플로팅될 수 있다.
비트라인 프리차지 시간(t1~t5) 동안, 선택 워드라인(선택 WL)과 선택 비트라인(선택 BL) 사이의 전압이 증가할 수 있다. 선택 워드라인(선택 WL)과 선택 비트라인(선택 BL) 사이의 전압이 증가함에 따라 선택 메모리 셀(MC11) 양단의 전압이 제1 문턱 전압까지 증가하면, 선택 메모리 셀(MC11)은 턴-온 될 수 있다. 일례로, 제1 문턱 전압은 선택 메모리 셀(MC11)이 턴 온 상태가 되는 시점의 전압을 의미할 수 있다. 예를 들어, 선택 메모리 셀(MC11)의 문턱 전압이 상대적으로 낮은 경우 t2 시점에서 선택 메모리 셀(MC11)이 턴-온 될 수 있다.
선택 메모리 셀(MC11)이 턴-온되면 선택 메모리 셀에 흐르는 센싱 전류에 의해 선택 메모리 셀(MC11) 양단의 전압이 감소할 수 있다. 선택 메모리 셀(MC11) 양단의 전압이 제2 문턱 전압까지 감소하면 선택 메모리 셀(MC11)은 턴-오프될 수 있다. 일례로, 제2 문턱 전압은 선택 메모리 셀이 턴 오프 상태에서 턴 오프 상태가 되는 시점의 전압을 의미할 수 있다. 이 때, 선택 워드라인(선택 WL)의 전압은 V1(=Vth-Vs)일 수 있다. V1은 제1 바이어스 전압보다 크고 접지 전압보다 작은 전압일 수 있다.
선택 워드라인(선택 WL)의 전압이 V1으로 증가할 때, 인접 워드라인(인접 WL)은 플로팅 상태일 수 있다. 따라서, 선택 워드라인(선택 WL)에서 바라본 선택 워드라인(선택 WL)과 인접 워드라인(인접 WL) 사이의 커패시턴스에 의해 커플링 효과가 발생할 수 있다. 커플링 효과에 의해 t2 시점에서 인접 워드라인(인접 WL)의 전압은 선택 워드라인(선택 WL)의 전압이 증가함에 따라 함께 증가할 수 있다.
감지 시간(t5-t7) 동안, 센스 앰프(431)는 선택 메모리 셀(MC11)에서 검출한 전압을 기준 전압(VREF)과 비교하여 선택 메모리 셀(MC11)의 데이터를 판단할 수 있다. t5 시점에서 제2 비선택 스위치 소자(LXP2)는 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 턴-온 될 수 있다. 제2 비선택 스위치 소자(LXP2)가 턴-온 되면 인접 워드라인(인접 WL)에 0V가 입력될 수 있다. 제2 비선택 스위치 소자(LXP2)가 턴-온될 때, 선택 워드라인(선택 WL)은 플로팅 상태일 수 있다. 따라서, 선택 워드라인(선택 WL)과 인접 워드라인(인접 WL) 사이의 커패시턴스에 의해 커플링 효과가 발생할 수 있다. 커플링 효과에 의해 t5 시점에서 선택 워드라인(선택 WL)의 전압은 인접 워드라인(인접 WL)의 전압이 감소함에 따라 함께 감소할 수 있다.
t6 시점에서 제1 선택 스위치 소자(LXN1)는 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 턴-온 될 수 있다. 제1 선택 스위치 소자(LXN1)가 턴-온 되면 선택 워드라인(선택 WL)과 글로벌 워드라인 사이에 전하 공유가 발생할 수 있다. 예컨대, 글로벌 워드라인의 전압은 -2.4V로 프리차지 되어 있고, 선택 워드라인(선택 WL)의 전압은 V1일 수 있다. 전하 공유에 의해 선택 워드라인(선택 WL)의 전압은 감소할 수 있다.
도 16에서 설명한 바와 같이, 문턱 전압이 상대적으로 작은 메모리 셀이 턴-온 되는 시점에 인접 워드라인이 플로팅될 경우, 감지 시간(t5-t7) 동안 선택 메모리 셀의 양단 전압이 두 번 감소할 수 있다. 따라서, 센싱 마진(S/M)이 더욱 감소할 수 있으므로 선택 메모리 셀(MC11)의 상태를 셋 상태가 아닌 리셋 상태로 잘못 판단할 수 있다.
도 8과 도 17을 함께 참조하면, 도 17은 도 16과 다르게 비트라인 프리차지 시간(t1~t5) 동안, 선택 워드라인(선택 WL)이 플로팅 되는 시간(t1~t5)은 인접 워드라인(인접 WL)이 플로팅 되는 시간(t3~t5)을 포함하고, 인접 워드라인(인접 WL)이 플로팅 되는 시간(t3~t5)은 선택 워드라인(선택 WL)이 플로팅 되는 시간(t1~t5)보다 짧을 수 있다.
예컨대, 비트라인 프리차지 시간(t1~t5) 동안, 제1 선택 스위치 소자(LXN1)는 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 턴-오프될 수 있다. 제1 비선택 스위치 소자(LXP1)는 계속 턴-오프 상태를 유지할 수 있다. 따라서, 선택 워드라인(선택 WL)이 플로팅될 수 있다.
제1 비트라인 프리차지 시간(t1~t3) 동안, 제2 선택 스위치 소자(LXN2)는 제2 워드라인 선택 제어 신호(LXNL2)에 응답하여 턴-오프될 수 있다. 제2 비선택 스위치 소자(LXP2)는 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 턴-온될 수 있다. 따라서, 인접 워드라인(인접 WL)은 플로팅 되지 않고, 접지 전압을 입력받을 수 있다.
제2 비트라인 프리차지 시간(t3~t5) 동안, 제2 선택 스위치 소자(LXN2)는 계속 턴-오프 상태를 유지할 수 있다. 제2 비선택 스위치 소자(LXP2)는 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 턴-오프될 수 있다. 따라서, 인접 워드라인(인접 WL)은 플로팅 될 수 있다.
선택 메모리 셀(MC11)의 문턱 전압이 상대적으로 낮은 경우 t2 시점에서 선택 메모리 셀(MC11)이 턴-온 될 수 있다. 선택 워드라인(선택 WL)의 전압이 V1으로 증가할 때 인접 워드라인(인접 WL)은 플로팅 되기 전일 수 있다. 인접 워드라인(인접 WL)이 플로팅 상태가 아니므로 선택 워드라인(선택 WL)과 인접 워드라인(인접 WL) 사이에 커플링 효과가 발생하지 않을 수 있다. 따라서, 인접 워드라인(인접 WL)의 전압은 계속 0V를 유지할 수 있다.
t5 시점에서 제2 비선택 스위치 소자(LXP2)는 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 턴-오프 상태에서 턴-온 상태로 변환할 수 있다. 제2 비선택 스위치 소자(LXP2)가 턴-온 상태가 되면 인접 워드라인(인접 WL)으로 접지 전압이 인가될 수 있다. 제2 비선택 스위치 소자(LXP2)가 턴-온될 때, 선택 워드라인(선택 WL)은 플로팅 상태일 수 있다. 그러나, 인접 워드라인(인접 WL)의 전압은 계속 0V로 유지되므로 선택 워드라인(선택 WL)의 전압도 V1으로 유지될 수 있다.
t6 시점에서 제1 선택 스위치 소자(LXN1)는 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 턴-온 될 수 있다. 제1 선택 스위치 소자(LXN1)가 턴-온 되면 선택 워드라인(선택 WL)과 글로벌 워드라인 사이에 전하 공유가 발생할 수 있다. 예컨대, 글로벌 워드라인의 전압은 -2.4V로 프리차지 되어 있고, 선택 워드라인(선택 WL)의 전압은 V1일 수 있다. 전하 공유에 의해 선택 워드라인(선택 WL)의 전압은 감소할 수 있다.
도 17에서 설명한 바와 같이, 문턱 전압이 상대적으로 작은 메모리 셀이 턴-온 되는 시점에 인접 워드라인이 플로팅 되지 않을 수 있다. 이 경우 감지 시간(t5-t7) 동안 선택 메모리 셀의 양단 전압이 한 번 감소할 수 있다. 따라서, 도 17의 센싱 마진(S/M)이 도 16의 센싱 마진(S/M)보다 클 수 있다. 센싱 마진(S/M)을 충분히 확보할 수 있으므로 선택 메모리 셀(MC11)의 상태를 셋 상태로 정확히 판단할 수 있다.
도 18은 도 17과 비교할 때의 차이점을 중심으로 설명하기로 한다. 도 8과 18을 함께 참조하면, 도 18은 도 17과 다르게 선택 메모리 셀(MC11)의 문턱 전압이 상대적으로 높을 수 있다. 따라서, 인접 워드라인(인접 WL)이 플로팅된 후 선택 메모리 셀(MC11)이 턴-온 될 수 있다.
비트라인 프리차지 시간(t1~t5) 동안 인접 워드라인(인접 WL)이 플로팅 된 상태에서 선택 워드라인(선택 WL)의 전압이 V2로 증가할 수 있다. 선택 메모리 셀(MC11)의 문턱 전압이 상대적으로 높은 경우 선택 워드라인(선택 WL)의 전압은(V2)은 선택 메모리 셀(MC11)의 문턱 전압이 상대적으로 낮은 경우 선택 워드라인(선택 WL)의 전압(V1) 보다 클 수 있다.
선택 워드라인(선택 WL)의 전압이 증가할 때, 인접 워드라인(인접 WL)은 플로팅 상태이므로 선택 워드라인(선택 WL)과 인접 워드라인(인접 WL) 사이에 커플링 효과가 발생할 수 있다. 커플링 효과에 의해 인접 워드라인(인접 WL)의 전압은 선택 워드라인(선택 WL)의 전압이 증가함에 따라 함께 증가할 수 있다.
인접 워드라인(인접 WL)이 플로팅 됨에 따라 선택 워드라인(선택 WL)에서 바라본 선택 워드라인(선택 WL)과 인접 워드라인(인접 WL) 사이의 커패시턴스 값이 감소할 수 있다. 선택 워드라인(선택 WL)과 인접 워드라인(인접 WL) 사이의 커패시턴스 값이 감소하면, 리드 디스터브 마진이 증가할 수 있다. 리드 디스터브 마진이 증가하면 리드 사이클 횟수가 증가할 수 있다.
t5 시점에서 제2 비선택 스위치 소자(LXP2)는 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 턴-온 될 수 있다. 제2 비선택 스위치 소자(LXP2)가 턴-온 되면 인접 워드라인(인접 WL)에 0V가 입력될 수 있다. 제2 비선택 스위치 소자(LXP2)가 턴-온될 때, 선택 워드라인(선택 WL)은 플로팅 상태일 수 있다. 따라서, 선택 워드라인(선택 WL)과 인접 워드라인(인접 WL) 사이의 커패시턴스에 의해 커플링 효과가 발생할 수 있다. 커플링 효과에 의해 t5 시점에서 선택 워드라인(선택 WL)의 전압은 인접 워드라인(인접 WL)의 전압이 감소함에 따라 함께 감소할 수 있다.
t6 시점에서 제1 선택 스위치 소자(LXN1)는 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 턴-온 될 수 있다. 제1 선택 스위치 소자(LXN1)가 턴-온 되면 선택 워드라인(선택 WL)과 글로벌 워드라인 사이에 전하 공유가 발생할 수 있다. 예컨대, 글로벌 워드라인의 전압은 -2.4V로 프리차지 되어 있고, 선택 워드라인(선택 WL)의 전압은 V2일 수 있다. 전하 공유에 의해 선택 워드라인(선택 WL)의 전압은 감소할 수 있다.
선택 메모리 셀(MC11)의 문턱 전압이 상대적으로 높은 경우 선택 워드라인(선택 WL)의 전압은(V2)은 선택 메모리 셀(MC11)의 문턱 전압이 상대적으로 낮은 경우 선택 워드라인(선택 WL)의 전압(V1) 보다 클 수 있다. 따라서, 선택 메모리 셀(MC11)의 양단 전압이 두 번 감소하더라도 센싱 마진을 충분히 확보할 수 있다.
도 8과 도 19를 함께 참조하면, 도 19에서 인접 워드라인이 플로팅 되는 시간(t3~t5)은 도 18에서 인접 워드라인이 플로팅 되는 시간(t3~t5)과 다를 수 있다. 예컨대, 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 제1 선택 스위치 소자(LXN1)가 먼저 턴-오프 될 수 있다. 이 후 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 제2 비선택 스위치 소자(LXP2)가 턴-오프 될 수 있다. 비트라인 프리차지 시간이 종료되기 전 t5 시점에서 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 제2 비선택 스위치 소자(LXP2)가 턴-온 될 수 있다.
도 19에서는 인접 워드라인(인접 WL)이 플로팅 되기 전 선택 메모리 셀(MC11)이 턴-온 된 경우, 인접 워드라인(인접 WL)이 플로팅 된 상태에서 선택 메모리 셀(MC11)이 턴-온 된 경우, 인접 워드라인(인접 WL)이 플로팅 된 후 플로팅 상태가 아닐 때 선택 메모리 셀(MC11)이 턴-온 된 경우로 나누어 설명하기로 한다.
인접 워드라인이 플로팅 되기 전 선택 메모리 셀(MC11)이 턴-온 된 경우, 선택 메모리 셀(MC11)의 문턱 전압은 상대적으로 낮을 수 있다. 선택 워드라인(a1)의 전압이 V1으로 증가할 때, 인접 워드라인(b1)은 플로팅 상태가 아니므로 선택 워드라인(a1)과 인접 워드라인(b1) 사이에 커플링 효과가 발생하지 않을 수 있다. 따라서, 인접 워드라인(b1)의 전압은 계속 0V를 유지할 수 있다.
t3 시점에서 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 제2 비선택 스위치 소자(LXP2)가 턴-오프될 수 있다. 제2 비선택 스위치 소자(LXP2)가 턴-오프 됨에 따라 인접 워드라인(b1)은 플로팅 상태일 수 있다. 그러나, 선택 워드라인(a1)의 전압은 V1으로 유지되므로, 인접 워드라인(b1)의 전압도 0V로 유지될 수 있다.
t5 시점에서 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 제2 비선택 스위치 소자(LXP2)가 턴-온 될 수 있다. 제2 비선택 스위치 소자(LXP2)가 턴-온됨에 따라 인접 워드라인(b1)으로 접지 전압이 입력될 수 있다. 인접 워드라인(b1)의 전압이 0V로 계속 유지되므로, 선택 워드라인(a1)의 전압은 V1으로 유지될 수 있다.
t7 시점에서 제2 비선택 스위치 소자(LXP2)는 턴-온 상태를 유지할 수 있다. t7 시점에서 선택 워드라인(선택 WL)은 플로팅 상태일 수 있다. 그러나, 인접 워드라인(인접 WL)의 전압은 계속 0V로 유지되므로 선택 워드라인(선택 WL)의 전압도 V1으로 유지될 수 있다.
t8 시점에서 제1 선택 스위치 소자(LXN1)는 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 턴-온 될 수 있다. 제1 선택 스위치 소자(LXN1)가 턴-온 되면 선택 워드라인(선택 WL)과 글로벌 워드라인 사이에 전하 공유가 발생할 수 있다. 예컨대, 글로벌 워드라인의 전압은 -2.4V로 프리차지 되어 있고, 선택 워드라인(선택 WL)의 전압은 V1일 수 있다. 전하 공유에 의해 선택 워드라인(선택 WL)의 전압은 감소할 수 있다. 따라서, 제1 센싱 마진(S/M1)을 가질 수 있다.
인접 워드라인이 플로팅 된 상태에서 선택 메모리 셀(MC11)이 턴-온 된 경우, 선택 메모리 셀(MC11)의 문턱 전압은 상대적으로 높을 수 있다. 선택 메모리 셀(MC11)이 턴-온 되어 선택 워드라인(a2)의 전압이 V2로 증가할 수 있다. 선택 워드라인(a2)의 전압이 증가할 때, 인접 워드라인(b2)은 플로팅 상태이므로 선택 워드라인(a2)과 인접 워드라인(b2) 사이에 커플링 효과가 발생할 수 있다. 따라서, 선택 워드라인(a2)의 전압이 증가함에 따라 인접 워드라인(b2)의 전압도 함께 증가할 수 있다.
t5 시점에서 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 제2 비선택 스위치 소자(LXP2)가 턴-온 될 수 있다. 제2 비선택 스위치 소자(LXP2)가 턴-온됨에 따라 인접 워드라인(b1)으로 접지 전압이 입력될 수 있다. 제2 비선택 스위치 소자(LXP2)가 턴-온될 때, 선택 워드라인(a2)은 플로팅 상태일 수 있다. 따라서, 인접 워드라인(b2)의 전압이 0V로 감소됨에 따라 선택 워드라인(a2)의 전압도 감소할 수 있다.
t7 시점에서 제2 비선택 스위치 소자(LXP2)는 턴-온 상태를 유지할 수 있다. t7 시점에서 선택 워드라인(a2)은 플로팅 상태일 수 있다. 그러나, 인접 워드라인(b2)의 전압은 계속 0V로 유지되므로 선택 워드라인(선택 WL)의 전압도 유지될 수 있다.
t8 시점에서 제1 선택 스위치 소자(LXN1)는 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 턴-온 될 수 있다. 제1 선택 스위치 소자(LXN1)가 턴-온 되면 선택 워드라인(a2)과 글로벌 워드라인 사이에 전하 공유가 발생할 수 있다. 전하 공유에 의해 선택 워드라인(a2)의 전압은 감소할 수 있다. 따라서, 제1 센싱 마진(S/M1)보다 큰 제2 센싱 마진(S/M2)을 가질 수 있다.
인접 워드라인이 플로팅 된 후, 플로팅 상태가 아닐 때 선택 메모리 셀(MC11)이 턴-온 된 경우, 선택 메모리 셀(MC11)의 문턱 전압은 상대적으로 높을 수 있다. 선택 메모리 셀(MC11)이 턴-온 되어 선택 워드라인(a3)의 전압이 V2로 증가할 수 있다. 선택 워드라인(a3)의 전압이 증가할 때, 인접 워드라인(b3)은 플로팅 상태가 아니므로 선택 워드라인(a3)과 인접 워드라인(b3) 사이에 커플링 효과가 발생하지 않을 수 있다. 따라서, 인접 워드라인(b3)의 전압은 계속 0V를 유지할 수 있다.
t7 시점에서 제2 비선택 스위치 소자(LXP2)는 턴-온 상태를 유지할 수 있다. t7 시점에서 선택 워드라인(a2)은 플로팅 상태일 수 있다. 그러나, 인접 워드라인(b2)의 전압은 계속 0V로 유지되므로 선택 워드라인(선택 WL)의 전압도 유지될 수 있다.
t8 시점에서 제1 선택 스위치 소자(LXN1)는 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 턴-온 될 수 있다. 제1 선택 스위치 소자(LXN1)가 턴-온 되면 선택 워드라인(a2)과 글로벌 워드라인 사이에 전하 공유가 발생할 수 있다. 전하 공유에 의해 선택 워드라인(a2)의 전압은 감소할 수 있다. 따라서, 제2 센싱 마진(S/M2)보다 큰 제3 센싱 마진(S/M3)을 가질 수 있다.
도 8과 도 20을 함께 참조하면, 도 20에서 인접 워드라인이 플로팅 되는 시간(t1~t3)은 도 18에서 인접 워드라인이 플로팅 되는 시간(t3~t5)과 다를 수 있다.
예컨대, t1 시점에서 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 제1 선택 스위치 소자(LXN1)가 턴-오프 될 수 있다. t1 시점에서 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 제2 비선택 스위치 소자(LXP2)가 턴-오프 될 수 있다. 비트라인 프리차지 시간이 종료되기 전 t3 시점에서 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 제2 비선택 스위치 소자(LXP2)가 턴-온 될 수 있다.
도 20에서는 인접 워드라인(인접 WL)이 플로팅 된 상태에서 선택 메모리 셀(MC11)이 턴-온 된 경우, 인접 워드라인(인접 WL)이 플로팅 된 후, 플로팅 상태가 아닐 때 선택 메모리 셀(MC11)이 턴-온 된 경우로 나누어 설명하기로 한다.
인접 워드라인이 플로팅 된 상태에서 선택 메모리 셀(MC11)이 턴-온 된 경우, 선택 메모리 셀(MC11)의 문턱 전압은 상대적으로 낮을 수 있다. 선택 워드라인(a1)의 전압이 V1으로 증가할 때, 인접 워드라인(b1)은 플로팅 상태이므로 선택 워드라인(a2)과 인접 워드라인(b2) 사이에 커플링 효과가 발생할 수 있다. 따라서, 선택 워드라인(a2)의 전압이 증가함에 따라 인접 워드라인(b2)의 전압도 함께 증가할 수 있다.
t3 시점에서 제2 워드라인 비선택 제어 신호(LXPL2)에 응답하여 제2 비선택 스위치 소자(LXP2)가 턴-온 될 수 있다. 제2 비선택 스위치 소자(LXP2)가 턴-온됨에 따라 인접 워드라인(b1)으로 접지 전압이 입력될 수 있다. 제2 비선택 스위치 소자(LXP2)가 턴-온될 때, 선택 워드라인(a2)은 플로팅 상태일 수 있다. 따라서, 인접 워드라인(b2)의 전압이 0V로 감소됨에 따라 선택 워드라인(a2)의 전압도 감소할 수 있다.
t5 시점에서 제2 비선택 스위치 소자(LXP2)는 턴-온 상태를 유지할 수 있다. t5 시점에서 선택 워드라인(a2)은 플로팅 상태일 수 있다. 그러나, 인접 워드라인(b2)의 전압은 계속 0V로 유지되므로 선택 워드라인(선택 WL)의 전압도 유지될 수 있다.
t6 시점에서 제1 선택 스위치 소자(LXN1)는 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 턴-온 될 수 있다. 제1 선택 스위치 소자(LXN1)가 턴-온 되면 선택 워드라인(a2)과 글로벌 워드라인 사이에 전하 공유가 발생할 수 있다. 전하 공유에 의해 선택 워드라인(a2)의 전압은 감소할 수 있다. 따라서, 제1 센싱 마진(S/M1)을 가질 수 있다.
인접 워드라인이 플로팅 된 후, 플로팅 상태가 아닐 때 선택 메모리 셀(MC11)이 턴-온 된 경우, 선택 메모리 셀(MC11)의 문턱 전압은 상대적으로 높을 수 있다. 선택 메모리 셀(MC11)이 턴-온 되어 선택 워드라인(a3)의 전압이 V2로 증가할 수 있다. 선택 워드라인(a3)의 전압이 증가할 때, 인접 워드라인(b3)은 플로팅 상태가 아니므로 선택 워드라인(a3)과 인접 워드라인(b3) 사이에 커플링 효과가 발생하지 않을 수 있다. 따라서, 인접 워드라인(b3)의 전압은 계속 0V를 유지할 수 있다.
t5 시점에서 제2 비선택 스위치 소자(LXP2)는 턴-온 상태를 유지할 수 있다. t7 시점에서 선택 워드라인(a2)은 플로팅 상태일 수 있다. 그러나, 인접 워드라인(b2)의 전압은 계속 0V로 유지되므로 선택 워드라인(선택 WL)의 전압도 유지될 수 있다.
t6 시점에서 제1 선택 스위치 소자(LXN1)는 제1 워드라인 선택 제어 신호(LXNL1)에 응답하여 턴-온 될 수 있다. 제1 선택 스위치 소자(LXN1)가 턴-온 되면 선택 워드라인(a2)과 글로벌 워드라인 사이에 전하 공유가 발생할 수 있다. 전하 공유에 의해 선택 워드라인(a2)의 전압은 감소할 수 있다. 따라서, 제1 센싱 마진(S/M1)보다 큰 제2 센싱 마진(S/M2)을 가질 수 있다.
본 발명의 일 실시 예에서, 비트라인 프리차지 구간과 감지 구간 동안 선택 워드라인은 플로팅 상태일 수 있다. 선택 워드라인으로 전류가 흐리지 않고 선택 워드라인이 플로팅 된 상태에서 선택 메모리 셀의 데이터를 읽어올 수 있다.
도 21은 본 발명의 실시 예에 따른 메모리 장치의 읽기 동작을 설명하기 위해 제공되는 흐름도이다. 도 21을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치의 읽기 동작은, 메모리 컨트롤러가 복수의 워드라인들 중에서 선택 워드라인을 결정하고, 복수의 비트라인들 중에서 선택 비트라인을 결정하는 것으로 시작될 수 있다(S110). 선택 워드라인과 선택 비트라인은, 데이터를 읽어오고자 하는 선택 메모리 셀에 연결된 워드라인과 비트라인일 수 있다.
메모리 컨트롤러는 선택 워드라인에 제1 바이어스 전압을 입력할 수 있다(S120). 제1 바이어스 전압은 음의 전압일 수 있다. 다음으로 메모리 컨트롤러는 선택 비트라인에 제2 바이어스 전압을 입력할 수 있다(S130). 제2 바이어스 전압은 양의 전압으로, 제1 바이어스 전압과 제2 바이어스 전압의 절대값은 서로 같을 수 있다. 제1 바이어스 전압이 선택 워드라인에 입력되고 소정의 시간이 경과한 후, 제2 바이어스 전압이 선택 비트라인에 입력될 수 있다.
다음으로 메모리 컨트롤러는 선택 워드라인을 플로팅시킬 수 있다(S140). 메모리 컨트롤러는, 비트라인 프리차지 시간 동안 선택 워드라인으로 접지 전압을 공급하는 제1 비선택 스위치 소자를 턴-오프 시키고, 선택 워드라인으로 제1 바이어스 전압을 입력하는 제1 선택 스위치 소자를 턴-오프 시킴으로써, 선택 워드라인을 플로팅시킬 수 있다.
메모리 컨트롤러는 인접 워드라인을 플로팅시킬 수 있다(S150). 메모리 컨트롤러는, 비트라인 프리차지 시간 동안 선택 워드라인에 인접한 인접 워드라인을 플로팅시킬 수 있다. 선택 워드라인이 플로팅 되는 시간은 인접 워드라인이 플로팅 되는 시간을 포함하고, 인접 워드라인이 플로팅 되는 시간은 선택 워드라인이 플로팅 되는 시간보다 짧을 수 있다.
따라서, 문턱 전압이 상대적으로 작은 메모리 셀의 센싱 마진을 감소시키지 않으면서 문턱 전압이 상대적으로 큰 메모리 셀의 리드 디스터브를 개선할 수 있다.
실시 예에 따라, 도 2의 메모리 셀 어레이(30)가 제1 층에 형성된 제1 워드라인에 연결되는 제1 메모리 셀들과, 상기 제1 층 상부의 제2 층에 형성된 제2 워드라인에 연결되는 제2 메모리 셀들을 포함할 때, 상기 제1 메모리 셀에 대한 비트라인 프리차지 구간이 시작되는 시점으로부터 상기 제1 워드라인에 인접한 제1 인접 워드라인이 플로팅 되는 시점과, 상기 제2 메모리 셀에 대한 비트라인 프리차지 구간이 시작되는 시점으로부터 상기 제2 워드라인에 인접한 제2 인접 워드라인이 플로팅 되는 시점은 서로 다를 수 있다.
실시 예에 따라, 도 2의 메모리 셀 어레이(30)가 제1 워드라인에 연결된 제1 메모리 셀과 제2 워드라인에 연결된 제2 메모리 셀을 포함할 때, 상기 제1 메모리 셀에 대한 비트라인 프리차지 구간이 시작되는 시점으로부터 상기 제1 워드라인에 인접한 제1 인접 워드라인이 플로팅 되는 시점과, 상기 제2 메모리 셀에 대한 비트라인 프리차지 구간이 시작되는 시점으로부터 상기 제2 워드라인에 인접한 제2 인접 워드라인이 플로팅 되는 시점은 상기 제1 메모리 셀의 전류 경로와 상기 제2 메모리 셀의 전류 경로에 따라 결정될 수 있다. 전류 경로는 메모리 셀로부터 디코더 회로 사이의 거리를 의미할 수 있다.
예컨대, 전류 경로가 먼 메모리 셀의 경우 전류 경로가 가까운 메모리 셀에 비해 경로 저항이 크고 리드 디스터브가 상대적으로 작을 수 있다. 따라서, 전류 경로가 먼 메모리 셀의 인접 워드라인의 플로팅 시점은 전류 경로가 작은 메모리 셀의 인접 워드라인의 플로팅 시점보다 뒤로 미뤄질 수 있다.
도 22는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 22에 도시한 실시예에 따른 컴퓨터 장치(1000)는 디스플레이(1010), 센서부(1020), 메모리(1030), 프로세서(1040), 및 포트(1050) 등을 포함할 수 있다. 이외에 컴퓨터 장치(1000)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다. 도 21에 도시된 구성 요소 가운데, 포트(1050)는 컴퓨터 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 컴퓨터 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1040)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1040)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU), 시스템 온 칩(SoC) 등일 수 있으며, 버스(1060)를 통해 디스플레이(1010), 센서부(1020), 메모리 장치(1030)는 물론, 포트(1050)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 컴퓨터 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 입출력부(1020)는 사용자에게 제공되는 키보드, 마우스, 터치스크린 등과 같은 입력 장치 및 디스플레이, 오디오 출력부 등과 같은 출력 장치를 포함할 수 있다.
메모리(1030)는 상변화 물질의 저항 변화를 이용하여 데이터를 기록/삭제하고 읽어오는 상변화 메모리 장치를 포함할 수 있다. 또한, 도 22에 도시한 일 실시 예에서, 메모리(1030)는 앞서 도 1 내지 도 21을 참조하여 설명한 다양한 실시 예들에 따른 메모리 장치를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 메모리 장치
20: 메모리 컨트롤러
30: 메모리 셀 어레이
21: 제1 디코더 회로
22: 제2 디코더 회로

Claims (20)

  1. 스위치 소자 및 상기 스위치 소자와 연결되고 상변화 물질을 갖는 정보 저장 소자를 각각 포함하며, 복수의 워드라인들 및 복수의 비트라인들에 연결되는 복수의 메모리 셀들;
    상기 복수의 메모리 셀들 중 선택 메모리 셀에 대한 읽기 동작에서, 상기 선택 메모리 셀에 연결된 선택 워드라인에 제1 바이어스 전압을 입력하는 제1 바이어스 회로, 상기 선택 메모리 셀에 연결된 선택 비트라인에 제2 바이어스 전압을 입력하는 제2 바이어스 회로, 상기 선택 워드라인에 연결된 제1 노드와 상기 제1 바이어스 회로 사이에 연결되는 제1 선택 스위치 소자, 상기 제1 노드와 접지 전압 사이에 연결되는 제1 비선택 스위치 소자, 상기 선택 워드라인에 인접한 인접 워드라인에 연결된 제2 노드와 상기 제1 바이어스 회로 사이에 연결되는 제2 선택 스위치 소자, 및 상기 제2 노드와 상기 접지 전압 사이에 연결되는 제2 비선택 스위치 소자를 갖는 디코더 회로;
    상기 선택 비트라인에 상기 제2 바이어스 전압이 입력되는 동안 상기 제1 선택 스위치 소자와 상기 제2 비선택 스위치 소자를 순차적으로 턴-오프시키는 컨트롤 로직; 및
    상기 선택 워드라인의 전압과 기준 전압을 비교하고, 비교의 결과를 출력하는 센스 앰프;를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 선택 워드라인과 상기 제1 바이어스 회로 사이에 연결되는 공통 선택 스위치 소자를 더 포함하고, 상기 제1 선택 스위치 소자는 상기 선택 워드라인과 상기 공통 선택 스위치 소자 사이에 연결되는 메모리 장치.
  3. 제2항에 있어서,
    상기 공통 선택 스위치 소자는 상기 복수의 워드라인들 중에서 둘 이상의 워드라인들에 연결되는 메모리 장치.
  4. 제2항에 있어서,
    상기 컨트롤 로직은, 상기 선택 워드라인에 상기 제2 바이어스 전압이 입력되기 전에 상기 제1 선택 스위치 소자와 상기 공통 선택 스위치 소자를 턴-온하여 상기 선택 워드라인에 상기 제1 바이어스 전압을 입력하고, 상기 제1 바이어스 전압의 레벨은 상기 제2 바이어스 전압의 레벨과 상이한 메모리 장치.
  5. 제1항에 있어서,
    상기 제2 비선택 스위치 소자가 턴-오프된 후 상기 제1 선택 스위치 소자와 상기 제2 비선택 스위치 소자는 턴-오프 상태를 유지하는 메모리 장치.
  6. 제1항에 있어서,
    상기 컨트롤 로직은, 상기 선택 워드라인에 상기 제1 바이어스 전압이 입력되기 전에 상기 제1 비선택 스위치 소자를 턴-온 시켜서 상기 선택 워드라인에 접지 전압을 인가하고, 상기 제2 비선택 스위치를 턴-온 시켜서 상기 인접 워드라인에 접지 전압을 인가하는 메모리 장치.
  7. 제6항에 있어서,
    상기 컨트롤 로직은, 상기 메모리 장치의 읽기 동작 동안 상기 제2 선택 스위치 소자를 턴-오프 시키는 메모리 장치.
  8. 제1항에 있어서,
    상기 센스 앰프가 상기 선택 워드라인의 전압과 상기 기준 전압의 비교의 결과를 출력하는 감지 구간 동안 상기 제2 비선택 스위치가 턴-온 되는 메모리 장치.
  9. 제8항에 있어서,
    상기 제2 비선택 스위치가 턴-오프 되기 전에 상기 선택 메모리 셀이 턴-온 되면, 상기 감지 구간 동안 상기 제2 비선택 스위치 소자가 턴-온되는 시점에, 상기 선택 워드라인의 전압은 일정한 메모리 장치.
  10. 제8항에 있어서,
    상기 제2 비선택 스위치가 턴-오프 된 후에 상기 선택 메모리 셀이 턴-온 되면, 상기 감지 구간 동안 상기 제2 비선택 스위치 소자가 턴-온되는 시점에, 상기 선택 워드라인의 전압은 감소하는 메모리 장치.
  11. 제1항에 있어서,
    상기 복수의 메모리 셀들은 제1 스위치 소자 및 상기 제1 스위치 소자와 연결된 제1 정보 저장 소자를 포함하는 제1 메모리 셀과, 제2 스위치 소자 및 상기 제2 스위치 소자와 연결된 제2 정보 저장 소자를 포함하는 제2 메모리 셀을 포함하고,
    상기 제1 메모리 셀은 상기 제1 스위치 소자의 일단이 제1 워드라인과 연결되고, 상기 제1 정보 저장 소자의 일단이 제1 비트라인과 연결되며,
    상기 제2 메모리 셀은 상기 제2 스위치 소자의 일단이 제2 비트라인과 연결되고, 상기 제2 정보 저장 소자의 일단이 제2 워드라인과 연결되며,
    상기 제1 메모리 셀에 대한 비트라인 프리차지 구간이 시작되는 시점으로부터 상기 제1 워드라인에 인접한 제1 인접 워드라인이 플로팅 되는 시점과, 상기 제2 메모리 셀에 대한 비트라인 프리차지 구간이 시작되는 시점으로부터 상기 제2 워드라인에 인접한 제2 인접 워드라인이 플로팅 되는 시점은 서로 다른 메모리 장치.
  12. 제1항에 있어서,
    상기 선택 워드라인과 상기 인접 워드라인 각각은 선택 글로벌 워드라인에연결되고, 상기 선택 비트라인과 상기 선택 비트라인에 인접한 인접 비트라인은 선택 글로벌 비트라인에 연결되며,
    상기 선택 비트라인에 상기 제2 바이어스 전압이 입력되는 동안 상기 선택 글로벌 워드라인의 커패시턴스는 상기 선택 글로벌 비트라인의 커패시턴스보다 낮은 메모리 장치.
  13. 복수의 워드라인들 및 복수의 비트라인들이 교차하는 지점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중에서 선택 메모리 셀에 연결된 선택 워드라인을 결정하고, 제1 시간 동안 상기 선택 워드라인에 제1 바이어스 전압을 입력하는 제1 바이어스 회로를 갖는 제1 디코더 회로;
    상기 선택 메모리 셀에 연결된 선택 비트라인을 결정하고, 상기 제1 시간 이후의 제2 시간 동안 상기 선택 비트라인에 제2 바이어스 전압을 입력하는 제2 바이어스 회로를 갖는 제2 디코더 회로; 및
    상기 제2 시간 동안 상기 선택 워드라인 및 상기 선택 워드라인이 아닌 인접 워드라인을 플로팅시키는 컨트롤 로직;을 포함하고,
    상기 제2 시간 동안 상기 선택 워드라인이 플로팅 되는 시점과 상기 인접 워드라인이 플로팅 되는 시점은 서로 다른 메모리 장치.
  14. 제13항에 있어서,
    상기 컨트롤 로직은, 상기 선택 메모리 셀의 문턱 전압의 크기에 기초하여 상기 인접 워드라인이 플로팅 되는 시점을 결정하는 메모리 장치.
  15. 제13항에 있어서,
    상기 인접 워드라인이 플로팅 되는 시점은 상기 선택 워드라인이 플로팅 되는 시점보다 느린 메모리 장치.
  16. 제13항에 있어서,
    상기 메모리 셀 어레이는 제1 워드라인에 연결된 제1 메모리 셀과 제2 워드라인에 연결된 제2 메모리 셀을 포함하고,
    상기 제1 메모리 셀에 대한 비트라인 프리차지 구간이 시작되는 시점으로부터 상기 제1 워드라인에 인접한 제1 인접 워드라인이 플로팅 되는 시점과, 상기 제2 메모리 셀에 대한 비트라인 프리차지 구간이 시작되는 시점으로부터 상기 제2 워드라인에 인접한 제2 인접 워드라인이 플로팅 되는 시점은 상기 제1 메모리 셀의 전류 경로와 상기 제2 메모리 셀의 전류 경로에 따라 결정되는 메모리 장치.
  17. 제13항에 있어서,
    상기 메모리 셀 어레이는 제1 층에 형성된 제1 워드라인에 연결되는 제1 메모리 셀과, 상기 제1 층 상부의 제2 층에 형성된 제2 워드라인에 연결되는 제2 메모리 셀을 포함하고,
    상기 제1 메모리 셀에 대한 비트라인 프리차지 구간이 시작되는 시점으로부터 상기 제1 워드라인에 인접한 제1 인접 워드라인이 플로팅 되는 시점과, 상기 제2 메모리 셀에 대한 비트라인 프리차지 구간이 시작되는 시점으로부터 상기 제2 워드라인에 인접한 제2 인접 워드라인이 플로팅 되는 시점은 서로 다른 메모리 장치.
  18. 제1 시간 동안 제1 바이어스 회로에 의해 선택 메모리 셀에 연결된 선택 워드라인에 제1 바이어스 전압을 입력하는 단계;
    상기 제1 시간 이후의 제2 시간 동안 제2 바이어스 회로에 의해 상기 선택 메모리 셀에 연결된 선택 비트라인에 제2 바이어스 전압을 입력하는 단계; 및
    상기 제2 시간이 시작되면, 상기 제1 바이어스 회로와 상기 선택 워드라인 사이에 연결되는 제1 선택 스위치 소자로 턴-오프 전압을 입력함으로써 상기 선택 워드라인을 플로팅시키는 단계; 및
    상기 제2 시간이 시작되고 소정의 지연 시간이 경과하면, 상기 선택 워드라인에 인접한 인접 워드라인과 접지 전원 사이에 연결되는 제2 비선택 스위치 소자로 턴-오프 전압을 입력함으로써 상기 인접 워드라인을 플로팅시키는 단계;를 포함하는 메모리 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 제2 시간 종료 시점에서 상기 제2 비선택 스위치 소자로 턴-온 전압을 입력하는 단계;를 더 포함하는 메모리 장치의 동작 방법
  20. 제18항에 있어서,
    상기 선택 워드라인에 상기 제1 바이어스 전압을 입력하기 전에 상기 제1 바이어스 회로와 상기 선택 워드라인 사이에 연결되는 제1 비선택 스위치로 턴-온 전압을 입력하고, 상기 제2 비선택 스위치 소자로 턴-온 전압을 입력하는 단계;를 더 포함하는 메모리 장치의 동작 방법.
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