KR20150033129A - 반도체 메모리 장치 - Google Patents

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KR20150033129A KR20130112722A KR20130112722A KR20150033129A KR 20150033129 A KR20150033129 A KR 20150033129A KR 20130112722 A KR20130112722 A KR 20130112722A KR 20130112722 A KR20130112722 A KR 20130112722A KR 20150033129 A KR20150033129 A KR 20150033129A
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Abstract

반도체 메모리 장치는 비트라인과 소스 라인 사이에 연결되고 워드라인들로 인가되는 전압들에 따라 동작하는 메모리 셀들을 포함하는 메모리 블록, 및 메모리 셀들의 데이터 입출력과 관련된 동작들을 수행하도록 구성된 주변 회로를 포함하며, 주변 회로는 선택된 워드라인과 인접한 워드라인들이 플로팅 상태로 설정된 상태에서 비트라인에 프리차지 전압을 인가하도록 구성된다.

Description

반도체 메모리 장치{Semiconductor memory apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 워드라인에 연결된 메모리 셀을 포함하는 반도체 메모리 장치에 관한 것이다.
메모리 셀의 데이터 입출력 동작 특성을 향상시키기 위해서는 충분한 전류가 확보되어야 한다. 하지만 메모리 블록의 구조가 변경되거나 메모리 셀의 사이즈가 축소됨에 따라 동작 전류가 감소하여 동작 특성이 나빠질 수 있다.
본 발명의 실시예는 동작 특성을 향상시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 비트라인과 소스 라인 사이에 연결되고 워드라인들로 인가되는 전압들에 따라 동작하는 메모리 셀들을 포함하는 메모리 블록, 및 메모리 셀들의 데이터 입출력과 관련된 동작들을 수행하도록 구성된 주변 회로를 포함하며, 주변 회로는 선택된 워드라인과 인접한 워드라인들이 플로팅 상태로 설정된 상태에서 비트라인에 프리차지 전압을 인가하도록 구성된다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 비트라인과 소스 라인 사이에 연결되고 워드라인들로 인가되는 전압들에 따라 동작하는 메모리 셀들을 포함하는 메모리 블록, 및 메모리 셀들의 데이터 입출력과 관련된 동작들을 수행하도록 구성된 주변 회로를 포함하며, 주변 회로는 선택된 워드라인과 비트라인의 방향으로 인접한 워드라인에 패스 전압을 인가한 후 인접한 워드라인을 플로팅 상태로 설정한 상태에서 비트라인에 프리차지 전압을 인가하도록 구성된다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 비트라인과 소스 라인 사이에서, 워드라인들로 인가되는 전압들에 따라 동작하는 메모리 셀들과 셀렉트 라인들에 인가되는 전압들에 따라 동작하는 셀렉트 트랜지스터들을 포함하는 메모리 블록, 및 메모리 셀들의 데이터 입출력과 관련된 동작들을 수행하도록 구성된 주변 회로를 포함하며, 주변 회로는 비선택 워드라인들에 패스 전압을 인가할 때 셀렉트 트랜지스터들을 턴온시키고, 비트라인에 프리차지 전압을 인가하고 비선택 워드라인들을 플로팅 상태로 설정하는 동안 셀렉트 트랜지스터들을 턴오프시킨 후 턴온시키도록 구성된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 동작 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2a 및 도 2b는 도 1에 도시된 메모리 블록의 실시예들을 설명하기 위한 회로도들이다.
도 3은 본 발명의 실시예에 따른 메모리 셀의 전류 흐름을 설명하기 위한 도면이다.
도 4a 내지 도 4e는 도 3의 메모리 셀 트랜지스터를 포함하는 메모리 스트링에서 셀 전류를 설명하기 위한 도면들이다.
도 5a 내지 도 5g는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 7은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 8은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치는 메모리 어레이(110)와 주변 회로(120~160)를 포함한다.
메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 메모리 블록(110MB)의 구조를 설명하면 다음과 같다.
도 2a 및 도 2b는 도 1에 도시된 메모리 블록의 실시예들을 설명하기 위한 회로도들이다.
도 2a를 참조하면, 각각의 메모리 블록(110MB)은 비트라인들(BL0~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 메모리 스트링들(ST)을 포함한다. 즉, 메모리 스트링들(ST)은 대응하는 비트 라인들(BL0~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 메모리 스트링(ST)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C00~Cn0)이 직렬로 연결된 셀 스트링, 그리고 드레인이 비트라인(BL0)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 셀 스트링에 포함된 메모리 셀들(C00~Cn0)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C00~Cn0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
여기서, 드레인 셀렉트 트랜지스터(DST)는 셀 스트링(C00~Cn0)과 비트라인의 연결 또는 차단을 제어하며, 소스 셀렉트 트랜지스터(SST)는 셀 스트링(C00~Cn0)과 공통 소스 라인(CSL)의 연결 또는 차단을 제어한다.
NAND 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C00~C0k)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C00, C01, C03, C05, C0k)이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들(C00, C02, C04, C0k-1)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
도 2b를 참조하면, 3차원 메모리 블록의 경우, 각각의 메모리 블록(110MB)은 다수의 메모리 스트링들(ST)을 포함한다. 예를 들어, P-BiCS 구조에서 각각의 메모리 스트링(ST)은 공통 소스 라인(CSL) 및 기판의 파이프 트랜지스터(PTa) 사이에 수직으로 연결되는 제1 메모리 스트링(MT1)과 비트라인(BL)과 기판의 파이프 트랜지스터 사이에 수직으로 연결되는 제2 메모리 스트링(MT2)을 포함한다. 제1 메모리 스트링(MT1)은 소스 셀렉트 트랜지스터(SST)와 메모리 셀들(C0~C7)을 포함한다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSLa1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C0~C7)은 적층된 워드라인들(WL0~WL7)로 인가되는 전압에 의해 제어된다. 제2 메모리 스트링(MT2)은 드레인 셀렉트 트랜지스터(DST)와 메모리 셀들(C8~C15)을 포함한다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSLa1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C8~C15)은 적층된 워드라인들(WL8~WL8)로 인가되는 전압에 의해 제어된다.
P-BiCS 구조의 메모리 스트링에서 중간에 위치하는 한 쌍의 메모리 셀들(C7, C8) 사이에 연결된 파이프 트랜지스터(PTa)는 메모리 블록(110MB)이 선택되면 선택된 메모리 블록(110MB)에 포함된 제1 메모리 스트링(MT1)의 채널층들과 제2 메모리 스트링(MT2)의 채널층들을 전기적으로 연결시키는 동작을 수행한다.
한편, 2D 구조의 메모리 블록에서는 비트라인마다 하나의 메모리 스트링이 연결되고 하나의 드레인 셀렉트 라인에 의해 메모리 블록의 드레인 셀렉트 트랜지스터들이 동시에 제어되었으나, 3D 구조의 메모리 블록(110MB)에서는 비트라인(BL)마다 다수개의 메모리 스트링들(ST)이 공통으로 연결된다. 동일 메모리 블록(110MB)에서 하나의 비트라인(BL)에 공통으로 연결되고 동일한 워드라인들에 의해 제어되는 메모리 스트링(ST)의 수는 설계에 따라 변경될 수 있다.
하나의 비트라인(BL)에 다수개의 메모리 스트링들이 병렬로 연결됨에 따라, 하나의 비트라인(BL)과 메모리 스트링들(ST)을 선택적으로 연결하기 위하여 드레인 셀렉트 트랜지스터들(DST)이 드레인 셀렉트 라인들(DSLa1~DSLa4)로 인가되는 셀렉트 전압들에 의해 독립적으로 제어된다.
메모리 블록(110MB)에서 수직으로 연결된 제1 메모리 스트링(MT1)의 메모리 셀들(C0~C7)과 제2 메모리 스트링(MT2)의 메모리 셀들(C8~C15)은 적층된 워드라인들(WLa0~WLa7)과 적층된 워드라인들(WLa8~WLa15)로 인가되는 동작 전압들에 의해 각각 제어된다. 이러한 워드라인들(WLa0~WLa15)은 메모리 블록 단위로 구분된다.
다시, 도 1 및 도 2a를 참조하면, 주변 회로(120~160)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(C00~C0k)의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 이러한 주변 회로(120~160)는 제어 회로(120)의 제어에 따라 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 주변 회로(120~160)는 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vsl)을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(CSL)으로 선택적으로 출력하고, 비트라인들(BL0~BLk)의 프리차지/디스차지를 제어하거나 비트라인들(BL0~BLk)의 전류 흐름을 센싱하도록 구성된다.
NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130), 읽기/쓰기 회로(140), 컬럼 선택 회로(150) 및 입출력 회로(160)를 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.
제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vsl)이 원하는 레벨로 발생될 수 있도록 전압 공급 회로(130)를 제어하기 위한 전압 제어 신호(CMD_bias)를 출력한다. 그리고, 제어 회로(120)는 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위해 읽기/쓰기 회로(140)를 제어하기 위한 제어 신호들(CMD_rw)을 출력한다. 또한, 제어 회로(120)로 어드레스 신호(ADD)가 입력되면 제어 회로(120)는 컬럼 어드레스 신호(CADD)와 로우 어드레스 신호(RADD)를 각각 생성하며, 로우 어드레스(RADD)는 전압 공급 회로(130)로 출력되고 컬럼 어드레스(CADD)는 컬럼 선택 회로(15)로 출력된다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(CMD_bias)에 응답하여 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vsl)을 생성하고, 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(CSL)로 동작 전압들을 출력한다.
이러한 전압 공급 회로(130)는 전압 생성 회로(131)와 로우 디코더(133)를 포함할 수 있다. 전압 생성 회로(131)는 제어 회로(120)의 전압 제어 신호(CMD-bias)에 응답하여 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vsl)을 생성하고, 로우 디코더(133)는 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 동작 전압들을 메모리 블록들(110MB) 중 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(CSL)으로 전달한다.
이렇듯, 이하에서 설명되는 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl, Vssl, Vsl)의 출력과 변경은 제어 회로(120)의 전압 제어 신호(CMD_bias)에 따라 전압 공급 회로(130)에 의해 이루어진다.
읽기/쓰기 회로(140)는 비트라인들(BL0~BLk)을 통해 메모리 어레이(110)의 메모리 블록들(110MB)과 연결된다. 프로그램 동작 시 제어 회로(120)의 제어 신호(CMD_rw)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 읽기/쓰기 회로(140)는 비트라인들(BL0~BLk)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 읽기/쓰기 회로(140)는 제어 회로(120)의 제어 신호(CMD_rw)에 따라, 비트라인들(BL0~BLk)을 프리차지한 후 비트라인들(BL0~BLk)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치한다.
컬럼 선택 회로(150)는 제어 회로(120)에서 출력된 컬럼 어드레스(CADD)에 응답하여 입출력 회로(160)로부터 데이터를 읽기/쓰기 회로(140)에 순차적으로 전달하거나, 읽기/쓰기 회로(140)에 래치된 데이터를 순차적으로 입출력 회로(160)로 전달한다.
입출력 회로(160)는 외부로부터 입력되는 명령 신호(CMD)와 어드레스 신호(ADD)를 제어 회로(120)로 전달한다. 또한, 입출력 회로(160)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 컬럼 선택 회로(150)로 전달하거나, 리드 동작 시 메모리 셀들로부터 독출된 데이터를 외부로 출력하는 동작을 수행한다.
도 3은 본 발명의 실시예에 따른 메모리 셀의 전류 흐름을 설명하기 위한 도면이다.
도 3을 참조하면, 채널 길이가 L이고, 문턱전압이 VT인 메모리 셀 트랜지스터의 게이트에 게이트 전압(VG)이 인가되고 드레인에 드레인 전압(VBL)이 인가되면, 메모리 셀 트랜지스터를 통해 흐르는 전류(I)는 메모리 셀 트랜지스터의 채널에 유도된 전하(Q)와 캐리어 속도(v)의 곱으로 표현할 수 있다. 데이터 입출력 특성을 향상시키기 위해서는 메모리 셀 트랜지스터의 동작 전류(I)를 증가시켜야 한다.
메모리 셀 트랜지스터의 채널에 유도된 전하(Q)는 VG-VT-Vch에 비례한다. 여기서 Vch는 채널 전위(channel electric potential)이며, 소스쪽 Vch는 0V이고 드레인쪽 Vch는 VBL이 될 수 있다. 따라서, 문턱전압(VT)이 높아지도록 메모리 셀 트랜지스터를 프로그램한 후 동일한 게이트 전압(VG)을 인가하면 셀 전류(I)는 줄어들 수밖에 없다.
캐리어 속도(v)는 메모리 셀 트랜지스터의 채널에 인가되는 전기장(예, E=VBL/L)에 의존한다. 전기장이 낮을 때에는 캐리어 속도(v)가 전기장에 비례하나, 특정 전기장 이상에서는 캐리어 속도가 포화(saturation)된다. 높은 집적도를 위해 사이즈가 축소된 메모리 셀 트랜지스터는 이미 숏 채널(short channel) 영역에서 동작하고 있다. 메모리 셀 트랜지스터를 프로그램 한 후에는, 유효 게이트 전압(VG,eff=VG-VT)이 낮아져 드레인 전압(VBL)을 얼마 증가시키지 못하고 핀치-오프(pinch-off)가 발생한다. 이 때문에 캐리어 속도(v)가 포화(saturation)되어 버린다.
따라서, 메모리 셀 트랜지스터의 동작 전류(I)를 증가시키기 위해서는, 비선택 워드라인에서 발생할 수 있는 캐리어 속도의 포화를 방지하고, 비선택 워드라인에서의 유효 게이트 전압(VG,eff=VG-VT)을 충분히 확보하여 유도 전하(Q)를 양을 증가시켜야 한다.
도 4a 내지 도 4e는 도 3의 메모리 셀 트랜지스터를 포함하는 메모리 스트링에서 셀 전류를 설명하기 위한 도면들이다.
도 4a를 참조하면, x축은 메모리 스트링 내에 포함된 트랜지스터들의 위치를 나타내고, y축은 각 위치에서 전위 포텐셜(electric potential)을 나타낸다. 메모리 스트링에서 비선택 워드라인에는 패스 전압(Vpass_read)이 인가되고, 선택된 워드라인(Sel. WL)에는 리드 전압(Vread)이 인가된다. 설명의 편의를 위해, 모든 메모리 셀들이 프로그램 레벨들(예, PV1~PV3) 중 가장 높은 프로그램 레벨(예, PV3)로 프로그램 된 경우를 예로써 설명하기로 한다. 이 경우, 메모리 셀의 문턱전압은 가장 높은 레벨의 전압(VT,PV3)이 된다.
상기의 조건에서, 리드 동작(또는 검증 동작)을 위해 선택된 워드라인에 특정 전압(Vread)을 인가하면, 선택된 워드라인 하부의 채널이 핀치-오프(pinch-off)되어 캐리어 속도 포화(carrier velocity saturation)가 발생한다. 따라서 이 상황에서 동작 전류를 확보하려면 채널에 유도되는 전하(Q)를 증가시켜야 한다. 그러나, 비선택 워드라인들에 인가되는 전압(Vpass_read)이 고정되어 있기 때문에, 드레인 전압(VBL)이 증가할수록 유도 전하(Q)가 줄어든다.
도 4b를 참조하면, 드레인 전압(VBL)을 더욱 증가시킬 경우 비선택 워드라인의 채널에서도 캐리어 속도 포화(carrier velocity saturation)가 발생하여 유도 전하(Q)가 더욱 더 줄어든다.
도 4c 및 도 4d를 참조하면, 채널 포텐셜 프로파일(channel potential profile, Vch(x))에 맞춰 비선택 워드라인에 인가되는 전압을 변화시키면 채널에 유도되는 전하량(Q)을 확보할 수 있다. 비선택 워드라인의 전위가 채널 포텐셜 프로파일(channel potential profile)에 맞춰 변하면, 드레인 전압(VBL)이 낮을 때(도 4c 참조)는 물론이고, 드레인 전압(VBL)이 높을 때(도 4d 참조)에도 채널에 유도되는 전하량(Q)을 유지할 수 있다.
이 경우, 채널 포텐셜 프로파일(channel potential profile, Vch(x))에 맞춰 비선택 워드라인의 전위를 제어해줘야 하는 어려움이 있다.
채널 포텐셜 프로파일(channel potential profile, Vch(x))에 맞춰 비선택 워드라인의 전위를 제어하면서 높은 드레인 전압(VBL)이 인가하면, 선택된 워드라인(Sel.WL)와 인접한 비선택 워드라인들(Unsel.WL)에 큰 전기장이 발생하여 핫 캐리어(hot carrier)가 발생할 수 있다.
따라서, 도 4e와 같이 해당 영역에서 전기장이 감소하도록 인접한 비선택 워드라인(Unsel.WL)들에 인가되는 전압을 조절하여 선택된 워드라인(Sel.WL)의 메모리 셀과 인접한 비선택 워드라인들(Unsel.WL)의 메모리 셀들에 핫 캐리어가 주입되는 것을 방지할 수도 있다.
이하, 채널 포텐셜 프로파일(channel potential profile, Vch(x))에 맞춰 비선택 워드라인에 인가되는 전압을 변화시킬 수 있는 본 발명의 실시예들을 설명하기로 한다.
도 5a 내지 도 5f는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 5a를 참조하면, 주변 회로(도 1의 120~160)는 선택된 워드라인(SEL.WL)과 인접한 워드라인들(Unsel.WL)이 플로팅 상태로 설정된 상태에서 비트라인(BL)에 프리차지 전압(VBL)을 인가하도록 구성된다. 이러한 동작을 구체적으로 설명하기로 한다.
먼저, 게이트 바이어스 셋업 구간에서, 비트라인(BL)과 메모리 셀 사이에 연결된 드레인 셀렉트 트랜지스터가 턴온되도록 드레인 셀렉트 라인(DSL)에 양전압을 인가한다. 그리고, 워드라인들(Sel.WL, Unsel.WL)에 패스 전압(VPASS_READ)을 인가한다. 즉, 주변 회로(도 1의 120~160)는 워드라인들(Sel.WL, Unsel.WL)에 패스 전압(VPASS_READ)을 인가할 때 비트라인(BL)과 메모리 셀의 사이에 연결된 드레인 셀렉트 트랜지스터를 턴온시킬 수 있다. 그 결과, 워드라인들(Sel.WL, Unsel.WL)은 패스 전압(VPASS_READ)에 의해 프리차지된다. 또한, 메모리 스트링 내에서 모든 메모리 셀들이 패스 전압(VPASS_READ)에 의해 턴온되고, 메모리 셀들의 채널 영역들이 비트라인(BL)과 전기적으로 연결된다.
센싱 바이어스 셋업 구간에서, 비트라인(BL)에 프리차지 전압(VBL)을 인가하고, 선택된 워드라인(Sel.WL)에 리드 전압(VREAD)을 인가한다. 이때, 주변 회로(도 1의 120~160)는 선택된 워드라인(Sel.WL)과 인접한 비선택 워드라인들(Unsel.WL)을 플로팅시킬 때나 플로팅 시킨 후에 비트라인(BL)에 프리차지 전압(VBL)을 인가할 수 있다. 한편, 주변 회로(도 1의 120~160)는 드레인 셀렉트 라인(DSL)도 비선택 워드라인들(Unsel.WL)과 함께 플로팅시킬 수 있다.
상기와 같이 비선택 워드라인들(Unsel.WL)을 플로팅시킨 상태에서 비트라인 (BL)에 프리차지 전압(VBL)을 인가하면, 채널 포텐셜 프로파일(channel potential profile, Vch(x))이 형성되고, 커패시터 커플링 현상에 의해 플로팅된 비선택 워드라인들(Unsel.WL)의 전위는 해당 채널 포텐셜 프로파일(channel potential profile, Vch(x))에 맞춰 변한다.
따라서, 앞선 게이트 바이어스 셋업 구간에서 설정한 채널과 워드라인간 전압차가 유지되어 채널 유도 전하량이 변하지 않는다. 그 결과, 메모리 셀 트랜지스터의 동작 전류를 안정적으로 확보하고 데이터 입출력 특성을 향상시킬 수 있다.
이후, 센싱 구간에서, 주변 회로(도 1의 120~160)는 메모리 셀과 공통 소스 라인(CSL) 사이에 연결된 소스 셀렉트 트랜지스터가 턴온되도록 소스 셀렉트 라인(SSL)에 양전압을 인가한다. 그리고, 주변 회로는 비트라인(BL)의 전압 변화(또는 전류량)를 감지하여 메모리 셀이 저장된 데이터를 래치한 후 출력할 수 있다.
한편, 주변 회로는 비트라인(BL)에 프리차지 전압(VBL)을 인가할 때 또는 비트라인(BL)에 프리차지 전압(VBL)을 인가한 후 선택된 워드라인(Sel.WL)에 리드 전압(VREAD) 또는 검증 전압을 인가할 수 있다. 또한, 주변 회로는 인접한 워드라인들(Unsel.WL)을 플로팅 시킬 때 또는 플로팅 시킨 후에 선택된 워드라인(Sel.WL)에 리드 전압(VREAD) 또는 검증 전압을 인가할 수 있다.
상기에서 설명한 비트라인 전압(VBL), 패스 전압(VPASS_READ) 및 리드 전압(VREAD)이 인가되는 타이밍이나 셀렉트 라인들(DSL, SSL)에 양전압이 인가되는 타이밍은 아래에서 설명되는 실시예들에 동일하게 적용될 수 있다.
상기에서는 모든 비선택 워드라인들(Unsel.WL)에 동일한 패스 전압(VPASS_READ)을 인가하였으나 비선택 워드라인들(Unsel.WL)의 위치에 따라 서로 다른 패스 전압들을 인가하는 동작 방법을 도 5b에서 도 5f까지 제시했다.
해당 동작 방식 설정 이유는 크게 2가지로 요약할 수 있다.
첫째, 선택된 워드라인(Sel.WL)에 저장된 정보를 인출하기 위해 리드 전압(VREAD)을 인가하면, 플로팅 상태인 인접한 비선택 워드라인들(Unsel.WL)의 전위는 커패시터 커플링 현상에 의해서 채널 포텐셜 프로파일(channel potential profile, Vch(x))뿐만 아니라 선택된 워드라인(Sel.WL)의 리드 전압(VREAD)에 의해서도 변화할 수 있다.
보통, 리드 전압(VREAD)은 패스 전압(VPASS_READ)보다 작기 때문에 리드 전압(VREAD)에 의해 감소하는 인접한 비선택 워드라인들(Unsel.WL)의 전위를 보상할 필요가 있다.
둘째, 도 4d, 4e의 채널 포텐셜 프로파일(channel potential profile, V_ch(x))을 보면, 비선택 워드라인들(Unsel.WL)을 플로팅시키는 방식을 사용하면 선택된 워드라인(Sel.WL)과 이에 인접한 비선택 워드라인들(Unsel.WL) 하부 채널에 강한 전기장이 생성된다. 강한 전기장에 의해 생성된 hot carrier가 선택된 워드라인(Sel.WL)과 이에 인접한 비선택 워드라인들(Unsel.WL)의 메모리 셀에 주입될 가능성이 있으므로 접한 비선택 워드라인들(Unsel.WL)의 전위를 조절해서 전기장을 적절하게 조절할 필요가 있다.
도 5b를 참조하면, 비선택 워드라인들(Unsel.WL1 Unsel.WL2)을 플로팅 상태로 설정하기 전에 게이트 바이어스 셋업 구간에서 주변 회로(도 1의 120~16)는 선택된 워드라인(Sel.WL)과 인접하지 않은 비선택 워드라인들(Unsel.WL1)에 제1 패스 전압(VPASS_READ1)을 인가하고 선택된 워드라인(Sel.WL)과 인접한 비선택 워드라인들(Unsel.WL2)에 제2 패스 전압(VPASS_READ2)을 인가할 수 있다.
제2 패스 전압(VPASS_READ2)은 리드 전압(VREAD)에 따라 변화시켜 입력한다.
보통 VPASS_READ2는 선택된 워드라인(Sel.WL)과의 커패시터 커플링을 고려하여 VPASS_READ1 + alpha * (VPASS_READ1-VREAD) ± beta 수준으로 입력하며, alpha는 0 ~ 1.0 수준에서 조절될 수 있고, 추가로 hot carrier 방지를 위해 beta 만큼 가감이 가능하다.
상기에서는 선택된 워드라인(Sel.WL)과 인접한 비선택 워드라인들(Unsel.WL2)에 동일한 패스 전압(VPASS_READ2)을 인가하였으나 인접한 비선택 워드라인들(Unsel.WL1)의 위치에 따라 서로 다른 패스 전압들을 인가할 수도 있다.
도 4d, 4e의 선택된 워드라인(Sel.WL)에서의 채널 포텐셜 프로파일(channel potential profile, V_ch(x))보면, 공통 소스 라인(CSL)의 방향에 인접한 비선택 워드라인(Unsel.WL)과 비트 라인(BL)의 방향의 인접한 비선택 워드라인(Unsel.WL)의 채널 potential이 다른 것을 알 수 있다. 따라서 이를 인접한 비선택 워드라인들(Unsel.WL)의 전위를 보상할 필요가 있다.
도 5c를 참조하면 비선택 워드라인들(Unsel.WL1~Unsel.WL3)을 플로팅 상태로 설정하기 전에 게이트 바이어스 셋업 구간에서 주변 회로(도 1의 120~16)는 선택된 워드라인(Sel.WL)과 인접하지 않은 비선택 워드라인들(Unsel.WL1)에 제1 패스 전압(VPASS_READ1)을 인가하고 비트 라인(BL)의 방향에 인접한 비선택 워드라인(Unsel.WL2)에 제2 패스 전압(VPASS_READ2)을 인가하고 공통 소스 라인(CSL)의 방향에 인접한 비선택 워드라인(Unsel.WL3)에 제3 패스 전압(VPASS_READ3)을 인가할 수 있다.
비트 라인(BL)의 방향의 비선택 워드라인(Unsel.WL2)의 제2 패스 전압(VPASS_READ2)은 리드 전압(VREAD)과 비트라인 바이어스(VBL)에 따라 변화시켜 입력한다.
보통 VPASS_READ2는 선택된 워드라인(Sel.WL)과 채널과의 커패시터 커플링을 고려하여 VPASS_READ1 + alpha * (VPASS_READ1-VREAD) ± beta + gamma * VBL 수준으로 입력하며, alpha는 0 ~ 1.0 수준에서 조절될 수 있다. 추가로 hot carrier 방지를 위해 beta 만큼 가감이 가능하며, gamma는 경험상수로 -0.5 ~ 0.5 정도 수준에서 조절될 수 있다.
제3 패스 전압(VPASS_READ3)은 리드 전압(VREAD)에 따라 변화시켜 입력한다.
보통 VPASS_READ3는 선택된 워드라인(Sel.WL)과의 커패시터 커플링을 고려하여 VPASS_READ1 + alpha * (VPASS_READ1-VREAD) ± beta 수준으로 입력하며, alpha는 0 ~ 1.0 수준에서 조절될 수 있고, 추가로 hot carrier 방지를 위해 beta 만큼 가감이 가능하다.
상기에서는 선택된 워드라인(Sel.WL)과 인접하지 않은 비선택 워드라인들 (Unsel.WL1)에 동일한 패스 전압(VPASS_READ1)을 인가하였으나 선택된 워드라인(Sel.WL)과 인접하지 않은 비선택 워드라인들(Unsel.WL1)의 위치에 따라 서로 다른 패스 전압들을 인가할 수도 있다.
도 4d, 4e의 선택된 워드라인(Sel.WL)에서의 채널 포텐셜 프로파일(channel potential profile, Vch(x))보면, 공통 소스 라인(CSL)의 방향의 인접하지 않은 비선택 워드라인(Unsel.WL)이 비트 라인(BL)의 방향의 인접하지 않은 비선택 워드라인(Unsel.WL)의 채널 potential보다 낮은 것을 알 수 있다.
따라서 인접하지 않은 비선택 워드라인(Unsel.WL)의 패스 전압(VPASS_READ)으로 인한 리드 디스터브(read disturb)를 조금이나마 줄이기 위해 인접하지 않은 비선택 워드라인(Unsel.WL1)의 위치에 따라 서로 다른 패스 전압들을 인가할 수도 있다.
도 5d를 참조하면 비선택 워드라인들(Unsel.WL1~Unsel.WL4)을 플로팅 상태로 설정하기 전에 게이트 바이어스 셋업 구간에서 주변 회로(도 1의 120~16)는 선택된 워드라인(Sel.WL)과 비트 라인(BL)의 방향의 인접하지 않은 비선택 워드라인들(Unsel.WL1)에 제 패스 1 전압(VPASS_READ1)을 인가하고, 비트 라인(BL)의 방향의 인접한 비선택 워드라인(Unsel.WL2)에 제2 패스 전압(VPASS_READ2)을 인가하고, 공통 소스 라인(CSL) 방향의 인접한 비선택 워드라인(Unsel.WL3)에 제3 패스 전압(VPASS_READ3)을 인가하고, 공통 소스 라인(CSL) 방향의 비선택 워드라인들(Unsel.WL4)에 제4 패스 전압(VPASS_READ4)을 인가할 수 있다.
공통 소스 라인(CSL) 방향의 인접하지 않은 비선택 워드라인(Unsel.WL)의 제4 패스 전압(VPASS_READ4)은 비트라인 바이어스(VBL)에 따라 변화시켜 입력한다.
보통, VPASS_READ4는 선택된 워드라인(Sel.WL)과 채널과의 커패시터 커플링을 고려하여 (VPASS_READ1 + gamma * VBL) 수준으로 입력하며, 여기서 gamma는 -1.0 ~ 0 정도의 값을 가지는 것이 바람직하다.
상기에서는 선택된 워드라인(Sel.WL)과 인접하지 않은 비선택 워드라인들(Unsel.WL1, Unsel.WL4)을 모두 플로팅 상태로 설정하였으나, 선택된 워드라인(Sel.WL)과 인접하지 않은 비선택 워드라인들(Unsel.WL1, Unsel.WL4)의 위치에 따라 비선택 워드라인들(Unsel.WL1, Unsel.WL4)을 선택적으로 플로팅 상태로 설정할 수도 있다.
도 4d, 4e의 채널 포텐셜 프로파일(channel potential profile, Vch(x))보면, 대부분의 전압 강하가 선택된 워드라인(Sel.WL)에서 일어나고, 공통 소스 라인(CSL) 방향의 인접하지 않은 비선택 워드라인(Unsel.WL4)은 source 전압 (일반적으로 0V)에 근접한 것을 알 수 있다.
따라서,공통 소스 라인(CSL) 방향의 인접하지 않은 비선택 워드라인(Unsel.WL4)에 한해 전압을 고정적으로 공급하는 동작을 취할 수 있다.
공통 소스 라인(CSL) 방향의 인접하지 않은 비선택 워드라인(Unsel.WL4)의 제4 패스 전압(VPASS_READ4)은 비트라인 바이어스(VBL)에 따라 변화시켜 고정적으로 입력한다.
보통, VPASS_READ4는 (VPASS_READ1 + gamma * VBL) 수준으로 입력하며, 여기서 gamma는 -1.0 ~ +1.0 정도의 값을 갖는 것이 바람직하다.
도 5e를 참조하면, 게이트 바이어스 셋업 구간은 도 5d에서와 같이 설정될수 있다. 센싱 바이어스 셋업 구간에서, 주변 회로(도 1의 120~160)는 선택된 워드라인(Sel.WL)과 비트 라인(BL) 방향의 인접하지 않은 비선택 워드라인들(Unsel.WL1), 비트 라인(BL) 방향의 인접한 비선택 워드라인(Unsel.WL2) 및 공통 소스 라인(CSL) 방향의 인접한 비선택 워드라인(Unsel.WL3)을 플로팅 상태로 설정하고, 공통 소스 라인(CSL) 방향의 인접하지 않은 비선택 워드라인들(Unsel.WL4)에 제4 패스 전압(VPASS_READ4)을 계속 인가할 수 있다.
상기에서는 선택된 워드라인(Sel.WL)과 인접한 비선택 워드라인들(Unsel.WL2, Unsel.WL3)을 모두 플로팅 상태로 설정하였으나, 선택된 워드라인(Sel.WL)과 인접한 비선택 워드라인들(Unsel.WL2, Unsel.WL3)의 위치에 따라 비선택 워드라인들(Unsel.WL2,Unsel.WL3)도 선택적으로 플로팅 상태로 설정할 수도 있다.
도 4d, 4e의 채널 포텐셜 프로파일(channel potential profile, Vch(x))보면, 대부분의 전압 강하가 선택된 워드라인(Sel.WL)에서 일어나고, 공통 소스 라인(CSL)의 방향으로 인접하지 않은 비선택 워드라인들(Unsel.WL4)과 공통 소스 라인(CSL)의 방향의 인접한 비선택 워드라인(Unsel.WL3)은 소스 전압 (일반적으로 0V)에 근접한 것을 알 수 있다.
따라서, 공통 소스 라인(CSL)의 방향으로 인접하지 않은 비선택 워드라인(Unsel.WL4)은 물론 공통 소스 라인(CSL)의 방향의 인접한 비선택 워드라인(Unsel.WL3)에 대해서도 전압을 고정적으로 공급하는 동작을 취할 수 있다.
공통 소스 라인(CSL)의 방향의 인접한 비선택 워드라인(Unsel.WL3)의 제3 패스 전압(VPASS_READ3)은 비트라인 전압(VBL)에 따라 변화시켜 고정적으로 입력한다.
보통, VPASS_READ3는 (VPASS_READ1 + gamma * VBL) 수준으로 입력하며, 여기서 gamma는 -1.0 ~ +1.0 정도의 값을 가질 수 있다.
도 5f를 참조하면, 게이트 바이어스 셋업 구간은 도 5d에서와 같이 설정될 수 있다. 센싱 바이어스 셋업 구간에서, 주변 회로(도 1의 120~160)는 선택된 워드라인(Sel.WL)과 비트라인(BL)의 방향으로 인접한 비선택 워드라인들(Unsel.WL1, Unsel.WL2)을 플로팅 상태로 설정한 상태에서 비트라인(BL)에 프리차지 전압(VBL)을 인가할 수 있다.
이때, 주변 회로(도 1의 120~160)는 선택된 워드라인(Sel.WL)과 공통 소스 라인(CSL)의 방향의 비선택 워드라인들(Unsel.WL3, Unsel.WL4)에는 계속해서 패스 전압(VPASS_READ3, VPASS_READ4)을 인가할 수 있다.
도 5g를 참조하면, 게이트 바이어스 셋업 구간에서 비선택 워드라인들(Unsel.WL)에 패스 전압(VPASS_READ)을 인가할 때 셀렉트 라인들(DSL, SSL)에 양전압을 인가하여 드레인 셀렉트 트랜지스터와 소스 셀렉트 트랜지스터를 모두 턴온시킬 수 있다. 센싱 바이어스 셋업 구간에서, 비트라인(BL)에 프리차지 전압(VBL)을 인가하고 비선택 워드라인들(Unsel.WL)을 플로팅 상태로 설정하는 동안 셀렉트 라인들(DSL, SSL)에 접지 전압을 인가하여 드레인 셀렉트 트랜지스터와 소스 셀렉트 트랜지스터를 턴오프시킬 수 있다. 이어서, 센싱 구간에서, 비트라인(BL)에 프리차지 전압(VBL)을 인가하고 비선택 워드라인들(Unsel.WL)을 플로팅 상태로 설정하는 동안 셀렉트 라인들(DSL, SSL)에 양전압을 인가하여 드레인 셀렉트 트랜지스터와 소스 셀렉트 트랜지스터를 턴온시킬 수 있다
비선택 워드라인들(Unsel.WL)은 도 5b 내지 도 5f에서 설명한 방법에 따라 선택적으로 플로팅될 수 있다. 또한, 비선택 워드라인들(Unsel.WL)에 인가되는 패스 전압이 도 5b 내지 도 5f에서 설명한 방법에 따라 설정될 수도 있다.
상기와 같이, 게이트 바이어스 셋업 구간에서 선택된 워드라인들(Unsel.WL)에 패스 전압(VPASS_READ)을 인가할 때 셀렉트 트랜지스터들을 모두 턴온시킴으로써 워드라인들의 프리차징 시간을 단축시켜 리드 속도를 향상시킬 수 있다. 또한, 센싱 바이어스 셋업 구간에서 셀렉트 트랜지스터를 모두 턴오프 시킴으로써 리드 바이어스에 의한 리드 스트레스를 최소화할 수 있다.
상기에서 설명한 조건으로 비선택 워드라인들에 패스 전압들을 인가하고, 비선택 워드라인들의 일부 또는 전체를 플로팅시킨 상태에서 비트라인에 프리차지 전압을 인가하면 동작 전류를 충분히 확보하여 데이터의 입출력 특성을 개선할 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 앞서 설명한 반도체 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(610)는 프로그램 루프, 리드 동작이나 소거 루프와 같은 일반 동작 모드에서 불휘발성 메모리 장치(620)를 제어하도록 구성된다.
불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(614)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 7은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원NAND 플래시 메모리 장치(700)에 앞서 설명한 본 발명의 기술적 특징이 적용될 수 있다.
원NAND 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 NAND 플래시 셀 어레이(750)를 포함한다. NAND 플래시 셀 어레이(750)의 메모리 어레이는 도 1에 도시된 메모리 어레이가 적용될 수 있다.
도 8에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원NAND 플래시 메모리)로 제공될 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
ST : 메모리 스트링 PAGE : 페이지
120 : 제어 회로 130 : 전압 공급 회로
131 : 전압 생성 회로 132 : 로우 디코더
140 : 읽기/쓰기 회로 150 : 컬럼 선택 회로
160 : 입출력 회로

Claims (20)

  1. 비트라인과 소스 라인 사이에 연결되고 워드라인들로 인가되는 전압들에 따라 동작하는 메모리 셀들을 포함하는 메모리 블록; 및
    상기 메모리 셀들의 데이터 입출력과 관련된 동작들을 수행하도록 구성된 주변 회로를 포함하며,
    상기 주변 회로는 선택된 워드라인과 인접한 워드라인들이 플로팅 상태로 설정된 상태에서 상기 비트라인에 프리차지 전압을 인가하도록 구성되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 주변 회로는 상기 인접한 워드라인들을 플로팅 시킬 때 또는 상기 인접한 워드라인들을 플로팅 시킨 후에 상기 비트라인에 프리차지 전압을 인가하도록 구성되는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 주변 회로는 상기 비트라인에 상기 프리차지 전압을 인가할 때 또는 상기 비트라인에 상기 프리차지 전압을 인가한 후 선택된 워드라인에 상기 리드 전압 또는 상기 검증 전압을 인가하도록 구성되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 주변 회로는 상기 인접한 워드라인들을 플로팅시키기 전에, 상기 비트라인과 상기 메모리 셀의 사이에 연결된 드레인 셀렉트 트랜지스터를 턴온시키도록 구성되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 주변 회로는 상기 워드라인들에 패스 전압을 인가한 후 상기 인접한 워드라인들을 플로팅 시키도록 구성되는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 주변 회로는 상기 워드라인들에 상기 패스 전압을 인가한 후 상기 비트라인에 상기 프리차지 전압을 인가하도록 구성되는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 주변 회로는 상기 워드라인들에 상기 패스 전압을 인가할 때 상기 비트라인과 상기 메모리 셀의 사이에 연결된 드레인 셀렉트 트랜지스터를 턴온시키도록 구성되는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 주변 회로는 상기 인접한 워드라인들을 플로팅 시킬 때 또는 상기 인접한 워드라인들을 플로팅 시킨 후에 선택된 워드라인에 리드 전압 또는 검증 전압을 인가하도록 구성되는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 주변 회로는 상기 선택된 워드라인에 패스 전압을 인가한 후 상기 리드 전압 또는 상기 검증 전압을 인가하도록 구성되는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 주변 회로는 상기 선택된 워드라인에 상기 리드 전압 또는 상기 검증 전압을 인가한 후 상기 소스 라인과 상기 메모리 셀을 전기적으로 연결시키는 소스 셀렉트 트랜지스터를 턴온시키도록 구성되는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 주변 회로는 상기 인접한 워드라인들을 플로팅 시킨 후 상기 소스 라인과 상기 메모리 셀을 전기적으로 연결시키는 소스 셀렉트 트랜지스터를 턴온시키도록 구성되는 반도체 메모리 장치.
  12. 제 1 항에 있어서, 상기 인접한 워드라인들이 플로팅 상태로 설정되기 전에,
    상기 주변 회로는 상기 선택된 워드라인과 인접하지 않은 워드라인들에 제1 패스 전압을 인가하고, 상기 선택된 워드라인과 인접한 워드라인들에 제2 패스 전압을 인가하도록 구성되는 반도체 메모리 장치.
  13. 제 1 항에 있어서, 상기 인접한 워드라인들이 플로팅 상태로 설정되기 전에,
    상기 주변 회로는 상기 선택된 워드라인과 인접하지 않은 워드라인들에 제1 패스 전압을 인가하고, 상기 선택된 워드라인과 일측 방향으로 인접한 워드라인에 제2 패스 전압을 인가하고, 상기 선택된 워드라인과 타측 방향으로 인접한 워드라인에 제3 패스 전압을 인가하도록 구성되는 반도체 메모리 장치.
  14. 제 1 항에 있어서, 상기 인접한 워드라인들이 플로팅 상태로 설정되기 전에,
    상기 주변 회로는 상기 선택된 워드라인과 일측 방향으로 인접하지 않은 워드라인들에 제1 패스 전압을 인가하고, 상기 선택된 워드라인과 상기 일측 방향으로 인접한 워드라인에 제2 패스 전압을 인가하고, 상기 선택된 워드라인과 타측 방향으로 인접한 워드라인에 제3 패스 전압을 인가하고, 상기 선택된 워드라인과 상기 타측 방향으로 인접하지 않은 워드라인들에 제4 패스 전압을 인가하도록 구성되는 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 인접한 워드라인들이 플로팅 상태로 설정될 때,
    상기 주변 회로는 상기 선택된 워드라인과 상기 일측 방향으로 인접하지 않은 워드라인들과 상기 선택된 워드라인과 상기 타측 방향으로 인접하지 않은 워드라인들을 플로팅 상태로 설정하도록 구성되는 반도체 메모리 장치.
  16. 제 13 항에 있어서, 상기 인접한 워드라인들이 플로팅 상태로 설정될 때,
    상기 주변 회로는 상기 선택된 워드라인과 상기 일측 방향으로 인접하지 않은 워드라인들을 플로팅 상태로 설정하도록 구성되는 반도체 메모리 장치.
  17. 제 1 항에 있어서, 상기 인접한 워드라인들이 플로팅 상태로 설정될 때,
    상기 주변 회로는 상기 비트라인과 상기 메모리 셀의 사이에 연결된 드레인 셀렉트 트랜지스터의 게이트를 플로팅 상태로 설정하도록 구성되는 반도체 메모리 장치.
  18. 비트라인과 소스 라인 사이에 연결되고 워드라인들로 인가되는 전압들에 따라 동작하는 메모리 셀들을 포함하는 메모리 블록; 및
    상기 메모리 셀들의 데이터 입출력과 관련된 동작들을 수행하도록 구성된 주변 회로를 포함하며,
    상기 주변 회로는 선택된 워드라인과 상기 비트라인의 방향으로 인접한 워드라인에 패스 전압을 인가한 후 상기 인접한 워드라인을 플로팅 상태로 설정한 상태에서 상기 비트라인에 프리차지 전압을 인가하도록 구성되는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 주변 회로는 상기 인접한 워드라인에 상기 패스 전압이 인가될 때 상기 비트라인과 상기 메모리 셀 사이에 연결된 드레인 셀렉트 트랜지스터를 턴온시키고,
    상기 주변 회로는 상기 인접한 워드라인을 플로팅 상태로 설정할 때 상기 드레인 셀렉트 트랜지스터의 게이트를 플로팅 상태로 설정하도록 구성되는 반도체 메모리 장치.
  20. 비트라인과 소스 라인 사이에서, 워드라인들로 인가되는 전압들에 따라 동작하는 메모리 셀들과 셀렉트 라인들에 인가되는 전압들에 따라 동작하는 셀렉트 트랜지스터들을 포함하는 메모리 블록; 및
    상기 메모리 셀들의 데이터 입출력과 관련된 동작들을 수행하도록 구성된 주변 회로를 포함하며,
    상기 주변 회로는 비선택 워드라인들에 패스 전압을 인가할 때 상기 셀렉트 트랜지스터들을 턴온시키고, 상기 비트라인에 프리차지 전압을 인가하고 상기 비선택 워드라인들을 플로팅 상태로 설정하는 동안 상기 셀렉트 트랜지스터들을 턴오프시킨 후 턴온시키도록 구성되는 반도체 메모리 장치.
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