KR20160059174A - 반도체 장치 - Google Patents

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KR20160059174A
KR20160059174A KR1020140160704A KR20140160704A KR20160059174A KR 20160059174 A KR20160059174 A KR 20160059174A KR 1020140160704 A KR1020140160704 A KR 1020140160704A KR 20140160704 A KR20140160704 A KR 20140160704A KR 20160059174 A KR20160059174 A KR 20160059174A
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Abstract

반도체 장치는 다수의 메모리 셀들을 포함하고 메모리 셀들이 다수의 페이지들로 구분되는 메모리 블록들, 및 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작을 위하여 로컬 라인들로 동작 전압들을 출력하도록 구성되는 동작 회로를 포함하며, 동작 회로는 프로그램 루프 또는 소거 루프가 완료된 후 메모리 블록들의 로컬 라인들에 양전위의 더미 펄스를 인가하도록 구성된다.

Description

반도체 장치{Semiconductor apparatus}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리 셀을 포함하는 반도체 장치에 관한 것이다.
메모리 셀에 데이터를 저장하기 위하여 프로그램 루프가 실시된다. 메모리 셀에 저장된 데이터를 읽기 위해서 리드 동작이 실시된다. 메모리 셀에 저장된 데이터를 삭제하기 위하여 소거 루프가 실시된다. 메모리 셀에 저장된 데이터를 읽기 위하여 메모리 셀의 문턱전압을 센싱해야 한다. 그런데, 프로그램 루프나 소거 루프가 실시된 후 리드 동작을 실시하면 메모리 셀의 문턱전압이 비정상적으로 센싱되어 오류가 발생될 수 있다.
본 발명의 실시예는 동작의 정확성과 신뢰성을 향상시킬 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 다수의 메모리 셀들을 포함하고 메모리 셀들이 다수의 페이지들로 구분되는 메모리 블록들, 및 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작을 위하여 로컬 라인들로 동작 전압들을 출력하도록 구성되는 동작 회로를 포함하며, 동작 회로는 프로그램 루프 또는 소거 루프가 완료된 후 메모리 블록들의 로컬 라인들에 양전위의 더미 펄스를 인가하도록 구성된다.
본 발명의 다른 실시예에 따른 반도체 장치는 비트라인들과 공통 소스 라인 사이에 연결되고, 로컬 라인들로 인가되는 동작 전압들에 따라 동작하는 메모리 스트링들을 포함하는 메모리 블록들, 및 메모리 스트링들에 포함된 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작을 위하여 로컬 라인들로 동작 전압들을 출력하도록 구성되는 동작 회로를 포함하며, 동작 회로는 리드 동작을 실시하기 전에 로컬 라인들에 양전위의 더미 펄스를 인가하도록 구성된다.
본 발명의 실시예에 따른 반도체 장치는 동작의 정확성과 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예에 따른 전압 공급 회로를 설명하기 위한 블록도이다.
도 4 내지 도 10은 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도들이다.
도 11은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 12는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 13은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치는 메모리 어레이(110) 및 동작 회로(120~140)를 포함한다. 메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 각각의 메모리 블록은 다수의 메모리 스트링들을 포함한다. 각각의 메모리 스트링들은 다수의 메모리 셀들을 포함한다. 플래시 메모리 장치의 경우, 메모리 블록은 플래시 메모리 셀을 포함할 수 있다. 메모리 셀은 폴리실리콘으로 형성되는 플로팅 게이트나 질화막으로 형성되는 전하 저장막을 포함할 수 있다.
특히, 메모리 블록은 비트라인들과 각각 연결되고 공통 소스 라인과 병렬로 연결되는 U자형 메모리 스트링들을 포함할 수 있다. 메모리 블록의 구조에 대하여 보다 구체적으로 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(SUB) 상에 리세스부를 포함하는 파이프 게이트(PG)가 형성되고, 파이프 게이트(PG)의 리세스부 내에 파이프 채널층(PC)이 형성된다. 파이프 채널층(PC) 상에는 다수의 수직 채널층들(SP1, SP2)이 형성된다. 한쌍의 수직 채널층들 중 제1 수직 채널층(SP1)의 상부는 공통 소스 라인(SL)과 연결되고, 제2 수직 채널층(SP2)의 상부는 비트라인(BL)과 연결된다. 수직 채널층들(SP1, SP2)은 폴리실리콘으로 형성될 수 있다.
제2 수직 채널층(SP2)의 서로 다른 높이에서 제2 수직 채널층(SP2)을 감싸도록 다수의 도전막들(DSL, WL15~WL8)이 형성된다. 또한, 제1 수직 채널층(SP1)의 서로 다른 높이에서 제1 수직 채널층(SP1)을 감싸도록 다수의 도전막들(SSL, WL0~WL7)이 형성된다. 수직 채널층들(SP1, SP2)의 표면과 파이프 채널층(PC)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층들(SP1, SP2)과 도전막들(DSL, WL15~WL8, SSL, WL0~WL7)의 사이와 파이프 채널층(PC)과 파이프 게이트(PC)의 사이에도 위치한다.
제2 수직 채널층(SP2)을 감싸는 최상부 도전막은 드레인 셀렉트 라인(DSL)이 되고, 드레인 셀렉트 라인(DSL)의 하부 도전막들은 워드라인들(WL15~WL8)이 될 수 있다. 제1 수직 채널층(SP1)을 감싸는 최상부 도전막은 소스 셀렉트 라인(SSL)이 되고, 소스 셀렉트 라인(SSL)의 하부 도전막들은 워드라인들(WL0~WL7)이 될 수 있다. 워드라인들로 사용되는 도전막들 중 일부는 더미 워드라인(미도시)이 될 수 있다.
다시 말해, 반도체 기판의 서로 다른 영역 상에는 제1 도전막들(SSL, WL0~WL7)과 제2 도전막들(DSL, WL15~WL8)이 각각 적층된다. 제1 도전막들(SSL, WL0~WL7)을 관통하는 제1 수직 채널층(SP1)은 소스 라인(SL)과 파이프 채널층(PC) 사이에 수직으로 연결된다. 제2 도전막들(DSL, WL15~WL8)을 관통하는 제2 수직 채널층(SP2)은 비트 라인(BL)과 파이프 채널층(PC) 사이에 수직으로 연결된다.
드레인 셀렉트 라인(DSL)이 제2 수직 채널층(SP2)을 감싸는 부분에서 드레인 선택 트랜지스터(DST)가 형성되고, 워드라인들(WL15~WL8)이 제2 수직 채널층(SP2)을 감싸는 부분에서 메인 셀 트랜지스터들(C15~C8)이 각각 형성된다. 소스 셀렉트 라인(SSL)이 제1 수직 채널층(SP1)을 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성되고, 워드라인들(WL0~WL7)이 제1 수직 채널층(SP1)을 감싸는 부분에서 메인 셀 트랜지스터들(C0~C7)이 각각 형성된다.
상기의 구조에 의해, 메모리 스트링은 비트 라인(BL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(C15~C8)과 공통 소스 라인(CSL) 및 파이프 채널층(PC) 사이에 기판(SUB)과 수직으로 연결되는 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~C7)을 포함할 수 있다. 상기의 구조에서 셀렉트 트랜지스터(DST 또는 SST)와 메인 셀 트랜지스터(C15 또는 C0) 사이에 더미 셀 트랜지스터(미도시)가 더 연결되고, 메인 셀 트랜지스터(C8 또는 C7)와 파이프 트랜지스터(PT) 사이에 더미 셀 트랜지스터(미도시)가 더 연결될 수도 있다.
공통 소스 라인(SL)과 파이프 트랜지스터(PT) 사이에 연결된 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~C7)은 제1 수직 메모리 스트링을 구성하고, 비트 라인(BL)과 파이프 트랜지스터(PT) 사이에 연결된 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(C15~C8)은 제2 수직 메모리 스트링을 구성할 수 있다.
도 2c를 참조하면, 메모리 블록(110MB)은 비트 라인들에 연결된 다수의 메모리 스트링들(ST)을 포함한다. U자형 구조의 메모리 스트링(ST)은 공통 소스 라인(SL) 및 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제1 수직 메모리 스트링(SST, C0~C7)과 비트라인(BL)과 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제2 수직 메모리 스트링(C8~C15, DST)을 포함한다. 제1 수직 메모리 스트링(SST, C0~C7)은 소스 셀렉트 트랜지스터(SST)와 메모리 셀들(C0~C7)을 포함한다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL0, SSL1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C0~C7)은 적층된 워드라인들(WL0~WL7)로 인가되는 전압에 의해 제어된다. 제2 수직 메모리 스트링(C8~C15, DST)은 드레인 셀렉트 트랜지스터(DST)와 메모리 셀들(C8~C15)을 포함한다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL1~DSL4)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C8~C15)은 적층된 워드라인들(WL8~WL15)로 인가되는 전압에 의해 제어된다.
U자형 구조의 메모리 스트링에서 중간에 위치하는 한쌍의 메모리 셀들(C7, C8) 사이에 연결된 파이프 트랜지스터(PT)는 메모리 블록(110MB)이 선택되면 선택된 메모리 블록(110MB)에 포함된 제1 수직 메모리 스트링(SST, C0~C7)의 채널층들과 제2 수직 메모리 스트링(C8~C15, DST)의 채널층들을 전기적으로 연결시키는 동작을 수행한다.
한편, 2D 구조의 메모리 블록에서는 비트라인마다 하나의 메모리 스트링이 연결되고 하나의 드레인 셀렉트 라인에 의해 메모리 블록의 드레인 셀렉트 트랜지스터들이 동시에 제어되었으나, 3D 구조의 메모리 블록(110MB)에서는 비트라인(BL)마다 다수개의 메모리 스트링들(ST)이 공통으로 연결된다. 동일 메모리 블록(110MB)에서 하나의 비트라인(BL)에 공통으로 연결되고 동일한 워드라인들에 의해 제어되는 메모리 스트링(ST)의 수는 설계에 따라 변경될 수 있다.
하나의 비트라인(BL)에 다수개의 메모리 스트링들이 병렬로 연결됨에 따라, 하나의 비트라인(BL)과 메모리 스트링들(ST)을 선택적으로 연결하기 위하여 드레인 셀렉트 트랜지스터들(DST)이 드레인 셀렉트 라인들(DSL1~DSL4)로 인가되는 셀렉트 전압들에 의해 독립적으로 제어된다.
메모리 블록(110MB)에서 수직으로 연결된 제1 수직 메모리 스트링(SST, C0~C7)의 메모리 셀들(C0~C7)과 제2 수직 메모리 스트링(C8~C15, DST)의 메모리 셀들(C8~C15)은 적층된 워드라인들(WL0~WL7)과 적층된 워드라인들(WL8~WL15)로 인가되는 동작 전압들에 의해 각각 제어된다. 이러한 워드라인들(WL0~WL15)은 메모리 블록 단위로 구분된다.
셀렉트 라인들(DSL1~DSL4, SSL0, SSL1)과 워드라인들(WL0~WL15)은 메모리 블록(110MB)의 로컬 라인들이 된다. 특히, 소소 셀렉트 라인(SSL0, SSL1)과 워드라인들(WL0~WL7)은 제1 수직 메모리 스트링의 로컬 라인들이 되고, 드레인 셀렉트 라인(DSL1~DSL4)과 워드라이들(WL8~WL15)은 제2 수직 메모리 스트링의 로컬 라인들이 될 수 있다. 한편, 메모리 블록(110MB) 내에서 파이프 트랜지스터들(PT)의 게이트들(PG)은 공통으로 연결될 수 있다.
한편, 메모리 블록(110MB) 내에서 서로 다른 비트라인에 연결되고 드레인 셀렉트 라인(예, DSL4)을 공유하는 메모리 셀들이 하나의 페이지(PAGE)를 구성한다. 메모리 블록(110MB)은 소거 루프의 기본 단위가 되고, 페이지(PAGE)는 프로그램 동작과 리드 루프의 기본 단위가 될 수 있다.
다시 도 1 및 도 2b를 참조하면, 동작 회로(120~140)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(C0)의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 프로그램 루프는 프로그램 동작과 검증 동작을 포함하고, 소거 루프는 소거 동작과 검증 동작을 포함한다. 동작 회로(120~140)는 소거 루프 후 메모리 셀들의 문턱전압들이 분포하는 소거 레벨을 조절하기 위한 프로그램 동작(또는 포스트 프로그램 동작)을 실시할 수 있다.
프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 동작 회로(120~140)는 동작 전압들을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL)과 공통 소스 라인(SL)으로 선택적으로 출력하고, 비트라인들(BL)의 프리차지/디스차지를 제어하거나 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱하도록 구성된다.
NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130) 및 읽기/쓰기 회로(140)을 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.
제어 회로(120)는 외부로부터 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl, Vpg)을 원하는 레벨로 생성하고 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL)과 공통 소스 라인(SL)로 인가될 수 있도록 전압 공급 회로(130)를 제어한다. 이를 위해, 제어 회로(120)는 전압 제어 신호(CMDv)와 로우 어드레스 신호(RADD)를 전압 공급 회로(130)로 출력할 수 있다. 그리고, 제어 회로(120)는 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위해 메모리 셀들에 저장하기 위한 데이터에 따라 비트라인들(BL)의 프리차지/디스차지를 제어하거나 리드 동작 또는 검증 동작 시 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱할 수 있도록 읽기/쓰기 회로(140)을 제어한다. 이를 위해, 제어 회로(120)는 동작 제어 신호(CMDpb)를 읽기/쓰기 회로(140)로 출력할 수 있다.
전압 공급 회로(130)는 제어 회로(20)의 제어 신호(CMDv)에 따라 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl, Vpg)을 생성한다. 여기서, 동작 전압은 소거 전압(Verase), 프로그램 전압(Vpgm), 리드 전압(Vread), 패스 전압(Vpass), 셀렉트 전압(Vdsl, Vssl), 공통 소스 전압(Vsl), 파이프 게이트 전압(Vpg) 등을 포함할 수 있다. 그리고, 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL)과 공통 소스 라인(SL)로 동작 전압들을 출력한다.
읽기/쓰기 회로(140)은 비트라인들(BL)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(미도시)을 각각 포함할 수 있다. 특히, 페이지 버퍼들은 비트라인들(BL)마다 각각 연결될 수 있다. 즉, 하나의 비트라인에 하나의 페이지 버퍼가 연결될 수 있다. 프로그램 동작 시 제어 회로(120)의 제어 신호(CMDpb)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 페이지 버퍼들은 비트라인들(BL)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(120)의 제어 신호(CMDpb)에 따라, 비트라인들(BL)을 프리차지한 후 비트라인들(BL)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치할 수 있다.
도 3은 본 발명의 실시예에 따른 전압 공급 회로를 설명하기 위한 블록도이다.
도 3을 참조하면, 반도체 장치의 전압 공급 회로(130)는 전압 생성 회로(131), 연결 회로들(132_0~132_m) 및 블록 선택 회로(133)를 포함한다. 메모리 어레이(110)의 메모리 블록들(110MB)은 도 2a 내지 도 2c에서 설명한 메모리 블록일 수 있다.
전압 생성 회로(131)는 제어 회로의 신호(CMDv)에 응답하여 글로벌 라인들(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])로 동작 전압들을 출력하도록 구성된다. 예로써, 전압 생성 회로(131)는 메모리 셀들의 프로그램 루프, 리드 동작 및 소거 루프에 필요한 동작 전압들을 글로벌 라인들(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])로 출력한다.
연결 회로들(132_0~132_m)은 글로벌 라인들(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])와 메모리 블록들(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4]) 사이에 각각 연결되고, 블록 선택 회로(133)의 블록 선택 신호들(Vsel_0~Vsel_m)에 응답하여 동작한다. 즉, 전압 생성 회로(131)로부터 글로벌 라인들(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])로 출력된 동작 전압들(예, 프로그램 전압, 소거 전압, 리드 전압, 패스 전압, 파이프 게이트 전압, 검증 전압 등등)이 선택된 메모리 블록(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])로 전달될 수 있도록, 블록 선택 회로(133)의 블록 선택 신호들(Vsel_0~Vsel_m)에 응답하여 글로벌 라인들(GSSL[0:4], GWL0~GWL15, PGP, GDSL[0:4])을 선택된 메모리 블록(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])와 선택적으로 연결시키는 동작을 수행한다.
각각의 연결 회로들(132_0~132_m)은 글로벌 라인(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])과 메모리 블록의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4]) 사이에 각각 연결되는 트랜지스터들(미도시)을 포함할 수 있다.
플래시 메모리 장치에서 메모리 블록들(110MB)마다 연결 회로들(132_0~132_m)이 구비될 수 있으며, 연결 회로들(132_0~132_m)은 블록 선택 회로(133)의 결정 신호들(Vsel_0~Vsel_m)에 응답하여 선택적으로 동작할 수 있다. 예로써, 연결 회로들(132_0~132_m) 중 블록 선택 회로(133)의 블록 선택 신호들(Vsel_0~Vsel_m)에 선택된 하나의 연결 회로만 선택적으로 동작할 수 있다.
블록 선택 회로(133)은 로우 어드레스 신호(RADD)에 응답하여 블록 선택 신호들(Vsel_0~Vsel_m)을 연결 회로들(132_0~132_m)로 각각 출력할 수 있다. 로우 어드레스 신호(RADD)에 따라 블록 선택 신호들(Vsel_0~Vsel_m) 중 하나의 신호는 활성화 되고 나머지 신호들은 비활성화 될 수 있다. 활성화된 블록 선택 신호(Vsel_0)가 입력되는 연결 회로(132_0)은 글로벌 라인들(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])로 출력된 동작 전압들을 전압 강하 없이 선택된 메모리 블록(110MB)로 전달한다. 비활성화 블록 선택 신호들(Vsel_m)이 입력되는 연결 회로들(132_m)은 글로벌 라인들(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])로 출력된 동작 전압들이 메모리 블록(110MB)으로 전달되는 것을 차단한다.
한편, 도 1 및 도 3을 참조하면, 동작 회로(120~140)는 프로그램 루프 또는 소거 루프가 완료된 후 전체 메모리 블록들의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])에 양전위의 더미 펄스(Vdummy)를 인가할 수 있다. 또한, 동작 회로는 리드 동작을 실시하기 전에 전체 메모리 블록들 또는 선택된 메모리 블록의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])에 양전위의 더미 펄스(Vdummy)를 인가할 수 있다.
구체적으로 설명하면, 전압 생성 회로(131)는 제어 회로의 제어 신호(예, CMDv)에 따라 글로벌 라인들(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])로 더미 펄스(Vdummy)를 출력하고, 블록 선택 회로(1330)는 제어 회로의 제어 신호(예, RADD)에 따라 모든 블록 선택 신호들(Vsel_0~Vsel_m)을 활성화시킨다. 활성화된 블록 선택 신호들(Vsel_0~Vsel_m)에 응답하여, 연결 회로들(132_0~132_m)은 모든 메모리 블록들(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])을 글로벌 라인들(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])과 연결시킨다. 그 결과, 모든 메모리 블록들(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])들에는 더미 펄스(Vdummy)가 인가될 수 있다.
다른 예로써, 블록 선택 회로(133)는 제어 회로의 제어 신호(예, RADD)에 따라 하나의 블록 선택 신호(예, Vsel_0)를 활성화시킨다. 활성화된 블록 선택 신호들(Vsel_0)에 응답하여, 연결 회로(132_0)는 리드 동작을 위해 선택된 메모리 블록(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])을 글로벌 라인들(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])과 연결시킨다. 그 결과, 리드 동작을 위해 선택된 메모리 블록들(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])들에만 더미 펄스(Vdummy)가 인가될 수 있다.
더미 펄스(Vdummy)를 인가할 때, 동작 회로(120~140)는 메모리 블록들(110MB)의 비트라인들(BL)과 공통 소스 라인(도 2b의 SL)에 접지 전압(예, 0V)을 인가할 수 있다.
상기의 조건으로 더미 펄스(Vdummy)를 인가함에 따라 메모리 셀들의 채널 영역이 초기화되어 리드 동작 시 오류가 발생되는 것을 방지하고 동작의 신뢰성을 향상시킬 수 있다.
이하, 상기의 구성들을 포함하는 반도체 장치의 동작을 설명하기로 한다. 도 4 내지 도 10은 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도들이다.
도 1, 도 3 및 도 4를 참조하면, 단계(S410)에서 선택된 페이지의 프로그램 루프가 실시된다. 프로그램 루프는 ISPP(Increment Step Pulse Program) 방식으로 실시될 수 있다. 보다 구체적으로 설명하면 다음과 같다.
단계(S411)에서 선택된 페이지의 프로그램 동작이 실시된다. 프로그램 명령(CMD), 어드레스 신호(ADD) 및 데이터(DATA)가 입력되면, 읽기/쓰기 회로(140)는 프로그램 데이터가 저장될 메모리 셀들의 비트라인들(BL)에는 프로그램 허용 전압(예, 0V)을 인가하고, 소거 데이터가 저장될 메모리 셀들의 비트라인(BL)에는 프로그램 금지 전압(예, Vcc)을 인가한다.
전압 공급 회로(130)의 전압 생성 회로(131)는 제어 회로(120)의 제어 신호(CMDv)에 응답하여 셀렉트 전압들(Vssl, Vdsl)을 글로벌 셀렉트 라인들(GDSL[0:4], GSSL[0:4])로 각각 다르게 출력하고, 파이프 게이트 전압(Vpg)을 글로벌 파이프 게이트 라인(GPG)으로 출력하고, 선택된 페이지의 글로벌 워드라인(예, GWL0)에는 프로그램 전압(Vpgm)을 출력하고, 나머지 글로벌 워드라인들에는 패스 전압(Vpass)을 출력할 수 있다.
전압 공급 회로(130)의 블록 선택 회로(133)는 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 페이지를 포함하는 메모리 블록의 블록 선택 신호(예, Vsel_0)을 활성화시킨다. 활성화된 블록 선택 신호(Vsel_0)에 응답하여 연결 회로(132_0)는 선택된 메모리 블록(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])을 글로벌 라인들(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])과 연결시킨다.
그 결과, 선택된 페이지에 포함된 메모리 셀들(즉, 프로그램 전압이 인가되는 워드라인과 연결되는 메모리 셀들)의 프로그램 동작이 실시된다.
단계(S413)에서 프로그램 동작이 실시된 메모리 셀들의 검증 동작이 실시된다. 검증 동작을 위해 읽기/쓰기 회로(140)는 비트라인들(BL)을 프리차지한다.
전압 공급 회로(130)의 전압 생성 회로(131)는 제어 회로(120)의 제어 신호(CMDv)에 응답하여 셀렉트 전압들(Vssl, Vdsl)을 글로벌 셀렉트 라인들(GDSL[0:4], GSSL[0:4])로 각각 다르게 출력하고, 파이프 게이트 전압(Vpg)을 글로벌 파이프 게이트 라인(GPG)으로 출력하고, 선택된 페이지의 글로벌 워드라인(예, GWL0)에는 프로그램 검증 전압(Vverify)을 출력하고, 나머지 글로벌 워드라인들에는 패스 전압(Vpass)을 출력할 수 있다. 이들 전압들은 연결 회로(132_0)를 통해 선택된 메모리 블록(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])을 글로벌 라인들(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])로 인가된다.
읽기/쓰기 회로(140)는 비트라인들의 전압 변화를 센싱하고, 센싱 결과를 내부의 래치 회로에 저장한다.
단계(S415)에서, 읽기/쓰기 회로(140)에 저장된 센싱 결과에 따라 제어 회로(120)는 프로그램 동작의 성공 또는 실패를 판단할 수 있다. 데이터가 저장되지 않은 메모리 셀이 허용 개수보다 많은 것으로 판단되면 프로그램 동작이 실패한 것으로 판단한다. 프로그램 동작이 실패하면, 단계(S417)에서 전압 공급 회로(130)는 제어 회로(120)의 제어 신호(CMDv)에 응답하여 프로그램 전압(Vpgm)을 정해진 레벨만큼 상승시키는 동작을 수행한다. 그리고, 단계(S411)에서 높아진 프로그램 전압(Vpgm)을 이용하여 프로그램 동작을 다시 실시한다.
단계(S413)을 거쳐 단계(S415)에서 메모리 셀들에 데이터(DATA)가 정상적으로 저장되어 프로그램 동작이 성공한 것으로 판단되면, 단계(S420)에서 더미 펄스(Vdummy)를 인가하기 위한 동작을 수행한다.
전압 공급 회로(130)의 전압 생성 회로(131)는 모든 글로벌 라인들(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])에 더미 펄스(Vdummy)를 출력한다. 블록 선택 회로(133)는 모든 블록 선택 신호들(Vsel_0~Vsel_m)을 활성화시킨다. 그 결과, 모든 메모리 블록들(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])이 연결 회로들(132_0~132_m)을 통해 글로벌 라인들(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])과 연결된다.
따라서, 모든 메모리 블록들(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])로 더미 펄스(Vdummy)가 인가될 수 있다. 한편, 공통 소스 라인(SL)과 비트라인들(BL)에는 전압 공급 회로(130)와 읽기/쓰기 회로(140)에 의해 접지 전압(예, 0V)이 인가될 수 있다.
프로그램 루프에 의해 메모리 셀들의 채널 영역에 비정상적으로 잔류하던 차지들이 더미 펄스(Vdummy)에 의해 비트라인들(BL)이나 공통 소스 라인(SL)으로 배출되면서 채널 영역이 초기화된다. 따라서, 리드 동작이 실시되더라도 문턱전압의 센싱 오류를 방지하고 신뢰성을 향상시킬 수 있다.
단계(S430)에서 프로그램 루프가 완료된 페이지가 마지막 페이지인지를 확인한다. 마지막 페이지가 아니라면 단계(S440)에서 제어 회로(120)는 다음 페이지가 선택될 수 있도록 로우 어드레스 신호(RADD)를 변경한다. 그리고, 단계들(S410~S430)을 재실시한다. 프로그램 루프가 완료된 페이지가 마지막 페이지라면 모든 동작은 완료된다.
상기에서는 선택된 페이지에 포함된 메모리 셀들의 프로그램 루프가 완료될 때마다 더미 펄스(Vdummy)를 메모리 블록들(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])로 출력하였으나, 선택된 페이지들의 프로그램 루프들이 모두 완료된 후 더미 펄스(Vdummy)를 메모리 블록들의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])로 한번만 출력할 수도 있다.
도 1, 도 3 및 도 5를 참조하면, 단계(S510)에서 선택된 페이지의 프로그램 루프가 실시된다. 프로그램 루프는 ISPP(Increment Step Pulse Program) 방식으로 실시될 수 있다. 프로그램 루프는 도 4의 단계(S410)에서 설명한 프로그램 루프와 동일한 방식으로 실시될 수 있다.
단계(S520)에서 프로그램 루프가 완료된 페이지가 마지막 페이지인지를 확인한다. 마지막 페이지가 아니라면 단계(S530)에서 제어 회로(120)는 다음 페이지가 선택될 수 있도록 로우 어드레스 신호(RADD)를 변경한다. 그리고, 단계들(S510, S520)을 재실시한다.
프로그램 루프가 완료된 페이지가 마지막 페이지라면, 단계(S540)에서 더미 펄스(Vdummy)를 인가하기 위한 동작을 수행한다. 더미 펄스를 인가하는 동작은 도 4의 단계(S420)에서 설명한 더미 펄스의 인가 동작과 동일한 방식으로 실시될 수 있다.
상기에서는 다수의 페이지들에 포함된 메모리 셀들의 프로그램 루프들이 모두 완료된 후에 더미 펄스(Vdummy)를 메모리 블록들(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])로 출력하였으나, 프로그램 루프들이 모두 완료되기 전에 리드 명령이 입력되면 동작 회로(120~140)는 페이지 루프들의 실행을 중단하고 메모리 블록들의 로컬 라인들에 양전위의 더미 펄스(Vdummy)를 인가한 후 리드 동작을 실시할 수 있다. 동작 회로(120~140)는 리드 동작을 완료한 후 선택된 페이지들의 중단된 프로그램 루프들이 다시 진행할 수 있다. 이를 구체적으로 설명하면 다음과 같다.
도 1, 도 3 및 도 6을 참조하면, 단계(S410)에서 선택된 페이지의 프로그램 루프가 실시된다. 프로그램 루프는 ISPP(Increment Step Pulse Program) 방식으로 실시될 수 있다. 프로그램 루프는 도 4의 단계(S410)에서 설명한 프로그램 루프와 동일한 방식으로 실시될 수 있다.
단계(S610)에서 선택된 페이지의 프로그램 루프가 완료된 후, 단계(S620)에서 리드 명령이 입력되는 것을 확인한다. 리드 명령이 입력되지 않은 것으로 확인되면, 단계(S670)에서 프로그램 루프가 완료된 페이지가 마지막 페이지인지를 확인한다.
단계(S620)에서 리드 명령(CMD)과 어드레스 신호(ADD)가 입력된 것으로 확인되면, 단계(S630)에서 더미 펄스를 인가하는 동작을 수행한다. 더미 펄스를 인가하는 동작은 도 4의 단계(S420)에서 설명한 더미 펄스의 인가 동작과 동일한 방식으로 실시될 수 있다.
이어서, 단계(S640)에서 어드레스 신호(ADD)에 응답하여 리드 동작을 수행하기 위한 페이지를 선택하는 동작을 실시한다. 예로써, 제어 회로(120)는 단계(S610)에서 프로그램 루프가 완료된 페이지의 프로그램 어드레스 신호를 내부 래지스터에 저장하고, 리드 어드레스 신호에 응답하여 리드 동작을 수행하기 위한 페이지의 로우 어드레스 신호(RADD)를 출력한다.
단계(S650)에서, 동작 회로(120~140)는 선택된 페이지의 리드 동작을 실시한다. 리드 동작을 위해 읽기/쓰기 회로(140)는 비트라인들(BL)을 프리차지한다.
전압 공급 회로(130)의 블록 선택 회로(133)는 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 페이지를 포함하는 메모리 블록의 블록 선택 신호(예, Vsel_m)을 활성화시킨다. 활성화된 블록 선택 신호(Vsel_0)에 응답하여 연결 회로(132_m)는 선택된 메모리 블록(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])을 글로벌 라인들(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])과 연결시킨다.
전압 공급 회로(130)의 전압 생성 회로(131)는 제어 회로(120)의 제어 신호(CMDv)에 응답하여 셀렉트 전압들(Vssl, Vdsl)을 글로벌 셀렉트 라인들(GDSL[0:4], GSSL[0:4])로 각각 다르게 출력하고, 파이프 게이트 전압(Vpg)을 글로벌 파이프 게이트 라인(GPG)으로 출력하고, 선택된 페이지의 글로벌 워드라인(예, GWL0)에는 리드 전압(Vread)을 출력하고, 나머지 글로벌 워드라인들에는 패스 전압(Vpass)을 출력할 수 있다.
이들 전압들은 연결 회로(132_m)를 통해 선택된 메모리 블록(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])을 글로벌 라인들(GSSL[0:4], GWL0~GWL15, GPG, GDSL[0:4])로 인가된다.
읽기/쓰기 회로(140)는 비트라인들의 전압 변화를 센싱하고, 센싱 결과를 내부의 래치 회로에 저장한다. 이어서, 읽기/쓰기 회로(140)는 래치 회로에 저장된 데이터(DATA)를 출력한다.
리드 동작이 완료되면, 단계(S660)에서 프로그램 루프가 완료된 페이지를 선택한다. 예로써, 제어 회로(120)는 단계(S640)에서 내부 래지스터에 저장된 프로그램 어드레스 신호를 이용하여 로우 어드레스 신호(RADD)를 변경한다.
단계(S670)에서 프로그램 루프가 완료된 페이지가 마지막 페이지인지를 확인한다. 마지막 페이지가 아니라면 단계(S680)에서 제어 회로(120)는 다음 페이지가 선택될 수 있도록 로우 어드레스 신호(RADD)를 변경한다. 그리고, 단계들(S610~S670)을 재실시한다.
프로그램 루프가 완료된 페이지가 마지막 페이지라면, 단계(S690)에서 더미 펄스(Vdummy)를 인가하기 위한 동작을 수행한다. 더미 펄스를 인가하는 동작은 도 4의 단계(S420)에서 설명한 더미 펄스의 인가 동작과 동일한 방식으로 실시될 수 있다.
이하, 소거 루프를 실시할 때 더미 펄스를 인가하는 방식에 대하여 설명하기로 한다.
도 1, 도 3 및 도 7을 참조하면, 단계(S710)에서 선택된 메모리 블록의 소거 루프가 실시된다. 소거 루프는 ISPE(Increment Step Pulse Erase) 방식으로 실시될 수 있다. 보다 구체적으로 설명하면 다음과 같다,
단계(S711)에서 선택된 메모리 블록의 소거 동작이 실시된다. U자형 메모리 스트링을 포함하는 3차원 구조의 메모리 블록의 소거 동작은 공지된 방식으로 실시될 수 있으므로 구체적인 설명은 생략하기로 한다.
단계(S713)에서 소거 동작이 실시된 메모리 블록의 메모리 셀들의 검증 동작이 실시된다. 검증 동작은 도 4의 단계(S413)에서 설명한 검증 동작(413)과 유사한 방식으로 진행될 수 있다. 다만, 전압 공급 회로(130)의 전압 생성 회로(131)는 제어 회로(120)의 제어 신호(CMDv)에 응답하여 모든 글로벌 워드라인(GWL0~GWLn)에 소거 검증 전압(Vverify)을 출력할 수 있다.
단계(S715)에서, 검증 동작의 결과에 따라 제어 회로(120)는 소거 동작의 성공 또는 실패를 판단할 수 있다. 소거되지 않은 메모리 셀이 허용 개수보다 많은 것으로 판단되면 소거 동작이 실패한 것으로 판단한다. 소거 동작이 실패하면, 단계(S717)에서 전압 공급 회로(130)는 제어 회로(120)의 제어 신호(CMDv)에 응답하여 소거 전압(Verase)을 정해진 레벨만큼 변경시키는 동작을 수행한다. 그리고, 단계(S711)에서 변경된 소거 전압(Verase)을 이용하여 소거 동작을 다시 실시한다.
단계(S713)을 거쳐 단계(S715)에서 메모리 블록의 소거 동작이 성공한 것으로 판단되면, 단계(S720)에서 더미 펄스(Vdummy)를 인가하기 위한 동작을 수행한다. 더미 펄스를 인가하는 동작은 도 4의 단계(S420)에서 설명한 더미 펄스의 인가 동작과 동일한 방식으로 실시될 수 있다.
소거 루프에 의해 메모리 셀들의 채널 영역에 비정상적으로 잔류하던 차지들이 더미 펄스(Vdummy)에 의해 비트라인들(BL)이나 공통 소스 라인(SL)으로 배출되면서 채널 영역이 초기화된다. 따라서, 리드 동작이 실시되더라도 문턱전압의 센싱 오류를 방지하고 신뢰성을 향상시킬 수 있다.
단계(S730)에서 프로그램 루프가 완료된 페이지가 마지막 페이지인지를 확인한다. 마지막 페이지가 아니라면 단계(S740)에서 제어 회로(120)는 다음 메모리 블록이 선택될 수 있도록 로우 어드레스 신호(RADD)를 변경한다. 그리고, 단계들(S710~S730)을 재실시한다. 선택된 메모리 블록들의 모든 소거 루프가 완료된 것으로 판단되면 모든 동작은 완료된다.
상기에서는 선택된 메모리 블록의 소거 루프가 완료될 때마다 더미 펄스(Vdummy)를 메모리 블록들(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])로 출력하였으나, 선택된 메모리 블록들의 소거 루프들이 모두 완료된 후 더미 펄스(Vdummy)를 메모리 블록들의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])로 한번만 출력할 수도 있다.
도 1, 도 3 및 도 8을 참조하면, 단계(S810)에서 선택된 메모리 블록의 소거 루프가 실시된다. 소거 루프는 도 7의 단계(S710)에서 설명한 소거 루프와 동일한 방식으로 실시될 수 있다.
단계(S820)에서 소거 루프가 완료된 메모리 블록이 마지막 메모리 블록인지를 확인한다. 즉, 선택된 메모리 블록들의 소거 루프들이 모두 완료되었는지를 확인한다. 마지막 메모리 블록이 아니라면 (즉, 소거해야 할 메모리 블록이 남아 있다면) 단계(S830)에서 제어 회로(120)는 다음 메모리 블록이 선택될 수 있도록 로우 어드레스 신호(RADD)를 변경한다. 그리고, 단계들(S810, S820)을 재실시한다.
소거 루프가 완료된 메모리 블록이 마지막 메모리 블록이라면(즉, 선택된 메모리 블록들의 소거 루프들이 모두 완료되었다면), 단계(S840)에서 더미 펄스(Vdummy)를 인가하기 위한 동작을 수행한다. 더미 펄스를 인가하는 동작은 도 4의 단계(S420)에서 설명한 더미 펄스의 인가 동작과 동일한 방식으로 실시될 수 있다.
상기에서는 다수의 메모리 블록들의 소거 루프들이 모두 완료된 후에 더미 펄스(Vdummy)를 메모리 블록들(110MB)의 로컬 라인들(SSL[0:4], WL0~WL15, PG, DSL[0:4])로 출력하였으나, 지정된 메모리 블록들의 소거 루프들이 모두 완료되기 전에 리드 명령이 입력되면 동작 회로(120~140)는 루프 루프들의 실행을 중단하고 메모리 블록들의 로컬 라인들에 양전위의 더미 펄스(Vdummy)를 인가한 후 리드 동작을 실시할 수 있다. 동작 회로(120~140)는 리드 동작을 완료한 후 지정된 메모리 블록들의 중단된 소거 루프들이 다시 진행할 수 있다. 이를 구체적으로 설명하면 다음과 같다.
도 1, 도 3 및 도 9를 참조하면, 단계(S910)에서 선택된 메모리 블록의 소거 루프가 실시된다. 소거 루프는 도 7의 단계(S710)에서 설명한 프로그램 루프와 동일한 방식으로 실시될 수 있다.
단계(S810)에서 선택된 메모리 블록의 소거 루프가 완료된 후, 단계(S920)에서 리드 명령이 입력되는 것을 확인한다. 리드 명령이 입력되지 않은 것으로 확인되면, 단계(S970)에서 소거 루프가 완료된 메모리 블록이 마지막 메모리 블록인지를 확인한다. 즉, 지정된 모든 메모리 블록들의 소거 루프가 모두 완료되었는지를 확인한다.
단계(S920)에서 리드 명령(CMD)과 어드레스 신호(ADD)가 입력된 것으로 확인되면, 단계(S930)에서 더미 펄스를 인가하는 동작을 수행한다. 더미 펄스를 인가하는 동작은 도 4의 단계(S420)에서 설명한 더미 펄스의 인가 동작과 동일한 방식으로 실시될 수 있다.
이어서, 단계(S940)에서 어드레스 신호(ADD)에 응답하여 리드 동작을 수행하기 위한 페이지를 선택하는 동작을 실시한다. 예로써, 제어 회로(120)는 단계(S910)에서 소거 루프가 완료된 메모리 블록의 소거 어드레스 신호를 내부 래지스터에 저장하고, 리드 어드레스 신호에 응답하여 리드 동작을 수행하기 위한 페이지의 로우 어드레스 신호(RADD)를 출력한다.
단계(S950)에서, 동작 회로(120~140)는 선택된 페이지의 리드 동작을 실시한다. 리드 동작은 도 6의 단계(650)에서 설명한 리드 동작과 동일한 방식으로 실시될 수 있다.
리드 동작이 완료되면, 단계(S960)에서 소거 루프가 완료된 페이지를 선택한다. 예로써, 제어 회로(120)는 단계(S940)에서 내부 래지스터에 저장된 소거 어드레스 신호를 이용하여 로우 어드레스 신호(RADD)를 변경한다.
단계(S970)에서 소거 루프가 완료된 메모리 블록이 마지막 페이지인지를 확인한다. 즉, 지정된 메모리 블록들의 소거 루프들이 모두 완료되었는지 확인한다. 마지막 메모리 블록이 아니고 소거 루프를 실시해야할 메모리 블록이 남아 있다면, 단계(S980)에서 제어 회로(120)는 다음 메모리 블록이 선택될 수 있도록 로우 어드레스 신호(RADD)를 변경한다. 그리고, 단계들(S910~S970)을 재실시한다.
소거 루프가 완료된 메모리 블록이 지정된 메모리 블록들 중 마지막 메모리 블록이고 소거 루프를 실시해야할 메모리 블록이 남아 있지 않다면, 단계(S990)에서 더미 펄스(Vdummy)를 인가하기 위한 동작을 수행한다. 더미 펄스를 인가하는 동작은 도 4의 단계(S420)에서 설명한 더미 펄스의 인가 동작과 동일한 방식으로 실시될 수 있다.
이하, 리드 동작을 실시할 때 더미 펄스를 인가하는 동작에 대하여 설명하기로 한다.
도 1, 도 3 및 도 10을 참조하면, 단계(S110)에서 리드 명령(CMD)이 입력된다. 이때, 어드레스 신호(ADD)도 함께 입력된다.
단계(S120)에서 더미 펄스(Vdummy)를 인가하기 위한 동작이 실시된다. 더미 펄스를 인가하는 동작은 도 4의 단계(S420)에서 설명한 더미 펄스의 인가 동작과 동일한 방식으로 실시될 수 있다.
단계(S130)에서 리드 동작을 실시한다. 동작 회로(120~140)는 도 6의 단계(S640)에서 설명한 리드 동작과 동일한 방식으로 리드 동작을 실시할 수 있다.
상기에서, 프로그램 루프나 소거 루프가 실시된 후 정해진 시간이 지났다면, 더미 펄스(Vdummy)를 인가하는 동작은 생략할 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 불휘발성 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
불휘발성 메모리 장치(1120)는 도 1에서 설명한 반도체 장치에 해당할 수 있으며, 도 3에서 설명한 바와 같이 메모리 블록과 동작 회로가 연결될 수 있다. 메모리 컨트롤러(1110)는 불휘발성 메모리 장치(1120)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(1120)와 메모리 컨트롤러(1110)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(1111)은 프로세싱 유닛(1112)의 동작 메모리로써 사용된다. 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1114)은 불휘발성 메모리 장치(1120)의 셀 영역으로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1114)는 본 발명의 불휘발성 메모리 장치(1120)와 인터페이싱 한다. 프로세싱 유닛(1112)은 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1100)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(1100)은 동작 특성이 향상된 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 12는 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(1200)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(1200)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(1210)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(1220)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(1230)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(1240) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(1250)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 일반적인 방식에 따라 데이터를 프로그램하게 된다.
도 13에는 본 발명에 따른 플래시 메모리 장치(1312)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(1300)은 시스템 버스(1360)에 전기적으로 연결된 마이크로프로세서(1320), 램(1330), 사용자 인터페이스(1340), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1350) 및 메모리 시스템(1310)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(1300)이 모바일 장치인 경우, 컴퓨팅 시스템(1300)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1300)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(1310)은, 예를 들면, 데이터를 저장하기 위해 도 1에서 설명한 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(1310)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
ST : 메모리 스트링 PAGE : 페이지
120 : 제어 회로 130 : 전압 공급 회로
131 : 전압 생성 회로 132_0~132_m : 연결 회로
133 : 블록 선택 회로 140 : 읽기/쓰기 회로

Claims (20)

  1. 다수의 메모리 셀들을 포함하고 메모리 셀들이 다수의 페이지들로 구분되는 메모리 블록들; 및
    상기 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작을 위하여 상기 로컬 라인들로 상기 동작 전압들을 출력하도록 구성되는 동작 회로를 포함하며,
    상기 동작 회로는 상기 프로그램 루프 또는 상기 소거 루프가 완료된 후 상기 메모리 블록들의 로컬 라인들에 양전위의 더미 펄스를 인가하도록 구성되는 반도체 장치.
  2. 제 1 항에 있어서, 상기 동작 회로는,
    상기 동작 전압들을 글로벌 라인들로 출력하도록 구성되는 전압 생성 회로;
    블록 선택 신호들에 응답하여 상기 메모리 블록들의 상기 로컬 라인들을 상기 글로벌 라인들과 연결하도록 구성되는 연결 회로; 및
    상기 메모리 블록들의 비트라인들과 연결되는 읽기/쓰기 회로를 포함하며,
    상기 전압 생성 회로는 상기 더미 펄스를 상기 글로벌 라인들로 출력하도록 구성되는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 전압 생성 회로가 상기 더미 펄스를 상기 글로벌 라인들로 출력할 때 상기 연결 회로는 상기 메모리 블록들의 상기 로컬 라인들을 상기 글로벌 라인들과 연결시키도록 구성되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 동작 회로는 선택된 페이지에 포함된 메모리 셀들의 상기 프로그램 루프가 완료된 후 상기 더미 펄스를 상기 메모리 블록들의 로컬 라인들로 출력하도록 구성되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 동작 회로는 선택된 페이지들의 프로그램 루프들이 완료된 후 상기 더미 펄스를 상기 메모리 블록의 로컬 라인들로 출력하도록 구성되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 선택된 페이지들의 상기 프로그램 루프들이 모두 완료되기 전에 리드 명령이 입력되면,
    상기 동작 회로는 상기 페이지 루프들의 실행을 중단하고 상기 메모리 블록들의 로컬 라인들에 양전위의 더미 펄스를 인가한 후 상기 리드 동작을 실시하도록 구성되는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 동작 회로는 상기 리드 동작을 완료한 후 상기 선택된 페이지들의 중단된 프로그램 루프들이 다시 진행하도록 구성되는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 동작 회로는 선택된 메모리 블록에 포함된 메모리 셀들의 상기 소거 루프가 완료된 후 상기 더미 펄스를 상기 메모리 셀들의 로컬 라인들로 출력하도록 구성되는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 동작 회로는 선택된 메모리 블록들에 포함된 메모리 셀들의 상기 소거 루프들이 완료된 후 상기 더미 펄스를 상기 메모리 셀들의 로컬 라인들로 출력하도록 구성되는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 선택된 메모리 블록들의 상기 소거 루프들이 모두 완료되기 전에 리드 명령이 입력되면,
    상기 동작 회로는 상기 소거 루프들의 실행을 중단하고 상기 메모리 블록들의 로컬 라인들에 양전위의 더미 펄스를 인가한 후 상기 리드 동작을 실시하도록 구성되는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 동작 회로는 상기 리드 동작을 완료한 후 상기 선택된 메모리 블록들의 중단된 소거 루프들이 다시 진행하도록 구성되는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 동작 회로는 상기 리드 동작을 실시하기 전에 선택된 메모리 블록들의 로컬 라인들에 양전위의 더미 펄스를 추가로 인가하도록 구성되는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 더미 펄스가 상기 로컬 라인들로 인가될 때, 상기 동작 회로는 상기 메모리 블록들의 비트라인들과 공통 소스 라인에 접지 전압을 인가하도록 구성되는 반도체 장치.
  14. 비트라인들과 공통 소스 라인 사이에 연결되고, 로컬 라인들로 인가되는 동작 전압들에 따라 동작하는 메모리 스트링들을 포함하는 메모리 블록들; 및
    상기 메모리 스트링들에 포함된 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작을 위하여 상기 로컬 라인들로 상기 동작 전압들을 출력하도록 구성되는 동작 회로를 포함하며,
    상기 동작 회로는 상기 리드 동작을 실시하기 전에 상기 로컬 라인들에 양전위의 더미 펄스를 인가하도록 구성되는 반도체 장치.
  15. 제 14 항에 있어서, 상기 동작 회로는,
    상기 동작 전압들을 글로벌 라인들로 출력하도록 구성되는 전압 생성 회로;
    블록 선택 신호들에 응답하여 상기 메모리 블록들의 상기 로컬 라인들을 상기 글로벌 라인들과 연결하도록 구성되는 연결 회로; 및
    상기 메모리 블록들의 비트라인들과 연결되는 읽기/쓰기 회로를 포함하며,
    상기 전압 셍성 회로는 상기 더미 펄스를 상기 글로벌 라인들로 출력하도록 구성되는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 전압 생성 회로가 상기 더미 펄스를 상기 글로벌 라인들로 출력할 때 상기 연결 회로는 상기 메모리 블록들의 상기 로컬 라인들을 상기 글로벌 라인들과 연결시키도록 구성되는 반도체 장치.
  17. 제 14 항에 있어서,
    상기 동작 회로는 상기 리드 동작을 위해 선택된 메모리 블록의 상기 로컬 라인들에 상기 더미 펄스를 인가하도록 구성되는 반도체 장치.
  18. 제 14 항에 있어서,
    상기 동작 회로는 상기 메모리 블록들의 상기 로컬 라인들에 상기 더미 펄스를 인가하도록 구성되는 반도체 장치.
  19. 제 14 항에 있어서,
    상기 페이지의 상기 프로그램 루프가 완료될 때마다 또는 상기 메모리 블록의 상기 소거 루프가 완료될 때마다, 상기 동작 회로는 상기 로컬 라인들에 상기 더미 펄스를 추가로 인가하도록 구성되는 반도체 장치.
  20. 제 14 항에 있어서,
    상기 더미 펄스가 상기 로컬 라인들로 인가될 때, 상기 동작 회로는 상기 메모리 블록들의 비트라인들과 공통 소스 라인에 접지 전압을 인가하도록 구성되는 반도체 장치.
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