KR20160059745A - 반도체 장치 - Google Patents

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KR20160059745A
KR20160059745A KR1020140161654A KR20140161654A KR20160059745A KR 20160059745 A KR20160059745 A KR 20160059745A KR 1020140161654 A KR1020140161654 A KR 1020140161654A KR 20140161654 A KR20140161654 A KR 20140161654A KR 20160059745 A KR20160059745 A KR 20160059745A
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이희열
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 기판 상에 형성된 비트라인들과 각각 연결되고 기판 상에 형성된 공통 소스 라인과 공통으로 연결되는 메모리 스트링들을 포함하는 메모리 블록, 및 메모리 스트링에 포함된 메모리 셀들의 소거 동작을 실시하도록 구성된 동작 회로를 포함하며, 비트라인들이 다수의 그룹들로 구분되고, 동작 회로는 소거 동작을 위해 선택된 그룹의 비트라인들로 소거 전압을 인가하고 공통 소스 라인을 플로팅 상태로 설정하도록 구성된다.

Description

반도체 장치{Semiconductor appratus}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리 셀을 포함하는 반도체 장치에 관한 것이다.
메모리 셀에 데이터를 저장하기 위하여 프로그램 동작을 실시하고, 메모리 셀에 저장된 데이터를 삭제하기 위하여 소거 동작을 실시한다. 프로그램 동작은 페이지 단위로 실시되며, 소거 동작은 메모리 블록 단위로 실시된다.
메모리 어레이에 포함되는 메모리 셀들의 수가 증가함에 따라 메모리 블록의 사이즈도 커진다. 이 때문에 소거 동작 시 너무 많은 수의 메모리 셀들이 소거된다. 따라서, 반도체 장치의 수명과 전기적 특성을 개선하기 위해서는 소거 동작의 기본 단위를 변경할 필요가 있다.
본 발명의 실시예는 소거 동작의 단위를 변경하여 수명 및 전기적 특성을 개선할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 기판 상에 형성된 비트라인들과 각각 연결되고 기판 상에 형성된 공통 소스 라인과 공통으로 연결되는 메모리 스트링들을 포함하는 메모리 블록, 및 메모리 스트링에 포함된 메모리 셀들의 소거 동작을 실시하도록 구성된 동작 회로를 포함하며, 비트라인들이 다수의 그룹들로 구분되고, 동작 회로는 소거 동작을 위해 선택된 그룹의 비트라인들로 소거 전압을 인가하고 공통 소스 라인을 플로팅 상태로 설정하도록 구성된다.
본 발명의 다른 실시예에 따른 반도체 장치는 기판 상에 형성된 비트라인과 공통 소스 라인 사이에 기판으로부터 수직으로 연결되는 메모리 스트링들을 포함하고, 메모리 스트링은 비트라인과 공통 소스 라인 사이에 연결되는 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함하는 메모리 블록, 및 메모리 셀들의 소거 동작을 실시하도록 구성된 동작 회로를 포함하며, 소스 셀렉트 트랜지스터들의 게이트들이 서로 연결되는 한 쌍의 인접한 메모리 스트링들이 하나의 그룹으로 정의되고, 동작 회로는 선택된 그룹의 메모리 스트링들에 포함된 메모리 셀들의 소거 동작을 실시하도록 구성된다.
본 발명의 또 다른 실시예에 따른 반도체 장치는 기판 상에 형성된 비트라인들과 공통 소스 라인 사이에 기판으로부터 수직으로 연결되는 메모리 스트링들을 포함하고, 메모리 스트링은 비트라인과 공통 소스 라인 사이에 연결되는 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함하는 메모리 블록, 및 메모리 셀들의 소거 동작을 실시하도록 구성된 동작 회로를 포함하며, 서로 다른 비트라인들에 연결되고 드레인 셀렉트 트랜지스터들의 게이트들을 공유하는 메모리 스트링들이 하나의 그룹으로 정의되고, 동작 회로는 선택된 그룹의 메모리 스트링들에 포함된 메모리 셀들의 소거 동작을 실시하도록 구성된다.
본 발명의 실시예는 소거 동작의 단위를 변경하여 수명 및 전기적 특성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.
도 3 내지 도 8은 본 발명의 실시예들에 따른 반도체 장치의 동작 방법들을 설명하기 위한 도면들이다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 10은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 11은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치는 메모리 장치(100)와 전류 측정 회로(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 어레이(110) 및 동작 회로(120~140)를 포함한다. 메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 각각의 메모리 블록은 다수의 메모리 스트링들을 포함한다. 각각의 메모리 스트링들은 다수의 메모리 셀들을 포함한다. 플래시 메모리 장치의 경우, 메모리 블록은 플래시 메모리 셀을 포함할 수 있다. 예로써, 메모리 블록은 폴리실리콘의 플로팅 게이트나 질화막의 전하 저장막을 포함하는 플래시 메모리 셀들을 포함할 수 있다.
특히, 메모리 블록은 비트라인들과 각각 연결되고 공통 소스 라인과 병렬로 연결되는 U자형 메모리 스트링들을 포함할 수 있다. 메모리 블록의 구조에 대하여 보다 구체적으로 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(SUB) 상에 리세스부를 포함하는 파이프 게이트(PG)가 형성되고, 파이프 게이트(PG)의 리세스부 내에 파이프 채널층(PC)이 형성된다. 파이프 채널층(PC) 상에는 다수의 수직 채널층들(SP1, SP2)이 형성된다. 한쌍의 수직 채널층들 중 제1 수직 채널층(SP1)의 상부는 공통 소스 라인(SL)과 연결되고, 제2 수직 채널층(SP2)의 상부는 비트라인(BL)과 연결된다. 수직 채널층들(SP1, SP2)은 폴리실리콘으로 형성될 수 있다.
제2 수직 채널층(SP2)의 서로 다른 높이에서 제2 수직 채널층(SP2)을 감싸도록 다수의 도전막들(DSL, WLn~WLk+1)이 형성된다. 또한, 제1 수직 채널층(SP1)의 서로 다른 높이에서 제1 수직 채널층(SP1)을 감싸도록 다수의 도전막들(SSL, WL0~WLk)이 형성된다. 수직 채널층들(SP1, SP2)의 표면과 파이프 채널층(PC)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층들(SP1, SP2)과 도전막들(DSL, WLn~WLk+1, SSL, WL0~WLk)의 사이와 파이프 채널층(PC)과 파이프 게이트(PC)의 사이에도 위치한다.
제2 수직 채널층(SP2)을 감싸는 최상부 도전막은 드레인 셀렉트 라인(DSL)이 되고, 드레인 셀렉트 라인(DSL)의 하부 도전막들은 워드라인들(WLn~WLk+1)이 될 수 있다. 제1 수직 채널층(SP1)을 감싸는 최상부 도전막은 소스 셀렉트 라인(SSL)이 되고, 소스 셀렉트 라인(SSL)의 하부 도전막들은 워드라인들(WL0~WLk)이 될 수 있다. 워드라인들로 사용되는 도전막들 중 일부는 더미 워드라인(미도시)이 될 수 있다.
다시 말해, 반도체 기판의 서로 다른 영역 상에는 제1 도전막들(SSL, WL0~WLk)과 제2 도전막들(DSL, WLn~WLk+1)이 각각 적층된다. 제1 도전막들(SSL, WL0~WLk)을 관통하는 제1 수직 채널층(SP1)은 소스 라인(SL)과 파이프 채널층(PC) 사이에 수직으로 연결된다. 제2 도전막들(DSL, WLn~WLk+1)을 관통하는 제2 수직 채널층(SP2)은 비트 라인(BL)과 파이프 채널층(PC) 사이에 수직으로 연결된다.
드레인 셀렉트 라인(DSL)이 제2 수직 채널층(SP2)을 감싸는 부분에서 드레인 선택 트랜지스터(DST)가 형성되고, 워드라인들(WLn~WLk+1)이 제2 수직 채널층(SP2)을 감싸는 부분에서 메인 셀 트랜지스터들(Cn~Ck+1)이 각각 형성된다. 소스 셀렉트 라인(SSL)이 제1 수직 채널층(SP1)을 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성되고, 워드라인들(WL0~WLk)이 제1 수직 채널층(SP1)을 감싸는 부분에서 메인 셀 트랜지스터들(C0~Ck)이 각각 형성된다.
상기의 구조에 의해, 메모리 스트링은 비트 라인(BL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(Cn~Ck+1)과 공통 소스 라인(CSL) 및 파이프 채널층(PC) 사이에 기판(SUB)과 수직으로 연결되는 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~Ck)을 포함할 수 있다. 상기의 구조에서 셀렉트 트랜지스터(DST 또는 SST)와 메인 셀 트랜지스터(Cn 또는 C0) 사이에 더미 셀 트랜지스터(미도시)가 더 연결되고, 메인 셀 트랜지스터(Ck+1 또는 Ck)와 파이프 트랜지스터(PT) 사이에 더미 셀 트랜지스터(미도시)가 더 연결될 수도 있다.
공통 소스 라인(SL)과 파이프 트랜지스터(PT) 사이에 연결된 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~Ck)은 제1 수직 메모리 스트링을 구성하고, 비트 라인(BL)과 파이프 트랜지스터(PT) 사이에 연결된 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(Cn~Ck+1)은 제2 수직 메모리 스트링을 구성할 수 있다.
도 2c를 참조하면, 메모리 블록(110MB)은 비트 라인들에 연결된 다수의 메모리 스트링들(ST)을 포함한다. P-BiCS 구조에서 각각의 메모리 스트링(ST)은 공통 소스 라인(SL) 및 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제1 수직 메모리 스트링(SST, C0~C7)과 비트라인(BL)과 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제2 수직 메모리 스트링(C8~C15, DST)을 포함한다. 제1 수직 메모리 스트링(SST, C0~C7)은 소스 셀렉트 트랜지스터(SST)와 메모리 셀들(C0~C7)을 포함한다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL0, SSL1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C0~C7)은 적층된 워드라인들(WL0~WL7)로 인가되는 전압에 의해 제어된다. 제2 수직 메모리 스트링(C8~C15, DST)은 드레인 셀렉트 트랜지스터(DST)와 메모리 셀들(C8~C15)을 포함한다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL1~DSL4)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C8~C15)은 적층된 워드라인들(WL8~WL15)로 인가되는 전압에 의해 제어된다.
P-BiCS 구조의 메모리 스트링에서 중간에 위치하는 한쌍의 메모리 셀들(C7, C8) 사이에 연결된 파이프 트랜지스터(PT)는 메모리 블록(110MB)이 선택되면 선택된 메모리 블록(110MB)에 포함된 제1 수직 메모리 스트링(SST, C0~C7)의 채널층들과 제2 수직 메모리 스트링(C8~C15, DST)의 채널층들을 전기적으로 연결시키는 동작을 수행한다.
한편, 2D 구조의 메모리 블록에서는 비트라인마다 하나의 메모리 스트링이 연결되고 하나의 드레인 셀렉트 라인에 의해 메모리 블록의 드레인 셀렉트 트랜지스터들이 동시에 제어되었으나, 3D 구조의 메모리 블록(110MB)에서는 비트라인(BL)마다 다수개의 메모리 스트링들(ST)이 공통으로 연결된다. 동일 메모리 블록(110MB)에서 하나의 비트라인(BL)에 공통으로 연결되고 동일한 워드라인들에 의해 제어되는 메모리 스트링(ST)의 수는 설계에 따라 변경될 수 있다.
하나의 비트라인(BL)에 다수개의 메모리 스트링들이 병렬로 연결됨에 따라, 하나의 비트라인(BL)과 메모리 스트링들(ST)을 선택적으로 연결하기 위하여 드레인 셀렉트 트랜지스터들(DST)이 드레인 셀렉트 라인들(DSL1~DSL4)로 인가되는 셀렉트 전압들에 의해 독립적으로 제어된다.
메모리 블록(110MB)에서 수직으로 연결된 제1 수직 메모리 스트링(SST, C0~C7)의 메모리 셀들(C0~C7)과 제2 수직 메모리 스트링(C8~C15, DST)의 메모리 셀들(C8~C15)은 적층된 워드라인들(WL0~WL7)과 적층된 워드라인들(WL8~WL15)로 인가되는 동작 전압들에 의해 각각 제어된다. 이러한 워드라인들(WL0~WL15)은 메모리 블록 단위로 구분된다.
셀렉트 라인들(DSL1~DSL4, SSL0, SSL1)과 워드라인들(WL0~WL15)은 메모리 블록(110MB)의 로컬 라인들이 된다. 특히, 소소 셀렉트 라인(SSL0, SSL1)과 워드라인들(WL0~WL7)은 제1 수직 메모리 스트링의 로컬 라인들이 되고, 드레인 셀렉트 라인(DSL1~DSL4)과 워드라이들(WL8~WL15)은 제2 수직 메모리 스트링의 로컬 라인들이 될 수 있다. 한편, 메모리 블록(110MB) 내에서 파이프 트랜지스터들(PT)의 게이트들(PG)은 공통으로 연결될 수 있다.
도 2d를 참조하면, 수직 채널층들(SP0, SP1)은 지그재그 형태로 배열될 수 있다. 수직 채널층들(SP2)의 상부는 비트라인들(BLe, BLo)와 연결되고 수직 채널층들(SP1)의 상부는 공통 소스 라인(미도시)과 연결될 수 있다.
메모리 블록(110MB) 내에서 동일한 비트라인(BLe)에 연결된 메모리 스트링들(ST)은 드레인 셀렉트 라인들(DSL0~DSL9)이 서로 분리될 수 있다. 또한, 서로 다른 비트라인들(BLe, BLo)에 연결된 일부 메모리 스트링들(ST)은 드레인 셀렉트 라인(DSL0)을 공유할 수 있다. 한편, 서로 인접한 한 쌍의 메모리 스트링들(ST)은 공통 소스 라인(SSL0)을 공유할 수 있다.
상기의 구조에 따라, 메모리 블록(110MB)에서 비트라인(BLe)에 10개의 메모리 스트링들이 연결되는 경우, 10개의 드레인 셀렉트 라인들(DSL0~DLS9)과 5개의 소스 셀렉트 라인들(SSL0~SSL4)이 형성될 수 있다. 소스 셀렉트 라인들(SSL0, SSL1) 사이에는 2개의 드레인 셀렉트 라인들(DSL1, DSL2)이 배열될 수 있다. 셀렉트 라인들(DSL0~DSL9, SSL0~SSL4)은 비트라인들(BLe, BLo)과 교차하는 방향으로 배열될 수 있다.
다시 도 1 및 도 2b를 참조하면, 동작 회로(120~140)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(C0)의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 프로그램 루프는 프로그램 동작과 검증 동작을 포함하고, 소거 루프는 소거 동작과 검증 동작을 포함한다. 동작 회로(120~140)는 소거 루프 후 메모리 셀들의 문턱전압들이 분포하는 소거 레벨을 조절하기 위한 프로그램 동작(또는 포스트 프로그램 동작)을 실시할 수 있다.
프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 동작 회로(120~140)는 동작 전압들을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL)과 공통 소스 라인(SL)으로 선택적으로 출력하고, 비트라인들(BL)의 프리차지/디스차지를 제어하거나 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱하도록 구성된다.
NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130) 및 읽기/쓰기 회로(140)을 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.
제어 회로(120)는 외부로부터 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl, Vpg)을 원하는 레벨로 생성하고 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL)과 공통 소스 라인(SL)로 인가될 수 있도록 전압 공급 회로(130)를 제어한다. 이를 위해, 제어 회로(120)는 전압 제어 신호(CMDv)를 전압 공급 회로(130)로 출력할 수 있다. 그리고, 제어 회로(120)는 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위해 메모리 셀들에 저장하기 위한 데이터에 따라 비트라인들(BL)의 프리차지/디스차지를 제어하거나 리드 동작 또는 검증 동작 시 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱할 수 있도록 읽기/쓰기 회로(140)을 제어한다. 이를 위해, 제어 회로(120)는 동작 제어 신호(CMDpb)를 읽기/쓰기 회로(140)로 출력할 수 있다.
전압 공급 회로(130)는 제어 회로(20)의 제어 신호(CMDv)에 따라 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl, Vpg)을 생성한다. 여기서, 동작 전압은 소거 전압(Verase), 프로그램 전압(Vpgm), 리드 전압(Vread), 패스 전압(Vpass), 셀렉트 전압(Vdsl, Vssl), 공통 소스 전압(Vsl), 파이프 게이트 전압(Vpg) 등을 포함할 수 있다. 그리고, 제어 회로(120)의 로우 어드레스 신호(미도시)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL)과 공통 소스 라인(SL)로 동작 전압들을 출력한다.
읽기/쓰기 회로(140)은 비트라인들(BL)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(미도시)을 각각 포함할 수 있다. 특히, 페이지 버퍼들은 비트라인들(BL)마다 각각 연결될 수 있다. 즉, 하나의 비트라인에 하나의 페이지 버퍼가 연결될 수 있다. 프로그램 동작 시 제어 회로(120)의 제어 신호(CMDpb)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 페이지 버퍼들은 비트라인들(BL)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(120)의 제어 신호(CMDpb)에 따라, 비트라인들(BL)을 프리차지한 후 비트라인들(BL)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치할 수 있다.
상기의 구성들을 포함하는 동작 회로(120~140)는 소거 동작을 메모리 블록 단위보다 작은 단위로 실시할 수 있도록 구성된다.
이하, 상기의 구조들을 포함하는 반도체 장치의 동작 방법을 설명하기로 한다. 도 3 내지 도 8은 본 발명의 실시예들에 따른 반도체 장치의 동작 방법들을 설명하기 위한 도면들이다.
도 1 및 도 3을 참조하면, 비트라인들(BLe, BLo)이 다수의 비트라인 그룹들(Top BLs, Bottom BLs)로 구분되고, 동작 회로(120~140)는 소거 동작을 메모리 블록(110MB) 단위로 실시하는 대신 비트라인 그룹(Top BLs, Bottom BLs) 단위로 메모리 스트링들의 소거 동작을 실시할 수 있다. 즉, 동작 회로(120~140)는 선택된 그룹(예, Top BLs)의 비트라인들과 연결된 메모리 스트링들의 소거 동작을 실시할 때 비선택된 그룹(예, Bottom BLs)의 비트라인들과 연결된 메모리 스트링들의 소거 동작을 금지할 수 있다.
소거 동작을 비트라인들의 그룹 단위로 실시하기 위하여, 동작 회로(120~140)는 비트라인들(Top BLs, Bottom BLs, Buffer BLs), 공통 소스 라인(SL) 및 로컬 라인들(SSL0~SSL4, WL0~WL15, DSL0~DSL9, PG)로 하기의 표 1에서와 같이 소거 동작에 필요한 전압들을 인가할 수 있다.
[표 1]
Figure pat00001
구체적으로 설명하면, 동작 회로(120~140)는 소거 동작을 위해 제1 그룹의 비트라인들(Top BLs)로 소거 전압(Verase)을 인가하고 제2 그룹의 비트라인들(Bottom BLs)에는 소거 금지 전압(Verase_inhibit)을 인가할 수 있다. 여기서, 소거 전압(Verase)은 0V 내지 25V의 범위에서 제1 그룹의 비트라인들(Top BLs)로 인가될 수 있다. 소거 금지 전압(Verase_inhibit)은 5V 내지 10V의 범위에서 제2 그룹의 비트라인들(Bottom BLs)로 인가될 수 있다. 소거 금지 전압(Verase_inhibit)은 제2 그룹의 비트라인들(Bottom BLs)과 연결된 메모리 스트링들의 소거 디스터번스 특성을 개선할 수 있다.
이렇듯 비트라인들은 배열된 순서에 따라 다수의 그룹들(Top BLs, Bottom BLs)로 구분되고, 동작 회로(120~140)는 비선택 그룹의 비트라인들(Bottom BLs)에 소거 전압(Verase)보다 낮은 소거 금지 전압(Verase_inhibit)을 인가할 수 있다.
한편, 동작 회로(120~140)는 소거 동작을 실시할 때 비트라인 그룹들 사이에 위치하는 버퍼 비트라인들(Buffer BLs)을 플로팅 상태로 설정하거나 소거 전압보다 낮은 약 10V의 양전압(Vbl_buffer)을 인가할 수 있다. 이로써, 비트라인 그룹들 사이의 브레이크 다운 특성을 개선할 수 있다.
소거 동작 시 동작 회로(120~140)는 공통 소스 라인(SL)과 소스 셀렉트 라인(SSL0~SSL4)을 플로팅 상태로 설정할 수 있다. 이로써, 소스 셀렉트 트랜지스터가 소거되는 것을 방지할 수 있다.
동작 회로(120~140)는 소거 동작에 필요한 GIDL(Gate-induced drain leakage) 전류가 드레인 셀렉트 트랜지스터에서 발생되도록 하기 위하여 드레인 셀렉트 라인(DSL0~DSL9)에 양전위의 드레인 셀렉트 전압(Vdsl)을 인가할 수 있다. 드레인 셀렉트 전압(Vdsl)은 소거 전압(Verase)보다 약 8V 정도 낮은 것이 바람직하다.
동작 회로(120~140)는 소거 동작 시 기판에 형성된 메모리 스트링의 파이트 트랜지스터를 소거 금지 상태로 설정한다. 이를 위하여, 동작 회로(120~140)는 파이프 트랜지스터의 게이트(PG)로 약 10V의 양전압(Vpg)을 인가하거나 파이프 트랜지스터를 플로팅 상태로 설정할 수 있다.
제2 그룹의 비트라인들(Bottom BLs)과 연결된 메모리 스트링들의 소거 동작을 실시하는 경우, 동작 회로(120~140)는 제2 그룹의 비트라인들(Bottom BLs)로 소거 전압(Verase)을 인가하고 제1 그룹의 비트라인들(Top BLs)에는 소거 금지 전압(Verase_inhibit)을 인가할 수 있다.
도 1 및 도 4를 참조하면, 비트라인들은 이븐 비트라인들(BLe)을 포함하는 제1 그룹과 오드 비트라인들(BLo)을 포함하는 제2 그룹으로 구분될 수 있으며, 동작 회로(120~140)는 선택된 그룹의 비트라인들에 소거 전압(Verase)을 인가하고, 비선택 그룹의 비트라인들에 소거 전압(Verase)보다 낮은 소거 금지 전압(Verase_inhibit)을 인가하거나 비선택 그룹의 비트라인들을 플로팅 상태로 설정하도록 구성될 수 있다.
비트라인들이 이븐 비트라인들(BLe)과 오드 비트라인들(BLo)로 구분되는 경우, 동작 회로(120~140)는 비트라인들(BLe, BLo), 공통 소스 라인(SL) 및 로컬 라인들(SSL0~SSL4, WL0~WL15, DSL0~DSL9, PG)로 하기의 표 2에서와 같이 소거 동작에 필요한 전압들을 인가할 수 있다.
[표 2]
Figure pat00002
구체적으로 설명하면, 이븐 비트라인들(BLe)과 연결된 메모리 스트링들의 소거 동작을 실시할 때 동작 회로(120~140)는 소거 동작을 위해 제1 그룹의 비트라인들(BLe)로 소거 전압(Verase)을 인가하고 제2 그룹의 비트라인들(BLo)에는 소거 금지 전압(Verase_inhibit)을 인가할 수 있다. 오드 비트라인들(BLo)과 연결된 메모리 스트링들의 소거 동작을 실시할 때 동작 회로(120~140)는 소거 동작을 위해 제2 그룹의 비트라인들(BLo)로 소거 전압(Verase)을 인가하고 제1 그룹의 비트라인들(BLe)에는 소거 금지 전압(Verase_inhibit)을 인가할 수 있다. 여기서, 소거 전압(Verase)은 0V 내지 25V의 범위에서 제1 그룹의 비트라인들(BLe)로 인가될 수 있다. 소거 금지 전압(Verase_inhibit)은 5V 내지 10V의 범위에서 제2 그룹의 비트라인들(BLo)로 인가될 수 있다.
그 외에, 공통 소스 라인(SL)과 로컬 라인들(SL0~SSL4, WL0~WL15, DSL0~DSL9, PG)에는 도 3에서 설명한 전압들이 동일하게 인가될 수 있다.
도 1 및 도 5를 참조하면, 소스 셀렉트 트랜지스터들의 게이트들이 서로 연결되는 한 쌍의 인접한 메모리 스트링들이 단위 그룹으로 정의될 수 있다. 즉, 소스 셀렉트 라인(SSL0~SSL4)을 공유하는 메모리 스트링들이 단위 메모리 스트링 그룹으로 구분될 수 있다. 동작 회로(120~140)는 선택된 그룹의 메모리 스트링들에 포함된 메모리 셀들의 소거 동작을 선택적으로 실시할 수 있다.
이 경우, 동작 회로(120~140)는 선택된 그룹의 소거 동작의 위해 비트라인들(BL), 공통 소스 라인(SL) 및 로컬 라인들(SSL0~SSL4, WL0~WL15, DSL0~DSL9, PG)로 하기의 표 3에서와 같이 소거 동작에 필요한 전압들을 인가할 수 있다.
[표 3]
Figure pat00003
구체적으로 설명하면, 동작 회로(120~140)는 소거 동작을 위해 공통 소스 라인(SL)으로 소거 전압(Verase)을 인가하고, 비트라인들(BL)을 플로팅 상태로 설정하거나 비트라인(BL)에 소거 전압(Verase)을 인가하도록 구성될 수 있다. 또한, 동작 회로(120~140)는 워드라인들(WL0~WL15)에 접지 전압(예, 0V)을 인가하고 파이프 트랜지스터의 게이트(PG)를 플로팅 상태로 설정하거나 게이트(PG)에 약 10V와 같이 소거를 금지할 수 있는 양전압(Vpg)을 인가할 수 있다.
특히, 선택된 그룹에 포함된 메모리 스트링들의 소거 동작을 위해, 동작 회로(120~140)는 선택된 그룹(예, SSLGroup0)의 소스 셀렉트 트랜지스터들의 게이트들에 해당하는 소스 셀렉트 라인(SSL0)으로 양전위의 소스 셀렉트 전압(Vssl_sel)을 인가할 수 있다. 소스 셀렉트 전압(Vssl_sel)은 소스 셀렉트 트랜지스터에서 소거 동작에 필요한 GIDL 전류를 발생시키기 위하여 인가되며 소거 전압(Verase)보다 약 8V 정도 낮은 것이 바람직하다.
한편, 동작 회로(120~140)는 비선택된 그룹들(SSLGroup1~SSLGroup4)의 소스 셀렉트 트랜지스터들이 소거되는 것을 방지하기 위하여 비선택된 그룹들(SSLGroup1~SSLGroup4)의 소스 셀렉트 트랜지스터들의 게이트들에 해당하는 소스 셀렉트 라인들(SSL1~SSL4)을 플로팅 상태로 설정하거나, 소스 셀렉트 라인들(SSL1~SSL4)로 양전위의 소스 셀렉트 전압(Vssl_unsel)을 인가할 수 있다. 양전위의 소스 셀렉트 전압(Vssl_unsel)이 인가되면 비선택 메모리 스트링들의 채널 영역으로 소거 포텐셜(erase potential)이 적게 전달되어 소거 디스터번스 특성을 개선할 수 있다. 참고로, 소스 셀렉트 전압(Vssl_unsel)이 소스 셀렉트 전압(Vssl_sel)보다 낮은 것이 바람직하다.
또한, 선택된 그룹에 포함된 메모리 스트링들의 소거 동작을 위해, 동작 회로(120~140)는 선택된 그룹(예, SSLGroup0)의 드레인 셀렉트 트랜지스터들의 게이트들에 해당하는 드레인 셀렉트 라인(DSL0, DSL1)으로 소스 셀렉트 전압(Vssl_sel)과 동일한 양전위의 드레인 셀렉트 전압(Vdsl_sel)을 인가할 수 있다. 드레인 셀렉트 전압(Vdsl_sel)은 드레인 셀렉트 트랜지스터에서 소거 동작에 필요한 GIDL 전류를 발생시키기 위하여 인가되며 소거 전압(Verase)보다 약 8V 정도 낮은 것이 바람직하다.
한편, 동작 회로(120~140)는 비선택된 그룹들(SSLGroup1~SSLGroup4)의 드레인 셀렉트 트랜지스터들이 소거되는 것을 방지하기 위하여 비선택된 그룹들(SSLGroup1~SSLGroup4)의 드레인 셀렉트 트랜지스터들의 게이트들에 해당하는 드레인 셀렉트 라인들(DSL2~DSL9)을 플로팅 상태로 설정하거나, 드레인 셀렉트 라인들(DSL2~DSL9)로 소스 셀렉트 전압(Vssl_unsel)과 동일한 양전위의 드레인 셀렉트 전압(Vdsl_unsel)을 인가할 수 있다. 양전위의 드레인 셀렉트 전압(Vdsl_unsel)이 인가되면 비트라인(BL)으로부터 비선택 메모리 스트링들의 채널 영역으로 소거 포텐셜(erase potential)이 적게 전달되어 소거 디스터번스 특성을 개선할 수 있다. 참고로, 드레인 셀렉트 전압(Vdsl_unsel)이 드레인 셀렉트 전압(Vdsl_sel)보다 낮은 것이 바람직하다.
도 1 및 도 6을 참조하면, 서로 다른 비트라인들에 연결되고 드레인 셀렉트 트랜지스터의 게이트에 해당하는 드레인 셀렉트 라인을 공유하는 메모리 스트링들이 단위 그룹으로 정의될 수 있다. 즉, 드레인 셀렉트 라인들(DSL0~DSL9)을 각각 공유하는 메모리 스트링들이 단위 메모리 스트링 그룹으로 구분될 수 있다. 동작 회로(120~140)는 선택된 그룹의 메모리 스트링들에 포함된 메모리 셀들의 소거 동작을 선택적으로 실시할 수 있다.
이 경우, 동작 회로(120~140)는 선택된 그룹의 소거 동작의 위해 비트라인들(BL), 공통 소스 라인(SL) 및 로컬 라인들(SSL0~SSL4, WL0~WL15, DSL0~DSL9, PG)로 하기의 표 4에서와 같이 소거 동작에 필요한 전압들을 인가할 수 있다.
[표 4]
Figure pat00004
구체적으로 설명하면, 동작 회로(120~140)는 소거 동작을 위해 비트 라인(BL)으로 소거 전압(Verase)을 인가하고, 공통 소스 라인(SL)을 플로팅 상태로 설정하도록 구성될 수 있다. 또한, 동작 회로(120~140)호는 워드라인들(WL0~WL15)에 접지 전압(예, 0V)을 인가하고 파이프 트랜지스터의 게이트(PG)를 플로팅 상태로 설정하거나 게이트(PG)에 약 10V와 같이 소거를 금지할 수 있는 양전압(Vpg)을 인가할 수 있다.
특히, 선택된 그룹(예, DSLGroup0)에 포함된 메모리 스트링들의 소거 동작을 위해, 동작 회로(120~140)는 선택된 그룹(DSLGroup0)의 드레인 셀렉트 트랜지스터들의 게이트들에 해당하는 드레인 셀렉트 라인(DSL0)으로 양전위의 드레인 셀렉트 전압(Vdsl_sel)을 인가할 수 있다. 드레인 셀렉트 전압(Vdsl_sel)은 드레인 셀렉트 트랜지스터에서 소거 동작에 필요한 GIDL 전류를 발생시키기 위하여 인가되며 소거 전압(Verase)보다 약 8V 정도 낮은 것이 바람직하다. 또한, 동작 회로(120~140)는 선택된 그룹(DSLGroup0)의 소스 셀렉트 트랜지스터들의 게이트들에 해당하는 소스 셀렉트 라인(SSL0)을 플로팅 상태로 설정할 수 있다.
한편, 동작 회로(120~140)는 비선택된 그룹들(DSLGroup1~DSLGroup9)의 드레인 셀렉트 트랜지스터들이 소거되는 것을 방지하기 위하여 비선택된 그룹들(DSLGroup1~DSLGroup9)의 드레인 셀렉트 트랜지스터들의 게이트들에 해당하는 드레인 셀렉트 라인들(DSL1~DSL9)을 플로팅 상태로 설정하거나, 소드레인 셀렉트 라인들(DSL1~DSL9)로 양전위의 드레인 셀렉트 전압(Vdssl_unsel)을 인가할 수 있다. 또한, 동작 회로(120~140)는 비선택된 그룹(DSLGroup1~DSLGroup9)의 소스 셀렉트 트랜지스터들의 게이트들에 해당하는 소스 셀렉트 라인(SSL1~SSL4))을 플로팅 상태로 설정할 수 있다.
양전위의 드레인 셀렉트 전압(Vdsl_unsel)이 인가되면 비선택 메모리 스트링들의 채널 영역으로 소거 포텐셜(erase potential)이 적게 전달되어 소거 디스터번스 특성을 개선할 수 있다. 참고로, 드레인 셀렉트 전압(Vdsl_unsel)이 드레인 셀렉트 전압(Vdsl_sel)보다 낮은 것이 바람직하다.
도 1 및 도 7을 참조하면, 메모리 블록에 포함되는 메모리 셀들이 기판 상에 적층되는 높이에 따라 다수의 그룹들(WLGroupD, WLGRoupU)로 구분될 수 있다. 즉, 기판 상에 적층된 워드라인들 중 하부에 위치하는 워드라인들(Bottom WLs)과 연결되는 메모리 셀들이 제1 그룹이 되고, 상부에 위치하는 워드라인들(Top WLs)과 연결되는 메모리 셀들이 제2 그룹이 될 수 있다. 워드라인 그룹들(WLGroupD, WLGRoupU) 사이에 위치하는 워드라인은 버퍼 워드라인(Buffer WLs)으로 사용될 수 있다. 셀렉트 라인들(DSL, SSL)과 연결되는 셀렉트 트랜지스터들과 상부 워드라인 그룹(WPGroupU)의 메모리 셀들 사이에는 더미 워드라인들(DPWL, SPWL)과 연결되는 더미 셀들이 연결될 수 있다. 또한, 파이프 트랜지스터와 하부 워드라인 그룹(WPGoupD)의 메모리 셀들 사이에는 더미 워드라인들(PDWL, PSWL)과 연결되는 더미 셀들이 연결될 수 있다.
선택된 그룹의 워드라인들과 연결되는 메모리 셀들의 소거 동작을 실시하기 위하여, 동작 회로(120~140)는 비트라인들(BL), 공통 소스 라인(SL) 및 로컬 라인들(SSL, DPWL, SPWL, Top WLs, Buffer WLs, Bottom WLs, PDWL, PSWL, DSL, PG)로 하기의 표 5에서와 같이 소거 동작에 필요한 전압들을 인가할 수 있다.
[표 5]
Figure pat00005
구체적으로 설명하면, 동작 회로(120~140)는 소거 동작을 위해 공통 소스 라인(SL)으로 소거 전압(Verase)을 인가하고, 비트라인들(BL)을 플로팅 상태로 설정하거나 비트라인(BL)에 소거 전압(Verase)을 인가하도록 구성될 수 있다. 또한, 동작 회로(120~140)는 파이프 트랜지스터의 게이트(PG)를 플로팅 상태로 설정하거나 게이트(PG)에 약 10V와 같이 소거를 금지할 수 있는 양전압(Vpg)을 인가하고, 버퍼 워드라인(Buffer WLs)을 플로팅 상태로 설정하거나 버퍼 워드라인(Buffer WLs)에 소거 전압(Verase)보다 낮은 약 10V의 소거 금지 전압(Verase_inhibit)을 인가할 수 있다. 동작 회로(120~140)는 셀렉트 트랜지스터에서 소거 동작에 필요한 GIDL 전류를 발생시키기 위하여 셀레트 라인들(SSL, DSL)에 소거 전압(Verase)보다 약 8V 정도 낮은 양전위의 셀렉트 전압들(Vssl, Vdsl)을 인가할 수 있다.
한편, 상부 워드라인 그룹(WLGroupU)의 워드라인들(Top WLs)과 연결되는 메모리 셀들의 소거 동작을 실시하는 경우, 동작 회로(120~140)는 상부 더미 워드라인들(DPWL, SPWL)과 상부 워드라인들(Top WLs)에 접지 전압(예, 0V)을 인가할 수 있다. 그리고, 동작 회로(120~140)는 하부 더미 워드라인들(PDWL, PSWL)과 하부 워드라인들(Bottom WLs)을 플로팅 상태로 설정하거나 하부 더미 워드라인들(PDWL, PSWL)과 하부 워드라인들(Bottom WLs) 소거 전압(Verase)보다 낮은 약 10V의 소거 금지 전압(Verase_inhibit)을 인가할 수 있다.
반대로, 하부 워드라인 그룹(WLGroupD)의 워드라인들(Bottom WLs)과 연결되는 메모리 셀들의 소거 동작을 실시하는 경우, 동작 회로(120~140)는 하부 더미 워드라인들(PDWL, PSWL)과 하부 워드라인들(Bottom WLs)에 접지 전압(예, 0V)을 인가할 수 있다. 그리고, 동작 회로(120~140)는 상부 더미 워드라인들(DPWL, SPWL)과 상부 워드라인들(Top WLs)을 플로팅 상태로 설정하거나 상부 더미 워드라인들(DPWL, SPWL)과 상부 워드라인들(Top WLs) 소거 전압(Verase)보다 낮은 약 10V의 소거 금지 전압(Verase_inhibit)을 인가할 수 있다.
도 1 및 도 8을 참조하면, 기판 상에 적층되는 메모리 셀들은 위치에 따라 다수의 그룹들(WLGroupD, WLGRoupS)로 구분될 수 있다. 즉, 드레인 셀렉트 라인(DSL)과 기판 사이에 위치하는 워드라인들(WLd)과 연결되는 메모리 셀들이 제1 그룹(WLGroupD)이 되고, 소스 셀렉트 라인(SSL)과 기판 사이에 위치하는 워드라인들(WLs)과 연결되는 메모리 셀들이 제2 그룹(WLGroupS)이 될 수 있다.
드레인 셀렉트 라인(DSL)과 연결되는 셀렉트 트랜지스터와 워드라인 그룹(WLd)의 메모리 셀들 사이에는 더미 워드라인(DPWL)과 연결되는 더미 셀이 연결될 수 있다. 소스 셀렉트 라인(SSL)과 연결되는 셀렉트 트랜지스터와 워드라인 그룹(WLs)의 메모리 셀들 사이에는 더미 워드라인(SPWL)과 연결되는 더미 셀이 연결될 수 있다.
또한, 파이프 게이트 라인(PG)과 연결되는 파이프 트랜지스터와 워드라인 그룹(WLd)의 메모리 셀들 사이에는 더미 워드라인(PDWL)과 연결되는 더미 셀이 연결될 수 있다. 파이프 게이트 라인(PG)과 연결되는 파이프 트랜지스터와 워드라인 그룹(WLs)의 메모리 셀들 사이에는 더미 워드라인(PSWL)과 연결되는 더미 셀이 연결될 수 있다.
선택된 그룹의 워드라인들과 연결되는 메모리 셀들의 소거 동작을 실시하기 위하여, 동작 회로(120~140)는 비트라인들(BL), 공통 소스 라인(SL) 및 로컬 라인들(SSL, DPWL, SPWL, WLs, WLd, PDWL, PSWL, DSL, PG)로 하기의 표 6에서와 같이 소거 동작에 필요한 전압들을 인가할 수 있다.
[표 6]
Figure pat00006
구체적으로 설명하면, 제1 실시예의 경우, 동작 회로(120~140)는 소거 동작을 위해 공통 소스 라인(SL)과 비트라인(BL)으로 소거 전압(Verase)을 인가하고, 소스 셀렉트 라인(SSL)에는 소스 셀렉트 트랜지스터에서 소거 동작에 필요한 GIDL 전류를 발생시키기 위하여 소거 전압(Verase)보다 약 8V 정도 낮은 양전위의 소스 셀렉트 전압(Vssl)을 인가할 수 있다. 드레인 셀렉트 라인(DSL)에는 소거 디스터번스 특성을 개선하기 위하여 소거 전압(Verase)보다 약 5V 정도 낮은 양전위의 드레인 셀렉트 전압(Vdsl)이 인가될 수 있다. 파이프 트랜지스터의 파이프 게이트(PG)는 플로팅 상태로 설정되거나 파이프 게이트(PG)에 소거 금지 전압(Verase_inhibit)이 인가될 수 있다.
상기의 조건에서 그룹(WLGroupS)에 포함된 메모리 셀들의 소거 동작을 실시하는 경우, 동작 회로(120~140)는 더미 워드라인들(SPWL, PSWL)과 워드라인들(WLs)에 소거를 위한 접지 전압(예, 0V)을 인가할 수 있다. 이때, 더미 워드라인(PSWL)은 플로팅 상태로 설정될 수도 있다. 또한, 동작 회로(120~140)는 더미 워드라인들(DPWL, PDWL)과 워드라인들(WLd)을 플로팅 상태로 설정하거나 더미 워드라인들(DPWL, PDWL)과 워드라인들(WLd)에 소거 금지 전압(Verase_inhibit)을 인가할 수 있다.
반대로, 그룹(WLGroupD)에 포함된 메모리 셀들의 소거 동작을 실시하는 경우, 동작 회로(120~140)는 더미 워드라인들(DPWL, PDWL)과 워드라인들(WLd)에 소거를 위한 접지 전압(예, 0V)을 인가할 수 있다. 이때, 더미 워드라인(PDWL)은 플로팅 상태로 설정될 수도 있다. 또한, 동작 회로(120~140)는 더미 워드라인들(SPWL, PSWL)과 워드라인들(WLs)을 플로팅 상태로 설정하거나 더미 워드라인들(SPWL, PSWL)과 워드라인들(WLs)에 소거 금지 전압(Verase_inhibit)을 인가할 수 있다.
제2 실시예의 경우, 동작 회로(120~140)는 소거 동작을 위해 공통 소스 라인(SL)과 비트라인(BL)으로 소거 전압(Verase)을 인가하고, 파이프 트랜지스터를 턴오프시키기 위한 전압(Vpg)을 파이프 트랜지스터의 파이프 게이트(PG)로 인가할 수 있다.
상기의 조건에서 그룹(WLGroupS)에 포함된 메모리 셀들의 소거 동작을 실시하는 경우, 동작 회로(120~140)는 더미 워드라인들(SPWL, PSWL)과 워드라인들(WLs)에 소거를 위한 접지 전압(예, 0V)을 인가할 수 있다. 이때, 더미 워드라인(PSWL)은 플로팅 상태로 설정될 수도 있다. 또한, 동작 회로(120~140)는 더미 워드라인들(DPWL, PDWL)과 워드라인들(WLd)을 플로팅 상태로 설정하거나 더미 워드라인들(DPWL, PDWL)과 워드라인들(WLd)에 소거 금지 전압(Verase_inhibit)을 인가할 수 있다.
제1 실시예와 달리, 동작 회로(120~140)는 소스 셀렉트 트랜지스터에서 소거 동작에 필요한 GIDL 전류를 발생시키기 위하여 소거 전압(Verase)보다 약 8V 정도 낮은 양전위의 소스 셀렉트 전압(Vssl)을 소스 셀렉트 라인(SSL)에 인가할 수 있다. 또한, 드레인 셀렉트 라인(DSL)에는 소거 디스터번스 특성을 개선하기 위하여 소거 전압(Verase)보다 약 5V 정도 낮은 양전위의 드레인 셀렉트 전압(Vdsl)이 인가될 수 있다.
그룹(WLGroupD)에 포함된 메모리 셀들의 소거 동작을 실시하는 경우, 동작 회로(120~140)는 더미 워드라인들(DPWL, PDWL)과 워드라인들(WLd)에 소거를 위한 접지 전압(예, 0V)을 인가할 수 있다. 이때, 더미 워드라인(PDWL)은 플로팅 상태로 설정될 수도 있다. 또한, 동작 회로(120~140)는 더미 워드라인들(SPWL, PSWL)과 워드라인들(WLs)을 플로팅 상태로 설정하거나 더미 워드라인들(SPWL, PSWL)과 워드라인들(WLs)에 소거 금지 전압(Verase_inhibit)을 인가할 수 있다.
제1 실시예와 달리, 동작 회로(120~140)는 드레인 셀렉트 트랜지스터에서 소거 동작에 필요한 GIDL 전류를 발생시키기 위하여 소거 전압(Verase)보다 약 8V 정도 낮은 양전위의 드레인 셀렉트 전압(Vdsl)을 드레인 셀렉트 라인(DSL)에 인가할 수 있다. 또한, 소스 셀렉트 라인(SSL)에는 소거 디스터번스 특성을 개선하기 위하여 소거 전압(Verase)보다 약 5V 정도 낮은 양전위의 소스 셀렉트 전압(Vssl)이 인가될 수 있다.
도 3 내지 도 8과 표 1 내지 표 6을 참조하여 설명한 방식에 따라 소거 동작을 실시함으로써, 메모리 블록보다 작고 다양한 단위로 소거 동작을 실시할 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(900)은 불휘발성 메모리 장치(920)와 메모리 컨트롤러(910)를 포함한다.
불휘발성 메모리 장치(920)는 도 1에서 설명한 메모리 장치에 해당할 수 있으며, 도 1에서 설명한 바와 같이 메모리 어레이와 동작 회로가 연결될 수 있다. 메모리 컨트롤러(910)는 불휘발성 메모리 장치(920)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(920)와 메모리 컨트롤러(910)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(911)은 프로세싱 유닛(912)의 동작 메모리로써 사용된다. 호스트 인터페이스(913)는 메모리 시스템(900)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(914)은 불휘발성 메모리 장치(920)의 셀 영역으로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(914)는 본 발명의 불휘발성 메모리 장치(920)와 인터페이싱 한다. 프로세싱 유닛(912)은 메모리 컨트롤러(910)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(900)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(920)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(900)은 동작 특성이 향상된 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(910)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 10은 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(1000)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(1000)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(1010)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(1020)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(1030)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(1040) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(1050)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 일반적인 방식에 따라 데이터를 프로그램하게 된다.
도 11에는 본 발명에 따른 플래시 메모리 장치(1112)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(1100)은 시스템 버스(1160)에 전기적으로 연결된 마이크로프로세서(1120), 램(1130), 사용자 인터페이스(1140), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1150) 및 메모리 시스템(1110)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(1100)이 모바일 장치인 경우, 컴퓨팅 시스템(1100)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1100)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(1110)은, 예를 들면, 데이터를 저장하기 위해 도 1에서 설명한 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(1110)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
ST : 메모리 스트링 120 : 제어 회로
130 : 전압 공급 회로 140 : 읽기/쓰기 회로

Claims (16)

  1. 기판 상에 형성된 비트라인들과 각각 연결되고 상기 기판 상에 형성된 공통 소스 라인과 공통으로 연결되는 메모리 스트링들을 포함하는 메모리 블록; 및
    상기 메모리 스트링에 포함된 메모리 셀들의 소거 동작을 실시하도록 구성된 동작 회로를 포함하며,
    상기 비트라인들이 다수의 그룹들로 구분되고,
    상기 동작 회로는 상기 소거 동작을 위해 선택된 그룹의 비트라인들로 소거 전압을 인가하고 상기 공통 소스 라인을 플로팅 상태로 설정하도록 구성되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 비트라인들은 배열된 순서에 따라 다수의 그룹들로 구분되고,
    상기 동작 회로는 비선택 그룹의 비트라인들에 상기 소거 전압보다 낮은 소거 금지 전압을 인가하도록 구성되는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 동작 회로는 상기 소거 동작을 실시할 때 상기 그룹들 사이에 위치하는 버퍼 비트라인들을 플로팅 상태로 설정하거나 상기 소거 전압보다 낮은 양전압을 인가하도록 구성되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 비트라인들은 이븐 비트라인들을 포함하는 그룹과 오드 비트라인들을 포함하는 그룹으로 구분되고,
    상기 동작 회로는 비선택 그룹의 비트라인들에 상기 소거 전압보다 낮은 소거 금지 전압을 인가하거나 상기 비선택 그룹의 비트라인들을 플로팅 상태로 설정하도록 구성되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 메모리 스트링은 상기 비트라인과 연결되는 드레인 셀렉트 트랜지스터, 상기 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터 및 상기 드레인 셀렉트 트랜지스터와 상기 소스 셀렉트 트랜지스터의 사이에 연결되는 상기 메모리 셀들을 포함하며,
    상기 동작 회로는 상기 공통 소스 라인과 상기 소스 셀렉트 트랜지스터를 플로팅 상태로 설정하고, 상기 드레인 셀렉트 트랜지스터에 GIDL 전류를 발생시키기 위한 양전압을 인가하도록 구성되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 메모리 스트링은 상기 기판에 형성된 파이프 트랜지스터를 포함하며,
    상기 동작 회로는 상기 소거 동작 시 상기 파이프 트랜지스터를 소거 금지 상태로 설정하도록 구성되는 반도체 장치.
  7. 기판 상에 형성된 비트라인과 공통 소스 라인 사이에 상기 기판으로부터 수직으로 연결되는 메모리 스트링들을 포함하고, 상기 메모리 스트링은 상기 비트라인과 상기 공통 소스 라인 사이에 연결되는 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함하는 메모리 블록; 및
    상기 메모리 셀들의 소거 동작을 실시하도록 구성된 동작 회로를 포함하며,
    상기 소스 셀렉트 트랜지스터들의 게이트들이 서로 연결되는 한 쌍의 인접한 메모리 스트링들이 하나의 그룹으로 정의되고,
    상기 동작 회로는 선택된 그룹의 메모리 스트링들에 포함된 메모리 셀들의 소거 동작을 실시하도록 구성되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 동작 회로는 상기 소거 동작을 위해 상기 공통 소스 라인으로 소거 전압을 인가하고, 상기 비트라인을 플로팅 상태로 설정하거나 상기 비트라인에 상기 소거 전압을 인가하도록 구성되는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 동작 회로는 상기 선택된 그룹의 상기 소스 셀렉트 트랜지스터들의 상기 게이트들로 GIDL 전류를 발생시키기 위한 제1 양전압을 인가하고,
    비선택된 그룹들의 상기 소스 셀렉트 트랜지스터들의 상기 게이트들로 상기 제1 양전압보다 낮은 제2 양전압을 인가하거나 상기 비선택된 그룹들의 상기 소스 셀렉트 트랜지스터들의 상기 게이트들을 플로팅 상태로 설정하도록 구성되는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 동작 회로는 상기 선택된 그룹의 상기 드레인 셀렉트 트랜지스터들의 게이트들로 GIDL 전류를 발생시키기 위한 제1 양전압을 인가하고,
    비선택된 그룹들의 상기 드레인 셀렉트 트랜지스터들의 게이트들로 상기 제1 양전압보다 낮은 제2 양전압을 인가하거나 상기 비선택된 그룹들의 상기 드레인 셀렉트 트랜지스터들의 상기 게이트들을 플로팅 상태로 설정하도록 구성되는 반도체 장치.
  11. 제 7 항에 있어서,
    상기 메모리 스트링은 상기 메모리 셀들 사이에 연결되고 상기 기판에 형성되는 파이프 트랜지스터를 포함하며,
    상기 동작 회로는 상기 소거 동작 시 상기 파이프 트랜지스터의 게이트에 소거를 금지할 수 있는 양전압이나 상기 파이프 트랜지스터의 상기 게이트를 플로팅 상태로 설정하도록 구성되는 반도체 장치.
  12. 기판 상에 형성된 비트라인들과 공통 소스 라인 사이에 상기 기판으로부터 수직으로 연결되는 메모리 스트링들을 포함하고, 상기 메모리 스트링은 상기 비트라인과 상기 공통 소스 라인 사이에 연결되는 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함하는 메모리 블록; 및
    상기 메모리 셀들의 소거 동작을 실시하도록 구성된 동작 회로를 포함하며,
    서로 다른 비트라인들에 연결되고 드레인 셀렉트 트랜지스터들의 게이트들을 공유하는 메모리 스트링들이 하나의 그룹으로 정의되고,
    상기 동작 회로는 선택된 그룹의 메모리 스트링들에 포함된 메모리 셀들의 소거 동작을 실시하도록 구성되는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 동작 회로는 상기 소거 동작을 위해 상기 비트 라인들로 소거 전압을 인가하고, 상기 공통 소스 라인은 플로팅 상태로 설정하도록 구성되는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 동작 회로는 상기 선택된 그룹의 상기 드레인 셀렉트 트랜지스터들의 상기 게이트들로 GIDL 전류를 발생시키기 위한 제1 양전압을 인가하고,
    상기 선택된 그룹의 상기 소스 셀렉트 트랜지스터들의 상기 게이트들을 플로팅 상태로 설정하도록 구성되는 반도체 장치.
  15. 제 12 항에 있어서,
    상기 동작 회로는 비선택된 그룹의 상기 드레인 셀렉트 트랜지스터들의 상기 게이트들로 소거 디스터번스 특성을 개선하기 위한 제2 양전압을 인가하거나 상기 비선택된 그룹들의 상기 소스 셀렉트 트랜지스터들의 상기 게이트들을 플로팅 상태로 설정하고,
    상기 비선택된 그룹의 상기 소스 셀렉트 트랜지스터들의 상기 게이트들을 플로팅 상태로 설정하도록 구성되는 반도체 장치.
  16. 제 12 항에 있어서,
    상기 메모리 스트링은 상기 메모리 셀들 사이에 연결되고 상기 기판에 형성되는 파이프 트랜지스터를 포함하며,
    상기 동작 회로는 상기 소거 동작 시 상기 파이프 트랜지스터의 게이트에 소거를 금지할 수 있는 양전압이나 상기 파이프 트랜지스터의 상기 게이트를 플로팅 상태로 설정하도록 구성되는 반도체 장치.
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