KR20160071948A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 다수의 메모리 블록들을 포함하고, 메모리 블록들이 다수의 서브 블록 그룹들로 구분되고, 서브 블록 그룹들이 다수의 메인 블록 그룹들로 구분되는 메모리 어레이, 메모리 블록에 포함된 메모리 셀들의 리드 동작 및 테스트 리드 동작을 수행하도록 구성된 동작 회로, 및 리드 동작의 실시 횟수를 카운팅하도록 구성되는 리드 카운터를 포함하며, 리드 카운터는 메인 블록 그룹마다 워드라인별로 리드 동작의 제1 리드 실시 횟수들을 카운팅하고 서브 블록 그룹들마다 리드 동작의 제2 리드 실시 횟수를 카운팅하도록 구성된다.

Description

반도체 장치{Semiconductor apparatus}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리 셀을 포함하는 반도체 장치에 관한 것이다.
플래시 메모리 셀은 저장되는 데이터에 따라 문턱전압이 달라진다. 메모리 셀에 저장된 데이터를 읽기 위해서 메모리 셀의 워드라인에 리드 전압이 인가된다. 정해진 영역에 더 많은 메모리 셀들을 형성함에 따라 메모리 셀들의 간격(즉, 워드라인들의 간격)이 좁아진다. 이로 인해, 선택된 메모리 셀이나 선택된 워드라인에 동작 전압이 인가되면, 인접한 메모리 셀의 문턱전압이 변할 수 있다. 따라서, 데이터 보존에 대한 신뢰성이 저하될 수 있으며, 이를 보완하기 위한 기술이 요구된다.
본 발명의 실시예는 데이터 보존 특성을 개선할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 다수의 메모리 블록들을 포함하고, 메모리 블록들이 다수의 서브 블록 그룹들로 구분되고, 서브 블록 그룹들이 다수의 메인 블록 그룹들로 구분되는 메모리 어레이, 메모리 블록에 포함된 메모리 셀들의 리드 동작 및 테스트 리드 동작을 수행하도록 구성된 동작 회로, 및 리드 동작의 실시 횟수를 카운팅하도록 구성되는 리드 카운터를 포함하며, 리드 카운터는 메인 블록 그룹마다 워드라인별로 리드 동작의 제1 리드 실시 횟수들을 카운팅하고 서브 블록 그룹들마다 리드 동작의 제2 리드 실시 횟수를 카운팅하도록 구성된다.
본 발명의 다른 실시예에 따른 반도체 장치는 다수의 메모리 블록들을 포함하고, 메모리 블록들이 다수의 서브 블록 그룹들로 구분되고, 서브 블록 그룹들이 다수의 메인 블록 그룹들로 구분되는 메모리 어레이, 및 메모리 블록에 포함된 메모리 셀들의 리드 동작 및 테스트 리드 동작을 수행하고, 리드 동작의 실시 횟수를 카운팅하도록 구성되는 동작 회로를 포함하며, 동작 회로는 메인 블록 그룹마다 워드라인별 리드 동작의 제1 리드 실시 횟수들과 서브 블록 그룹별 리드 동작의 제2 리드 실시 횟수를 카운팅하고, 동작 회로는 제1 리드 실시 횟수 또는 제2 리드 실시 횟수가 메인 기준 횟수보다 많은 서브 블록 그룹의 테스트 리드 동작을 실시하도록 구성된다.
본 발명의 실시예는 데이터 보존 특성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예에 따른 메모리 블록을 설명하기 위한 회로도이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.
도 4는 본 발명의 실시예에 따른 메모리 블록과 저장부를 설명하기 위한 블록도이다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 블록도이다.
도 6 및 도 7은 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도들이다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 9는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 10은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치는 메모리 어레이(110) 및 동작 회로(120~140)를 포함한다. 메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 메모리 블록들(110MB) 중 일부 메모리 블록은 동작 조건이나 동작 실시 횟수와 같은 정보를 저장하기 위한 캠 블록으로 사용될 수 있다. 캠 블록에 저장된 정보는 전원이 공급이 공급되기 시작하면 캠 리드 동작에 의해 동작 회로(120~140)로 제공될 수 있다.
각각의 메모리 블록은 다수의 메모리 스트링들을 포함한다. 각각의 메모리 스트링들은 다수의 메모리 셀들을 포함한다. 플래시 메모리 장치의 경우, 메모리 블록은 플래시 메모리 셀을 포함할 수 있다. 메모리 셀은 폴리실리콘으로 형성되는 플로팅 게이트나 질화막으로 형성되는 전하 저장막을 포함할 수 있다.
특히, 메모리 블록은 비트라인들과 각각 연결되고 공통 소스 라인과 병렬로 연결되는 메모리 스트링들을 포함할 수 있다. 메모리 스트링들은 반도체 기판 상에 2차원 구조나 3차원 구조로 형성될 수 있다. 메모리 블록의 구조에 대하여 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 메모리 어레이를 설명하기 위한 도면들이다.
도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe, BLo)과 공통 소스라인(SL) 사이에 연결된 다수의 메모리 스트링들(ST)을 포함한다. 즉, 메모리 스트링들(ST)은 대응하는 비트 라인들(BLe, BLo)과 각각 연결되고 공통 소스라인(SL)과 공통으로 연결된다. 각각의 메모리 스트링(ST)은 소스가 공통 소스라인(SL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C00~Cn0)이 직렬로 연결된 셀 스트링, 그리고 드레인이 비트라인(BLe)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 셀 스트링에 포함된 메모리 셀들(C00~Cn0)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C00~Cn0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
여기서, 드레인 셀렉트 트랜지스터(DST)는 셀 스트링과 비트라인의 연결 또는 차단을 제어하며, 소스 셀렉트 트랜지스터(SST)는 셀 스트링과 공통 소스라인(SL)의 연결 또는 차단을 제어한다.
낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C00~C0k)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C00, C02, C04, C0k-1)이 이븐 페이지를 구성하고, 홀수 번째 메모리 셀들(C01, C03, C05, C0k)이 오드 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 될 수 있다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(SUB) 상에 리세스부를 포함하는 파이프 게이트(PG)가 형성되고, 파이프 게이트(PG)의 리세스부 내에 파이프 채널층(PC)이 형성된다. 파이프 채널층(PC) 상에는 다수의 수직 채널층들(SP1, SP2)이 형성된다. 한쌍의 수직 채널층들 중 제1 수직 채널층(SP1)의 상부는 공통 소스 라인(SL)과 연결되고, 제2 수직 채널층(SP2)의 상부는 비트라인(BL)과 연결된다. 수직 채널층들(SP1, SP2)은 폴리실리콘으로 형성될 수 있다.
제2 수직 채널층(SP2)의 서로 다른 높이에서 제2 수직 채널층(SP2)을 감싸도록 다수의 도전막들(DSL, WL15~WL8)이 형성된다. 또한, 제1 수직 채널층(SP1)의 서로 다른 높이에서 제1 수직 채널층(SP1)을 감싸도록 다수의 도전막들(SSL, WL0~WL7)이 형성된다. 수직 채널층들(SP1, SP2)의 표면과 파이프 채널층(PC)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층들(SP1, SP2)과 도전막들(DSL, WL15~WL8, SSL, WL0~WL7)의 사이와 파이프 채널층(PC)과 파이프 게이트(PC)의 사이에도 위치한다.
제2 수직 채널층(SP2)을 감싸는 최상부 도전막은 드레인 셀렉트 라인(DSL)이 되고, 드레인 셀렉트 라인(DSL)의 하부 도전막들은 워드라인들(WL15~WL8)이 될 수 있다. 제1 수직 채널층(SP1)을 감싸는 최상부 도전막은 소스 셀렉트 라인(SSL)이 되고, 소스 셀렉트 라인(SSL)의 하부 도전막들은 워드라인들(WL0~WL7)이 될 수 있다. 워드라인들로 사용되는 도전막들 중 일부는 더미 워드라인(미도시)이 될 수 있다.
다시 말해, 반도체 기판의 서로 다른 영역 상에는 제1 도전막들(SSL, WL0~WL7)과 제2 도전막들(DSL, WL15~WL8)이 각각 적층된다. 제1 도전막들(SSL, WL0~WL7)을 관통하는 제1 수직 채널층(SP1)은 소스 라인(SL)과 파이프 채널층(PC) 사이에 수직으로 연결된다. 제2 도전막들(DSL, WL15~WL8)을 관통하는 제2 수직 채널층(SP2)은 비트 라인(BL)과 파이프 채널층(PC) 사이에 수직으로 연결된다.
드레인 셀렉트 라인(DSL)이 제2 수직 채널층(SP2)을 감싸는 부분에서 드레인 선택 트랜지스터(DST)가 형성되고, 워드라인들(WL15~WL8)이 제2 수직 채널층(SP2)을 감싸는 부분에서 메인 셀 트랜지스터들(C15~C8)이 각각 형성된다. 소스 셀렉트 라인(SSL)이 제1 수직 채널층(SP1)을 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성되고, 워드라인들(WL0~WL7)이 제1 수직 채널층(SP1)을 감싸는 부분에서 메인 셀 트랜지스터들(C0~C7)이 각각 형성된다.
상기의 구조에 의해, 메모리 스트링은 비트 라인(BL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(C15~C8)과 공통 소스 라인(CSL) 및 파이프 채널층(PC) 사이에 기판(SUB)과 수직으로 연결되는 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~C7)을 포함할 수 있다. 상기의 구조에서 셀렉트 트랜지스터(DST 또는 SST)와 메인 셀 트랜지스터(C15 또는 C0) 사이에 더미 셀 트랜지스터(미도시)가 더 연결되고, 메인 셀 트랜지스터(C8 또는 C7)와 파이프 트랜지스터(PT) 사이에 더미 셀 트랜지스터(미도시)가 더 연결될 수도 있다.
공통 소스 라인(SL)과 파이프 트랜지스터(PT) 사이에 연결된 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~C7)은 제1 수직 메모리 스트링을 구성하고, 비트 라인(BL)과 파이프 트랜지스터(PT) 사이에 연결된 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(C15~C8)은 제2 수직 메모리 스트링을 구성할 수 있다.
도 3c를 참조하면, 메모리 블록(110MB)은 비트 라인들에 연결된 다수의 메모리 스트링들(ST)을 포함한다. U자형 구조의 메모리 스트링(ST)은 공통 소스 라인(SL) 및 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제1 수직 메모리 스트링(SST, C0~C7)과 비트라인(BL)과 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제2 수직 메모리 스트링(C8~C15, DST)을 포함한다. 제1 수직 메모리 스트링(SST, C0~C7)은 소스 셀렉트 트랜지스터(SST)와 메모리 셀들(C0~C7)을 포함한다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL0, SSL1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C0~C7)은 적층된 워드라인들(WL0~WL7)로 인가되는 전압에 의해 제어된다. 제2 수직 메모리 스트링(C8~C15, DST)은 드레인 셀렉트 트랜지스터(DST)와 메모리 셀들(C8~C15)을 포함한다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL1~DSL4)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C8~C15)은 적층된 워드라인들(WL8~WL15)로 인가되는 전압에 의해 제어된다.
U자형 구조의 메모리 스트링에서 중간에 위치하는 한쌍의 메모리 셀들(C7, C8) 사이에 연결된 파이프 트랜지스터(PT)는 메모리 블록(110MB)이 선택되면 선택된 메모리 블록(110MB)에 포함된 제1 수직 메모리 스트링(SST, C0~C7)의 채널층들과 제2 수직 메모리 스트링(C8~C15, DST)의 채널층들을 전기적으로 연결시키는 동작을 수행한다.
한편, 2D 구조의 메모리 블록에서는 비트라인마다 하나의 메모리 스트링이 연결되고 하나의 드레인 셀렉트 라인에 의해 메모리 블록의 드레인 셀렉트 트랜지스터들이 동시에 제어되었으나, 3D 구조의 메모리 블록(110MB)에서는 비트라인(BL)마다 다수개의 메모리 스트링들(ST)이 공통으로 연결된다. 동일 메모리 블록(110MB)에서 하나의 비트라인(BL)에 공통으로 연결되고 동일한 워드라인들에 의해 제어되는 메모리 스트링(ST)의 수는 설계에 따라 변경될 수 있다.
하나의 비트라인(BL)에 다수개의 메모리 스트링들이 병렬로 연결됨에 따라, 하나의 비트라인(BL)과 메모리 스트링들(ST)을 선택적으로 연결하기 위하여 드레인 셀렉트 트랜지스터들(DST)이 드레인 셀렉트 라인들(DSL1~DSL4)로 인가되는 셀렉트 전압들에 의해 독립적으로 제어된다.
메모리 블록(110MB)에서 수직으로 연결된 제1 수직 메모리 스트링(SST, C0~C7)의 메모리 셀들(C0~C7)과 제2 수직 메모리 스트링(C8~C15, DST)의 메모리 셀들(C8~C15)은 적층된 워드라인들(WL0~WL7)과 적층된 워드라인들(WL8~WL15)로 인가되는 동작 전압들에 의해 각각 제어된다. 이러한 워드라인들(WL0~WL15)은 메모리 블록 단위로 구분된다.
셀렉트 라인들(DSL1~DSL4, SSL0, SSL1)과 워드라인들(WL0~WL15)은 메모리 블록(110MB)의 로컬 라인들이 된다. 특히, 소소 셀렉트 라인(SSL0, SSL1)과 워드라인들(WL0~WL7)은 제1 수직 메모리 스트링의 로컬 라인들이 되고, 드레인 셀렉트 라인(DSL1~DSL4)과 워드라이들(WL8~WL15)은 제2 수직 메모리 스트링의 로컬 라인들이 될 수 있다. 한편, 메모리 블록(110MB) 내에서 파이프 트랜지스터들(PT)의 게이트들(PG)은 공통으로 연결될 수 있다.
한편, 메모리 블록(110MB) 내에서 서로 다른 비트라인에 연결되고 드레인 셀렉트 라인(예, DSL4)을 공유하는 메모리 셀들이 하나의 페이지(PAGE)를 구성한다. 메모리 블록(110MB)은 소거 루프의 기본 단위가 되고, 페이지(PAGE)는 프로그램 동작과 리드 루프의 기본 단위가 될 수 있다.
다시 도 1 및 도 3b를 참조하면, 동작 회로(120~140)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(C0)의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 프로그램 루프는 프로그램 동작과 검증 동작을 포함하고, 소거 루프는 소거 동작과 검증 동작을 포함한다. 동작 회로(120~140)는 소거 루프 후 메모리 셀들의 문턱전압들이 분포하는 소거 레벨을 조절하기 위한 프로그램 동작(또는 포스트 프로그램 동작)을 실시할 수 있다.
프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 동작 회로(120~140)는 동작 전압들을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL)과 공통 소스 라인(SL)으로 선택적으로 출력하고, 비트라인들(BL)의 프리차지/디스차지를 제어하거나 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱하도록 구성된다.
NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130) 및 읽기/쓰기 회로(140)을 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.
제어 회로(120)는 외부로부터 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl, Vpg)을 원하는 레벨로 생성하고 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL)과 공통 소스 라인(SL)로 인가될 수 있도록 전압 공급 회로(130)를 제어한다. 이를 위해, 제어 회로(120)는 전압 제어 신호(CMDv)와 로우 어드레스 신호(RADD)를 전압 공급 회로(130)로 출력할 수 있다. 그리고, 제어 회로(120)는 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위해 메모리 셀들에 저장하기 위한 데이터에 따라 비트라인들(BL)의 프리차지/디스차지를 제어하거나 리드 동작 또는 검증 동작 시 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱할 수 있도록 읽기/쓰기 회로(140)을 제어한다. 이를 위해, 제어 회로(120)는 동작 제어 신호(CMDpb)를 읽기/쓰기 회로(140)로 출력할 수 있다.
전압 공급 회로(130)는 제어 회로(20)의 제어 신호(CMDv)에 따라 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl, Vpg)을 생성한다. 여기서, 동작 전압은 소거 전압(Verase), 프로그램 전압(Vpgm), 리드 전압(Vread), 패스 전압(Vpass), 셀렉트 전압(Vdsl, Vssl), 공통 소스 전압(Vsl), 파이프 게이트 전압(Vpg) 등을 포함할 수 있다. 그리고, 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL)과 공통 소스 라인(SL)로 동작 전압들을 출력한다.
읽기/쓰기 회로(140)은 비트라인들(BL)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(미도시)을 각각 포함할 수 있다. 특히, 페이지 버퍼들은 비트라인들(BL)마다 각각 연결될 수 있다. 즉, 하나의 비트라인에 하나의 페이지 버퍼가 연결될 수 있다. 프로그램 동작 시 제어 회로(120)의 제어 신호(CMDpb)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 페이지 버퍼들은 비트라인들(BL)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(120)의 제어 신호(CMDpb)에 따라, 비트라인들(BL)을 프리차지한 후 비트라인들(BL)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치할 수 있다.
리드 카운터(21)는 리드 동작의 실시 횟수를 카운팅하도록 구성된다. 저장부들(22, 23)은 리드 동작의 실시 횟수들을 저장하도록 구성된다. 특히, 리드 카운터(21)는 메모리 블록 그룹별로 리드 동작의 실시 횟수를 카운팅하고, 워드라인별로 리드 동작의 실시 횟수를 카운팅할 수 있다. 보다 구체적으로 설명하면 다음과 같다.
도 1 및 도 4는 본 발명의 실시예에 따른 메모리 블록과 저장부를 설명하기 위한 블록도이다.
도 4를 참조하면, 메모리 어레이(110)의 메모리 블록들(110MB)은 다수의 서브 블록 그룹들(GB0~GBj)로 구분되고, 서브 블록 그룹들(GB0~GBj)은 다수의 메인 블록 그룹들(GA0~GAi)로 구분될 수 있다.
각각의 서브 블록 그룹(예, GB0)은 다수의 메모리 블록들(110MB)을 포함할 수 있으며, 편의상 4개의 메모리 블록들(110MB)이 포함되는 경우를 예로써 설명하기로 한다. 각각의 메인 블록 그룹(예, GA0)은 다수의 서브 블록 그룹들을 포함할 수 있으며, 예로써, 30개 내지 50개의 서브 블록 그룹들을 포함할 수 있다. 메모리 어레이(110)는 10개 내지 30개의 메인 블록 그룹들을 포함할 수 있다.
리드 카운터(21)는 메인 블록 그룹들(GA0~GAi)마다 워드라인별로 리드 동작의 제1 리드 실시 횟수들을 카운팅할 수 있다. 예로써, 메인 블록 그룹(GA0)에 포함된 메모리 블록들(110MB) 중 어느 하나의 메모리 블록에서 첫 번째 워드라인(WL0)에 연결된 메모리 셀들의 리드 동작이 실시되면, 첫 번째 워드라인(WL0)의 제1 리드 실시 횟수가 증가한다. 즉, 메인 블록 그룹(GA0)의 첫 번째 메모리 블록의 첫 번째 워드라인의 리드 동작이 실시되면 첫 번째 워드라인(WL0)의 제1 리드 실시 횟수가 증가하고, 메인 블록 그룹(GA0)의 마지막 메모리 블록의 첫 번째 워드라인의 리드 동작이 실시돼도 첫 번째 워드라인(WL0)의 제1 리드 실시 횟수가 증가한다.
제1 저장부(23)는 워드라인별 제1 리드 실시 횟수를 저장할 수 있다. 제1 저장부(23)는 다수의 저장 유닛들(23_GA0~23_GAi)을 포함할 수 있다. 저장 유닛들(23_GA0~23_GAi)의 수는 메인 블록 그룹들(GA0~GAi)의 수와 대응한다. 각각의 저장 유닛(23_GA0)은 해당 메인 블록 그룹(GA0)의 첫 번째 워드라인(WL0)의 제1 리드 실시 횟수부터 마지막 워드라인(WLn)의 제1 리드 실시 횟수를 저장할 수 있다.
또한, 리드 카운터(21)는 서브 블록 그룹들(GB0~GBj)마다 리드 동작의 제2 리드 실시 횟수를 카운팅할 수 있다. 예로써, 첫 번째 서브 블록 그룹(GB0)의 메모리 블록(110MB)에 포함된 메모리 셀들의 리드 동작이 실시되면, 첫 번째 서브 블록 그룹(GB0)의 제2 리드 실시 횟수가 증가한다. 즉, 첫 번째 서브 블록 그룹(GB0)의 첫 번째 메모리 블록의 리드 동작이 실시되면 첫 번째 서브 블록 그룹(GB0)의 제2 리드 실시 횟수가 증가하고, 첫 번째 서브 블록 그룹(GB0)의 마지막 메모리 블록의 리드 동작이 실시돼도 첫 번째 서브 블록 그룹(GB0)의 제2 리드 실시 횟수가 증가한다.
제2 저장부(22)는 제2 리드 실시 횟수를 저장할 수 있다. 제2 저장부(22)는 다수의 저장 유닛들(22_GB0~22_GBj)을 포함할 수 있다. 저장 유닛들(22_GB0~22_GBj)의 수는 서브 블록 그룹들(GB0~GBj)의 수와 대응한다. 각각의 저장 유닛(23_GB0)은 해당 서브 블록 그룹(GB0)의 제2 리드 실시 횟수를 저장할 수 있다.
리드 카운터(21)와 저장부들(22, 23)은 제어 회로(120) 내에 구비될 수 있으며, 제어 회로(120)는 반도체 장치와 별도로 독립적으로 구성될 수도 있다.
이하, 상기에서 설명하면 반도체 장치의 동작 방법을 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 블록도이다. 도 6 및 도 7은 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도들이다.
도 1, 도 5 및 도 6을 참조하면, 단계(S610)에서 테스트 모드로 진입할 수 있다. 테스트 모드는 테스트 리드 동작을 실시하기 위하여 진입할 수 있으며, 리드 동작이 완료된 후에 테스트 모드로 진입할 수 있다.
단계(S620)에서 선택된 블록 그룹의 리드 실시 횟수를 확인한다. 예로써, 테스트 모드로 진입하기 전에 리드 동작이 실시된 메모리 블록을 포함하는 서브 블록 그룹(예, GB0)의 리드 실시 횟수들을 메인 기준 횟수와 비교할 수 있다. 보다 구체적으로 설명하면, 동작 회로(120~140)는 저장 유닛(23_GA0)에 저장된 서브 블록 그룹(GB0)의 제1 리드 실시 횟수들(23_GA0_0~23_GA0_n)을 메인 기준 횟수와 비교하고, 저장 유닛(22_GB0)에 저장된 서브 블록 그룹(GB0)의 제2 리드 실시 횟수를 메인 기준 횟수와 비교할 수 있다. 여기서, 제1 리드 실시 횟수들(23_GA0_0~23_GA0_n)과 비교되는 메인 기준 횟수와 제2 리드 실시 횟수와 비교되는 메인 기준 횟수는 동일하거나 다를 수 있다.
단계(S630)에서 테스트 리드 동작을 실시해야 하는지 판단한다. 메인 기준 횟수보다 많은 제1 리드 실시 횟수들(23_GA0_3)가 확인되고 제2 리드 실시 횟수가 메인 기준 횟수보다 많은 것으로 확인되면, 단계(S640)에서 동작 회로(120~140)는 서브 블록 그룹(GB0)의 테스트 리드 동작을 실시한다.
단계(S640)에서 동작 회로(120~140)는 서브 블록 그룹(GB0)에 포함된 메모리 블록들(110MB)에서 제1 리드 실시 횟수(23_GA0_3)가 메인 기준 횟수보다 많은 워드라인(WL3)과 인접한 워드라인들(예, WL2, WL4)의 테스트 리드 동작을 실시할 수 있다. 구체적으로, 동작 회로(120~140)는 서브 블록 그룹(GB0)의 첫 번째 메모리 블록의 인접한 워드라인들(WL2, WL4)부터 마지막 메모리 블록의 인접한 워드라인들(WL2, WL4)까지 리드 동작을 순차적으로 실시한다.
단계(S650)에서, 서브 블록 그룹(GB0)에 포함된 메모리 블록들(110MB)의 워드라인들(WL2, WL4)로부터 출력된 각각의 데이터들에 포함된 에러 비트들의 수가 기준치보다 많은지 확인한다. 에러 비트들의 수와 기준치의 비교는 동작 회로(120~140)가 실시할 수 있으며, 도 8에 도시된 외부 컨트롤러의 에러 정정 회로(714)가 실시할 수도 있다. 여기서, 기준치는 에러 정정 회로가 보정할 수 있는 에러 비트들의 최대 수보다 작으며, 최대 수의 70% 내지 80%로 설정될 수 있다.
단계(S650)에서 에러 정정 회로가 보정할 수 있는 에러 비트들의 최대 수보다 작고 기준치보다 많은 에러 비트들을 포함하는 데이터가 검출되면, 단계(S660)에서 해당 메모리 블록의 데이터들이 다른 메모리 블록을 옮겨질 수 있다. 이때, 에러 정정 회로는 데이터의 에러 비트들을 보정하고, 동작 회로(120~140)는 보정된 데이터를 다른 메모리 블록에 저장할 수 있다.
단계(S640)에서 에러 정정 회로가 보정할 수 있는 에러 비트들의 최대 수보다 작고 기준치보다 많은 에러 비트들을 포함하는 데이터가 검출되지 않으면 단계(S660)을 거치지 않고 테스트 리드 동작은 종료된다. 그리고, 테스트 모드도 해제된다. 테스트 모드가 해제되기 전에, 동작 회로(120~140)는 서브 블록 그룹(GB0)과 관련된 제1 리드 실시 횟수들과 제2 리드 실시 횟수를 리셋시킬 수 있다.
한편, 단계(S630)에서 서브 블록 그룹(GB0)과 관련된 제1 리드 실시 횟수들과 제2 리드 실시 횟수가 모두 메인 기준 횟수보다 작다면 단계들(S640~S660)을 실시할 필요가 없다. 대신, 단계(S670)에서 다른 블록 그룹의 테스트 리드 동작이 필요한지 확인할 수 있다. 다른 블록 그룹의 테스트 리드 동작이 필요하다면 단계(S680)에서 다른 블록 그룹의 테스트 리드 동작을 실시할 수 있다. 이러한 실시예를 구체적으로 설명하면 다음과 같다.
도 1, 도 4 및 도 7을 참조하면, 단계(S710)에서 동작 회로(120~140)는 다른 블록 그룹의 테스트 리드 동작이 필요한지 확인할 수 있다. 예를 들어, 동작 회로(120~140)는 제1 리드 실시 횟수 또는 제2 리드 실시 횟수가 메인 기준 횟수보다 많은 서브 블록 그룹이 있는지 확인한다.
보다 구체적으로, 동작 회로(120~140)는 제2 리드 실시 횟수가 메인 기준 횟수와 같거나 작더라도, 제2 리드 실시 횟수가 서브 기준 횟수보다 많고 제1 리드 실시 횟수가 메인 기준 횟수보다 많은 서브 블록 그룹(GB3, GB4)이 있는지 확인한다. 여기서 서브 기준 횟수는 메인 기준 횟수의 60% 내지 90%가 될 수 있다.
단계(S720)에서 동작 회로(120~140)는 확인된 서브 블록 그룹(GB3)에 포함된 메모리 블록들의 테스트 리드 동작을 실시할 수 있다. 구체적으로, 동작 회로(120~140)는 서브 블록 그룹(GB3)에 포함된 첫 번째 메모리 블록의 워드라인들(WL2, WL4)부터 마지막 메모리 블록의 워드라인들(WL2, WL4)의 테스트 리드 동작을 실시할 수 있다. 테스트 리드 동작은 도 6의 단계(S640)에서 설명한 방식과 동일한 방식으로 진행될 수 있다.
단계(S730)에서 서브 블록 그룹(GB3)에 포함된 메모리 블록들(110MB)의 워드라인들(WL2, WL4)로부터 출력된 각각의 데이터들에 포함된 에러 비트들의 수가 기준치보다 많은지 확인한다. 이러한 동작은 도 4의 단계(S650)에서 설명한 동작과 동일한 방식으로 진행될 수 있다.
단계(S730)에서 에러 정정 회로가 보정할 수 있는 에러 비트들의 최대 수보다 작고 기준치보다 많은 에러 비트들을 포함하는 데이터가 검출되면, 단계(S740)에서 해당 메모리 블록의 데이터들이 다른 메모리 블록을 옮겨질 수 있다. 이때, 에러 정정 회로는 데이터의 에러 비트들을 보정하고, 동작 회로(120~140)는 보정된 데이터를 다른 메모리 블록에 저장할 수 있다. 단계(S730)에서 에러 정정 회로가 보정할 수 있는 에러 비트들의 최대 수보다 작고 기준치보다 많은 에러 비트들을 포함하는 데이터가 검출되지 않으면 단계(S740)는 생략 가능하다.
단계(S750)에서 모든 서브 블록 그룹의 테스트 리드 동작이 완료되었는지를 확인한다. 테스트 리드 동작을 실시해야할 서브 블록 그룹(GB4)이 남아 있다면, 단계(S760)에서 다음 서브 블록 그룹(GB4)을 선택한다. 이어서, 단계들(S720~S750)을 반복 실시한다. 동작 회로(120~140)는 테스트 리드 동작이 실시된 서브 블록 그룹과 관련된 제1 리드 실시 횟수들과 제2 리드 실시 횟수를 리셋시킬 수 있다.
다른 실시예로써, 단계(S710)에서 동작 회로(120~140)는 메인 기준 횟수와 같거나 작고 서브 기준 횟수보다 많은 상기 제1 리드 실시 횟수가 확인되고 제2 리드 실시 횟수가 메인 기준 횟수보다 많은 것으로 확인되는 서브 블록 그룹(GB0)이 있는지 확인한다.
단계(S720)에서 동작 회로(120~140)는 확인된 서브 블록 그룹(GB0)의 테스트 리드 동작을 실시할 수 있다. 다만, 동작 회로(120~140)는 도 6의 단계(S640)에서 실시한 테스트 리드 동작과 달리, 제1 리드 실시 횟수가 메인 기준 횟수와 같거나 작고 서브 기준 횟수보다 많은 워드라인들(WL9, WL13)과 인접한 워드라인들(WL8, WL10, WL12, WL14)의 테스트 리드 동작들을 순차적으로 실시 할 수 있다.
단계(S720)에서 동작 회로(120~140)는 확인된 서브 블록 그룹(GB0)에 포함된 메모리 블록들의 테스트 리드 동작을 실시할 수 있다. 구체적으로, 동작 회로(120~140)는 서브 블록 그룹(GB0)에 포함된 첫 번째 메모리 블록의 워드라인들(WL8, WL10, WL12, WL14)부터 마지막 메모리 블록의 워드라인들(WL8, WL10, WL12, WL14)의 테스트 리드 동작을 실시할 수 있다. 테스트 리드 동작은 도 6의 단계(S640)에서 설명한 방식과 동일한 방식으로 진행될 수 있다.
단계(S730)에서 서브 블록 그룹(GB0)에 포함된 메모리 블록들(110MB)의 워드라인들(WL8, WL10, WL12, WL14)로부터 출력된 각각의 데이터들에 포함된 에러 비트들의 수가 기준치보다 많은지 확인한다. 이러한 동작은 도 4의 단계(S650)에서 설명한 동작과 동일한 방식으로 진행될 수 있다.
단계(S730)에서 에러 정정 회로가 보정할 수 있는 에러 비트들의 최대 수보다 작고 기준치보다 많은 에러 비트들을 포함하는 데이터가 검출되면, 단계(S740)에서 해당 메모리 블록의 데이터들이 다른 메모리 블록을 옮겨질 수 있다.
단계(S750)에서 모든 서브 블록 그룹의 테스트 리드 동작이 완료되었는지를 확인한다. 모든 서브 블록 그룹들의 테스트 리드 동작이 완료된 것으로 판단되면, 테스트 리드 동작은 종료된다. 그리고, 테스트 모드도 해제된다. 테스트 모드가 해제되기 전에, 동작 회로(120~140)는 테스트 리드 동작이 실시된 서브 블록 그룹과 관련된 제1 리드 실시 횟수들과 제2 리드 실시 횟수를 리셋시킬 수 있다.
상기와 같이 테스트 리드 동작과 데이터를 옮기는 동작을 수행하면 데이터의 보존 특성을 개선할 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(800)은 불휘발성 메모리 장치(820)와 메모리 컨트롤러(810)를 포함한다.
불휘발성 메모리 장치(820)는 도 1 내지 도 7에서 설명한 반도체 장치에 해당할 수 있다. 메모리 컨트롤러(810)는 불휘발성 메모리 장치(820)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(820)와 메모리 컨트롤러(810)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(811)은 프로세싱 유닛(812)의 동작 메모리로써 사용된다. 호스트 인터페이스(813)는 메모리 시스템(800)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 회로(814)는 불휘발성 메모리 장치(820)의 셀 영역으로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(814)는 본 발명의 불휘발성 메모리 장치(820)와 인터페이싱 한다. 프로세싱 유닛(812)은 메모리 컨트롤러(810)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(800)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(820)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(800)은 동작 특성이 향상된 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(810)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 9는 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(900)에 도 1 내지 도 7에서 설명한 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(900)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(910)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(920)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(930)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(940) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(950)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 일반적인 방식에 따라 데이터를 프로그램하게 된다.
도 10에는 본 발명에 따른 플래시 메모리 장치(1012)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(1000)은 시스템 버스(1060)에 전기적으로 연결된 마이크로프로세서(1020), 램(1030), 사용자 인터페이스(1040), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1050) 및 메모리 시스템(1010)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(1000)이 모바일 장치인 경우, 컴퓨팅 시스템(1000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(1010)은, 예를 들면, 데이터를 저장하기 위해 도 1 내지 도 7에서 설명한 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(1010)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
ST : 메모리 스트링 PAGE : 페이지
GA0~GAi : 메인 그룹 GB0~GBj : 서브 그룹
120 : 제어 회로 21 : 리드 카운터
22, 23 : 저장부 130 : 전압 공급 회로
22_GB0~22_GBj, 23_GA0~23_GAi : 저장 유닛
140 : 읽기/쓰기 회로

Claims (20)

  1. 다수의 메모리 블록들을 포함하고, 상기 메모리 블록들이 다수의 서브 블록 그룹들로 구분되고, 상기 서브 블록 그룹들이 다수의 메인 블록 그룹들로 구분되는 메모리 어레이;
    상기 메모리 블록에 포함된 메모리 셀들의 리드 동작 및 테스트 리드 동작을 수행하도록 구성된 동작 회로; 및
    상기 리드 동작의 실시 횟수를 카운팅하도록 구성되는 리드 카운터를 포함하며,
    상기 리드 카운터는 상기 메인 블록 그룹마다 워드라인별로 상기 리드 동작의 제1 리드 실시 횟수들을 카운팅하고 상기 서브 블록 그룹들마다 상기 리드 동작의 제2 리드 실시 횟수를 카운팅하도록 구성되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 동작 회로는 선택된 메모리 블록의 상기 리드 동작이 실시된 후 상기 선택된 메모리 블록을 포함하는 상기 서브 블록 그룹의 상기 테스트 리드 동작을 실시하도록 구성되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 동작 회로는 상기 리드 동작 시 선택된 메모리 블록을 포함하는 선택된 메인 블록 그룹의 제1 리드 실시 횟수들을 메인 기준 횟수와 비교하고, 상기 선택된 메모리 블록을 포함하는 선택된 서브 블록 그룹의 상기 제2 리드 실시 횟수를 상기 메인 기준 횟수와 비교하도록 구성되는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 메인 기준 횟수보다 많은 상기 제1 리드 실시 횟수가 확인되고 상기 제2 리드 실시 횟수가 상기 메인 기준 횟수보다 많은 것으로 확인되면, 상기 동작 회로는 상기 서브 블록 그룹의 상기 테스트 리드 동작을 실시하도록 구성되는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 동작 회로는 상기 서브 블록 그룹에 포함된 메모리 블록들에서 상기 제1 리드 실시 횟수가 상기 메인 기준 횟수보다 많은 워드라인과 인접한 워드라인들의 테스트 리드 동작을 실시하도록 구성되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 인접한 워드라인들의 메모리 셀들로부터 독출된 데이터가 기준값 이상의 에러 비트들을 포함하는 경우, 상기 동작 회로는 상기 데이터를 다른 메모리 블록에 저장하도록 구성되는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 데이터는 에러 정정 회로에 의해 상기 에러 비트들이 보정된 후 상기 다른 메모리 블록에 저장되는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 동작 회로는 상기 메인 기준 횟수보다 많은 상기 제1 리드 실시 횟수가 확인되고 상기 제2 리드 실시 횟수가 상기 메인 기준 횟수와 같거나 작고 서브 기준 횟수보다 많은 것으로 확인되는 서브 블록 그룹의 상기 테스트 리드 동작을 실시하도록 구성되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 동작 회로는 상기 서브 블록 그룹에 포함된 메모리 블록들에서 상기 제1 리드 실시 횟수가 상기 메인 기준 횟수보다 많은 워드라인과 인접한 워드라인들의 테스트 리드 동작을 실시하도록 구성되는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 인접한 워드라인들의 메모리 셀들로부터 독출된 데이터가 기준값 이상의 에러 비트들을 포함하는 경우, 상기 동작 회로는 상기 데이터를 다른 메모리 블록에 저장하도록 구성되는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 데이터는 에러 정정 회로에 의해 상기 에러 비트들이 보정된 후 상기 다른 메모리 블록에 저장되는 반도체 장치.
  12. 제 1 항에 있어서,
    상기 동작 회로는 상기 메인 기준 횟수와 같거나 작고 서부 기준 횟수보다 많은 상기 제1 리드 실시 횟수가 확인되고 상기 제2 리드 실시 횟수가 상기 메인 기준 횟수보다 많은 것으로 확인되는 서브 블록 그룹의 상기 테스트 리드 동작을 실시하도록 구성되는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 동작 회로는 상기 서브 블록 그룹에 포함된 메모리 블록들에서 상기 제1 리드 실시 횟수가 상기 서브 기준 횟수보다 많은 워드라인과 인접한 워드라인들의 테스트 리드 동작을 실시하도록 구성되는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 인접한 워드라인들의 메모리 셀들로부터 독출된 데이터가 기준값 이상의 에러 비트들을 포함하는 경우, 상기 동작 회로는 상기 데이터를 다른 메모리 블록에 저장하도록 구성되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 데이터는 에러 정정 회로에 의해 상기 에러 비트들이 보정된 후 상기 다른 메모리 블록에 저장되는 반도체 장치.
  16. 제 1 항에 있어서,
    상기 리드 카운터는 상기 제1 실시 횟수를 저장하기 위한 제1 저장부와 상기 제2 실시 횟수를 저장하기 위한 제2 저장부를 포함하는 반도체 장치.
  17. 제 1 항에 있어서,
    상기 테스트 리드 동작이 실시된 후, 상기 제1 및 제2 리드 실시 횟수들이 리셋되는 반도체 장치.
  18. 다수의 메모리 블록들을 포함하고, 상기 메모리 블록들이 다수의 서브 블록 그룹들로 구분되고, 상기 서브 블록 그룹들이 다수의 메인 블록 그룹들로 구분되는 메모리 어레이; 및
    상기 메모리 블록에 포함된 메모리 셀들의 리드 동작 및 테스트 리드 동작을 수행하고, 상기 리드 동작의 실시 횟수를 카운팅하도록 구성되는 동작 회로를 포함하며,
    상기 동작 회로는 상기 메인 블록 그룹마다 워드라인별 상기 리드 동작의 제1 리드 실시 횟수들과 상기 서브 블록 그룹별 상기 리드 동작의 제2 리드 실시 횟수를 카운팅하고,
    상기 동작 회로는 상기 제1 리드 실시 횟수 또는 상기 제2 리드 실시 횟수가 메인 기준 횟수보다 많은 서브 블록 그룹의 상기 테스트 리드 동작을 실시하도록 구성되는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 동작 회로는 상기 서브 블록 그룹에 포함된 메모리 블록들에서 상기 제1 리드 실시 횟수가 상기 메인 기준 횟수보다 많은 워드라인과 인접한 워드라인들의 테스트 리드 동작을 실시하도록 구성되는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 인접한 워드라인들의 메모리 셀들로부터 독출된 데이터가 기준값 이상의 에러 비트들을 포함하는 경우, 상기 동작 회로는 상기 데이터를 다른 메모리 블록에 저장하도록 구성되는 반도체 장치.
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