KR20160050656A - 반도체 장치 - Google Patents

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KR20160050656A
KR20160050656A KR1020140149285A KR20140149285A KR20160050656A KR 20160050656 A KR20160050656 A KR 20160050656A KR 1020140149285 A KR1020140149285 A KR 1020140149285A KR 20140149285 A KR20140149285 A KR 20140149285A KR 20160050656 A KR20160050656 A KR 20160050656A
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Abstract

반도체 장치는 비트라인과 공통 소스 라인 사이에 연결되고, 드레인 셀렉트 라인, 워드라인들 및 소스 셀렉트 라인으로 인가되는 전압들에 따라 동작하는 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함하는 메모리 스트링, 및 메모리 스트링의 프로그램 동작, 리드 동작 및 검증 동작을 수행하도록 구성된 동작 회로를 포함하며, 동작 회로는 프로그램 동작을 실시할 때 드레인 셀렉트 트랜지스터와 인접한 메모리 셀들을 순차적으로 프로그램하는 제1 동작, 소스 셀렉트 트랜지스터와 인접한 메모리 셀들을 순차적으로 프로그램하는 제2 동작 및 나머지 메모리 셀들을 프로그램하는 제3 동작을 순차적으로 실시하도록 구성된다.

Description

반도체 장치{Semiconductor apparatus}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리 셀을 포함하는 반도체 장치에 관한 것이다.
플래시 메모리 장치에서 비트라인과 공통 소스 라인의 사이에는 메모리 셀들이 전기적으로 직렬 연결된다. 그리고 프로그램 동작에 의해 메모리 셀들에 데이터가 저장된다. 프로그램 동작 시 선택된 메모리 셀들의 워드라인에는 프로그램 전압이 인가되고, 비선택 워드라인들에는 패스 전압이 인가된다. 그런데, 프로그램 디스터브 현상에 의해 비트라인과 가장 가깝게 연결된 메모리 셀의 전기적 특성이 가장 열악하다. 비트라인과 가깝게 연결된 메모리 셀의 프로그램 동작이 가장 마지막실시되고 드레인 셀렉트 라인과 인접하기 때문이다.
본 발명의 실시예는 동작 특성 및 전기적 특성을 개선할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 비트라인과 공통 소스 라인 사이에 연결되고, 드레인 셀렉트 라인, 워드라인들 및 소스 셀렉트 라인으로 인가되는 전압들에 따라 동작하는 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함하는 메모리 스트링, 및 메모리 스트링의 프로그램 동작, 리드 동작 및 검증 동작을 수행하도록 구성된 동작 회로를 포함하며, 동작 회로는 프로그램 동작을 실시할 때 드레인 셀렉트 트랜지스터와 인접한 메모리 셀들을 순차적으로 프로그램하는 제1 동작, 소스 셀렉트 트랜지스터와 인접한 메모리 셀들을 순차적으로 프로그램하는 제2 동작 및 나머지 메모리 셀들을 프로그램하는 제3 동작을 순차적으로 실시하도록 구성된다.
본 발명의 다른 실시예에 따른 반도체 장치는 기판 상에 위치하는 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터, 기판 상에 위치하는 비트라인과 연결되는 드레인 셀렉트 트랜지스터, 기판에 형성된 파이프 트랜지스터, 드레인 셀렉트 트랜지스터와 직렬로 연결되는 메모리 셀들을 포함하는 제1 셀 스트링, 소스 셀렉트 트랜지스터와 연결되는 메모리 셀들을 포함하는 제2 셀 스트링, 제2 셀 스트링과 파이프 트랜지스터 사이에 연결되는 메모리 셀들을 포함하는 제3 셀 스트링, 제1 셀 스트링과 파이프 트랜지스터 사이에 연결되는 메모리 셀들을 포함하는 제4 셀 스트링, 및 제1 내지 제4 셀 스트링들에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 및 검증 동작을 수행하도록 구성된 동작 회로를 포함하며, 동작 회로는 제1 내지 제4 셀 스트링들의 프로그램 동작들을 순차적으로 실시하도록 구성된다.
본 발명의 실시예는 동작 특성 및 전기적 특성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 메모리 블록의 구조를 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예에 따른 전압 공급 회로를 설명하기 위한 회로도이다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 회로도이다.
도 5는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 6은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 7은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치는 메모리 어레이(10) 및 동작 회로(20~40)를 포함한다. 메모리 어레이(10)는 다수의 메모리 블록들(미도시)을 포함한다. 각각의 메모리 블록은 다수의 메모리 스트링들(미도시)을 포함한다. 각각의 메모리 스트링들은 다수의 메모리 셀들(미도시)을 포함한다. 플래시 메모리 장치의 경우, 메모리 블록은 플래시 메모리 셀을 포함할 수 있다. 예로써, 메모리 블록은 폴리실리콘의 플로팅 게이트나 질화막의 전하 저장막을 포함하는 플래시 메모리 셀들을 포함할 수 있다.
특히, 메모리 블록은 비트라인들(미도시)과 각각 연결되고 공통 소스 라인(미도시)과 병렬로 연결되는 메모리 스트링들을 포함할 수 있다. 메모리 스트링들은 반도체 기판 상에 2차원 구조나 3차원 구조로 형성될 수 있다. 3차원 구조의 메모리 스트링을 포함하는 메모리 블록에 대하여 보다 구체적으로 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 메모리 블록의 구조를 설명하기 위한 도면들이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(SUB) 상에 리세스부를 포함하는 파이프 게이트(PG)가 형성되고, 파이프 게이트(PG)의 리세스부 내에 파이프 채널층(PC)이 형성된다. 파이프 채널층(PC) 상에는 다수의 수직 채널층들(SP1, SP2)이 형성된다. 한쌍의 수직 채널층들 중 제1 수직 채널층(SP1)의 상부는 공통 소스 라인(SL)과 연결되고, 제2 수직 채널층(SP2)의 상부는 비트라인(BL)과 연결된다. 수직 채널층들(SP1, SP2)은 폴리실리콘으로 형성될 수 있다.
제2 수직 채널층(SP2)의 서로 다른 높이에서 제2 수직 채널층(SP2)을 감싸도록 다수의 도전막들(DSL, DWL3, DWL2, WL0, WL1, WL31~WL18)이 형성된다. 또한, 제1 수직 채널층(SP1)의 서로 다른 높이에서 제1 수직 채널층(SP1)을 감싸도록 다수의 도전막들(SSL, DWL0, DWL1, WL2~WL17)이 형성된다. 수직 채널층들(SP1, SP2)의 표면과 파이프 채널층(PC)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층들(SP1, SP2)과 도전막들(DSL, DWL3, DWL2, WL0, WL1, WL31~WL18, SSL, DWL0, DWL1, WL2~WL17)의 사이와 파이프 채널층(PC)과 파이프 게이트(PC)의 사이에도 위치한다.
제2 수직 채널층(SP2)을 감싸는 최상부 도전막은 드레인 셀렉트 라인(DSL)이 되고, 드레인 셀렉트 라인(DSL)의 하부 도전막들은 워드라인들(DWL3, DWL2, WL0, WL1, WL31~WL18)이 될 수 있다. 드레인 셀렉트 라인(DSL)의 워드라인들은 더미 워드라인들(DWL3, DWL2)과 메인 워드라인들(WL0, WL1, WL31~WL18)을 포함할 수 있다. 제1 수직 채널층(SP1)을 감싸는 최상부 도전막은 소스 셀렉트 라인(SSL)이 되고, 소스 셀렉트 라인(SSL)의 하부 도전막들은 워드라인들(DWL0, DWL1, WL2~WL17)이 될 수 있다. 소스 셀렉트 라인(SSL)의 워드라인들은 더미 워드라인들(DWL0, DWL1)과 메인 워드라인들(WL2~WL17)을 포함할 수 있다.
다시 말해, 반도체 기판의 서로 다른 영역 상에는 제1 도전막들(SSL, DWL0, DWL1, WL2~WL17)과 제2 도전막들(DSL, DWL3, DWL2, WL0, WL1, WL31~WL18)이 각각 적층된다. 제1 도전막들(SSL, DWL0, DWL1, WL2~WL17)을 관통하는 제1 수직 채널층(SP1)은 소스 라인(SL)과 파이프 채널층(PC) 사이에 수직으로 연결된다. 제2 도전막들(DSL, DWL3, DWL2, WL0, WL1, WL31~WL18)을 관통하는 제2 수직 채널층(SP2)은 비트 라인(BL)과 파이프 채널층(PC) 사이에 수직으로 연결된다.
드레인 셀렉트 라인(DSL)이 제2 수직 채널층(SP2)을 감싸는 부분에서 드레인 선택 트랜지스터(DST)가 형성되고, 워드라인들(DWL3, DWL2, WL0, WL1, WL31~WL18)이 제2 수직 채널층(SP2)을 감싸는 부분에서 더미 메모리 셀들(DC3, DC2) 및 메인 메모리 셀들(C0, C1, C31~C18)이 각각 형성된다. 소스 셀렉트 라인(SSL)이 제1 수직 채널층(SP1)을 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성되고, 더미 워드라인들(DWL0, DWL1)과 워드라인들(WL2~WL17)이 제1 수직 채널층(SP1)을 감싸는 부분에서 더미 메모리 셀들(DC0, DC1) 및 메인 메모리 셀들(C2~C17)이 각각 형성된다.
상기의 구조에 의해, 메모리 스트링(ST)은 비트 라인(BL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 드레인 셀렉트 트랜지스터(DST), 더미 메모리 셀들(DC3, DC2) 및 메인 메모리 셀들(C0, C1, C31~C18)과 공통 소스 라인(CSL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 소스 셀렉트 트랜지스터(SST), 더미 메모리 셀들(DC0, DC1) 및 메인 메모리 셀들(C2~C17)을 포함할 수 있다.
특히, 드레인 셀렉트 트랜지스터(DST)와 직렬로 연결되는 메모리 셀들(C0, C1)은 제1 셀 스트링(ST_DU)을 구성할 수 있다. 소스 셀렉트 트랜지스터(SST)와 직렬로 연결되는 메모리 셀들(C2, C3)은 제2 셀 스트링(ST_SU)을 구성할 수 있다. 제2 셀 스트링(ST_SU)과 파이프 트랜지스터(PT) 사이에 연결되는 메모리 셀들(C4~C17)은 제3 셀 스트링(ST_SD)을 구성할 수 있다. 제1 셀 스트링(ST_DU)과 파이프 트랜지스터(PT) 사이에 연결되는 메모리 셀들(C31~C18)은 제4 셀 스트링(ST_DD)을 구성할 수 있다.
상기에서는 4개의 더미 워드라인들(DWL0~DWL3)과 32개의 메인 워드라인들(WL0~WL31)이 형성되는 경우를 설명하였으나, 더미 워드라인들과 메인 워드라인들의 수는 변경 가능하다.
도 2c를 참조하면, 메모리 블록(10MB)은 비트 라인들에 연결된 다수의 메모리 스트링들(ST)을 포함한다. P-BiCS 구조에서 각각의 메모리 스트링(ST)은 공통 소스 라인(SL) 및 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 소스 셀렉트 트랜지스터(SST), 제2 및 제3 셀 스트링들(ST_SU, ST_SD)과 비트라인(BL) 및 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 드레인 셀렉트 트랜지스터(DST), 제1 및 제4 셀 스트링들(ST_DU, ST_DD)을 포함한다. 소스 셀렉트 트랜지스터(SST) 및 제2 셀 스트링(ST_SU) 사이에는 더미 메모리 셀들(DC0, DC1)이 더 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST) 및 제1 셀 스트링(ST_DU) 사이에는 더미 메모리 셀들(DC3, DC2)이 더 연결될 수 있다.
제1 셀 스트링(ST_DU)은 메모리 셀들(C0, C1)을 포함하고, 제2 셀 스트링(ST_SU)은 메모리 셀들(C2, C3)을 포함하고, 제3 셀 스트링(ST_SD)은 메모리 셀들(C4~C17)을 포함하고, 제4 셀 스트링(ST_DD)은 메모리 셀들(C31~C18)을 포함한다.
소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL1)으로 인가되는 전압에 의해 제어되고, 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL1)으로 인가되는 전압에 의해 제어된다. 더미 메모리 셀들(DC0~DC3)은 적층된 더미 워드라인들(DWL0~DWL3)로 인가되는 전압에 의해 제어된다. 메인 메모리 셀들(C0~C31)은 적층된 메인 워드라인들(WL0~WL31)로 인가되는 전압에 의해 제어된다.
P-BiCS 구조의 메모리 스트링에서 중간에 위치하는 한쌍의 메모리 셀들(C17, C18) 사이에 연결된 파이프 트랜지스터(PT)는 메모리 블록(10MB)이 선택되면 선택된 메모리 블록(10MB)에 포함된 수직 채널층들(도 2a의 SP1, SP2)을 전기적으로 연결시키는 동작을 수행한다.
한편, 2D 구조의 메모리 블록에서는 비트라인마다 하나의 메모리 스트링이 연결되고 하나의 드레인 셀렉트 라인에 의해 메모리 블록의 드레인 셀렉트 트랜지스터들이 동시에 제어되었으나, 3D 구조의 메모리 블록(10MB)에서는 비트라인(BL)마다 다수개의 메모리 스트링들(ST)이 공통으로 연결된다. 동일 메모리 블록(10MB)에서 하나의 비트라인(BL)에 공통으로 연결되고 동일한 워드라인들에 의해 제어되는 메모리 스트링(ST)의 수는 설계에 따라 변경될 수 있다.
하나의 비트라인(BL)에 다수개의 메모리 스트링들이 병렬로 연결됨에 따라, 하나의 비트라인(BL)과 메모리 스트링들(ST)을 선택적으로 연결하기 위하여 드레인 셀렉트 트랜지스터들(DST)이 드레인 셀렉트 라인들(DSL1~DSL4)로 인가되는 셀렉트 전압들에 의해 독립적으로 제어된다.
메모리 블록(10MB)에서 수직으로 연결된 더미 메모리 셀들(DC0~DC3) 및 메인 메모리 셀들(C0~C31)은 적층된 더미 워드라인들(DWL0~DWL3)과 적층된 메인 워드라인들(WL0~WL31)로 인가되는 동작 전압들에 의해 각각 제어된다. 이러한 워드라인들(WL0~WL31)은 메모리 블록 단위로 구분된다.
다시 도 1 및 도 2b를 참조하면, 동작 회로(20~40)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(C0)의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 프로그램 루프는 프로그램 동작과 검증 동작을 포함하고, 소거 루프는 소거 동작과 검증 동작을 포함한다. 동작 회로(20~40)는 소거 루프 후 메모리 셀들의 문턱전압들이 분포하는 소거 레벨을 조절하기 위한 프로그램 동작(또는 포스트 프로그램 동작)을 실시할 수 있다.
프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 동작 회로(20~40)는 동작 전압들을 선택된 메모리 블록의 로컬 라인들(SSL, DLW0~DWL3, WL0~WL31, PG, DSL)과 공통 소스 라인(SL)으로 선택적으로 출력하고, 비트라인들(BL)의 프리차지/디스차지를 제어하거나 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱하도록 구성된다.
NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(20), 전압 공급 회로(30) 및 읽기/쓰기 회로(330)을 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.
제어 회로(20)는 외부로부터 입력되는 명령 신호에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들을 원하는 레벨로 생성하고 선택된 메모리 블록의 로컬 라인들(SSL, DLW0~DWL3, WL0~WL31, PG, DSL)과 공통 소스 라인(SL)로 인가될 수 있도록 전압 공급 회로(30)를 제어한다. 그리고, 제어 회로(20)는 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위해 메모리 셀들에 저장하기 위한 데이터에 따라 비트라인들(BL)의 프리차지/디스차지를 제어하거나 리드 동작 또는 검증 동작 시 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱할 수 있도록 읽기/쓰기 회로(40)을 제어한다.
전압 공급 회로(30)는 제어 회로(20)의 제어에 따라 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들을 생성한다. 여기서, 동작 전압은 프로그램 전압, 리드 전압, 소거 전압, 패스 전압, 셀렉트 전압, 공통 소스 전압 등을 포함할 수 있다. 그리고, 제어 회로(20)의 로우 어드레스 신호에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, DLW0~DWL3, WL0~WL31, PG, DSL)과 공통 소스 라인(SL)로 동작 전압들을 출력한다.
읽기/쓰기 회로(40)은 비트라인들(BL)을 통해 메모리 어레이(10)와 연결되는 다수의 페이지 버퍼들(미도시)을 각각 포함할 수 있다. 특히, 페이지 버퍼들은 비트라인들(BL)마다 각각 연결될 수 있다. 즉, 하나의 비트라인에 하나의 페이지 버퍼가 연결될 수 있다. 프로그램 동작 시 제어 회로(20)의 제어 신호와 메모리 셀들에 저장하기 위한 데이터에 따라, 페이지 버퍼들은 비트라인들(BL)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(20)의 제어에 따라, 비트라인들(BL)을 프리차지한 후 비트라인들(BL)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치한다.
도 3은 본 발명의 실시예에 따른 전압 공급 회로를 설명하기 위한 블록도이다.
도 3을 참조하면, 반도체 장치의 전압 공급 회로는 동작 전압 인가 회로(310), 연결 회로들(320_m) 및 블록 선택 회로(330)를 포함한다.
동작 전압 인가 회로(310)은 글로벌 라인들(GSSL[0:4], GDWL0~GDWL3, GWL0~GWL31, GPG, GDSL[0:4])로 동작 전압을 출력하도록 구성된다. 예로써, 동작 전압 인가 회로(310)은 메모리 셀들의 프로그램 동작, 리드 동작, 소거 동작 및 검증 동작에 필요한 동작 전압들을 글로벌 라인들(GSSL[0:4], GDWL0~GDWL3, GWL0~GWL31, GPG, GDSL[0:4])로 출력한다. 동작 전압 인가 회로(310)은 메모리 셀들의 프로그램 동작 또는 리드 동작을 위해 선택된 글로벌 워드라인에 프로그램 전압 또는 리드 전압을 인가하고 나머지 글로벌 워드라인들에 패스 전압을 인가할 수 있다. 또한, 동작 전압 인가 회로(310)는 메모리 셀들의 소거 동작을 위해 공통 소스 라인(SL)으로 소거 전압을 인가하고, 글로벌 라인들(GSSL[0:4], GDWL0~GDWL3, GWL0~GWL31, GPG, GDSL[0:4])의 플로팅 상태를 제어할 수 있다.
연결 회로(320_m)는 글로벌 라인들(GSSL[0:4], GDWL0~GDWL3, GWL0~GWL31, GPG, GDSL[0:4])와 메모리 블록들(10MB_0~10MB_m)의 로컬 라인들(SSL[0:4], DWL0~DWL3, WL0~WL31, PG, DSL[0:4]) 사이에 각각 연결되고, 블록 선택 회로(330)의 블록 선택 신호들(BSEL[0:m])에 응답하여 동작한다. 즉, 동작 전압 인가 회로(310)로부터 글로벌 라인들(GSSL[0:4], GDWL0~GDWL3, GWL0~GWL31, GPG, GDSL[0:4])로 출력된 동작 전압들(예, 프로그램 전압, 소거 전압, 리드 전압, 패스 전압, 파이프 게이트 전압, 검증 전압 등등)이 선택된 메모리 블록(10MB_m)의 로컬 라인들(SSL[0:4], DWL0~DWL3, WL0~WL31, PG, DSL[0:4])로 전달될 수 있도록, 연결 회로(320_m)는 블록 선택 회로(330)의 블록 선택 신호들(BSEL[0:m])에 응답하여 글로벌 라인들(GSSL[0:4], GDWL0~GDWL3, GWL0~GWL31, GPG, GDSL[0:4])을 선택된 메모리 블록(10MB_m)의 로컬 라인들(SSL[0:4], DWL0~DWL3, WL0~WL31, PG, DSL[0:4])와 선택적으로 연결시키는 동작을 수행한다.
연결 회로(320_m)는 글로벌 라인들(GSSL[0:4], GDWL0~GDWL3, GWL0~GWL31, GPG, GDSL[0:4])과 메모리 블록의 로컬 라인들(SSL[0:4], DWL0~DWL3, WL0~WL31, PG, DSL[0:4]) 사이에 각각 연결되는 트랜지스터들(NT)을 포함할 수 있다. 트랜지스터들(NT)의 드레인에는 높은 레벨의 동작 전압들이 인가되고 게이트들에는 블록 선택 회로(330)의 블록 선택 신호들(BSEL[0:m]) 중 하나의 블록 선택 신호(BSELm)가 인가된다.
플래시 메모리 장치에서 메모리 블록(10MB_m)마다 연결 회로(320_m)가 구비될 수 있으며, 연결 회로(320_m)는 블록 선택 회로(330)의 블록 선택 신호들(BSEL[0:m])에 응답하여 선택적으로 동작할 수 있다. 예로써, 블록 선택 회로(330)의 블록 선택 신호(BSELm)에 의해 선택된 메모리 블록(10MB_m)의 연결 회로(320_m)만 선택적으로 동작할 수 있다.
블록 선택 회로(330)은 어드레스 신호(ADD)에 응답하여 블록 선택 신호들(BSEL[0:m])을 연결 회로(320_m)로 각각 출력할 수 있다. 블록 선택 신호들(BSEL[0:m])은 어드레스 신호(ADD)에 응답하여 활성화되거나 비활성화 될 수 있다. 활성화된 블록 선택 신호(BSELm)가 입력되면 연결 회로(320_m)는 글로벌 라인들(GSSL[0:4], GDWL0~GDWL3, GWL0~GWL31, GPG, GDSL[0:4])과 선택된 메모리 블록(10MB_m)의 로컬 라인들(SSL[0:4], DWL0~DWL3, WL0~WL31, PG, DSL[0:4])을 연결한다. 비활성화 블록 선택 신호(BSELm)가 입력되면, 연결 회로(320_m)는 글로벌 라인들(GSSL[0:4], GDWL0~GDWL3, GWL0~GWL31, GPG, GDSL[0:4])이 비선택 메모리 블록(10MB_m)의 로컬 라인들(SSL[0:4], DWL0~DWL3, WL0~WL31, PG, DSL[0:4])과 연결되는 것을 차단한다.
글로벌 라인들(GSSL[0:4], GDWL0~GDWL3, GWL0~GWL31, GPG, GDSL[0:4])의 동작 전압들이 선택된 메모리 블록(10MB_m)의 로컬 라인들(SSL[0:4], DWL0~DWL3, WL0~WL31, PG, DSL[0:4])로 전압 강하 없이 전달되도록 하기 위해서는, 블록 선택 회로(330)는 동작 전압보다 높은 레벨의 전달 블록 선택 신호(BSELm)를 연결 회로(320_m)로 출력해야 한다. 예로써, 동작 전압 인가 회로(310)이 프로그램 전압을 포함하는 동작 전압들을 글로벌 라인들(GSSL[0:4], GDWL0~GDWL3, GWL0~GWL31, GPG, GDSL[0:4])로 출력하는 구간에서, 블록 선택 회로(330)은 적어도 프로그램 전압보다 트랜지스터(NT)의 문턱전압만큼 높은 레벨의 블록 선택 신호(BSELm)를 출력하는 것이 바람직하다.
글로벌 라인들(GSSL[0:4], GDWL0~GDWL3, GWL0~GWL31, GPG, GDSL[0:4])과 로컬 라인들(SSL[0:4], DWL0~DWL3, WL0~WL31, PG, DSL[0:4])의 연결 관계를 살펴보면, 드레인 셀렉트 라인(DSL)과 인접한 워드라인이 종래에는 마지막 워드라인이었으나 첫 번째 글로벌 워드라인(GWL0)과 연결되어 첫 번째 워드라인(WL0)이 된다. 그리고, 소스 셀렉트 라인(SSL)과 인접한 워드라인이 종래에는 첫번째 워드라인이었으나 세 번째 글로벌 워드라인(GWL2)과 연결되어 세 번째 워드라인(WL2)이 된다.
이렇게 글로벌 라인들(GSSL[0:4], GDWL0~GDWL3, GWL0~GWL31, GPG, GDSL[0:4])과 로컬 라인들(SSL[0:4], DWL0~DWL3, WL0~WL31, PG, DSL[0:4])의 연결 방식을 변경함으로써, 메모리 셀들(C0~C31)의 프로그램 순서를 변경할 수 있다. 메모리 셀들(C0~C31)의 프로그램 순서는 도 4에서 구체적으로 설명하기로 한다.
이하, 상기의 구성들을 포함하는 반도체 장치의 동작을 설명하기로 한다. 도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 회로도이다.
도 3 및 도 4를 참조하면, 동작 회로(30)는 비트라인(BL)과 공통 소스 라인(SL) 사이에 전기적으로 연결된 메모리 셀들(C0~C31)의 프로그램 동작을 실시한다. 메모리 셀들(C0~C31)은 드레인 셀렉트 트랜지스터(DST)와 인접한 메모리 셀들(C0, C1), 소스 셀렉트 트랜지스터(SST)와 인접한 메모리 셀들(C2, C3) 및 나머지 메모리 셀들(C4~C31)로 구분될 수 있다. 보다 더 구체적으로, 메모리 셀들(C0~C31)은 드레인 셀렉트 트랜지스터(DST)와 연결되고 제1 셀 스트링(ST_DU)을 구성하는 메모리 셀들(C0, C1), 소스 셀렉트 트랜지스터(SST)와 연결되고 제2 셀 스트링(ST_SU)을 구성하는 메모리 셀들(C2, C3), 제2 셀 스트링(ST_SU)과 파이프 트랜지스터(PT) 사이에 연결되고 제3 셀 스트링(ST_SD)을 구성하는 메모리 셀들(C4~C17), 및 제1 셀 스트링(ST_DU)와 파이프 트랜지스터(PT) 사이에 연결되고 제4 셀 스트링(ST_DD)을 구성하는 메모리 셀들(C31~C18)로 구분될 수 있다.
프로그램 동작을 실시할 때, 동작 회로(30)는 드레인 셀렉트 트랜지스터(DST)와 인접한 메모리 셀들(C0, C1)을 순차적으로 프로그램하는 제1 동작, 소스 셀렉트 트랜지스터(SST)와 인접한 메모리 셀들(C2, C3)을 순차적으로 프로그램하는 제2 동작 및 나머지 메모리 셀들(C4~C31)을 프로그램하는 제3 동작을 순차적으로 실시할 수 있다. 즉, 동작 회로(30)는 제1 내지 제4 셀 스트링들(ST_DU, ST_SU, ST_SD, ST, DD)의 프로그램 동작들을 순차적으로 실시한다.
특히, 제1 셀 스트링(ST_DU)의 메모리 셀들(C0, C1)을 프로그램하는 제1 동작에서, 동작 회로(30)는 드레인 셀렉트 트랜지스터(DST)와 가까운 순서(A)대로 메모리 셀들(C0, C1)을 프로그램한다. 제2 셀 스트링(ST_SU)의 메모리 셀들(C2, C3)을 프로그램하는 제2 동작에서, 동작 회로(30)는 소스 셀렉트 트랜지스터(SST)와 가까운 순서(B)대로 메모리 셀들(C2, C3)을 프로그램한다. 그리고, 나머지 셀들(C4~C31)을 프로그램하는 제3 동작에서, 동작 회로(30)는 소스 셀렉트 트랜지스터(SST)와 가깝거나 드레인 셀렉트 트랜지스터(DST)와 먼 순서(C)대로 나머지 셀들(C4~C31)을 프로그램한다. 즉, 제3 동작에서, 동작 회로(30)는 제3 셀 스트링(ST_SD)의 메모리 셀들(C4~C17)을 소스 셀렉트 트랜지스터(SST)와 가깝운 순서(C)대로 프로그램하고, 제4 셀 스트링(ST_DD)의 메모리 셀들(C31~C18)을 드레인 셀렉트 트랜지스터(DST)와 먼 순서(C)대로 프로그램한다.
한편, 소스 셀렉트 트랜지스터(SST) 및 메모리 셀(C2)의 사이에 제1 더미 메모리 셀들(DC0, DC1)이 추가로 연결될 수 있다. 제1 더미 메모리 셀들(DC0, DC1)은 소스 셀렉트 라인(SSL) 및 워드라인(WL2) 사이의 제1 더미 워드라인들(DWL0, DWL1)로 인가되는 전압들에 따라 동작할 수 있다. 또한, 드레인 셀렉트 트랜지스터(DST) 및 메모리 셀(C0)의 사이에 제2 더미 메모리 셀들(DC2, DC3)이 추가로 연결될 수 있다. 제2 더미 메모리 셀들(DC2, DC3)은 드레인 셀렉트 라인(DSL) 및 워드라인(WL0) 사이의 제2 더미 워드라인들(DWL2, DWL3)로 인가되는 전압들에 따라 동작할 수 있다.
동작 회로(30)는 제1 및 제2 더미 메모리 셀들(DC0~DC3)의 프로그램 동작을 먼저 실시한 후 메모리 셀들(C0~C31)의 프로그램 동작(예, 제1 동작)을 실시할 수 있다. 동작 회로(30)는 모든 더미 메모리 셀들(DC0~DC3)을 동시에 프로그램 할 수 있다.
메모리 셀들(C0~C31)의 프로그램 동작이 완료된 후에, 동작 회로(30)는 프로그램 동작과 동일한 순서(A, B, C)로 메모리 셀들(C0~C31)의 리드 동작 및 검증 동작을 실시할 수 있다.
상기와 같이 동작 회로(30)가 메모리 셀들(C0~C31)의 프로그램 순서를 제어함으로써 비트라인(BL)과 가까운 메모리 셀의 전기적 특성(예, 프로그램 디스터브 현상)을 개선하여 전체적인 동작 특성을 향상시킬 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(500)은 불휘발성 메모리 장치(520)와 메모리 컨트롤러(510)를 포함한다.
불휘발성 메모리 장치(520)는 도 1 내지 도 4에서 설명한 반도체 장치에 해당할 수 있다. 메모리 컨트롤러(510)는 불휘발성 메모리 장치(520)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(520)와 메모리 컨트롤러(510)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(511)은 프로세싱 유닛(512)의 동작 메모리로써 사용된다. 호스트 인터페이스(513)는 메모리 시스템(500)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(514)은 불휘발성 메모리 장치(520)의 셀 영역으로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(514)는 본 발명의 불휘발성 메모리 장치(520)와 인터페이싱 한다. 프로세싱 유닛(512)은 메모리 컨트롤러(510)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(500)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(520)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(500)은 동작 특성이 향상된 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(510)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 6은 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(600)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(600)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(610)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(620)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(630)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(640) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(650)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 일반적인 방식에 따라 데이터를 프로그램하게 된다.
도 7에는 본 발명에 따른 플래시 메모리 장치(712)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750) 및 메모리 시스템(710)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하기 위해 도 1 내지 도 4에서 설명한 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
10 : 메모리 어레이 10MB : 메모리 블록
ST : 메모리 스트링 ST_DU, ST_DD, ST_SU, ST_SD : 셀 스트링
20 : 제어 회로 30 : 전압 공급 회로
310 : 동작 전압 인가 회로 320_0~320_m : 연결 회로
330 : 블록 선택 회로 40 : 읽기/쓰기 회로

Claims (19)

  1. 비트라인과 공통 소스 라인 사이에 연결되고, 드레인 셀렉트 라인, 워드라인들 및 소스 셀렉트 라인으로 인가되는 전압들에 따라 동작하는 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함하는 메모리 스트링; 및
    상기 메모리 스트링의 프로그램 동작, 리드 동작 및 검증 동작을 수행하도록 구성된 동작 회로를 포함하며,
    상기 동작 회로는 상기 프로그램 동작을 실시할 때 상기 드레인 셀렉트 트랜지스터와 인접한 메모리 셀들을 순차적으로 프로그램하는 제1 동작, 상기 소스 셀렉트 트랜지스터와 인접한 메모리 셀들을 순차적으로 프로그램하는 제2 동작 및 나머지 메모리 셀들을 프로그램하는 제3 동작을 순차적으로 실시하도록 구성되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 동작 회로는 상기 제1 동작에서 상기 드레인 셀렉트 트랜지스터와 가까운 순서대로 상기 메모리 셀들을 프로그램 하도록 구성되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 동작 회로는 상기 제2 동작에서 상기 소스 셀렉트 트랜지스터와 가까운 순서대로 상기 메모리 셀들을 프로그램 하도록 구성되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 동작 회로는 상기 제3 동작에서 상기 소스 셀렉트 트랜지스터와 가까운 순서대로 상기 나머지 메모리 셀들을 프로그램 하도록 구성되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 동작 회로는 상기 제3 동작에서 상기 드레인 셀렉트 트랜지스터와 먼 순서대로 상기 나머지 메모리 셀들을 프로그램 하도록 구성되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 메모리 셀들 중 중간에 위치하는 메모리 셀들의 사이에 설치되는 파이프 트랜지스터를 더 포함하도록 구성되는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 소스 셀렉트 트랜지스터 및 상기 메모리 셀의 사이에 연결되고, 상기 소스 셀렉트 라인 및 워드라인 사이의 제1 더미 워드라인들로 인가되는 전압들에 따라 동작하는 제1 더미 메모리 셀들; 및
    상기 드레인 셀렉트 트랜지스터 및 상기 메모리 셀의 사이에 연결되고, 상기 드레인 셀렉트 라인 및 워드라인 사이의 제2 더미 워드라인들로 인가되는 전압들에 따라 동작하는 제2 더미 메모리 셀들을 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 동작 회로는 상기 제1 및 제2 더미 메모리 셀들의 프로그램 동작을 실시한 후 상기 제1 동작을 실시하도록 구성되는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 동작 회로는 상기 제1 및 제2 더미 메모리 셀들을 동시에 프로그램 하도록 구성되는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 동작 회로는 상기 프로그램 동작과 동일한 순서로 상기 리드 동작 및 상기 검증 동작을 실시하도록 구성되는 반도체 장치.
  11. 기판 상에 위치하는 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터;
    상기 기판 상에 위치하는 비트라인과 연결되는 드레인 셀렉트 트랜지스터;
    상기 기판에 형성된 파이프 트랜지스터;
    상기 드레인 셀렉트 트랜지스터와 연결되는 메모리 셀들을 포함하는 제1 셀 스트링;
    상기 소스 셀렉트 트랜지스터와 연결되는 메모리 셀들을 포함하는 제2 셀 스트링;
    상기 제2 셀 스트링과 상기 파이프 트랜지스터 사이에 연결되는 메모리 셀들을 포함하는 제3 셀 스트링;
    상기 제1 셀 스트링과 상기 파이프 트랜지스터 사이에 연결되는 메모리 셀들을 포함하는 제4 셀 스트링; 및
    상기 제1 내지 제4 셀 스트링들에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 및 검증 동작을 수행하도록 구성된 동작 회로를 포함하며,
    상기 동작 회로는 상기 제1 내지 제4 셀 스트링들의 프로그램 동작들을 순차적으로 실시하도록 구성되는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 동작 회로는 상기 제1 셀 스트링의 상기 프로그램 동작을 실시할 때 상기 드레인 셀렉트 트랜지스터와 가까운 순서대로 상기 메모리 셀들 프로그램 하도록 구성되는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 동작 회로는 상기 제2 셀 스트링의 상기 프로그램 동작을 실시할 때 상기 소스 셀렉트 트랜지스터와 가까운 순서대로 상기 메모리 셀들 프로그램 하도록 구성되는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 동작 회로는 상기 제3 셀 스트링의 상기 프로그램 동작을 실시할 때 상기 소스 셀렉트 트랜지스터와 가까운 순서대로 상기 메모리 셀들 프로그램 하도록 구성되는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 동작 회로는 상기 제4 셀 스트링의 상기 프로그램 동작을 실시할 때 상기 드레인 셀렉트 트랜지스터와 먼 순서대로 상기 메모리 셀들 프로그램 하도록 구성되는 반도체 장치.
  16. 제 11 항에 있어서,
    상기 소스 셀렉트 트랜지스터 및 상기 제2 셀 스트링의 사이에 연결되는 제1 더미 메모리 셀들; 및
    상기 드레인 셀렉트 트랜지스터 및 상기 제1 셀 스트링의 사이에 연결되는 제2 더미 메모리 셀들을 더 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 동작 회로는 상기 제1 및 제2 더미 메모리 셀들의 프로그램 동작을 실시한 후 상기 제1 셀 스트링의 상기 프로그램 동작을 실시하도록 구성되는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 동작 회로는 상기 제1 및 제2 더미 메모리 셀들을 동시에 프로그램 하도록 구성되는 반도체 장치.
  19. 제 11 항에 있어서,
    상기 동작 회로는 상기 제1 내지 제4 셀 스트링들의 상기 리드 동작을 순차적으로 실시하고, 상기 제1 내지 제4 셀 스트링들의 상기 검증 동작을 순차적으로 실시하도록 구성되는 반도체 장치.
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