KR20160108656A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 메모리 셀들, 메모리 셀들의 리드 동작을 실시하도록 구성되는 동작 회로, 및 리드 동작에 의해 구분되는 메모리 셀들의 개수들을 카운팅하고 비교하도록 구성된 체크 회로를 포함하며, 동작 회로는 비교 결과에 따라 리드 동작에서 메모리 셀들에 인가될 리드 전압의 레벨을 변경하도록 구성된다.

Description

반도체 장치{Semiconductor apparatus}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리 셀을 포함하는 반도체 장치에 관한 것이다.
메모리 셀들에 저장된 데이터를 독출하기 위하여 리드 동작이 실시된다. 메모리 셀들의 문턱전압 분포가 변하면 메모리 셀들로부터 독출되는 데이터에 포함되는 에러 비트의 수가 증가한다. 이 때문에 리드 동작 시 메모리 셀들로 인가되는 리드 동작을 변경할 필요가 있다.
본 발명의 실시예는 오류를 줄일 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 메모리 셀들, 메모리 셀들의 리드 동작을 실시하도록 구성되는 동작 회로, 및 리드 동작에 의해 구분되는 메모리 셀들의 개수들을 카운팅하고 비교하도록 구성된 체크 회로를 포함하며, 동작 회로는 비교 결과에 따라 리드 동작에서 메모리 셀들에 인가될 리드 전압의 레벨을 변경하도록 구성된다.
본 발명의 다른 실시예에 따른 반도체 장치는 메모리 셀들, 선택된 셀 분포를 2개의 셀 분포들로 구분하고 각각의 셀 분포에 포함되는 메모리 셀들을 확인하는 리드 동작을 실시하도록 구성되는 동작 회로, 및 각각의 셀 분포에 포함되는 메모리 셀들의 개수들을 비교하는 동작을 실시하도록 구성된 체크 회로를 포함하며, 체크 회로의 비교 결과에 따라, 동작 회로는 2개의 셀 분포들 중 하나의 셀 분포를 선택하고 리드 동작을 재실시하도록 구성되는 반도체 장치.
본 발명의 실시예에 따른 반도체 장치는 리드 동작 시 오류를 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예에 따른 메모리 블록을 설명하기 위한 회로도이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도들이다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 분포도이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 7은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 8은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치는 메모리 어레이(110), 동작 회로(120~160) 및 체크 회로(170)을 포함한다. 메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 각각의 메모리 블록은 다수의 메모리 스트링들을 포함한다. 각각의 메모리 스트링들은 다수의 메모리 셀들을 포함한다. 플래시 메모리 장치의 경우, 메모리 블록은 플래시 메모리 셀을 포함할 수 있다.
특히, 메모리 블록은 비트라인들과 각각 연결되고 공통 소스 라인과 병렬로 연결되는 메모리 스트링들을 포함할 수 있다. 메모리 스트링들은 반도체 기판 상에 2차원 구조나 3차원 구조로 형성될 수 있다. 메모리 블록의 구조에 대하여 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 메모리 어레이를 설명하기 위한 도면들이다.
도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe, BLo)과 공통 소스라인(SL) 사이에 연결된 다수의 메모리 스트링들(ST)을 포함한다. 즉, 메모리 스트링들(ST)은 대응하는 비트 라인들(BLLe, BLo)과 각각 연결되고 공통 소스라인(SL)과 공통으로 연결된다. 각각의 메모리 스트링(ST)은 소스가 공통 소스라인(SL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C00~Cn0)이 직렬로 연결된 셀 스트링, 그리고 드레인이 비트라인(BLe)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 셀 스트링에 포함된 메모리 셀들(C00~Cn0)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C00~Cn0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
여기서, 드레인 셀렉트 트랜지스터(DST)는 셀 스트링(ST)과 비트라인(BLe)의 연결 또는 차단을 제어하며, 소스 셀렉트 트랜지스터(SST)는 셀 스트링(ST)과 공통 소스라인(SL)의 연결 또는 차단을 제어한다.
낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C00~C0k)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C00, C02, C04, C0k-1)이 이븐 페이지를 구성하고, 홀수 번째 메모리 셀들(C01, C03, C05, C0k)이 오드 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 될 수 있다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 메모리 블록을 설명하기 위한 도면들이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(SUB) 상에 리세스부를 포함하는 파이프 게이트(PG)가 형성되고, 파이프 게이트(PG)의 리세스부 내에 파이프 채널층(PC)이 형성된다. 파이프 채널층(PC) 상에는 다수의 수직 채널층들(SP1, SP2)이 형성된다. 한쌍의 수직 채널층들 중 제1 수직 채널층(SP1)의 상부는 공통 소스 라인(SL)과 연결되고, 제2 수직 채널층(SP2)의 상부는 비트라인(BL)과 연결된다. 수직 채널층들(SP1, SP2)은 폴리실리콘으로 형성될 수 있다.
제2 수직 채널층(SP2)의 서로 다른 높이에서 제2 수직 채널층(SP2)을 감싸도록 다수의 도전막들(DSL, WL15~WL8)이 형성된다. 또한, 제1 수직 채널층(SP1)의 서로 다른 높이에서 제1 수직 채널층(SP1)을 감싸도록 다수의 도전막들(SSL, WL0~WL7)이 형성된다. 수직 채널층들(SP1, SP2)의 표면과 파이프 채널층(PC)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층들(SP1, SP2)과 도전막들(DSL, WL15~WL8, SSL, WL0~WL7)의 사이와 파이프 채널층(PC)과 파이프 게이트(PC)의 사이에도 위치한다.
제2 수직 채널층(SP2)을 감싸는 최상부 도전막은 드레인 셀렉트 라인(DSL)이 되고, 드레인 셀렉트 라인(DSL)의 하부 도전막들은 워드라인들(WL15~WL8)이 될 수 있다. 제1 수직 채널층(SP1)을 감싸는 최상부 도전막은 소스 셀렉트 라인(SSL)이 되고, 소스 셀렉트 라인(SSL)의 하부 도전막들은 워드라인들(WL0~WL7)이 될 수 있다. 워드라인들로 사용되는 도전막들 중 일부는 더미 워드라인(미도시)이 될 수 있다.
다시 말해, 반도체 기판의 서로 다른 영역 상에는 제1 도전막들(SSL, WL0~WL7)과 제2 도전막들(DSL, WL15~WL8)이 각각 적층된다. 제1 도전막들(SSL, WL0~WL7)을 관통하는 제1 수직 채널층(SP1)은 소스 라인(SL)과 파이프 채널층(PC) 사이에 수직으로 연결된다. 제2 도전막들(DSL, WL15~WL8)을 관통하는 제2 수직 채널층(SP2)은 비트 라인(BL)과 파이프 채널층(PC) 사이에 수직으로 연결된다.
드레인 셀렉트 라인(DSL)이 제2 수직 채널층(SP2)을 감싸는 부분에서 드레인 선택 트랜지스터(DST)가 형성되고, 워드라인들(WL15~WL8)이 제2 수직 채널층(SP2)을 감싸는 부분에서 메인 셀 트랜지스터들(C15~C8)이 각각 형성된다. 소스 셀렉트 라인(SSL)이 제1 수직 채널층(SP1)을 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성되고, 워드라인들(WL0~WL7)이 제1 수직 채널층(SP1)을 감싸는 부분에서 메인 셀 트랜지스터들(C0~C7)이 각각 형성된다.
상기의 구조에 의해, 메모리 스트링은 비트 라인(BL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(C15~C8)과 공통 소스 라인(CSL) 및 파이프 채널층(PC) 사이에 기판(SUB)과 수직으로 연결되는 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~C7)을 포함할 수 있다. 상기의 구조에서 셀렉트 트랜지스터(DST 또는 SST)와 메인 셀 트랜지스터(C15 또는 C0) 사이에 더미 셀 트랜지스터(미도시)가 더 연결되고, 메인 셀 트랜지스터(C8 또는 C7)와 파이프 트랜지스터(PT) 사이에 더미 셀 트랜지스터(미도시)가 더 연결될 수도 있다.
공통 소스 라인(SL)과 파이프 트랜지스터(PT) 사이에 연결된 소스 셀렉트 트랜지스터(SST) 및 메인 셀 트랜지스터들(C0~C7)은 제1 수직 메모리 스트링을 구성하고, 비트 라인(BL)과 파이프 트랜지스터(PT) 사이에 연결된 드레인 셀렉트 트랜지스터(DST) 및 메인 셀 트랜지스터들(C15~C8)은 제2 수직 메모리 스트링을 구성할 수 있다.
도 3c를 참조하면, 메모리 블록(110MB)은 비트 라인들에 연결된 다수의 메모리 스트링들(ST)을 포함한다. U자형 구조의 메모리 스트링(ST)은 공통 소스 라인(SL) 및 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제1 수직 메모리 스트링(SST, C0~C7)과 비트라인(BL)과 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제2 수직 메모리 스트링(C8~C15, DST)을 포함한다. 제1 수직 메모리 스트링(SST, C0~C7)은 소스 셀렉트 트랜지스터(SST)와 메모리 셀들(C0~C7)을 포함한다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL1~SSL4)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C0~C7)은 적층된 워드라인들(WL0~WL7)로 인가되는 전압에 의해 제어된다. 제2 수직 메모리 스트링(C8~C15, DST)은 드레인 셀렉트 트랜지스터(DST)와 메모리 셀들(C8~C15)을 포함한다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL1~DSL4)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C8~C15)은 적층된 워드라인들(WL8~WL15)로 인가되는 전압에 의해 제어된다.
U자형 구조의 메모리 스트링에서 중간에 위치하는 한쌍의 메모리 셀들(C7, C8) 사이에 연결된 파이프 트랜지스터(PT)는 메모리 블록(110MB)이 선택되면 선택된 메모리 블록(110MB)에 포함된 제1 수직 메모리 스트링(SST, C0~C7)의 채널층들과 제2 수직 메모리 스트링(C8~C15, DST)의 채널층들을 전기적으로 연결시키는 동작을 수행한다.
한편, 2D 구조의 메모리 블록에서는 비트라인마다 하나의 메모리 스트링이 연결되고 하나의 드레인 셀렉트 라인에 의해 메모리 블록의 드레인 셀렉트 트랜지스터들이 동시에 제어되었으나, 3D 구조의 메모리 블록(110MB)에서는 비트라인(BL)마다 다수개의 메모리 스트링들(ST)이 공통으로 연결된다. 동일 메모리 블록(110MB)에서 하나의 비트라인(BL)에 공통으로 연결되고 동일한 워드라인들에 의해 제어되는 메모리 스트링(ST)의 수는 설계에 따라 변경될 수 있다.
하나의 비트라인(BL)에 다수개의 메모리 스트링들이 병렬로 연결됨에 따라, 하나의 비트라인(BL)과 메모리 스트링들(ST)을 선택적으로 연결하기 위하여 드레인 셀렉트 트랜지스터들(DST)이 드레인 셀렉트 라인들(DSL1~DSL4)로 인가되는 셀렉트 전압들에 의해 독립적으로 제어된다.
메모리 블록(110MB)에서 수직으로 연결된 제1 수직 메모리 스트링(SST, C0~C7)의 메모리 셀들(C0~C7)과 제2 수직 메모리 스트링(C8~C15, DST)의 메모리 셀들(C8~C15)은 적층된 워드라인들(WL0~WL7)과 적층된 워드라인들(WL8~WL15)로 인가되는 동작 전압들에 의해 각각 제어된다. 이러한 워드라인들(WL0~WL15)은 메모리 블록 단위로 구분된다.
셀렉트 라인들(DSL1~DSL4, SSL1~SSL4)과 워드라인들(WL0~WL15)은 메모리 블록(110MB)의 로컬 라인들이 된다. 특히, 소소 셀렉트 라인(SSL1~SSL4)과 워드라인들(WL0~WL7)은 제1 수직 메모리 스트링의 로컬 라인들이 되고, 드레인 셀렉트 라인(DSL1~DSL4)과 워드라이들(WL8~WL15)은 제2 수직 메모리 스트링의 로컬 라인들이 될 수 있다. 한편, 메모리 블록(110MB) 내에서 파이프 트랜지스터들(PT)의 게이트들(PG)은 공통으로 연결될 수 있다.
한편, 메모리 블록(110MB) 내에서 서로 다른 비트라인에 연결되고 드레인 셀렉트 라인(예, DSL4)을 공유하는 메모리 셀들이 하나의 페이지(PAGE)를 구성한다. 메모리 블록(110MB)은 소거 루프의 기본 단위가 되고, 페이지(PAGE)는 프로그램 동작과 리드 루프의 기본 단위가 될 수 있다.
다시 도 1 및 도 2를 참조하면, 동작 회로(120~160)은 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(C00~C0k)의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함하고, 소거 루프는 소거 동작과 소거 검증 동작을 포함한다.
동작 회로(120~160)은 프로그램 루프를 ISPP(Increment Step Puls Program) 방식으로 실시할 수 있다. 즉, 동작 회로(120~160)은 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(C00~C0k)의 문턱전압들이 모두 목표 레벨에 도달할 때까지 프로그램 동작과 검증 동작을 반복 실시할 수 있다. 다시 말해, 동작 회로(120~160)은 외부로부터 입력된 데이터가 선택된 워드라인(예, WL0)의 메모리 셀들(C00~C0k)에 저장된 것이 확인될 때까지 데이터를 저장하기 위한 프로그램 동작과 데이터 저장을 확인하기 위한 검증 동작을 반복 실시할 수 있다.
한편, 동작 회로(120~160)은 프로그램 동작이 반복 실시될 때마다 정해진 스텝 전압만큼 선택된 워드라인에 인가된 프로그램 전압(Vpgm)을 상승시킬 수 있다. 즉, 동작 회로(120~160)은 프로그램 동작을 실시할 때 이전 프로그램 동작에서 사용된 프로그램 전압보다 스텝 전압만큼 높아진 프로그램 전압(Vpgm)을 선택된 워드라인(WL0)에 인가할 수 있다.
한편, 동작 회로(120~160)은 다수의 서로 다른 프로그램 검증 전압들을 이용하여 프로그램 검증 동작을 실시하도록 구성될 수 있다. 예를 들어, 단위 셀당 2비트의 데이터가 저장되는 경우 3개의 검증 전압들을 이용하여 프로그램 검증 동작을 실시할 있다. 또한, 단위 셀 당 3비트의 데이터가 저장되는 경우 7개의 검증 전압들을 이용하여 프로그램 검증 동작을 실시할 수 있다.
소거 루프도 프로그램 루프와 동일한 방식으로 실시될 수 있다. 다만, 동작 회로(120~160)은 소거 동작이 반복 실시될 때마다 정해진 스텝 전압만큼 벌크(기판 또는 웰 영역)에 인가된 소거 전압(Verase)을 상승시킬 수 있다.
프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 동작 회로(120~160)은 동작 전압들(Verase, Vpgm, Vupgm, Vread, Vpv, Vpass, Vdsl, Vssl, Vsl, Vpg)을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스라인(SL)으로 선택적으로 출력하고, 비트라인들(BLe, BLo)의 프리차지/디스차지를 제어하거나 비트라인들(BLe, BLo)의 전류 흐름을 센싱하도록 구성된다. 예로써, 소거 전압(Verase)은 소거 동작 시 메모리 셀들이 형성된 기판 또는 벌크(미도시)로 인가되고, 프로그램 전압(Vpgm)은 프로그램 동작 시 선택된 워드라인에 인가되고, 리드 전압(Vread)은 리드 동작 시 선택된 워드라인에 인가되고, 검증 전압(Vpv)은 검증 동작 시 선택된 워드라인에 인가된다. 패스 전압(Vpass)은 프로그램 동작, 리드 동작 또는 검증 동작 시 선택된 워드라인에서 비선택 워드라인들에 인가되고, 드레인 셀렉트 전압(Vdsl)은 드레인 셀렉트 라인(DSL)에 인가되고, 소스 셀렉트 전압(Vssl)은 소스 셀렉트 라인에 인가되고, 소스 전압(Vsl)은 공통 소스라인(SL)에 인가된다. 메모리 블록이 도 3c에 개시된 구조로 형성된 경우, 파이프 게이트 전압(Vpg)은 파이프 게이트(PG)로 인가된다.
NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130), 읽기/쓰기 회로(140), 컬럼 선택 회로(150) 및 입출력 회로(160)를 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.
제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들(Verase, Vpgm, Vupgm, Vread, Vpv, Vpass, Vdsl, Vssl, Vsl, Vpg)이 원하는 레벨로 발생될 수 있도록 전압 공급 회로(130)를 제어하기 위한 전압 제어 신호(CMDv)를 출력한다. 그리고, 제어 회로(120)는 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위해 읽기/쓰기 회로 그룹(140)에 포함된 읽기/쓰기 회로들(또는 페이지 버퍼들)(PB)을 제어하기 위한 제어 신호들(CMDpb)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)가 입력되면 이들에 의해 컬럼 어드레스 신호(CADD)와 로우 어드레스 신호(RADD)가 생성되어 제어 회로(120)로부터 출력된다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(CMDv)에 응답하여 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들(Verase, Vpgm, Vupgm, Vread, Vpv, Vpass, Vdsl, Vssl, Vsl, Vpg)을 생성하고, 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스라인(SL)로 동작 전압들을 출력한다.
이러한 전압 공급 회로(130)는 전압 생성 회로(131)와 로우 디코더(133)를 포함할 수 있다. 전압 생성 회로(131)는 제어 회로(120)의 전압 제어 신호(CMDv)에 응답하여 동작 전압들(Verase, Vpgm, Vupgm, Vread, Vpv, Vpass, Vdsl, Vssl, Vsl, Vpg)을 생성하고, 로우 디코더(133)는 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 동작 전압들을 메모리 블록들(110MB) 중 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스라인(SL)으로 전달한다. 이후에 설명되는 검증 전압들(Vpv1~Vpv3)은 전압 공급 회로(130)에서 출력되는 검증 전압(Vpv)에 포함될 수 있다.
읽기/쓰기 회로 그룹(140)은 비트라인들(BLe, BLo)을 통해 메모리 어레이(110)와 연결되는 다수의 읽기/쓰기 회로들(예, 페이지 버퍼들)(PB)을 각각 포함할 수 있다. 특히, 읽기/쓰기 회로들(PB)은 비트라인들(BLe, BLo)마다 각각 연결될 수 있다. 즉, 하나의 비트라인에 하나의 읽기/쓰기 회로(PB)가 연결될 수 있다. 또한, 읽기/쓰기 회로들(PB)은 한쌍의 비트라인(BLe, BLo)마다 각각 연결될 수 있다.
프로그램 동작 시 제어 회로(120)의 PB 제어 신호(CMDpb)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 읽기/쓰기 회로들(PB)은 비트라인들(BLe, BLo)을 선택적으로 프리차지할 수 있다. 즉, 프로그램 동작 시 읽기/쓰기 회로들(PB)은 비트라인들(BLe, BLo)에 프로그램 금지 전압(예, 전원 전압)과 프로그램 허용 전압(예, 접지 전압)을 선택적으로 인가할 수 있다. 프리차지된 비트라인(즉, 프로그램 금지 전압이 인가된 비트라인)에 연결된 메모리 셀의 문턱전압은 프로그램 전압이 인가되더라도 거의 변하지 않는다. 하지만, 디스차지된 비트라인(즉, 프로그램 허용 전압이 인가된 비트라인)에 연결된 메모리 셀의 문턱전압은 프로그램 전압에 의해 높아질 수 있다.
검증 동작이나 리드 동작 시 제어 회로(120)의 PB 제어 신호(CMDpb)에 따라, 읽기/쓰기 회로들(PB)은 비트라인들(BLe, BLo)을 프리차지한 후 비트라인들(BLe, BLo)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치할 수 있다.
한편, 읽기/쓰기 회로들(PB)은 리드 동작에서 메모리 셀들로부터 독출된 데이터(또는 검증 동작에서 확인된 메모리 셀들의 문턱전압들)에 따라 메모리 셀들이 속하는 셀 분포를 확인할 수 있는 신호들(Dout[0:k])을 출력할 수 있다.
컬럼 선택 회로(150)는 제어 회로(120)에서 출력된 컬럼 어드레스(CADD)에 응답하여 읽기/쓰기 회로 그룹(140)에 포함된 읽기/쓰기 회로들(PB)을 선택한다. 즉, 컬럼 선택 회로(150)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스(CADD)에 응답하여 순차적으로 읽기/쓰기 회로들(PB)로 전달한다. 또한, 리드 동작에 의해 읽기/쓰기 회로들(PB)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 선택 회로(150)는 컬럼 어드레스(CADD)에 응답하여 순차적으로 읽기/쓰기 회로들(PB)을 선택한다.
입출력 회로(160)는 외부로부터 입력되는 명령 신호(CMD)와 어드레스 신호(ADD)를 제어 회로(120)로 전달한다. 또한, 입출력 회로(160)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 컬럼 선택 회로(150)로 전달하거나, 리드 동작 시 메모리 셀들로부터 독출된 데이터를 외부로 출력하는 동작을 수행한다.
체크 회로(170)는 동작 회로(120~160)의 리드 동작에 의해 구분되는 메모리 셀들의 개수들을 카운팅하고 비교하도록 구성될 수 있다. 즉, 체크 회로(170)는 각각의 셀 분포에 포함되는 메모리 셀들의 개수들을 비교하는 동작을 실시하도록 구성될 수 있다. 이를 위해, 체크 회로(170)는 카운터(171)와 비교부(172)를 포함할 수 있다.
카운터(171)는 리드 동작에 의해 독출된 데이터에 따라 구분되는 메모리 셀들의 개수들을 카운팅하도록 구성될 수 있다. 또한, 카운터(171)는 리드 동작에서 인가된 리드 전압보다 문턱전압이 큰 메모리 셀들의 수와 나머지 메모리 셀들의 개수를 카운팅하도록 구성될 수 있다. 또한, 카운터(171)는 각각의 셀 분포에 포함되는 메모리 셀들의 개수들을 카운팅하도록 구성될 수 있다.
비교부(172)는 카운터(171)에 의해 카운팅된 메모리 셀들의 개수들을 비교하도록 구성될 수 있다. 비교부(172)는 비교 결과 신호(CHECH)를 동작 회로(120~160)(특히, 제어 회로로 출력할 수 있다.
동작 회로(120~160)는 선택된 셀 분포를 2개의 셀 분포들로 구분하고 각각의 셀 분포에 포함되는 메모리 셀들을 확인하는 리드 동작을 실시한다. 체크 회로(170)는 각각의 셀 분포에 포함되는 메모리 셀들의 개수들을 비교하는 동작을 실시한다. 체크 회로(170)의 비교 결과에 따라, 동작 회로(120~160)는 메모리 셀들의 개수가 적은 셀 분포를 선택하고 상기 리드 동작을 재실시할 수 있다.
선택된 셀 분포에 포함되는 메모리 셀들의 수가 기준 값보다 작아질 때까지, 동작 회로(120~160)와 체크 회로(170)는 리드 동작과 개수들을 비교하는 동작을 반복 실시할 수 있다. 동작 회로(120~160)가 마지막으로 실시한 리드 동작에서 메모리 셀들로 인가된 리드 전압의 정보가 메모리 블록들 중 캠 블록에 저장될 수 있다.
이하, 상기의 구성들을 포함하는 반도체 장치의 동작 방법을 설명하기로 한다. 도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도들이다. 도 5는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 분포도이다.
도 1, 도 4 및 도 5를 참조하면, 메모리 셀들에 저장되는 데이터에 따라 메모리 셀들의 문턱전압들은 서로 다른 레벨들(예, PV1, PV2)에 분포하게 된다. 인접한 문턱전압 레벨들(PV1, PV2)이 중첩되는 영역이 커지거나 문턱전압 레벨들(PV1, PV2)이 높은 레벨 또는 낮은 레벨로 변하면, 메모리 셀들로부터 독출되는 데이터가 변경될 수 있다. 즉, 메모리 셀들의 데이터에 포함되는 오류 비트들의 개수가 증가한다. 이 때문에, 리드 동작 시 인가되는 리드 전압을 변경할 필요가 있다. 최적의 리드 전압을 찾기 위한 방법은 다음과 같다.
단계(S410)에서 동작 회로(120~160)는 메모리 셀들의 리드 동작을 실시한다. 구체적으로, 동작 회로(120~160)는 선택된 셀 분포를 2개의 셀 분포들(A, B)로 구분하고 각각의 셀 분포(A, B)에 포함되는 메모리 셀들을 확인하는 리드 동작을 실시한다.
예로써, 동작 회로(120~160)는 리드 동작을 위해 3개의 리드 전압들(VR1, VR2, VR3)을 이용할 수 있다. 먼저, 동작 회로(120~160)는 제1 리드 전압(VR1)과 제2 리드 전압(VR2)을 이용하는 리드 동작으로 제1 셀 분포(A)에 포함되는 메모리 셀들을 확인하고, 제2 리드 전압(VR2)과 제3 리드 전압(VR3)을 이용하는 리드 동작으로 제2 셀 분포(B)에 포함되는 메모리 셀들을 확인한다. 즉, 동작 회로(120~160)는 제1 리드 전압(VR1)을 이용한 리드 동작의 결과를 래치하고, 제2 리드 전압(VR2)을 이용한 리드 동작의 결과를 래치하고, 제3 리드 전압(VR3)을 이용한 리드 동작의 결과를 래치한다. 래치된 결과들을 이용하여 제1 셀 분포(A)와 제2 셀 분포(B)에 포함되는 메모리 셀들을 확인할 수 있다. 제1 셀 분포(A)에 포함되는 메모리 셀의 문턱전압은 제1 리드 전압(VR1)보다 크고 제2 리드 전압(VR2)보다 작다. 제2 셀 분포(B)에 포함되는 메모리 셀의 문턱전압은 제2 리드 전압(VR2)보다 크고 제3 리드 전압(VR3)보다 작다.
단계(S420)에서 체크 회로(170)는 리드 동작에 의해 구분되는 메모리 셀들의 개수들을 카운팅하고 비교한다. 체크 회로(170)의 카운터(171)는 리드 동작에 의해 독출된 데이터에 따라 제1 셀 분포(A)에 포함되는 메모리 셀들의 개수를 카운팅하고, 제2 셀 분포(B)에 포함되는 메모리 셀들의 개수를 카운팅할 수 있다. 즉, 체크 회로(170)의 카운터(171)는 리드 동작에서 얻어진 리드 전압들과 문턱전압의 차이에 따라 1 셀 분포(A)에 포함되는 낮은 문턱전압의 메모리 셀들의 개수를 카운팅하고, 제2 셀 분포(B)에 포함되는 높은 문턱전압의 메모리 셀들의 개수를 카운팅할 수 있다.
단게(S430)에서, 체크 회로(170)의 비교부(172)는 제1 셀 분포(A)에 포함되는 메모리 셀들의 개수와 제2 셀 분포(B)에 포함되는 메모리 셀들의 개수를 비교한다. 즉, 낮은 문턱전압의 메모리 셀들의 개수와 높은 문턱전압의 메모리 셀들의 개수를 비교한다. 그리고, 비교 결과 신호(CHECK)를 동작 회로(120~160)(특히, 제어 회로; 120)로 출력한다.
비교 결과 신호(CHECK)에 따라 낮은 문턱전압의 메모리 셀들의 개수가 높은 문턱전압의 메모리 셀들의 개수보다 많은 경우 다음의 동작이 진행된다. 단계(S440)에서 동작 회로(120~160)는 높은 셀 분포(B)에서 중간 레벨에 해당하는 리드 전압(VR4)을 선택한다.
단계(S460)에서 동작 회로(120~160)는 추가 리드 동작이 필요한지 판단한다. 예로써, 높은 셀 분포(B)에 포함된 메모리 셀들의 개수가 기준값보다 많으면 추가 리드 동작이 필요하다고 판단할 수 있다. 이러한 판단은 제어 회로(120)에서 진행될 수 있다.
추가 리드 동작이 필요하다고 판단되면, 단계(S470)에서 동작 회로(120~160)는 단계(S4640)에서 선택된 리드 전압(VR4)을 이용한 리드 동작을 실시한다. 리드 전압(VR4)에 의해 셀 분포(B)는 2개의 셀 분포들(C, D)로 구분되고, 셀 분포(B)에 포함되는 메모리 셀들 중 셀 분포(C)에 포함되는 메모리 셀들과 셀 분포(D)에 포함되는 메모리 셀들이 리드 동작에 의해 확인될 수 있다.
예로써, 동작 회로(120~160)는 제4 리드 전압(VR4)을 이용하는 리드 동작으로 셀 분포(B)에 포함되는 메모리 셀들 중 문턱전압이 제4 리드 전압(VR4)보다 낮아 셀 분포(C)에 포함되는 메모리 셀들과 문턱전압이 제4 리드 전압(VR4)보다 높아 셀 분포(D)에 포함되는 메모리 셀들을 확인할 수 있다. 즉, 동작 회로(120~160)는 제4 리드 전압(VR4)을 이용한 리드 동작의 결과를 래치한다. 제2, 제3 및 제4 리드 전압들(VR2, VR3, VR4)을 이용한 리드 동작에서 래치된 결과들에 따라 셀 분포(C)와 셀 분포(D)에 각각 포함되는 메모리 셀들을 확인할 수 있다. 셀 분포(C)에 포함되는 메모리 셀의 문턱전압은 제2 리드 전압(VR2)보다 크고 제4 리드 전압(VR4)보다 작다. 셀 분포(D)에 포함되는 메모리 셀의 문턱전압은 제4 리드 전압(VR4)보다 크고 제3 리드 전압(VR3)보다 작다.
이어서, 단계(S420)에서 체크 회로(170)는 제4 리드 전압(VR4)을 이용하는 단계(S470)의 리드 동작에 따라 구분되는 메모리 셀들의 개수들을 카운팅하고 비교한다. 체크 회로(170)의 카운터(171)는 리드 동작에 의해 독출된 데이터에 따라 제3 셀 분포(C)에 포함되는 메모리 셀들의 개수를 카운팅하고, 제4 셀 분포(D)에 포함되는 메모리 셀들의 개수를 카운팅할 수 있다. 즉, 체크 회로(170)의 카운터(171)는 리드 동작에서 얻어진 리드 전압들과 문턱전압의 차이에 따라 제3 셀 분포(C)에 포함되는 낮은 문턱전압의 메모리 셀들의 개수를 카운팅하고, 제4 셀 분포(D)에 포함되는 높은 문턱전압의 메모리 셀들의 개수를 카운팅할 수 있다.
단게(S430)에서, 체크 회로(170)의 비교부(172)는 제3 셀 분포(C)에 포함되는 메모리 셀들의 개수와 제4 셀 분포(D)에 포함되는 메모리 셀들의 개수를 비교한다. 즉, 낮은 문턱전압의 메모리 셀들의 개수와 높은 문턱전압의 메모리 셀들의 개수를 비교한다. 그리고, 비교 결과 신호(CHECK)를 동작 회로(120~160)(특히, 제어 회로; 120)로 출력한다.
비교 결과 신호(CHECK)에 따라 높은 문턱전압의 메모리 셀들의 개수가 낮은 문턱전압의 메모리 셀들의 개수보다 많은 경우 다음의 동작이 진행된다. 단계(S450)에서 동작 회로(120~160)는 낮은 셀 분포(C)에서 중간 레벨에 해당하는 리드 전압(VR5)을 선택한다. 리드 전압(VR5)에 의해 셀 분포(C)는 2개의 셀 분포들(E, F)로 구분될 수 있다.
단계(S460)에서 동작 회로(120~160)는 추가 리드 동작이 필요한지 판단한다. 판단 결과에 따라, 단계들(S470, S420, S430)이 실시되고 단계들(S440, S450) 중 하나의 단계(예, S450)이 실시될 수 있다. 그 결과, 리드 전압(VR6)이 정해질 수 있다.
단계(S460)에서, 셀 분포(E)에 포함된 메모리 셀들의 수가 기준값보다 적으면 리드 동작을 추가로 실시할 필요가 없다고 판단될 수 있다. 이 경우, 단계(S480)에서 최종적으로 리드 전압(VR6)이 실제 리드 동작에서 사용될 리드 전압으로 결정된다. 그리고, 동작 회로(120~160)는 리드 전압(VR6)에 대한 정보를 메모리 블록들 중 캠 블록으로 사용되는 메모리 블록에 저장할 수 있다.
상기의 동작을 통해 리드 전압을 변경하면 메모리 셀의 문턱전압이 어느 레벨(PV1, PV2)에 속하는지 알 수 있으므로, 리드 동작의 신뢰성을 향상시킬 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 도 1 내지 도 5에서 설명한 반도체 장치에 해당할 수 있으며, 도 1에서 설명한 바와 같이 메모리 어레이와 동작 회로가 연결될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)의 셀 영역으로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(614)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 동작 특성이 향상된 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 7은 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 일반적인 방식에 따라 데이터를 프로그램하게 된다.
도 8에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하기 위해 도 1 내지 도 5에서 설명한 반도체 장치를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
ST : 메모리 스트링 PAGE : 페이지
120 : 제어 회로 130 : 전압 공급 회로
131 : 전압 생성 회로 133 : 로우 디코더
140 : 읽기/쓰기 회로 PB : 페이지 버퍼
150 : 컬럼 선택 회로 160 : 입출력 회로
170 : 체크 회로 171 : 카운터
172 : 비교부

Claims (15)

  1. 메모리 셀들;
    상기 메모리 셀들의 리드 동작을 실시하도록 구성되는 동작 회로; 및
    상기 리드 동작에 의해 구분되는 메모리 셀들의 개수들을 카운팅하고 비교하도록 구성된 체크 회로를 포함하며,
    상기 동작 회로는 비교 결과에 따라 상기 리드 동작에서 상기 메모리 셀들에 인가될 리드 전압의 레벨을 변경하도록 구성되는 반도체 장치.
  2. 제 1 항에 있어서, 상기 체크 회로는,
    상기 리드 동작에 의해 독출된 데이터에 따라 구분되는 상기 메모리 셀들의 개수들을 카운팅하도록 구성되는 카운터; 및
    상기 카운터에 의해 카운팅된 메모리 셀들의 개수들을 비교하도록 구성되는 비교부를 포함하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 체크 회로는
    상기 리드 동작에서 얻어진 리드 전압들과 문턱전압의 차이에 따라 큰 메모리 셀들의 수와 나머지 메모리 셀들의 개수를 카운팅하도록 구성되는 카운터; 및
    상기 카운터에 의해 카운팅된 메모리 셀들의 개수들을 비교하도록 구성되는 비교부를 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 동작 회로는 제1 셀 분포를 확인하기 위하여 제1 및 제2 리드 전압들을 이용하고, 제2 셀 분포를 확인하기 위하여 상기 제2 및 제3 리드 전압들을 이용하여 제1 리드 동작을 실시하도록 구성되는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 체크 회로는 문턱전압이 상기 제1 리드 전압보다 높고 상기 제2 리드 전압보다 낮은 메모리 셀들의 개수를 카운팅하고, 문턱전압이 상기 제2 리드 전압보다 높고 상기 제3 리드 전압보다 낮은 메모리 셀들의 개수를 카운팅하도록 구성되는 반도체 장치.
  6. 제 4 항에 있어서, 상기 동작 회로는,
    상기 제1 셀 분포보다 상기 제2 셀 분포에 더 적은 메모리 셀들이 포함되면 상기 제2 및 제3 리드 전압들의 중간 전압에 해당하는 리드 전압을 이용하여 제2 리드 동작을 실시하고,
    상기 제2 셀 분포보다 상기 제1 셀 분포에 더 적은 메모리 셀들이 포함되면 상기 제1 및 제2 리드 전압들의 중간 전압에 해당하는 리드 전압을 이용하여 상기 제2 리드 동작을 실시하도록 구성되는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 동작 회로는 3개의 리드 전압들을 이용하여 제1 셀 분포에 포함되는 메모리 셀들과 제2 셀 분포에 포함되는 메모리 셀들을 확인하기 제1 리드 동작을 실시하도록 구성되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 체크 회로는 상기 제1 셀 분포에 포함되는 상기 메모리 셀들의 개수와 상기 제2 셀 분포에 포함되는 상기 메모리 셀들의 개수를 비교하도록 구성되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 체크 회로의 비교 결과에 따라, 상기 동작 회로는 메모리 셀들의 수가 적은 셀 분포를 반으로 나누는 리드 전압을 이용하여 제2 리드 동작을 실시하도록 구성되는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 동작 회로와 상기 체크 회로는 셀 분포에 포함되는 메모리 셀들의 수가 기준 값보다 작아질 때까지 리드 동작과 메모리 셀들의 개수들을 비교하는 동작을 반복 실시하도록 구성되는 반도체 장치.
  11. 메모리 셀들;
    선택된 셀 분포를 2개의 셀 분포들로 구분하고 각각의 셀 분포에 포함되는 메모리 셀들을 확인하는 리드 동작을 실시하도록 구성되는 동작 회로; 및
    상기 각각의 셀 분포에 포함되는 메모리 셀들의 개수들을 비교하는 동작을 실시하도록 구성된 체크 회로를 포함하며,
    상기 체크 회로의 비교 결과에 따라, 상기 동작 회로는 상기 2개의 셀 분포들 중 하나의 셀 분포를 선택하고 상기 리드 동작을 재실시하도록 구성되는 반도체 장치.
  12. 제 11 항에 있어서, 상기 체크 회로는,
    상기 각각의 셀 분포에 포함되는 상기 메모리 셀들의 개수들을 카운팅하도록 구성되는 카운터; 및
    상기 카운터에 의해 카운팅된 메모리 셀들의 개수들을 비교하도록 구성되는 비교부를 포함하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 체크 회로의 비교 결과에 따라, 상기 동작 회로는 상기 메모리 셀들의 개수가 적은 셀 분포를 선택하고 상기 리드 동작을 재실시하도록 구성되는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 선택된 셀 분포에 포함되는 메모리 셀들의 수가 기준 값보다 작아질 때까지, 상기 동작 회로와 상기 체크 회로는 상기 리드 동작과 상기 개수들을 비교하는 동작을 반복 실시하도록 구성되는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 동작 회로가 마지막으로 실시한 리드 동작에서 상기 메모리 셀들로 인가된 리드 전압의 정보가 저장되는 반도체 장치.
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