KR20160039486A - 반도체 장치 - Google Patents

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KR20160039486A KR1020140132630A KR20140132630A KR20160039486A KR 20160039486 A KR20160039486 A KR 20160039486A KR 1020140132630 A KR1020140132630 A KR 1020140132630A KR 20140132630 A KR20140132630 A KR 20140132630A KR 20160039486 A KR20160039486 A KR 20160039486A
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Abstract

반도체 장치는 기판 상에 형성된 비트라인과 공통 소스 라인 사이에 상기 기판으로부터 수직으로 연결되고, 드레인 셀렉트 라인, 워드라인들 및 소스 셀렉트 라인으로 인가되는 전압들에 따라 동작하는 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 각각 포함하는 메모리 스트링들, 및 메모리 스트링들의 프리 프로그램 동작, 소거 동작 및 포스트 프로그램 동작을 수행하도록 구성된 동작 회로를 포함하며, 동작 회로는 메모리 스트링들에 포함된 드레인 셀렉트 트랜지스터들의 소거 동작들을 순차적으로 각각 실시하도록 구성된다.

Description

반도체 장치{Semiconductor apparatus}
본 발명은 반도체 장치에 관한 것으로, 특히 메모리 스트링을 포함하는 반도체 장치에 관한 것이다.
3차원 구조의 메모리 스트링은 기판 상에 수직으로 적층되는 메모리 셀들과 셀렉트 트랜지스터들을 포함한다. 2차원 구조와는 달리 3차원 구조의 셀렉트 트랜지스터는 메모리 셀과 동일한 구조로 형성될 수 있다. 즉 셀렉트 트랜지스터가 전하 저장막을 포함할 수 있다. 이 때문에 셀렉트 트랜지스터의 문턱전압을 조절하기 위한 소거 동작, 프로그램 동작 및 검증 동작이 실시될 수 있다. 3차원 구조의 특성상 셀렉트 트랜지스터의 검증 동작 시 오류가 발생될 수 있다.
본 발명의 실시예는 동작 특성 및 신뢰성을 향상시킬 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 기판 상에 형성된 비트라인과 공통 소스 라인 사이에 상기 기판으로부터 수직으로 연결되고, 드레인 셀렉트 라인, 워드라인들 및 소스 셀렉트 라인으로 인가되는 전압들에 따라 동작하는 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 각각 포함하는 메모리 스트링들, 및 메모리 스트링들의 프리 프로그램 동작, 소거 동작 및 포스트 프로그램 동작을 수행하도록 구성된 동작 회로를 포함하며, 동작 회로는 메모리 스트링들에 포함된 드레인 셀렉트 트랜지스터들의 소거 동작들을 순차적으로 각각 실시하도록 구성된다.
본 발명의 다른 실시예에 따른 반도체 장치는 비트라인과 공통 소스 라인 사이에 연결되고, 드레인 셀렉트 라인, 워드라인들 및 소스 셀렉트 라인으로 인가되는 전압들에 따라 동작하는 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 각각 포함하는 메모리 스트링들, 및 메모리 스트링들의 프리 프로그램 동작, 소거 동작 및 포스트 프로그램 동작을 수행하도록 구성된 동작 회로를 포함하며, 동작 회로는 메모리 스트링들에 포함된 메모리 셀들의 소거 동작을 실시할 때 첫 번째 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터들의 소거 동작들을 함께 실시하도록 구성된다.
본 발명의 실시예에 따른 반도체 장치는 동작 특성 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 메모리 어레이의 구조를 설명하기 위한 도면들이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 메모리 어레이의 구조를 설명하기 위한 도면들이다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 회로도이다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 장치의 프로그램 동작을 설명하기 위한 파형도들이다.
도 7은 본 발명의 실시예에 따른 반도체 장치의 소거 동작을 설명하기 위한 파형도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 10은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 11은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치는 메모리 어레이(10) 및 동작 회로(20~40)를 포함한다. 메모리 어레이(10)는 다수의 메모리 블록들(미도시)을 포함한다. 각각의 메모리 블록은 다수의 메모리 스트링들(미도시)을 포함한다. 각각의 메모리 스트링들은 다수의 메모리 셀들(미도시)을 포함한다. 플래시 메모리 장치의 경우, 메모리 블록은 플래시 메모리 셀을 포함할 수 있다. 예로써, 메모리 블록은 폴리실리콘의 플로팅 게이트나 질화막의 전하 저장막을 포함하는 플래시 메모리 셀들을 포함할 수 있다.
특히, 메모리 블록은 비트라인들(미도시)과 각각 연결되고 공통 소스 라인(미도시)과 병렬로 연결되는 메모리 스트링들을 포함할 수 있다. 메모리 스트링들은 반도체 기판 상에 2차원 구조나 3차원 구조로 형성될 수 있다. 3차원 구조의 메모리 스트링을 포함하는 메모리 블록에 대하여 보다 구체적으로 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 메모리 어레이의 구조를 설명하기 위한 도면들이다.
도 2a 및 도 2b를 참조하면, P웰(PW)이 형성된 반도체 기판(100) 상에 공통 소스 라인(SL)이 형성된다. 공통 소스 라인(SL) 상에는 수직 채널층(SP)이 형성된다. 수직 채널층(SP)의 상부는 비트라인(BL)과 연결된다. 수직 채널층(SP)은 폴리실리콘으로 형성될 수 있다. 수직 채널층(SP)의 서로 다른 높이에서 수직 채널층(SP)을 감싸도록 다수의 도전막들(SSL, WL0~WLn, DSL)이 형성된다. 수직 채널층(SP)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층(SP)과 도전막들(SSL, WL0~WLn, DSL) 사이에도 위치한다.
최하부 도전막은 소스 셀렉트 라인(SSL)이 되고, 최상부 도전막은 드레인 셀렉트 라인(DSL)이 된다. 셀렉트 라인들(SSL, DSL) 사이의 도전막들은 워드라인들(WL0~WLn)이 된다. 다시 말해, 반도체 기판 상에는 도전막들(SSL, WL0~WLn, DSL)이 다층으로 형성되고, 도전막들(SSL, WL0~WLn, DSL)을 관통하는 수직 채널층(SP)이 비트라인(BL)과 반도체 기판에 형성된 소스 라인(SL) 사이에 수직으로 연결된다.
최상부 도전막(DSL)이 수직 채널층(SP)을 감싸는 부분에서 드레인 셀렉트 트랜지스터(DST)가 형성되고, 최하부 도전막(SSL)이 수직 채널층(SP)을 감싸는 부분에서 소스 셀렉트 트랜지스터(SST)가 형성된다. 중간 도전막들(WL0~WLn)이 수직 채널층(SP)을 감싸는 부분들에서 메모리 셀들(C0~Cn)이 형성된다.
상기의 구조에 의해, 메모리 스트링은 공통 소스 라인(SL)과 비트라인(BL) 사이에 기판과 수직으로 연결되는 소스 셀렉트 트랜지스터(SST), 메모리 셀들(C0~Cn) 및 드레인 셀렉트 트랜지스터(DST)를 포함한다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL)으로 인가되는 전압에 따라 메모리 셀들(C0~Cn)을 공통 소스 라인(SL)과 전기적으로 연결시킨다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL)으로 인가되는 전압에 따라 메모리 셀들(C0~Cn)을 비트라인(BL)과 전기적으로 연결시킨다.
도 2c를 참조하면, 메모리 블록들(10MB0~10BM4; 편의상 5개만 도시됨)은 기판 상에 비트라인 방향으로 배열될 수 있다. 각각의 메모리 블록(MB)은 비트라인들(BL0~BLk; 편의상 3개만 도시됨)과 공통 소스 라인(SL) 사이에 연결된 메모리 스트링들을 포함한다. 메모리 블록들(10MB0~10BM4)은 비트라인들(BL0~BLk)을 공유하고, 메모리 블록들(10MB0~10BM4)의 공통 소스 라인들(SL)은 서로 연결되거나 분리될 수 있다. 비트라인들(BL0~BLk)은 메모리 블록들(10MB0~10BM4)이 배열된 방향과 평행한 방향으로 연장된다.
각각의 메모리 블록(10MB0) 내에서 비트라인(BL0~BLk)마다 다수개의 메모리 스트링들이 연결될 수 있다. 각각의 메모리 스트링들은 공통 소스 라인(SL)과 연결되는 소스 셀렉트 트랜지스터(SST), 비트라인(BL0)과 연결되는 드레인 셀렉트 트랜지스터(DST), 셀렉트 트랜지스터들(SST, DST) 사이에 수직으로 직렬 연결되는 메모리 셀들(C0~Cn)을 포함한다.
메모리 블록(10MB0) 내에서 메모리 스트링들에 각각 포함된 메모리 셀들(C0~Cn)은 워드라인들(WL0~WLn)을 공유한다. 즉, 메모리 스트링들에 각각 포함된 메모리 셀들(C0~Cn)의 워드라인들(WL0~WLn)이 서로 연결된다. 다시 말해, 메모리 블록(10MB0) 내에서, 동일층에 형성되어 수평으로 인접한 메모리 셀들의 워드라인들은 서로 연결된다.
메모리 블록(10MB0) 내에서 서로 다른 비트라인들(BL0~BLk)에 각각 연결된 메모리 스트링의 드레인 셀렉트 트랜지스터들(DST)은 드레인 셀렉트 라인(예, DSL0)을 공유한다. 즉, 서로 다른 비트라인들(BL0~BLk)에 각각 연결된 메모리 스트링의 드레인 셀렉트 트랜지스터들(DST)의 드레인 셀렉트 라인들(예, DSL0)이 서로 연결된다. 한편, 메모리 블록(10MB0) 내에서 동일한 비트라인(예, BL0)에 각각 연결된 메모리 스트링의 드레인 셀렉트 트랜지스터들(DST)은 서로 다른 드레인 셀렉트 라인들(DSL0~DSLi)을 가질 수 있다. 즉, 동일한 비트라인들(BL0)에 각각 연결된 메모리 스트링의 드레인 셀렉트 트랜지스터들(DST)의 드레인 셀렉트 라인들(DSL0~DSLi)은 서로 분리될 수 있다. 이에 따라, 동일한 비트라인(BL0)에 연결된 드레인 셀렉트 트랜지스터들(DST)은 서로 다른 동작 전압들에 의해 독립적으로 동작할 수 있다. 이러한 드레인 셀렉트 라인들(DSL0~DSLi)은 비트라인들(BL0~BLk)과 교차하는 방향으로 연장될 수 있다.
한편, 각각의 메모리 스트링 내에서 비트라인에는 하나의 드레인 셀렉트 트랜지스터만 연결될 수 있다. 하나의 드레인 셀렉트 트랜지스터가 연결되는 경우 드레인 셀렉트 라인은 워드라인보다 두껍게 형성될 수 있다. 또한, 다수의 드레인 셀렉트 트랜지스터가 직렬로 연결될 수도 있다. 이 경우, 다수의 드레인 셀렉트 라인들이 적층될 수 있으며, 적층되는 드레인 셀렉트 라인들은 전기적으로 서로 연결될 수 있다. 즉, 수직으로 직렬 연결된 드레인 셀렉트 트랜지스터들의 게이트들이 서로 연결될 수 있다.
메모리 블록(10MB0) 내에서 서로 다른 비트라인들(BL0~BLk)에 각각 연결된 메모리 스트링의 소스 셀렉트 트랜지스터들(SST)은 소스 셀렉트 라인(예, SSL0)을 공유한다. 즉, 서로 다른 비트라인들(BL0~BLk)에 각각 연결된 메모리 스트링의 소스 셀렉트 트랜지스터들(SST)의 소스 셀렉트 라인들(예, SSL0)이 서로 연결된다. 다만, 메모리 블록(MB) 내에서 동일한 비트라인(예, BL0)에 각각 연결된 메모리 스트링의 소스 셀렉트 트랜지스터들(SST)은 서로 다른 소스 셀렉트 라인들(SSL0~SSLj)을 가질 수 있다. 즉, 동일한 비트라인들(BL0)에 각각 연결된 메모리 스트링의 소스 셀렉트 트랜지스터들(SST)의 소스 셀렉트 라인들(SSL0~SSLj)은 서로 분리될 수 있다. 이에 따라, 동일한 비트라인(BL0)에 연결된 소스 셀렉트 트랜지스터들(SST)은 서로 다른 동작 전압들에 의해 독립적으로 동작할 수 있다. 이러한 소스 셀렉트 라인들(SSL0~SSLj)은 비트라인들(BL0~BLk)과 교차하는 방향으로 연장될 수 있다.
반면, 설계 변경에 따라 메모리 블록(10MB0) 내에서 모든 소스 셀렉트 라인들(SSL0~SSLj)이 서로 연결될 수도 있다. 그리고, 메모리 블록(10MB0) 내에서 소스 셀렉트 라인들(SSL0~SSLj)의 연결 상태에 따라 리드 동작, 프로그램 동작 및 소거 동작 시 메모리 블록들로 인가되는 동작 전압들이 달라질 수 있다.
한편, 메모리 블록(10MB0)의 소스 셀렉트 라인들(SSL0~SSLj), 워드라인들(WL0~WLn), 드레인 셀렉트 라인들(DSL0~DSLi) 및 공통 소스 라인들(SL)은 다른 메모리 블록(10MB1)의 소스 셀렉트 라인들(미도시), 워드라인들(미도시), 드레인 셀렉트 라인들(미도시) 및 공통 소스 라인들(미도시)과 분리된다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 메모리 어레이의 구조를 설명하기 위한 도면들이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(SUB) 상에 리세스부를 포함하는 파이프 게이트(PG)가 형성되고, 파이프 게이트(PG)의 리세스부 내에 파이프 채널층(PC)이 형성된다. 파이프 채널층(PC) 상에는 다수의 수직 채널층들(SP1, SP2)이 형성된다. 한쌍의 수직 채널층들 중 제1 수직 채널층(SP1)의 상부는 공통 소스 라인(SL)과 연결되고, 제2 수직 채널층(SP2)의 상부는 비트라인(BL)과 연결된다. 수직 채널층들(SP1, SP2)은 폴리실리콘으로 형성될 수 있다.
제2 수직 채널층(SP2)의 서로 다른 높이에서 제2 수직 채널층(SP2)을 감싸도록 다수의 도전막들(DSL, WL15~WL8)이 형성된다. 또한, 제1 수직 채널층(SP1)의 서로 다른 높이에서 제1 수직 채널층(SP1)을 감싸도록 다수의 도전막들(SSL, WL0~WL7)이 형성된다. 수직 채널층들(SP1, SP2)의 표면과 파이프 채널층(PC)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층들(SP1, SP2)과 도전막들(DSL, WL15~WL8, SSL, WL0~WL7)의 사이와 파이프 채널층(PC)과 파이프 게이트(PC)의 사이에도 위치한다.
제2 수직 채널층(SP2)을 감싸는 최상부 도전막은 드레인 셀렉트 라인(DSL)이 되고, 드레인 셀렉트 라인(DSL)의 하부 도전막들은 워드라인들(WL15~WL8)이 될 수 있다. 제1 수직 채널층(SP1)을 감싸는 최상부 도전막은 소스 셀렉트 라인(SSL)이 되고, 소스 셀렉트 라인(SSL)의 하부 도전막들은 워드라인들(WL0~WL7)이 될 수 있다.
다시 말해, 반도체 기판의 서로 다른 영역 상에는 제1 도전막들(SSL, WL0~WL7)과 제2 도전막들(DSL, WL15~WL8)이 각각 적층된다. 제1 도전막들(SSL, WL0~WL7)을 관통하는 제1 수직 채널층(SP1)은 소스 라인(SL)과 파이프 채널층(PC) 사이에 수직으로 연결된다. 제2 도전막들(DSL, WL15~WL8)을 관통하는 제2 수직 채널층(SP2)은 비트 라인(BL)과 파이프 채널층(PC) 사이에 수직으로 연결된다.
드레인 셀렉트 라인(DSL)이 제2 수직 채널층(SP2)을 감싸는 부분에서 드레인 셀렉트 트랜지스터(DST)가 형성되고, 워드라인들(WL15~WL8)이 제2 수직 채널층(SP2)을 감싸는 부분에서 메모리 셀들(C15~C8)이 각각 형성된다. 소스 셀렉트 라인(SSL)이 제1 수직 채널층(SP1)을 감싸는 부분에서 소스 셀렉트 트랜지스터(SST)가 형성되고, 워드라인들(WL0~WL7)이 제1 수직 채널층(SP1)을 감싸는 부분에서 메모리 셀들(C0~C7)이 각각 형성된다.
상기의 구조에 의해, 메모리 스트링(ST)은 비트 라인(BL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 드레인 셀렉트 트랜지스터(DST) 및 메모리 셀들(C7~C8)과 공통 소스 라인(SL) 및 파이프 채널층(PC) 사이에 기판과 수직으로 연결되는 소스 셀렉트 트랜지스터(SST) 및 메모리 셀들(C0~C7)을 포함할 수 있다.
상기에서는 16개의 메인 워드라인들(WL0~WL15)이 형성되는 경우를 설명하였으나, 메인 워드라인들의 수는 변경 가능하다. 또한, 드레인 셀렉트 라인(DSL) 및 워드라인(WL15) 사이와 소스 셀렉트 라인(SSL) 및 워드라인(WL0) 사이에 더미 워드라인(미도시)이 각각 더 형성될 수 있다. 즉, 드레인 셀렉트 트랜지스터(DST) 및 메모리 셀(C7) 사이와 소스 셀렉트 트랜지스터(SST) 및 메모리 셀(C0) 사이에 더미 메모리 셀이 각각 더 연결될 수 있다.
도 3c을 참조하면, 메모리 블록(10MB)은 비트 라인들에 연결된 다수의 메모리 스트링들(ST)을 포함한다. 도 3a에서 설명한 바와 같이 파이프 채널(PC)이 있는 U자형 구조에서 각각의 메모리 스트링(ST)은 공통 소스 라인(SL) 및 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제1 수직 메모리 스트링(SST, C0~C7)과 비트라인(BL)과 기판의 파이프 트랜지스터(PT) 사이에 수직으로 연결되는 제2 수직 메모리 스트링(DST, C15~C8)을 포함한다. 제1 수직 메모리 스트링(SST, C0~C7)은 소스 셀렉트 트랜지스터(SST) 및 메모리 셀들(C0~C7)을 포함한다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C0~C7)은 적층된 워드라인들(WL0~WL7)로 인가되는 전압에 의해 제어된다. 제2 수직 메모리 스트링(DST, C15~C8)은 드레인 셀렉트 트랜지스터(DST) 및 메모리 셀들(C8~C15)을 포함한다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C8~C15)는 워드라인들(WL8~WL15)로 인가되는 전압에 의해 제어된다.
앞서 설명한 바와 같이, 비트라인에는 하나의 드레인 셀렉트 트랜지스터만 연결될 수 있으며, 게이트를 공유하는 다수의 드레인 셀렉트 트랜지스터가 연결될 수도 있다. 또한, 공통 소스 라인에는 하나의 소스 셀렉트 트랜지스터만 연결될 수 있으며, 게이트를 공유하는 다수의 소스 셀렉트 트랜지스터가 연결될 수도 있다.
파이프 채널이 형성된 U자형 구조의 메모리 스트링에서 중간에 위치하는 한쌍의 메모리 셀들(C7, C8) 사이에 연결된 파이프 트랜지스터(PT)는 메모리 블록(10MB)이 선택되면 선택된 메모리 블록(10MB)에 포함된 제1 수직 메모리 스트링(SST, C0~C7)의 채널층들과 제2 수직 메모리 스트링(DST, C15~C8)의 채널층들을 전기적으로 연결시키는 동작을 수행한다.
한편, 2D 구조의 메모리 블록에서는 비트라인마다 하나의 메모리 스트링이 연결되고 하나의 드레인 셀렉트 라인에 의해 메모리 블록의 드레인 셀렉트 트랜지스터들이 동시에 제어되었으나, 3D 구조의 메모리 블록(10MB)에서는 비트라인(BL)마다 다수개의 메모리 스트링들(ST)이 공통으로 연결된다. 동일 메모리 블록(10MB)에서 하나의 비트라인(BL)에 공통으로 연결되고 동일한 워드라인들에 의해 제어되는 메모리 스트링(ST)의 수는 설계에 따라 변경될 수 있다.
하나의 비트라인(BL)에 다수개의 메모리 스트링들이 병렬로 연결됨에 따라, 하나의 비트라인(BL)과 메모리 스트링들(ST)을 선택적으로 연결하기 위하여 드레인 셀렉트 트랜지스터들(DST)이 드레인 셀렉트 라인들(DSL1~DSL4)로 인가되는 셀렉트 전압들에 의해 독립적으로 제어된다.
메모리 블록(10MB)에서 수직으로 연결된 제1 수직 메모리 스트링(SST, C0~C7)의 메모리 셀들(C0~C7)과 제2 수직 메모리 스트링(DST, C15~C8)의 메모리 셀들(C8~C15)는 적층된 워드라인들(WL0~WL15)로 인가되는 동작 전압들에 의해 각각 제어된다. 이러한 워드라인들(WL0~WL15)은 메모리 블록 단위로 구분된다.
셀렉트 라인들(DSL0~DSL4, SSL0~SSL4)과 워드라인들(WL0~WL15)은 메모리 블록(10MB)의 로컬 라인들이 된다. 특히, 소소 셀렉트 라인(SSL0~SSL4)과 워드라인들(WL0~WL7)은 제1 수직 메모리 스트링의 로컬 라인들이 되고, 드레인 셀렉트 라인(DSL0~DSL4)과 워드라인들(WL15~WL7)은 제2 수직 메모리 스트링의 로컬 라인들이 될 수 있다. 한편, 메모리 블록(10MB) 내에서 파이프 트랜지스터들(PT)의 게이트들(PG)은 공통으로 연결될 수 있다.
다시 도 1 및 도 3b를 참조하면, 동작 회로(20~40)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(C0)의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 프로그램 루프는 프로그램 동작과 검증 동작을 포함하고, 소거 루프는 소거 동작과 검증 동작을 포함한다. 특히, 동작 회로(20~40)는 소거 루프 전 메모리 셀들의 문턱전압들이 분포하는 상승시키기 위한 프로그램 동작(또는 프리 프로그램 동작)을 실시할 수 있다. 또한, 동작 회로(20~40)는 소거 루프 후 메모리 셀들의 문턱전압들이 분포하는 소거 레벨을 조절하기 위한 프로그램 동작(또는 포스트 프로그램 동작)을 실시할 수 있다.
프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 동작 회로(20~40)는 동작 전압들을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WL15, PG, DSL)과 공통 소스 라인(SL)으로 선택적으로 출력하고, 비트라인들(BL)의 프리차지/디스차지를 제어하거나 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱하도록 구성된다.
NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(20), 전압 공급 회로(30) 및 읽기/쓰기 회로(40)을 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.
제어 회로(20)는 외부로부터 입력되는 명령 신호에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들을 원하는 레벨로 생성하고 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WL15, PG, DSL)과 공통 소스 라인(SL)로 인가될 수 있도록 전압 공급 회로(30)를 제어한다. 그리고, 제어 회로(20)는 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위해 메모리 셀들에 저장하기 위한 데이터에 따라 비트라인들(BL)의 프리차지/디스차지를 제어하거나 리드 동작 또는 검증 동작 시 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱할 수 있도록 읽기/쓰기 회로(40)을 제어한다.
전압 공급 회로(30)는 제어 회로(20)의 제어에 따라 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들을 생성한다. 여기서, 동작 전압은 프로그램 전압, 리드 전압, 소거 전압, 패스 전압, 셀렉트 전압, 공통 소스 전압, 파이프 게이트 전압 등을 포함할 수 있다. 그리고, 제어 회로(20)의 로우 어드레스 신호(미도시)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WL15, PG, DSL)과 공통 소스 라인(SL)로 동작 전압들을 출력한다.
읽기/쓰기 회로(40)은 비트라인들(BL)을 통해 메모리 어레이(10)와 연결되는 다수의 페이지 버퍼들(미도시)을 각각 포함할 수 있다. 특히, 페이지 버퍼들은 비트라인들(BL)마다 각각 연결될 수 있다. 즉, 하나의 비트라인에 하나의 페이지 버퍼가 연결될 수 있다. 프로그램 동작 시 제어 회로(20)의 제어 신호와 메모리 셀들에 저장하기 위한 데이터에 따라, 페이지 버퍼들은 비트라인들(BL)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(20)의 제어에 따라, 비트라인들(BL)을 프리차지한 후 비트라인들(BL)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치한다.
이하, 상기의 구성들을 포함하는 반도체 장치의 동작 방법을 설명하기로 한다. 도 4는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 회로도이다. 도 5는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 장치의 프로그램 동작을 설명하기 위한 파형도들이다. 도 7은 본 발명의 실시예에 따른 반도체 장치의 소거 동작을 설명하기 위한 파형도이다.
도 4 및 도 5를 참조하면, 메모리 블록에 포함된 메모리 스트링들(ST0, ST1; 편의상 동일한 비트라인에 연결되는 2개의 메모리 스트링만 도시됨)의 드레인 셀렉트 트랜지스터들(DST0, DST1)을 소거하기 위한 소거 동작이 실시된다. 2D 구조에서는 셀렉트 트랜지스터들(DST0, DST1, SST0, SST1)가 메모리 셀과는 달리 플로팅 게이트나 전하 저장막을 포함하지 않는 일반적인 트랜지스터의 구조로 형성된다. 하지만, 3D 구조에서는 제조 공정에 따라 셀렉트 트랜지스터들(DST0, DST1, SST0, SST1)이 메모리 셀과 동일한 구조로 형성될 수 있다. 이 경우, 셀렉트 트랜지스터들(DST0, DST1, SST0, SST1)도 전하 저장막을 포함할 수 있으며, 셀렉트 트랜지스터들(DST0, DST1)의 문턱전압을 조절하기 위한 소거 동작이나 프로그램 동작이 실행되어야 한다. 드레인 셀렉트 트랜지스터의 소거 동작은 메모리 셀들(C00~C0n, C10~C1n)의 소거 동작과 함께 진행될 수 있다. 보다 구체적으로 설명하면 다음과 같다.
단계(S510)에서, 드레인 셀렉트 트랜지스터들(DST0, DST1)의 소거 동작에 앞서, 동작 회로는 드레인 셀렉트 트랜지스터들(DST0, DST1)의 프리프로그램 동작을 실시할 수 있다. 드레인 셀렉트 트랜지스터들(DST0, DST1)의 프리프로그램 동작은 동시에 실시될 수 있다. 프리프로그램 동작은 문턱전압이 낮아진 드레인 셀렉트 트랜지스터의 문턱전압을 상승시켜 드레인 셀렉트 트랜지스터들(DST0, DST1)의 문턱전압들의 차이를 최소화하기 위하여 실시될 수 있다.
메모리 스트링들(ST0, ST1)에 포함된 드레인 셀렉트 트랜지스터들(DST0, DST1)의 프리 프로그램 동작을 실시하기 위하여, 동작 회로는 점차적으로 높아지는 프리 프로그램 펄스(도 6a의 Vpgm)를 정해진 횟수만큼 드레인 셀렉트 라인들(DSL0, DSL1)에 연속적으로 인가할 수 있다. 일반적인 프로그램 동작에서는 프로그램 펄스가 인가된 후 검증 동작이 실시되지만, 드레인 셀렉트 트랜지스터의 프리 프로그램 동작에서는 검증 동작이 생략될 수 있다.
프리 프로그램 동작을 실시하면 낮은 문턱전압이 더 많이 상승하고 높은 문턱전압은 조금 상승한다. 따라서, 드레인 셀렉트 트랜지스터들(DST0, DST1)의 문턱전압들의 차이를 줄일 수 있다.
다만, 드레인 셀렉트 트랜지스터들(DST0, DST1)의 프리프로그램 동작은 생략 가능하다.
이어서, 드레인 셀렉트 트랜지스터들(DST0, DST1)의 소거 동작이 실시된다. 동작 회로는 메모리 스트링들(ST0, ST1)에 포함된 드레인 셀렉트 트랜지스터들(DST0, DST1)의 소거 동작들을 순차적으로 각각 실시한다.
단계(S520)에서, 동작 회로는 첫 번째 메모리 스트링(ST0)에 포함된 드레인 셀렉트 트랜지스터(DST0)의 소거 동작을 실시한다. 드레인 셀렉트 트랜지스터(DST0)의 소거 동작을 실시할 때 메모리 블록에 포함된 메모리 셀들(C00~C0n, C10~C1n)의 소거 동작도 함께 실시될 수 있다. 즉, 동작 회로는 메모리 스트링들(ST0, ST1)에 포함된 메모리 셀들(C00~C0n, C10~C1n)의 소거 동작을 실시할 때 첫 번째 메모리 스트링(ST0)에 포함된 드레인 셀렉트 트랜지스터(DST0)의 소거 동작을 실시할 수 있다.
동작 회로는 공통 소스 라인(SL)에 소거 동작을 위한 전압을 인가한다. 먼저, 도 7에서와 같이, 제1 구간(T1)에서 GIDL(Gate Induced Drain Leakage) 전류를 발생시키기 위하여 동작 회로는 공통 소스 라인(SL)에 양전압(Vpre)을 인가한다. 이때, 동작 회로는 모든 라인들(DSL0, DSL1, WL0~WLn, SSL0, SSL1)을 플로팅 상태로 설정할 수 있다. 플로팅 상태의 라인들(DSL0, DSL1, WL0~WLn, SSL0, SSL1)의 전위는 커플링 현상에 의해 공통 소스 라인(SL)의 전압 변화에 따라 함께 상승한다.
제2 구간(T2)에서 동작 회로는 공통 소스 라인(SL)의 양전압(Vpre)을 소거 전압(Verase)으로 상승시킨다. 이에 따라, 플로팅 상태의 라인들(DSL0, DSL1, WL0~WLn, SSL0, SSL1)의 전위는 커플링 현상에 의해 함께 상승한다.
이어서, 드레인 셀렉트 라인(DSL0)과 워드라인들(WL0~WLn)에 접지 전압(예, 0V)을 인가한다. 그 결과, 드레인 셀렉트 라인(DSL0)과 공통 소스 라인(SL)의 높은 전압차에 의해 드레인 셀렉트 트랜지스터(DST0)의 문턱전압이 낮아진다. 마찬가지로, 워드라인들(WL0~WLn)의 높은 전압차에 의해 메모리 셀들(C00~C0n, C10~C1n)의 문턱전압이 낮아진다.
다만, 플로팅 상태를 유지하는 드레인 셀렉트 라인(DSL1)과 공통 소스 라인(SL)의 전압차는 작기 때문에 드레인 셀렉트 트랜지스터(DST1)의 문턱전압은 낮아지지 않는다.
이어서, 메모리 셀들(C00~C0n, C10~C1n)의 검증 동작(예, 소거 검증 동작)이 실시될 수 있다. 이때, 드레인 셀렉트 트랜지스터(DST0)의 검증 동작(예, 소거 검증 동작)이 함께 실시될 수 있다.
단계(S530)에서, 다음 메모리 스트링(ST1)에 포함된 드레인 셀렉트 트랜지스터(DST1)의 소거 동작이 실시되기 전에, 동작 회로는 소거 동작이 실시된 드레인 셀렉트 트랜지스터(DST0)의 문턱전압을 목표 레벨까지 상승시키기 위하여 포스트 프로그램 동작을 실시한다. 동작 회로는 포스트 프로그램 동작을 실시한 후 검증 동작(예, 포스트 프로그램 검증 동작)을 실시할 수 있다. 특히, 도 6b에서와 같이, 동작 회로는 위해 점차적으로 상승하는 프로그램 펄스들(Vpgm)을 정해진 횟수만큼 드레인 셀렉트 라인(DSL0)에 인가한 후부터 검증 동작을 위한 전압(Vverify)을 인가할 수 있다. 또한, 도 6c에서와 같이, 동작 회로는 드레인 셀렉트 트랜지스터(DST0)의 문턱전압이 목표 레벨에 도달할 때까지 초기부터 포스트 프로그램 동작과 검증 동작을 반복하여 실시할 수 있다.
검증 동작 시 동작 회로는 비트라인(BL)을 프리차지하고 드레인 셀렉트 라인(DSL0)에 검증 전압(Vverify)을 인가한 후 비트라인(BL)의 전압 변화를 감지한다. 이때, 드레인 셀렉트 트랜지스터(DST1)가 소거 상태라면, 드레인 셀렉트 트랜지스터(DST0)의 문턱전압이 목표 레벨에 도달하여 턴오프되더라도 비트라인(BL)의 전압은 드레인 셀렉트 트랜지스터(DST1)와 메모리 셀들(C10~C1n)을 통해 공통 소스 라인(SL)을 디스차지된다. 따라서, 드레인 셀렉트 트랜지스터(DST0)의 문턱전압과 상관없이 비트라인(BL)의 전압이 비정상적으로 낮아질 수 있다. 이 때문에, 동작 회로는 낮아진 비트라인(BL)의 전압에 따라 드레인 셀렉트 트랜지스터(DST0)의 문턱전압이 목표 레벨보다 낮은 것으로 판단하고, 드레인 셀렉트 트랜지스터(DST0)의 포스트 프로그램 동작을 추가로 실시할 수 있다. 그 결과, 드레인 셀렉트 트랜지스터(DST0)의 문턱전압이 과도하게 높아져서, 전체적인 드레인 셀렉트 트랜지스터들(DST0, DST1)의 문턱전압 분포가 넓어질 수 있다.
하지만, 단계(S520)에서 드레인 셀렉트 트랜지스터(DST1)는 소거되지 않고 프리 프로그램만 되어 있는 상태이기 때문에 비트라인(BL)의 전압은 드레인 셀렉트 트랜지스터(DST1)와 메모리 셀들(C10~C1n)을 통해 공통 소스 라인(SL)으로 비정상적으로 디스차지되지 않는다. 따라서, 동작 회로는 드레인 셀렉트 트랜지스터(DST0)의 문턱전압을 정확하게 센싱하고, 드레인 셀렉트 트랜지스터들(DST0, DST1)의 문턱전압 분포를 좁힐 수 있다.
단계(S540)에서, 다음 메모리 스트링(ST1)에 포함된 드레인 셀렉트 트랜지스터(DST1)의 소거 동작을 실시한다. 드레인 셀렉트 트랜지스터(DST1)의 소거 동작은 단계(S520)에서 설명한 드레인 셀렉트 트랜지스터(DST0)의 소거 동작과 동일한 방식으로 진행될 수 있다. 다만, 드레인 셀렉트 트랜지스터(DST1)의 소거 동작 시 메모리 셀들(C00~C0n, C10~C1n)은 소거되지 않는다.
단계(S550)에서 드레인 셀렉트 트랜지스터(DST1)의 포스트 프로그램 동작과 검증 동작을 실시한다. 드레인 셀렉트 트랜지스터(DST1)의 포스트 프로그램 동작 및 검증 동작은 단계(S520)에서 설명한 드레인 셀렉트 트랜지스터(DST0)의 포스트 프로그램 동작 및 검증 동작과 동일한 방식으로 진행될 수 있다. 드레인 셀렉트 트랜지스터(DST0)의 포스트 프로그램 동작이 완료된 상태이므로, 드레인 셀렉트 트랜지스터(DST1)의 검증 동작 시 비트라인(BL)의 전압은 드레인 셀렉트 트랜지스터(DST0)와 메모리 셀들(C00~C0n)을 통해 공통 소스 라인(SL)으로 비정상적으로 디스차지되지 않는다. 따라서, 동작 회로는 드레인 셀렉트 트랜지스터(DST1)의 문턱전압을 정확하게 센싱하고, 드레인 셀렉트 트랜지스터들(DST0, DST1)의 문턱전압 분포를 좁힐 수 있다.
상기에서와 같이, 메모리 스트링들(ST0, ST1)에 포함된 드레인 셀렉트 트랜지스터들(DST0, DST1)의 소거 동작들을 순차적으로 각각 실시하므로써, 드레인 셀렉트 트랜지스터들(DST0, DST1)의 문턱전압 분포가 넓어지는 것을 방지할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 4 및 도 8을 참조하면, 단계(S810)에서, 메모리 셀들(C00~C0n, C10~C1n)의 소거 동작에 앞서, 동작 회로는 드레인 셀렉트 트랜지스터들(DST0, DST1)의 프리프로그램 동작을 실시할 수 있다. 드레인 셀렉트 트랜지스터들(DST0, DST1)의 프리프로그램 동작은 도 5의 단계(S510)에서 설명한 프리프로그램 동작과 동일한 방법에 따라 진행될 수 있다. 다만, 단계(S510)에서는 검증 동작이 실시되지 않았으나, 단계(S810)에서는 도 6b 또는 도 6c에 도시된 프로그램 전압(Vpgm) 및 프로그램 검증 전압(Vverify)을 이용하여 드레인 셀렉트 트랜지스터들(DST0, DST1)의 프리프로그램 동작 및 검증 동작(예, 프리프로그램 검증 동작)을 실시한다.
검증 동작을 실시함에 따라, 낮은 문턱전압들이 목표 레벨까지 상승하도록 드레인 셀렉트 트랜지스터들(DST0, DST1)의 문턱전압들을 정확하게 제어할 수 있다.
단계(S820)에서, 동작 회로는 첫 번째 메모리 스트링(ST0)에 포함된 드레인 셀렉트 트랜지스터(DST0)의 소거 동작을 실시한다. 드레인 셀렉트 트랜지스터(DST0)의 소거 동작을 실시할 때 메모리 블록에 포함된 메모리 셀들(C00~C0n, C10~C1n)의 소거 동작도 함께 실시한다. 즉, 동작 회로는 메모리 스트링들(ST0, ST1)에 포함된 메모리 셀들(C00~C0n, C10~C1n)의 소거 동작을 실시할 때, 첫 번째 메모리 스트링(ST0)에 포함된 드레인 셀렉트 트랜지스터(DST0)의 소거 동작을 실시한다. 이러한 소거 동작은 도 5의 단계(S520)에서 설명한 소거 동작과 동일한 방법으로 실시할 수 있다.
단계(S830)에서, 동작 회로는 소거 동작이 실시된 드레인 셀렉트 트랜지스터(DST0)의 문턱전압을 목표 레벨까지 상승시키기 위하여 포스트 프로그램 동작 및 검증 동작을 실시한다. 드레인 셀렉트 트랜지스터(DST0)의 포스트 프로그램 동작 및 검증 동작은 도 5의 단계(530)에서 설명한 포스트 프로그램 동작 및 검증 동작과 동일한 방식으로 실시할 수 있다.
드레인 셀렉트 트랜지스터(DST1)는 소거되지 않고 프리프로그램만 되어 있는 상태에서 드레인 셀렉트 트랜지스터(DST0)의 포스트 프로그램 동작 및 검증 동작이 실시되므로, 단계(S530)에서 설명한 바와 같이, 비트라인(BL)의 전압은 드레인 셀렉트 트랜지스터(DST1)와 메모리 셀들(C10~C1n)을 통해 공통 소스 라인(SL)으로 비정상적으로 디스차지되지 않는다. 따라서, 동작 회로는 드레인 셀렉트 트랜지스터(DST0)의 문턱전압이 과도하게 높아지는 것을 방지할 수 있다.
단계(S840)에서, 동작 회로는 드레인 셀렉트 트랜지스터(DST1)의 소거 동작을 생략하고 포스트 프로그램 동작 및 검증 동작을 실시한다. 드레인 셀렉트 트랜지스터(DST1)의 소거 동작을 생략하고 포스트 프로그램 동작 및 검증 동작은 도 5의 단계(S550)에서 설명한 포스트 프로그램 동작 및 검증 동작과 동일한 방식으로 진행될 수 있다. 첫 번째 드레인 셀렉트 트랜지스터(DST0)를 제외한 나머지 드레인 셀렉트 트랜지스터들의 포스트 프로그램 동작 및 검증 동작은 순차적으로 실시될 수 있다. 또한, 나머지 드레인 셀렉트 트랜지스터들의 소거 동작은 실시되지 않으므로, 나머지 드레인 셀렉트 트랜지스터들의 포스트 프로그램 동작 및 검증 동작은 동시에 실시될 수도 있다.
드레인 셀렉트 트랜지스터(DST0)의 포스트 프로그램 동작이 완료된 상태이므로, 드레인 셀렉트 트랜지스터(DST1)의 검증 동작 시 비트라인(BL)의 전압은 드레인 셀렉트 트랜지스터(DST0)와 메모리 셀들(C00~C0n)을 통해 공통 소스 라인(SL)으로 비정상적으로 디스차지되지 않는다. 따라서, 동작 회로는 드레인 셀렉트 트랜지스터(DST1)의 문턱전압을 정확하게 센싱하고, 드레인 셀렉트 트랜지스터들(DST0, DST1)의 문턱전압 분포를 좁힐 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(900)은 불휘발성 메모리 장치(920)와 메모리 컨트롤러(910)를 포함한다. 불휘발성 메모리 장치(920)는 앞서 설명한 도 2a 또는 도 3a의 메모리 스트링과 도 1에 도시된 동작 회로들을 포함하는 반도체 장치로 구성될 수 있다.
즉, 메모리 컨트롤러(910)는 불휘발성 메모리 장치(920)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(920)와 메모리 컨트롤러(910)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(911)은 프로세싱 유닛(912)의 동작 메모리로써 사용된다. 호스트 인터페이스(913)는 메모리 시스템(900)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(914)은 불휘발성 메모리 장치(920)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(915)는 본 발명의 불휘발성 메모리 장치(920)와 인터페이싱 한다. 프로세싱 유닛(912)은 메모리 컨트롤러(910)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(900)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(920)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(900)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(910)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 10은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(1000)에 앞서 설명한 반도체 장치의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(1000)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(1010)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(1020)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(1030)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(1040) 및 불휘발성 메모리 셀과 도 1에서 설명한 전압 공급 회로 및 읽기/쓰기 회로를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(1050)를 포함한다. 낸드 플래시 셀 어레이(1050)의 메모리 어레이는 도 2c 또는 도 3c에 도시된 메모리 블록들을 포함하는 메모리 어레이가 적용될 수 있다.
도 11에는 본 발명에 따른 플래시 메모리 장치(1112)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(1100)은 시스템 버스(1160)에 전기적으로 연결된 마이크로프로세서(1120), 램(1130), 사용자 인터페이스(1140), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1150) 및 메모리 시스템(1110)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(1100)이 모바일 장치인 경우, 컴퓨팅 시스템(1100)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1100)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(1110)은, 예를 들면, 데이터를 저장하는 데 앞서 설명한 반도체 장치를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(1110)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
10 : 메모리 어레이 10MB : 메모리 블록
ST, ST0, ST1 : 메모리 스트링 20 : 제어 회로
30 : 전압 공급 회로 40 : 읽기/쓰기 회로

Claims (20)

  1. 기판 상에 형성된 비트라인과 공통 소스 라인 사이에 상기 기판으로부터 수직으로 연결되고, 드레인 셀렉트 라인, 워드라인들 및 소스 셀렉트 라인으로 인가되는 전압들에 따라 동작하는 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 각각 포함하는 메모리 스트링들; 및
    상기 메모리 스트링들의 프리 프로그램 동작, 소거 동작 및 포스트 프로그램 동작을 수행하도록 구성된 동작 회로를 포함하며,
    상기 동작 회로는 상기 메모리 스트링들에 포함된 드레인 셀렉트 트랜지스터들의 소거 동작들을 순차적으로 각각 실시하도록 구성되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 드레인 셀렉트 트랜지스터의 상기 소거 동작이 실시되기 전에, 상기 동작 회로는 상기 메모리 스트링들에 포함된 드레인 셀렉트 트랜지스터들의 상기 프리 프로그램 동작을 실시하도록 구성되는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 드레인 셀렉트 트랜지스터들의 프리 프로그램을 실시하기 위하여, 상기 동작 회로는 점차적으로 높아지는 프리 프로그램 펄스를 정해진 횟수만큼 상기 드레인 셀렉트 라인에 연속적으로 인가하도록 구성되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 동작 회로는 상기 메모리 스트링들에 포함된 메모리 셀들의 상기 소거 동작을 실시할 때 처음으로 선택된 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터의 소거 동작을 실시하도록 구성되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 동작 회로는 선택된 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터의 소거 동작을 실시한 후 다음 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터의 소거 동작을 실시하기 전에 상기 선택된 메모리 스트링에 포함된 상기 드레인 셀렉트 트랜지스터의 검증 동작을 수행하도록 구성되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 동작 회로는 선택된 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터의 소거 동작을 실시한 후 다음 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터의 소거 동작을 실시하기 전에 상기 선택된 메모리 스트링에 포함된 상기 드레인 셀렉트 트랜지스터의 상기 포스트 프로그램 동작을 수행하도록 구성되는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 동작 회로는 상기 드레인 셀렉트 트랜지스터로 인가되는 프로그램 전압을 상승시키면서 상기 포스트 프로그램 동작을 실시할 때마다 검증 동작을 수행하도록 구성되는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 동작 회로는 상기 드레인 셀렉트 트랜지스터로 인가되는 프로그램 전압을 상승시키면서 상기 포스트 프로그램 동작을 정해진 횟수만큼 실시한 후에 상기 포스트 프로그램 동작 및 검증 동작을 반복 실시하도록 구성되는 반도체 장치.
  9. 제 1 항에 있어서,
    상기 메모리 스트링들에 포함된 메모리 셀들의 소거 동작을 실시할 때, 상기 동작 회로는 첫 번째 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터의 소거 동작을 실시하도록 구성되는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 첫 번째 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터의 소거 동작을 실시한 후, 상기 동작 회로는 상기 첫 번째 메모리 스트링에 포함된 상기 드레인 셀렉트 트랜지스터의 포스트 프로그램 동작 및 검증 동작을 수행하도록 구성되는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 첫 번째 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터의 상기 프리 프로그램 동작 상기 검증 동작을 완료한 후, 상기 동작 회로는 다음 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터의 포스트 프로그램 동작 및 검증 동작을 수행하도록 구성되는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 첫 번째 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터의 상기 프리 프로그램 동작 상기 검증 동작을 완료한 후, 상기 동작 회로는 나머지 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터의 포스트 프로그램 동작 및 검증 동작을 수행하도록 구성되는 반도체 장치.
  13. 비트라인과 공통 소스 라인 사이에 연결되고, 드레인 셀렉트 라인, 워드라인들 및 소스 셀렉트 라인으로 인가되는 전압들에 따라 동작하는 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 각각 포함하는 메모리 스트링들; 및
    상기 메모리 스트링들의 프리 프로그램 동작, 소거 동작 및 포스트 프로그램 동작을 수행하도록 구성된 동작 회로를 포함하며,
    상기 동작 회로는 상기 메모리 스트링들에 포함된 메모리 셀들의 상기 소거 동작을 실시할 때 첫 번째 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터들의 소거 동작들을 함께 실시하도록 구성되는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 소거 동작이 실시되기 전에, 상기 동작 회로는 상기 메모리 스트링들에 포함된 드레인 셀렉트 트랜지스터들의 상기 프리 프로그램 동작을 실시하도록 구성되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 프리 프로그램을 실시하기 위하여, 상기 동작 회로는 점차적으로 높아지는 프리 프로그램 펄스를 정해진 횟수만큼 상기 드레인 셀렉트 라인에 순차적으로 인가하도록 구성되는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 동작 회로는 상기 프리 프로그램 펄스를 인가한 후 상기 드레인 셀렉트 트랜지스터들의 검증 동작을 수행하도록 구성되는 반도체 장치.
  17. 제 13 항에 있어서,
    상기 동작 회로는 상기 첫 번째 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터의 소거 동작을 실시한 후 검증 동작을 수행하도록 구성되는 반도체 장치.
  18. 제 15 항에 있어서,
    상기 동작 회로는 상기 소거 동작을 실시한 후 상기 첫 번째 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터의 상기 포스트 프로그램 동작을 수행하도록 구성되는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 동작 회로는 상기 포스트 프로그램 동작을 실시한 후 검증 동작을 수행하도록 구성되는 반도체 장치.
  20. 제 18 항에 있어서,
    상기 동작 회로는 상기 첫 번째 메모리 스트링에 포함된 드레인 셀렉트 트랜지스터의 상기 포스트 프로그램 동작을 수행한 후 나머지 메모리 스트링들에 포함된 드레인 셀렉트 트랜지스터들의 포스트 프로그램 동작을 수행하도록 구성되는 반도체 장치.
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