TW201601156A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201601156A
TW201601156A TW103144277A TW103144277A TW201601156A TW 201601156 A TW201601156 A TW 201601156A TW 103144277 A TW103144277 A TW 103144277A TW 103144277 A TW103144277 A TW 103144277A TW 201601156 A TW201601156 A TW 201601156A
Authority
TW
Taiwan
Prior art keywords
programming
loop
voltage
memory cell
memory
Prior art date
Application number
TW103144277A
Other languages
English (en)
Inventor
安正烈
Original Assignee
愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛思開海力士有限公司 filed Critical 愛思開海力士有限公司
Publication of TW201601156A publication Critical patent/TW201601156A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant

Abstract

一種半導體裝置可以包括具有複數個記憶胞的記憶體區塊以及運算電路，其中所述運算電路配置成基於儲存在所述記憶胞中的數據來執行第一編程迴路、第二編程迴路以及第三編程迴路。第一編程迴路可以將記憶胞的閾值電壓分配成四個位準。第二編程迴路可以將記憶胞的閾值電壓分配成七個位準。第三編程迴路可以將記憶胞的閾值電壓分配成八個位準。

Description

半導體裝置
各種實施例一般涉及半導體裝置。更具體地，各個實施例涉及能夠儲存數據的半導體裝置。
相關申請案的交叉參考
本申請案主張2014年6月23日提申到韓國知識產權局的韓國專利申請案第10-2014-0076439號的優先權，其通過引用將其整體併入本文中。
在一快閃記憶體裝置中，一記憶胞的閾值電壓是基於儲存的數據而改變。當一個位元數據被儲存在一單元記憶胞中，所述記憶胞的閾值電壓分配成一抹除位準和一編程位準。當兩個位元數據被儲存在所述單元記憶胞中，所述記憶胞的閾值電壓分配成一抹除位準和三個不同編程位準。當三個位元數據被儲存在所述單元記憶胞中，所述記憶胞的閾值電壓分配成一抹除位準和七個不同編程位準。
為了將數據儲存在所述記憶胞中，包括一編程操作和一編程驗證操作的一編程迴路藉由一遞增步進脈衝程式化(ISPP)方法而重複。一編程電壓在每個編程迴路處增加，直至數據正常儲存在所述記憶胞中。
當儲存在所述單元記憶胞中的數據的位元數量增加時，需要 用於儲存數據的有效方法。
在實施例中，提供了一種半導體裝置。所述半導體裝置可以包括：一記憶體區塊，其具有複數個記憶胞；以及一運算電路，其配置成基於儲存在所述記憶胞中的數據來執行一第一編程迴路、一第二編程迴路以及一第三編程迴路。所述第一編程迴路可以將所述記憶胞的閾值電壓分配成四個位準。所述第二編程迴路可以將所述記憶胞的閾值電壓分配成七個位準。所述第三編程迴路可以將所述記憶胞的閾值電壓分配成八個位準。
在實施例中，一種半導體裝置可以包括具有複數個記憶胞的一記憶體區塊。所述半導體裝置也可以包括一運算電路，其配置為基於儲存在所述記憶胞中的數據來執行一第一編程迴路、一第二編程迴路以及一第三編程迴路。所述第一編程迴路可以將所述記憶胞的閾值電壓分配成第一複數個位準。所述第二編程迴路可以將所述記憶胞的閾值電壓分配成第二複數個位準。所述第三編程迴路可以將所述記憶胞的閾值電壓分配成第三複數個位準。
在實施例中，一種記憶體系統包括：一記憶體控制器，其包括一中央處理單元且配置成接收和發送命令到一非易失性記憶體裝置。所述非易失性記憶體裝置可以包含：包括複數個記憶胞的一記憶體區塊。所述半導體裝置也可以包含一運算電路，其配置以接收所述命令並且基於儲存在所述記憶胞中的數據來執行一第一編程迴路、一第二編程迴路以及一第三編程迴路。所述第一編程迴路可以將所述記憶胞的閾值電壓分配成第一複數個位準。所述第二編程迴路可以將所述記憶胞的閾值電壓分配成第 二複數個位準。所述第三編程迴路可以將所述記憶胞的閾值電壓分配成第三複數個位準。
110‧‧‧記憶體陣列
120‧‧‧運算電路/控制電路
130‧‧‧運算電路/電壓供給電路
131‧‧‧電壓產生電路
133‧‧‧列解碼器
140‧‧‧運算電路/讀取/寫入電路群
150‧‧‧運算電路/行選擇電路
160‧‧‧運算電路/輸入/輸出電路
170‧‧‧運算電路/通過/不通過檢查電路
400‧‧‧記憶體系統
410‧‧‧記憶體控制器
411‧‧‧SRAM
412‧‧‧中央處理單元
413‧‧‧主機介面
414‧‧‧錯誤校正碼(ECC)
415‧‧‧記憶體介面
420‧‧‧非易失性記憶體裝置
500‧‧‧OneNAND快閃記憶體裝置
510‧‧‧主機介面
520‧‧‧緩衝器RAM
530‧‧‧控制器
540‧‧‧暫存器
550‧‧‧NAND快閃單元陣列
600‧‧‧計算系統
610‧‧‧記憶體系統
611‧‧‧記憶體控制器
612‧‧‧快閃記憶體
620‧‧‧中央處理單元
630‧‧‧RAM
640‧‧‧用戶介面
650‧‧‧數據機
660‧‧‧匯流排
圖1是說明根據實施例的一例子的一半導體裝置的代表的一方塊圖。
圖2是說明圖1所示的一記憶體區塊的代表的一電路圖。
圖3A到3D是說明根據實施例的一例子的操作一半導體裝置的方法中的電壓分佈的代表之圖。
圖4是說明根據實施例的一例子的一記憶體系統的代表的一方塊圖。
圖5是說明根據實施例的一例子的融合記憶體裝置的代表或執行一編程操作的融合記憶體系統的代表之一方塊圖。
圖6是說明根據實施例的一例子的包含一快閃記憶體裝置的一計算系統的代表之一方塊圖。
所述實施例將參照附圖，其中說明了實施例的各種例子，而在更下文充分地說明。但是，這些實施例可以不同的形式具體實現並且不應被解釋為限制成這裡所闡述的實施例。
各種實施例可以導向能夠減小晶片尺寸和有效地儲存數據的半導體裝置。
根據各種實施例的半導體裝置，晶片的尺寸可以減小，並且儲存數據的可靠性和效率可以得到改進。
圖1是說明根據實施例的一例子的一半導體裝置的代表的一方塊圖。
參考圖1，半導體裝置可以包括記憶體陣列110和運算電路120到170。記憶體陣列110可以包括複數個記憶體區塊110MB。每一個記憶體區塊110MB的結構將參照圖2進行說明。
圖2是說明圖1所示的一記憶體區塊的一電路圖的代表。
參考圖2，每一個記憶體區塊可以包括在複數個位元線BLe和BLo和共同源極線SL之間連接的複數個記憶體串ST。每一個記憶體串ST可以被連接到所述位元線BLe和BLo的對應的位元線。記憶體串ST可以共同連接到共用源極線SL。每一個記憶體串ST可以包括源極選擇電晶體SST、單元串和汲極選擇電晶體DST。源極選擇電晶體SST可以連接到共同源極線SL。複數個記憶胞C00至Cn0可以串聯連接以形成單元串。汲極選擇電晶體DST可以連接到所述位元線BLe。包括在單元串中的記憶胞C00至Cn0可以在選擇電晶體SST和DST之間串聯連接。源極選擇電晶體SST閘極可以被連接到源極選擇線SSL。記憶胞C00至Cn0的閘極可分別連接到複數個字線WL0到WLn。汲極選擇電晶體DST的閘極可以連接到汲極選擇線DSL。
汲極選擇電晶體的DST可以控制單元串和位元線之間的連接或斷開。源極選擇電晶體SST可以控制單元串和共同源極線SL之間的連接或斷開。
例如，在NAND快閃記憶體裝置中，在一記憶胞區塊中的記憶胞可以被分成一實體頁單元或一邏輯頁單元。例如，連接到一條字線(例如，WL0)的記憶胞C00至C0k構成一個實體頁PAGE。再者，連接到一個字 線(例如，WL0)的偶數編號的記憶胞C00、C02、C04和C0k-1可以構成一偶數頁，並且奇數編號的記憶胞C01、C03、C05和C0k可以構成一奇數頁。所述頁(或者偶數頁和奇數頁)可以是編程操作或讀取操作的基本單元。
再次參照圖1和2，運算電路120到170可以被配置為執行連接到所選擇的字線(例如，WL0)的記憶胞C00至C0k的一編程迴路、一抹除迴路以及一讀取操作。編程迴路可以包括一編程操作和一驗證操作。抹除迴路可以包括一抹除操作和一驗證操作。
運算電路120到170可以遞增步進脈衝程式化(ISPP)方法來執行編程迴路。運算電路120至170可以重複所述編程動作和所述驗證操作，直到連接到所選擇的字線(例如，WL0)的所有的記憶胞C00至C0k的閾值電壓達到參考位準。運算電路120至170可以重複用於儲存數據的編程操作以及用於核對所儲存的數據的驗證操作，直到從外部來的輸入數據被儲存到所選擇的字線(例如，WL0)的在記憶胞C00到C0k中。
運算電路120至170可以藉由在每個重複的編程操作中的預定步級電壓而增加施加到所選擇的字線的一編程電壓Vpgm。當執行編程操作時，運算電路120至170可以施加編程電壓Vpgm，其中所述編程電壓Vpgm具有藉由施加到所選擇的字線WL0的步級電壓而比先前的編程操作的編程電壓的電壓位準還大的電壓位準。
為了執行編程迴路、抹除迴路和讀取操作，運算電路120到170經配置以選擇性地輸出操作電壓Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl和Vsl到所選擇的記憶體區塊的局部線SSL、WL0到WLn、DSL和共同源極線SL，以及控制位元線BLe和BLo的預先充電/放電，或感測所述位 元線BLe和BLo的電流流動。例如，一抹除電壓Verase可以施加到基板或塊材(未顯示)，其中在抹除操作期間記憶胞形成於基板或塊材上。編程電壓Vpgm可以在編程操作期間施加到所選擇的字線。讀取電壓Vread在讀取操作期間可以施加到所選擇的字線。驗證電壓Vverify可以在驗證操作期間施加到所選擇的字線。通行電壓Vpass可以在編程操作、讀出操作或驗證操作期間從所選擇的字線被施加到非選擇的字線。汲極選擇電壓Vdsl可以施加到汲極選擇線DSL。源極選擇電壓Vssl可以應用到源極選擇線。源極電壓Vsl可以施加到共同源極線SL。
例如，在NAND快閃記憶體裝置中，運算電路可以包括控制電路120、電壓供給電路130以及讀取/寫入電路群140。NAND快閃記憶體裝置的運算電路可以包括一列選擇電路150、輸入/輸出電路160和通過/不通過檢查電路170。上述元件將在下面描述。
控制電路120可以透過輸入/輸出電路160來輸出電壓控制信號CMDv以響應於從半導體裝置外部接收的命令信號CMD。電壓控制信號CMDv可以用於控制電壓供給電路130以產生具有所期望的位準的操作電壓Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl和Vsl。具有所期望的位準的操作電壓Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl和Vsl可以用來執行編程迴路、抹除迴路和讀取操作。控制電路120可以輸出控制信號CMDpb。控制信號CMDpb可以用來控制讀取/寫入電路群140的讀取/寫入電路(或頁緩衝器PB)以執行編程迴路、抹除迴路和讀取操作。控制電路120可以接收一位址信號ADD，以產生一行位址信號CADD和一列位址信號RADD並且輸出行位址信號CADD和列位址信號RADD。
響應於從控制電路120接收到的電壓控制信號CMDv，所述電壓供給電路130可以產生用於記憶胞的編程迴路、抹除迴路以及讀取操作的操作電壓Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl和Vsl。響應於從控制電路120接收的列位址信號RADD時，電壓供給電路130可以輸出操作電壓到所選擇的記憶體區塊的局部線SSL、WL0到WLn、DSL和共同源極線SL。
電壓供給電路130可以包括一電壓產生電路131和一列解碼器133。響應於從控制電路120接收的電壓控制信號CMDv，所述電壓產生電路131可以產生操作電壓Verase、Vpgm、Vread、Vverify、Vpass、Vdsl、Vssl和Vsl。響應於從控制電路120所接收的列位址信號RADD，列解碼器133可將操作電壓施加到記憶體區塊110MB的所選擇的記憶體區塊的局部線SSL、WL0到WLn、DSL和所述共同源極線SL。
在下文中，從所述電壓供給電路130所輸出的驗證電壓Vverify可以包括驗證電壓V1_1到V1_3、V2_1到V2_6、V3_1到V3_7、V1到V7。
讀取/寫入電路群140可以包括經由位元線BLe和BLo而連接到記憶體陣列110的複數個讀取/寫入電路(例如，頁緩衝器)PB。每個讀取/寫入電路PB可以連接到每個位元線BLe和BLo。例如，一個讀取/寫入電路PB可以連接到一個位元線。每個讀取/寫入電路PB可以連接到每對位元線BLe和BLo。
在編程操作中，讀取/寫入電路PB可以基於控制電路120的PB控制信號CMDpb和將儲存在所述記憶胞中的數據DATA而選擇性預先充電位元線BLe和BLo。在驗證操作或讀取操作中，讀取/寫入電路PB可以根據控 制電路120的PB控制信號CMDpb而預先充電位元線BLe和BLo並且然後感測所述位元線BLe和BLo的電流的電壓變化來鎖閂從記憶胞讀取的數據。
讀取/寫入電路PB可以輸出通過/不通過信號FF[0：k]到通過/不通過檢查電路170。通過/不通過信號FF[0：k]可以被用於基於所述驗證操作期間從記憶胞讀取的數據(或基於在驗證操作期間核對的所述記憶胞的閾值電壓)而核對編程是否通過/不通過或者核對在記憶胞中的抹除是否通過/不通過。為了執行上述的操作，讀取/寫入電路PB可以包括複數個鎖閂電路，其被配置用於臨時儲存將要儲存在記憶胞中的數據並且儲存記憶胞的驗證結果。
響應於從控制電路120接收的行位址CADD，行選擇電路150可以選擇讀取/寫入電路群140的讀取/寫入電路PB。響應於行位址CADD，行選擇電路150可以依序地發送將被儲存在記憶胞中的數據到讀取/寫入電路PB。為了將所述記憶胞的數據輸出到外部(即，在半導體裝置的外部)，其藉由讀取操作而被鎖閂到讀取/寫入電路PB，行選擇電路150可以依序地選擇讀取/寫入電路PB以響應於行位址CADD。
輸入/輸出電路160可以將從該半導體裝置外部所接收的命令信號CMD和位址信號ADD發送到控制電路120。輸入/輸出電路160可以在編程操作中將從半導體裝置外部所接收的數據DATA發送到行選擇電路150。在一讀取操作中，輸入/輸出電路160可以從記憶胞讀取且在半導體裝置外部輸出數據。
通過/不通過檢查電路170可以被配置成執行驗證操作。驗證操作可以用於確定編程的通過/不通過，然後感測基於從讀取/寫入電路PB輸 出的核對信號的FF[0：k]而改變的電流量。通過/不通過檢查電路170可以基於核對信號FF[0：k]而將核對結果信號CHECKS輸出到控制電路120。
電路120可以決定編程操作的重複以響應於核對結果信號CHECKS。
運算電路120到170可以基於儲存在記憶胞中的數據來執行用於將記憶胞的閾值電壓分配成四個位準的第一編程迴路。運算電路120到170可以基於儲存在記憶胞中的數據來執行用於將記憶胞的閾值電壓分配成七個位準的第二編程迴路。運算電路120到170可以基於儲存在記憶胞中的數據來執行用於將記憶胞的閾值電壓分配成八個位準的第三編程迴路。而且，在第三編程迴路完成後，運算電路120到170還可以執行用於增加記憶胞的閾值電壓分佈的間隔之額外編程迴路。
在下文中，將進行操作半導體裝置的方法的說明。
圖3A到3D是說明根據實施例的一例子的操作一半導體裝置的方法中的電壓分佈的代表之圖。
參照圖1、2和3A，運算電路120到170可以執行用於將數據儲存在連接到所選擇的字線(例如，WL0)的所述的記憶胞C00至C0k中的編程迴路。例如，具有抹除位準的數據被儲存在三個位元數據(例如，000、001、010、011、100、101、110、111)的第一記憶胞C00中。具有第一編程位準的數據被儲存在第二記憶胞C01中。具有第二編程位準的數據被儲存在第三記憶胞C02中。具有第三編程位準的數據被儲存在第四記憶胞C03中。具有第四編程位準的數據被儲存在第五記憶胞C04中。具有第五編程位準的數據被儲存在第六記憶胞C05中。具有第六編程位準的數據被儲存在第七記 憶胞C0k-1中。具有第七編程位準的數據被儲存在第八記憶胞C0k中。
運算電路120到170可以基於例如下列表1但不設限於此而藉由決定驗證電壓和步級電壓來執行所述編程迴路。
運算電路120到170可以基於儲存在記憶胞C00到C0k中的數據而執行用於將記憶胞C00至C0k的閾值電壓分配成四個位準PV1_0、 PV1_1、PV1_2和PV1_3之第一編程迴路。
例如，所述運算電路可以執行所述第一編程迴路，使得用於儲存具有所述抹除位準的數據和具有所述第一和第二編程位準的數據之記憶胞C00、C01及C02的閾值電壓被分配於抹除位準PV1_0中。運算電路可以執行第一編程迴路，使得用於儲存第三和第四編程位準的數據的記憶胞C03和C04的閾值電壓、用於儲存第五和第六編程位準的數據的記憶胞C05和C0k-1的閾值電壓以及用於儲存第七編程位準的數據的記憶胞C0k的閾值電壓被分配成三個編程位準PV1_1、PV1_2和PV1_3。
第一編程迴路可以包括第一編程操作和第一驗證操作。為了執行第一編程操作，運算電路120至170可以施加編程電壓Vpgm到所選擇的字線(例如，WL0)，可以施加通過電壓Vpass到非選擇的字線(例如，WL1到WLn)，可以施加編程不容許電壓(例如，功率供給電壓)到第一至第三記憶胞C00至C02的位元線BLe和BLo，並且可以施加編程容許電壓(例如，接地電壓)到第四至第七記憶胞C03至C0k的位元線BLe和BLo。結果，第四到第七記憶胞C03至C0k的閾值電壓可以增加。
然後，運算電路120至170可以執行所述第一驗證操作。在第一驗證操作中，為了核對在第四和第五記憶胞C03和C04的閾值電壓，以達到目標位準PV1_1，運算電路120至170可以施加驗證電壓V1_1到所選擇的字線WL0，同時第四和第五記憶胞C03和C04的位元線BLe和BLo被預先充電。驗證電壓V1_1可以是，例如但不限於，大約0.4V到0.6V。然後，運算電路120至170可以感測第四和第五記憶胞C03和C04的位元線BLe和BLo的電壓變化以鎖閂感測結果。
為了核對第六和第七記憶胞C05和C06的閾值電壓，以達到目標位準PV1_2，運算電路120至170可以施加驗證電壓V1_2到所選擇的字線WL0，同時第六和第七記憶胞C05和C06的位元線BLe與BLo被預先充電。驗證電壓V1_2可以是，例如但不限於，約1.4V至1.6V。然後，運算電路120至170可以感測第六和第七記憶胞C05和C0k-1的位元線BLe和BLo的電壓變化以鎖閂感測結果。
為了核對第八記憶胞C0k的閾值電壓，以達到目標位準PV1_3，運算電路120至170可以施加驗證電壓V1_3到所選擇的字線WL0，同時第八記憶胞C0k的位元線BLo被預先充電。驗證電壓V1_3可以是，例如但不限於，約2.4V到2.6V。然後，運算電路120至170可以感測第八記憶胞C0k的位元線BLo的電壓變化以鎖閂感測結果。
讀取/寫入電路群140可以基於藉由鎖閂感測結果所形成的鎖閂結果來輸出核對信號FF[0：k]，並且通過/不通過檢查電路170可以基於所述核對信號FF[0：k]而輸出核對結果信號CHECKS到控制電路120。控制電路120可以決定第一編程操作的重複以響應於核對結果信號CHECKS。例如，當檢測到具有未分配在目標位準的閾值電壓的記憶胞時，控制電路120控制電壓供給電路130和讀取/寫入電路群140，以重複第一編程操作。編程電壓Vpgm可以藉由步級電壓Vstep來增加，其中步級電壓例如但不限於約650mV至750mV。當記憶胞C03至C0k的閾值電壓被分別分配在目標位準PV1_1、PV1_2和PV1_3，第一編程迴路就完成了。
參照圖1、2和3B，運算電路120到170可以基於儲存在記憶胞C00至C0k中的數據而執行用於將記憶胞C00至C0k的閾值電壓分配成七個位 準PV2_0到PV2_6之第二編程迴路。
例如，所述運算電路120到170執行第二編程迴路，使得用於儲存所述抹除位準的數據和第一編程位準的數據的記憶胞C00和C01的閾值電壓分配在所述抹除位準PV2_0。運算電路120至170可以執行第二編程迴路，使得用於儲存所述第二編程位準的數據的記憶胞C02的閾值電壓、用於儲存所述第三編程位準的數據的記憶胞C03的閾值電壓、用於儲存所述第四編程位準的數據的記憶胞C04的閾值電壓、用於儲存所述第五編程位準的數據的記憶胞C05的閾值電壓、用於儲存所述第六編程位準的數據的記憶胞C0k-1的閾值電壓以及用於儲存所述第七編程位準的數據的記憶胞C0k的閾值電壓被分別分配成六個編程位準PV2_1到PV2_6。
第二編程迴路可以包括第二編程操作和第二驗證操作。第二編程迴路可以與圖3A所示的第一編程迴路基本上相同的方法來執行。然而，用於第三記憶胞C02的驗證電壓V2_1可以是，例如但不限於，約0.2V至0.4V，用於第四記憶胞C03的驗證電壓V2_2可以是，例如但不限於，約0.95V至1.15V，用於第五記憶胞C04的驗證電壓V2_3可以是，例如但不限於，約1.7V至1.9V，用於第六記憶胞C05的驗證電壓V2_4可以是，例如但不到限制，約2.4V到2.6V，用於第七記憶胞C0k-1的驗證電壓V2_5可以是，例如但不限於，約3.35V至3.45V，以及用於第八記憶胞C0k的驗證電壓V2_6可以是，例如但不限於，約3.85V至4.05V。再者，當重複第二編程操作時，編程電壓Vpgm可以藉由步級電壓Vstep來增加，其中步級電壓例如但不限於約450mV至550mV。
當記憶胞C02至C0k的閾值電壓分別分配在目標位準PV2_1 到PV2_6時，第二編程迴路就完成了。
參照圖1、2和3C，運算電路120到170可以基於儲存在記憶胞C00至C0k中的數據來執行用於將記憶胞C00至C0k的閾值電壓分配成八個位準PV3_0到PV3_7之第三編程迴路。
例如，所述運算電路120到170可以執行第三編程迴路，使得用於儲存抹除位準的數據的記憶胞C00的閾值電壓被分配在所述抹除位準PV3_0。運算電路120至170可以執行第三編程迴路，使得用於儲存第一編程位準的數據的記憶胞C01的閾值電壓、用於儲存所述第二編程位準的數據的記憶胞C02的閾值電壓、用於儲存所述第三編程位準的數據的記憶胞C03的閾值電壓、用於儲存所述第四編程位準的數據的記憶胞C04的閾值電壓、用於儲存所述第五編程位準的數據的記憶胞C05的閾值電壓、用於儲存所述第六編程位準的數據的記憶胞C0k-1的閾值電壓以及用於儲存所述第七編程位準的數據的記憶胞C0k的閾值電壓可以分別分配成七個編程位準PV3_1到PV3_7。
第三編程迴路可以包括第三編程操作和第三驗證操作。第三編程迴路可以與在圖3A所示的第一編程迴路基本上相同的方法來執行。然而，用於第二記憶胞C01的驗證電壓V3_1可以是，例如但不限於，約0V，用於第三記憶胞C02的驗證電壓V3_2可以是，例如但不限於，約0.7V到0.9V，用於第四記憶胞C03的驗證電壓V3_3可以是，例如但不限於，約1.4V到1.6V，用於第五記憶胞C04的驗證電壓V3_4可以是，例如但不限於，約2.1V至2.3V，用於第六記憶胞C05的驗證電壓V3_5可以是，例如但不限於，約2.8V至3.0V，用於第七記憶胞C0k-1的驗證電壓V3_6可以是，例如但不限於， 約3.4V到3.6V，以及用於第八記憶胞C0k的驗證電壓V3_7可以是，例如但不限於，約4.1V至4.3V。再者，當重複第三編程運行時，編程電壓Vpgm可以藉由步級電壓Vstep而增加，其中步級電壓例如但不限於約150mV到250mV。
當記憶胞C01至C0k的閾值電壓被分別分配在目標位準PV3_1到PV3_7時，第三編程迴路就完成了。
參照表1的操作條件，運算電路120到170可以被配置以具有來自第一編程迴路的編程電壓Vpgm、第二編程迴路Vpgm的編程電壓和第三編程迴路的編程電壓Vpgm的不同的增加步級Vstep。例如，所述運算電路可以在所述第一編程迴路的編程電壓Vpgm處具有最大增加步級，而且在所述第三編程迴路的編程電壓Vpgm處具有最小增加步級。
當第一到第三編程迴路的編程電壓Vpgm和第一至第三編程迴路的驗證電壓之步級電壓Vstep變化時，閾值電壓分佈的寬度可以逐漸降低，並且閾值電壓分佈的間隔可以逐漸增加。特別是，當編程電壓Vpgm的步級電壓Vstep減小時，閾值電壓分佈的寬度和間隔可以在第三編程迴路中被精確地控制。在第一和第二編程迴路中，編程電壓Vpgm和步級電壓Vstep是高的，從而使得編程迴路的速度可以增加。
參照圖1、2和3D，在第三編程迴路完成後，將運算電路120到170可以進一步執行額外編程迴路，以增加記憶胞C00到C0k的閾值電壓分佈的間隔並且減少記憶胞C00至C0k的閾值電壓分佈的寬度。
額外編程迴路可以包括額外編程操作和額外驗證操作。額外編程迴路可以與圖3C所示的第三編程迴路基本上相同的方法來執行。然而，用於第二記憶胞C01的驗證電壓V1可以是，例如但不限於，約0.9V到1.1 V，用於第三記憶胞C02的驗證電壓V2可以是，例如但不限於，約1.57V至1.77V，用於第四記憶胞C03的驗證電壓V3可以是，例如但不限於，約2.24V至2.44V，用於第五記憶胞C04的驗證電壓V4可以是，例如但不到限制，約2.91V至3.11V，用於第六記憶胞C05的驗證電壓V5可以是，例如但不限於，約3.58V至3.78，用於第七記憶胞C0k-1的驗證電壓V6可以是，例如但不限於，約4.25V至4.45V，並且用於第八記憶胞C0k的驗證電壓V7可以是，例如但不限於，約4.92V至5.12V。再者，當重複額外編程操作時，編程電壓Vpgm可以藉由步級電壓Vstep而增加，其中步級電壓例如但不限於約500mV到600mV。
運算電路120到170可以設置額外編程迴路的編程電壓，以具有比第三編程迴路的編程電壓的增加步級更大的增加步級。再者，運算電路120到170可以設置額外編程迴路的編程電壓，以具有比第三編程迴路的編程電壓的增加步級更小的增加步級。
因此，所有的記憶胞C00至C0k的閾值電壓可以被分配在目標位準PV0到PV7處，並且三個位元數據儲存在每個記憶胞C00至C0k中。
圖4是說明根據實施例的一例子的一記憶體系統的代表的一方塊圖。
參考圖4，記憶體系統400可以包括非易失性記憶體裝置420和記憶體控制器410。
所述非易失性記憶體裝置420可以包括圖1所示的半導體裝置。再者，所述非易失性記憶體裝置420可以使用圖3A到3D所示的方法來儲存數據。記憶體控制器410可以被配置成控制所述非易失性記憶體裝置420。 非易失性記憶體裝置420可以與記憶體控制器410組合以用於記憶卡或固態磁碟(SSD)。SRAM 411可以被用於中央處理單元(CPU)412。主機介面413可以包括與記憶體系統400連接的主機的數據交換協定。錯誤校正碼(ECC)414檢測和修正來自非易失性記憶體裝置420的胞區域所讀取的數據中的錯誤。記憶體介面415與所述非易失性記憶體裝置420交界。CPU 412執行用於與記憶體控制器410進行數據交換的控制操作。
雖然在圖4未顯示，但是記憶體系統400可以進一步包括ROM(未顯示)，其儲存用於與主機等等交界的數據。本領域中的具有通常知識的技術人士可以理解，記憶體系統400可以具有各種結構。所述非易失性記憶體裝置420可以包括複數個快閃記憶體晶片的多晶片封裝來提供。記憶體系統400可以用於具有改善的操作特性之高度可靠性的儲存介質。特別地，已被積極地研究的固態磁碟(SSD)可以包括實施例的本範例的快閃記憶體裝置。在這些範例中，記憶體控制器410可以經由各種介面協定中的一種而與外部(例如，主機)進行通訊，其中介面協定例如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI、IDE等等。
圖5是說明根據實施例的一例子的融合記憶體裝置的代表或執行一編程操作的融合記憶體系統的代表之一方塊圖。例如，融合記憶體裝置可以包括，例如但不限於，OneNAND快閃記憶體裝置500。
所述OneNAND快閃記憶體裝置500可以包括主機介面510、緩衝器RAM 520、控制器530、暫存器540和NAND閃存單元陣列550。主機介面510可以被配置成與使用不同的協定的裝置交換資訊。緩衝器RAM 520可以包括代碼，其用於驅動儲存裝置或暫時儲存數據。控制器530控制讀取、 編程和其它操作以響應於從外部提供的控制信號和命令。暫存器540儲存數據，諸如命令、位址、用於定義所述記憶體裝置內的系統操作環境的配置，等等。NAND快閃單元陣列550可以包括具有非易失性記憶胞和頁緩衝器的運算電路。所述OneNAND快閃記憶體裝置基於一般方法來編程數據，以響應於所述主機的寫入請求。
圖6是說明根據實施例的一例子的包含一快閃記憶體裝置的一計算系統的代表之一方塊圖。
計算系統600可以包括中央處理單元(CPU)620、RAM 630、用戶介面640、數據機650和記憶體系統610，其中每一個被連接到系統匯流排660。數據機650可以包括基帶晶片群。當計算系統600是行動裝置時，計算系統600可以進一步包括電池(未顯示)，其配製成供給功率。雖然在圖6中未顯示，本領域中的具有通常知識的技術人士可以理解，計算系統600可以進一步包括應用晶片組、相機影像處理器(CIS)、行動DRAM等等。記憶體系統610例如可以使用圖1所示的非易失性記憶體而與固態驅動器/磁碟(SSD)構成，以儲存數據。可替代地，記憶體系統610可以作為融合快閃記憶體(例如，OneNAND快閃記憶體)來提供。
在附圖和說明書中，已經揭開了本發明的實施例的各種範例，儘管採用了特定術語，但它們僅用於一般和描述性的意義，而不是為了限制的目的。如同作為實施例的範圍，它是將被下面的申請專利範圍書所闡述。因此，本領域中的具有通常知識的技術人士應了解可以執行在形式和細節上的各種變化，而不違背由所附申請專利範圍書所定義的實施例的精神和範圍。

Claims (15)

  1. 一種半導體裝置，包括：一記憶體區塊，其包括複數個記憶胞；以及一運算電路，其配置成基於儲存在所述記憶胞中的數據來執行一第一編程迴路、一第二編程迴路以及一第三編程迴路，其中所述第一編程迴路將所述記憶胞的閾值電壓分配成四個位準，其中所述第二編程迴路將所述記憶胞的閾值電壓分配成七個位準，以及其中所述第三編程迴路將所述記憶胞的閾值電壓分配成八個位準。
  2. 如申請專利範圍第1項之半導體裝置，其中所述運算電路被配置以設置所述第一編程迴路的一編程電壓的一第一增加步級、所述第二編程迴路的一編程電壓的一第二增加步級以及所述第三編程迴路的一編程電壓的一第三增加步級，其中，所述第一增加步級是不同於所述第二增加步級，且所述第二增加步級是不同於所述第三增加步級。
  3. 如申請專利範圍第2項之半導體裝置，其中所述運算電路被配置以設置所述第一增加步級到具有最大增加步級以及所述第三增加步級到具有至少增加步級。
  4. 如申請專利範圍第1項之半導體裝置，其中所述運算電路執行所述第一編程迴路，以便處於一抹除狀態的記憶胞的閾值電壓被分別分配為一抹除位準和三個編程位準。
  5. 如申請專利範圍第4項之半導體裝置，其中所述運算電路執行所述第 一編程迴路，以便用於儲存所述抹除位準的數據與第一和第二編程位準的數據的所述記憶胞的閾值電壓被分配成所述抹除位準。
  6. 如申請專利範圍第4項之半導體裝置，其中所述運算電路執行所述第一編程迴路，以便用於儲存第三和第四編程位準的數據的所述記憶胞的閾值電壓、用於儲存第五和第六編程位準的數據的所述記憶胞的閾值電壓以及用於儲存第七編程位準的數據的所述記憶胞的閾值電壓被分配成三個編程位準。
  7. 如申請專利範圍第1項之半導體裝置，其中所述運算電路執行所述第二編程迴路，以使所述第一編程迴路結束後的所述記憶胞的閾值電壓被分別分配為一抹除位準和六個編程位準。
  8. 如申請專利範圍第7項之半導體裝置，其中所述運算電路執行所述第二編程，使得用於儲存所述抹除位準的數據和一第一編程位準的數據的一記憶胞的閾值電壓分配成所述抹除位準。
  9. 如申請專利範圍第7項之半導體裝置，其中所述運算電路執行所述第二編程迴路，以便用於儲存第二至第七編程位準的數據的記憶胞的閾值電壓被分別分配成六個編程位準。
  10. 如申請專利範圍第1項之半導體裝置，其中所述運算電路執行所述第三編程迴路，使得所述第二編程迴路結束後的所述記憶胞的閾值電壓分別分配為一抹除位準和七個編程位準。
  11. 如申請專利範圍第10項之半導體裝置，其中所述運算電路執行所述第三編程迴路，使得用於儲存所述抹除位準的數據的一記憶胞的閾值電壓被分配成所述抹除位準，以及用於儲存第一至第七編程位準的數據的記憶 胞的和閾值電壓被分別分配為所述七個編程位準。
  12. 如申請專利範圍第1項之半導體裝置，其中所述第三編程迴路結束後，所述運算電路被進一步配置以執行用於增加所述記憶胞的閾值電壓分佈的一間隔的一額外編程迴路。
  13. 如申請專利範圍第12項之半導體裝置，其中所述運算電路將在所述額外編程迴路中的一編程電壓設置成具有比所述第三編程迴路的所述編程電壓的增加步級還大的增加步級。
  14. 如申請專利範圍第12項之半導體裝置，其中所述運算電路將在所述額外編程迴路中的一編程電壓設置成具有比所述第一編程迴路或所述第二編程迴路的所述編程電壓的增加步級還小的增加步級。
  15. 一種記憶體系統，包括：一記憶體控制器，其包括一中央處理單元且配置成接收和發送命令到一非易失性記憶體裝置，所述非易失性記憶體裝置包含：一記憶體區塊，其包括複數個記憶胞；以及一運算電路，其配置以接收所述命令並且基於儲存在所述記憶胞中的數據來執行一第一編程迴路、一第二編程迴路以及一第三編程迴路，其中所述第一編程迴路將所述記憶胞的閾值電壓分配成四個位準，其中所述第二編程迴路將所述記憶胞的閾值電壓分配成七個位準，以及其中所述第三編程迴路將所述記憶胞的閾值電壓分配成八個位準。
TW103144277A 2014-06-23 2014-12-18 半導體裝置 TW201601156A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140076439A KR20160000034A (ko) 2014-06-23 2014-06-23 반도체 장치

Publications (1)

Publication Number Publication Date
TW201601156A true TW201601156A (zh) 2016-01-01

Family

ID=54869652

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103144277A TW201601156A (zh) 2014-06-23 2014-12-18 半導體裝置

Country Status (4)

Country Link
US (1) US20150370481A1 (zh)
KR (1) KR20160000034A (zh)
CN (1) CN105304135A (zh)
TW (1) TW201601156A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6490018B2 (ja) 2016-02-12 2019-03-27 東芝メモリ株式会社 半導体記憶装置
US11114173B2 (en) 2016-12-29 2021-09-07 SK Hynix Inc. Semiconductor memory device and method of operating the same
KR20180077878A (ko) 2016-12-29 2018-07-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7602650B2 (en) * 2006-08-30 2009-10-13 Samsung Electronics Co., Ltd. Flash memory device and method for programming multi-level cells in the same
US7450426B2 (en) * 2006-10-10 2008-11-11 Sandisk Corporation Systems utilizing variable program voltage increment values in non-volatile memory program operations
US7499320B2 (en) * 2007-03-07 2009-03-03 Sandisk Corporation Non-volatile memory with cache page copy
KR101322378B1 (ko) * 2007-07-09 2013-10-30 삼성전자주식회사 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
JP5292052B2 (ja) * 2008-10-21 2013-09-18 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその書き込み方法
KR101528886B1 (ko) * 2009-04-09 2015-06-16 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
KR101633018B1 (ko) * 2009-12-28 2016-06-24 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR20130060687A (ko) * 2011-11-30 2013-06-10 삼성전자주식회사 멀티 레벨 셀의 프로그램 방법
KR102024850B1 (ko) * 2012-08-08 2019-11-05 삼성전자주식회사 3차원 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 프로그램 방법

Also Published As

Publication number Publication date
US20150370481A1 (en) 2015-12-24
CN105304135A (zh) 2016-02-03
KR20160000034A (ko) 2016-01-04

Similar Documents

Publication Publication Date Title
US9466381B2 (en) Semiconductor device
US9293208B2 (en) Semiconductor memory apparatus and method for reading data from the same
KR101897826B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
US9318203B2 (en) Semiconductor device being capable of improving program speed and program disturbance characteristics
US10192625B2 (en) Semiconductor memory device and memory system in which read voltage is set based on tracking read voltage
KR20140020628A (ko) 반도체 메모리 장치
US9466389B2 (en) Multiple programming pulse per loop programming and verification method for non-volatile memory devices
CN105938721B (zh) 包括存储单元的半导体器件
KR20140123230A (ko) 플래시 메모리와 메모리 컨트롤러를 포함하는 데이터 저장 장치 및 그것의 배드 페이지 관리 방법
US8942048B2 (en) Semiconductor device and method of operating the same
US20150270003A1 (en) Non-volatile memory and method for programming the same
US9330780B1 (en) Semiconductor device including a memory block and method of operating the same
KR101203256B1 (ko) 불휘발성 메모리 장치 및 이의 동작 방법
KR20140057901A (ko) 반도체 메모리 장치 및 이의 동작 방법
TW201619966A (zh) 半導體裝置
TW201601156A (zh) 半導體裝置
US9263148B2 (en) Semiconductor device with pass/fail circuit
KR20140079913A (ko) 불휘발성 메모리 장치 및 이의 프로그램 방법
US20150194220A1 (en) Semiconductor device and memory system including the same
KR20140028718A (ko) 반도체 메모리 장치 및 이의 동작 방법
JP2013246849A (ja) メモリシステム
KR20140079912A (ko) 반도체 메모리 장치 및 이의 동작 방법
US20160217859A1 (en) Semiconductor device
US20230207018A1 (en) Charge loss acceleration during programming of memory cells in a memory sub-system
US20160203872A1 (en) Semiconductor memory device