KR20160000034A

KR20160000034A - 반도체 장치

Info

Publication number: KR20160000034A
Application number: KR1020140076439A
Authority: KR
Inventors: 안정열
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-06-23
Filing date: 2014-06-23
Publication date: 2016-01-04
Also published as: US20150370481A1; TW201601156A; CN105304135A

Abstract

반도체 장치는 메모리 셀들을 포함하는 메모리 블록, 및 메모리 셀들에 저장되는 데이터에 따라, 메모리 셀들의 문턱전압들을 4개의 레벨들에 각각 분포시키기 위한 제1 프로그램 루프, 메모리 셀들의 문턱전압들을 7개의 레벨들에 각각 분포시키기 위한 제2 프로그램 루프 및 메모리 셀들의 문턱전압들을 8개의 레벨들에 각각 분포시키기 위한 제3 프로그램 루프를 실행하도록 구성되는 동작 회로를 포함한다.

Description

반도체 장치{Semiconductor apparatus}

본 발명은 반도체 장치에 관한 것으로, 특히 데이터를 저장할 수 있는 반도체 장치에 관한 것이다.

플래시 메모리 장치에서 메모리 셀의 문턱전압은 저장되는 데이터에 따라 달라진다. 단위 메모리 셀에 1비트의 데이터가 저장되는 경우 메모리 셀들의 문턱전압들은 소거 레벨과 프로그램 레벨에 나누어 분포된다. 단위 메모리 셀에 2비트의 데이터가 저장되는 경우 메모리 셀들의 문턱전압들은 소거 레벨과 3개의 서로 다른 프로그램 레벨들에 각각 나누어 분포된다. 단위 메모리 셀에 3비트의 데이터가 저장되는 경우 메모리 셀들의 문턱전압들은 소거 레벨과 7개의 서로 다른 프로그램 레벨들에 각각 나누어 분포된다.

메모리 셀에 데이터를 저장하기 위해서는 프로그램 동작과 프로그램 검증 동작을 포함하는 프로그램 루프가 ISPP(Increment Step Pulse Program) 방식으로 반복 실시된다. 메모리 셀에 데이터가 정상적으로 저장된 것이 확인될 때까지 프로그램 루프가 실시될 때마다 프로그램 전압이 상승한다.

단위 메모리 셀에 저장되는 데이터의 비트수가 증가할수록 보다 효율적인 데이터 저장 방식이 요구되고 있다.

본 발명의 실시예는 칩 사이즈를 줄이고 데이터를 효율적으로 저장할 수 있는 반도체 장치를 제공한다.

본 발명의 실시예에 따른 반도체 장치는 메모리 셀들을 포함하는 메모리 블록, 및 메모리 셀들에 저장되는 데이터에 따라, 메모리 셀들의 문턱전압들을 4개의 레벨들에 각각 분포시키기 위한 제1 프로그램 루프, 메모리 셀들의 문턱전압들을 7개의 레벨들에 각각 분포시키기 위한 제2 프로그램 루프 및 메모리 셀들의 문턱전압들을 8개의 레벨들에 각각 분포시키기 위한 제3 프로그램 루프를 실행하도록 구성되는 동작 회로를 포함한다.

본 발명의 실시예는 칩 사이즈를 줄이고 데이터 저장이 신뢰성과 효율성을 향상시킬 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 분포도들이다.
도 4는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 5는 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 6은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.

도 1을 참조하면, 반도체 장치는 메모리 어레이(110)와 동작 회로(120~170)를 포함한다. 메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 메모리 블록(110MB)의 구조를 설명하면 다음과 같다.

도 2는 도 1에 도시된 메모리 어레이를 설명하기 위한 도면이다.

도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe, BLo)과 공통 소스라인(SL) 사이에 연결된 다수의 메모리 스트링들(ST)을 포함한다. 즉, 메모리 스트링들(ST)은 대응하는 비트 라인들(BLe, BLo)과 각각 연결되고 공통 소스라인(SL)과 공통으로 연결된다. 각각의 메모리 스트링(ST)은 소스가 공통 소스라인(SL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C00~Cn0)이 직렬로 연결된 셀 스트링, 그리고 드레인이 비트라인(BLe)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 셀 스트링에 포함된 메모리 셀들(C00~Cn0)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C00~Cn0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.

여기서, 드레인 셀렉트 트랜지스터(DST)는 셀 스트링과 비트라인의 연결 또는 차단을 제어하며, 소스 셀렉트 트랜지스터(SST)는 셀 스트링과 공통 소스라인(SL)의 연결 또는 차단을 제어한다.

낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C00~C0k)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C00, C02, C04, C0k-1)이 이븐 페이지를 구성하고, 홀수 번째 메모리 셀들(C01, C03, C05, C0k)이 오드 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 될 수 있다.

다시, 도 1 및 도 2를 참조하면, 동작 회로(120~170)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(C00~C0k)의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 프로그램 루프는 프로그램 동작과 검증 동작을 포함하고, 소거 루프는 소거 동작과 검증 동작을 포함한다.

동작 회로(120~170)는 프로그램 루프를 ISPP(Increment Step Pulse Program) 방식으로 실시할 수 있다. 즉, 동작 회로(120~170)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(C00~C0k)의 문턱전압들이 모두 목표 레벨에 도달할 때까지 프로그램 동작과 검증 동작을 반복 실시할 수 있다. 다시 말해, 동작 회로(120~170)는 외부로부터 입력된 데이터가 선택된 워드라인(예, WL0)의 메모리 셀들(C00~C0k)에 저장된 것이 확인될 때까지 데이터를 저장하기 위한 프로그램 동작과 데이터 저장을 확인하기 위한 검증 동작을 반복 실시할 수 있다.

한편, 동작 회로(120~170)는 프로그램 동작이 반복 실시될 때마다 정해진 스텝 전압만큼 선택된 워드라인에 인가된 프로그램 전압(Vpgm)을 상승시킬 수 있다. 즉, 동작 회로(120~170)는 프로그램 동작을 실시할 때 이전 프로그램 동작에서 사용된 프로그램 전압보다 스텝 전압만큼 높아진 프로그램 전압(Vpgm)을 선택된 워드라인(WL0)에 인가할 수 있다.

프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 동작 회로(120~170)는 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl)을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스라인(SL)으로 선택적으로 출력하고, 비트라인들(BLe, BLo)의 프리차지/디스차지를 제어하거나 비트라인들(BLe, BLo)의 전류 흐름을 센싱하도록 구성된다. 예로써, 소거 전압(Verase)은 소거 동작 시 메모리 셀들이 형성된 기판 또는 벌크(미도시)로 인가되고, 프로그램 전압(Vpgm)은 프로그램 동작 시 선택된 워드라인에 인가되고, 리드 전압(Vread)은 리드 동작 시 선택된 워드라인에 인가되고, 검증 전압(Vverify)은 검증 동작 시 선택된 워드라인에 인가된다. 패스 전압(Vpass)은 프로그램 동작, 리드 동작 또는 검증 동작 시 선택된 워드라인에서 비선택 워드라인들에 인가되고, 드레인 셀렉트 전압(Vdsl)은 드레인 셀렉트 라인(DSL)에 인가되고, 소스 셀렉트 전압(Vssl)은 소스 셀렉트 라인에 인가되고, 소스 전압(Vsl)은 공통 소스라인(SL)에 인가된다.

NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130), 읽기/쓰기 회로(140), 컬럼 선택 회로(150), 입출력 회로(160) 및 패스/페일 체크 회로(170)를 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.

제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl)이 원하는 레벨로 발생될 수 있도록 전압 공급 회로(130)를 제어하기 위한 전압 제어 신호(CMDv)를 출력한다. 그리고, 제어 회로(120)는 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위해 읽기/쓰기 회로 그룹(140)에 포함된 읽기/쓰기 회로들(또는 페이지 버퍼들)(PB)을 제어하기 위한 제어 신호들(CMDpb)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)가 입력되면 이들에 의해 컬럼 어드레스 신호(CADD)와 로우 어드레스 신호(RADD)가 생성되어 제어 회로(120)로부터 출력된다.

전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(CMDv)에 응답하여 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl)을 생성하고, 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스라인(SL)로 동작 전압들을 출력한다.

이러한 전압 공급 회로(130)는 전압 생성 회로(131)와 로우 디코더(133)를 포함할 수 있다. 전압 생성 회로(131)는 제어 회로(120)의 전압 제어 신호(CMDv)에 응답하여 동작 전압들(Verase, Vpgm, Vread, Vverify, Vpass, Vdsl, Vssl, Vsl)을 생성하고, 로우 디코더(133)는 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 동작 전압들을 메모리 블록들(110MB) 중 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스라인(SL)으로 전달한다.

이하에서 설명되는 검증 전압들(V1_1~V1_3, V2_1~V2_6, V3_1~V3_7, V1~V7)은 전압 공급 회로(130)에서 출력되는 검증 전압(Vverify)에 포함될 수 있다.

읽기/쓰기 회로 그룹(140)은 비트라인들(BLe, BLo)을 통해 메모리 어레이(110)와 연결되는 다수의 읽기/쓰기 회로들(예, 페이지 버퍼들)(PB)을 각각 포함할 수 있다. 특히, 읽기/쓰기 회로들(PB)은 비트라인들(BLe, BLo)마다 각각 연결될 수 있다. 즉, 하나의 비트라인에 하나의 읽기/쓰기 회로(PB)가 연결될 수 있다. 또한, 읽기/쓰기 회로들(PB)은 한쌍의 비트라인(BLe, BLo)마다 각각 연결될 수 있다.

프로그램 동작 시 제어 회로(120)의 PB 제어 신호(CMDpb)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 읽기/쓰기 회로들(PB)은 비트라인들(BLe, BLo)을 선택적으로 프리차지할 수 있다. 검증 동작이나 리드 동작 시 제어 회로(120)의 PB 제어 신호(CMDpb)에 따라, 읽기/쓰기 회로들(PB)은 비트라인들(BLe, BLo)을 프리차지한 후 비트라인들(BLe, BLo)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치할 수 있다.

한편, 읽기/쓰기 회로들(PB)은 검증 동작에서 메모리 셀들로부터 독출된 데이터(또는 검증 동작에서 확인된 메모리 셀들의 문턱전압들)에 따라 메모리 셀들의 프로그램 패스/페일 또는 소거 패스/페일을 확인할 수 있는 패스/페일 신호들(FF[0:k])을 패스/페일 체크 회로(170)로 출력할 수 있다. 이를 위해, 읽기/쓰기 회로들(PB)은 메모리 셀들에 저장하기 위한 데이터를 임시로 저장하고 메모리 셀들의 검증 결과를 저장하기 위한 다수의 래치 회로들을 포함할 수 있다.

컬럼 선택 회로(150)는 제어 회로(120)에서 출력된 컬럼 어드레스(CADD)에 응답하여 읽기/쓰기 회로 그룹(140)에 포함된 읽기/쓰기 회로들(PB)을 선택한다. 즉, 컬럼 선택 회로(150)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스(CADD)에 응답하여 순차적으로 읽기/쓰기 회로들(PB)로 전달한다. 또한, 리드 동작에 의해 읽기/쓰기 회로들(PB)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 선택 회로(150)는 컬럼 어드레스(CADD)에 응답하여 순차적으로 읽기/쓰기 회로들(PB)을 선택한다.

입출력 회로(160)는 외부로부터 입력되는 명령 신호(CMD)와 어드레스 신호(ADD)를 제어 회로(120)로 전달한다. 또한, 입출력 회로(160)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 컬럼 선택 회로(150)로 전달하거나, 리드 동작 시 메모리 셀들로부터 독출된 데이터를 외부로 출력하는 동작을 수행한다.

패스/페일 체크 회로(170)는 프로그램 패스/페일을 판단하기 위한 검증 동작을 실시한 후 읽기/쓰기 회로들(PB)로부터 출력되는 체크 신호들(FF[0:k])에 따라 달라지는 전류의 량을 센싱하도록 구성될 수 있다. 패스/페일 체크 회로(170)는 체크 신호들(FF[0:k])에 따라 체크 결과 신호(CHECKs)를 제어 회로(120)로 출력한다.

제어 회로(120)는 체크 결과 신호(CHECHs)에 응답하여 프로그램 동작의 재실시 여부를 결정할 수 있다.

상기에서 설명한 동작 회로(120~170)는 메모리 셀들에 저장되는 데이터에 따라, 메모리 셀들의 문턱전압들을 4개의 레벨들에 각각 분포시키기 위한 제1 프로그램 루프, 메모리 셀들의 문턱전압들을 7개의 레벨들에 각각 분포시키기 위한 제2 프로그램 루프 및 메모리 셀들의 문턱전압들을 8개의 레벨들에 각각 분포시키기 위한 제3 프로그램 루프를 실행할 수 있다. 또한, 제3 프로그램 루프가 완료된 후, 동작 회로(120~170)는 메모리 셀들의 문턱전압 분포들의 간격을 넓히기 위하여 추가 프로그램 루프를 더 실행할 수 있다.

이하, 반도체 장치의 동작 방법을 설명하기로 한다.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 분포도들이다. 단위 메모리 셀에 3비트의 데이터를 저장하는 경우의 동작 방법을 설명하기로 한다.

도 1, 도 2 및 도 3a를 참조하면, 동작 회로(120~170)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(C00~C0k)에 데이터를 저장하기 위한 프로그램 루프를 실시한다. 예로써, 3비트의 데이터(예, 000, 001, 010, 011, 100, 101, 110, 111) 중 제1 메모리 셀(C00)에 소거 레벨의 데이터가 저장되고, 제2 메모리 셀(C01)에는 제1 프로그램 레벨의 데이터가 저장되고, 제3 메모리 셀(C02)에는 제2 프로그램 레벨의 데이터가 저장되고, 제4 메모리 셀(C03)에는 제3 프로그램 레벨의 데이터가 저장되고, 제5 메모리 셀(C04)에는 제4 프로그램 레벨의 데이터가 저장되고, 제6 메모리 셀(C05)에는 제5 프로그램 레벨의 데이터가 저장되고, 제7 메모리 셀(C0k-1)에는 제6 프로그램 레벨의 데이터가 저장되고, 제8 메모리 셀(C0k)에는 제7 프로그램 레벨의 데이터가 저장되는 경우를 예로써 설명하기로 한다.

동작 회로(120~170)는 하기의 표 1에 따라 검증 전압과 스텝 전압을 정하여 프로그램 루프를 실시할 수 있다.

[표 1]

메모리 셀들(C00~C0k)에 저장되는 데이터에 따라, 동작 회로(120~170)는 메모리 셀들(C00~C0k)의 문턱전압들을 4개의 레벨(PV1_0, PV1_1, PV1_2, PV1_3)들에 각각 분포시키기 위한 제1 프로그램 루프를 실시한다.

예로써, 소거 레벨(PV1_0)에는 소거 레벨의 데이터와 제1 및 제2 프로그램 레벨들의 데이터가 저장될 메모리 셀들(C00, C01, C02)의 문턱전압들이 분포하도록 동작 회로가 제1 프로그램 루프를 실시할 수 있다. 또한, 3개의 프로그램 레벨들(PV1_1, PV1_2, PV1_3)에는 제3 및 제4 프로그램 레벨들의 데이터가 저장될 메모리 셀들(C03, C04)의 문턱전압들, 제5 및 제6 프로그램 레벨들의 데이터가 저장될 메모리 셀들(C05, C0k-1)의 문턱전압들, 및 제7 프로그램 레벨의 데이터가 저장될 메모리 셀(C0k)의 문턱전압이 나누어 분포되도록 동작 회로가 상기 제1 프로그램 루프를 실시할 수 있다.

제1 프로그램 루프는 제1 프로그램 동작과 제1 검증 동작을 포함한다. 제1 프로그램 동작을 위해 동작 회로(120~170)는 선택된 워드라인(예, WL0)에 프로그램 전압(Vpgm)을 인가하고, 비선택 워드라인들(예, WL1~WLn)에는 패스 전압(Vpass)을 인가하고, 제1 내지 제3 메모리 셀들(C00~C02)의 비트라인들(BLe, BLo)에는 프로그램 금지 전압(예, 전원전압)을 인가하고, 제4 내지 제7 메모리 셀들(C03~C0k)의 비트라인들(BLe, BLo)에는 프로그램 허용 전압(예, 접지전압)을 인가한다. 그 결과, 제4 내지 제7 메모리 셀들(C03~C0k)의 문턱전압들이 상승한다.

이어서, 동작 회로(120~170)는 제1 검증 동작을 실시한다. 제1 검증 동작 시 제4 및 제5 메모리 셀들(C03, C04)의 문턱전압들이 목표 레벨(PV1_1)까지 상승했는지를 확인하기 위하여, 동작 회로(120~170)는 제4 및 제5 메모리 셀들(C03, C04)의 비트라인들(BLe, BLo)이 프리차지된 상태에서 선택된 워드라인(WL0)에 검증 전압(V1_1)을 인가한다. 검증 전압(V1_1)은 0.4V 내지 0.6V가 될 수 있다. 이후, 동작 회로(120~170)는 제4 및 제5 메모리 셀들(C03, C04)의 비트라인들(BLe, BLo)의 전압 변화를 센싱하고 센싱 결과값을 래치한다.

제6 및 제7 메모리 셀들(C05, C06)의 문턱전압들이 목표 레벨(PV1_2)까지 상승했는지를 확인하기 위하여, 동작 회로(120~170)는 제6 및 제7 메모리 셀들(C05, C0k-1)의 비트라인들(BLe, BLo)이 프리차지된 상태에서 선택된 워드라인(WL0)에 검증 전압(V1_2)을 인가한다. 검증 전압(V1_2)은 1.4V 내지 1.6V가 될 수 있다. 이후, 동작 회로(120~170)는 제6 및 제7 메모리 셀들(C05, C0k-1)의 비트라인들(BLe, BLo)의 전압 변화를 센싱하고 센싱 결과값을 래치한다.

제8 메모리 셀(C0k)의 문턱전압이 목표 레벨(PV1_3)까지 상승했는지를 확인하기 위하여, 동작 회로(120~170)는 제8 메모리 셀(C0k)의 비트라인(BLo)이 프리차지된 상태에서 선택된 워드라인(WL0)에 검증 전압(V1_3)을 인가한다. 검증 전압(V1_3)은 2.4V 내지 2.6V가 될 수 있다. 이후, 동작 회로(120~170)는 제8 메모리 셀들(C0k)의 비트라인들(BLo)의 전압 변화를 센싱하고 센싱 결과값을 래치한다.

읽기/쓰기 회로 그룹(140)은 래치된 센싱 결과값에 따라 체크 신호들(FF[0:k])을 출력하고 패스/페일 체크 회로(170)는 체크 신호들(FF[0:k])에 따라 체크 결과 신호(CHECKs)를 제어 회로(120)로 출력한다. 제어 회로는 체크 결과 신호(CHECKs)에 응답하여 제1 프로그램 동작의 재실시 여부를 결정한다. 예로써, 문턱전압이 목표 레벨에 분포하지 않는 메모리 셀들이 검출되면 제어 회로(120)는 제1 프로그램 동작을 재실시하도록 전압 공급 회로(130) 및 읽기/쓰기 그룹(140)을 제어한다. 이때, 프로그램 전압(Vpgm)은 650mV 내지 750mV의 스텝 전압(Vstep)만큼 높아질 수 있다. 메모리 셀들(C03~C0k)의 문턱전압들이 목표 레벨들(PV1_1, PV1_2, PV1_3)에 각각 분포하는 것으로 판단되면, 제1 프로그램 루프는 완료된다.

도 1, 도 2 및 도 3b를 참조하면, 메모리 셀들(C00~C0k)에 저장되는 데이터에 따라, 동작 회로(120~170)는 메모리 셀들(C00~C0k)의 문턱전압들을 7개의 레벨(PV2_0~PV2_6)들에 각각 분포시키기 위한 제2 프로그램 루프를 실시한다.

예로써, 소거 레벨(PV2_0)에는 소거 레벨의 데이터와 제1 프로그램 레벨의 데이터가 저장될 메모리 셀들(C00, C01)의 문턱전압들이 분포하도록 동작 회로가 제2 프로그램 루프를 실시할 수 있다. 또한, 6개의 프로그램 레벨들(PV2_1~PV2_6)에는 제2 프로그램 레벨의 데이터가 저장될 메모리 셀(C02)의 문턱전압, 제3 프로그램 레벨의 데이터가 저장될 메모리 셀(C03)의 문턱전압, 제4 프로그램 레벨의 데이터가 저장될 메모리 셀(C04)의 문턱전압, 제5 프로그램 레벨의 데이터가 저장될 메모리 셀(C05)의 문턱전압, 제6 프로그램 레벨의 데이터가 저장될 메모리 셀(C0k-1)의 문턱전압, 제7 프로그램 레벨의 데이터가 저장될 메모리 셀(C0k)의 문턱전압이 각각 분포되도록 동작 회로가 상기 제2 프로그램 루프를 실시할 수 있다.

제2 프로그램 루프는 제2 프로그램 동작과 제2 검증 동작을 포함한다. 제2 프로그램 루프는 도 3a에서 설명한 제1 프로그램 루프와 유사한 방식으로 진행될 수 있다. 단, 제3 메모리 셀(C02)을 위한 검증 전압(V2_1)은 0.2V~0.4V가 되고, 제4 메모리 셀(C03)을 위한 검증 전압(V2_2)은 0.95V~1.15V가 되고, 제5 메모리 셀(C04)을 위한 검증 전압(V2_3)은 1.7V~1.9V가 되고, 제6 메모리 셀(C05)을 위한 검증 전압(V2_4)은 2.4V~2.6V가 되고, 제7 메모리 셀(C0k-1)을 위한 검증 전압(V2_5)은 3.35V~3.45V가 되고, 제8 메모리 셀(C0k)을 위한 검증 전압(V2_6)은 3.85V~4.05V가 될 수 있다. 그리고, 제2 프로그램 동작을 재실시할 때 프로그램 전압(Vpgm)은 450mV 내지 550mV의 스텝 전압(Vstep)만큼 높아질 수 있다.

메모리 셀들(C02~C0k)의 문턱전압들이 목표 레벨들(PV2_1~PV2_6)에 각각 분포하는 것으로 판단되면, 제2 프로그램 루프는 완료된다.

도 1, 도 2 및 도 3c를 참조하면, 메모리 셀들(C00~C0k)에 저장되는 데이터에 따라, 동작 회로(120~170)는 메모리 셀들(C00~C0k)의 문턱전압들을 8개의 레벨(PV3_0~PV3_7)들에 각각 분포시키기 위한 제3 프로그램 루프를 실시한다.

예로써, 소거 레벨(PV3_0)에는 소거 레벨의 데이터가 저장될 메모리 셀들(C00)의 문턱전압이 분포하도록 동작 회로가 제3 프로그램 루프를 실시할 수 있다. 또한, 7개의 프로그램 레벨들(PV3_1~PV3_7)에는 제1 프로그램 레벨의 데이터가 저장될 메모리 셀(C01)의 문턱전압, 제2 프로그램 레벨의 데이터가 저장될 메모리 셀(C02)의 문턱전압, 제3 프로그램 레벨의 데이터가 저장될 메모리 셀(C03)의 문턱전압, 제4 프로그램 레벨의 데이터가 저장될 메모리 셀(C04)의 문턱전압, 제5 프로그램 레벨의 데이터가 저장될 메모리 셀(C05)의 문턱전압, 제6 프로그램 레벨의 데이터가 저장될 메모리 셀(C0k-1)의 문턱전압, 제7 프로그램 레벨의 데이터가 저장될 메모리 셀(C0k)의 문턱전압이 각각 분포되도록 동작 회로가 상기 제3 프로그램 루프를 실시할 수 있다.

제3 프로그램 루프는 제3 프로그램 동작과 제3 검증 동작을 포함한다. 제3 프로그램 루프는 도 3a에서 설명한 제1 프로그램 루프와 유사한 방식으로 진행될 수 있다. 단, 제2 메모리 셀(C01)을 위한 검증 전압(V3_1)은 0V가 되고, 제3 메모리 셀(C02)을 위한 검증 전압(V3_2)은 0.7V~0.9V가 되고, 제4 메모리 셀(C03)을 위한 검증 전압(V3_3)은 1.4V~1.6V가 되고, 제5 메모리 셀(C04)을 위한 검증 전압(V3_4)은 2.1V~2.3V가 되고, 제6 메모리 셀(C05)을 위한 검증 전압(V3_5)은 2.8V~3.0V가 되고, 제7 메모리 셀(C0k-1)을 위한 검증 전압(V3_6)은 3.4V~3.6V가 되고, 제8 메모리 셀(C0k)을 위한 검증 전압(V3_7)은 4.1V~4.3V가 될 수 있다. 그리고, 제3 프로그램 동작을 재실시할 때 프로그램 전압(Vpgm)은 150mV 내지 250mV의 스텝 전압(Vstep)만큼 높아질 수 있다.

메모리 셀들(C01~C0k)의 문턱전압들이 목표 레벨들(PV3_1~PV3_7)에 각각 분포하는 것으로 판단되면, 제3 프로그램 루프는 완료된다.

표 1에 도시된 동작 조건들을 살펴보면, 동작 회로(120~170)는 제1 프로그램 루프에서 프로그램 전압(Vpgm)의 상승폭(Vstep), 제2 프로그램 루프에서 프로그램 전압(Vpgm)의 상승폭(Vstep), 및 제3 프로그램 루프에서 프로그램 전압(Vpgm)의 상승폭(Vstep)을 다르게 설정하도록 구성될 수 있다. 예로써, 동작 회로는 제1 프로그램 루프에서 프로그램 전압(Vpgm)의 상승폭을 가장 높게 설정하고 제3 프로그램 루프에서 프로그램 전압(Vpgm)의 상승폭을 가장 낮게 설정할 수 있다.

제1 프로그램 루프부터 제3 프로그램 루프까지 프로그램 전압(Vpgm)의 스텝 전압(Vstep)과 검증 전압들이 변경됨에 따라, 문턱전압 분포들의 폭은 점점 좁아지고 간격은 점점 넓어지는 것을 알 수 있다. 특히, 프로그램 전압(Vpgm)의 스텝 전압(Vstep)이 점점 낮아짐에 따라, 제3 프로그램 루프에서는 문턱전압 분포들의 폭과 간격을 보다 더 미세하게 제어할 수 있다. 제1 및 제2 프로그램 루프들에서는 프로그램 전압(Vpgm)의 스텝 전압(Vstep)이 높기 때문에 프로그램 루프의 진행 속도를 높일 수 있다.

도 1, 도 2 및 도 3d를 참조하면, 제3 프로그램 루프가 완료된 후, 동작 회로(120~170)는 메모리 셀들(C00~C0k)의 문턱전압 분포들의 간격을 보다 더 넓히고 폭을 보다 더 좁히기 위하여 추가 프로그램 루프를 더 실행할 수 있다.

추가 프로그램 루프는 추가 프로그램 동작과 추가 검증 동작을 포함한다. 추가 프로그램 루프는 도 3c에서 설명한 제3 프로그램 루프와 유사한 방식으로 진행될 수 있다. 단, 제2 메모리 셀(C01)을 위한 검증 전압(V1)은 0.9V~1.1V가 되고, 제3 메모리 셀(C02)을 위한 검증 전압(V2)은 1.57V~1.77V가 되고, 제4 메모리 셀(C03)을 위한 검증 전압(V3)은 2.24V~2.44V가 되고, 제5 메모리 셀(C04)을 위한 검증 전압(V4)은 2.91V~3.11V가 되고, 제6 메모리 셀(C05)을 위한 검증 전압(V5)은 3.58V~3.78V가 되고, 제7 메모리 셀(C0k-1)을 위한 검증 전압(V6)은 4.25V~4.45V가 되고, 제8 메모리 셀(C0k)을 위한 검증 전압(V7)은 4.92V~5.12V가 될 수 있다. 그리고, 추가 프로그램 동작을 재실시할 때 프로그램 전압(Vpgm)은 500mV 내지 600mV의 스텝 전압(Vstep)만큼 높아질 수 있다.

이렇듯, 동작 회로(120~170)는 추가 프로그램 루프에서 프로그램 전압의 상승폭을 제3 프로그램 루프에서 프로그램 전압의 상승폭보다 높도록 설정할 수 있다. 또한, 동작 회로(120~170)는 추가 프로그램 루프에서 프로그램 전압의 상승폭을 제1 프로그램 루프 또는 프로그램 루프에서 프로그램 전압의 상승폭보다 낮도록 설정하는 것이 바람직하다.

이로써, 모든 메모리 셀들(C00~C0k)의 문턱전압들이 각각의 목표 레벨들(PV0~PV7)에 분포하게 되고, 각각의 메모리 셀들(C00~C0k)에는 3비트의 데이터가 저장된다.

도 4는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.

도 4를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(400)은 불휘발성 메모리 장치(420)와 메모리 컨트롤러(410)를 포함한다.

불휘발성 메모리 장치(420)는 도 1에서 설명한 반도체 장치에 해당할 수 있으며, 도 3a 내지 도 3에서 설명한 방식으로 데이터를 저장할 수 있다. 메모리 컨트롤러(410)는 불휘발성 메모리 장치(420)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(420)와 메모리 컨트롤러(410)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(411)은 프로세싱 유닛(412)의 동작 메모리로써 사용된다. 호스트 인터페이스(413)는 메모리 시스템(400)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(414)은 불휘발성 메모리 장치(420)의 셀 영역으로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(414)는 본 발명의 불휘발성 메모리 장치(420)와 인터페이싱 한다. 프로세싱 유닛(412)은 메모리 컨트롤러(410)의 데이터 교환을 위한 제반 제어 동작을 수행한다.

비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(400)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(420)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(400)은 동작 특성이 향상된 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(410)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

도 4는 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(500)에 본 발명의 기술적 특징이 적용될 수 있다.

원낸드 플래시 메모리 장치(500)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(510)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(520)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(530)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(540) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(550)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 일반적인 방식에 따라 데이터를 프로그램하게 된다.

도 6에는 본 발명에 따른 플래시 메모리 장치(612)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.

본 발명에 따른 컴퓨팅 시스템(600)은 시스템 버스(660)에 전기적으로 연결된 마이크로프로세서(620), 램(630), 사용자 인터페이스(640), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(650) 및 메모리 시스템(610)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(600)이 모바일 장치인 경우, 컴퓨팅 시스템(600)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(600)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(610)은, 예를 들면, 데이터를 저장하기 위해 도 1에서 설명한 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(610)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.

110 : 메모리 어레이 110MB : 메모리 블록
ST : 스트링 PAGE : 페이지
120 : 제어 회로 131 : 전압 생성 회로
133 : 로우 디코더 130 : 전압 공급 회로
140 : 읽기/쓰기 회로 그룹 PB : 페이지 버퍼
150 : 컬럼 선택 회로 160 : 입출력 회로
170 : 패스/페일 체크 회로

Claims

메모리 셀들을 포함하는 메모리 블록; 및
상기 메모리 셀들에 저장되는 데이터에 따라, 상기 메모리 셀들의 문턱전압들을 4개의 레벨들에 각각 분포시키기 위한 제1 프로그램 루프, 상기 메모리 셀들의 상기 문턱전압들을 7개의 레벨들에 각각 분포시키기 위한 제2 프로그램 루프 및 상기 메모리 셀들의 상기 문턱전압들을 8개의 레벨들에 각각 분포시키기 위한 제3 프로그램 루프를 실행하도록 구성되는 동작 회로를 포함하는 반도체 장치.
제 1 항에 있어서,
상기 동작 회로는 상기 제1 프로그램 루프에서 프로그램 전압의 제1 상승폭, 상기 제2 프로그램 루프에서 상기 프로그램 전압의 제2 상승폭, 및 상기 제3 프로그램 루프에서 상기 프로그램 전압의 제3 상승폭을 다르게 설정하도록 구성되는 반도체 장치.
제 2 항에 있어서,
상기 동작 회로는 상기 제1 상승폭을 가장 높고 상기 제3 상승폭을 가장 낮게 설정하도록 구성되는 반도체 장치.
제 1 항에 있어서,
상기 동작 회로는 소거 상태의 상기 메모리 셀들의 상기 문턱전압들이 소거 레벨과 3개의 프로그램 레벨들에 각각 분포하도록 상기 제1 프로그램 루프를 실행하는 반도체 장치.
제 4 항에 있어서,
상기 소거 레벨에는 상기 소거 레벨의 데이터와 제1 및 제2 프로그램 레벨들의 데이터가 저장될 메모리 셀들의 문턱전압들이 분포하도록 상기 동작 회로가 상기 제1 프로그램 루프를 실행하는 반도체 장치.
제 4 항에 있어서,
상기 3개의 프로그램 레벨들에는 제3 및 제4 프로그램 레벨들의 데이터가 저장될 메모리 셀들의 문턱전압들, 제5 및 제6 프로그램 레벨들의 데이터가 저장될 메모리 셀들의 문턱전압들, 및 제7 프로그램 레벨의 데이터가 저장될 메모리 셀의 문턱전압이 나누어 분포되도록 상기 동작 회로가 상기 제1 프로그램 루프를 실행하는 반도체 장치.
제 1 항에 있어서,
상기 동작 회로는 상기 제1 프로그램 루프가 완료된 상기 메모리 셀들의 상기 문턱전압들이 소거 레벨과 6개의 프로그램 레벨들에 각각 분포하도록 상기 제2 프로그램 루프를 실행하는 반도체 장치.
제 7 항에 있어서,
상기 소거 레벨에는 상기 소거 레벨의 데이터와 제1 프로그램 레벨의 데이터가 저장될 메모리 셀의 문턱전압이 분포하도록 상기 동작 회로가 상기 제2 프로그램 루프를 실행하는 반도체 장치.
제 7 항에 있어서,
상기 6개의 프로그램 레벨들에는 제2 내지 제7 프로그램 레벨들의 데이터가 저장될 메모리 셀들의 문턱전압들이 각각 분포되도록 상기 동작 회로가 상기 제2 프로그램 루프를 실행하는 반도체 장치.
제 1 항에 있어서,
상기 동작 회로는 상기 제2 프로그램 루프가 완료된 상기 메모리 셀들의 상기 문턱전압들이 소거 레벨과 7개의 프로그램 레벨들에 각각 분포하도록 상기 제3 프로그램 루프를 실행하는 반도체 장치.
제 10 항에 있어서,
상기 소거 레벨에는 상기 소거 레벨의 데이터가 저장될 메모리 셀의 문턱전압이 분포하고, 상기 7개의 프로그램 레벨들에는 제1 내지 제7 프로그램 레벨들의 데이터가 저장될 메모리 셀들의 문턱전압들이 각각 분포되도록 상기 동작 회로가 상기 제3 프로그램 루프를 실행하는 반도체 장치.
제 1 항에 있어서,
상기 제3 프로그램 루프가 완료된 후, 상기 동작 회로는 상기 메모리 셀들의 문턱전압 분포들의 간격을 넓히기 위하여 추가 프로그램 루프를 더 실행하도록 구성되는 반도체 장치.
제 12 항에 있어서,
상기 동작 회로는 상기 추가 프로그램 루프에서 프로그램 전압의 상승폭을 상기 제3 프로그램 루프에서 상기 프로그램 전압의 상승폭보다 높도록 설정하는 반도체 장치.
제 12 항에 있어서,
상기 동작 회로는 상기 추가 프로그램 루프에서 프로그램 전압의 상승폭을 상기 제1 프로그램 루프 또는 제2 프로그램 루프에서 상기 프로그램 전압의 상승폭보다 낮도록 설정하는 반도체 장치.