KR102040904B1 - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치 및 이의 동작 방법은 프로그램 동작 시 메모리 셀의 상태에 따라 셀 단위 소거 동작을 실시함으로써 메모리 셀들의 문턱전압이 양의 방향과 음의 방향으로 변경된다. 따라서 전체적인 메모리 셀의 문턱전압 변화량이 감소하고 간섭 현상으로 인한 메모리 셀들의 문턱전압 분포의 변동도 감소한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operating method thereof}
본 발명은 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Non-volatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소멸된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read-Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
최근에, 집적도를 높이기 위해 메모리 셀들의 크기가 작아지고 메모리 셀들 간의 간격이 좁아지면서 간섭 현상(interference) 등으로 인해 메모리 셀들의 문턱전압분포가 나빠지는 문제점이 있다.
본 발명의 실시예는 메모리 셀들의 문턱전압 분포를 개선할 수 있는 반도체메모리 장치 및 반도체 메모리 장치의 동작 방법을 제공한다.
반도체 메모리 장치의 동작 방법은 제1 상태의 메모리 셀들에 LSB 프로그램 동작을 실시하여 문턱전압을 상승시키는 단계, MSB 프로그램 동작 시 상기 메모리 셀들 중 제2 상태로 프로그램할 메모리 셀의 문턱전압을 제1 레벨 이하로 하강시키는 단계, 및 상기 메모리 셀들 중 제3 상태로 프로그램할 메모리 셀의 문턱전압을 상기 제1 레벨 보다 높은 제2 레벨 이상으로 상승시키고 상기 메모리 셀들 중 제4 상태로 프로그램할 메모리 셀의 문턱전압을 상기 제2 레벨 보다 높은 제3 레벨 이상으로 상승시키는 단계를 포함한다.
반도체 메모리 장치의 동작 방법은 멀티 비트 데이터를 프로그램하기 위한 제1 페이지의 메모리 셀들 중 제1 데이터를 저장할 메모리 셀의 문턱전압을 제1 레벨 이하로 하강시키는 단계, 및 상기 메모리 셀들 중 제2 데이터를 저장할 메모리 셀의 문턱전압을 상기 제1 레벨 보다 높은 제2 레벨 이상으로 상승시키는 단계를 포함한다.
반도체 메모리 장치는 메모리 셀들을 포함하는 메모리 어레이, 제1 상태의 메모리 셀들에 LSB 프로그램 동작 및 MSB 프로그램 동작을 실시하도록 구성된 동작회로, 및 상기 MSB 프로그램 동작 시 제2 상태로 프로그램할 메모리 셀의 문턱전압을 제1 레벨 이하로 하강시키고 상기 메모리 셀들 중 제3 상태로 프로그램할 메모리 셀의 문턱전압을 상기 제1 레벨 보다 높은 제2 레벨 이상으로 상승시키고 상기 메모리 셀들 중 제4 상태로 프로그램할 메모리 셀의 문턱전압을 상기 제2 레벨 보다 높은 제3 레벨 이상으로 상승시키도록 상기 동작회로를 제어하는 제어회로를 포함한다.
반도체 메모리 장치는 메모리 셀들을 포함하는 메모리 어레이, 상기 메모리 셀들의 문턱전압을 상승 또는 하강시키도록 구성된 동작회로, 및 멀티 비트 데이터를 프로그램하기 위한 제1 페이지의 메모리 셀들 중 제1 데이터를 저장할 메모리 셀의 문턱전압을 제1 레벨 이상으로 상승시키고, 상기 메모리 셀들 중 제2 데이터를 저장할 메모리 셀의 문턱전압을 상기 제1 레벨 보다 낮은 제2 레벨 이하로 하강시키도록 상기 동작 회로를 제어하는 제어회로를 포함한다.
본 발명의 실시예에 따른 반도체메모리 장치 및 반도체 메모리 장치의 동작 방법에 의하면 간섭 현상으로 인해 메모리 셀의 문턱전압이 변경되는 것을 감소시켜 메모리 셀들의 문턱전압분포를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도식도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도식도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도식도이다.
도 7은 도 6의 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 8은 도 7의 반도체 메모리 장치의 동작 방법에서 프로그램 순서를 설명하기 위한 도면이다.
도 9는 도 7의 반도체 메모리 장치의 동작 방법에서 셀 단위 소거 동작을 설명하기 위한 도면이다.
도 10은 도 7의 반도체 메모리 장치의 동작 방법 중 일반 프로그램 동작과 셀 단위 소거 동작 시의 전압 인가 조건을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 12는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 13은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 메모리 블록(110MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 구성된 동작 회로(130, 140, 150, 160, 170, 180), 동작 회로(130, 140, 150, 160, 170, 180)를 제어하도록 구성된 제어 회로(120)를 포함한다. NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(135), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170) 및 패스/페일 체크 회로(180)를 포함한다.
메모리 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다.
도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe1~BLek, BLo1~BLok)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(STe1~STek, STo1~STok)을 포함한다. 즉, 스트링들(STe1~STok)은 대응하는 비트 라인들(BLe1~BLok)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(STe1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0e1~Cne1), 그리고 드레인이 비트라인(BLe1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C0e1~Cne1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C0e1~Cne1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
스트링들(STe1~STok)은 셀 단위의 소거 동작이 가능하도록 하기 위해 구조가 변경된다. 종래에는 스트링들(STe1~STok) 하부에 p웰 영역이 형성되어 있지만, 본 발명은 p웰 영역을 감싸는 n웰 영역이 있고, 상기 n웰 영역을 감싸는 p웰 영역이 있는 셀 구조를 갖는다. 이에 대해서는 후술하기로 한다.
낸드 플래시 메모리 장치에서 메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C0e1~C0ek, C0o1~C0ok)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C0e1~C0ek)이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들(C0o1~C0ok)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
다시, 도 1 및 도 2를 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 검증 동작, 리드 동작 또는 소거 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호들(PBCON)을 출력한다. 제어 회로(120)가 페이지 버퍼 그룹(150)을 제어하는 동작은 후술하기로 한다. 또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(135)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작에 필요한 동작 전압들(예, Verase, Vpgm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vcsl)을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 전압 공급 회로(135)는 비트라인전압을 공급하도록 구성될 수 있다. 이러한 전압 공급 회로(135)는 전압 생성 회로(130) 및 로우 디코더(140)를 포함한다.
전압 생성 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작, 또는 소거 동작에 필요한 동작 전압들(예, Verase, Vpgm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vcsl)을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 생성 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 리드 동작을 위해 전압 생성 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압(Vread) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 소거 동작을 위해 전압 생성 회로(130)는 선택된 메모리 블록의 메모리 셀들에 인가하기 위한 소거 전압(Verase)을 글로벌 라인들로 출력한다. 특히, 셀 단위 소거 동작을 위해 전압 생성 회로(130)는 드레인 셀렉트 라인(DSL)에 인가하기 위한 전압(Vdsl)과 비트라인전압을 조절하여 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C0e1)과 연결된 로컬 워드라인(예, WL0)에는 전압 생성 회로(130)로부터 글로벌 워드라인을 통해 프로그램 전압(Vpgm) 또는 리드 전압(Vread)이 인가된다. 그리고, 선택되지 않은 셀들(C1e1~Cne1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 생성 회로(130)로부터 글로벌 워드라인들을 통해 패스 전압(Vpass)이 인가된다. 소거 동작에서는 블록 내의 메모리 셀들 전체에 소거 전압(Verase)이 인가될 수 있다. 이에 따라, 선택된 셀(C0e1)에 데이터가 프로그램 전압(Vpgm)에 의해 저장되거나, 선택된 셀(C0e1)에 저장된 데이터가 리드 전압(Vread)에 의해 독출된다.
페이지 버퍼 그룹들(150)은 비트라인들(BLe1~BLek, BLo1~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BLe1~BLek 또는 BLo1~BLok)을 선택적으로 프리차지하거나, 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)로부터 데이터를 독출하기 위하여 비트라인들(BLe1~BLek 또는 BLo1~BLok)의 전압을 센싱한다.
예를 들어, 메모리 셀(C0e1)에 저장하기 위해 프로그램 데이터(예, '0' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 프로그램 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 허용 전압(예, 접지 전압)을 인가한다. 그 결과, 메모리 셀(C0e1)의 문턱전압은 프로그램 동작에서 워드라인(WL0)에 인가되는 프로그램 전압(Vpgm)과 비트라인(BLe1)에 인가되는 프로그램 허용 전압에 의해 상승한다. 그리고, 메모리 셀(C0e1)에 저장하기 위해 소거 데이터(예, '1' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 소거 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 금지 전압(예, 전원 전압)을 인가한다. 그 결과, 프로그램 동작에서 워드라인(WL0)에 프로그램 전압(Vpgm)이 인가되더라도 비트라인(BLe1)에 인가되는 프로그램 금지 전압에 의해 메모리 셀(C0e1)의 문턱전압은 상승하지 않는다. 이렇게 문턱전압이 서로 달라짐에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.
한편, 리드 동작에서, 페이지 버퍼 그룹(150)은 이븐 비트라인들(BLe1~BLek)과 오드 비트라인들(BLo1~BLok) 중 선택된 비트라인들(예, BLe1~BLek)을 모두 프리차지하고 비선택 비트라인들(예, BLo1~BLok)을 모두 디스차지한다. 그리고, 전압 공급 회로(135)로부터 선택된 워드라인(WL0)에 리드 전압(Vread)이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(150)은 비트라인들(BLe1~BLek)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.
페이지 버퍼의 구체적인 구성은 후술하기로 한다.
컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크 회로(180)는 프로그램 동작 후에 실시되는 프로그램 검증 동작에서 페이지 버퍼들(PB1~PBk)로부터 각각 출력되는 비교 결과 신호들에 응답하여 패스/페일 신호(PFS)를 출력한다. 구체적으로 설명하면, 프로그램 검증 동작에서 메모리 셀의 문턱전압과 목표 전압을 비교하고 그 결과값이 페이지 버퍼들(PB1~PBk)의 내부 래치 회로에 래치된다. 그리고, 래치된 비교 결과 신호들은 패스/페일 체크 회로(180)로 출력된다. 패스/페일 체크 회로(180)는 비교 결과 신호들에 응답하여 프로그램 동작의 완료 여부를 나타내는 패스/페일 신호(PFS)를 제어 회로(120)로 출력한다. 제어 회로(120)는 패스/페일 신호(PFS)에 응답하여 프로그램 데이터가 저장되는 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 메모리 셀이 존재하는지를 판단하고, 그 결과에 따라 프로그램 동작의 재실시 여부를 결정한다.
특히, 제어회로(120)는 셀 단위의 소거 동작을 실시하도록 동작회로를 제어한다. 제어회로(120)는 제1 데이터를 저장하는 메모리 셀은 프로그램 동작을 실시하여 문턱전압을 제1 레벨 이상으로 상승시키고 제2 데이터를 저장하는 메모리 셀은 셀 단위 소거 동작을 실시하여 문턱전압을 제1 레벨 보다 낮은 제2 레벨 이하로 하강시키도록 동작회로를 제어한다.
셀 단위 소거 동작은 GIDL(Gate Induced Drain Leakage) 소거를 이용하여 수행되는데, 이에 대해서는 후술하기로 한다.
도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 3을 참조하면, 페이지 버퍼(PB1)는 제어 회로(도 1의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(PRECHb, TRAN, RST, SET, PBSENSE, BSELe, BSELo, DISCHe, DISCHo)은 제어 회로에서 출력될 수 있다.
페이지 버퍼(PB1)는 비트라인 연결 회로(BLC), 프리차지 회로(P101) 및 다수의 래치 회로들(LC1~LC3)을 포함한다.
비트라인 연결 회로(BLC)의 스위칭 소자들(N105, N107)은 비트라인 선택 신호들(BSELe, BSELo)에 응답하여 이븐 비트라인(BLe1) 및 오드 비트라인(BLo1) 중 하나의 비트라인을 선택하고, 스위칭 소자들(N101, N103)은 디스차지 신호들(DISCHe, DISCHo)에 응답하여 프로그램 동작 시 비선택된 비트라인을 프리차지하거나 리드 동작 시 비선택된 비트라인을 디스차지하는 동작을 수행한다. 스위칭 소자(N109)는 스위칭 소자들(N105, N107)에 의해 선택된 비트라인과 래치 회로들(LC1~LC3) 중 하나의 래치 회로를 연결 신호(PBSENSE)에 응답하여 연결하는 동작을 수행한다. 래치 회로들(LC1~LC3)은 스위칭 소자(N109)에 병렬로 연결되며, 스위칭 소자(N109)와 래치 회로들(LC1~LC3)의 접속 노드가 센싱 노드(SO)가 된다.
프리차지 회로(P101)는 프리차지 신호(PRECHb)에 응답하여 센싱 노드(SO)를 프리차지하는 동작을 수행한다.
래치 회로들(LC1~LC3)의 수는 설계에 따라 변경될 수 있으며, 3개의 래치 회로들(LC1~LC3)이 구비된 경우를 예로써 설명하기로 한다. 래치 회로들(LC1~LC3)은 통상적으로 하나만 활성화된다. 이 중에서, 제1 래치 회로(LC1)는 컬럼 선택 회로(160)로부터 입력되는 데이터를 임시 저장하고 제2 래치 회로(LC2)로 전달하거나, 리드 동작에 의해 메모리 셀로부터 독출된 데이터를 컬럼 선택 회로(160)로 출력하기 위해 임시 저장하는 동작을 수행할 수 있다. 제2 래치 회로(LC2)는 제1 래치 회로(LC1)로부터 전달된 데이터에 따라 프로그램 동작 시 비트라인에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하는 동작을 수행할 수 있다. 또한, 제2 래치 회로(LC2)는 리드 동작 시 비트라인의 전압에 응답하여 메모리 셀에 저장된 데이터를 임시저장하고 제1 래치 회로(LC1)로 전달하는 동작도 수행할 수 있다. 제3 래치 회로(LC3)는 프로그램 동작 후 실시하는 검증 동작에서 메모리 셀의 문턱전압과 목표 전압의 비교 결과값을 래치하고 비교 결과값에 대응하는 비교 결과 신호를 패스/페일 체크 회로(도 1의 180)로 출력하는 동작을 수행할 수 있다.
래치 회로들은 다수의 스위칭 소자들과 래치를 포함한다. 제1 래치 회로(LC1)를 예로써 설명하면 다음과 같다.
제1 래치 회로(LC1)는 데이터를 래치하기 위한 래치(LAT), 전송 신호(TRAN)에 응답하여 래치(LAT)의 제1 노드(QA)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N111), 래치(LAT)의 제1 노드(비반전 단자, QA) 및 제2 노드(반전 단자, QB)와 각각 연결되고 셋 신호(SET)와 리셋 신호(RST)에 응답하여 각각 동작하는 스위칭 소자들(N113, N115), 스위칭 소자들(N113, N115)과 접지 단자 사이에 연결되고 센싱 노드(SO)의 전위에 따라 동작하는 스위칭 소자(N117)를 포함한다.
한편, 다른 래치 회로들(LC2, LC3)에는 다른 파형의 신호들이 입력되기 때문에, 동일한 구성으로 이루어지더라도 하나의 래치 회로만 활성화되거나 서로 다른 기능을 수행할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도식도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 소거 상태(제1 상태)의 메모리 셀들을 제2 상태, 제3 상태, 제4 상태로 각각 프로그램하기 위해 메모리 셀들의 문턱전압을 상승시킨다.
이 경우 메모리 셀들의 문턱전압의 변화의 폭이 크기 때문에 간섭 현상(interference)으로 인한 메모리 셀들의 문턱전압 분포의 변동이 크다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도식도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 LSB 프로그램 동작을 실시하여 메모리 셀들의 문턱전압을 설정된 레벨까지 상승시킨다.
이어서 MSB 프로그램 동작을 실시하여 제2 상태로 프로그램할 메모리 셀들의 문턱전압을 제1 검증전압(VPV1) 이상으로 상승시키고, 제3 상태로 프로그램할 메모리 셀들의 문턱전압을 제2 검증전압(VPV2) 이상으로 상승시키고 제4 상태로 프로그램할 메모리 셀들의 문턱전압을 제3 검증전압(VPV3) 이상으로 상승시킨다.
이 경우 도 4에서 설명한 방법보다 메모리 셀들의 문턱전압 변화의 폭이 작기 때문에 간섭 현상으로 인한 메모리 셀들의 문턱전압 분포의 변동이 도 4의 경우보다 작다. 그러나 이 경우에도 메모리 셀의 문턱전압을 상승시키기 위한 프로그램 동작만이 실시되기 때문에 주변 메모리 셀의 문턱전압은 양(positive)의 방향으로만 변화된다. 따라서 간섭 현상으로 인해 메모리 셀들의 문턱전압 분포의 증가가 발생한다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도식도이고, 도 7은 도 6의 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
설명의 편의를 위해 2비트 멀티 레벨 셀의 프로그램 동작을 예로 들어 설명한다. 그러나 실시예는 3비트 나아가 n비트 멀티 레벨 셀의 프로그램 동작 시에도 적용될 수 있다.
도 6 및 도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 LSB 프로그램 동작을 실시하여 메모리 셀들의 문턱전압을 설정된 레벨까지 상승시킨다(S210). LSB 프로그램 동작을 실시할 때 ISPP 방식을 사용하지 않아도 되고 프로그램 검증 동작을 실시하지 않아도 되므로 프로그램 속도를 향상시킬 수 있다.
그 다음 MSB 프로그램 동작을 실시한다(S220). 제1 페이지의 메모리 셀들에 대해 MSB 프로그램 동작을 실시한다고 했을 때, 선택된 메모리 셀이 제2 상태로 프로그램할 메모리 셀인지를 확인한다(S230).
제2 상태로 프로그램할 메모리 셀들에 대해서는 셀 단위 소거 동작을 실시한다. 상세하게는, 셀 단위 소거 동작 및 제1 소거 검증전압(VPV1*)을 기준으로 하는 셀 단위 소거 검증 동작을 포함하는 소거 루프를 실시한다(S240). 먼저 메모리 셀에 대해 셀 단위 소거 동작을 실시한다(S242). 셀 단위 소거 동작은 GIDL 소거 방식을 이용하여 실시한다. 이에 대해서는 후술하기로 한다. 그 다음 제1 소거 검증전압(VPV1*)을 기준으로 하는 셀 단위 소거 검증 동작을 실시하여 제1 페이지의 메모리 셀들 중 제2 상태로 프로그램할 모든 메모리 셀들의 문턱전압이 제1 소거 검증전압(VPV1*) 보다 낮아졌는지를 확인한다(S244). 확인 결과, 문턱전압이 제1 소거 검증전압(VPV1*) 이상인 메모리 셀이 존재하는 경우에는 소거전압(Verase)을 스텝전압(Vstep)만큼 상승시킨 후에(S246), 셀 단위 소거 동작을 다시 실시한다.
제2 상태로 프로그램할 메모리 셀들이 아닌 메모리 셀들 즉, 제3 상태 또는 제4 상태로 프로그램할 메모리 셀들에 대해서는 프로그램 동작을 실시한다. 상세하게는 프로그램 동작, 제2 검증전압(VPV2) 및 제3 검증전압(VPV3)을 기준으로 하는 프로그램 검증동작을 포함하는 프로그램 루프를 실시한다(S250). 먼저 메모리 셀들에 대해 프로그램 동작을 실시한다(S252). 그리고 제2 검증전압(VPV2) 및 제3 검증전압(VPV3)을 기준으로 하는 프로그램 검증동작을 실시하여 제1 페이지의 메모리 셀들 중 제3 상태로 프로그램할 모든 메모리 셀들의 문턱전압이 제2 검증전압(VPV2) 이상으로 상승되었는지, 그리고 제 4 상태로 프로그램할 모든 메모리 셀들의 문턱전압이 제3 검증전압(VPV3) 이상으로 상승되었는지를 확인한다(S254). 확인 결과, 제3 상태로 프로그램할 메모리 셀들 중 문턱전압이 제2 검증전압(VPV2) 보다 낮은 메모리 셀이 존재하거나 제4 상태로 프로그램할 메모리 셀들 중 문턱전압이 제3 검증전압(VPV3)보다 낮은 메모리 셀이 존재하는 경우 프로그램전압(Vpgm)을 스텝전압(Vstep)만큼 상승시킨 후에(S256), 프로그램 동작을 다시 실시한다.
이와 같이 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 프로그램 동작 시 메모리 셀의 상태에 따라 셀 단위 소거 동작을 함께 실시하여 메모리 셀들의 문턱전압이 양의 방향과 음의 방향으로 변경되기 때문에 전체적인 문턱전압 변화량이 감소하고 간섭 현상으로 인한 메모리 셀의 문턱전압 분포의 변동도 감소한다.
도 8은 도 7의 반도체 메모리 장치의 동작 방법에서 프로그램 순서를 설명하기 위한 도면이다.
도 8을 참조하면, 제1 워드라인(WL00)의 이븐 페이지 및 오드 페이지에 대해 LSB 프로그램 동작을 실시하고(0, 1), 제2 워드라인(WL01)의 이븐 페이지 및 오드 페이지에 대해 LSB 프로그램 동작을 실시하고(2, 3), 제1 워드라인(WL00)의 이븐 페이지 및 오드 페이지에 대해 MSB 프로그램 동작을 실시한다.
따라서 특정 메모리 셀의 프로그램 동작 시 주변 메모리 셀들의 문턱전압이 양의 방향과 음의 방향으로 변경되기 때문에 간섭 현상으로 인한 메모리 셀의 문턱전압 분포의 변동도 감소한다.
도 9는 도 7의 반도체 메모리 장치의 동작 방법에서 셀 단위 소거 동작을 설명하기 위한 도면이고, 도 10은 도 7의 반도체 메모리 장치의 동작 방법 중 일반 프로그램 동작과 셀 단위 소거 동작 시의 전압 인가 조건을 설명하기 위한 도면이다.
도 9 및 도 10을 참조하면, 종래의 블록 단위 소거 동작은 p웰에 고전압의 소거전압을 인가하여 실시한다. 본 발명의 셀 단위 소거 동작은 p웰 대신에 비트라인에 고전압을 인가하여 실시한다.
드레인 셀렉트 트랜지스터의 게이트에 고전압(예: 15V)을 인가하고 비트라인에 고전압(예: 20V)을 인가하면 드레인 셀렉트 트랜지스터의 게이트와 비트라인 정션(junction) 사이의 전압 차에 의해 GIDL 전자-홀 쌍이 형성된다. 형성된 홀은 스트링의 채널 내부로 이동한다. 선택 워드라인에 접지전압(예: 0V)를 인가하고 비선택 워드라인을 플로팅 상태로 유지하면 형성된 홀이 채널 포텐셜(potential)을 증가시킨다. 이로 인해 선택된 메모리 셀이 소거된다.
이와 같은 GIDL 소거 동작을 실시하기 위해서는 웰 구조가 변경되어야 한다. 종래에 블록 단위의 소거 동작을 실시할 때에는 p웰 영역만 존재하면 되었지만, GIDL 방식의 셀 단위 소거 동작을 실시하기 위해서는 P웰 영역을 n웰 영역이 감싸고 n웰 영역을 p웰 영역이 다시 감싸는 구조가 되어야 한다. 새롭게 n웰 영역을 추가함으로써 GIDL로 인해 형성된 홀에 의해 채널 전압이 상승하는 현상을 각 셀 스트링 간에 분리시킬 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 메모리 컨트롤러(610)와의 호환성을 위해 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(614)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 12는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 컨트롤러(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 13에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 메모리 어레이 110MB: 메모리 블록
PAGE0: 페이지 STe1~STok: 스트링
120: 제어 회로 130: 전압 생성 회로
140: 로우 디코더 150: 페이지 버퍼 그룹
160: 컬럼 선택 회로 170: 입출력 회로
180: 패스/페일 체크 회로

Claims (21)

  1. 복수의 메모리 셀들 중 제 1 메모리 셀들을 제 1 상태로 프로그램하는 제 1 프로그램 동작을 수행하는 단계; 및
    상기 제 1 상태로 프로그램된 제 1 메모리 셀들에 제 2 프로그램 동작을 수행하는 단계를 포함하되-상기 제 1 상태로 프로그램된 제 1 메모리 셀들은 제 2 메모리 셀들 및 제 3 메모리 셀들을 포함함,
    상기 제 2 프로그램 동작을 수행하는 단계는,
    상기 제 2 메모리 셀들이 상기 제 1 상태보다 낮은 제 2 상태가 되도록 소거 동작을 수행하는 단계; 및
    상기 제 3 메모리 셀들이 상기 제 1 상태보다 높은 제 3 상태 또는 상기 제 3 상태보다 높은 제 4 상태가 되도록 프로그램 동작을 수행하는 단계를 포함하고,
    상기 제 1 상태에 대응하는 문턱 전압 분포는, 상기 제 2 상태에 대응하는 문턱 전압 분포와 상기 제 4 상태에 대응하는 문턱 전압 분포의 사이에 위치하는
    반도체 메모리 장치의 동작 방법.
  2. 제1항에 있어서, 상기 소거 동작은,
    GIDL 소거 동작인
    반도체 메모리 장치의 동작 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 메모리 셀들을 포함하는 메모리 어레이;
    제 1 프로그램 동작 및 제 2 프로그램 동작을 수행하도록 구성된 동작회로-상기 제 2 프로그램 동작은 소거 동작을 포함함; 및
    상기 메모리 셀들 중 제 1 메모리 셀들을 제 1 상태로 프로그램하는 상기 제 1 프로그램 동작 및 상기 제 1 상태로 프로그램된 제 1 메모리 셀들에 대한 상기 제 2 프로그램 동작을 수행하도록 상기 동작회로를 제어하는 제어회로를 포함하되,
    상기 제 1 상태로 프로그램된 제 1 메모리 셀들은 제 2 메모리 셀들 및 제 3 메모리 셀들을 포함하고,
    상기 제 2 프로그램 동작은 상기 제 2 메모리 셀들이 상기 제 1 상태보다 낮은 제 2 상태가 되도록 하는 소거 동작 및 상기 제 3 메모리 셀들이 상기 제 1 상태보다 높은 제 3 상태 또는 상기 제 3 상태보다 높은 제 4 상태가 되도록 하는 프로그램동작을 포함하며,
    상기 제 1 상태에 대응하는 문턱 전압 분포는, 상기 제 2 상태에 대응하는 문턱 전압 분포와 상기 제 4 상태에 대응하는 문턱 전압 분포의 사이에 위치하는
    반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제어회로는,
    GIDL 소거 동작을 이용하여 상기 소거 동작을 수행하도록 상기 동작 회로를 제어하는
    반도체 메모리 장치.
  11. 삭제
  12. 제9항에 있어서,
    상기 메모리 어레이의 각 셀 스트링의 P웰은 상기 P웰을 둘러싸는 N웰에 의해 다른 셀 스트링의 P웰과 분리되는
    반도체 메모리 장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 반도체 메모리 장치를 구비하는 메모리 카드에 있어서,
    복수의 메모리 셀들 중 제 1 메모리 셀들을 제 1 상태로 프로그램하는 제 1 프로그램 동작 및 상기 제 1 상태로 프로그램된 제 1 메모리 셀들에 대한 제 2 프로그램 동작을 수행하도록 구성된 적어도 하나의 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 상기 제 1 프로그램 동작 및 상기 제 2 프로그램 동작을 제어하는 메모리 컨트롤러를 포함하되,
    상기 제 1 상태로 프로그램된 제 1 메모리 셀들은 제 2 메모리 셀들 및 제 3 메모리 셀들을 포함하고,
    상기 제 2 프로그램 동작은 상기 제 2 메모리 셀들이 상기 제 1 상태보다 낮은 제 2 상태가 되도록 하는 소거 동작 및 상기 제 3 메모리 셀들이 상기 제 1 상태보다 높은 제 3 상태 또는 상기 제 3 상태보다 높은 제 4 상태가 되도록 하는 프로그램동작을 포함하며,
    상기 제 1 상태에 대응하는 문턱 전압 분포는, 상기 제 2 상태에 대응하는 문턱 전압 분포와 상기 제 4 상태에 대응하는 문턱 전압 분포의 사이에 위치하는
    메모리 카드.
  18. 반도체 메모리 장치를 구비하는 시스템에 있어서,
    상기 시스템의 전체적인 동작을 제어하는 중앙 처리 장치;
    상기 중앙 처리 장치에 의해 처리되는 데이터를 저장하되, 복수의 메모리 셀들 중 제 1 메모리 셀들을 제 1 상태로 프로그램하는 제 1 프로그램 동작 및 상기 제 1 상태로 프로그램된 제 1 메모리 셀들에 대한 제 2 프로그램 동작을 수행하도록 구성된 반도체 메모리 장치; 및
    상기 중앙 처리 장치의 제어에 기초하여 상기 반도체 메모리 장치의 상기 제 1 프로그램 동작 및 상기 제 2 프로그램 동작을 제어하는 메모리 컨트롤러를 포함하되,
    상기 제 1 상태로 프로그램된 제 1 메모리 셀들은 제 2 메모리 셀들 및 제 3 메모리 셀들을 포함하고,
    상기 제 2 프로그램 동작은 상기 제 2 메모리 셀들이 상기 제 1 상태보다 낮은 제 2 상태가 되도록 하는 소거 동작 및 상기 제 3 메모리 셀들이 상기 제 1 상태보다 높은 제 3 상태 또는 상기 제 3 상태보다 높은 제 4 상태가 되도록 하는 프로그램동작을 포함하며,
    상기 제 1 상태에 대응하는 문턱 전압 분포는, 상기 제 2 상태에 대응하는 문턱 전압 분포와 상기 제 4 상태에 대응하는 문턱 전압 분포의 사이에 위치하는
    시스템.
  19. 제 1 항에 있어서, 상기 소거 동작을 수행하는 단계는,
    상기 제 2 메모리 셀들에 소거 전압을 인가하는 단계;
    제 1 검증 전압에 기반한 소거 검증 동작을 수행하여, 상기 제 2 메모리 셀들 각각의 문턱 전압이 상기 제 1 검증 전압보다 낮아졌는지 확인하는 단계; 및
    상기 제 2 메모리 셀들이 모두 상기 제 1 검증 전압보다 낮은 문턱 전압을 가질 때까지, 상기 소거 전압을 상승시키면서 상기 소거 전압을 인가하는 단계와 상기 제 2 메모리 셀들 각각의 문턱 전압이 상기 제 1 검증 전압보다 낮아졌는지 확인하는 단계를 반복하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  20. 제 1 항에 있어서, 상기 메모리 셀들이 상기 제 3 상태 또는 상기 제 4 상태가 되도록 프로그램 동작을 수행하는 단계는,
    상기 제 3 메모리 셀들에 프로그램 전압을 인가하는 단계;
    제 2 검증 전압 및 제 3 검증 전압에 기반한 프로그램 검증 동작을 수행하여, 상기 제 3 메모리 셀들 중 상기 제 3 상태로 프로그램 할 메모리 셀들 각각의 문턱 전압이 상기 제 2 검증 전압보다 높은지 확인하고, 상기 제 3 메모리 셀들 중 상기 제 4 상태로 프로그램 할 메모리 셀들 각각의 문턱 전압이 상기 제 3 검증 전압보다 높은지 확인하는 단계; 및
    상기 제 3 상태로 프로그램 할 메모리 셀들이 모두 상기 제 2 검증 전압보다 높은 문턱 전압을 가지고 상기 제 4 상태로 프로그램할 메모리 셀들이 모두 상기 제 3 검증 전압보다 높은 문턱 전압을 가질 때까지, 상기 프로그램 전압을 상승시키면서 상기 프로그램 전압을 인가하는 단계와 상기 제 3 상태로 프로그램할 메모리 셀들 각각의 문턱 전압이 상기 제 2 검증 전압보다 높은지 확인하고 상기 제 4 상태로 프로그램할 메모리 셀들 각각의 문턱 전압이 상기 제 3 검증 전압보다 높은지 확인하는 단계를 반복하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  21. 제 1 항에 있어서, 상기 메모리 셀들이 상기 제 3 상태 또는 상기 제 4 상태가 되도록 프로그램 동작을 수행하는 단계는,
    상기 소거 동작을 수행한 이후에 수행되는
    반도체 메모리 장치의 동작 방법.
KR1020120124235A 2012-11-05 2012-11-05 반도체 메모리 장치 및 이의 동작 방법 KR102040904B1 (ko)

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