KR20180083689A - 최적의 읽기 전압으로 독출하는 불휘발성 메모리 장치 - Google Patents
최적의 읽기 전압으로 독출하는 불휘발성 메모리 장치 Download PDFInfo
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- 230000015654 memory Effects 0.000 claims abstract description 247
- 238000009826 distribution Methods 0.000 claims abstract description 61
- 238000011084 recovery Methods 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims abstract description 35
- 230000008878 coupling Effects 0.000 description 26
- 238000010168 coupling process Methods 0.000 description 26
- 238000005859 coupling reaction Methods 0.000 description 26
- 238000010586 diagram Methods 0.000 description 18
- 239000010410 layer Substances 0.000 description 16
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 11
- 239000000758 substrate Substances 0.000 description 8
- 230000008569 process Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 4
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 4
- 101000927946 Homo sapiens LisH domain-containing protein ARMC9 Proteins 0.000 description 4
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 4
- 102100036882 LisH domain-containing protein ARMC9 Human genes 0.000 description 4
- 101150064834 ssl1 gene Proteins 0.000 description 4
- 239000006185 dispersion Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000002035 prolonged effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 101100481704 Arabidopsis thaliana TMK3 gene Proteins 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
- G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
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Abstract
최적의 읽기 전압으로 독출하는 불휘발성 메모리 장치의 읽기 방법에 대하여 개시된다. M(M은 3 또는 그 보다 큰 정수)-비트 데이터를 저장하는 메모리 셀들을 포함하는 불휘발성 메모리 장치는, 선택 워드라인에 연결된 메모리 셀에 대하여 M 개의 페이지에 나누어 독출하고, 해당 페이지 독출에 해당하는 메모리 셀들의 문턱 전압 산포의 일부 밸리들 각각에 대하여 읽기 전압을 결정하는 온-칩 밸리 서치(OVS) 동작을 수행한다. 불휘발성 메모리 장치는, OVS 동작의 결과에 따라, 선택 워드라인에 인접한 상위 워드라인에 대한 데이터 리커버 리드 동작이 필요하다고 판단되면, 상위 워드라인에 대한 읽기 동작을 통해 데이터 리커버 리드 동작을 선택적으로 수행한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 멀티 비트 메모리 셀(multi-bit-per-cell)에 대한 읽기 전압을 최적화하고 데이터 리커버 리드 동작을 수행하는 불휘발성 메모리 장치에 관한 것이다.
셀 당 2 비트 이상의 멀티 비트들을 저장하는 플래시 메모리들이 개발되고 있다. 플래시 메모리의 신뢰성을 향상시키기 위하여, 멀티 비트 메모리 셀에 저장된 데이터를 정확하게 독출하는 방법이 요구된다.
본 발명의 목적은 멀티 비트 메모리 셀에 대한 최적의 읽기 전압으로 독출하는 불휘발성 메모리 장치의 읽기 방법을 제공하는 것이다.
본 발명의 실시예들에 따르면, M(M은 3 또는 그 보다 큰 정수)-비트 데이터를 저장하는 메모리 셀들을 포함하는 불휘발성 메모리 장치의 읽기 방법은, 선택 워드라인에 연결된 메모리 셀에 대하여 M 개의 페이지에 나누어 독출하는 단계, 제1 내지 제M 페이지 독출 마다 해당 페이지 독출에서 메모리 셀들의 문턱 전압 산포의 밸리들 중 일부에 대하여 센싱 동작들을 수행하는 단계, 제1 내지 제M 페이지 독출 마다, 상기 일부의 문턱 전압 산포의 밸리들 중 하나에 대하여 해당 밸리에 N(N은 3 또는 그 보다 큰 정수)번의 센싱 동작들을 수행하여 온-칩 밸리 서치(On-chip Valley Search: OVS) 동작을 수행하는 단계, 그리고 해당 밸리에서 상기 OVS 동작의 결과에 따라 선택 워드라인에 인접한 상위 워드라인에 대한 데이터 리커버 리드 동작이 필요하다고 판단되면, 상위 워드라인에 대한 읽기 동작을 통해 데이터 리커버 리드 동작을 수행하는 단계를 포함한다. 데이터 리커버 리드 동작에서는 선택 워드라인에 대한 읽기 동작을 수행하지 않는다.
본 발명의 실시예들에 따르면, M(M은 3 또는 그 보다 큰 정수)-비트 데이터를 저장하는 메모리 셀들을 포함하는 불휘발성 메모리 장치의 읽기 방법은, 선택 워드라인에 연결된 메모리 셀에 대하여 M 개의 페이지에 나누어 독출하는 단계, 제1 내지 제M 페이지 독출 마다 해당 페이지 독출에 해당하는 메모리 셀들의 문턱 전압 산포의 일부 밸리들 각각에 대하여 읽기 전압을 결정하는 온-칩 밸리 서치(OVS) 동작을 불휘발성 메모리 장치 내부에서 수행하는 단계, 그리고 OVS 동작의 결과에 따라, 선택 워드라인에 인접한 상위 워드라인에 대한 데이터 리커버 리드 동작을 선택적으로 수행하는 단계를 포함한다.
본 발명의 실시예들에 따르면, 불휘발성 메모리 장치는, 행들과 열들로 배열된 M(M은 3 또는 그 보다 큰 정수)-비트 데이터를 저장하는 메모리 셀들을 갖는 메모리 셀 어레이, 메모리 셀 어레이로부터 메모리 셀의 데이터를 독출하도록 구성되는 페이지 버퍼부, 그리고 선택 워드라인에 연결된 메모리 셀에 대하여 M 개의 페이지에 나누어 독출하고, 해당 페이지 독출에서 메모리 셀들의 일부의 문턱 전압 산포 밸리들 중 하나에 대하여 해당 밸리에 N(N은 3 또는 그 보다 큰 정수)번의 센싱 동작들을 통해 OVS 동작을 수행하고, OVS 동작의 결과에 따라, 선택 워드라인에 인접한 상위 워드라인에 대한 데이터 리커버 리드 동작이 필요한지 여부를 판단하고, 일부의 문턱 전압 산포의 밸리들 중 나머지 밸리들에 대하여 센싱 회수를 결정하는 제어 로직부를 포함한다.
본 발명은 데이터 리커버 리드 동작에서 선택 워드라인에 대한 읽기 동작이 중복적으로 포함되지 않도록 제어하여 불휘발성 메모리 장치의 성능을 향상시킬 수 있다. 또한, OVS 동작을 통해 최적의 읽기 전압으로 센싱 동작을 제어하여 불휘발성 메모리의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치를 설명하는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 4는 도 3의 메모리 블록에 대응하는 구조를 보여주는 사시도이다.
도 5a 및 도 5b는 도 4의 메모리 셀이 3 비트 멀티 레벨 셀인 경우, 메모리 장치의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 6은 (n+1) 번째 워드라인의 메모리 셀들이 프로그램될 때 생기는 워드라인 커플링 이전 및 이후에 n번째 워드라인의 메모리 셀들과 관련된 문턱 전압 산포를 보여주는 도면이다.
도 7 및 도 8은 커플링을 받은 그리고 커플링을 받지 않은 메모리 셀들을 포함하는 도 6의 문턱 전압 산포를 설명하는 도면들이다.
도 9는 3비트 멀티 레벨 셀의 페이지 별 독출 동작을 설명하는 도면이다.
도 10은 본 발명의 실시예에 따른 읽기 동작의 시퀀스를 설명하는 도면이다.
도 11a 내지 도 11e는 본 발명의 실시예에 따른 OVS 동작을 설명하는 도면이다.
도 12는 본 발명의 실시예에 따른 읽기 동작을 설명하는 플로우챠트이다.
도 13 내지 도 17은 도 12에서 설명되는 단계별 동작을 보여주는 도면들이다.
도 18 및 도 19는 본 발명의 실시예에 따른 읽기 동작에서의 센싱 횟수를 설명하는 도면이다.
도 20은 도 19의 비교예로서 설명되는 읽기 동작을 보여주는 도면이다.
도 21은 본 발명의 실시예들에 따른 OVS 동작과 데이터 리커버 리드 동작을 수행하는 메모리 시스템이 적용된 SSD (Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치를 설명하는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 4는 도 3의 메모리 블록에 대응하는 구조를 보여주는 사시도이다.
도 5a 및 도 5b는 도 4의 메모리 셀이 3 비트 멀티 레벨 셀인 경우, 메모리 장치의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 6은 (n+1) 번째 워드라인의 메모리 셀들이 프로그램될 때 생기는 워드라인 커플링 이전 및 이후에 n번째 워드라인의 메모리 셀들과 관련된 문턱 전압 산포를 보여주는 도면이다.
도 7 및 도 8은 커플링을 받은 그리고 커플링을 받지 않은 메모리 셀들을 포함하는 도 6의 문턱 전압 산포를 설명하는 도면들이다.
도 9는 3비트 멀티 레벨 셀의 페이지 별 독출 동작을 설명하는 도면이다.
도 10은 본 발명의 실시예에 따른 읽기 동작의 시퀀스를 설명하는 도면이다.
도 11a 내지 도 11e는 본 발명의 실시예에 따른 OVS 동작을 설명하는 도면이다.
도 12는 본 발명의 실시예에 따른 읽기 동작을 설명하는 플로우챠트이다.
도 13 내지 도 17은 도 12에서 설명되는 단계별 동작을 보여주는 도면들이다.
도 18 및 도 19는 본 발명의 실시예에 따른 읽기 동작에서의 센싱 횟수를 설명하는 도면이다.
도 20은 도 19의 비교예로서 설명되는 읽기 동작을 보여주는 도면이다.
도 21은 본 발명의 실시예들에 따른 OVS 동작과 데이터 리커버 리드 동작을 수행하는 메모리 시스템이 적용된 SSD (Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명할것이지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이하에서 기술하는 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 콘트롤러(110)와 불휘발성 메모리 장치(120)를 포함한다.
메모리 콘트롤러(110)는 호스트(Host)의 요청에 응답하여 불휘발성 메모리 장치(120)를 제어하도록 구성될 수 있다. 메모리 콘트롤러(110)는 호스트(Host)와 불휘발성 메모리 장치(120)를 인터페이싱할 수 있다. 메모리 콘트롤러(110)는 불휘발성 메모리 장치(120)에 데이터(DATA)를 기입하거나, 또는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽을 수 있다.
메모리 콘트롤러(110)는 불휘발성 메모리 장치(120)에 데이터(DATA)를 기입하기 위하여, 커맨드(CMD), 어드레스(ADDR), 제어 신호(CTRL) 및 데이터(DATA)를 불휘발성 메모리 장치(120)로 전송할 수 있다. 메모리 콘트롤러(110)는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽기 위하여, 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 불휘발성 메모리 장치(120)로 전송할 수 있다.
불휘발성 메모리 장치(120)는 낸드 플래시 메모리, 노어 플래시 메모리, 상 변화 메모리(PRAM), 저항 메모리(ReRAM), 자기 저항 메모리(MRAM) 등과 같은 불휘발성 메모리 소자들을 포함할 수 있다. 본 발명에서 불휘발성 메모리 장치(120)는 낸드 플래시 메모리를 기반으로 설명된다. 예시적으로, 불휘발성 메모리 장치(120)는 전하 포획 플래시(Charge Trap Flash) 메모리를 기반으로 설명될 것이다.
불휘발성 메모리 장치(120)는 메모리 콘트롤러(110)로부터 수신된 신호들에 응답하여 데이터(DATA)의 쓰기, 읽기, 소거 등의 동작을 수행할 수 있다. 불휘발성 메모리 장치(120)는 행들 (워드라인들) 및 열들 (비트라인들)로 배열된 메모리 셀들을 갖는 메모리 셀 어레이(122)를 포함한다. 각 메모리 셀은 1-비트 (싱글 비트) 데이터 또는 M-비트 (멀티-비트) 데이터 (M은 2 또는 그 보다 큰 수)를 저장할 수 있다. 각 메모리 셀은 플로팅 게이트 또는 전하 트랩층과 같은 전하 저장층을 갖는 메모리 셀, 또는 가변 저항 소자를 갖는 메모리 셀 등으로 구현될 수 있다.
메모리 셀 어레이(122)는 단층 어레이 구조(single-layer array structure, 또는 2차원 어레이 구조)의 플래너(planar) 타입의 낸드 스트링을 포함할 수 있다. 또는 메모리 셀 어레이(122)는 다층 어레이 구조(multi-layer array structure, 또는 3 차원 (3D) 어레이 구조)를 갖도록 구현될 수 있다. 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다.
불휘발성 메모리 장치(120)는 읽기 동작시, 선택 워드라인에 인접한 상위 워드라인에 대한 데이터 리커버 리드 동작에서 선택 워드라인에 읽기 동작이 수행되지 않도록 제어하는 제어 로직부(124)를 포함한다. 제어 로직부(124)는 읽기 동작시, 메모리 셀들의 문턱 전압 산포의 밸리들 마다에서 수행될 센싱 동작의 횟수를 결정할 수 있다.
도 2는 도 1의 불휘발성 메모리 장치를 설명하는 블록도이다.
도 2를 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(122), 어드레스 디코더(123), 제어 로직부(124), 페이지 버퍼부(125), 입출력 회로부(126) 그리고 전압 발생부(127)를 포함한다.
메모리 셀 어레이(122)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 그라운드 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(122)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 어드레스 디코더(123)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼부(125)에 연결될 수 있다. 메모리 셀 어레이(122)는 복수의 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다.
각 메모리 블록(BLK1~BLKn)은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 그라운드 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록(BLK1~BLKn)의 메모리 셀들은 1-비트 데이터를 저장하는 싱글 레벨 셀들 또는 M(M은 3 또는 그 보다 큰 정수)-비트 데이터를 저장하는 멀티 레벨 셀들로 구성될 수 있다. 각 메모리 블록(BLK1~BLKn)의 메모리 셀들은 기판과 수직인 방향으로 적층되어 3차원 구조를 형성할 수 있다. 메모리 블록의 구조는 도 3 및 도 4를 참조하여 상세하게 설명될 것이다.
어드레스 디코더(123)는 메모리 셀 어레이(122)의 복수의 메모리 블록들(BLK1 내지 BLKn)중 어느 하나를 선택할 수 있다. 어드레스 디코더(123)는 선택된 메모리 블록의 워드라인들(WL)에 대한 선택 및 구동 동작들을 수행하도록 구성된다. 어드레스 디코더(123)는 읽기 동작시, 어드레스 디코더(123)는 선택 워드라인에 선택 읽기 전압(VR)을 전달하고, 비선택 워드라인에 비선택 읽기 전압(Vread)을 전달할 수 있다.
제어 로직부(124)는 메모리 콘트롤러(110)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(123), 페이지 버퍼부(125) 및 입출력 회로부(126)를 제어할 수 있다. 예를 들어, 제어 로직부(124)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 메모리 셀 어레이(122)에 저장된 데이터(DATA)가 출력되도록 어드레스 디코더(123), 페이지 버퍼부(125) 및 입출력 회로부(126)를 제어할 수 있다.
제어 로직부(124)는 M 비트 데이터를 저장하는 메모리 셀들의 읽기 동작시, 선택 워드라인에 연결된 메모리 셀에 대하여 M 개의 페이지에 나누어 독출하여 독출된 데이터가 페이지 버퍼부(125)에 저장되도록 할 수 있다. 제어 로직부(124)는 제1 내지 제M 페이지 독출 마다, 해당 페이지 독출에서 메모리 셀들의 문턱 전압 산포의 밸리들 중 일부에 대하여 센싱 동작들을 수행할 수 있다. 제어 로직부(124)는 제1 내지 제M 페이지 독출 마다, 일부의 문턱 전압 산포의 밸리들 중 하나에 대하여 온-칩 밸리 서치(On-chip Valley Search: OVS) 동작을 수행할 수 있다. 제어 로직부(124)는 해당 밸리의 N(N은 3 또는 그 보다 큰 정수)번의 센싱 동작들을 통하여 OVS 동작을 수행하고, OVS 동작의 결과에 따라, 선택 워드라인에 인접한 상위 워드라인에 대한 데이터 리커버 리드 동작이 필요한지 여부를 판단할 수 있다.
제어 로직부(124)는 데이터 리커버 리드 동작이 필요하지 않다고 판단되면, 해당 페이지 독출에서 일부의 문턱 전압 산포의 밸리들 중 나머지 밸리들에 대해서 수행될 센싱 회수를 결정할 수 있다. 예시적으로, 제어 로직부(124)는 나머지 밸리들에 대한 센싱 회수를 1번으로 결정할 수 있다.
제어 로직부(124)는 데이터 리커버 리드 동작이 필요하다고 판단되면, 상위 워드라인에 대한 읽기 동작을 통해 데이터 리커버 리드 동작을 수행하고, 선택 워드라인에 대한 읽기 동작이 수행되지 않도록 제어할 수 있다. 또한, 제어 로직부(124)는 데이터 리커버 리드 동작이 필요하다고 판단되면, 해당 페이지 독출에서 일부의 문턱 전압 산포의 밸리들 중 나머지 밸리들에 대해서 수행될 센싱 회수를 (N-1)번으로 결정할 수 있다.
제어 로직부(124)는 불휘발성 메모리 장치(120)가 동작하는데 요구되는 다양한 전압들을 생성하는 전압 발생부(127)를 제어할 수 있다. 예를 들어, 전압 발생부(127)는 제어 로직부(124)의 제어에 따라 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 소거 전압들과 같은 다양한 전압들을 생성하여 어드레스 디코더(123)와 메모리 셀 어레이(122)로 제공할 수 있다.
페이지 버퍼부(125)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 읽기 동작시, 페이지 버퍼부(125)는 제어 로직부(124)의 제어에 따라 선택된 메모리 셀의 비트라인(BL)을 센싱할 수 있다. 센싱된 데이터는 페이지 버퍼부(125) 내부에 구비되는 래치들에 저장될 수 있다. 페이지 버퍼부(125)는 제어 로직부(124)의 제어에 따라 래치들에 저장된 데이터를 입출력 회로부(126)로 덤핑할 수 있다.
입출력 회로부(126)는 불휘발성 메모리 장치(120)의 외부로부터 입출력 라인(I/O)을 통해서 제공되는 명령어(CMD), 어드레스(ADDR), 제어 신호(CTRL) alc 데이터(DATA)를 일시 저장할 수 있다. 입출력 회로부(126)는 불휘발성 메모리 장치(120)의 읽기 데이터를 일시 저장하고, 지정된 시점에 입출력 라인(I/O)을 통해서 외부로 출력할 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 예를 나타내는 회로도이다. 도 3은 도 2에서 설명된 메모리 블록들(BLK1~BLKn) 중에서 제1 메모리 블록(BLK1)의 일부분에 대하여 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들(BLK2-BLKn) 또한 제1 메모리 블록(BLK1)과 동일한 구조를 가질 수 있다.
제1 메모리 블록(BLK1)은 복수의 낸드 스트링들(NS11 내지 NS22), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1, BL2), 그라운드 선택 라인들(GSL), 스트링 선택 라인들(SSL1, SSL2) 및 공통 소스 라인(CSL)을 포함할 수 있다. 스트링 선택 라인(SSL)은 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)로 분리될 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
하나의 비트라인에 공통으로 연결된 낸드 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 낸드 스트링들(NS11, NS21)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 낸드 스트링들(NS12, NS22)은 제2 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 낸드 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11, NS12)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21, NS22)은 제2 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1, SSL2)에 연결된다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1, BL2)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
낸드 스트링들의 칼럼들의 수는 증가 또는 감소할 수 있다. 낸드 스트링들의 칼럼들의 수가 변경됨에 따라, 낸드 스트링들의 칼럼들에 연결되는 비트라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 낸드 스트링들의 수 또한 변경될 수 있다. 낸드 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 낸드 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다.
도 4는 도 3의 메모리 블록에 대응하는 구조를 보여주는 사시도이다.
도 4를 참조하면, 메모리 블록(BLK1)는 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 4에서는, 메모리 블록(BLK1)이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인들(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p-타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n-타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars, P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer, S)은 p-타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
각 필라(P)는 절연막(IL) 및 제3 방향을 따라 신장되는 선택 라인들(CSL, SSL)과 워드라인들(WL1 내지 WL8)과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조들(TS) 각각은 전하 포획 플래시(Charge Trap Flash: CTF) 메모리 셀로 구성될 수 있다.
도 5a 및 도 5b는 도 4의 메모리 셀(MC)이 3 비트 멀티 레벨 셀인 경우, 메모리 장치(120)의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 5a를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 메모리 셀(MC)이 3 비트로 프로그램되는 3 비트 멀티 레벨 셀인 경우에, 메모리 셀(MC)은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 하나를 가질 수 있다.
제1 독출 전압(VR1)은 소거 상태(E)를 가지는 메모리 셀(MC)의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다. 제2 독출 전압(VR2)은 제1 프로그램 상태(P1)를 가지는 메모리 셀(MC)의 산포와 제2 프로그램 상태(P2)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다. 제3 독출 전압(VR3)은 제2 프로그램 상태(P2)를 가지는 메모리 셀(MC)의 산포와 제3 프로그램 상태(P3)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다. 제4 독출 전압(VR4)은 제3 프로그램 상태(P3)를 가지는 메모리 셀(MC)의 산포와 제4 프로그램 상태(P4)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다. 제5 독출 전압(VR5)은 제4 프로그램 상태(P4)를 가지는 메모리 셀(MC)의 산포와 제5 프로그램 상태(P5)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다. 제6 독출 전압(VR6)은 제5 프로그램 상태(P5)를 가지는 메모리 셀(MC)의 산포와 제6 프로그램 상태(P6)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다. 제7 독출 전압(VR7)은 제6 프로그램 상태(P6)를 가지는 메모리 셀(MC)의 산포와 제7 프로그램 상태(P7)를 가지는 메모리 셀(MC)의 산포 사이의 전압 레벨을 가진다.
예를 들어, 제1 독출 전압(VR1)이 선택된 메모리 셀(MC)의 워드라인(WL)에 인가되면, 소거 상태(E)의 메모리 셀(MC)은 턴온되는 반면, 제1 프로그램 상태(P1)의 메모리 셀(MC)은 턴오프된다. 메모리 셀(MC)이 턴온되면 메모리 셀(MC)을 통해 전류가 흐르고, 메모리 셀(MC)이 턴오프되면 메모리 셀(MC)을 통해 전류가 흐르지 않는다. 따라서, 메모리 셀(MC)의 턴온 여부에 따라 메모리 셀(MC)에 저장된 데이터가 구별될 수 있다.
예시적으로, 제1 독출 전압(VR1)을 인가하여 메모리 셀(MC)이 턴온되면 데이터가 '1'이 저장되고, 메모리 셀(MC)이 턴오프되면 데이터가 '0'이 저장된 것으로 구별될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 제1 독출 전압(VR1)을 인가하여 메모리 셀(MC)이 턴온되면 데이터가 '0'이 저장되고, 메모리 셀(MC)이 턴오프되면 데이터가 '1'이 저장된 것으로 구별할 수도 있다. 이와 같이, 데이터의 논리 레벨의 할당은 실시예에 따라 변경될 수 있다.
도 5b는 도 5a의 그래프에서 메모리 셀(MC)의 문턱 전압 이동이 발생된 경우를 나타내는 그래프이다.
도 5b를 참조하면, 소거 상태(E), 제1 내지 제7 프로그램 상태(P1 내지 P7)로 각각 프로그램된 메모리 셀들(MC)은 해당 문턱 전압 산포 곡선이 도 6b에 도시된 바와 같이 변경된 산포를 가질 수 있다. 이렇게 문턱 전압 산포가 이동되는 데에는 여러 가지 이유가 있다.
메모리 셀(MC)은 프로그램된 후 시간에 경과함에 따라 전하 저장층(CS)에 저장된 전하가 누설될 수 있다. 메모리 셀(MC)은 프로그램 및 소거를 반복하는 회수가 증가하면 터널링 절연층이 열화되어 전하 로스(charge loss) 현상이 더 심해질 수 있다. 메모리 셀(MC)은 고온 스트레스 또는 프로그램/독출 시의 온도 차이 등에 의해서도 전하 저장층(CS)에 저장된 전하가 누설될 수 있다.
또한, 메모리 셀(MC)은 인접한 메모리 셀에 영향을 받을 수 있다. 예시적으로, n번째 워드라인(WLn)의 메모리 셀들의 문턱 전압들은 인접한 (n+1) 번째 워드라인의 메모리 셀들에 상위 페이지가 프로그램될 때 이동될 수 있다. n번째 워드라인(WLn)의 메모리 셀들의 문턱 전압 산포들은, (n+1) 번째 워드라인의 메모리 셀들에 상위 페이지가 프로그램되기 이전과 비교하여 볼 때 워드라인 커플링으로 인해 넓어질 수 있다. 문턱 전압 산포가 넓어지는 이유는 (n+1) 번째 워드라인의 메모리 셀들에 상위 페이지가 프로그램될 때 n번째 워드라인(WLn)의 메모리 셀들이 워드라인 커플링을 모두 받는 것이 아니라 선택적으로 받기 때문이다.
도 6은 (n+1) 번째 워드라인의 메모리 셀들이 프로그램될 때 생기는 워드라인 커플링 이전 및 이후에 n번째 워드라인의 메모리 셀들과 관련된 문턱 전압 산포를 보여주는 도면이다.
도 6을 참조하면, (n+1) 번째 워드라인의 메모리 셀들이 프로그램되기 이전 즉, 워드라인 커플링 이전에 n번째 워드라인(WLn)의 메모리 셀들과 관련된 2개의 인접한 문턱 전압 산포들(610, 620)을 보여준다. 도 6에는 단지 2개의 문턱 전압 산포들이 도시되어 있다. 하지만, 셀 당 비트 수에 따라 더 많은 문턱 전압 산포들이 존재할 수 있다. 문턱 전압 산포들의 수는 메모리 셀에 저장되는 데이터 비트들의 수에 따라 결정될 수 있다. 예를 들면, M 비트 데이터(M은 3 또는 그 보다 큰 정수)가 메모리 셀에 저장될 때, 2M 개의 문턱 전압 산포들이 생길 수 있다.
문턱 전압 산포들(610, 620)은 문턱 전압 산포들(610, 620) 사이에 존재하는 읽기 전압(VR)을 이용하여 구별될 수 있다. 비록 도면에는 도시되어 있지 않았지만, 나머지 문턱 전압 산포들 역시 인접한 문턱 전압 산포들 사이에 존재하는 읽기 전압을 이용하여 구별될 것이다.
n번째 워드라인(WLn)의 메모리 셀들과 관련된 문턱 전압 산포들(610, 620)은 (n+1) 번째 워드라인의 메모리 셀들이 프로그램될 때 야기되는 워드라인 커플링에 대응하는 문턱 전압 이동을 경험한 이후에, 문턱 전압 산포들(612, 622)로 변경될 수 있다. 문턱 전압 산포들(612, 622)은, (n+1) 번째 워드라인의 메모리 셀들이 프로그램될 때 생기는 워드라인 커플링을 받은 그리고 워드라인 커플링을 받지 않은 메모리 셀들에 대한 전체 문턱 전압 산포들을 나타낸다.
도 7 및 도 8은 커플링을 받은 그리고 커플링을 받지 않은 메모리 셀들을 포함하는 도 6의 문턱 전압 산포들을 설명하는 도면들이다.
도 7을 참조하면, 문턱 전압 산포들(710a, 720a)은 워드라인 커플링으로 인한 문턱 전압 이동을 경험하지 않은(또는, 커플링 받지 않은) 메모리 셀들의 문턱 전압 산포들을 나타낸다. 문턱 전압 산포들(710b, 720b)는 워드라인 커플링으로 인한 문턱 전압 이동을 경험한(또는, 커플링 받은) 메모리 셀들의 문턱 전압 산포들을 나타낸다. 문턱 전압 산포들(710b, 720b)은 문턱 전압 산포들(710a, 720a)의 데이터 상태들로 프로그램되었던 메모리 셀들의 문턱 전압 이동을 나타낸다.
n번째 워드라인의 프로그램된 메모리 셀들은, (n+1)번째 워드라인의 메모리 셀들의 프로그램으로 인해 겪는 문턱 전압 이동에 따라, 커플링을 받지 않는 문턱 전압 산포들(710a, 720a)에 속하거나 커플링을 받은 문턱 전압 산포들(710b, 720b)에 속할 것이다. 예시적으로, 제1 읽기 전압(VR_F)은 커플링을 받지 않은 문턱 전압 산포들(710a, 720a) 내의 메모리 셀들을 구분하기 위하여 이용될 수 있다. 제2 읽기 전압(VR_S)은 커플링을 받은 문턱 전압 산포들(710b, 720b) 내의 메모리 셀들을 구분하기 위하여 이용될 수 있다.
워드라인 커플링으로 인해 생기는 읽기 에러를 줄이기 위하여, 제1 및 제2 읽기 전압들(VR_F, VR_S)을 이용하여 하나의 문턱 전압 산포(또는, 데이터 상태)에 대해 2 번의 읽기 동작(또는, 센싱 동작)이 수행될 수 있다. 하나의 데이터 상태에 대해 행해지는 센싱 동작들의 횟수는 공격 셀들(또는, 커플링을 유발하는 프로그램 상태들)에 따라 결정될 수 있다.
공격 셀들은 하나의 그룹을 구성하거나, 2개 또는 그 보다 많은 그룹들을 구성할 수 있다. 공격 셀들이 하나의 그룹으로 구성되는 경우, 2번의 센싱 동작이 행해질 수 있다. 공격 셀들이 2개의 그룹들로 구성되는 경우, 3번의 센싱 동작이 행해질 수 있다. 예시적으로, 공격 셀들이 하나의 그룹으로 구성되는 경우는, 도 5a 및 도 5b에 도시된 프로그램 상태들(P1, P3, P5, P7)을 갖도록 프로그램된 메모리 셀들일 수 있다. 공격 셀들이 2개의 그룹들로 구성되는 경우는, 도 5a 및 도 5b에 도시된 프로그램 상태(P1)를 갖도록 그리고 프로그램 상태들(P3, P5, P7)을 갖도록 프로그램된 메모리 셀들일 수 있다
본 실시예에서는 공격 셀들이 하나의 그룹과 2개의 그룹들로 구성되는 예에 대하여 설명하지만, 공격 셀들의 그룹 수가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 또한, 공격 셀들로 구성되는 그룹들을 정의하기 위한 프로그램 상태들이 여기에 개시된 프로그램 상태들에 국한되지 않음도 잘 이해될 것이다.
도 8을 참조하면, 문턱 전압 산포들(810a, 820a)은 워드라인 커플링으로 인한 문턱 전압 이동을 경험하지 않은(또는, 커플링 받지 않은) 메모리 셀들의 문턱 전압 산포들을 나타낸다. 문턱 전압 산포들(810b, 820b, 810c, 820c)는 워드라인 커플링으로 인한 문턱 전압 이동을 경험한(또는, 커플링 받은) 메모리 셀들의 문턱 전압 산포들을 나타낸다. 문턱 전압 산포들(810b, 820b, 810c, 820c)은 문턱 전압 산포들(810a, 820a)의 데이터 상태들로 프로그램되었던 메모리 셀들의 문턱 전압 이동을 나타낸다.
n번째 워드라인의 프로그램된 메모리 셀들은, (n+1)번째 워드라인의 메모리 셀들의 프로그램으로 인해 겪는 문턱 전압 이동에 따라, 커플링을 받지 않는 문턱 전압 산포들(810a, 820a)에 속하거나 커플링을 받은 문턱 전압 산포들(810b, 820b, 810c, 820c)에 속할 것이다. 예시적으로, 제1 읽기 전압(VR_F)을 이용한 센싱 동작은 커플링을 받지 않은 문턱 전압 산포들(810a, 820a) 내의 메모리 셀들을 구분하기 위하여 수행되고, 제2 읽기 전압(VR_S)을 이용한 센싱 동작은 커플링을 받은 문턱 전압 산포들(810b, 820b) 내의 메모리 셀들을 구분하기 위하여 수행되고, 제3 읽기 전압(VR_M)을 이용한 센싱 동작은 커플링을 받은 문턱 전압 산포들(810c, 820c) 내의 메모리 셀들을 구분하기 위하여 수행될 수 있다.
메모리 셀들(MC)의 산포가 변화함에 따라 메모리 셀들(MC)의 데이터를 독출하는 데 필요한 읽기 전압(VR_F, VR_S, VR_M)의 최적 전압 레벨을 변경할 필요가 있다. 만약, 메모리 셀들(MC)의 인접한 두 프로그램 상태들(Pi, Pi+1) 사이의 밸리(valley)를 검출하고, 검출된 밸리에 대응하는 전압 레벨을 읽기 전압으로 결정한다면, 결정된 읽기 전압은 메모리 장치(120)의 최적의 판독 기준 전압이 될 것이다.
한편, 메모리 장치(120)의 최적의 읽기 전압은 메모리 콘트롤러(110, 도 1)에 의해 결정될 수 있다. 예시적으로, 메모리 장치(120)는 메모리 콘트롤러(110)로부터 독출 커맨드를 수신한 후 독출 동작을 수행하고, 독출된 데이터를 메모리 콘트롤러(110)로 전송할 수 있다. 이 후, 메모리 장치(120)는 메모리 콘트롤러(110)로부터 변경된 읽기 전압을 수신하고, 독출 커맨드를 수신한 후 독출 동작을 수행하고, 독출된 데이터를 메모리 콘트롤러(110)로 전송하는 동작을 여러 번 수행할 수 있다. 이 경우, 최적의 읽기 전압을 결정하는 데 많은 시간이 소요될 수 있다. 이와 함께 전력 소모도 상당할 수 있다.
만일, 메모리 콘트롤러(110)와 메모리 장치(120) 사이의 데이터를 전송할 필요 없이, 메모리 장치(120) 내부에서 최적의 읽기 전압을 결정할 수 있다면, 메모리 콘트롤러(110)와 메모리 장치(120) 사이의 데이터 통신이 단순화될 수 있을 것이다. 여기에서, 메모리 장치(120) 내부에서 자체적으로 메모리 셀들(MC)의 인접한 두 프로그램 상태들(Pi, Pi+1) 사이의 밸리를 검출하는 동작을 온-칩 밸리 서치(On-chip Valley Search: OVS) 동작이라 칭한다.
도 9는 3비트 멀티 레벨 셀의 페이지 별 독출 동작을 설명하는 도면이다.
도 9를 참조하면, 메모리 셀(MC)이 3비트 멀티 레벨 셀인 경우, 메모리 셀(MC)에 대한 독출 동작은 3회 수행될 수 있으며, 8개의 상태 정보를 3개의 페이지에 나누어 출력할 수 있다. 일 실시예에서, 소거 상태(E)는 데이터 '111'로 할당되고, 제1 프로그램 상태(P1)는 데이터 '110'으로 할당되며, 제2 프로그램 상태(P2)는 데이터 '100'으로 할당되고, 제3 프로그램 상태(P3)는 데이터 '000'으로 할당되며, 제4 프로그램 상태(P4)는 데이터 '010'으로 할당되고, 제5 프로그램 상태(P5)는 데이터 '011'로 할당되며, 제6 프로그램 상태(P2)는 데이터 '001'로 할당되고, 제7 프로그램 상태(P3)는 데이터 '101'로 할당될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서 각 프로그램 상태에 할당되는 데이터는 변경될 수 있다.
제1 페이지 독출(1st Page Read)은, 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 제1 밸리(VA1)에 대한 제1 읽기 동작, 그리고 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5) 사이의 제5 밸리(VA5)에 대한 제2 읽기 동작으로 이루어진다.
제2 페이지 독출(2nd Page Read)은, 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2) 사이의 제2 밸리(VA2)에 대한 제1 읽기 동작, 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4) 사이의 제4 밸리(VA4)에 대한 제2 읽기 동작, 그리고 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6) 사이의 제6 밸리(VA6)에 대한 제3 읽기 동작으로 이루어진다.
제3 페이지 독출(3rd Page Read)은, 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3) 사이의 제3 밸리(VA3)에 대한 읽기 동작, 그리고 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7) 사이의 제7 밸리(VA7)에 대한 읽기 동작으로 이루어진다.
도 10은 본 발명의 실시예에 따른 읽기 동작의 시퀀스를 설명하는 도면이다. 도 10에서는 설명의 편의를 위하여 도 9에 도시된 제3 페이지 독출(3rd Page Read)의 읽기 동작에 대하여 설명한다. 제3 페이지 독출(3rd Page Read)의 읽기 동작 설명은 제1 페이지 독출(1st Page Read) 및 제2 페이지 독출(2nd Page Read)의 읽기 동작들에도 동일하게 적용될 수 있다.
도 10을 참조하면, 선택 워드라인(WLn)에 연결된 메모리 셀(MC)에 대한 제3 페이지 독출(3rd Page Read)은 2번의 읽기 동작들(S1010, S1020)과 제1 및 제2 읽기 동작들(S1010, S1020)에서 센싱된 데이터를 페이지 버퍼부(125, 도 2)의 래치들로부터 입출력 회로부(126, 도 2)로 출력하는 덤핑 동작(S1030)으로 수행된다.
본 실시예에서, 제1 읽기 동작(S1010)은 제7 밸리(VA7)에 대한 읽기 동작이고, 제2 읽기 동작(S1020)은 제3 밸리(VA3)에 대한 읽기 동작일 수 있다. 실시예에 따라, 제1 읽기 동작(S1010)이 제3 밸리(VA3)에 대해서 수행되고, 제2 읽기 동작(S1020)이 제7 밸리(VA7)에 대해서 수행될 수 있다.
제3 페이지 독출(3rd Page Read)의 제1 읽기 동작(S1010)은 OVS 동작이라 칭할 수 있다. 제1 읽기 동작(S1010)은 제7 밸리(VA7)에 대한 제1 내지 제3 센싱 동작들(F_SENSE, S_SENSE, M_SENSE)을 순차적으로 수행할 수 있다. 제1 센싱 동작(F_SENSE)은 제1 읽기 전압(VR7_F)을 이용하여 메모리 셀(MC)의 데이터를 읽고, 읽혀진 데이터를 페이지 버퍼부(125)의 래치에 저장하는 동작으로 수행될 수 있다. 제2 센싱 동작(S_SENSE)은 제2 읽기 전압(VR7_S)을 이용하여 메모리 셀(MC)의 데이터를 읽고, 읽혀진 데이터를 페이지 버퍼부(125)의 래치에 저장하는 동작으로 수행될 수 있다. 제3 센싱 동작(M_SENSE)은 제3 읽기 전압(VR7_M)을 이용하여 메모리 셀(MC)의 데이터를 읽고, 읽혀진 데이터를 페이지 버퍼부(125)의 래치에 저장하는 동작으로 수행될 수 있다.
제3 페이지 독출(3rd Page Read)의 제2 읽기 동작(S1020)은 카운트 동작(XCNT), 판단 동작(COMP), 그리고 센싱 동작(SENSE)을 순차적으로 수행할 수 있다. 제3 페이지 독출(3rd Page Read)의 제2 읽기 동작(S1020)은 센싱 동작(SENSE) 후 데이터 리커버 리드 동작(DR_READ)을 선택적으로 수행할 수 있다. 카운트 동작(XCNT)은 제1 내지 제3 센싱 동작들(F_SENSE, S_SENSE, M_SENSE)에 따라 페이지 버퍼부(125)의 래치들에 저장된 데이터에 대한 배타적 논리합(XOR) 연산을 수행하고, XOR 연산 결과를 카운트하는 동작으로 수행될 수 있다.
판단 동작(COMP)은 카운트 동작(XCNT)에서 얻어진 카운트 값을 제1 및 제2 기준 값들(A, B)과 비교할 수 있다. 제1 기준값(A)은 제1 내지 제3 센싱 동작들(F_SENSE, S_SENSE, M_SENSE)의 독출 데이터 중 어느 독출 데이터를 선택하여 출력할 것인지를 결정하는 파라미터이고, 제2 기준 값(B)은 데이터 리커버 리드 동작을 수행할지 여부를 결정하는 파라미터이다.
판단 동작(COMP)의 비교 결과에 따라, 제3 밸리(VA3)에 대한 읽기 동작의 센싱 동작(SENSE)이 제어될 수 있다. 또한, 판단 동작(COMP)의 비교 결과에 따라, 선택적으로 인접한 상위 워드라인(WLn+1)에 대한 데이터 리커버 리드 동작(DR_READ)이 제어될 수 있다.
덤핑 동작(S1030)은, 제1 및 제2 읽기 동작들(S1010, S1020)에서 센싱된 데이터를 페이지 버퍼부(125, 도 2)의 래치들로부터 입출력 회로부(126, 도 2)로 출력할 수 있다. 예시적으로, 덤핑 동작(S1030)은 판단 동작(COMP)의 비교 결과에 따라, 제1 읽기 동작(S1010)에서 수행된 제1 내지 제3 센싱 동작들(F_SENSE, S_SENSE, M_SENSE)의 독출 데이터 중 하나를 선택하여 입출력 회로부(126)로 출력할 수 있다.
이 하, 도 11a 내지 도 11e에서, 제3 페이지 독출(3rd Page Read)의 읽기 동작을 구성하는 제1 읽기 동작(S1010)의 제1 내지 제3 센싱 동작들(F_SENSE, S_SENSE, M_SENSE)과 제2 읽기 동작(S1020)의 카운트 동작(XCNT), 판단 동작(COMP), 센싱 동작(SENSE) 및 데이터 리커버 리드 동작(DR_READ)이 구체적으로 설명될 것이다.
도 11a 내지 도 11e는 본 발명의 실시예에 따른 OVS 동작을 설명하는 도면이다. 도 11a 내지 도 11e는 도 10의 제3 페이지 독출의 읽기 동작에 따른 OVS 동작을 설명한다.
도 11a를 참조하면, 선택 워드라인(WLn)의 메모리 셀들(MC)의 데이터와 관련된 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7)의 문턱 전압 산포들(1110, 1120)을 보여준다. 문턱 전압 산포들(1110, 1120)은 외부 자극, 마모 및/또는 워드라인 커플링 등으로 인해 문턱 전압 이동이 일어나서 변경된 문턱 전압 산포들(1110, 1122)로 편향될 수 있다(deviate). 도면의 간결성을 위하여, 제7 프로그램 상태(P7)의 문턱 전압 산포(1120)가 변경된 문턱 전압 산포(1122)로 편향된 경우에 대하여 설명된다. 실시예에 따라, 제6 프로그램 상태(P6)의 문턱 전압 산포(1110)가 문턱 전압 이동되거나 제6 및 제7 프로그램 상태들(P6, P7)의 문턱 전압 산포들(1110, 1120)이 문턱 전압 이동될 수 있다.
제3 페이지 독출(3rd Page Read)의 제1 읽기 동작(S1010)에서, 제1 센싱 동작(F_SENSE)은 제1 읽기 전압(VR7_F)에서 메모리 셀(MC)의 데이터를 독출한다. 이 때, 제1 읽기 전압(VR7_F) 보다 문턱 전압(Vth)이 낮은 메모리 셀들(MC)은 '1'로 독출되고, 제1 읽기 전압(VR7_F) 보다 문턱 전압(Vth)이 높은 메모리 셀들(MC)은 '0'으로 독출된다. 제1 센싱 동작(F_SENSE)에서 독출된 데이터는 페이지 버퍼부(125)의 래치에 저장될 수 있다.
제2 센싱 동작(S_SENSE)은 제2 읽기 전압(VR7_S)에서 메모리 셀(MC)의 데이터를 독출한다. 이 때, 제2 읽기 전압(VR7_S) 보다 문턱 전압(Vth)이 낮은 메모리 셀들(MC)은 '1'로 독출되고, 제2 읽기 전압(VR7_S) 보다 문턱 전압(Vth)이 높은 메모리 셀들(MC)은 '0'으로 독출된다. 제2 센싱 동작(S_SENSE)에서 독출된 데이터는 페이지 버퍼부(125)의 래치에 저장될 수 있다.
제3 센싱 동작(M_SENSE)은 제3 읽기 전압(VR7_M)에서 메모리 셀(MC)의 데이터를 독출한다. 이 때, 제3 읽기 전압(VR7_M) 보다 문턱 전압(Vth)이 낮은 메모리 셀들(MC)은 '1'로 독출되고, 제3 읽기 전압(VR7_M) 보다 문턱 전압(Vth)이 높은 메모리 셀들(MC)은 '0'으로 독출된다. 제3 센싱 동작(M_SENSE)에서 독출된 데이터는 페이지 버퍼부(125)의 래치에 저장될 수 있다.
제3 페이지 독출(3rd Page Read)의 제2 읽기 동작(S1020)에서, 제1 카운트 동작(XCNT1)은 제1 센싱 동작(F_SENSE)에서 독출된 데이터와 제2 센싱 동작(S_SENSE)에서 독출된 데이터에 대하여 제1 XOR 연산을 수행하고, 제1 XOR 연산 결과에서 `1` 의 개수(X)를 카운트할 수 있다. 제1 XOR 연산 결과가 `1`이라는 것은 제1 읽기 전압(VR7_F)과 제2 읽기 전압(VR7_S) 사이에 문턱 전압(Vth)을 갖는 메모리 셀들이 존재한다는 것을 의미한다.
제2 카운트 동작(XCNT2)은 제2 센싱 동작(S_SENSE)에서 독출된 데이터와 제3 센싱 동작(M_SENSE)에서 독출된 데이터에 대하여 제2 XOR 연산을 수행하고, 제2 XOR 연산 결과에서 `1` 의 개수(Y)를 카운트할 수 있다. 제2 XOR 연산 결과가 `1`이라는 것은 제2 읽기 전압(VR7_S)과 제3 읽기 전압(VR7_F) 사이에 문턱 전압(Vth)을 갖는 메모리 셀들이 존재한다는 것을 의미한다.
판단 동작(COMP)에서, 제1 XOR 연산 결과의 제1 카운트 값(X)과 제2 XOR 연산 결과의 제2 카운트 값(Y)은 제1 및 제2 기준 값들(A, B)과 비교될 수 있다. 예시적으로, 제2 카운트 값(Y)이 제1 카운트 값(X)과 제2 기준 값(B) 사이에 있고(X<Y<B), 제1 카운트 값(X)과 제2 카운트 값(Y) 사이의 차 값의 절대치(|X-Y|)가 제1 기준값(A) 보다 크다고 판단될 수 있다. 이 경우, 제1 센싱 동작(F_SENSE)에 이용된 제1 읽기 전압(VR7_F)이 제7 밸리(VA7)의 최적의 읽기 전압인 것으로 판정될 수 있다.
제3 밸리(VA3, 도 9)에 대한 읽기 동작의 센싱 동작(SENSE)은, 1회의 센싱 동작으로 이루어지도록 설정될 수 있다. 제3 밸리(VA3)의 센싱 동작(SENSE)에 이용되는 읽기 전압은 제7 밸리(VA7)의 제1 읽기 전압(VR7_F)에 대응적인 제1 읽기 전압(VR3_F)으로 설정될 수 있다. 제3 밸리(VA3)의 센싱 동작(SENSE)은 제1 읽기 전압(VR3_F)에서 메모리 셀(MC)의 데이터를 독출한다. 이 때, 제1 읽기 전압(VR3_F) 보다 문턱 전압(Vth)이 낮은 메모리 셀들(MC)은 '1'로 독출되고, 제1 읽기 전압(VR3_F) 보다 문턱 전압(Vth)이 높은 메모리 셀들(MC)은 '0'으로 독출된다. 센싱 동작(SENSE)에서 독출된 데이터는 페이지 버퍼부(125)의 래치에 저장될 수 있다.
덤프 동작(DUMP)은 제1 읽기 동작(S1010)에서 수행된 제1 센싱 동작(F_SENSE)의 독출 데이터와 제2 읽기 동작(S1020)에서 수행된 센싱 동작(SENSE)의 독출 데이터를 입출력 회로부(126)로 출력할 수 있다.
도 11b를 참조하면, 제3 페이지 독출(3rd Page Read)의 읽기 동작은, 도 11a의 제3 페이지 독출(3rd Page Read)과 비교하여, 제2 읽기 동작(S1020)의 판단 동작(COMP)과 선택 동작(SELECT)에서 차이가 있고, 나머지 동작들은 동일하다. 이하, 도 11b 내지 도 11e의 제3 페이지 독출(3rd Page Read)은 도 11a의 제3 페이지 독출(3rd Page Read)과의 차이점을 중심으로 설명된다.
도 11b에서, 판단 동작(COMP)에 의해, 제1 카운트 값(X) 또는 제2 카운트 값(Y)이 제2 기준 값(B) 보다 작고((X or Y)<B), 제1 카운트 값(X)과 제2 카운트 값(Y) 사이의 차 값의 절대치(|X-Y|)가 제1 기준값(A) 보다 작다고 판단될 수 있다. 이 경우, 제2 센싱 동작(S_SENSE)에 이용된 제2 읽기 전압(VR7_S)이 제7 밸리(VA7)의 최적의 읽기 전압인 것으로 판정될 수 있다.
제3 밸리(VA3, 도 9)에 대한 읽기 동작의 센싱 동작(SENSE)은, 제7 밸리(VA7)의 제2 읽기 전압(VR7_S)에 대응적인 제2 읽기 전압(VR3_S)으로 설정될 수 있다. 제3 밸리(VA3)의 센싱 동작(SENSE)은 제2 읽기 전압(VR3_S)에서 메모리 셀(MC)의 데이터를 독출한다. 이 때, 제2 읽기 전압(VR3_S) 보다 문턱 전압(Vth)이 낮은 메모리 셀들(MC)은 '1'로 독출되고, 제2 읽기 전압(VR3_S) 보다 문턱 전압(Vth)이 높은 메모리 셀들(MC)은 '0'으로 독출된다. 센싱 동작(SENSE)에서 독출된 데이터는 페이지 버퍼부(125)의 래치에 저장될 수 있다.
덤프 동작(DUMP)은 제1 읽기 동작(S1010)에서 수행된 제2 센싱 동작(S_SENSE)의 독출 데이터와 제2 읽기 동작(S1020)에서 수행된 센싱 동작(SENSE)의 독출 데이터를 입출력 회로부(126)로 출력할 수 있다.
도 11c에서, 판단 동작(COMP)에 의해, 제1 카운트 값(X)이 제2 카운트 값(Y)과 제2 기준 값(B) 사이에 있고(Y<X<B), 제1 카운트 값(X)과 제2 카운트 값(Y) 사이의 차 값의 절대치(|X-Y|)가 제1 기준값(A) 보다 크다고 판단될 수 있다. 이 경우, 제3 센싱 동작(M_SENSE)에 이용된 제3 읽기 전압(VR7_M)이 제7 밸리(VA7)의 최적의 읽기 전압인 것으로 판정될 수 있다.
제3 밸리(VA3, 도 9)에 대한 읽기 동작의 센싱 동작(SENSE)은, 제7 밸리(VA7)의 제3 읽기 전압(VR7_M)에 대응적인 제3 읽기 전압(VR3_M)으로 설정될 수 있다. 제3 밸리(VA3)의 센싱 동작(SENSE)은 제3 읽기 전압(VR3_M)에서 메모리 셀(MC)의 데이터를 독출한다. 이 때, 제3 읽기 전압(VR3_M) 보다 문턱 전압(Vth)이 낮은 메모리 셀들(MC)은 '1'로 독출되고, 제3 읽기 전압(VR3_M) 보다 문턱 전압(Vth)이 높은 메모리 셀들(MC)은 '0'으로 독출된다. 센싱 동작(SENSE)에서 독출된 데이터는 페이지 버퍼부(125)의 래치에 저장될 수 있다.
덤프 동작(DUMP)은 제1 읽기 동작(S1010)에서 수행된 제3 센싱 동작(M_SENSE)의 독출 데이터와 제2 읽기 동작(S1020)에서 수행된 센싱 동작(SENSE)의 독출 데이터를 입출력 회로부(126)로 출력할 수 있다.
도 11d에서, 판단 동작(COMP)에 의해, 제1 카운트 값(X) 또는 제2 카운트 값(Y)이 제2 기준 값(B) 보다 크고((X or Y)>B), 제1 카운트 값(X)이 제2 카운트 값(Y) 보다 작다(X<Y)고 판단될 수 있다. 이 경우, 선택 워드라인(WLn)은 인접한 상위 워드라인(WLn+1)에 의한 워드라인 커플링으로 인해 문턱 전압 이동이 낮은 문턱 전압 쪽으로 편향된 것으로 판정할 수 있다.
판단 동작(COMP)에서, 워드라인 커플링으로 인해 생기는 읽기 에러를 줄이기 위하여, 상위 워드라인(WLn+1)에 대한 데이터 리커버 리드 동작이 필요한 것으로 판단될 수 있다. 이 때, 제1 읽기 동작(S1010)에서 이용된 제1 내지 제3 읽기 전압들(VR7_F, VR7_S, VR7_M) 중 낮은 문턱 전압들(low Vth)이 제7 밸리(VA7)의 최적의 읽기 전압들인 것으로 결정될 수 있다. 즉, 제1 센싱 동작(F_SENSE)에 이용된 제1 읽기 전압(VR7_F)과 제2 센싱 동작(S_SENSE)에 이용된 제2 읽기 전압(VR7_S)이 제7 밸리(VA7)의 최적의 읽기 전압들인 것으로 결정될 수 있다.
제3 밸리(VA3, 도 9)에 대한 읽기 동작의 센싱 동작(SENSE)은, 제7 밸리(VA7)의 제1 및 제2 읽기 전압들(VR7_F, VR7_S)에 대응적인 제1 및 제2 읽기 전압들(VR3_F, VR3_S)로 설정될 수 있다. 제3 밸리(VA3)의 센싱 동작(SENSE)은 제1 및 제2 읽기 전압들(VR3_F, VR3_S)에서 메모리 셀(MC)의 데이터를 독출한다. 이 때, 제1 읽기 전압(VR3_F) 보다 문턱 전압(Vth)이 낮은 메모리 셀들(MC)은 '1'로 독출되고, 제1 읽기 전압(VR3_F) 보다 문턱 전압(Vth)이 높은 메모리 셀들(MC)은 '0'으로 독출된다. 제2 읽기 전압(VR3_S) 보다 문턱 전압(Vth)이 낮은 메모리 셀들(MC)은 '1'로 독출되고, 제2 읽기 전압(VR3_S) 보다 문턱 전압(Vth)이 높은 메모리 셀들(MC)은 '0'으로 독출된다. 센싱 동작(SENSE)에서 독출된 데이터는 페이지 버퍼부(125)의 래치에 저장될 수 있다.
이 후, 데이터 리커버 리드 동작(DR_READ)에서, 상위 워드라인(WLn+1)에 대한 읽기 동작이 수행될 수 있다. 상위 워드라인(WLn+1)에 대한 읽기 동작은 적어도 1번의 센싱 동작으로 구성될 수 있다. 상위 워드라인(WLn+1)에 대한 센싱 동작은 도 5a 및 도 5b에 도시된 읽기 전압들(VR1~VR7) 중 하나를 이용하여 수행될 수 있다. 예를 들어, 상위 워드라인(WLn+1)에 대한 센싱 동작은 읽기 전압들(VR1~VR7)의 중간 전압인 VR4 읽기 전압을 이용하여 수행될 수 있다. 실시예에 따라, 상위 워드라인(WLn+1)에 대한 센싱 동작의 읽기 전압은 커플링을 유발하는 상위 워드라인(WLn+1)의 프로그램 상태에 따라 또는 커플링 크기에 따라 다양하게 설정될 수 있다.
덤프 동작(DUMP)은 제1 읽기 동작(S1010)에서 수행된 3번의 센싱 동작들(F_SENSE, S_SENSE, M_SENSE)의 독출 데이터와 제2 읽기 동작(S1020)에서 수행된 2번의 센싱 동작들(SENSE)의 독출 데이터를 입출력 회로부(126)로 출력할 수 있다.
도 11e에서, 판단 동작(COMP)에 의해, 제1 카운트 값(X) 또는 제2 카운트 값(Y)이 제2 기준 값(B) 보다 크고((X or Y)>B), 제1 카운트 값(X)이 제2 카운트 값(Y) 보다 크다고 판단될 수 있다. 이 경우, 선택 워드라인(WLn)은 인접한 상위 워드라인(WLn+1)에 의한 워드라인 커플링으로 인해 문턱 전압 이동이 높은 문턱 전압 쪽으로 편향된 것으로 판정할 수 있다.
판단 동작(COMP)에서, 워드라인 커플링으로 인해 생기는 읽기 에러를 줄이기 위하여, 상위 워드라인(WLn+1)에 대한 데이터 리커버 리드 동작이 필요한 것으로 판단될 수 있다. 이 때, 제1 읽기 동작(S1010)에서 이용된 제1 내지 제3 읽기 전압들(VR7_F, VR7_S, VR7_M) 중 높은 문턱 전압들(high Vth)이 제7 밸리(VA7)의 최적의 읽기 전압들인 것으로 결정될 수 있다. 즉, 제2 센싱 동작(S_SENSE)에 이용된 제2 읽기 전압(VR7_S)과 제3 센싱 동작(M_SENSE)에 이용된 제3 읽기 전압(VR7_M)이 제7 밸리(VA7)의 최적의 읽기 전압들인 것으로 결정될 수 있다.
제3 밸리(VA3, 도 9)에 대한 읽기 동작의 센싱 동작(SENSE)은, 제7 밸리(VA7)의 제2 및 제3 읽기 전압들(VR7_S, VR7_M)에 대응적인 제2 및 제3 읽기 전압들(VR3_S, VR3_M)로 설정될 수 있다. 제3 밸리(VA3)의 센싱 동작(SENSE)은 제2 및 제3 읽기 전압들(VR3_S, VR3_M)에서 메모리 셀(MC)의 데이터를 독출한다. 이 때, 제2 읽기 전압(VR3_S) 보다 문턱 전압(Vth)이 낮은 메모리 셀들(MC)은 '1'로 독출되고, 제2 읽기 전압(VR3_S) 보다 문턱 전압(Vth)이 높은 메모리 셀들(MC)은 '0'으로 독출된다. 제3 읽기 전압(VR3_M) 보다 문턱 전압(Vth)이 낮은 메모리 셀들(MC)은 '1'로 독출되고, 제3 읽기 전압(VR3_M) 보다 문턱 전압(Vth)이 높은 메모리 셀들(MC)은 '0'으로 독출된다. 센싱 동작(SENSE)에서 독출된 데이터는 페이지 버퍼부(125)의 래치에 저장될 수 있다.
이 후, 데이터 리커버 리드 동작(DR_READ)에서, 상위 워드라인(WLn+1)에 대한 읽기 동작이 수행될 수 있다. 상위 워드라인(WLn+1)에 대한 읽기 동작은 적어도 1번의 센싱 동작으로 구성될 수 있다. 상위 워드라인(WLn+1)에 대한 센싱 동작은 도 5a 및 도 5b에 도시된 읽기 전압들(VR1~VR7) 중 하나를 이용하여 수행될 수 있다. 예를 들어, 상위 워드라인(WLn+1)에 대한 센싱 동작은 읽기 전압들(VR1~VR7)의 중간 전압인 VR4 읽기 전압을 이용하여 수행될 수 있다. 실시예에 따라, 상위 워드라인(WLn+1)에 대한 센싱 동작의 읽기 전압은 커플링을 유발하는 상위 워드라인(WLn+1)의 프로그램 상태에 따라 또는 커플링 크기에 따라 다양하게 설정될 수 있다.
덤프 동작(DUMP)은 제1 읽기 동작(S1010)에서 수행된 3번의 센싱 동작들(F_SENSE, S_SENSE, M_SENSE)의 독출 데이터와 제2 읽기 동작(S1020)에서 수행된 2번의 센싱 동작들(SENSE)의 독출 데이터를 입출력 회로부(126)로 출력할 수 있다.
도 12는 본 발명의 실시예에 따른 읽기 동작을 설명하는 플로우챠트이고, 도 13 내지 도 17은 도 12에서 설명되는 단계별 동작을 보여주는 도면들이다.
도 10과 연계하여 도 12를 참조하면, 선택 워드라인(WLn)에 연결된 메모리 셀(MC)에 대한 제3 페이지 독출(3rd Page Read)의 읽기 동작이 수행될 것이다. 제3 페이지 독출(3rd Page Read)의 읽기 동작의 흐름은 제1 페이지 독출(1st Page Read) 및 제2 페이지 독출(2nd Page Read)의 읽기 동작들에도 동일하게 적용될 수 있다.
S1210 단계에서, 선택 워드라인(WLn)에 연결된 메모리 셀(MC)에 대한 제3 페이지 독출(3rd Page Read)의 제1 읽기 동작이 수행될 수 있다. 제1 읽기 동작은 제7 밸리(VA7)에 대한 3번의 센싱 동작으로 이루어질 수 있다. 제7 밸리(VA7)에 대한 제1 내지 제3 센싱 동작들(F_SENSE, S_SENSE, M_SENSE)이 순차적으로 수행될 수 있다. 제1 센싱 동작(F_SENSE)은 제1 읽기 전압(VR7_F)을 이용하여 메모리 셀(MC)의 데이터를 독출하고, 제2 센싱 동작(S_SENSE)은 제2 읽기 전압(VR7_S)을 이용하여 메모리 셀(MC)의 데이터를 독출하고, 제3 센싱 동작(M_SENSE)은 제3 읽기 전압(VR7_M)을 이용하여 메모리 셀(MC)의 데이터를 독출할 수 있다.
S1212 단계에서, 제1 내지 제3 센싱 동작들(F_SENSE, S_SENSE, M_SENSE)의 독출 데이터에 기초하여 데이터 리커버 리드 동작(DR_READ)이 필요한지 여부가 판단될 것이다. 제1 내지 제3 센싱 동작들(F_SENSE, S_SENSE, M_SENSE)의 독출 데이터에 대하여 배타적 논리합(XOR) 연산이 수행되고, XOR 연산 결과가 카운트되고, 카운트 동작(XCNT)에서 얻어진 카운트 값이 제1 및 제2 기준 값들(A, B)과 비교될 수 있다. 비교 동작은 OVS 동작이라고 말할 수 있다. OVS 동작의 비교 결과에 따라, 선택 워드라인(WLn)에 인접한 상위 워드라인(WLn+1)에 대한 데이터 리커버 리드 동작(DR_READ)이 제어될 수 있다.
만약 S1212 단계의 비교 결과가 제2 카운트 값(Y)이 제1 카운트 값(X)과 제2 기준 값(B) 사이에 있고(X<Y<B), 제1 카운트 값(X)과 제2 카운트 값(Y) 사이의 차 값의 절대치(|X-Y|)가 제1 기준값(A) 보다 크다고 판단되면, 절차는 데이터 리커버 리드 동작(DR_READ)이 필요 없는 S1220 단계로 진행할 것이다. S1220 단계에서, 선택 워드라인(WLn)에 연결된 메모리 셀(MC)에 대한 제3 페이지 독출(3rd Page Read)의 제2 읽기 동작이 수행될 수 있다. 제2 읽기 동작은 제3 밸리(VA3)에 대한 1번의 센싱 동작(SENSE)으로 이루어질 수 있다. 도 13에 도시된 바와 같이, 제3 밸리(VA3)의 센싱 동작(SENSE)에 이용되는 읽기 전압은 제7 밸리(VA7)의 제1 읽기 전압(VR7_F)에 대응적인 제1 읽기 전압(VR3_F)으로 설정될 수 있다. 이 후, S1230 단계로 진행할 것이다.
만약 S1212 단계의 비교 결과가 제1 카운트 값(X) 또는 제2 카운트 값(Y)이 제2 기준 값(B) 보다 작고((X or Y)<B), 제1 카운트 값(X)과 제2 카운트 값(Y) 사이의 차 값의 절대치(|X-Y|)가 제1 기준값(A) 보다 작다고 판단되면, 절차는 데이터 리커버 리드 동작(DR_READ)이 필요 없는 S1220 단계로 진행할 것이다. S1220 단계에서, 선택 워드라인(WLn)에 연결된 메모리 셀(MC)에 대한 제3 페이지 독출(3rd Page Read)의 제2 읽기 동작이 수행될 수 있다. 제2 읽기 동작은 제3 밸리(VA3)에 대한 1번의 센싱 동작(SENSE)으로 이루어질 수 있다. 도 14에 도시된 바와 같이, 제3 밸리(VA3)의 센싱 동작(SENSE)에 이용되는 읽기 전압은 제7 밸리(VA7)의 제2 읽기 전압(VR7_S)에 대응적인 제2 읽기 전압(VR3_S)으로 설정될 수 있다. 이 후, S1230 단계로 진행할 것이다.
만약 S1212 단계의 비교 결과가 제1 카운트 값(X)이 제2 카운트 값(Y)과 제2 기준 값(B) 사이에 있고(Y<X<B), 제1 카운트 값(X)과 제2 카운트 값(Y) 사이의 차 값의 절대치(|X-Y|)가 제1 기준값(A) 보다 크다고 판단되면, 절차는 데이터 리커버 리드 동작(DR_READ)이 필요 없는 S1220 단계로 진행할 것이다. S1220 단계에서, 선택 워드라인(WLn)에 연결된 메모리 셀(MC)에 대한 제3 페이지 독출(3rd Page Read)의 제2 읽기 동작이 수행될 수 있다. 제2 읽기 동작은 제3 밸리(VA3)에 대한 1번의 센싱 동작(SENSE)으로 이루어질 수 있다. 도 15에 도시된 바와 같이, 제3 밸리(VA3)의 센싱 동작(SENSE)에 이용되는 읽기 전압은 제7 밸리(VA7)의 제3 읽기 전압(VR7_M)에 대응적인 제3 읽기 전압(VR3_M)으로 설정될 수 있다. 이 후, S1230 단계로 진행할 것이다.
만약 S1212 단계의 비교 결과가 제1 카운트 값(X) 또는 제2 카운트 값(Y)이 제2 기준 값(B) 보다 크다고 판단되면((X or Y)>B), 절차는 데이터 리커버 리드 동작(DR_READ)이 필요한 S1214 단계로 진행할 것이다.
S1214 단계에서, S1212 단계의 비교 결과가 제1 카운트 값(X)이 제2 카운트 값(Y) 보다 작다고 판단되면, 선택 워드라인(WLn)이 인접한 상위 워드라인(WLn+1)에 의한 워드라인 커플링으로 인해 문턱 전압 이동이 낮은 문턱 전압 쪽으로 편향되었다고 판단되면, 절차는 S1222 단계로 진행할 것이다.
S1222 단계에서, 선택 워드라인(WLn)에 연결된 메모리 셀(MC)에 대한 제3 페이지 독출(3rd Page Read)의 제2 읽기 동작이 수행될 수 있다. 제2 읽기 동작은 제3 밸리(VA3)에 대한 2번의 센싱 동작(SENSE)으로 이루어질 수 있다. 도 16에 도시된 바와 같이, 제7 밸리(VA7)의 제1 및 제2 읽기 전압들(VR7_F, VR7_S)에 대응적인 제1 및 제2 읽기 전압들(VR3_F, VR3_S)로 설정될 수 있다. 이 후, S1226 단계로 진행할 것이다.
S1214 단계에서, S1212 단계의 비교 결과가 제1 카운트 값(X)이 제2 카운트 값(Y) 보다 크다고 판단되면, 선택 워드라인(WLn)이 인접한 상위 워드라인(WLn+1)에 의한 워드라인 커플링으로 인해 문턱 전압 이동이 높은 문턱 전압 쪽으로 편향되었다고 판단되면, 절차는 S1224 단계로 진행할 것이다.
S1224 단계에서, 선택 워드라인(WLn)에 연결된 메모리 셀(MC)에 대한 제3 페이지 독출(3rd Page Read)의 제2 읽기 동작이 수행될 수 있다. 제2 읽기 동작은 제3 밸리(VA3)에 대한 2번의 센싱 동작(SENSE)으로 이루어질 수 있다. 도 17에 도시된 바와 같이, 제7 밸리(VA7)의 제2 및 제3 읽기 전압들(VR7_S, VR7_M)에 대응적인 제2 및 제3 읽기 전압들(VR3_S, VR3_M)로 설정될 수 있다. 이 후, S1226 단계로 진행할 것이다.
S1226 단계에서, 선택 워드라인(WLn)에 인접한 상위 워드라인(WLn+1)에 대한 읽기 동작이 수행될 수 있다. 상위 워드라인(WLn+1)에 대한 읽기 동작은 적어도 1번의 센싱 동작으로 구성될 수 있다. 상위 워드라인(WLn+1)에 대한 센싱 동작은 커플링을 유발하는 상위 워드라인(WLn+1)의 프로그램 상태에 따라 또는 커플링 크기에 따라 읽기 전압이 설정될 수 있다. 이 후, S1230 단계로 진행할 것이다.
S1230 단계에서, 선택 워드라인(WL)의 읽기 동작에서 독출된 데이터 및/또는 상위 워드라인(WLn+1)의 읽기 동작에서 독출된 데이터가 페이지 버퍼부(125, 도 2)에서 입출력 회로부(126, 도 2)로 덤핑할 수 있다. 이 후, 입출력 회로부(126)는 덤핑된 독출 데이터를 입출력 라인(I/O)을 통해서 외부로 출력할 수 있다.
도 18 및 도 19는 본 발명의 실시예에 따른 읽기 동작에서의 센싱 횟수를 설명하는 도면이다. 도 18은 도 12의 S1212 단계에서 데이터 리커버 리드 동작(DR_READ)이 필요하지 않은 경우의 센싱 횟수를 설명하고, 도 19는 데이터 리커버 리드 동작(DR_READ)이 필요한 경우의 센싱 횟수를 설명한다.
도 18을 참조하면, 선택 워드라인(WLn)에 연결된 메모리 셀(MC)에 대한 제3 페이지 독출(3rd Page Read)의 읽기 동작(S1810)에서 데이터 리커버 리드 동작(DR_READ)이 필요하지 않다고 판단되는 경우, 제7 밸리(VA7)에 대한 3번의 센싱 동작에서 찾아낸 최적의 읽기 전압으로 제3 밸리(VA3)에 대한 1번의 센싱 동작으로 이루어질 수 있다. 선택 워드라인(WL)의 읽기 동작(S1810)에서 독출된 데이터는 페이지 버퍼부(125)에 저장된 후 입출력 회로부(126)로 덤핑될 수 있다(S1620).
도 19를 참조하면, 선택 워드라인(WLn)에 연결된 메모리 셀(MC)에 대한 제3 페이지 독출(3rd Page Read)의 읽기 동작(S1910)에서 데이터 리커버 리드 동작(DR_READ)이 필요하다고 판단되는 경우, 제7 밸리(VA7)에 대한 3번의 센싱 동작과 제3 밸리(VA3)에 대한 2번의 센싱 동작으로 이루어질 수 있다. 이 후, 데이터 리커버 리드 동작(DR_READ)은 인접한 상위 워드라인(WLn+1)에 대한 읽기 동작(S1920)이 1회의 센싱 동작으로 이루어지고, 상위 워드라인(WLn+1)에 대한 읽기 동작(S1720)에서 독출된 데이 데이터는 페이지 버퍼부(125)에 저장된 후 입출력 회로부(126)로 덤핑될 수 있다(S1930). 그리고 선택 워드라인(WL)의 읽기 동작(S1710)에서 독출된 데이터도 페이지 버퍼부(125)에 저장된 후 입출력 회로부(126)로 덤핑될 수 있다(S1940).
도 20은 도 19의 비교예로서 설명되는 읽기 동작을 보여주는 도면이다.
도 20을 참조하면, 데이터 리커버 리드 동작(DR_READ)은 도 19의 데이터 리커버 리드 동작과 비교하여, 선택 워드라인(WLn)에 대한 읽기 동작(S2020)을 수행하고, 인접한 상위 워드라인(WLn+1)에 대한 읽기 동작(S2320)을 수행하는 동작으로 이루어진다. 선택 워드라인(WLn)에 대한 읽기 동작(S2010)이 제7 밸리(VA7)에 대한 1번 또는 2번의 센싱 동작과 제3 밸리(VA3)에 대한 1번의 센싱 동작으로 이루어진 후, 데이터 리커버 리드 동작(DR_READ)에서 선택 워드라인(WLn)에 대한 읽기 동작(S2020)이 중복적으로 이루어지는 것을 볼 수 있다.
중복적인 선택 워드라인(WLn)에 대한 읽기 동작들(S2010, S1020)으로 인해 데이터 리커버 리드 동작(DR_READ) 시간이 길어질 수 있다. 데이터 리커버 리드 동작(DR_READ)은 불휘발성 메모리 장치(120)의 신뢰성을 위하여 추가적으로 수행되는 동작이다. 추가적으로 수행되는 데이터 리커버 리드 동작(DR_READ) 시간이 길어진다면, 불휘발성 메모리 장치(120)의 고속의 읽기 동작 성능에 적합하지 않을 것이다.
도 21은 본 발명의 실시예들에 따른 OVS 동작과 데이터 리커버 리드 동작을 수행하는 메모리 시스템이 적용된 SSD (Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 21을 참조하면, SSD 시스템(2300)은 호스트(2100)와 SSD(2200)를 포함한다. SSD(2200)는 신호 커넥터(2001)를 통해 호스트(2100)와 신호(SIG)를 주고 받는다. SSD(2200)는 SSD 콘트롤러(2210), 복수의 플래시 메모리들(2221~222n), 그리고 버퍼 메모리(2240)를 포함한다.
SSD 콘트롤러(2210)는 호스트(2100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(2221~222n)을 제어할 수 있다. 예시적으로, 플래시 메모리들(2221~222n)은 도 1 내지 도 20를 참조하여 설명된 불휘발성 메모리 장치(120)에 대응할 것이다. 플래시 메모리들(2221~222n)은 데이터 리커버 리드 동작에서 선택 워드라인에 대한 읽기 동작이 중복적으로 포함되지 않도록 하고, OVS 동작을 통해 최적의 읽기 전압으로 센싱 동작을 제어할 수 있다. 버퍼 메모리(2240)는 SSD(2200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(2240)는 호스트(2100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(2221~222n)로부터 수신된 데이터를 임시 저장하거나, 소프트웨어 계층으로 구현된 리프레쉬 리드 제어부(2214)를 임시 저장할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Claims (20)
- M(M은 3 또는 그 보다 큰 정수)-비트 데이터를 저장하는 메모리 셀들을 포함하는 불휘발성 메모리 장치의 읽기 방법에 있어서,
선택 워드라인에 연결된 메모리 셀에 대하여 M 개의 페이지에 나누어 독출하는 단계;
제1 내지 제M 페이지 독출 마다, 해당 페이지 독출에서 상기 메모리 셀들의 문턱 전압 산포의 밸리들 중 일부에 대하여 센싱 동작들을 수행하는 단계;
상기 제1 내지 제M 페이지 독출 마다, 상기 일부의 문턱 전압 산포의 밸리들 중 하나에 대하여, 해당 밸리에 N(N은 3 또는 그 보다 큰 정수)번의 센싱 동작들을 수행하여 온-칩 밸리 서치(On-chip Valley Search: OVS) 동작을 수행하는 단계; 및
상기 해당 밸리에서 상기 OVS 동작의 결과에 따라, 상기 선택 워드라인에 인접한 상위 워드라인에 대한 데이터 리커버 리드 동작이 필요하다고 판단되면, 상기 상위 워드라인에 대한 읽기 동작을 통해 상기 데이터 리커버 리드 동작을 수행하는 단계를 포함하고,
상기 데이터 리커버 리드 동작에서는 상기 선택 워드라인에 대한 읽기 동작을 수행하지 않는 것을 특징으로 하는 읽기 방법. - 제1항에 있어서, 상기 읽기 방법은
상기 해당 밸리의 상기 OVS 동작의 결과에 따라, 상기 일부의 문턱 전압 산포의 밸리들 중 나머지 밸리들에 대하여 센싱 회수를 결정하는 단계를 더 포함하는 것을 특징으로 하는 읽기 방법. - 제2항에 있어서,
상기 나머지 밸리들에 대하여 상기 센싱 회수는 상기 불휘발성 메모리 장치의 내부에서 결정되는 것을 특징으로 하는 읽기 방법. - 제2항에 있어서,
상기 OVS 동작의 결과, 상기 데이터 리커버 리드 동작이 필요하지 않다고 판단되는 경우, 상기 나머지 밸리들에 대한 센싱 회수는 1번으로 결정되는 것을 특징으로 하는 읽기 방법. - 제4항에 있어서,
상기 나머지 밸리들에 대한 상기 1번의 센싱 동작은, 상기 N번의 센싱 동작들에 이용된 읽기 전압들 중 하나에 대응하는 읽기 전압을 이용하여 수행되는 것을 특징으로 하는 읽기 방법. - 제2항에 있어서,
상기 OVS 동작의 결과, 상기 데이터 리커버 리드 동작이 필요하다고 판단되는 경우, 상기 나머지 밸리들에 대한 센싱 회수는 (N-1)번으로 결정되는 것을 특징으로 하는 읽기 방법. - 제6항에 있어서,
상기 나머지 밸리들에 대한 상기 (N-1)번의 센싱 동작은, 상기 N번의 센싱 동작들에 이용된 읽기 전압들 중 최저 읽기 전압이 포함된 낮은 쪽의 (N-1)개 읽기 전압들에 대응하는 읽기 전압들을 이용하여 수행되는 것을 특징으로 하는 읽기 방법. - 제6항에 있어서,
상기 나머지 밸리들에 대한 상기 (N-1)번의 센싱 동작은, 상기 N번의 센싱 동작들에 이용된 읽기 전압들 중 최고 읽기 전압이 포함된 높은 쪽의 (N-1)개 읽기 전압들에 대응하는 읽기 전압들을 이용하여 수행되는 것을 특징으로 하는 읽기 방법. - M(M은 3 또는 그 보다 큰 정수)-비트 데이터를 저장하는 메모리 셀들을 포함하는 불휘발성 메모리 장치의 읽기 방법에 있어서,
선택 워드라인에 연결된 메모리 셀에 대하여 M 개의 페이지에 나누어 독출하는 단계;
제1 내지 제M 페이지 독출 마다, 해당 페이지 독출에 해당하는 상기 메모리 셀들의 문턱 전압 산포의 일부 밸리들 각각에 대하여 읽기 전압을 결정하는 온-칩 밸리 서치(On-chip Valley Search: OVS) 동작을 상기 불휘발성 메모리 장치 내부에서 수행하는 단계; 및
상기 OVS 동작의 결과에 따라, 상기 선택 워드라인에 인접한 상위 워드라인에 대한 데이터 리커버 리드 동작을 선택적으로 수행하는 단계를 포함하는 것을 특징으로 하는 읽기 방법. - 제9항에 있어서, 상기 OVS 동작을 수행하는 단계는
제1 읽기 전압에서 상기 메모리 셀의 데이터를 독출하는 제1 센싱 동작을 수행하는 단계;
상기 제1 읽기 전압 보다 높은 제2 읽기 전압에서 상기 메모리 셀의 데이터를 독출하는 제2 센싱 동작을 수행하는 단계;
상기 제2 읽기 전압 보다 높은 제3 읽기 전압에서 상기 메모리 셀의 데이터를 독출하는 제3 센싱 동작을 수행하는 단계; 및
상기 제1 내지 제3 센싱 동작들에서 독출된 데이터에 기초하여 해당 밸리의 읽기 전압을 판정하는 단계; 및
판정 결과에 따라, 상기 해당 페이지 독출의 상기 일부의 문턱 전압 산포의 밸리들 중 나머지 밸리들에 대한 읽기 전압을 결정하는 단계를 포함하는 읽기 방법. - 제10항에 있어서, 상기 해당 밸리의 읽기 전압을 판정하는 단계는
상기 제1 센싱 동작에서 독출된 데이터와 상기 제2 센싱 동작에서 독출된 데이터에 대하여 제1 XOR 연산을 수행하는 단계;
상기 제1 XOR 연산 결과에서 `1` 의 개수를 카운트하여 제1 카운트 값으로 저장하는 단계;
상기 제2 센싱 동작에서 독출된 데이터와 상기 제3 센싱 동작에서 독출된 데이터에 대하여 제2 XOR 연산을 수행하는 단계;
상기 제2 XOR 연산 결과에서 `1` 의 개수를 카운트하여 제2 카운트 값으로 저장하는 단계; 및
상기 제1 카운트 값과 상기 제2 카운트 값을 제1 및 제2 기준 값들과 비교하는 단계를 포함하는 것을 특징으로 하는 읽기 방법. - 제11항에 있어서,
상기 제1 기준값은 상기 제1 내지 제3 센싱 동작들의 독출 데이터 중 어느 독출 데이터를 선택하여 출력할 것인지를 결정하는 파라미터이고,
상기 제2 기준 값은 데이터 리커버 리드 동작을 수행할지 여부를 결정하는 파라미터인 것을 특징으로 하는 읽기 방법. - 제12항에 있어서, 상기 나머지 밸리들에 대한 읽기 전압을 결정하는 단계는,
상기 제2 카운트 값이 상기 제1 카운트 값과 상기 제2 기준 값 사이에 있고, 상기 제1 카운트 값과 상기 제2 카운트 값 사이의 차 값의 절대치가 상기 제1 기준값보다 크다고 판단되면, 상기 나머지 밸리들에 대한 읽기 전압은 상기 제1 읽기 전압에 대응적인 읽기 전압으로 설정되는 것을 특징으로 하는 읽기 방법. - 제12항에 있어서, 상기 나머지 밸리들에 대한 읽기 전압을 결정하는 단계는,
상기 제1 카운트 값 또는 상기 제2 카운트 값이 상기 제2 기준 값보다 작고, 상기 제1 카운트 값과 상기 제2 카운트 값 사이의 차 값의 절대치가 상기 제1 기준값보다 작다고 판단되면, 상기 나머지 밸리들에 대한 읽기 전압은 상기 제2 읽기 전압에 대응적인 읽기 전압으로 설정되는 것을 특징으로 하는 읽기 방법. - 제12항에 있어서, 상기 나머지 밸리들에 대한 읽기 전압을 결정하는 단계는,
상기 제1 카운트 값이 상기 제2 카운트 값과 상기 제2 기준 값 사이에 있고, 상기 제1 카운트 값과 상기 제2 카운트 값 사이의 차 값의 절대치가 상기 제1 기준값 보다 크다고 판단되면, 상기 나머지 밸리들에 대한 읽기 전압은 상기 제3 읽기 전압에 대응적인 읽기 전압으로 설정되는 것을 특징으로 하는 읽기 방법. - 제12항에 있어서, 상기 나머지 밸리들에 대한 읽기 전압을 결정하는 단계는,
상기 제1 카운트 값 또는 상기 제2 카운트 값이 상기 제2 기준 값 보다 크고, 상기 제1 카운트 값이 상기 제2 카운트 값보다 작다고 판단되면, 상기 나머지 밸리들에 대한 읽기 전압은 상기 제1 및 제2 읽기 전압들 각각에 대응적인 읽기 전압들로 설정되는 것을 특징으로 하는 읽기 방법. - 제12항에 있어서, 상기 나머지 밸리들에 대한 읽기 전압을 결정하는 단계는,
상기 제1 카운트 값 또는 상기 제2 카운트 값이 상기 제2 기준 값보다 크고, 상기 제1 카운트 값이 상기 제2 카운트 값보다 크다고 판단되면, 상기 나머지 밸리들에 대한 읽기 전압은 상기 제2 및 제3 읽기 전압들 각각에 대응적인 읽기 전압들로 설정되는 것을 특징으로 하는 읽기 방법. - 제9항에 있어서,
상기 데이터 리커버 리드 동작이 수행되는 경우, 상기 데이터 리커버 리드 동작 중에 상기 선택 워드라인에 대한 읽기 동작을 수행하지 않는 것을 특징으로 하는 읽기 방법. - 행들과 열들로 배열된 M(M은 3 또는 그 보다 큰 정수)-비트 데이터를 저장하는 메모리 셀들을 갖는 메모리 셀 어레이;
상기 메모리 셀 어레이로부터 상기 메모리 셀의 데이터를 독출하도록 구성되는 페이지 버퍼부; 및
선택 워드라인에 연결된 상기 메모리 셀에 대하여 M 개의 페이지에 나누어 독출하고, 해당 페이지 독출에서 상기 메모리 셀들의 일부의 문턱 전압 산포 밸리들 중 하나에 대하여 해당 밸리에 N(N은 3 또는 그 보다 큰 정수)번의 센싱 동작들을 통해 OVS 동작을 수행하고, 상기 OVS 동작의 결과에 따라, 상기 선택 워드라인에 인접한 상위 워드라인에 대한 데이터 리커버 리드 동작이 필요한지 여부를 판단하고, 상기 일부의 문턱 전압 산포의 밸리들 중 나머지 밸리들에 대하여 센싱 회수를 결정하는 제어 로직부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치. - 제19항에 있어서,
상기 제어 로직부는, 상기 데이터 리커버 리드 동작이 필요하다고 판단되는 경우, 상기 데이터 리커버 리드 동작에서 상기 선택 워드라인에 대한 읽기 동작이 수행되지 않도록 하는 것을 특징으로 하는 불휘발성 메모리 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170006282A KR102663813B1 (ko) | 2017-01-13 | 2017-01-13 | 최적의 읽기 전압으로 독출하는 불휘발성 메모리 장치 |
| US15/716,404 US10163518B2 (en) | 2017-01-13 | 2017-09-26 | Non-volatile memory device for reading data with optimized read voltage |
| CN201711274002.XA CN108305660B (zh) | 2017-01-13 | 2017-12-06 | 用于以优化读取电压读取数据的非易失性存储器设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170006282A KR102663813B1 (ko) | 2017-01-13 | 2017-01-13 | 최적의 읽기 전압으로 독출하는 불휘발성 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180083689A true KR20180083689A (ko) | 2018-07-23 |
| KR102663813B1 KR102663813B1 (ko) | 2024-05-07 |
Family
ID=62841101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170006282A KR102663813B1 (ko) | 2017-01-13 | 2017-01-13 | 최적의 읽기 전압으로 독출하는 불휘발성 메모리 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10163518B2 (ko) |
| KR (1) | KR102663813B1 (ko) |
| CN (1) | CN108305660B (ko) |
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- 2017-09-26 US US15/716,404 patent/US10163518B2/en active Active
- 2017-12-06 CN CN201711274002.XA patent/CN108305660B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20180204624A1 (en) | 2018-07-19 |
| KR102663813B1 (ko) | 2024-05-07 |
| CN108305660B (zh) | 2022-04-26 |
| CN108305660A (zh) | 2018-07-20 |
| US10163518B2 (en) | 2018-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |