TWI684180B - 資料讀取方法、儲存控制器與儲存裝置 - Google Patents

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Abstract

本發明提供一種資料讀取方法。所述方法包括反應於根據對應目標字元線的多個實體頁面的多個監控結果判定需對所述多個實體頁面中的一目標實體頁面執行讀取電壓最佳化操作，更新對應所述目標實體頁面的目標最佳化計數值；以及根據所述目標最佳化計數值，執行對應所述目標字元線的一第一型讀取電壓最佳化操作、一第二型讀取電壓最佳化操作或一第三型讀取電壓最佳化操作，以獲得對應所述目標字元線的最佳化讀取電壓組，其中所述目標字元線經由使用所述最佳化讀取電壓組來被讀取。

Description

資料讀取方法、儲存控制器與儲存裝置
本發明是有關於一種資料讀取方法，且特別是有關於一種適用於配置有可複寫式非揮發性記憶體模組的儲存裝置的資料讀取方法、儲存控制器與儲存裝置。
一般來說，在對可複寫式非揮發性記憶體模組讀取資料時，若讀取失敗的情況沒有發生，系統會使用預設讀取電壓組或之前用過的最佳化讀取電壓組來讀取資料。直到讀取失敗的情況發生，系統(儲存系統)才會不使用預設讀取電壓組或已用過的最佳電壓，並且對應地調整讀取電壓組，以嘗試找到一個最佳化後的讀取電壓組，進而藉由使用最佳化的讀取電壓來成功地讀取到正確資料。
然而，傳統上調整讀取電壓組以獲得最佳化讀取電壓組來讀取資料的作法大多是針對對應目標字元線的讀取電壓組來進行讀取電壓最佳化操作(亦稱，字元線等級(Wordline Level)讀取電壓最佳化操作)，對所述目標字元線的所有實體頁面一齊進行 讀取電壓最佳化操作。也就是說，傳統作法忽略了導致讀取失敗的原因可能不是源自於所述目標字元線的所有實體頁面，而是源自於所述目標字元線的讀取狀況較差(如，錯誤位元數較多的目標實體頁面)的特定實體頁面。
由於傳統方式並不能夠僅針對目標字元線的讀取狀況較差的特定實體頁面來僅對用以辨識所述特定實體頁面的轉換讀取電壓來進行頁面等級(Page Level)讀取電壓最佳化操作。因此，每當目標字元線的多個實體頁面中的一個特定實體頁面的讀取狀況較差時，傳統方式就會需要耗費較大的資源來執行整個目標字元線的讀取電壓最佳化操作，以可獲得對應特定實體頁面的轉換讀取電壓的最佳化讀取電壓，進而改善所述特定實體頁面的讀取狀況。如此一來，便導致了讀取資料的效率降低。
另一方面，當所述目標字元線的特定實體頁面因讀取狀況較差而被判定需要被執行讀取電壓最佳化操作時，目前的傳統作法並沒有考量或預測其他的實體頁面是否在此時機點也需要被執行讀取電壓最佳化。也就是說，目前的傳統作法需要等到字元線的多個實體頁面中的特定實體頁面發生讀取狀況較差的現象時，才會對特定實體頁面或字元線來進行讀取電壓最佳化。如此一來，由於傳統作法是因為執行資料讀取操作而發現到特定實體頁面的讀取狀況較差才進行讀取電壓最佳化操作，上述的傳統作法有可能導致了資料讀取操作的延遲，降低了儲存裝置整體的效率。
因此，如何決定且預測用以執行字元線等級讀取電壓最佳化操作的時機與用以執行頁面等級讀取電壓最佳化操作的時機，並且在不需要準備驗證資料的情況下，快速且有效率地對用以辨識特定實體頁面的儲存狀態的轉換讀取電壓進行最佳化，以改善傳統作法的缺陷，進而提昇可複寫式非揮發性記憶體模組的資料讀取效率且降低減碼操作的負荷，是本領域人員研究的課題之一。
本發明提供一種資料讀取方法、儲存控制器與儲存裝置，可決定且預測用以執行字元線等級讀取電壓最佳化操作的時機與用以執行頁面等級讀取電壓最佳化操作的時機，在不需要準備已驗證資料的情況下，快速且有效率地獲得精確的頁面等級的最佳化讀取電壓組，進而可經由最佳化讀取電壓組來正確地讀取對應的實體頁面的資料，進而增進了資料讀取操作的效率。
本發明的一實施例提供適用於配置有一可複寫式非揮發性記憶體模組的一儲存裝置的一種資料讀取方法。所述可複寫式非揮發性記憶體模組具有多個字元線，其中所述多個字元線的每一個字元線耦接至多個記憶胞，其中所述多個記憶胞中的每一個記憶胞包括多個實體頁面，並且所述多個實體頁面中的每一個實體頁面用以被程式化為一位元值。所述方法包括：選擇所述多個字元線的其中之一作為一目標字元線，並且監控所選擇之所述目 標字元線的多個實體頁面，以獲得分別對應所述目標字元線的所述多個實體頁面的多個監控結果；反應於根據所述多個監控結果判定需對所述目標字元線的所述多個實體頁面中的一目標實體頁面執行讀取電壓最佳化操作，更新對應所述目標實體頁面的目標最佳化計數值；以及根據所述目標最佳化計數值，執行對應所述目標字元線的一第一型讀取電壓最佳化操作、一第二型讀取電壓最佳化操作或一第三型讀取電壓最佳化操作，以獲得對應所述目標字元線的最佳化讀取電壓組，其中所述目標字元線經由使用所述最佳化讀取電壓組來被讀取。
本發明的一實施例提供用於控制配置有可複寫式非揮發性記憶體模組的儲存裝置的一種儲存控制器。所述儲存控制器包括：連接介面電路、記憶體介面控制電路、讀取電壓管理電路單元以及處理器。連接介面電路用以耦接至主機系統。記憶體介面控制電路用以耦接至所述可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個字元線，其中所述多個字元線的每一個字元線耦接至多個記憶胞，其中所述多個記憶胞中的每一個記憶胞包括多個實體頁面，並且所述多個實體頁面中的每一個實體頁面用以被程式化為一位元值。處理器耦接至所述連接介面電路、所述記憶體介面控制電路及所述讀取電壓管理電路單元。所述處理器用以選擇所述多個字元線的其中之一作為一目標字元線，並且監控所選擇之所述目標字元線的多個實體頁面，以獲得分別對應所述目標字元線的所述多個實體頁面的多個 監控結果。反應於所述處理器根據所述多個監控結果判定需對所述目標字元線的所述多個實體頁面中的一目標實體頁面執行讀取電壓最佳化操作，所述讀取電壓管理電路單元用以更新對應所述目標實體頁面的一目標最佳化計數值，其中所述讀取電壓管理電路單元更用以根據所述目標最佳化計數值，執行對應所述目標字元線的一第一型讀取電壓最佳化操作、一第二型讀取電壓最佳化操作或一第三型讀取電壓最佳化操作，以獲得對應所述目標字元線的最佳化讀取電壓組，其中所述目標字元線經由使用所述最佳化讀取電壓組來被讀取。
本發明的一實施例提供一種儲存裝置。所述儲存裝置包括可複寫式非揮發性記憶體模組、記憶體介面控制電路與處理器。所述可複寫式非揮發性記憶體模組具有多個字元線，其中每一該些字元線耦接至多個記憶胞，其中所述多個記憶胞中的每一個記憶胞包括多個實體頁面，並且所述多個實體頁面中的每一個實體頁面用以被程式化為一位元值。所述記憶體介面控制電路用以耦接至該可複寫式非揮發性記憶體模組。所述處理器耦接至該記憶體介面控制電路。所述處理器載入且執行一讀取電壓管理程式碼模組，以實現一資料讀取方法。所述資料讀取方法包括下列步驟：選擇所述多個字元線的其中之一作為一目標字元線，並且監控所選擇之所述目標字元線的多個實體頁面，以獲得分別對應所述目標字元線的所述多個實體頁面的多個監控結果；反應於根據所述多個監控結果判定需對所述目標字元線的所述多個實體頁 面中的一目標實體頁面執行讀取電壓最佳化操作，更新對應所述目標實體頁面的目標最佳化計數值；以及根據所述目標最佳化計數值，執行對應所述目標字元線的一第一型讀取電壓最佳化操作、一第二型讀取電壓最佳化操作或一第三型讀取電壓最佳化操作，以獲得對應所述目標字元線的最佳化讀取電壓組，其中所述目標字元線經由使用所述最佳化讀取電壓組來被讀取。
基於上述，本發明實施例所提供的資料讀取方法、儲存控制器與儲存裝置，可反應於判定需對目標字元線的多個實體頁面中的一目標實體頁面執行讀取電壓最佳化操作來更新對應所述目標實體頁面的目標最佳化計數值，並且根據所述目標最佳化計數值，判斷是否要對其他實體頁面或對整個所述目標字元線執行讀取電壓最佳化操作；以及在所述讀取電壓最佳化操作完成後，使用所獲得的對應所述目標字元線的最佳化讀取電壓組來讀取所述目標字元線。如此一來，可增進了從所述目標字元線所讀取資料的正確性，並且增進了儲存裝置的資料讀取操作的整體效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10‧‧‧主機系統
20‧‧‧儲存裝置
110、211‧‧‧處理器
120‧‧‧主機記憶體
130‧‧‧資料傳輸介面電路
210‧‧‧儲存控制器
212‧‧‧資料傳輸管理電路
213‧‧‧記憶體介面控制電路
214‧‧‧錯誤檢查與校正電路
215‧‧‧讀取電壓管理電路單元
2151‧‧‧最佳化計數電路
2152‧‧‧讀取電壓最佳化電路
216‧‧‧緩衝記憶體
217‧‧‧電源管理電路
220‧‧‧可複寫式非揮發性記憶體模組
230‧‧‧連接介面電路
S21、S23、S25、S27‧‧‧資料讀取方法的流程步驟
S251、S253、S255、S257、S259‧‧‧步驟S25的流程步驟
S310、S311、S312、S313、S314、S315、S316、S317‧‧‧步驟S27的流程步驟
S320、S321、S322、S323、S324、S325、S326、S327‧‧‧步驟S27的流程步驟
V(i)1~V(i)7‧‧‧讀取電壓
L‧‧‧下實體頁面的位元值
M‧‧‧中實體頁面的位元值
U‧‧‧上實體頁面的位元值
G1~G8‧‧‧葛雷碼
SL1、SL2、SL3‧‧‧下實體頁面的儲存狀態
SM1、SM2、SM3‧‧‧中實體頁面的儲存狀態
SU1、SU2、SU3、SU4、SU5‧‧‧上實體頁面的儲存狀態
TPL、TPM、TPU‧‧‧讀取電壓最佳化週期
T0~T6‧‧‧時間點
圖1是根據本發明的一實施例所繪示的主機系統及儲存裝置的方塊示意圖。
圖2A是根據本發明的一實施例所繪示的資料讀取方法的流程圖。
圖2B是根據本發明的一實施例所繪示的圖2的步驟S25的流程圖。
圖3A是根據本發明的一實施例所繪示的圖2的步驟S27的流程圖。
圖3B是根據本發明的另一實施例所繪示的圖2的步驟S27的流程圖。
圖4A為根據本發明的一實施例所繪示的對應第一讀取電壓態樣的字元線的多個記憶胞的臨界電壓分佈及對應的實體頁面的儲存狀態的示意圖。
圖4B為根據本發明的一實施例所繪示的對應第一讀取電壓態樣的字元線的多個實體頁面各自的讀取電壓最佳化週期的示意圖。
圖5A為根據本發明的一實施例所繪示的對應第二讀取電壓態樣的字元線的多個記憶胞的臨界電壓分佈及對應的實體頁面的儲存狀態的示意圖。
圖5B為根據本發明的一實施例所繪示的對應第二讀取電壓態樣的字元線的多個實體頁面各自的讀取電壓最佳化週期的示意圖。
在本實施例中，儲存裝置包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與儲存裝置控制器(亦稱，儲存控制器或儲存控制電路)。此外，儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至儲存裝置或從儲存裝置中讀取資料。
圖1是根據本發明的一實施例所繪示的主機系統及儲存裝置的方塊示意圖。
請參照圖1，主機系統(Host System)10包括處理器(Processor)110、主機記憶體(Host Memory)120及資料傳輸介面電路(Data Transfer Interface Circuit)130。在本實施例中，資料傳輸介面電路130耦接(亦稱，電性連接)至處理器110與主機記憶體120。在另一實施例中，處理器110、主機記憶體120與資料傳輸介面電路130之間利用系統匯流排(System Bus)彼此耦接。
儲存裝置20包括儲存控制器(Storage Controller)210、可複寫式非揮發性記憶體模組(Rewritable Non-Volatile Memory Module)220及連接介面電路(Connection Interface Circuit)230。其中，儲存控制器210包括處理器211、資料管理電路(Data Management Circuit)212與記憶體介面控制電路(Memory Interface Control Circuit)213。
在本實施例中，主機系統10是透過資料傳輸介面電路130與儲存裝置20的連接介面電路230耦接至儲存裝置20來進行資料的存取操作。例如，主機系統10可經由資料傳輸介面電路130 將資料儲存至儲存裝置20或從儲存裝置20中讀取資料。
在本實施例中，處理器110、主機記憶體120及資料傳輸介面電路130可設置在主機系統10的主機板上。資料傳輸介面電路130的數目可以是一或多個。透過資料傳輸介面電路130，主機板可以經由有線或無線方式耦接至儲存裝置20。儲存裝置20可例如是隨身碟、記憶卡、固態硬碟(Solid State Drive，SSD)或無線記憶體儲存裝置。無線記憶體儲存裝置可例如是近距離無線通訊(Near Field Communication，NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板也可以透過系統匯流排耦接至全球定位系統(Global Positioning System，GPS)模組、網路介面卡、無線傳輸裝置、鍵盤、螢幕、喇叭等各式I/O裝置。
在本實施例中，資料傳輸介面電路130與連接介面電路230是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準的介面電路。並且，資料傳輸介面電路130與連接介面電路230之間是利用快速非揮發性記憶體介面標準(Non-Volatile Memory express，NVMe)通訊協定來進行資料的傳輸。
然而，必須瞭解的是，本發明不限於此，資料傳輸介面電路130與連接介面電路230亦可以是符合並列先進附件(Parallel Advanced Technology Attachment，PATA)標準、電氣和電子工程師 協會(Institute of Electrical and Electronic Engineers，IEEE)1394標準、序列先進附件(Serial Advanced Technology Attachment，SATA)標準、通用序列匯流排(Universal Serial Bus，USB)標準、SD介面標準、超高速一代(Ultra High Speed-I，UHS-I)介面標準、超高速二代(Ultra High Speed-II，UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card，MMC)介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage，UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics，IDE)標準或其他適合的標準。此外，在另一實施例中，連接介面電路230可與儲存控制器210封裝在一個晶片中，或者連接介面電路230是佈設於一包含儲存控制器210之晶片外。
在本實施例中，主機記憶體120用以暫存處理器110所執行的指令或資料。例如，在本範例實施例中，主機記憶體120可以是動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)、靜態隨機存取記憶體(Static Random Access Memory，SRAM)等。然而，必須瞭解的是，本發明不限於此，主機記憶體120也可以是其他適合的記憶體。
儲存控制器210用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統10的指令在可複寫式非揮發性記憶體模組220中進行資料的寫入、讀取與抹除等運作。
更詳細來說，儲存控制器210中的處理器211為具備運 算能力的硬體，其用以控制儲存控制器210的整體運作。具體來說，處理器211具有多個控制指令，並且在儲存裝置20運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
值得一提的是，在本實施例中，處理器110與處理器211例如是中央處理單元(Central Processing Unit，CPU)、微處理器(micro-processor)、或是其他可程式化之處理單元(Microprocessor)、數位訊號處理器(Digital Signal Processor，DSP)、可程式化控制器、特殊應用積體電路(Application Specific Integrated Circuits，ASIC)、可程式化邏輯裝置(Programmable Logic Device，PLD)或其他類似電路元件，本發明並不限於此。
在一實施例中，儲存控制器210還具有唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當儲存控制器210被致能時，處理器211會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組220中之控制指令載入至儲存控制器210的隨機存取記憶體中。之後，處理器211會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。在另一實施例中，處理器211的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組220的特定區域，例如，可複寫式非揮發性記憶體模組220中專用於存放系統資料的實體儲存單元中。
在本實施例中，如上所述，儲存控制器210還包括資料管理電路212與記憶體介面控制電路213。應注意的是，儲存控制 器210各部件所執行的操作亦可視為儲存控制器210所執行的操作。
其中，資料管理電路212耦接至處理器211、記憶體介面控制電路213與連接介面電路230。資料管理電路212用以接受處理器211的指示來進行資料的傳輸。例如，經由連接介面電路230從主機系統10(如，主機記憶體120)讀取資料，並且將所讀取的資料經由記憶體介面控制電路213寫入至可複寫式非揮發性記憶體模組220中(如，根據來自主機系統10的寫入指令來進行寫入操作)。又例如，經由記憶體介面控制電路213從可複寫式非揮發性記憶體模組220的一或多個實體單元中讀取資料(資料可讀取自一或多個實體單元中的一或多個記憶胞)，並且將所讀取的資料經由連接介面電路230寫入至主機系統10(如，主機記憶體120)中(如，根據來自主機系統10的讀取指令來進行讀取操作)。在另一實施例中，資料管理電路212亦可整合至處理器211中。
記憶體介面控制電路213用以接受處理器211的指示，配合資料管理電路212來進行對於可複寫式非揮發性記憶體模組220的寫入(亦稱，程式化，Programming)操作、讀取操作或抹除操作。
舉例來說，處理器211可執行寫入指令序列，以指示記憶體介面控制電路213將資料寫入至可複寫式非揮發性記憶體模組220中；處理器211可執行讀取指令序列，以指示記憶體介面控制電路213從可複寫式非揮發性記憶體模組220的對應讀取指 令的一或多個實體單元(亦稱，目標實體單元)中讀取資料；處理器211可執行抹除指令序列，以指示記憶體介面控制電路213對可複寫式非揮發性記憶體模組220進行抹除操作。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示對可複寫式非揮發性記憶體模組220執行相對應的寫入、讀取及抹除等操作。在一實施例中，處理器211還可以下達其他類型的指令序列給記憶體介面控制電路213，以對可複寫式非揮發性記憶體模組220執行相對應的操作。
此外，欲寫入至可複寫式非揮發性記憶體模組220的資料會經由記憶體介面控制電路213轉換為可複寫式非揮發性記憶體模組220所能接受的格式。具體來說，若處理器211要存取可複寫式非揮發性記憶體模組220，處理器211會傳送對應的指令序列給記憶體介面控制電路213以指示記憶體介面控制電路213執行對應的操作。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變預設讀取電壓組的多個預設讀取電壓值以進行讀取操作，或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
可複寫式非揮發性記憶體模組220是耦接至儲存控制器 210(記憶體介面控制電路213)並且用以儲存主機系統10所寫入之資料。可複寫式非揮發性記憶體模組220可以是單階記憶胞(Single Level Cell，SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell，MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quadruple Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、三維NAND型快閃記憶體模組(3D NAND flash memory module)或垂直NAND型快閃記憶體模組(Vertical NAND flash memory module)等其他快閃記憶體模組或其他具有相同特性的記憶體模組。可複寫式非揮發性記憶體模組220中的記憶胞是以陣列的方式設置。
在本實施例中，可複寫式非揮發性記憶體模組220具有多個字元線，其中所述多個字元線的每一個字元線耦接至多個記憶胞。同一條字元線上的多個記憶胞會組成一或多個實體程式化單元。此外，多個實體程式化單元可組成一個實體單元(實體區塊或實體抹除單元)。在本實施例中，以三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組做例子來說明，即，在下述的實施例中，會將一個可儲存3個位元值的記憶胞作為一個實體程式化單元(即，在每次程式化操作中，會對一個實體程式化單 元接著一個實體程式化單元來施加程式化電壓以程式化資料)，其中每一個記憶胞包括各自可儲存一個位元值的下實體頁面(Lower Physical Page)、中實體頁面(Middle Physical Page)與上實體頁面(Upper Physical Page)。
在本實施例中，是以記憶胞作為寫入(程式化)資料的最小單位。實體單元為抹除之最小單位，即，每一實體單元含有最小數目之一併被抹除之記憶胞。
儲存控制器210會配置多個邏輯單元給可複寫式非揮發性記憶體模組220。主機系統10是透過所配置的邏輯單元來存取儲存在多個實體單元中的使用者資料。在此，每一個邏輯單元可以是由一或多個邏輯位址組成。例如，邏輯單元可以是邏輯區塊(Logical Block)、邏輯頁面(Logical Page)或是邏輯扇區(Logical Sector)。一個邏輯單元可以是映射至一或多個實體單元，其中實體單元可以是一或多個實體位址、一或多個實體扇、一或多個實體程式化單元或者一或多個實體抹除單元。在本實施例中，邏輯單元為邏輯區塊，並且邏輯子單元為邏輯頁面。每一邏輯單元具有多個邏輯子單元。
此外，儲存控制器210會建立邏輯轉實體位址映射表(Logical To Physical address mapping table)與實體轉邏輯位址映射表(Physical To Logical address mapping table)，以記錄配置給可複寫式非揮發性記憶體模組220的邏輯單元(如，邏輯區塊、邏輯頁面或邏輯扇區)與實體單元(如，實體抹除單元、實體程式化單元、 實體扇區)之間的位址映射關係。換言之，儲存控制器210可藉由邏輯轉實體位址映射表來查找一邏輯單元所映射的實體單元，並且儲存控制器210可藉由實體轉邏輯位址映射表來查找一實體單元所映射的邏輯單元。然而，上述有關邏輯單元與實體單元映射的技術概念為本領域技術人員之慣用技術手段且非本發明所欲闡述的技術方案，不再贅述於此。
在本實施例中，錯誤檢查與校正電路214是耦接至處理器211並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當處理器211從主機系統10中接收到寫入指令時，錯誤檢查與校正電路214會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code，ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且處理器211會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組220中。之後，當處理器211從可複寫式非揮發性記憶體模組220中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路214會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
例如，在對一字元線的多個實體頁面進行資料讀取操作，並且執行對應的錯誤檢查與校正程序時，錯誤檢查與校正電路214可獲得對應所述多個實體頁面的多個校驗子。錯誤檢查與校正電路214可回傳分別對應所述多個實體頁面的所述多個校驗子給處理器211。此外，在錯誤檢查與校正程序完成後，若成功解 碼所讀取之資料，錯誤檢查與校正電路214可獲得分別對應所述多個實體頁面的多個錯誤位元數。錯誤檢查與校正電路214可回傳分別對應所述多個實體頁面的所述多個錯誤位元數給處理器211。
在一實施例中，儲存控制器210還包括緩衝記憶體216與電源管理電路217。緩衝記憶體是耦接至處理器211並且用以暫存來自於主機系統10的資料與指令、來自於可複寫式非揮發性記憶體模組220的資料或其他用以管理儲存裝置20的系統資料，以讓處理器211可快速地從緩衝記憶體216中存取所述資料、指令或系統資料。電源管理電路217是耦接至處理器211並且用以控制儲存裝置20的電源。
在本實施例中，讀取電壓管理電路單元215包括最佳化計數電路2151與讀取電壓最佳化電路2152。所述讀取電壓管理電路單元215用以管理對應多個字元線的多個讀取電壓組。
值得一提的是，為了便於說明，以下的實施例是以三階記憶胞型快閃記憶體模組為例，但本發明的實施例所提供的資料讀取方法亦可應用至其他類型的快閃記憶體模組。
在本實施例中，讀取電壓管理電路單元215可依據所述下實體頁面、中實體頁面與上實體頁面的排列順序分別對三階記憶胞型快閃記憶體模組中的特定字元線的一或多個特定實體頁面進行頁面等級(Page-Level)讀取電壓最佳化操作，以獲得分別對應所述一或多個特定實體頁面(如，下實體頁面、中實體頁面與上 實體頁面的其中之一)的多個最佳化讀取電壓。此外，讀取電壓管理電路單元215亦可直接對所述特定字元線進行字元線等級(Wordline-Level)讀取電壓最佳化操作，以直接對三階記憶胞型快閃記憶體模組中的特定字元線的所有實體頁面一齊執行讀取電壓最佳化操作，進而獲得對應所述特定字元線的最佳化讀取電壓組(包含分別對應至所述多個實體頁面的多個最佳化讀取電壓)。
在本實施例中，若所執行的讀取電壓最佳化操作已經完成且獲得對應所述目標字元線的最佳化讀取電壓組，讀取電壓管理電路單元215可記錄對應所述目標字元線的所述最佳化讀取電壓組。
以下會配合多個圖式來詳細說明本發明的實施例所提供的資料讀取方法、儲存控制器與儲存裝置，並且更說明讀取電壓管理電路單元215如何執行對應所述目標字元線的一第一型讀取電壓最佳化操作、一第二型讀取電壓最佳化操作或一第三型讀取電壓最佳化操作的細節，以及最佳化計數電路2151與讀取電壓最佳化電路2152的運作流程與功能。
圖2A是根據本發明的一實施例所繪示的資料讀取方法的流程圖。請同時參照圖1與圖2A，在步驟S21中，處理器211選擇多個字元線的其中之一作為一目標字元線，並且監控所選擇之所述目標字元線的多個實體頁面，以獲得分別對應所述多個實體頁面的多個監控結果。
具體來說，處理器211可在特定的時間點來選擇可複寫 式非揮發性記憶體模組220的屬於多個實體單元的多個字元線的其中之一個字元線(亦稱，目標字元線)及所述目標字元線的特定實體頁面(亦稱，目標實體頁面)，並且指示讀取電壓管理電路單元215來對此目標字元線的目標實體頁面進行讀取電壓最佳化操作。舉例來說，處理器211可在(1)儲存裝置20閒暇(即，儲存裝置20閒置超過一預定時間門檻值)時；(2)儲存裝置開電時；或(3)從一字元線所讀取的資料的錯誤位元數超過一錯誤位元數門檻值時，來從所有字元線中選擇一目標字元線進行讀取電壓最佳化操作。其中，處理器211可挑選物理狀態較差的字元線(例如，抹除次數較多、讀取次數較多、久存時間較長或錯誤位元數較多的字元線)來做為目標字元線。應注意的是，被選擇之目標字元線的多個記憶胞及多個實體頁面皆已儲存資料(已被程式化資料)。
在一實施例中，處理器211亦可隨機選擇目標字元線，並且根據所選擇的所述目標字元線的多個實體頁面的多個監控結果來選擇所述目標字元線的所述多個實體頁面的一個實體頁面以作為所述目標實體頁面。
在目標字元線被選擇後，處理器211可監控所選擇之所述目標字元線的多個實體頁面，以獲得分別對應所述多個實體頁面的多個監控結果。所述監控結果包括：(1)根據錯誤檢查與校正電路214所回傳的分別對應所述目標字元線的多個實體頁面的多個錯誤位元數；以及(2)分別對應所述目標字元線的多個實體頁面的校驗子。
接著，在步驟S23中，處理器211根據所述多個監控結果，判斷是否需對所述多個實體頁面中的一目標實體頁面執行讀取電壓最佳化操作。根據不同的監控結果，處理器211於步驟S23中會使用不同的判斷方式。
具體來說，若所述多個監控結果為分別對應所述多個實體頁面的多個錯誤位元數，處理器211判斷所述多個錯誤位元數是否大於錯誤位元數門檻值。反應於判定所述多個錯誤位元數中的一目標錯誤位元數大於所述錯誤位元數門檻值，辨識所述目標錯誤位元數所對應的實體頁面為所述目標實體頁面，並且判定需對所述目標字元線的所述多個實體頁面中的所述目標實體頁面執行所述讀取電壓最佳化操作。
另一方面，若對應所述目標字元線的所述多個實體頁面的所述多個監控結果為分別對應所述多個實體頁面的多個校驗子，處理器211判斷所述多個校驗子各自具有的第一位元值(如，“1”)的總數目是否大於校驗子門檻值。反應於判定所述多個校驗子中的一目標校驗子具有的所述第一位元值的總數目大於所述校驗子門檻值，辨識所述目標校驗子所對應的實體頁面為所述目標實體頁面，並且判定需對所述目標字元線的所述多個實體頁面中的所述目標實體頁面執行所述讀取電壓最佳化操作。
在另一實施例，若對應所述目標字元線的所述多個實體頁面的所述多個監控結果為分別對應所述多個實體頁面的多個校驗子，處理器211判斷所述多個校驗子各自具有的第二位元值 (如，“0”)的總數目是否小於另一校驗子門檻值。反應於判定所述多個校驗子中的一目標校驗子具有的所述第二位元值的總數目小於所述另一校驗子門檻值，辨識所述目標校驗子所對應的實體頁面為所述目標實體頁面，並且判定需對所述目標字元線的所述多個實體頁面中的所述目標實體頁面執行所述讀取電壓最佳化操作。
反應於判定不需對所述目標字元線的所述多個實體頁面中的任何一個實體頁面執行讀取電壓最佳化操作(步驟S23→否)，流程接續至步驟S21。即，處理器211可繼續選擇多個字元線的其中之一作為一目標字元線，並且監控所選擇之所述目標字元線的多個實體頁面，以獲得分別對應所述多個實體頁面的多個監控結果。相對地，反應於判定需對所述目標字元線的所述多個實體頁面中的一個目標實體頁面執行讀取電壓最佳化操作(步驟S23→是)，流程接續至步驟S25。此時，處理器211會指示讀取電壓管理電路單元215所述目標實體頁面將執行讀取電壓最佳化操作，並且讀取電壓管理電路單元215會執行步驟S25。
換句話說，在執行步驟S23後，處理器211可判定是否需要對目標字元線中的一個目標實體頁面執行讀取電壓最佳化操作，或判定不需要目標字元線中的任何一個實體頁面執行讀取電壓最佳化操作。
在步驟S25中，讀取電壓管理電路單元215(或最佳化計數電路2151)用以更新對應所述目標實體頁面的目標最佳化計數 值。以下利用圖2B來說明步驟S25的細節。
圖2B是根據本發明的一實施例所繪示的圖2的步驟S25的流程圖。請參照圖2B，在步驟S251中，最佳化計數電路2151辨識分別對應所述多個實體頁面的多個轉換讀取電壓總數。
具體來說，在本實施例中，如上所述，目標字元線的儲存有資料。即，所述目標字元線每個字元線的多個記憶胞用以被程式化以儲存對應不同的多個葛雷碼(Gray Code)的其中之一的位元值，並且所述葛雷碼的總數為N。N為大於2的正整數，並且N的數值會依據所述可複寫式非揮發性記憶體模組220的類型而被預先設定。例如，若可複寫式非揮發性記憶體模組220為TLC，則N=8；若可複寫式非揮發性記憶體模組220為MLC，則N=4；若可複寫式非揮發性記憶體模組220為SLC，則N=2；若可複寫式非揮發性記憶體模組220為QLC，則N=16。
為了統一說明，本實施例是以三階記憶胞型快閃記憶體模組為例，並且目標字元線的多個記憶胞可儲存有分別對應8個葛雷碼(N=8)的位元值。以下先配合圖4A來說明所述多個葛雷碼、對應的多個實體頁面的多個儲存狀態與對應的多個轉換讀取電壓的細節。
圖4A為根據本發明的一實施例所繪示的對應第一讀取電壓態樣的字元線的多個記憶胞的臨界電壓分佈及對應的實體頁面的儲存狀態的示意圖。由於本實施例是以為三階記憶胞NAND型快閃記憶體模組的可複寫式非揮發性記憶體模組220做例子來 說明，其中N等於8(即，23)。三階記憶胞NAND型快閃記憶體模組的每一記憶胞具有三個實體頁面來分別儲存位元資料，所述每一記憶胞包括各自可儲存一個位元值的下實體頁面(Lower Physical Page，L)、中實體頁面(Middle Physical Page，M)與上實體頁面(Upper Physical Page，U)。假設處理器211經由讀取電壓組V(i)的多個讀取電壓V(i)1~V(i)7讀取三階記憶胞NAND型快閃記憶體模組的目標字元線的多個記憶胞(多個目標記憶胞)，並且藉此辨識出所述多個記憶胞所儲存的不同位元值(分別對應不同葛雷碼的位元值)。所述多個讀取電壓V(i)1~V(i)7依據各自的電壓值排序而構成對應的讀取電壓組V(i)。
假設可複寫式非揮發性記憶體模組220為第一讀取電壓態樣(1/2/4)。每一記憶胞中的儲存狀態可依據讀取電壓組V(i)(例如，對應i等於1的預設讀取電壓組)中的讀取電壓V(i)1~V(i)7而區分為8種葛雷碼，如“L：1 M：1 U：1”、“L：1 M：1 U：0”、“L：1 M：0 U：0”、“L：1 M：0 U：1”、“L：0 M：0 U：1”、“L：0 M：0 U：0”、“L：0 M：1 U：0”與“L：0 M：1 U：1”的8種葛雷碼(“L：”表示下實體頁面的位元值；“M：”表示中實體頁面的位元值；“U：”表示上實體頁面的位元值)。所述8種葛雷碼亦可表示為“111”、“110”、“100”、“101”、“001”、“000”、“010”與“011”，8種位元值組合，其中每個位元值組合中的位元值的先後排序是依據下、中、上實體頁面的順序。也就是說，經由分別施加讀取電壓組V(i)的不同電壓值的讀取電壓V(i)1~V(i)7至目標字元線的一個記憶胞上，處理器211可根據 判斷所述記憶胞之通道是否導通而分別判定出所述記憶胞所儲存之位元值(亦稱，位元資料或讀取位元值)對應不同的多個葛雷碼(“111”、“110”、“100”、“101”、“001”、“000”、“010”與“011”)的其中之一(即，經由使用讀取電壓組V(i)來從目標字元線的一個記憶胞讀取出讀取位元值)。應注意的是，於可複寫式非揮發性記憶體模組220的記憶胞可具有的多個葛雷碼的數目(在此例子中，為8)，每個讀取電壓組的所述多個讀取電壓的數目為所述多個葛雷碼的數目減一(在此例子，為7，即，N-1=8-1=7)。
更詳細來說，一個記憶胞所儲存的葛雷碼可經由所述記憶胞的下實體頁面的儲存狀態(SL)、中實體頁面的儲存狀態(SM)與上實體頁面的儲存狀態(SU)來依序組合而成(如，圖4A的多個箭頭所示)。
在本實施例中，讀取電壓V(i)4用以區分下實體頁面的儲存狀態SL1(“1”)與SL2(“0”)；讀取電壓V(i)2與V(i)6用以區分中實體頁面的儲存狀態SM1(“1”)、SM2(“0”)與SM3(“1”)；讀取電壓V(i)1、V(i)3、V(i)5、V(i)7用以區分上實體頁面的儲存狀態SU1(“1”)、SU2(“0”)、SU3(“1”)、SU4(“0”)與SU5(“1”)。上述例子亦可視為，下實體頁面具有“1”個轉換讀取電壓(Transition Read Voltage)，即，讀取電壓V(i)4；中實體頁面具有“2”個轉換讀取電壓，即，讀取電壓V(i)2與V(i)6；上實體頁面具有“4”個轉換讀取電壓，即，讀取電壓V(i)1、V(i)3、V(i)5、V(i)7。
也就是說，下實體頁面的轉換讀取電壓總數為“1”；中實 體頁面的轉換讀取電壓總數為“2”；以及上實體頁面的轉換讀取電壓總數為“4”。具有上述多個實體頁面與對應的轉換讀取電壓總數的特性的可複寫式非揮發性記憶體模組220亦可被視為具有第一讀取電壓態樣(1/2/4)的可複寫式非揮發性記憶體模組220(三階記憶胞NAND型快閃記憶體模組)。所述“1/2/4”分別對應至“下實體頁面/中實體頁面/上實體頁面”所具有的轉換讀取電壓總數。
處理器211(或讀取電壓管理電路單元215)可使用預設讀取電壓組中對應下實體頁面、中實體頁面與上實體頁面的轉換讀取電壓來依序讀取字元線，以獲得所述字元線的多個記憶胞的下實體頁面、中實體頁面與上實體頁面的儲存狀態，進而獲得所述多個記憶胞的葛雷碼。舉例來說，假設處理器211(或讀取電壓管理電路單元215)使用讀取電壓V(i)來讀取字元線以獲得所述字元線的多個記憶胞的多個葛雷碼。處理器211(或讀取電壓管理電路單元215)先經由使用讀取電壓V(i)4來辨識出所有記憶胞的下實體頁面的儲存狀態是儲存狀態SL1或儲存狀態SL2；接著，處理器211(或讀取電壓管理電路單元215)再經由使用讀取電壓V(i)2、V(i)6來辨識出此些記憶胞的中實體頁面的儲存狀態是儲存狀態SM1、儲存狀態SM3或儲存狀態SM3；接著，處理器211(或讀取電壓管理電路單元215)再經由使用讀取電壓V(i)1、V(i)3、V(i)5、V(i)7來辨識出此些記憶胞的上實體頁面的儲存狀態是儲存狀態SU1、儲存狀態SU2、儲存狀態SU3、儲存狀態SU4或儲存狀態SM5。如此一來，處理器211(或讀取電壓管理電路單元215) 可辨識出所有記憶胞的下實體頁面、中實體頁面及上實體頁面的儲存狀態，進而辨識出所有記憶胞所儲存的葛雷碼。
然而，本發明並不限定於此。本發明實施例所提供的資料讀取方法、儲存控制器與儲存裝置亦可適用於其他讀取電壓態樣的可複寫式非揮發性記憶體模組。例如，在一實施例中，可複寫式非揮發性記憶體模組220為第二讀取電壓態樣(2/3/2)。
圖5A為根據本發明的一實施例所繪示的對應第二讀取電壓態樣的字元線的多個記憶胞的臨界電壓分佈及對應的實體頁面的儲存狀態的示意圖。
請參照圖5A，假設可複寫式非揮發性記憶體模組220為第二讀取電壓態樣(2/3/2)。每一記憶胞中的儲存狀態可依據讀取電壓組V(i)(例如，對應i等於1的預設讀取電壓組)中的讀取電壓V(i)1~V(i)7而區分為8種葛雷碼，如“L：1 M：1 U：1”、“L：0 M：1 U：1”、“L：0 M：0 U：1”、“L：0 M：0 U：0”、“L：0 M：1 U：0”、“L：1 M：1 U：0”、“L：1 M：0 U：0”與“L：1 M：0 U：1”的8種葛雷碼(“L：”表示下實體頁面的位元值；“M：”表示中實體頁面的位元值；“U：”表示上實體頁面的位元值)。所述8種葛雷碼亦可表示為“111”、“011”、“001”、“000”、“010”、“110”、“100”與“101”，8種位元值組合，其中每個位元值組合中的位元值的先後排序是依據下、中、上實體頁面的順序。也就是說，經由分別施加讀取電壓組V(i)的不同電壓值的讀取電壓V(i)1~V(i)7至目標字元線的一個記憶胞上，處理器211可根據判斷所述記憶胞之通道是否導通而分別判定出所 述記憶胞所儲存之位元值(亦稱，位元資料或讀取位元值)對應不同的多個葛雷碼(“111”、“011”、“001”、“000”、“010”、“110”、“100”與“101”)的其中之一(即，經由使用讀取電壓組V(i)來從目標字元線的一個記憶胞讀取出讀取位元值)。應注意的是，於可複寫式非揮發性記憶體模組220的記憶胞可具有的多個葛雷碼的數目(在此例子中，為8)，每個讀取電壓組的所述多個讀取電壓的數目為所述多個葛雷碼的數目減一(在此例子，為7，即，N-1=8-1=7)。
針對為第二讀取電壓態樣(2/3/2)的可複寫式非揮發性記憶體模組220(三階記憶胞NAND型快閃記憶體模組)，讀取電壓V(i)1與V(i)5用以區分下實體頁面的儲存狀態SL1(“1”)、SL2(“0”)與SL3(“1”)；讀取電壓V(i)2、V(i)4與V(i)6用以區分中實體頁面的儲存狀態SM1(“1”)、SM2(“0”)、SM3(“1”)與SM4(“0”)；讀取電壓V(i)3與V(i)7用以區分上實體頁面的儲存狀態SU1(“1”)、SU2(“0”)與SU3(“1”)。根據上述例子，可視為，為第二讀取電壓態樣(2/3/2)的可複寫式非揮發性記憶體模組220(三階記憶胞NAND型快閃記憶體模組)的記憶胞的下實體頁面具有“2”個轉換讀取電壓，即，讀取電壓V(i)1與V(i)5；中實體頁面具有“3”個轉換讀取電壓，即，讀取電壓V(i)2、V(i)4與V(i)6；上實體頁面具有“2”個轉換讀取電壓，即，讀取電壓V(i)3與V(i)7。
也就是說，下實體頁面的轉換讀取電壓總數為“2”；中實體頁面的轉換讀取電壓總數為“3”；以及上實體頁面的轉換讀取電壓總數為“2”。具有上述多個實體頁面與對應的轉換讀取電壓總數 的特性的可複寫式非揮發性記憶體模組220亦可被視為具有第二讀取電壓態樣(2/3/2)的可複寫式非揮發性記憶體模組220(三階記憶胞NAND型快閃記憶體模組)。所述“2/3/2”分別對應至“下實體頁面/中實體頁面/上實體頁面”所具有的轉換讀取電壓總數。
請再回到圖2B，在辨識出分別對應所述多個實體頁面的所述多個轉換讀取電壓總數後，接著，在步驟S253中，最佳化計數電路2151計算所述多個轉換讀取電壓總數的最小公倍數。
圖4B為根據本發明的一實施例所繪示的對應第一讀取電壓態樣的字元線的多個實體頁面各自的讀取電壓最佳化週期的示意圖。請參照圖4B，在此例子中，假設可複寫式非揮發性記憶體模組220對應第一讀取電壓態樣(1/2/4)。最佳化計數電路2151已辨識下實體頁面的轉換讀取電壓總數為“1”；中實體頁面的轉換讀取電壓總數為“2”；以及上實體頁面的轉換讀取電壓總數為“4”。
首先，需說明的是，由於每個實體頁面的儲存狀態是依據轉換讀取電壓總數來區分/辨識的，因此，若一個實體頁面具有越多的轉換讀取電壓(即，轉換讀取電壓總數越大)，則此實體頁面需要被區分的儲存狀態會越多。例如，在此實施例中(見，圖4A)，上實體頁面所具有的轉換讀取電壓總數為“4”，上實體頁面也具有最多的儲存狀態(具有被4個轉換讀取電壓所區分的5個儲存狀態)。
第二，當一個實體頁面的讀取狀態越差(如，對應的資料讀取操作失敗或所讀取的資料解碼失敗)時，則表示對應此實 體頁面的一或多個轉換讀取電壓已經不能夠精確地辨識/區分此實體頁面的儲存狀態。此現象亦可視為所述一或多個轉換讀取電壓已經失效。
基此，假設每個轉換讀取電壓發生失效的機率是均等的(或每個轉換讀取電壓需要被執行最佳化操作的頻率是相同的)，對於一個具有越多的轉換讀取電壓(如，具有越多的被區分的儲存狀態)的實體頁面，此實體頁面的轉換讀取電壓發生失效的機率會較高。換句話說，對於一個具有越多的轉換讀取電壓(如，具有越多的被區分的儲存狀態)的實體頁面，對應此實體頁面的資料讀取操作被判定為失敗的機率會越高(或對從此實體頁面所讀取的資料所執行的解碼操作被判定為失敗的機率會越高)，並且此的實體頁面的轉換讀取電壓更需要較為頻繁地進行最佳化操作(即，需執行於此實體頁面的讀取電壓最佳化操作的頻率會較高)。也就是說，對於不同的實體頁面所執行的讀取電壓最佳化操作的執行週期(亦稱，讀取電壓最佳化週期)可依據所對應的實體頁面的轉換電壓總數來設定。具有越大的轉換讀取電壓總數的實體頁面會具有越小的讀取電壓最佳化週期。
具體來說，如表T400所示，對應於已辨識下實體頁面的轉換讀取電壓總數為“1”、中實體頁面的轉換讀取電壓總數為“2”、以及上實體頁面的轉換讀取電壓總數為“4”，最佳化計數電路2151可設定下實體頁面的讀取電壓最佳化週期為“4”、中實體頁面的讀取電壓最佳化週期為“2”、以及上實體頁面的讀取電壓最佳化週期 為“1”。
在一實施例中，最佳化計數電路2151可先計算出所述多個轉換讀取電壓總數的所述最小公倍數，如，“4”(步驟S253)。接著，在步驟S255中，最佳化計數電路2151可將所述最小公倍數分別除以所述多個轉換讀取電壓總數所獲得的商值作為分別對應所述多個實體頁面的多個讀取電壓最佳化週期(亦稱，最佳化權重值)。所述讀取電壓最佳化週期亦可作為最佳化權重值，以用於累計對應所述多個實體頁面的多個最佳化次數值。
在一實施例中，最佳化計數電路2151可根據所述多個轉換讀取電壓總數各自的倒數來計算出對應所述實體頁面的多個讀取電壓最佳化週期(或最佳化權重值)。
在獲得對應所述多個實體頁面的多個讀取電壓最佳化週期後，讀取電壓管理電路單元215(或讀取電壓最佳化電路2152)可據此來判斷每個實體頁面所需要的讀取電壓最佳化操作的執行頻率。如此一來，讀取電壓管理電路單元215(或讀取電壓最佳化電路2152)可在目標實體頁面被判定要執行讀取電壓最佳化操作時，更進一步地根據所述多個讀取電壓最佳化週期來判斷是否要對其他實體頁面執行讀取電壓最佳化操作。
舉例來說，請參照圖4B下方，假設多個時間點T0~T4中每兩個相鄰的時間點之間的時間間隔皆相等，皆為一個單位最佳化期間。此外，假設目前下實體頁面的讀取電壓最佳化週期TPL為“4”個單位最佳化期間、中實體頁面的讀取電壓最佳化週期TPM 為“2”個單位最佳化期間、以及上實體頁面的讀取電壓最佳化週期TPU為“1”個單位最佳化期間。
例如，由於上實體頁面的讀取電壓最佳化週期TPU為“1”個單位最佳化期間，時間從時間點T0至時間點T1時，讀取電壓最佳化電路2152判定需要對上實體頁面執行一次頁面等級讀取電壓最佳化操作(如對應時間點T1的深色圓點所示)。此時(時間點T1)，由於時間並未達到中實體頁面的讀取電壓最佳化週期TPM與下實體頁面的讀取電壓最佳化週期TPL，讀取電壓最佳化電路2152會判定不需對中實體頁面與下實體頁面執行頁面等級讀取電壓最佳化操作，即，僅對上實體頁面執行頁面等級讀取電壓最佳化操作。
接續上述的例子，假設再經過了一個單位最佳化期間，並且時間已到達時間點T2。上實體頁面又經過了一個讀取電壓最佳化週期TPU，讀取電壓最佳化電路2152會判定需對上實體頁面執行頁面等級讀取電壓最佳化操作。此外，從時間點T0開始，中實體頁面也經過了一個讀取電壓最佳化週期TPM(2個單位最佳化期間的時間長度)，並且讀取電壓最佳化電路2152會判定需對中實體頁面執行頁面等級讀取電壓最佳化操作(如對應時間點T2的深色圓點所示)。
接續上述的例子，假設再經過了一個單位最佳化期間，時間已到達時間點T3。由於時間並未達到中實體頁面的讀取電壓最佳化週期TPM與下實體頁面的讀取電壓最佳化週期TPL，讀取 電壓最佳化電路2152會判定不需對中實體頁面與下實體頁面執行頁面等級讀取電壓最佳化操作，即，僅對上實體頁面執行頁面等級讀取電壓最佳化操作(如對應時間點T3的深色圓點所示)。
接續上述的例子，假設再經過了一個單位最佳化期間，時間已到達時間點T4。上實體頁面又經過了一個讀取電壓最佳化週期TPU，讀取電壓最佳化電路2152會判定需對上實體頁面執行頁面等級讀取電壓最佳化操作。此外，從時間點T0開始，下實體頁面也經過了一個讀取電壓最佳化週期TPL(4個單位最佳化期間的時間長度)，並且讀取電壓最佳化電路2152會判定需對中實體頁面執行頁面等級讀取電壓最佳化操作；從中實體頁面前次所執行的讀取電壓最佳化操作的時間點T2開始，中實體頁面也又經過了一個讀取電壓最佳化週期TPM(2個單位最佳化期間的時間長度)，讀取電壓最佳化電路2152會判定需對中實體頁面執行頁面等級讀取電壓最佳化操作(如對應時間點T4的深色圓點所示)。也就是說，在時間點T4，讀取電壓最佳化電路2152可判定需對所有的實體頁面執行頁面等級讀取電壓最佳化操作，或判定需對所有的實體頁面所屬的字元線執行字元線等級讀取電壓最佳化操作。
簡單來說，依據圖4B下方的例子，根據為“1/2/4”的下實體頁面的讀取電壓最佳化週期TPL/中實體頁面的讀取電壓最佳化週期TPM/上實體頁面的讀取電壓最佳化週期TPU，讀取電壓最佳化電路2152可根據目前所欲執行的讀取電壓最佳化操作的實體頁 面來判斷是否也需對其他實體頁面執行讀取電壓最佳化操作。
例如，對於圖4B的例子，每當上實體頁面執行了2次頁面等級讀取電壓最佳化操作，讀取電壓最佳化電路2152可預測中實體頁面也需執行1次頁面等級讀取電壓最佳化操作；每當上實體頁面執行了4次頁面等級讀取電壓最佳化操作，讀取電壓最佳化電路2152可預測中實體頁面也需執行1次頁面等級讀取電壓最佳化操作，並且預測下實體頁面也需執行1次頁面等級讀取電壓最佳化操作；每當中實體頁面執行了1次頁面等級讀取電壓最佳化操作，讀取電壓最佳化電路2152可預測上實體頁面也需執行1次頁面等級讀取電壓最佳化操作；每當中實體頁面執行了2次頁面等級讀取電壓最佳化操作，讀取電壓最佳化電路2152可預測上實體頁面也需執行1次頁面等級讀取電壓最佳化操作，並且預測下實體頁面也需執行1次頁面等級讀取電壓最佳化操作；每當下實體頁面執行了1次頁面等級讀取電壓最佳化操作，讀取電壓最佳化電路2152可預測中實體頁面也需執行1次頁面等級讀取電壓最佳化操作，並且預測上實體頁面也需執行1次頁面等級讀取電壓最佳化操作。
以上是針對對應第一讀取電壓態樣(1/2/4)的可複寫式非揮發性記憶體模組220為例子來進行說明。但，上述的概念亦可適用於對應第二讀取電壓態樣(2/3/2)的可複寫式非揮發性記憶體模組220或其他讀取電壓態樣的可複寫式非揮發性記憶體模組220。以下再以圖5B來說明對應第二讀取電壓態樣(2/3/2)的可複 寫式非揮發性記憶體模組220。
圖5B為根據本發明的一實施例所繪示的對應第二讀取電壓態樣的字元線的多個實體頁面各自的讀取電壓最佳化週期的示意圖。請參照圖5B，在此例子中，假設可複寫式非揮發性記憶體模組220對應第二讀取電壓態樣(2/3/2)。最佳化計數電路2151已辨識下實體頁面的轉換讀取電壓總數為“2”；中實體頁面的轉換讀取電壓總數為“3”；以及上實體頁面的轉換讀取電壓總數為“2”。
具體來說，如表T500所示，最佳化計數電路2151已辨識下實體頁面的轉換讀取電壓總數為“2”、中實體頁面的轉換讀取電壓總數為“3”、以及上實體頁面的轉換讀取電壓總數為“2”。接著，最佳化計數電路2151可先計算出所述多個轉換讀取電壓總數的所述最小公倍數，如，“6”(步驟S253)。接著，最佳化計數電路2151可將所述最小公倍數分別除以所述多個轉換讀取電壓總數所獲得的商值作為分別對應所述多個實體頁面的多個讀取電壓最佳化週期(亦稱，最佳化權重值)(步驟S255)。即，最佳化計數電路2151可計算出下實體頁面的讀取電壓最佳化週期為“3”、中實體頁面的讀取電壓最佳化週期為“2”、以及上實體頁面的讀取電壓最佳化週期為“3”。
請參照圖5B下方，假設多個時間點T0~T6中每兩個相鄰的時間點之間的時間間隔皆相等，皆為一個單位最佳化期間。此外，假設目前下實體頁面的讀取電壓最佳化週期TPL為“3”個單位最佳化期間、中實體頁面的讀取電壓最佳化週期TPM為“2”個 單位最佳化期間、以及上實體頁面的讀取電壓最佳化週期TPU為“3”個單位最佳化期間。
例如，由於中實體頁面的讀取電壓最佳化週期TPM為“2”個單位最佳化期間，時間從時間點T0至時間點T2時，已經過了經過了2個單位最佳化期間，讀取電壓最佳化電路2152判定需要對中實體頁面執行一次頁面等級讀取電壓最佳化操作(如對應時間點T2的深色圓點所示)。此時(時間點T2)，由於時間並未達到上實體頁面的讀取電壓最佳化週期TPU與下實體頁面的讀取電壓最佳化週期TPL，讀取電壓最佳化電路2152會判定不需對上實體頁面與下實體頁面執行頁面等級讀取電壓最佳化操作，即，僅對中實體頁面執行頁面等級讀取電壓最佳化操作。
接續上述的例子，假設再經過了一個單位最佳化期間，並且時間已到達時間點T3。從時間點T0開始，下實體頁面已經過了一個讀取電壓最佳化週期TPL(3個單位最佳化期間的時間長度)，讀取電壓最佳化電路2152會判定需對下實體頁面執行頁面等級讀取電壓最佳化操作。此外，從時間點T0開始，上實體頁面也經過了一個讀取電壓最佳化週期TPU(3個單位最佳化期間的時間長度)，並且讀取電壓最佳化電路2152會判定需對上實體頁面執行頁面等級讀取電壓最佳化操作(如對應時間點T3的深色圓點所示)。也就是說，在時間點T3時，讀取電壓最佳化電路2152會判定下實體頁面與上實體頁面都需執行頁面等級讀取電壓最佳化操作。
接續上述的例子，假設再經過了一個單位最佳化期間，時間已到達時間點T4。由於時間並未達到上實體頁面的讀取電壓最佳化週期TPU與下實體頁面的讀取電壓最佳化週期TPL，讀取電壓最佳化電路2152會判定不需對上實體頁面與下實體頁面執行頁面等級讀取電壓最佳化操作。此外，時間從時間點T2至時間點T4時，相較於前次所執行的讀取電壓最佳化操作，已經過了一個讀取電壓最佳化週期TPM(為“2”個單位最佳化期間)。基此，讀取電壓最佳化電路2152會判定僅對中實體頁面執行頁面等級讀取電壓最佳化操作(如對應時間點T3的深色圓點所示)。
接續上述的例子，假設再經過了一個單位最佳化期間，時間已到達時間點T5。由於距離前次所執行的讀取電壓最佳化操作，時間並未達到上實體頁面的讀取電壓最佳化週期TPU、中實體頁面的讀取電壓最佳化週期TPM、下實體頁面的讀取電壓最佳化週期TPL，讀取電壓最佳化電路2152會判定不需對上實體頁面、中實體頁面與下實體頁面執行頁面等級讀取電壓最佳化操作。
接續上述的例子，假設再經過了一個單位最佳化期間，時間已到達時間點T6。距離前次所執行的讀取電壓最佳化操作(時間點T3)，上實體頁面又經過了一個讀取電壓最佳化週期TPU(3個單位最佳化期間的時間長度)，讀取電壓最佳化電路2152會判定需對上實體頁面執行頁面等級讀取電壓最佳化操作。此外，距離前次所執行的讀取電壓最佳化操作(時間點T3)，下實體頁面又經過了一個讀取電壓最佳化週期TPL(3個單位最佳化期間的時 間長度)，並且讀取電壓最佳化電路2152會判定需對下實體頁面執行頁面等級讀取電壓最佳化操作。此外，距離前次所執行的讀取電壓最佳化操作(時間點T4)，中實體頁面又經過了一個讀取電壓最佳化週期TPM(2個單位最佳化期間的時間長度)，並且讀取電壓最佳化電路2152會判定需對中實體頁面執行頁面等級讀取電壓最佳化操作。也就是說，在時間點T6，讀取電壓最佳化電路2152可判定需對所有的實體頁面執行頁面等級讀取電壓最佳化操作，或判定需對所有的實體頁面所屬的字元線執行字元線等級讀取電壓最佳化操作。
簡單來說，依據圖5B下方的例子，根據為“2/3/2”的下實體頁面的讀取電壓最佳化週期TPL/中實體頁面的讀取電壓最佳化週期TPM/上實體頁面的讀取電壓最佳化週期TPU，讀取電壓最佳化電路2152可根據目前所欲執行的讀取電壓最佳化操作的實體頁面來判斷是否也需對其他實體頁面執行讀取電壓最佳化操作。
例如，對於圖5B的例子，每當上實體頁面執行了1次頁面等級讀取電壓最佳化操作，讀取電壓最佳化電路2152可預測下實體頁面也需執行1次頁面等級讀取電壓最佳化操作；每當上實體頁面執行了2次頁面等級讀取電壓最佳化操作，讀取電壓最佳化電路2152可預測中實體頁面也需執行1次頁面等級讀取電壓最佳化操作；每當中實體頁面執行了3次頁面等級讀取電壓最佳化操作，讀取電壓最佳化電路2152可預測上實體頁面及下實體頁面也皆需執行1次頁面等級讀取電壓最佳化操作。
應注意的是，在本實施例中，對目標字元線的單一個實體頁面所進行的頁面等級讀取電壓最佳化操作亦可稱為第一型讀取電壓最佳化操作；對目標字元線的部份的多個實體頁面(非所有實體頁面)所分別進行的多個頁面等級讀取電壓最佳化操作亦可稱為第二型讀取電壓最佳化操作；對目標字元線的所有實體頁面所分別進行的多個頁面等級讀取電壓最佳化操作亦可稱為第三型讀取電壓最佳化操作。此外，在本實施例中，第三型讀取電壓最佳化操作亦可以直接對所述目標字元線進行字元線等級讀取電壓最佳化操作的方式來實施。
為了方便判斷是否執行第一型讀取電壓操作、第二型讀取電壓操作或第三型讀取電壓操作，本實施例提供了最佳化計數電路2151，其用以計算分別對應多個實體頁面的多個最佳化權種植，以及記錄對應多個實體頁面的多個最佳化計數值。根據多個實體頁面的多個讀取電壓最佳化週期來賦予多個實體頁面對應的最佳化權重值。此外，在欲對一目標實體頁面執行讀取電壓最佳化操作時，利用對應的最佳化權重值來累計目標實體頁面的所述最佳化計數值，以根據累計後的最佳化計數值來判斷是否需對其他實體頁面(亦稱，待機實體頁面)執行讀取電壓最佳化操作。
請回到圖2B，在獲得分別對應所述多個實體頁面的多個最佳化權重值(即，對應的多個讀取電壓最佳化週期)後。接著，在步驟S257中，最佳化計數電路2151辨識所述多個最佳化權重值中對應所述目標實體頁面的最佳化權重值為目標最佳化權重 值，並且辨識所述多個最佳化權重值中分別對應多個待機實體頁面的多個最佳化權重值為多個待機最佳化權重值，其中所述多個待機實體頁面為所述多個實體頁面中未被選擇的多個其他實體頁面。例如，以圖4B為例。若下實體頁面為目標實體頁面，目標最佳化權重值為4，上實體頁面與中實體頁面皆為待機實體頁面，並且對應的待機最佳化權重值為1與2。
接著，在步驟S259中，最佳化計數電路2151將對應所述目標實體頁面的最佳化計數值加上所述目標最佳化權重值，以獲得所述目標最佳化計數值。如此一來，最佳化計數電路2151便完成了更新對應所述目標實體頁面的所述目標最佳化計數值的步驟。例如，以圖4B為例。假設下實體頁面為目標實體頁面，目標最佳化權重值為4，並且當前的對應下實體頁面的最佳化計數值為0。最佳化計數電路2151會將對應所述目標實體頁面的最佳化計數值(“0”)加上所述目標最佳化權重值(“4”)，以獲得更新後的所述目標最佳化計數值(即，“4”)。
在更新完對應所述目標實體頁面的所述目標最佳化計數值後，流程接續至步驟S27。
請參照圖2A，在步驟S27中，讀取電壓最佳化電路2152根據所述目標最佳化計數值，執行對應所述目標字元線的一第一型讀取電壓最佳化操作、一第二型讀取電壓最佳化操作或一第三型讀取電壓最佳化操作，以獲得對應所述目標字元線的最佳化讀取電壓組，其中所述目標字元線可經由使用所述最佳化讀取電壓 組來被讀取。以下利用圖3A與圖3B來說明不同的實施例所提供的步驟S27的實施方法。
圖3A是根據本發明的一實施例所繪示的圖2的步驟S27的流程圖。請參照圖3A，在步驟S310中，讀取電壓最佳化電路2152判斷所述目標最佳化計數值是否等於所述多個待機最佳化權重值中的一或多個目標待機最佳化權重值的整數倍。反應於判定所述目標最佳化計數值不等於分別對應多個待機實體頁面的所述多個最佳化權重值中的任何一個最佳化權重值的整數倍(步驟S310→否)，執行步驟S311；反應於判定所述目標最佳化計數值等於所述多個待機最佳化權重值中的所述一或多個目標待機最佳化權重值的整數倍(步驟S310→是)，執行步驟S312。
舉例來說，以圖4B為例，假設目標實體頁面為上實體頁面，待機實體頁面為中實體頁面與下實體頁面，並且對應的待機最佳化權重值分別為2與4。此外，假設更新後的上實體頁面的最佳化計數值(目標最佳化計數值)為1(如，上實體頁面例如是處於時間點T1)。此時，目標實體頁面的目標最佳化計數值(即，1)並非中實體頁面(待機實體頁面的其中之一)的待機最佳化權重值(即，2)的整數倍，並且目標實體頁面的目標最佳化計數值(即，1)也非下實體頁面(待機實體頁面的其中另一)的待機最佳化權重值(即，4)的整數倍，讀取電壓最佳化電路2152會執行步驟S311，對所述目標實體頁面所具有的全部的轉換讀取電壓執行所述第一型讀取電壓最佳化操作。
第一型讀取電壓最佳化操作包括：僅對所述目標實體頁面執行一頁面等級讀取電壓最佳化操作，其中在對所述目標實體頁面所執行的所述頁面等級讀取電壓最佳化操作中，將對應所述目標字元線的一預設讀取電壓組的多個預設讀取電壓中用以辨識所述目標實體頁面的儲存狀態的一或多個轉換讀取電壓的電壓值調整至最佳值，以獲得對應所述目標字元線的所述最佳化讀取電壓組。
舉例來說，在此例子中，讀取電壓最佳化電路2152會僅對所述目標實體頁面(上實體頁面)執行所述第一型讀取電壓最佳化操作。即，讀取電壓最佳化電路2152會僅對所述目標實體頁面(上實體頁面)所具有的全部的轉換讀取電壓(如，轉換讀取電壓V(1)1、V(1)3、V(1)5、V(1)7)執行所述頁面等級讀取電壓最佳化操作，以將轉換讀取電壓V(1)1、V(1)3、V(1)5、V(1)7各自的電壓值調整至最佳值，以獲得最佳化後的轉換讀取電壓(如，最佳化後轉換讀取電壓V(X)1、V(X)3、V(X)5、V(X)7)，並且將所獲得的最佳化後轉換讀取電壓V(X)1、V(X)3、V(X)5、V(X)7替代所述目標字元線的所述預設讀取電壓組V(1)中的對應上實體頁面的預設的轉換讀取電壓V(1)1、V(1)3、V(1)5、V(1)7，進而獲得對應所述目標字元線的最佳化讀取電壓組。
相似地，在另一例子中，假設目標實體頁面為上實體頁面，待機實體頁面為中實體頁面與下實體頁面，並且對應的待機最佳化權重值分別為2與4。此外，假設更新後的上實體頁面的最 佳化計數值(目標最佳化計數值)為3(如，上實體頁面例如是處於時間點T3)。讀取電壓最佳化電路2152會僅對所述目標實體頁面(上實體頁面)執行所述第一型讀取電壓最佳化操作。
請再回到圖3A，反應於判定所述目標最佳化計數值等於所述多個待機最佳化權重值中的所述一或多個目標待機最佳化權重值的整數倍(步驟S310→是)，在步驟S312中，讀取電壓最佳化電路2152會辨識所述一或多個目標待機最佳化權重值所對應的待機實體頁面為一或多個目標待機實體頁面。
舉例來說，假設目標實體頁面為上實體頁面，待機實體頁面為中實體頁面與下實體頁面，並且對應的待機最佳化權重值分別為2與4。此外，假設更新後的上實體頁面的最佳化計數值(目標最佳化計數值)為2(如，上實體頁面例如是處於時間點T2)。此時，目標實體頁面的目標最佳化計數值(2)為中實體頁面(待機實體頁面的其中之一)的待機最佳化權重值(即，2)的整數倍(即，1倍)，但目標實體頁面的目標最佳化計數值並非下實體頁面(待機實體頁面的其中另一)的待機最佳化權重值(即，4)的整數倍。也就是說，在此例子中，由於中實體頁面的待機最佳化權重值的整數倍為目標最佳化計數值，中實體頁面的待機最佳化權重值被視為目標待機最佳化權重值，並且讀取電壓最佳化電路2152會辨識中實體頁面(即，所述目標待機最佳化權重值所對應的待機實體頁面)為目標待機實體頁面。
接著，在步驟S313中，讀取電壓最佳化電路2152判斷 所述多個待機實體頁面的總數目是否等於所述一或多個目標待機實體頁面的總數目。簡單來說，讀取電壓最佳化電路2152會判斷是否所有的待機實體頁面皆為目標待機實體頁面。
反應於判定所述多個待機實體頁面的所述總數目不等於所述一或多個目標待機實體頁面的所述總數目(步驟S313→否)，執行步驟S314；反應於判定所述多個待機實體頁面的所述總數目等於所述一或多個目標待機實體頁面的所述總數目(步驟S313→是)，執行步驟S316。
在步驟S314中，最佳化計數電路2151將對應至所述一或多個目標待機實體頁面的一或多個最佳化計數值的數值皆改變為所述目標最佳化計數值的數值。接著，在步驟S315中，讀取電壓最佳化電路2152對所述目標實體頁面及所述一或多個目標待機實體頁面各自所具有的全部的轉換讀取電壓執行所述第二型讀取電壓最佳化操作。
舉例來說，假設目標實體頁面為中實體頁面，待機實體頁面為上實體頁面與下實體頁面，並且對應的待機最佳化權重值分別為1與4。此外，假設更新後的中實體頁面的最佳化計數值(目標最佳化計數值)為2(如，中實體頁面例如是處於時間點T2)。
在此例子中，由於上實體頁面的待機最佳化權重值(即，1)的整數倍(2倍)為目標最佳化計數值(即，2)，上實體頁面的待機最佳化權重值被視為目標待機最佳化權重值(步驟S310→是)，並且讀取電壓最佳化電路2152會辨識上實體頁面(即，所 述目標待機最佳化權重值所對應的待機實體頁面)為目標待機實體頁面(步驟S312)。另一方面，目標實體頁面的目標最佳化計數值並非下實體頁面的待機最佳化權重值(即，4)的整數倍，下實體頁面的待機最佳化權重值不會被視為目標待機最佳化權重值，並且下實體頁面不會被辨識為目標待機實體頁面。
此時，讀取電壓最佳化電路2152會判定所述多個待機實體頁面的總數目(即，2)不等於所述一或多個目標待機實體頁面的總數目(即，1)(步驟S313→否)。最佳化計數電路2151會先將對應至上實體頁面的最佳化計數值的數值改變為所述目標最佳化計數值的數值，即，將上實體頁面的最佳化計數值設定為2(步驟S314)。接著，讀取電壓最佳化電路2152再對中實體頁面(所述目標實體頁面)及上實體頁面(所述目標待機實體頁面)各自所具有的全部的轉換讀取電壓執行所述第二型讀取電壓最佳化操作。
具體來說，所述第二型讀取電壓最佳化操作包括：對所述目標實體頁面與所述多個實體頁面中的一或多個待機實體頁面執行所述頁面等級讀取電壓最佳化操作，其中所述一或多個待機實體頁面為所述多個實體頁面中所述目標實體頁面以外的一或多個其他實體頁面，並且所述目標實體頁面與所述一或多個待機實體頁面的總數目小於所述多個實體頁面的總數目。
例如，讀取電壓最佳化電路2152會根據實體頁面的排列順序，先對中實體頁面的轉換讀取電壓V(1)2、V(1)6執行頁面等 級讀取電壓最佳化操作，再對上實體頁面的轉換讀取電壓V(1)1、V(1)3、V(1)5、V(1)7執行頁面等級讀取電壓最佳化操作。
另一方面，反應於判定所述多個待機實體頁面的所述總數目等於所述一或多個目標待機實體頁面的所述總數目(步驟S313→是)，接續至步驟S316，讀取電壓最佳化電路2152對所述目標字元線的所有的實體頁面各自所具有的全部的轉換讀取電壓執行所述第三型讀取電壓最佳化操作。
舉例來說，假設目標實體頁面為下實體頁面，待機實體頁面為中實體頁面與上實體頁面，並且對應的待機最佳化權重值分別為2與1。此外，假設更新後的下實體頁面的最佳化計數值(目標最佳化計數值)為4(如，下實體頁面例如是處於時間點T4)。
在此例子中，由於中實體頁面的待機最佳化權重值(即，2)的整數倍(2倍)為目標最佳化計數值(即，4)，中實體頁面的待機最佳化權重值被視為目標待機最佳化權重值(步驟S310→是)，並且讀取電壓最佳化電路2152會辨識中實體頁面(即，所述目標待機最佳化權重值所對應的待機實體頁面)為目標待機實體頁面(步驟S312)。另一方面，由於上實體頁面的待機最佳化權重值(即，1)的整數倍(4倍)為目標最佳化計數值(即，4)，上實體頁面的待機最佳化權重值被視為目標待機最佳化權重值(步驟S310→是)，並且讀取電壓最佳化電路2152會辨識上實體頁面(即，所述目標待機最佳化權重值所對應的待機實體頁面)也為目標待機實體頁面(步驟S312)。
在此例子中，由於所有的待機實體頁面皆被辨識為目標待機實體頁面。讀取電壓最佳化電路2152會判定所述多個待機實體頁面的總數目(即，2)等於所述多個目標待機實體頁面的總數目(即，2)(步驟S313→是)。
接著，讀取電壓最佳化電路2152對所述目標字元線的所有的實體頁面各自所具有的全部的轉換讀取電壓執行所述第三型讀取電壓最佳化操作。
具體來說，所述第三型讀取電壓最佳化操作包括：對所述目標字元線執行一字元線等級讀取電壓最佳化操作，其中在對所述目標字元線所執行的所述字元線等級讀取電壓最佳化操作中，將對應所述目標字元線的所述預設讀取電壓組的所述多個預設讀取電壓的電壓值調整至最佳值，以獲得對應所述目標字元線的所述最佳化讀取電壓組；或依照所述多個實體頁面的排列順序(下實體頁面→中實體頁面→上實體頁面)分別對所述多個實體頁面執行所述頁面等級讀取電壓最佳化操作。
例如，讀取電壓最佳化電路2152可直接對所述目標字元線執行一字元線等級讀取電壓最佳化操作，以同時地將所述目標字元線的預設讀取電壓組的所有讀取電壓V(1)1~V(1)7的電壓值調整至最佳值，以獲得最佳化讀取電壓組。或是，讀取電壓最佳化電路2152可根據實體頁面的排列順序，先對下實體頁面的轉換讀取電壓V(1)4執行頁面等級讀取電壓最佳化操作，對中實體頁面的轉換讀取電壓V(1)2、V(1)6執行頁面等級讀取電壓最佳化操作， 再對上實體頁面的轉換讀取電壓V(1)1、V(1)3、V(1)5、V(1)7執行頁面等級讀取電壓最佳化操作。接著，將所獲得的對應下實體頁面的最佳化讀取電壓V(X)4、中實體頁面的最佳化讀取電壓V(X)2、V(X)6、上實體頁面的最佳化讀取電壓V(X)1、V(X)3、V(X)5、V(X)7組成所述目標字元線的最佳化讀取電壓組。
接著，在步驟S317中，最佳化計數電路2151在所述第三型讀取電壓最佳化操作完成後，將分別對應至所述目標字元線的所述多個實體頁面的多個最佳化計數值重置為零。
具體來說，由於所述目標字元線的所有實體頁面皆已被執行讀取電壓最佳化操作，因此，可視為所述目標字元線的所有實體頁面又重新從時間點T0開始被存取。基此，最佳化計數電路2151可直接將所述目標字元線的所述多個實體頁面的多個最佳化計數值重置為零。
在一實施例中，步驟S317亦可被省略，但，最佳化計數電路2151會將所有目標待機實體頁面的最佳化計數值設定(改變)為當前的目標實體頁面的所述更新後的目標最佳化計數值。
圖3B是根據本發明的另一實施例所繪示的圖2的步驟S27的流程圖。圖3B與圖3A的主要不同之處在於步驟S320。此外，步驟S326、S327相同於步驟S314、S315；步驟S321、S322相同於步驟S316、S317；步驟S324相同於步驟S311；步驟S325相同於步驟S312。
請參照圖3B，在此另一實施例中，先執行步驟S320，讀 取電壓最佳化電路2152可判斷所述目標最佳化計數值是否等於分別對應所述多個實體頁面的多個轉換讀取電壓總數的最小公倍數。反應於判定所述目標最佳化計數值等於分別對應所述多個實體頁面的多個轉換讀取電壓總數的所述最小公倍數(步驟S320→是)，執行步驟S321。
具體來說，圖3B利用了「當目標最佳化計數值等於目標字元線的多個實體頁面的多個轉換讀取電壓總數的最小公倍數時，目標實體頁面與其他的所有待機實體頁面也應該皆被執行讀取電壓最佳化操作」的概念。
舉例來說，請參照圖5B，假設目標實體頁面為下實體頁面。在時間點T6，目標最佳化計數值會被更新為6，並且目標最佳化計數值等於所述多個轉換讀取電壓總數的最小公倍數“6”。此時，根據圖5B的例子，其他的待機實體頁面也應該到達了一個讀取電壓最佳化週期。例如，在時機點T6時，距離前次所執行的讀取電壓最佳化操作(時間點T3)，上實體頁面又經過了一個讀取電壓最佳化週期TPU(3個單位最佳化期間的時間長度)，並且讀取電壓最佳化電路2152會判定需對上實體頁面執行頁面等級讀取電壓最佳化操作。此外，距離前次所執行的讀取電壓最佳化操作(時間點T4)，中實體頁面又經過了一個讀取電壓最佳化週期TPM(2個單位最佳化期間的時間長度)，並且讀取電壓最佳化電路2152會判定需對中實體頁面執行頁面等級讀取電壓最佳化操作。
也就是說，不論目標實體頁面為哪個實體頁面。在時間 點T6，只要更新後的目標最佳化計數值等於所述多個轉換讀取電壓總數的最小公倍數，目標字元線的所有的實體頁面應該被執行第三型讀取電壓最佳化操作，即，對目標字元線的所有的實體頁面依照實體頁面的排列順序，來執行頁面等級讀取電壓最佳化操作，或對目標字元線執行字元線等級讀取電壓最佳化操作。如上述，後續的步驟S321、S322相同於圖3A中的步驟S316、S317，不贅述於此。
此外，反應於判定所述目標最佳化計數值不等於分別對應所述多個實體頁面的多個轉換讀取電壓總數的所述最小公倍數(步驟S320→否)，執行步驟S323。
具體來說，若不等於最小公倍數，讀取電壓最佳化電路2152可辨識到目前可能會執行第一型讀取電壓最佳化操作或第二型讀取電壓最佳化操作。讀取電壓最佳化電路2152可藉由步驟S323來幫助判斷。在步驟S323中，讀取電壓最佳化電路2152判斷所述目標最佳化計數值是否等於所述多個待機最佳化權重值中的一或多個目標待機最佳化權重值的整數倍。
若步驟S323的判斷結果為「是」，讀取電壓最佳化電路2152會辨識到有目標待機實體頁面，並且應執行第二型讀取電壓最佳化操作。如上述，後續的步驟S325、S326、S327相同於圖3A中的步驟S312、S314、S315，不贅述於此。
若步驟S323的判斷結果為「否」，讀取電壓最佳化電路2152會辨識到，沒有任何的目標待機實體頁面，僅需對目標實體 頁面執行頁面等級讀取電壓最佳化操作，即，應執行第一型讀取電壓最佳化操作。如上述，後續的步驟S324相同於圖3A中的步驟S311，不贅述於此。
請在回到圖2A，在完成步驟S27且獲得所述目標字元線的最佳化讀取電壓組後，所述目標字元線可經由使用所述最佳化讀取電壓組來被讀取。並且，流程可回到步驟S21。
本實施例，是利用最佳化讀取電壓應所述會位於對應兩個葛雷碼的兩個臨界電壓分佈的交界處的概念，利用所述交界處的面積變化會較小的概念來找尋最佳電壓的位置。本領域具有通常知識者，當可依照此概念來改良上述實施例的讀取電壓最佳化方法/操作。但，仍不脫離本發明的精神和範圍。
此外，本實施例所提供的讀取電壓最佳化方法相較於傳統作法，更可在不調整其他非指定的實體頁面的多個轉換讀取電壓的情況下，針對特定的目標實體頁面的一或多個轉換讀取電壓來進行最佳化。如此一來，因為本發明是專注在目標實體頁面的一或多個轉換讀取電壓的調整/測試，可大量減少為了讀取電壓最佳化操作所進行的總讀取次數(因為不必調整/測試其他非指定的實體頁面的轉換讀取電壓)。
舉例來說，請參照圖4B，相較於傳統作法，在時間點T1、T2、T3、T4，傳統作法會因為上實體頁面的讀取狀況不佳(如，達到了讀取電壓最佳化週期)而對整個字元線執行字元線等級讀取電壓最佳化操作，以使所有的實體頁面皆被執行讀取電壓最佳 化操作，進而讓儲存控制器210耗費了資源與時間(如，對應地增加了讀取次數於其他不需要被執行讀取電壓最佳化操作的實體頁面)在處理其他不需要被執行讀取電壓最佳化操作(因，未達到對應的讀取電壓最佳化週期)的實體頁面。也就是說，本發明所提供的資料讀取方法可有效地在一個目標實體頁面需進行讀取電壓最佳化的時，藉由判斷目前應該執行第一型、第二型或第三型讀取電壓最佳化操作，避免了資源與時間的浪費(減少不必要的讀取次數)，進而增進了整體的儲存裝置的資料讀取效率。特別是，如圖4B，針對讀取狀況最容易不佳的實體頁面(上實體頁面)，更可減少不必要的讀取次數。
在本實施例中，頁面等級讀取電壓最佳化操作意指對於單一的實體頁面的所有的預設的轉換讀取電壓執行最佳化操作，以獲得對應的最佳值(例如，獲得下實體頁面的預設轉換讀取電壓V(1)4的最佳值)。本發明並不限定於「頁面等級讀取電壓操作」的具體細節。例如，可使用對應目標實體頁面的多個讀取電壓最佳化選項來嘗試找到對應的最佳值；或調整轉換讀取電壓的電壓值且利用調整後的轉換讀取電壓來讀取目標實體頁面，以根據所獲得的資料讀取結果判斷調整後的轉換讀取電壓的電壓值是否為最佳值。
此外，字元線等級讀取電壓最佳化操作意指對於單一的字元線的所有的預設的轉換讀取電壓(即，對整個預設讀取電壓組)執行最佳化操作，以獲得對應的最佳值(例如，獲得目標字 元線的最佳化讀取電壓組)。本發明並不限定於「字元線讀取電壓操作」的具體細節。例如，可使用對應每個字元線的多個讀取電壓最佳化選項來嘗試找到對應的最佳值；或調整轉換讀取電壓組且利用調整後的轉換讀取電壓組來讀取目標字元線，以根據所獲得的資料讀取結果判斷調整後的轉換讀取電壓組是否為最佳化讀取電壓組。
值得一提的是，在上述的多個實施例中，上述讀取電壓管理電路單元215是以硬體電路的方式來實施，但本發明不限於此。例如，在一實施例中，讀取電壓管理電路單元215可以軟體或硬體的方式實施為具有讀取電壓管理電路單元215的功能的讀取電壓管理程式碼模組。讀取電壓管理程式碼模組可包括最佳化計數程式碼模組與讀取電壓最佳化程式碼模組。所述最佳化計數程式碼模組為具有最佳化計數電路2151的功能的程式碼模組；所述讀取電壓最佳化程式碼模組為具有讀取電壓最佳化電路2152的功能的程式碼模組。所述處理器211可存取且執行讀取電壓管理程式碼模組(或最佳化計數程式碼模組與讀取電壓最佳化程式碼模組)來實施本發明所提供的讀取電壓最佳化方法。
綜上所述，本發明實施例所提供的資料讀取方法、儲存控制器與儲存裝置，可反應於判定需對目標字元線的多個實體頁面中的一目標實體頁面執行讀取電壓最佳化操作來更新對應所述目標實體頁面的目標最佳化計數值，並且根據所述目標最佳化計數值，判斷是否要對其他實體頁面或對整個所述目標字元線執行 讀取電壓最佳化操作；以及在所述讀取電壓最佳化操作完成後，使用所獲得的對應所述目標字元線的最佳化讀取電壓組來讀取所述目標字元線。如此一來，可增進了從所述目標字元線所讀取資料的正確性，並且增進了儲存裝置的資料讀取操作的整體效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S21、S23、S25、S27‧‧‧資料讀取方法的流程步驟

Claims (13)

  1. 一種資料讀取方法，適用於配置有一可複寫式非揮發性記憶體模組的一儲存裝置，其中所述可複寫式非揮發性記憶體模組具有多個字元線，其中所述多個字元線的每一個字元線耦接至多個記憶胞，其中所述多個記憶胞中的每一個記憶胞包括分別對應多個實體頁面，並且所述多個實體頁面中的每一個實體頁面用以被程式化為一位元值，所述方法包括：選擇所述多個字元線的其中之一作為一目標字元線，並且監控所選擇之所述目標字元線的多個實體頁面，以獲得分別對應所述目標字元線的所述多個實體頁面的多個監控結果；反應於根據所述多個監控結果判定需對所述目標字元線的所述多個實體頁面中的一目標實體頁面執行讀取電壓最佳化操作，更新對應所述目標實體頁面的一目標最佳化計數值；以及根據所述目標最佳化計數值，執行對應所述目標字元線的一第一型讀取電壓最佳化操作、一第二型讀取電壓最佳化操作或一第三型讀取電壓最佳化操作，以獲得對應所述目標字元線的最佳化讀取電壓組，其中所述目標字元線經由使用所述最佳化讀取電壓組來被讀取。
  2. 如申請專利範圍第1項所述的資料讀取方法，其中所述資料讀取方法更包括：若所述多個監控結果為分別對應所述多個實體頁面的多個校驗子，判斷所述多個校驗子各自具有的第一位元值的總數目是否 大於校驗子門檻值，其中反應於判定所述多個校驗子中的一目標校驗子具有的所述第一位元值的總數目大於所述校驗子門檻值，辨識所述目標校驗子所對應的所述目標實體頁面，並且判定需對所述目標實體頁面執行所述讀取電壓最佳化操作；以及若所述多個監控結果為分別對應所述多個實體頁面的多個錯誤位元數，判斷所述多個錯誤位元數是否大於錯誤位元數門檻值，其中反應於判定所述多個錯誤位元數中的一目標錯誤位元數大於所述錯誤位元數門檻值，辨識所述目標錯誤位元數所對應的所述目標實體頁面，並且判定需對所述目標實體頁面執行所述讀取電壓最佳化操作。
  3. 如申請專利範圍第1項所述的資料讀取方法，其中所述更新對應所述目標實體頁面的所述目標最佳化計數值的步驟包括：辨識分別對應所述多個實體頁面的多個轉換讀取電壓總數；計算所述多個轉換讀取電壓總數的最小公倍數；將所述最小公倍數分別除以所述多個轉換讀取電壓總數所獲得的商值作為分別對應所述多個實體頁面的多個最佳化權重值；辨識所述多個最佳化權重值中對應所述目標實體頁面的最佳化權重值為目標最佳化權重值，並且辨識所述多個最佳化權重值中分別對應多個待機實體頁面的多個最佳化權重值為多個待機最佳化權重值，其中所述多個待機實體頁面為所述多個實體頁面中未被選擇的多個其他實體頁面；以及 將對應所述目標實體頁面的最佳化計數值加上所述目標最佳化權重值，以獲得所述目標最佳化計數值。
  4. 如申請專利範圍第3項所述的資料讀取方法，其中所述根據所述目標最佳化計數值，執行對應所述目標字元線的所述第一型讀取電壓最佳化操作、所述第二型讀取電壓最佳化操作或所述第三型讀取電壓最佳化操作的步驟包括：判斷所述目標最佳化計數值是否等於所述多個待機最佳化權重值中的一或多個目標待機最佳化權重值的整數倍，其中反應於判定所述目標最佳化計數值不等於分別對應多個待機實體頁面的所述多個最佳化權重值中的任何一個最佳化權重值的整數倍，對所述目標實體頁面所具有的全部的轉換讀取電壓執行所述第一型讀取電壓最佳化操作，其中反應於判定所述目標最佳化計數值等於所述多個待機最佳化權重值中的所述一或多個目標待機最佳化權重值的整數倍，辨識所述一或多個目標待機最佳化權重值所對應的待機實體頁面為一或多個目標待機實體頁面，並且判斷所述多個待機實體頁面的總數目是否等於所述一或多個目標待機實體頁面的總數目，其中反應於判定所述多個待機實體頁面的所述總數目不等於所述一或多個目標待機實體頁面的所述總數目，將對應至所述一或多個目標待機實體頁面的一或多個最佳化計數值的數值皆改變為所述目標最佳化計數值的數值，並且對所述目標實體頁面 及所述一或多個目標待機實體頁面各自所具有的全部的轉換讀取電壓執行所述第二型讀取電壓最佳化操作，其中反應於判定所述多個待機實體頁面的所述總數目等於所述一或多個目標待機實體頁面的所述總數目，對所述目標字元線的所有的實體頁面各自所具有的全部的轉換讀取電壓執行所述第三型讀取電壓最佳化操作，在所述第三型讀取電壓最佳化操作完成後，將分別對應至所述目標字元線的所述多個實體頁面的多個最佳化計數值重置為零。
  5. 如申請專利範圍第3項所述的資料讀取方法，其中所述根據所述目標最佳化計數值，執行對應所述目標字元線的所述第一型讀取電壓最佳化操作、所述第二型讀取電壓最佳化操作或所述第三型讀取電壓最佳化操作的步驟包括：判斷所述目標最佳化計數值是否等於分別對應所述多個實體頁面的多個轉換讀取電壓總數的最小公倍數，其中反應於判定所述目標最佳化計數值等於所述最小公倍數，對所述目標字元線的所有的實體頁面各自所具有的全部的轉換讀取電壓執行所述第三型讀取電壓最佳化操作，並且在所述第三型讀取電壓最佳化操作完成後，將分別對應至所述目標字元線的所述多個實體頁面的多個最佳化計數值重置為零，其中反應於判定所述目標最佳化計數值不等於所述最小公倍數，判斷所述目標最佳化計數值是否等於所述多個待機最佳化權重值中的一或多個目標待機最佳化權重值的整數倍， 其中反應於判定所述目標最佳化計數值不等於分別對應多個待機實體頁面的所述多個最佳化權重值中的任何一個最佳化權重值的整數倍，對所述目標實體頁面所具有的全部的轉換讀取電壓執行所述第一型讀取電壓最佳化操作，其中反應於判定所述目標最佳化計數值等於所述多個待機最佳化權重值中的所述一或多個目標待機最佳化權重值的整數倍，辨識所述一或多個目標待機最佳化權重值所對應的待機實體頁面為一或多個目標待機實體頁面，將對應至所述一或多個目標待機實體頁面的一或多個最佳化計數值的數值皆改變為所述目標最佳化計數值的數值，並且對所述目標實體頁面及所述一或多個目標待機實體頁面各自所具有的全部的轉換讀取電壓執行所述第二型讀取電壓最佳化操作。
  6. 如申請專利範圍第1項所述的資料讀取方法，其中所述第一型讀取電壓最佳化操作包括：僅對所述目標實體頁面執行一頁面等級讀取電壓最佳化操作，其中在對所述目標實體頁面所執行的所述頁面等級讀取電壓最佳化操作中，將對應所述目標字元線的一預設讀取電壓組的多個預設讀取電壓中用以辨識所述目標實體頁面的儲存狀態的一或多個轉換讀取電壓的電壓值調整至最佳值，以獲得對應所述目標字元線的所述最佳化讀取電壓組，其中所述第二型讀取電壓最佳化操作包括：對所述目標實體頁面與所述多個實體頁面中的一或多個 待機實體頁面執行所述頁面等級讀取電壓最佳化操作，其中所述一或多個待機實體頁面為所述多個實體頁面中所述目標實體頁面以外的一或多個其他實體頁面，並且所述目標實體頁面與所述一或多個待機實體頁面的總數目小於所述多個實體頁面的總數目，其中所述第三型讀取電壓最佳化操作包括：對所述目標字元線執行一字元線等級讀取電壓最佳化操作，其中在對所述目標字元線所執行的所述字元線等級讀取電壓最佳化操作中，將對應所述目標字元線的所述預設讀取電壓組的所述多個預設讀取電壓的電壓值調整至最佳值，以獲得對應所述目標字元線的所述最佳化讀取電壓組；或依照所述多個實體頁面的排列順序分別對所述多個實體頁面執行所述頁面等級讀取電壓最佳化操作。
  7. 一種儲存控制器，用於控制配置有一可複寫式非揮發性記憶體模組的一儲存裝置，所述儲存控制器包括：一連接介面電路，用以耦接至一主機系統；一記憶體介面控制電路，用以耦接至所述可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個字元線，其中所述多個字元線的每一個字元線耦接至多個記憶胞，其中所述多個記憶胞中的每一個記憶胞包括多個實體頁面，並且所述多個實體頁面中的每一個實體頁面用以被程式化為一位元值；一讀取電壓管理電路單元；以及 一處理器，耦接至所述連接介面電路、所述記憶體介面控制電路及所述讀取電壓管理電路單元，其中所述處理器用以選擇所述多個字元線的其中之一作為一目標字元線，並且監控所選擇之所述目標字元線的多個實體頁面，以獲得分別對應所述目標字元線的所述多個實體頁面的多個監控結果，其中反應於所述處理器根據所述多個監控結果判定需對所述目標字元線的所述多個實體頁面中的一目標實體頁面執行讀取電壓最佳化操作，所述讀取電壓管理電路單元用以更新對應所述目標實體頁面的一目標最佳化計數值，其中所述讀取電壓管理電路單元更用以根據所述目標最佳化計數值，執行對應所述目標字元線的一第一型讀取電壓最佳化操作、一第二型讀取電壓最佳化操作或一第三型讀取電壓最佳化操作，以獲得對應所述目標字元線的最佳化讀取電壓組，其中所述目標字元線經由使用所述最佳化讀取電壓組來被讀取。
  8. 如申請專利範圍第7項所述的儲存控制器，其中若所述多個監控結果為分別對應所述多個實體頁面的多個校驗子，所述處理器判斷所述多個校驗子各自具有的第一位元值的總數目是否大於校驗子門檻值，其中反應於判定所述多個校驗子中的一目標校驗子具有的所述第一位元值的總數目大於所述校驗子門檻值，所述處理器辨識所述目標校驗子所對應的所述目標實體頁面，並且判定需對所述目標實體頁面執行所述讀取電壓最佳 化操作，其中若所述多個監控結果為分別對應所述多個實體頁面的多個錯誤位元數，所述處理器判斷所述多個錯誤位元數是否大於錯誤位元數門檻值，其中反應於判定所述多個錯誤位元數中的一目標錯誤位元數大於所述錯誤位元數門檻值，所述處理器辨識所述目標錯誤位元數所對應的所述目標實體頁面，並且判定需對所述目標實體頁面執行所述讀取電壓最佳化操作。
  9. 如申請專利範圍第7項所述的儲存控制器，其中在所述讀取電壓管理電路單元用以所述更新對應所述目標實體頁面的所述目標最佳化計數值的運作中，所述讀取電壓管理電路單元辨識分別對應所述多個實體頁面的多個轉換讀取電壓總數，其中所述讀取電壓管理電路單元計算所述多個轉換讀取電壓總數的最小公倍數，其中所述讀取電壓管理電路單元將所述最小公倍數分別除以所述多個轉換讀取電壓總數所獲得的商值作為分別對應所述多個實體頁面的多個最佳化權重值，其中所述讀取電壓管理電路單元辨識所述多個最佳化權重值中對應所述目標實體頁面的最佳化權重值為目標最佳化權重值，並且辨識所述多個最佳化權重值中分別對應多個待機實體頁面的多個最佳化權重值為多個待機最佳化權重值，其中所述多個待機實體頁面為所述多個實體頁面中未被選擇的多個其他實體頁面， 其中所述讀取電壓管理電路單元將對應所述目標實體頁面的最佳化計數值加上所述目標最佳化權重值，以獲得所述目標最佳化計數值。
  10. 如申請專利範圍第9項所述的儲存控制器，其中在所述讀取電壓管理電路單元更用以根據所述目標最佳化計數值，執行對應所述目標字元線的所述第一型讀取電壓最佳化操作、所述第二型讀取電壓最佳化操作或所述第三型讀取電壓最佳化操作的運作中，所述讀取電壓管理電路單元判斷所述目標最佳化計數值是否等於所述多個待機最佳化權重值中的一或多個目標待機最佳化權重值的整數倍，其中反應於判定所述目標最佳化計數值不等於分別對應多個待機實體頁面的所述多個最佳化權重值中的任何一個最佳化權重值的整數倍，所述讀取電壓管理電路單元對所述目標實體頁面所具有的全部的轉換讀取電壓執行所述第一型讀取電壓最佳化操作，其中反應於判定所述目標最佳化計數值等於所述多個待機最佳化權重值中的所述一或多個目標待機最佳化權重值的整數倍，所述讀取電壓管理電路單元辨識所述一或多個目標待機最佳化權重值所對應的待機實體頁面為一或多個目標待機實體頁面，並且所述讀取電壓管理電路單元判斷所述多個待機實體頁面的總數目是否等於所述一或多個目標待機實體頁面的總數目， 其中反應於判定所述多個待機實體頁面的所述總數目不等於所述一或多個目標待機實體頁面的所述總數目，所述讀取電壓管理電路單元將對應至所述一或多個目標待機實體頁面的一或多個最佳化計數值的數值皆改變為所述目標最佳化計數值的數值，並且對所述目標實體頁面及所述一或多個目標待機實體頁面各自所具有的全部的轉換讀取電壓執行所述第二型讀取電壓最佳化操作，其中反應於判定所述多個待機實體頁面的所述總數目等於所述一或多個目標待機實體頁面的所述總數目，所述讀取電壓管理電路單元對所述目標字元線的所有的實體頁面各自所具有的全部的轉換讀取電壓執行所述第三型讀取電壓最佳化操作，在所述第三型讀取電壓最佳化操作完成後，將分別對應至所述目標字元線的所述多個實體頁面的多個最佳化計數值重置為零。
  11. 如申請專利範圍第9項所述的儲存控制器，其中在所述讀取電壓管理電路單元更用以根據所述目標最佳化計數值，執行對應所述目標字元線的所述第一型讀取電壓最佳化操作、所述第二型讀取電壓最佳化操作或所述第三型讀取電壓最佳化操作的運作中，所述讀取電壓管理電路單元判斷所述目標最佳化計數值是否等於分別對應所述多個實體頁面的多個轉換讀取電壓總數的最小公倍數，其中反應於判定所述目標最佳化計數值等於所述最小公倍 數，所述讀取電壓管理電路單元對所述目標字元線的所有的實體頁面各自所具有的全部的轉換讀取電壓執行所述第三型讀取電壓最佳化操作，並且在所述第三型讀取電壓最佳化操作完成後，將分別對應至所述目標字元線的所述多個實體頁面的多個最佳化計數值重置為零，其中反應於判定所述目標最佳化計數值不等於所述最小公倍數，所述讀取電壓管理電路單元判斷所述目標最佳化計數值是否等於所述多個待機最佳化權重值中的一或多個目標待機最佳化權重值的整數倍，其中反應於判定所述目標最佳化計數值不等於分別對應多個待機實體頁面的所述多個最佳化權重值中的任何一個最佳化權重值的整數倍，所述讀取電壓管理電路單元對所述目標實體頁面所具有的全部的轉換讀取電壓執行所述第一型讀取電壓最佳化操作，其中反應於判定所述目標最佳化計數值等於所述多個待機最佳化權重值中的所述一或多個目標待機最佳化權重值的整數倍，所述讀取電壓管理電路單元辨識所述一或多個目標待機最佳化權重值所對應的待機實體頁面為一或多個目標待機實體頁面，將對應至所述一或多個目標待機實體頁面的一或多個最佳化計數值的數值皆改變為所述目標最佳化計數值的數值，並且對所述目標實體頁面及所述一或多個目標待機實體頁面各自所具有的全部的轉換讀取電壓執行所述第二型讀取電壓最佳化操作。
  12. 如申請專利範圍第7項所述的儲存控制器，其中所述第一型讀取電壓最佳化操作包括：所述讀取電壓管理電路單元僅對所述目標實體頁面執行一頁面等級讀取電壓最佳化操作，其中在對所述目標實體頁面所執行的所述頁面等級讀取電壓最佳化操作中，所述讀取電壓管理電路單元將對應所述目標字元線的一預設讀取電壓組的多個預設讀取電壓中用以辨識所述目標實體頁面的儲存狀態的一或多個轉換讀取電壓的電壓值調整至最佳值，以獲得對應所述目標字元線的所述最佳化讀取電壓組，其中所述第二型讀取電壓最佳化操作包括：所述讀取電壓管理電路單元對所述目標實體頁面與所述多個實體頁面中的一或多個待機實體頁面執行所述頁面等級讀取電壓最佳化操作，其中所述一或多個待機實體頁面為所述多個實體頁面中所述目標實體頁面以外的一或多個其他實體頁面，並且所述目標實體頁面與所述一或多個待機實體頁面的總數目小於所述多個實體頁面的總數目，其中所述第三型讀取電壓最佳化操作包括：所述讀取電壓管理電路單元對所述目標字元線執行一字元線等級讀取電壓最佳化操作，其中在對所述目標字元線所執行的所述字元線等級讀取電壓最佳化操作中，所述讀取電壓管理電路單元將對應所述目標字元線的所述預設讀取電壓組的所述多個預設讀取電壓的電壓值調整至最佳值，以獲得對應所述目標字元 線的所述最佳化讀取電壓組；或所述讀取電壓管理電路單元依照所述多個實體頁面的排列順序分別對所述多個實體頁面執行所述頁面等級讀取電壓最佳化操作。
  13. 一種儲存裝置，所述儲存裝置包括：一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個字元線，其中每一該些字元線耦接至多個記憶胞，其中所述多個記憶胞中的每一個記憶胞包括多個實體頁面，並且所述多個實體頁面中的每一個實體頁面用以被程式化為一位元值；一記憶體介面控制電路，用以耦接至該可複寫式非揮發性記憶體模組；以及一處理器，耦接至該記憶體介面控制電路，其中該處理器載入且執行一讀取電壓管理程式碼模組，以實現一資料讀取方法，所述資料讀取方法包括下列步驟：選擇所述多個字元線的其中之一作為一目標字元線，並且監控所選擇之所述目標字元線的多個實體頁面，以獲得分別對應所述目標字元線的所述多個實體頁面的多個監控結果；反應於根據所述多個監控結果判定需對所述目標字元線的所述多個實體頁面中的一目標實體頁面執行讀取電壓最佳化操作，更新對應所述目標實體頁面的一目標最佳化計數值；以及根據所述目標最佳化計數值，執行對應所述目標字元線的一 第一型讀取電壓最佳化操作、一第二型讀取電壓最佳化操作或一第三型讀取電壓最佳化操作，以獲得對應所述目標字元線的最佳化讀取電壓組，其中所述目標字元線經由使用所述最佳化讀取電壓組來被讀取。
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