KR20220058753A - 비휘발성 메모리 장치, 그것을 갖는 저장 장치 및 그것의 리드 방법 - Google Patents

비휘발성 메모리 장치, 그것을 갖는 저장 장치 및 그것의 리드 방법 Download PDF

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KR20220058753A
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sensing operation
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박은향
김진영
이지상
박세환
박일한
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Abstract

본 발명에 따른 비휘발성 메모리 장치의 리드 방법은, 제 1 리드 커맨드에 응답하여 디폴트 리드 레벨을 이용한 노멀 리드 동작을 수행하는 단계, 및 상기 노멀 리드 동작에서 읽혀진 리드 데이터가 에러 정정 불가할 때, 제 2 리드 커맨드에 응답하여 멀티플 OVS(On-chip Valley Search) 센싱 동작을 이용한 리드 동작을 수행하는 단계를 포함할 수 있다.

Description

비휘발성 메모리 장치, 그것을 갖는 저장 장치 및 그것의 리드 방법{NON-VOLATILE MEMORY DEVICE, STORAGE DEVICE HAVING THE SAME, AND READING METHOD THEREOF}
본 발명은 비휘발성 메모리 장치, 그것을 갖는 저장 장치 및 그것의 리드 방법에 관한 것이다.
일반적으로, 쓰기 동작에서 저장 장치는 ECC(error correction code) 회로를 이용하여 오류 정정 코드를 생성하고, 리드 동작에서 저장 장치는 오류 정정 코드를 참조하여 데이터의 오류를 정정하고 있다. 하지만, 저장 장치의 메모리 셀들의 열화에 정도가 심하여 ECC 회로로 정정이 불가한 경우도 있다. 이러한 경우, 노멀 리드 동작과 다른 센싱 기법을 이용한 리드 리트라이(read retry) 동작이 수행되고 있다.
본 발명의 목적은, 노이즈에 따른 리드 오류를 방지하는 비휘발성 메모리 장치, 그것을 갖는 저장 장치, 및 그것의 리드 방법을 제공하는 데 있다.
본 발명의 목적은, 신규한 OVS 센싱을 수행하는 비휘발성 메모리 장치, 그것을 갖는 저장 장치, 및 그것의 리드 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 비트라인들의 각각과 공통 소스 라인 사이에 적어도 2개의 스트링들을 포함하고, 상기 적어도 2개의 스트링들의 각각은 상기 비트라인들의 어느 하나와 상기 공통 소스 라인 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 및 적어도 하나의 접지 트랜지스터를 포함하고, 상기 적어도 하나의 스트링 선택 트랜지스터는 스트링 선택 라인에 연결된 게이트를 갖고, 상기 복수의 메모리 셀들의 각각은 대응하는 워드라인으로부터 워드라인 전압을 제공 받고, 상기 적어도 하나의 접지 트랜지스터는 접지 선택 라인에 연결된 게이트를 갖는 복수의 메모리 블록들; 및 리드 동작시 어드레스에 응답하여 상기 복수의 메모리 블록들 중에서 선택된 어느 하나의 블록의 어느 하나의 워드라인에 연결된 메모리 셀들에 대하여 적어도 2 번의 OVS(On-chip Valley Search) 센싱하는 멀티플 OVS 센싱 동작을 수행하는 제어 로직을 포함할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 리드 방법은, 제 1 리드 커맨드에 응답하여 디폴트 리드 레벨을 이용한 노멀 리드 동작을 수행하는 단계; 및 상기 노멀 리드 동작에서 읽혀진 리드 데이터가 에러 정정 불가할 때, 제 2 리드 커맨드에 응답하여 멀티플 OVS(On-chip Valley Search) 센싱 동작을 이용한 리드 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치는, 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치에 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 신호를 제공하는 제어 핀들로 연결되고, 상기 적어도 하나의 비휘발성 메모리로부터 데이터를 읽도록 구현된 제어기를 포함하고, 상기 적어도 하나의 비휘발성 메모리 장치는 상기 CLE 신호 및 상기 ALE 신호에 따라 상기 WE 신호의 엣지에서 OVS(On-chip Valley Search) 커맨드를 래치함으로써 멀티플 OVS 센싱 동작을 수행하고, 상기 멀티플 OVS 센싱 동작에 대응하는 검출 케이스 정보를 상기 제어기로 출력하는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치는, 제 1 메탈 패드를 갖는 메모리 셀 영역; 및 제 2 메탈 패드를 갖고, 상기 제 1 메탈 패드와 상기 제 2 메탈 패드를 통하여 수직으로 연결되는 페리퍼럴 회로 영역을 포함하고, 상기 메모리 셀 영역에서, 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 상기 페리퍼럴 회로 영역에서, 상기 복수의 워드라인들 중에서 어느 하나를 선택하는 로우 디코더; 상기 페리퍼럴 회로 영역에서, 상기 복수의 비트라인들에 연결되는 복수의 페이지 버퍼들을 갖는 페이지 버퍼 회로; 및 상기 페리퍼럴 회로 영역에서, 제어 핀들을 통하여 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 신호를 수신하고, 상기 CLE 신호 및 상기 ALE 신호에 따라 상기 WE 신호의 엣지에서 커맨드 혹은 어드레스를 래치함으로써 멀티플 OVS 센싱 동작을 수행하는 OVS 회로를 갖는 제어 로직을 포함할 수 있다.
본 발명의 실시 예에 따른 제어기는, 적어도 하나의 비휘발성 메모리 장치에 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 제어 신호들을 제공하는 제어 핀들; 상기 적어도 하나의 비휘발성 메모리 장치로부터 제 1 리드 동작의 데이터를 수신하고, 상기 수신된 데이터의 에러를 정정하는 에러 정정 회로; 제 1 옵셋 레벨을 저장하는 제 1 테이블, 제 2 옵셋 레벨을 저장하는 제 2 테이블, 및 히스토리 리드 레벨을 저장하는 제 3 테이블을 저장하는 버퍼 메모리; 및 상기 에러 정정 회로에서 상기 수신된 데이터의 에러 정정이 불가할 때, OVS(On-chip Valley Search) 커맨드를 발행하고, 상기 OVS 커맨드를 상기 적어도 하나의 비휘발성 메모리 장치로 전송하고, 상기 적어도 하나의 비휘발성 메모리 장치로부터 상기 OVS 커맨드에 대응하는 멀티플 OVS 센싱 동작을 수행하고, 상기 멀티플 OVS 센싱 동작에 따른 검출 케이스 정보를 수신하고, 상기 제 2 테이블을 이용하여 상기 수신된 검출 케이스 정보에 대응하는 상기 제 2 옵셋 레벨을 판별하고, 상기 제 1 테이블의 상기 제 1 옵셋 레벨과 상기 제 2 옵셋 레벨을 이용하여 상기 히스토리 리드 레벨을 업데이트하고, 상기 업데이트된 히스토리 리드 레벨을 이용하여 제 2 리드 동작을 상기 적어도 하나의 비휘발성 메모리 장치에 요청하는 적어도 하나의 프로세서를 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치의 리드 방법은, 제어기에서, 디폴트 리드 레벨을 이용한 노멀 리드 동작을 적어도 하나의 비휘발성 메모리 장치에 요청하는 단계; 상기 노멀 리드 동작의 결과로써 읽혀진 데이터가 에러 정정 불가할 때, 상기 제어기에서 OVS(On-chip Valley Search) 모드를 활성화시키기 위한 방어 코드로 진입하는 단계; 상기 제어기에서, 멀티플 OVS 센싱 동작을 수행하도록 OVS 커맨드를 상기 적어도 하나의 비휘발성 메모리 장치에 전송하는 단계; 상기 멀티플 OVS 센싱 동작이 패스될 때, 상기 제어기에서 상기 멀티플 OVS 센싱 동작에 따른 검출 케이스 정보를 이용하여 히스토리 리드 레벨을 업데이트 하는 단계; 및 상기 제어기에서 상기 OVS 모드를 비활성화 시키도록 상기 방어 코드 진입을 해제하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 갖는 저장 장치 및 그것의 리드 방법은, 멀티플 OVS 센싱 동작을 수행함으로써, 노이즈 상황에서 데이터의 신뢰성을 향상시킬 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 도면이다.
도 2는 도 1에 도시된 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면들이다.
도 4는 본 발명의 실시 예에 메모리 블록의 회로도를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 저장 장치에서 OVS 이용한 리드 동작을 수행하는 과정을 예시적으로 보여주는 흐름도이다.
도 6은 본 발명의 실시 예에 따른 저장 장치의 최적의 리드 전압 레벨을 추출하는 과정을 개념적으로 보여주는 도면이다.
도 7a 및 도 7b는 산포 골의 서로 다른 리드 전압들과 그것들에 대응하는 디벨럽 시간들을 개념적으로 보여주는 도면들이다.
도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 멀티플 OVS센싱을 이용한 리드 동작의 개념을 설명하는 도면이다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 멀티플 OVS 센싱 동작을 이용한 리드 동작을 예시적으로 보여주는 도면들이다.
도 10은 본 발명의 실시 예에 따른 저장 장치의 리드 방법을 예시적으로 보여주는 흐름도이다.
도 11a 및 도 11b는 본 발명의 다른 실시 예에 따른 멀티플 OVS 센싱 동작을 이용한 리드 동작을 예시적으로 보여주는 도면들이다.
도 12는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치의 리드 방법을 예시적으로 보여주는 흐름도이다.
도 13a, 도 13b, 및 도 13c는 본 발명의 실시 예에 따른 리드 동작의 OVS 모드를 적용한 산포를 예시적으로 보여주는 도면들이다.
도 14는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 15는 본 발명의 다른 실시 예에 따른 저장 장치를 예시적으로 보여 주는 도면이다.
도 16은 본 발명의 실시 예에 따른 저장 장치의 리드 동작을 예시적으로 보여주는 래더 다이어그램이다.
도 17은 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진자가 용이하게 실시 할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 그것을 갖는 저장 장치 및 그것의 리드 방법은, 멀티플 OVS(On-chip Valley Search) 센싱 동작을 수행함으로써, 센싱 동작의 정확도를 높이고, 방어 코드(Recovery Code) 진입을 줄임으로써, 전체적으로 시스템 성능을 기대할 수 있다. 여기서 OVS 센싱 동작에 대한 자세한 것은, 본 발명의 참고문헌으로 결합된 미국 공개특허 US 2020-0286545, 미국 공개 특허 US 2020-0098436, 미국 등록 특허 US 10,090,046, US 10,559,362, US 10,607,708, US 10,629,259에서 설명될 것이다.
도 1은 본 발명의 실시 예에 따른 저장 장치(10)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(NVM(s), 100) 및 제어기(CNTL, 200)를 포함할 수 있다.
적어도 하나의 비휘발성 메모리 장치(100)는 데이터를 저장하도록 구현될 수 있다. 비휘발성 메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리, 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory; RRAM), 상변화 메모리(phase-change memory; PRAM), 자기저항 메모리(magnetoresistive random access memory; MRAM), 강유전체 메모리(ferroelectric random access memory; FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory; STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다.
또한, 비휘발성 메모리 장치(100)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수) 및 제어 로직(150)을 포함하도록 구현될 수 있다. 복수의 메모리 블록들(BLK1 ~ BLKz)의 각각은 복수의 페이지들(Page 1 ~ Page m, m은 2 이상의 정수)를 포함할 수 있다. 복수의 페이지들(Page 1 ~ Page m)의 각각은, 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들의 각각은 적어도 하나의 비트를 저장할 수 있다.
제어 로직(150)은 제어기(CNTL; 200)로부터 커맨드 및 어드레스를 수신하고, 수신된 커맨드에 대응하는 동작(프로그램 동작, 리드 동작, 소거 동작 등)을 어드레스에 대응하는 메모리 셀들에 수행하도록 구현될 수 있다.
또한, 제어 로직(150)은 OVS 회로(155)를 포함할 수 있다.
OVS 회로(155)는 OVS 센싱 동작을 수행할 수 있다. 여기서 OVS 센싱 동작은, 셀 카운트 기반으로 OVS 검출 케이스를 판별하는 제 1 센싱 동작과, 판별된 OVS 검출 케이스에 따라 실제 디벨럽 시간을 변경하여 센싱하는 제 2 센싱 동작을 포함할 수 있다. OVS 회로(155)는 OVS 센싱 동작의 결과에 대응하는 OVS 검출 정보를 저장하도록 구현될 수 있다. 이러한 OVS 검출 정보는 상태에 대응하는 최적의 산포골을 지시하는 정보(예를 들어, 디벨럽 시간 정보)를 포함할 수 있다.
또한, OVS 회로(155)는 센싱 동작의 정확도를 높이기 위하여 멀티플 OVS 센싱 동작을 수행할 수 있다. 여기서 멀티플 OVS 센싱 동작은, 적어도 2개 OVS 센싱 동작들을 포함할 수 있다.
제어기(CNTL; 200)는 제어 신호들(예를 들어, CLE, ALE, CE(s), WE, RE, 등)을 전송하는 복수의 제어 핀들을 통하여 적어도 하나의 비휘발성 메모리 장치(100)에 연결될 수 있다. 또한, 제어 신호들(CLE, ALE, CE(s), WE, RE 등)을 이용하여 비휘발성 메모리 장치(100)를 제어하도록 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치(100)는 CLE(command latch enable) 신호 및 ALE(address latch enable) 신호에 따라 WE(write enable) 신호의 엣지에서 커맨드(CMD) 혹은 어드레스(ADD)를 래치 함으로써, 프로그램 동작/리드 동작/소거 동작을 수행할 수 있다.
또한, 제어기(200)는 버퍼 메모리(220) 및 에러 정정 회로(230)를 포함할 수 있다.
버퍼 메모리(220)는 휘발성 메모리(예를 들어, SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous RAM) 등) 혹은 비휘발성 메모리 (플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등)로 구현될 수 있다. 버퍼 메모리(220)는 복수의 테이블들(221, 222, 223)을 포함할 수 있다.
제 1 테이블(221)은 제 1 리드 전압 레벨 옵셋 정보를 포함할 수 있다. 실시 예에 있어서, 제 1 테이블(221)은 프로그램 경과 시간에 대응하는 제 1 리드 전압 레벨 옵셋 정보를 포함할 수 있다. 실시 예에 있어서, 제 1 테이블(221)은 프로그램 경과 시간 외에 다양한 열화 정보(온도, 프로그램/소거 사이클, 리드 사이클, 오픈 워드라인 케이스 등)에 대응하는 제 1 리드 전압 레벨 옵셋 정보를 포함할 수 있다.
제 2 테이블(222)은 OVS 센싱 동작의 검출 케이스에 대응하는 OVS 검출 정보에 대응하는 제 2 리드 전압 레벨 옵셋 정보를 포함할 수 있다. 여기서 OVS 검출 정보는 최적의 산포골에 대응하는 디벨럽 시간 정보일 수 있다. 즉, 제 2 리드 전압 레벨 옵셋 정보는 OVS 센싱 동작을 수행한 디벨럽 시간 정보에 대응하는 리드 전압 레벨 옵셋 정보를 포함할 수 있다. 따라서, 제 2 테이블(222)은 OVS 검출 정보를 리드 전압 레벨 옵셋 정보를 변환시킨 테이블일 수 있다.
제 3 테이블(223)은 히스토리 리드 동작에 관련된 제 3 리드 전압 레벨 옵셋 정보를 포함할 수 있다. 실시 예에 있어서, 제 3 리드 전압 레벨 옵셋 정보는 제 1 리드 전압 레벨 옵셋 정보와 제 2 리드 전압 레벨 옵셋 정보를 이용하여 결정될 수 있다. 여기서 제 3 리드 전압 레벨 옵셋 정보는 히스토리 리드 동작을 수행하는 최적의 리드 전압 레벨(optimal read level) 정보를 포함할 수 있다. 한편, 히스토리 리드 동작에 대한 자세한 것은, 본 발명의 참고문헌으로 결합된 미국 등록 특허 US 10,120,589, 및 US 10,373,693에서 설명될 것이다.
ECC 회로(230)는 프로그램 동작시 에러 정정 코드(error correction code)를 생성하고, 리드 동작시 에러 정정 코드를 이용하여 데이터(DATA)의 복구하도록 구현될 수 있다. 즉, ECC 회로(230)는 비휘발성 메모리 장치(100)로부터 수신된 데이터(DATA)의 페일 비트(fail bit) 혹은 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(error correction code; ECC)를 생성할 수 있다. ECC 회로(230)는 비휘발성 메모리 장치(100)로 제공되는 데이터의 에러 정정 인코딩을 수행함으로써, 패리티(parity) 비트가 부가된 데이터(DATA)를 형성할 수 있다. 패리티 비트는 비휘발성 메모리 장치(100)에 저장될 수 있다. 또한, ECC 회로(230)는 비휘발성 메모리 장치(100)로부터 출력된 데이터(DATA)에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(230)는 패리티를 사용하여 에러를 정정할 수 있다. ECC 회로(230)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
한편, 에러 정정 회로(230)에서 에러 정정이 불가능할 때, 리드 리트라이(read retry) 동작이 수행될 수 있다. 실시 예에 있어서, 리드 리트라이 동작은 멀티플 OVS 센싱 동작을 포함할 수 있다. 다른 실시 예에 있어서, 리드 리트라이 동작은 제 1 테이블(221)을 반영한 멀티플 OVS 센싱 동작을 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치(10)는 에러 정정 불가능 하기 전에 노멀 센싱 동작을 수행하고, 에러 정정 불가능한 후에 리드 리트라이 위한 멀티플 OVS 센싱 동작을 수행할 수 있다. 본 발명의 저장 장치(10)는, 복수의 OVS 센싱 동작들을 이용하여 최종 검출 케이스를 결정함으로써, 노이즈에 의한 OVS 센싱 동작의 판단 오류를 최소화 시킬 수 있다. 그 결과로써, 본 발명의 저장 장치(10)는 데이터의 신뢰성 및 추가적인 방어 코드의 진입을 줄임으로써 전체적인 시스템 성능 향상을 기대할 수 있다.
도 2는 도 1에 도시된 비휘발성 메모리 장치(100)를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130), 전압 발생기(140), 제어 로직(150), 및 셀 카운터(170)를 포함할 수 있다. 도 2에 도시되지 않았으나, 비휘발성 메모리 장치(100)는 메리 인터페이스 회로를 더 포함할 수 있다. 또한, 비휘발성 메모리 장치(100)는, 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
메모리 셀 어레이(110)는 워드 라인들(WLs) 혹은 선택 라인들(SSL, GSL)을 통해 로우 디코더(120)에 연결될 수 있다. 메모리 셀 어레이(110)는 비트 라인들(BLs)을 통해서 페이지 버퍼 회로(130)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 셀 스트링들(cell strings)을 포함할 수 있다. 셀 스트링들의 각각의 채널은 수직 혹은 수평 방향으로 형성될 수 있다. 셀 스트링들의 각각은 복수의 메모리 셀들을 포함할 수 있다. 여기서, 복수의 메모리 셀들은 비트 라인(BLs)이나, 워드 라인(WLs)으로 제공되는 전압에 의해서 프로그램 되거나, 소거 되거나, 읽혀질 수 있다.
일반적으로, 프로그램 동작은 페이지 단위로 수행되고, 소거 동작은 블록단위로 수행되고 있다. 실시 예에 있어서, 메모리 셀 어레이(330)는 3차원 메모리 셀 어레이를 포함할 수 있다. 여기서 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층 된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 메모리 셀에 대한 자세한 것은, 미국 등록 특허 US 7,679,133, US 8,553,466, US 8,654,587, US 8,559,235, 및 US 9,536,970에 설명될 것이다. 실시 예에 있어서, 메모리 셀 어레이(330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
로우 디코더(120)는 로우 어드레스(X-ADD)에 응답하여 메모리 셀 어레이(110)의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택하도록 구현될 수 있다. 로우 디코더(120)는 로우 어드레스(X-ADD)에 응답하여 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록의 워드 라인에 동작 모드에 대응하는 워드라인 전압(VWL)을 전달할 수 있다. 프로그램 동작시 로우 디코더(120)는 선택 워드 라인에 프로그램 전압과 검증 전압을 인가하고, 비선택 워드 라인에 패스 전압을 인가할 수 있다. 리드 동작시 로우 디코더(120)는 선택 워드 라인에 리드 전압을 인가하고, 비선택 워드 라인에 리드 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(130)는 복수의 페이지 버퍼들(PB1 ~ PBn, n은 2 이상의 정수)을 포함할 수 있다. 여기서 복수의 페이지 버퍼들(PB1 ~ PBn)은 대응하는 비트 라인들(BLs)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼 회로(130)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BLs) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼 회로(130)는 동작 모드에 따라 라이트 드라이버 혹은 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼 회로(130)는 선택된 비트 라인으로 프로그램 될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 리드 동작 시, 페이지 버퍼 회로(130)는 선택된 비트 라인의 전류 혹은 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은, OVS 센싱 동작을 수행하기 위한 센싱 및 래치를 수행하도록 구현될 수 있다. 즉, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 제어 로직(150)의 제어에 따라 선택된 메모리 셀들에 저장된 어느 하나의 상태를 식별하기 위해 복수의 센싱 동작을 수행할 수 있다. 또한, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 복수의 센싱 동작을 통해서 센싱된 데이터를 각각 저장한 후에, 제어 로직(150)의 제어 아래에서 어느 하나의 데이터를 선택할 수 있다. 즉, 복수의 페이지 버퍼들(PB1 ~ PBn) 각각은 어느 하나의 상태를 식별하기 위하여 복수회의 센싱을 수행할 수 있다. 또한, 복수의 페이지 버퍼들(PB1 ~ PBn)의 각각은 제어 로직(150)의 제어에 따라 센싱된 복수의 데이터 중에서 최적의 데이터를 선택 혹은 출력할 수 있다.
입출력 버퍼 회로는 외부에서 제공되는 데이터를 페이지 버퍼 회로(130)로 제공한다. 입출력 버퍼 회로는 외부에서 제공되는 커맨드(CMD)는 제어 로직(150)에 제공할 수 있다. 입출력 버퍼 회로는 외부에서 제공된 어드레스(ADD)를 제어 로직(150)이나 로우 디코더(120)에 제공할 수 있다. 더불어, 입출력 버퍼 회로는 페이지 버퍼 회로(130)에 의해서 센싱 및 래치된 데이터를 외부로 출력할 수 있다. 실시 예에 있어서, 입출력 버퍼 회로는 내부적으로 에러 정정 기능을 수행하는 에러 정정 회로를 포함할 수 있다.
전압 발생기(140)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들로 인가될 다양한 종류의 워드 라인 전압들, 메모리 셀들이 형성된 벌크(예를 들어, 웰 영역)로 공급될 웰 전압을 생성하도록 구현될 수 있다. 각각의 워드 라인들로 인가되는 워드 라인 전압들은, 프로그램 전압, 패스 전압, 리드 전압, 리드 패스 전압들 등을 포함할 수 있다.
제어 로직(150)은 비휘발성 메모리 장치(100) 내의 각종 동작을 전반적으로 제어하도록 구현될 수 있다. 제어 로직(150)은 메모리 인터페이스 회로로부터의 커맨드(CMD) 및/또는 어드레스(ADD)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직(150)은 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADD), 및 컬럼 어드레스(Y-ADD)를 출력할 수 있다.
또한, 제어 로직(150)은 OVS 센싱 동작을 수행하기 위하여 OVS 회로(155)를 포함할 수 있다. OVS 회로(155)는 OVS 센싱 동작을 위해 페이지 버퍼 회로(130)와 전압 발생기(140)를 제어할 수 있다.
OVS 회로(155)는 선택된 메모리 셀들의 특정 상태를 식별하기 위해 복수의 센싱 동작을 수행하도록 페이지 버퍼 회로(130)를 제어할 수 있다. 또한, OVS 회로(155)는 복수의 센싱 결과들의 각각에 대응하는 센싱 데이터를 복수의 페이지 버퍼들(PB1 ~ PBn) 각각에 구비된 복수의 래치 세트에 저장하도록 복수의 페이지 버퍼들(PB1 ~ PBn)을 제어할 수 있다. 또한, OVS 회로(155)는 복수 센싱된 데이터들 중에서 최적의 데이터를 선택하기 위한 처리를 수행할 수 있다. 최적 데이터의 선택을 위해서 OVS 회로(155)는 셀 카운터(170)로부터 제공되는 카운트 결과(nC)를 참조할 수 있다. 즉, OVS 회로(155)는 복수의 센싱 결과들 중에서 산포골에 가장 근접한 리드 결과를 선택하여 출력하도록 페이지 버퍼 회로(130)를 제어할 수 있다.
또한, OVS 회로(155)는 OVS 센싱 동작에 대응하는 디벨럽 시간 정보를 저장할 수 있다. OVS 회로(155)는 저장된 디벨럽 시간 정보를 OVS 검출 정보로써 제어기(200)로 출력할 수 있다. 실시 예에 있어서, OVS 검출 정보는, UIB out을 이용하여 출력되거나, 겟 피쳐(get feature) 커맨드에 응답하여 출력되거나, 스테이터스 리드(status read) 커맨드에 응답하여 출력될 수 있다.
또한, OVS 회로(155)는 멀티플 OVS 센싱 동작을 수행하도록 구현될 수 있다. 실시 예에 있어서, 멀티플 OVS 센싱 동작은, 노이즈에 의한 OVS 센싱 동작의 오류를 방지하도록 복수의 OVS 센싱 동작들을 수행하고, 수행 결과로써 다수의 검출 케이스를 OVS 센싱 동작의 최종 검출 케이스로 결정할 수 있다. 실시 예에 있어서, 멀티플 OVS 센싱 동작은, 노이즈에 의한 OVS 센싱 동작의 오류를 방지하도록 복수의 OVS 센싱 동작들을 수행하고, 첫 번째 OVS 센싱 동작 후에 리드 레벨을 변경하고, 이 후 OVS 센싱 동작들의 결과에 따라 최종 검출 케이스를 결정할 수 있다.
제어 로직(150)은 페이지 버퍼 회로(130)에 센싱된 데이터로부터 특정 문턱 전압 범위에 해당하는 메모리 셀들을 카운트하는 셀 카운터(170)를 더 포함할 수 있다. 예를 들어, 셀 카운터(170)는 복수의 페이지 버퍼들(PB1 ~ PBn) 각각에 센싱된 데이터를 처리함으로써, 특정 문턱 전압 범위의 문턱 전압을 갖는 메모리 셀들의 수를 카운트할 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는, 멀티플 OVS 센싱 동작을 수행함으로써, 리드 동작의 신뢰성을 확보하면서 노이즈에 따른 OVS 센싱 동작의 오판을 줄일 수 있다.
도 3a은 본 발명의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 3a을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성된다. 기판(SUB)에는 n+ 도핑 영역이 형성될 수 있다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착 될 수 있다. 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성될 수 있다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결될 수 있다. 필라의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라는 복수의 비트 라인들(BL1 ~ BL3)과 연결될 수 있다. 도 2a에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1 ~ WL8), 그리고 3개의 비트 라인(BL1 ~ BL3)을 갖는 것으로 도시되지만, 본 발명이 여기에 제한되지 않을 것이다.
도 3b는 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 3b를 참조하면, 메모리 블록(BLKb)은 설명의 편의를 위하여 워드라인의 층수가 4라고 하였다. 각 스트링(NS)은 직렬 연결된 메모리 셀들(MC1 ~ MC8)를 포함할 수 있다. 여기서 메모리 셀들(MC1 ~ MC8)의 제 1 상단은 스트링 선택 트랜지스터(SST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 제 2 상단은 접지 선택 트랜지스터(GST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 하단은 파이프 연결될 수 있다. 스트링(NS)을 구성하는 메모리 셀들은 복수의 반도체 층에 적층 됨으로써 형성될 수 있다. 각 스트링(NS)은 제 1 필라(PL11), 제 2 필라(PL12), 제 1 필라(PL11) 및 제 2 필라(PL12)를 연결하는 필라 연결부(PL13)를 포함할 수 있다. 제 1 필라(PL11)는 비트라인(예를 들어, BL1)과 필라 연결부(PL13)에 연결되고, 스트링 선택 라인(SSL), 워드라인들(WL5 ~ WL8) 사이를 관통함으로써 형성될 수 있다. 제 2 필라(PL12)는 공통소스라인(CSL)과 필라 연결부(PL13)에 연결되고, 접지 선택 라인(GSL), 워드라인들(WL1 ~ WL4) 사이를 관통함으로써 형성될 수 있다. 도 2b에 도시된 바와 같이, 스트링(NS)은 U 자형 필라 형태로 구현될 수 있다. 실시 예에 있어서, 백-게이트(BG)는 기판 위에 형성되고, 백-게이트(BC) 내부에 필라 연결부(PL13)가 구현될 수 있다. 실시 예에 있어서, 백-게이트(BG)는 블록(BLKb)에 공통적으로 존재할 수 있다. 백-게이트(BG)는 다른 블록의 백-게이트와 서로 분리된 구조일 수 있다.
도 4는 본 발명의 실시 예에 메모리 블록(BLKi)의 회로도를 예시적으로 보여주는 도면이다. 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 4를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ... , MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 4에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8 개의 메모리 셀들(MC1, MC2, ... , MC8)을 포함하는 것으로 도시되나, 반드시 여기에 제한되지 않을 것이다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ... , MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ... , GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ... , GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 4에는 메모리 블록(BLK)이 8 개의 게이트 라인(GTL1, GTL2, ... , GTL8) 및 3 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되나, 반드시 여기에 제한되지 않을 것이다.
도 5는 본 발명의 실시 예에 따른 저장 장치에서 OVS 이용한 리드 동작을 수행하는 과정을 예시적으로 보여주는 흐름도이다. 여기서는 디폴트 리드 전압 레벨을 이용하여 노멀 리드 동작이 수행될 수 있다(S110). 노멀 리드 동작에서 에러 정정이 불가할 때(UECC), 다른 방식으로 리드 동작을 수행하는 방어 코드가 진입될 수 있다. 이때, OVS 모드는 활성화 될 수 있다(S120). 활성화된 OVS 모드에서 멀티플 OVS 센싱 동작이 수행될 수 있다. 멀티플 OVS 센싱 동작의 결과로써 검출 케이스에 따라 리드 레벨(RD)이 결정될 수 있다. 리드 레벨(RD)과 PDT(Pre Defined Table; 사전에 정의된 테이블)을 이용한 리드 동작이 수행될 수 있다(S130).
만일, 이러한 리드 동작이 에러 정정 가능할 때, 즉, 리드 동작이 패스할 때, HRT(History Read Table)이 업데이트 될 수 있다. 이때, 멀티플 OVS 센싱 동작의 검출 케이스에 대응하는 리드 레벨이 HRT에 반영될 수 있다(S140).
이 후에, 방어 코드는 해제되고, OVS 모드는 비활성화 될 수 있다(S150). 업데이트된 HRT를 이용한 노멀 리드 동작이 수행될 수 있다.
본 발명의 실시 예에 따른 저장 장치(10)는 멀티플 OVS 센싱 동작에 따른 검출 케이스를 리드 동작에 이용함으로써, 노이즈에 따른 센싱 오류를 최소화 시킬 수 있다. 또한, 본 발명의 실시 예에 따른 저장 장치(10)는 멀티플 OVS 센싱 동작에 따른 검출 정보를 HRT에 반영함으로써, 다음 리드 동작에서 최적의 리드 전압 레벨을 이용할 수 있다.
도 6은 본 발명의 실시 예에 따른 저장 장치(10)의 최적의 리드 전압 레벨을 추출하는 과정을 개념적으로 보여주는 도면이다. 도 6을 참조하면, 저장 장치(10)는 사전에 정의된 테이블(PDT, 제 1 테이블)과 OVS 테이블(OVST, 제 2 테이블)을 이용하여 히스토리 리드 테이블(HRT, 제 3 테이블)을 업데이트함으로써, 최적의 리드 전압 레벨을 추출할 수 있다.
OVS 검출 정보는 멀티플 OVS 센싱 동작에 따른 결과 정보를 포함할 수 있다. OVS 검출 정보에 대응하는 제 2 리드 전압 레벨 옵셋(OST_ovst)이 OVST에 반영될 수 있다. 기본적으로 프로그램 시간 경과에 따른 제 1 리드 전압 레벨 옵셋(OST_pdt)에 제 2 리드 전압 레벨 옵셋(OST_ovst)가 더해짐으로써 제 3 리드 전압 레벨 옵셋(OST_hrt)가 최종적으로 결정될 수 있다. 한편, 제 3 리드 전압 레벨 옵셋(OST_hrt)이 제 1 리드 전압 레벨 옵셋(OST_pdt)와 제 2 리드 전압 레벨 옵셋(OST_ovst)의 단순한 덧셈으로만 결정된다고 이해되어서는 안될 것이다. 이 외에도 제 3 리드 전압 레벨 옵셋(OST_hrt)는 제 1 및 제 2 리드 전압 레벨 옵셋들(OST_pdt, OST_ovst)의 각각에 가중치를 적용하여 더해질 수도 있다.
본 발명의 실시 예에 따른 저장 장치(10)는 OVS 센싱 동작에 따른 리드 전압 레벨 옵셋(OST_ovst)을 HRT에 반영함으로써, OVS 센싱 동작을 비활성 시키면서(즉, 방어코드의 적용 없이) 최적의 리드 전압 레벨로 리드 동작을 수행할 수 있다. 이는 리드 동작의 데이터 신뢰성 향상시키고, 방어코드 진입을 줄임으로써 리드 동작의 성능 향상을 기대할 수 있다.
도 7a 및 도 7b는 산포 골의 서로 다른 리드 전압들과 그것들에 대응하는 디벨럽 시간들을 개념적으로 보여주는 도면들이다. 도 7a을 참조하면, 상태들(S1, S2)의 산포골을 찾기 위한 OVS 센싱 동작은 복수의 센싱 동작들에 의해 수행될 수 있다. 여기서 복수의 센싱 동작들은 복수의 페이지 버퍼 그룹들의 각각에서 동시에 진행될 수 있다. 도 7b를 참조하면, 제 1 페이지 버퍼들(PGB1)과 제 2 페이지 버퍼들(PGB2)에서 서로 다른 디벨럽 구간 동안의 동일한 시점들에서 센싱 노드를 순차적으로 래치하여 센싱 결과를 저장하는 방식으로 온-칩 밸리 서치 동작이 수행될 수 있다.
T0 시점에서 T1 시점까지 프리차지 동작이 수행될 수 있다. 프리차지를 위하여 제 1 페이지 버퍼들(PBG1)의 각각에 연결된 제 1 비트라인 및 제 1 센싱 노드가 충전될 수 있다. 비트라인 셋-업 신호들이 활성화되면, 센싱 노드와 제 1 비트라인이 특정 레벨로 프리차지 될 수 있다. T1 시점에서 제 1 비트라인 셋-업 신호가 하이 레벨로 비활성화되면, 제 1 페이지 버퍼들PBG1)의 각각의 프리차지 회로가 오프 될 수 있다. 또한, T1 시점 이후의 T2 시점에서 제 2 비트라인 셋-업 신호가 하이 레벨로 비활성화되면, 제 2 페이지 버퍼들(PBG2)의 각각의 프리차지 회로가 오프 될 수 있다. 이때 제 1 페이지 버퍼들(PBG1)의 각각의 센싱 노드의 레벨과 제 2 페이지 버퍼들(PBG2)의 각각의 센싱 노드의 레벨은, 메모리 셀의 온/오프 여부에 따라 대응하는 비트라인으로 흐르는 전류의 크기에 따라 변화될 수 있다.
도 7b에 도시된 바와 같이, 제 1 페이지 버퍼들(PBG1)의 각각은 T0 시점에서 T1 시점까지 센싱 노드를 프리차지하고, T1 시점부터 T4 시점까지 제 1 비트라인들을 디벨럽 시킬 수 있다. 반면에 제 2 페이지 버퍼들(PBG2)의 각각은 T0 시점에서 T1 시점까지 센싱 노드를 프리차지하고, T1 시점보다 늦은 T2 시점부터 T4 시점까지 제 2 비트라인들을 디벨럽 시킬 수 있다.
제 1 센싱 동작은, T3 시점에서 수행하는 래치 리셋(nS) 센싱 동작과, T5 시점에서 래치 셋(S) 센싱 동작을 포함할 수 있다. 제 1 페이지 버퍼들(PGB1)에서 래치 리셋(nS) 센싱 동작과 래치 셋(S) 센싱 동작의 온-셀 카운트 값을 이용하여 제 1 셀 카운트 정보가 산출될 수 있다. 또한, 제 2 페이지 버퍼들(PGB2)에서 래치 리셋(nS) 센싱 동작과 래치 셋(S) 센싱 동작의 온-셀 카운트 값을 이용하여 제 2 셀 카운트 정보가 산출될 수 있다. 한편, 제 1 센싱 동작의 제 1 및 제 2 셀 카운트 정보에 근거로 하여 산포골에 대응하는 최적의 리드 전압 레벨에 대응하는 검출 케이스(C1 ~ C5 중 어느 하나)가 결정될 수 있다. 그리고 이렇게 결정된 검출 케이스에 대응하는 제 2 센싱 동작의 디벨럽 시간(tSODev1 ~ tSODev5)이 결정될 수 있다.
도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 멀티플 OVS센싱 동작을 이용한 리드 동작의 개념을 설명하는 도면이다. 도 8를 참조하면, 리드 동작은 페이지 버퍼 초기화 구간, 비트라인 프리차지 구간, 멀티플 OVS 센싱 구간, 및 덤프 구간을 포함할 수 있다. 멀티플 OVS 센싱 구간에서, 제 1 OVS 센싱 동작, 및 제 2 OVS 센싱 동작이 수행될 수 있다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 멀티플 OVS 센싱 동작을 이용한 리드 동작을 예시적으로 보여주는 도면들이다.
도 9a은 제 1 OVS 센싱 동작과 제 2 OVS 센싱 동작의 결과값이 서로 같을 때를 보여주는 도면이다. 비트라인 프리차지 구간에서 비트라인에 대한 프리차지 동작이 수행될 수 있다. 이후에, 제 1 OVS 센싱 구간에서, 제 1 OVS 센싱 동작이 수행될 수 있다. 이후에, 제 1 판정 구간에서, 도 9a에 도시된 바와 같이, 제 1 OVS 센싱 동작의 제 1 판정값(Deci1)은 제 2 케이스(C2)를 지시할 수 있다. 이후에, 제 2 OVS 센싱 구간에서, 제 2 센싱 동작이 수행될 수 있다. 이후에, 제 2 판정 구간에서, 도 9a에 도시된 바와 같이, 제 2 OVS 센싱 동작의 제 2 판정값(Deci2)은 제 2 케이스(C2)를 지시할 수 있다.
이후에, 비교 구간(COM)에서 제 1 판정값(Deci1)과 제 2 판정값(Deci2)가 동일한 지가 판별될 수 있다. 만일, 제 1 판정값(Deci1)과 제 2 판정값(Deci2)이 동일하다면, 메인 센싱 구간에서 제 2 케이스(C2)에 대응하는 디벨럽 시간 혹은 전압 레벨을 이용하여 메인 센싱 동작이 수행될 수 있다.
도 9a은 제 1 OVS 센싱 동작과 제 2 OVS 센싱 동작의 결과값들이 서로 다를 때를 보여주는 도면이다. 제 1 판정 구간에서 도 9b에 도시된 바와 같이, 제 1 OVS 센싱 동작의 제 1 판정값(Deci1)은 제 2 케이스(C2)를 지시하고, 제 2 판정 구간에서, 도 9b에 도시된 바와 같이, 제 2 OVS 센싱 동작의 제 2 판정값(Deci2)은 제 1 케이스(C1)를 지시할 수 있다. 제 2 판정 구간에서 센싱의 정확도를 떨어뜨릴 수 있는 상황이 발생함으로써, 제 2 판정값(Deci1)은 제 2 케이스(C2)가 최적골이지만 제 1 케이스(C1)로 판정되었다고 가정하겠다.
이후에, 제 1 비교 구간(COM1)에서 제 1 판정값(Deci1)과 제 2 판정값(Deci2)가 동일한 지가 판별될 수 있다. 만일, 제 1 판정값(Deci1)과 제 2 판정값(Deci2)이 동일하지 않기 때문에, 제 3 OVS 센싱 동작들이 수행될 수 있다. 여기서 제 3 OVS 센싱 동작들은 N(N은 2 이상의 정수) 번 반복될 수 있다. 제 2 비교 구간(COM2)에서 복수의 제 3 판정값(Deci3)들을 이용하여 최종적인 산포골에 대응하는 케이스(예를 들어, C2)가 결정될 수 있다. 이후에, 메인 센싱 구간에서 결정된 케이스(예를 들어, C2)에 대응하는 디벨럽 시간 혹은 전압 레벨을 이용하여 메인 센싱 동작이 수행될 수 있다.
실시 예에 있어서, 제 3 판정값(Deci3)들로부터 케이스를 결정하는 방식은 다수결 방식을 이용할 수 있다. 한편, 본 발명의 케이스 결정 방식이 여기에 제한되지 않는다고 이해되어야 할 것이다.
도 10은 본 발명의 실시 예에 따른 저장 장치의 리드 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 10을 참조하면, 저장 장치(10)의 리드 방법은 다음과 같이 진행될 수 있다.
OVS 센싱 회수(N)는 2로 디폴트 설정될 수 있다(S200). OVS 커맨드에 응답하여 제 1 OVS 센싱 동작이 수행될 수 있다(S201). 이후에, 제 2 OVS 센싱 동작이 수행될 수 있다(S202). 이후에, 제 1 OVS 센싱 동작의 제 1 판정값(Deci1)과 제 2 OVS 센싱 동작의 제 2 판정값(Deci2)이 같은 지가 판별될 수 있다(S203).
만일, 제 1 판정값(Deci1)과 제 2 판정값(Deci2)이 같지 않다면, OVS 센싱 동작의 회수(N)은 1만큼 증가될 수 있다(S212). 이후에, N 번째 OVS 센싱 동작이 수행될 수 있다(S213). 이후에, k는 0으로 설정 되고(S214), 이후에 k가 1만큼 증가될 수 있다(S215). 이후에, N가 k인지가 판별될 수 있다(S217). 만일 N이 k이라면, S212 단계가 진행될 수 있다.
반면에, N이 k가 아니라면, 제 N OVS 센싱 동작의 제 N 판정값과 제 k OVS 센싱 동작의 제 k 판정값이 같은 지가 판별될 수 있다(S217). 만일, 제 N 판정값과 제 k OVS 판정값이 같지 않다면, S215 단계가 진입될 수 있다. 반면에, 제 N 판정값과 제 k OVS 판정값이 같다면, 판정값이 같은 경우가 M (M은 2 이상의 정수) 회 이상인 지가 판별될 수 있다(S218). 만일, 판정값이 같은 경우가 M 회 이상이 아니라면, S215 단계가 진입될 수 있다.
반면에, 판정값이 같은 경우가 M 회 이상일 때, 판정값에 대응하는 케이스에 따라 메인 센싱 동작이 수행될 수 있다. 한편, S203 단계에서, 제 1 판정값(Deci1)과 제 2 판정값(Deci2)이 같다면, 제 1 OVS 센싱 동작의 제 1 판정값(Deci1)에 대응하는 검출 케이스를 이용하여 메인 센싱 동작이 수행될 수 있다(S221).
이후에, 리드 데이터는 제어기(200, 도 1 참조)로 출력될 수 있다(S222). 이후에, 제어기(200)는 리드 데이터에 대한 에러 정정 동작을 수행하고, 에러 정정이 가능한 지를 판별할 수 있다(S223). 만일, 에러 정정이 가능하다면, 히스토리 테이블이 업데이트 되고(S224), 리드 동작이 완료될 수 있다. 반면에, 에러 정정이 불가하다면, 다른 PDT 셋을 이용하거나 다른 방어 코드로 진입될 수 있다(S225).
한편, 본 발명의 실시 예에 따른 리드 동작은 OVS 센싱 동작 이후에 검출 케이스에 대응하는 리드 레벨을 변경한 후에 새로운 OVS 센싱 동작을 수행할 수도 있다.
도 11a 및 도 11b는 본 발명의 다른 실시 예에 따른 멀티플 OVS 센싱 동작을 이용한 리드 동작을 예시적으로 보여주는 도면들이다.
도 11a는 제 2 OVS 센싱 동작의 제 1 카운트값(X)과 제 2 카운트 값(Y)의 차이값이 기준값(A) 보다 작을 때를 보여주는 도면이다. 제 1 카운트값(X)는 리드 레벨과 리드 레벨 아래에 가장 가까운 검출 케이스에 대응하는 레벨 사이의 메모리 셀들의 개수이고, 제 2 카운트값(Y)는 리드 레벨과 리드 레벨 위에 가장 가까운 검출 케이스에 대응하는 레벨 사이의 메모리 셀들의 개수이다.
제 1 판정 구간에서 제 1 OVS 센싱 동작의 판정값(Deci1)에 대응하는 제 2 케이스(C2)가 지시된 후에, 제 2 OVS 센싱 동작을 위한 리드 레벨이 제 2 케이스(C2)에 대응하는 리드 레벨로 변경될 수 있다. 이후에, 제 2 OVS 센싱 동작은 변경된 리드 레벨을 이용하여 수행될 수 있다. 제 2 OVS 센싱 동작의 판정값(Deci2)은 제 3 케이스(C3)를 지시할 수 있다.
제 2 판정 구간에서, 제 2 OVS 센싱 동작의 제 1 카운트값(X)과 제 2 카운트 값(Y)의 차이값이 기준값(A) 보다 작은 지가 판별될 수 있다. 만일, 제 1 카운트값(X)와 제 2 카운트값의 차이값이 기준값(A) 보다 작으면, 검출된 케이스(예를 들어, C2)에 따라 메인 센싱 동작이 수행될 수 있다.
도 11b는 제 2 OVS 센싱 동작의 제 2 카운트값(X)과 제 2 카운트 값(Y)의 차이값이 기준값(A) 보다 클 때를 보여주는 도면이다. 제 1 판정 구간에서 센싱의 정확도를 떨어뜨릴 수 있는 상황이 발생함으로써, 제 1 판정값(Deci1)이 제 2 케이스(C2)가 아니나 제 1 케이스(C1)로 판정되었다고 가정하겠다. 제 2 OVS 센싱 동작을 위한 리드 레벨이 제 1 케이스(C1)에 대응하는 리드 레벨로 변경될 수 있다. 이후에, 제 2 OVS 센싱 동작은 변경된 리드 레벨을 이용하여 수행될 수 있다. 제 2 OVS 센싱 동작의 판정값(Deci2)은 제 4 케이스(C4)를 지시할 수 있다.
제 2 판정 구간에서, 제 2 OVS 센싱 동작의 제 1 카운트값(X)과 제 2 카운트 값(Y)의 차이값이 기준값(A) 보다 큰 지가 판별될 수 있다. 만일, 제 1 카운트값(X)와 제 2 카운트값의 차이값이 기준값(A) 보다 크다면, 제 3 OVS 센싱 동작을 위한 리드 레벨이 새로운 제 4 케이스(C4)에 대응하는 리드 레벨로 다시 변경될 수 있다. 이후에, 제 3 OVS 센싱 동작은 새롭게 변경된 리드 레벨을 이용하여 수행될 수 있다. 제 3 OVS 센싱 동작의 판정값(Deci2)은 제 3 케이스(C3)를 지시할 수 있다. 만일, 제 1 카운트값(X)와 제 2 카운트값의 차이값이 기준값(A) 보다 작으면, 검출된 케이스(예를 들어, C3)에 따라 메인 센싱 동작이 수행될 수 있다.
상술 된 바와 같이, 리드 레벨을 변경한 직후 OVS 센싱 동작에서, 제 1 카운트값(X)와 제 2 카운트값의 차이값이 기준값(A) 보다 작을 때까지 OVS 센싱 동작은 계속될 것이다.
도 12는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치의 리드 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 12를 참조하면, 비휘발성 메모리 장치의 리드 동작은 다음과 같이 진행될 수 있다.
OVS 커맨드에 응답하여 초기 OVS 센싱 동작이 수행될 수 있다(S301). OVS 센싱 동작에 따른 리드 레벨이 변경될 수 있다(S302). 변경된 리드 레벨을 이용하여 새로운 OVS 센싱 동작이 수행될 수 있다(S303). 이후에, 새로운 OVS 센싱 동작에서 제 1 카운트값(X)와 제 2 카운트값의 차이값이 기준값(A) 보다 작은 지가 판별될 수 있다(S304). 만일, 제 1 카운트값(X)와 제 2 카운트값의 차이값이 기준값(A) 보다 작으면, 검출 케이스에 대응하는 리드 레벨을 이용하여 메인 센싱 동작이 수행될 수 있다(S311). 이후에, 읽혀진 리드 데이터는 제어기(200, 도 1 참조)로 출력될 수 있다(S312). 이후에, 제어기(200)는 리드 데이터가 에러 정정 가능한 지를 판별할 수 있다(S321). 만일, 리드 데이터가 에러 정정 가능하다면, 히스토리 리드 테이블이 업데이트되고(S322), 리드 동작이 종료될 수 있다. 반면에, 리드 데이터가 에러 정정 가능하지 않다면, 다른 PDT 셋 혹은 다른 방어 코드가 진입될 수 있다(S323).
도 13a은 본 발명의 실시 예에 따른 리드 동작의 OVS 모드를 적용한 산포를 예시적으로 보여주는 도면이다. 도 13a을 참조하면, OVS 센싱 동작은 최상위 상태(예를 들어, S8)에만 적용될 수 있다. 한편, OVS 센싱 동작을 적용하는 상태가 최상위 상태(S8)에 제한되지 않는다고 이해되어야 할 것이다.
도 13b은 본 발명의 다른 실시 예에 따른 리드 동작의 OVS 모드를 적용한 산포들을 예시적으로 보여주는 도면이다. 도 13b을 참조하면, OVS 센싱 동작은 상태들 중에서 일부(예를 들어, S6, S7, S8)에 적용될 수 있다. 한편, 도 13b에 도시된 OVS 센싱 동작을 적용하는 상태들의 개수는 3이지만 본 발명이 여기에 제한되지 않을 것이다.
도 13c은 본 발명의 또 다른 실시 예에 따른 리드 동작의 OVS 모드를 적용한 산포들을 예시적으로 보여주는 도면이다. 도 13c를 참조하면, OVS 센싱 동작은 모든 상태들(예를 들어, S1 ~ S8)에 적용될 수 있다.
한편, 도 13a, 도 13b, 및 도 13c는 3-비트 메모리 셀(TLC; triple level cell)의 상태들에 대하여 OVS 모드 적용을 언급하였다. 하지만, 본 발명의 메모리 셀이 3-비트 메모리 셀에 제한될 필요는 없다. 본 발명의 메모리 셀은 4-비트 메모리 셀(QLC; quadruple level cell)일 수도 있다. 이 경우, 16개의 상태들 중에서 적어도 하나의 상태에 대한 OVS 모드 적용 가능하다.
한편, 본 발명의 비휘발성 메모리 장치는 멀티-매트 구조로 구현될 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다. 도 14를 참조하면, 비휘발성 메모리 장치(100a)는 제 1 매트(MAT1), 제 2 매트(MAT2), 제 1 로우 디코더(X-DEC1), 제 2 로우 디코더(X-DEC2), 제 1 페이지 버퍼 회로(PBC1), 제 2 페이지 버퍼 회로(PBC2), 및 제어 로직(155a)를 포함할 수 있다. 제 1 및 제 2 매트들(MAT1, MAT1)의 각각은 도 2에 도시된 메모리 셀 어레이(110)에 동일하게 구현되고, 제 1 및 제 2 로우 디코더들(X-DEC1, X-DEC2)의 각각은 도 2에 도시된 로우 디코더(120)에 동일하게 구현되고, 제 1 및 제 2 페이지 버퍼 회로들(PBC1, PBC2)의 각각은 도 2에 도시된 페이지 버퍼 회로(130)에 동일하게 구현될 수 있다.
제어 로직(155a)은 제 1 매트(MAT1)에 프로그램/리드/이레이즈 동작을 수행하면서, 동시에 제 2 매트(MAT2)에 프로그램/리드/이레이즈 동작을 수행하도록 구현될 수 있다.
도 15는 본 발명의 다른 실시 예에 따른 저장 장치(20)를 예시적으로 보여 주는 도면이다.
도 15를 참조하면, 비휘발성 메모리 장치(100)는 사용자 영역과 메타 영역을 포함할 수 있다. 사용자 영역은 사용자 데이터를 저장하고, 도 1 내지 도 4에서 설명된 복수의 메모리 블록들로 구현될 수 있다. 메타 영역은 비휘발성 메모리 장치(100)를 관리하기 위한 관리 정보를 저장하고, 도 2에서 설명된 적어도 하나의 메모리 블록으로 구현될 수 있다. 한편, 메타 영역이 사용자 영역과 동일한 메모리 블록으로 구현될 필요는 없다.
메타 영역은 PDT 및 OVST을 포함할 수 있다. 여기서 PDT은 프로그램 시간 경과에 따른 리드 전압 레벨 변경 정도를 지시하는 값을 저장할 수 있다. 저장 장치(10)가 초기화 될 때, 메타 영역의 PDT와 OVST를 제어기(200a)의 버퍼 메모리(220, 예를 들어, SRAM, DRAM 등)에 로딩될 수 있다. 실시 예에 있어서, 버퍼 메모리(220)의 HRT는 버퍼 메모리(220)로부터 주기적 혹은 비주기적으로 메타 영역에 업데이트 될 수 있다.
제어기(200a)는 복수의 채널들을 통하여 적어도 하나의 비휘발성 메모리 장치(100)에 연결될 수 있다. 제어기(200a)는 프로세서, 인공 지능을 위한 프로세서(212), 버퍼 메모리(220) 에러 정정 회로(230)를 포함할 수 있다.
제어기(200a)는 하드웨어/소프트웨어/펌웨어적으로 구현된 타이머를 더 포함할 수 있다. 타이머는 외부로부터 시간과 관련된 정보를 입력 받고, 현재 시각을 발생/출력할 수 있다. 예를 들어, 타이머는 시스템 클록을 입력 받고, 시스템 클록을 카운팅 함으로써 현재 시각을 발생할 수 있다. 다른 실시 예에 있어서, 타이머는 외부로부터 시간 정보를 입력 받고, 내부적인 클록을 카운팅 함으로써 현재 시각을 발생할 수 있다. 이때 내부 클록은 저장 장치(20) 내부의 오실레이터로부터 발생될 수 있다.
적어도 하나의 프로세서는 저장 장치(20)의 전반적인 동작을 제어하도록 구현될 수 있다. 프로세서는 캐시/버퍼 관리, 펌웨어 관리, 가비지 컬렉션 관리, 웨어 레벨링 관리, 데이터 중복 제거 관리, 리드 리프레쉬/리클레임 관리, 배드 블록 관리, 멀티-스트림 관리, 호스트 데이터와 비휘발성 메모리의 맵핑 관리, QoS(quality of service) 관리, 시스템 리소스 할당 관리, 비휘발성 메모리 큐(queue) 관리, 리드 전압 레벨 관리, 소거/프로그램 관리, 핫/콜드 데이터 관리, 전력 손실 보호 관리, 동적 열관리, 초기화 관리, RAID(redundant array of inexpensive disk) 관리 등과 같은 다양한 관리 동작들을 수행할 수 있다.
특히, 인공 지능을 위한 프로세서(212)는 비휘발성 메모리 장치(100)의 데이터 신뢰성을 향상시키기 위해 구현될 수 있다. 특히, 프로세서(212)는 도 1 내지 도 14에서 설명된 바와 같이, 에러 정정 회로(230)에서 에러 정정이 불가할 때 멀티플 OVS 센싱 동작을 요청하거나, 멀티플 OVS 센싱 동작에 따라 최적의 히스토리 리드 레벨을 관리하도록 구현될 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치의 리드 동작을 예시적으로 보여주는 래더 다이어그램이다. 도 1 및 도 16을 참조하면, 저장 장치의 리드 동작은 다음과 같이 진행될 수 있다.
호스트는 어드레스와 함께 리드 요청을 저장 장치(10, 도 1 참조)에 전송할 수 있다(S10). 저장 장치(10)의 제어기(200, 도 1 참조)는 이러한 리드 요청을 수신하고, 히스토리 버퍼를 검색하여, 히스토리 리드 동작을 수행할 지 혹은 노멀 리드 동작을 수행할 지 결정하고, 결정된 동작에 대응하는 노멀/히스토리 리드 커맨드를 비휘발성 메모리 장치(NVM, 100, 도 1 참조)에 전송할 수 있다(S11). 비휘발성 메모리 장치(100)는 노멀/히스토리 리드 커맨드에 응답하여 노멀 센싱 동작을 수행하고(S12), 그에 따른 읽혀진 데이터를 제어기(200)로 전송할 수 있다(S13).
이후에, 제어기(200)는 에러 정정 회로(230)에 의해 읽혀진 데이터에 대한 에러 정정 동작을 수행할 수 있다(S14). 에러가 없거나 에러가 정정 가능하다면, 읽혀진 데이터 혹은 정정된 데이터가 호스트로 전송될 수 있다(S15).
반면에, 에러 정정이 가능하지 않다면, 제어기(200)는 방어 코드로 진입하고, OVS 커맨드를 비휘발성 메모리 장치(100)로 전송할 수 있다(S16). 비휘발성 메모리 장치(100)는 이러한 OVS 커맨드에 응답하여 멀티플 OVS 센싱 동작을 수행하고(S17), 검출된 케이스 정보를 제어기(200)로 전송할 수 있다(S18).
제어기(200)는 검출된 케이스 정보를 이용하여 히스토리 리드 레벨을 변경할 수 있다(S19). 이후에 제어기(200)는 변경된 리드 레벨에 따른 리드 커맨드를 비휘발성 메모리 장치(100)로 전송할 수 있다. 비휘발성 메모리 장치(S21)는 변경된 리드 레벨을 이용하여 노멀 센싱 동작을 수행하고(S21), 읽혀진 데이터를 제어기(200)로 전송할 수 있다(S22).
이후에, 제어기(200)는 에러 정정 회로(230)에서 읽혀진 데이터에 대한 에러 정정 동작을 다시 수행할 수 있다(S23). 만일, 에러가 없거나 에러 정정 가능하다면, 읽혀진 데이터 혹은 정정된 데이터가 호스트로 전송될 수 있다(S24). 반면에, 에러가 없거나 에러 정정 가능하다면, 제어기(200)는 다른 방식으로 데이터를 리드 위한 리드 리트라이 커맨드를 비휘발성 메모리 장치(100)로 전송할 수 있다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 장치는 C2C(chip to chip) 구조로 구현될 수 있다.
도 17은 본 발명의 실시 예에 따른 C2C 구조로 구현된 비휘발성 메모리 장치(1000)를 예시적으로 보여주는 도면이다. 여기서 C2C 구조는 제 1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제 1 웨이퍼와 다른 제 2 웨이퍼 상에 페리퍼럴 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 예를 들어, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식일 수 있다. 실시 예에 있어서, 본딩 메탈이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있다. 다른 실시 예에 있어서, 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로 형성될 수도 있다.
비휘발성 메모리 장치(1000)의 페리퍼럴 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
페리퍼럴 회로 영역(PERI)은 제 1 기판(1210), 층간 절연층(1215), 제 1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제 1 메탈층(1230a, 1230b, 1230c), 제 1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제 2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 실시 예에 있어서, 제 1 메탈층(1230a, 1230b, 1230c)은 상대적으로 비저항이 높은 텅스텐으로 형성될 수 있다. 실시 예에 있어서, 제 2 메탈층(1240a, 1240b, 1240c)은 상대적으로 비저항이 낮은 구리로 형성될 수 있다.
도 17에 도시된 바와 같이, 제 1 메탈층(1230a, 1230b, 1230c)과 제 2 메탈층(1240a, 1240b, 1240c)이 도시되지만, 본 발명이 여기에 제한되지 않을 것이다. 제 2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나의 메탈층이 더 형성될 수도 있다. 제 2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제 2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리와 다른 비저항을 갖는 알루미늄 등으로 형성될 수도 있다.
실시 예에 있어서, 층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제 1 메탈층(1230a, 1230b, 1230c), 및 제 2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제 1 기판(1210) 상에 배치될 수 있다. 실시 예에 있어서, 층간 절연층(1215)은, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제 2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 페리퍼럴 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. 실시 예에 있어서, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 추가로, 셀 영역(CELL)의 상부 본딩 메탈들(1371b, 1372b)은 제 1 메탈 패드들로 언급될 수 있고, 하부 본딩 메탈들(1271b, 1272b)은 제 2 메탈 패드들로 언급될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 포함할 수 있다. 실시 예에 있어서, 셀 영역(CELL)은 제 2 기판(1310)과 공통 소스 라인(1320)을 포함할 수 있다. 제 2 기판(1310) 상에는, 제 2 기판(1310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(1331-338; 330)이 적층 될 수 있다. 실시 예에 있어서, 워드라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있다. 실시 예에 있어서, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(1330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제 2 기판(1310)의 상면에 수직하는 방향(Z-축 방향)으로 연장되어 워드라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제 1 메탈층(1350c) 및 제 2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제 1 메탈층(1350c)은 비트라인 콘택일 수 있고, 제 2 메탈층(1360c)은 비트라인일 수 있다. 실시 예 있어서, 비트라인(1360c)은 제 2 기판(1310)의 상면에 평행한 제 1 방향(Y축 방향)을 따라 연장될 수 있다.
도 17에 도시된 바와 같이, 채널 구조체(CH)와 비트라인(1360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 실시 예에 있어서, 비트라인(1360c)은 비트라인 본딩 영역(BLBA)에서 페리퍼럴 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 예를 들어, 비트라인(1360c)은 페리퍼럴 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결될 수 있다. 여기서 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다. 워드라인 본딩 영역(WLBA)에서, 워드라인들(1330)은 제 1 방향에 수직하면서 제 2 기판(1310)의 상면에 평행한 제 2 방향(X축 방향)을 따라 연장될 수 있다. 실시 예에 있어서, 워드라인 본딩 영역(WLBA)은 복수의 셀 콘택 플러그들(1341-1347; 1340)과 연결될 수 있다. 예를 들어, 워드라인들(1330)과 셀 콘택 플러그들(1340)은, 제 2 방향을 따라 워드라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 실시 예에 있어서, 워드라인들(1330)에 연결되는 셀 콘택 플러그들(1340)의 상부에 제 1 메탈층(1350b)과 제 2 메탈층(1360b)이 차례로 연결될 수 있다. 실시 예에 있어서, 셀 콘택 플러그들(1340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 페리퍼럴 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 페리퍼럴 회로 영역(PERI)과 연결될 수 있다.
실시 예에 있어서, 셀 콘택 플러그들(1340)은 페리퍼럴 회로 영역(PERI)에서 로우 디코더(1394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 실시 예에 있어서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 예를 들어, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에 공통 소스 라인 콘택 플러그(1380)가 배치될 수 있다. 실시 예에 있어서, 공통 소스 라인 콘택 플러그(1380)는 금속, 금속 화합물, 혹은 폴리실리콘 등의 도전성 물질로 형성될 수 있다. 공통 소스 라인 콘택 플러그(1380)는 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 콘택 플러그(1380) 상부에 제 1 메탈층(1350a)과 제 2 메탈층(1360a)이 차례로 적층될 수 있다. 예를 들어, 공통 소스 라인 콘택 플러그(1380), 제 1 메탈층(1350a), 및 제 2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다. 제 2 메탈층(1360a)은 상부 메탈 비아(1371a)에 전기적으로 연결될 수 있다. 상부 메탈 비아(1371a)는 상부 메탈 패턴(1372a)에 전기적으로 연결될 수 있다.
한편, 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 17를 참조하면, 제 1 기판(1210)의 하부에는 제 1 기판(1210)의 하면을 덮는 하부 절연막(1201)이 형성될 수 있다. 또한, 하부 절연막(1201) 상에 제 1 입출력 패드(1205)가 형성될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(1205)는 제 1 입출력 콘택 플러그(1203)를 통해 페리퍼럴 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다. 실시 예에 있어서, 제 1 입출력 패드(1205)는 하부 절연막(1201)에 의해 제 1 기판(1210)과 분리될 수 있다. 또한, 제 1 입출력 콘택 플러그(1203)와 제 1 기판(1210) 사이에는 측면 절연막이 배치됨으로써 제 1 입출력 콘택 플러그(1203)와 제 1 기판(1210)을 전기적으로 분리할 수 있다.
도 17를 참조하면, 제 2 기판(1310)의 상부에 제 2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있다. 또한, 상부 절연막(1301) 상에 제 2 입출력 패드(1305)가 배치될 수 있다. 실시 예에 있어서, 제 2 입출력 패드(1305)는 제 2 입출력 콘택 플러그(1303), 하부 메탈 패턴(1272a), 및 하부 메탈 비아(1271a)를 통해 페리퍼럴 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
실시 예에 있어서, 제 2 입출력 콘택 플러그(1303)가 배치되는 영역에 제 2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제 2 입출력 패드(1305)는 제3 방향(Z축 방향)에서 워드라인들(1380)과 오버랩 되지 않을 수 있다. 도 17를 참조하면, 제 2 입출력 콘택 플러그(1303)는 제 2 기판(1310)의 상면에 평행한 방향에서 제 2 기판(1310)과 분리될 수 있다. 또한, 제 2 입출력 콘택 플러그(1303)는 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제 2 입출력 패드(1305)에 연결될 수 있다. 실시 예에 있어서, 제 2 입출력 패드(1305)는 회로 소자(1220a)에 전기적으로 연결될 수 있다.
실시 예에 있어서, 제 1 입출력 패드(1205)와 제 2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 예를 들어, 비휘발성 메모리 장치(1000)는 제 1 기판(1201)의 상부에 배치되는 제 1 입출력 패드(1205)만을 포함하거나, 혹은 제 2 기판(1301)의 상부에 배치되는 제 2 입출력 패드(1305)만을 포함할 수 있다. 다른 실시 예에 있어서, 비휘발성 메모리 장치(1000)는 제 1 입출력 패드(1205)와 제 2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 페리퍼럴 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치(1000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 페리퍼럴 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 페리퍼럴 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 페리퍼럴 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 페리퍼럴 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 페리퍼럴 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
본 발명의 실시 예에 따른 저장 장치는, UECC(에러 정정 불가) 발생 전까지 Normal Sensing을 수행하고, UECC 발생 후 Read Retry를 위해 OVS Sensing을 수행할 수 있다. 이때, Noise에 의한 OVS 판단 오류 감소하기 위해 OVS(On-Chip Valley Search)를 여러 번 수행한 결과를 비교함으로써 최종 Develop Time을 결정할 수 있다. 실시 예에 있어서, N 번의 OVS 결과를 비교함으로써 M 번 이상 같은 검출 케이스는 Main Sensing의 Develop Time으로 결정 될 수 있다. 실시 예에 있어서, 동일한 State의 OVS Sensing Condition은 동일하다(WL Level, Develop Time).
본 발명의 실시 예에 따른 저장 장치의 리드 방법은, UECC 발생 전에 Normal Sensing을 수행하고, UECC 발생 후 Read Retry를 위해 OVS Sensing을 수행할 수 있다. 이때, Noise에 의한 OVS 판단 오류 감소하기 위해 OVS Sensing를 여러 번 수행함으로써 최적 Read Level로 판단 했을 때 OVS Sensing을 종료할 수 있다.
실시 예에 있어서, OVS sensing 이전 OVS 센싱 결과로 선택된 Read Level로 재수행 될 수 있다. 최적 Read Level이 아니라고 판단 시, 상술된 과정은 다시 반복될 수 있다. 실시 예에 있어서, OVS sensing은 최소 2회 이상 최대 N회 수행 가능하다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, UECC 발생 전과 UECC 발생 후의 sensing 동작과 read time을 서로 다르게 할 수 있다. 실시 예에 있어서, 노이즈 검출 회로를 구비하여, UECC 발생 전 read time 감소를 위해 develop time을 짧게 쓰고, UECC 발생 후에 develop time를 길게 할 수 있다.
실시 예에 있어서, 본 발명의 비휘발성 메모리 장치는 UECC 발생 전에 1회의 OVS Sensing 1회, UECC 발행 후에 N번의 OVS Sensing을 수행할 수 있다. 또한, 본 발명의 비휘발성 메모리 장치는 N 번의 OVS 센싱 동작들의 검출 케이스들에 대하여 다수결로 OVS detect case를 결정하여, OVS의 오판을 줄일 수 있다.
실시 예에 있어서, 본 발명의 비휘발성 메모리 장치는, UECC 발생 전에 read time을 줄이기 위해 페이지 버퍼들 중에서 일부만 사용하여 MBC를 하고, UECC 발생 후에 페이지 버퍼들 중 1/N 사용하여 MBC 하는 동작을 N 번 수행함으로써, 최종 MBC 결과를 평균하거나 다수결 적용하여 OVS의 오판을 줄일 수 있다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용 할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함 할 것이다.
10: 저장 장치
100: 비휘발성 메모리 장치
150: 제어 로직
155: OVS 회로
200: 제어기

Claims (20)

  1. 비트라인들의 각각과 공통 소스 라인 사이에 적어도 2개의 스트링들을 포함하고, 상기 적어도 2개의 스트링들의 각각은 상기 비트라인들의 어느 하나와 상기 공통 소스 라인 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 및 적어도 하나의 접지 트랜지스터를 포함하고, 상기 적어도 하나의 스트링 선택 트랜지스터는 스트링 선택 라인에 연결된 게이트를 갖고, 상기 복수의 메모리 셀들의 각각은 대응하는 워드라인으로부터 워드라인 전압을 제공 받고, 상기 적어도 하나의 접지 트랜지스터는 접지 선택 라인에 연결된 게이트를 갖는 복수의 메모리 블록들; 및
    리드 동작시 어드레스에 응답하여 상기 복수의 메모리 블록들 중에서 선택된 어느 하나의 블록의 어느 하나의 워드라인에 연결된 메모리 셀들에 대하여 적어도 2번의 OVS(On-chip Valley Search) 센싱하는 멀티플 OVS 센싱 동작을 수행하는 제어 로직을 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 멀티플 OVS 센싱 동작은,
    복수의 제 1 센싱 동작들을 수행함으로써 제 1 검출 케이스를 판정하는 제 1 OVS 센싱 동작; 및
    복수의 제 2 센싱 동작들을 수행함으로써 제 2 검출 케이스를 판정하는 제 2 OVS 센싱 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 센싱 및 상기 제 2 OVS 센싱 동작들의 각각은, 서로 다른 검출 케이스에 대응하는 디벨럽 타임들을 이용한 센싱 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제어 로직은, 상기 제 1 검출 케이스와 상기 제 2 검출 케이스가 동일 할 때, 검출된 케이스에 대응하는 리드 레벨 혹은 디벨럽 타임을 이용하여 메인 센싱을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 2 항에 있어서,
    상기 제어 로직은, 상기 제 1 검출 케이스와 상기 제 2 검출 케이스가 서로 다를 때, 복수의 OVS 센싱 동작들을 수행하고, 복수의 OVS 센싱 동작들의 결과에 따라 검출 케이스를 판정하고, 상기 판정된 검출 케이스에 대응하는 리드 레벨 혹은 디벨럽 타임을 이용하여 메인 센싱을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 2 항에 있어서,
    상기 제어 로직은, 상기 제 1 OVS 센싱 동작의 상기 제 1 검출 케이스에 따라 리드 레벨을 변경하고, 상기 변경된 리드 레벨을 이용하여 상기 제 2 OVS 센싱 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제어 로직은, 상기 제 2 검출 케이스에 대응하는 카운트값들의 차이값이 사전에 결정된 값보다 작을 때, 상기 제 2 검출 케이스를 최종적인 검출 케이스로 판정하고, 상기 판정된 검출 케이스에 대응하는 리드 레벨 혹은 디벨럽 타임을 이용하여 메인 센싱을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제어 로직은, 상기 제 2 검출 케이스에 대응하는 카운트값들의 차이값이 사전에 결정된 값보다 클 때, 상기 제 2 검출 케이스에 따라 상기 변경된 리드 레벨을 다시 변경하고, 상기 다시 변경된 리드 레벨을 이용하여 제 3 OVS 센싱 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제어 로직은, 상기 멀티플 OVS 센싱 동작에서 최종적으로 판정된 검출 케이스에 대응하는 검출 케이스 정보를 외부 장치로 출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제어 로직은, 상기 검출 케이스 정보에 대응하는 히스토리 리드 레벨을 수신하고, 상기 히스토리 리드 레벨을 이용하여 노멀 리드 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 비휘발성 메모리 장치의 리드 방법에 있어서,
    제 1 리드 커맨드에 응답하여 디폴트 리드 레벨을 이용한 노멀 리드 동작을 수행하는 단계; 및
    상기 노멀 리드 동작에서 읽혀진 리드 데이터가 에러 정정 불가할 때, 제 2 리드 커맨드에 응답하여 멀티플 OVS(On-chip Valley Search) 센싱 동작을 이용한 리드 동작을 수행하는 단계를 포함하는 방법.
  12. 제 11 항에 있어서,
    상기 리드 동작을 수행하는 단계는,
    서로 다른 디벨럽 타임들을 이용한 복수의 제 1 센싱 동작들을 갖는 제 1 OVS 센싱 동작을 수행하는 단계;
    상기 제 1 OVS 센싱 동작의 결과에 따라 제 1 검출 케이스를 판정하는 단계;
    서로 다른 디벨럽 타임들을 이용한 복수의 제 2 센싱 동작들을 갖는 제 2 OVS 센싱 동작을 수행하는 단계; 및
    상기 제 2 OVS 센싱 동작의 결과에 따라 제 2 검출 케이스를 판정하는 단계를 포함하는 방법.
  13. 제 12 항에 있어서,
    상기 리드 동작을 수행하는 단계는,
    상기 제 1 검출 케이스 및 상기 제 2 검출 케이스를 비교하는 단계; 및
    상기 비교 결과에 따라 메인 센싱 동작을 수행할 지 혹은 다른 OVS 센싱 동장을 수행할 지 결정하는 단계를 더 포함하는 방법.
  14. 제 11 항에 있어서,
    상기 리드 동작을 수행하는 단계는,
    상기 디폴트 리드 레벨 및 서로 다른 디벨럽 타임들을 이용한 복수의 제 1 센싱 동작들을 갖는 제 1 OVS 센싱 동작을 수행하는 단계;
    상기 제 1 OVS 센싱 동작의 결과에 따라 제 1 검출 케이스를 판정하는 단계;
    상기 제 1 검출 케이스에 따라 상기 디폴트 리드 레벨을 변경하는 단계;
    상기 변경된 리드 레벨 및 서로 다른 디벨럽 타임들을 이용한 복수의 제 2 센싱 동작들을 갖는 제 2 OVS 센싱 동작을 수행하는 단계; 및
    상기 제 2 OVS 센싱 동작의 결과에 따라 제 2 검출 케이스를 판정하는 단계를 포함하는 방법.
  15. 제 14 항에 있어서,
    상기 리드 동작을 수행하는 단계는,
    상기 제 2 검출 케이스에 대응하는 카운트 값들의 차이값이 사전에 결정된 값보다 작은 지를 판별하는 단계; 및
    상기 비교 결과에 따라 메인 센싱 동작을 수행할 지 혹은 다른 OVS 센싱 동장을 수행할 지 결정하는 단계를 더 포함하고,
    여기서 다른 OVS 센싱 동작은 상기 제 2 검출 케이스에 따라 변경된 리드 레벨과 서로 다른 디벨럽 타임을 이용하여 수행되는 것을 특징으로 하는 방법.
  16. 적어도 하나의 비휘발성 메모리 장치; 및
    상기 적어도 하나의 비휘발성 메모리 장치에 CLE(command latch enable) 신호, ALE(address latch enable) 신호, CE(chip enable) 신호, WE(write enable) 신호, RE(read enable) 신호, DQS 신호를 제공하는 제어 핀들로 연결되고, 상기 적어도 하나의 비휘발성 메모리로부터 데이터를 읽도록 구현된 제어기를 포함하고,
    상기 적어도 하나의 비휘발성 메모리 장치는 상기 CLE 신호 및 상기 ALE 신호에 따라 상기 WE 신호의 엣지에서 OVS(On-chip Valley Search) 커맨드를 래치함으로써 멀티플 OVS 센싱 동작을 수행하고, 상기 멀티플 OVS 센싱 동작에 대응하는 검출 케이스 정보를 상기 제어기로 출력하는 것을 특징으로 저장 장치.
  17. 제 16 항에 있어서,
    상기 제어기는 상기 적어도 하나의 비휘발성 메모리 장치로부터 읽혀진 데이터의 에러 정정을 수행하는 에러 정정 회로를 더 포함하고,
    상기 에러 정정 회로에서 노멀 리드 동작에서 읽혀진 데이터가 에러 정정 불가할 때, 상기 제어기는 상기 OVS 커맨드를 상기 적어도 비휘발성 메모리 장치로 전송하는 것을 특징으로 하는 저장 장치.
  18. 제 17 항에 있어서,
    상기 에러 정정 회로에서 상기 멀티플 OVS 센싱 동작에서 읽혀진 데이터가 에러 정정 불가할 때, 상기 제어기는 다른 사전에 결정된 테이블 혹은 다른 방어코드를 이용하는 리드 리트라이 커맨드를 상기 적어도 하나의 비휘발성 메모리 장치로 전송하는 것을 특징으로 하는 저장 장치.
  19. 제 17 항에 있어서,
    상기 제어기는 상기 검출 케이스 정보를 이용하여 히스토리 리드 테이블을 업데이트 하는 것을 특징으로 하는 저장 장치.
  20. 제 16 항에 있어서,
    상기 적어도 하나의 비휘발성 메모리 장치는, 제 1 리드 동작을 수행하는 제 1 매트와 상기 제 1 리드 동작과 독립적인 제 2 리드 동작을 수행하는 제 2 매트를 포함하는 저장 장치.
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