KR20200107024A - 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 스토리지 장치 - Google Patents

불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 스토리지 장치 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 행들 및 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀들의 행들에 연결되고, 워드 라인들의 전압들을 제어하도록 구성되는 행 디코더 회로, 그리고 비트 라인들을 통해 메모리 셀들의 열들에 연결되고, 비트 라인들의 전압들을 감지하도록 구성되는 제1 트랜지스터들 및 비트 라인들의 전압들을 반전하여 감지하도록 구성되는 제2 트랜지스터들을 포함하고, 비트 라인들 중 제1 비트 라인들의 제1 트랜지스터들을 통해 제1 감지를 수행하여 제1 값들을 획득하고, 그리고 비트 라인들 중 제2 비트 라인들의 제2 트랜지스터들을 통해 제2 감지를 수행하여 제2 값들을 획득하도록 구성되는 페이지 버퍼 회로를 포함한다.

Description

불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 스토리지 장치{NONVOLATILE MEMORY DEVICE, OPERATING METHOD OF NONVOLATILE MEMORY DEVICE, AND STORAGE DEVICE INCLUDING NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 비트 라인들을 분할하여 서로 다르게 감지하는 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리 장치에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리 장치는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
불휘발성 메모리 장치는 메모리 셀들에 데이터를 저장하도록 구성된다. 불휘발성 메모리 장치의 동작 특성에 따라, 그리고 불휘발성 메모리 장치를 액세스 또는 관리하기 위한 필요성에 따라, 불휘발성 메모리 장치의 메모리 셀들을 읽는 다양한 방법들이 제안되어 왔다. 그러나 불휘발성 메모리 장치의 속도 또는 신뢰성을 향상시키는 메모리 셀들을 읽는 새로운 방법이 도입될 여지는 여전히 존재한다.
본 발명의 목적은 불휘발성 메모리 장치의 메모리 셀들에 저장된 데이터의 상태를 파악하는 속도를 향상시키는 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 스토리지 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 행들 및 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀들의 행들에 연결되고, 워드 라인들의 전압들을 제어하도록 구성되는 행 디코더 회로, 그리고 비트 라인들을 통해 메모리 셀들의 열들에 연결되고, 비트 라인들의 전압들을 감지하도록 구성되는 제1 트랜지스터들 및 비트 라인들의 전압들을 반전하여 감지하도록 구성되는 제2 트랜지스터들을 포함하고, 비트 라인들 중 제1 비트 라인들의 제1 트랜지스터들을 통해 제1 감지를 수행하여 제1 값들을 획득하고, 그리고 비트 라인들 중 제2 비트 라인들의 제2 트랜지스터들을 통해 제2 감지를 수행하여 제2 값들을 획득하도록 구성되는 페이지 버퍼 회로를 포함한다.
본 발명의 실시 예에 따른 스토리지 장치는 짝수 비트 라인들에 연결되는 제1 메모리 셀들 및 홀수 비트 라인들에 연결되는 제2 메모리 셀들을 포함하는 불휘발성 메모리 장치, 그리고 불휘발성 메모리 장치를 제어하도록 구성되는 제어기를 포함한다. 제어기의 요청에 따라, 불휘발성 메모리 장치는 제1 메모리 셀들을 읽는 제1 감지를 수행하고, 제1 감지의 이후에 제1 메모리 셀들 및 제2 메모리 셀들을 읽는 제2 감지를 수행하고, 그리고 제2 감지의 이후에 제2 메모리 셀들을 읽는 제3 감지를 수행하도록 구성된다.
제1 메모리 셀들, 제2 메모리 셀들, 제1 메모리 셀들에 연결된 짝수 번째의 제1 비트 라인들, 그리고 제2 메모리 셀들에 연결된 홀수 번째의 제2 비트 라인들을 포함하는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 제1 비트 라인들 및 제2 비트 라인들에 프리차지 전압을 인가하는 단계, 제1 비트 라인들의 제1 감지를 수행하여 제1 값들을 획득하는 단계, 그리고 제1 비트 라인들의 제2 감지를 수행하여 제2 값들을 획득하는 단계를 포함한다. 제1 감지 및 제2 감지 시에, 제1 값들 및 제2 값들 중 하나의 값들은 반전되어 획득된다.
본 발명에 따르면, 불휘발성 메모리 장치는 제1 메모리 셀들의 제1 감지를 수행하고 그리고 제2 메모리 셀들의 제2 감지를 수행하되, 제1 감지 및 제2 감지 중 하나에서 감지 결과가 반전되어 획득된다. 따라서, 제1 메모리 셀들 및 제2 메모리 셀들에 저장된 데이터의 상태를 점검하기 위한 점검 동작을 가속하는 감지를 제공하는 불휘발성 메모리 장치, 불휘발성 메모리 장치의 동작 방법, 그리고 불휘발성 메모리 장치를 포함하는 스토리지 장치가 제공된다
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 블록들 중 하나의 메모리 블록의 예를 보여주는 회로도이다.
도 3은 메모리 셀 어레이의 선택된 메모리 블록 및 페이지 버퍼 회로를 보여준다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 5는 제1 내지 제8 페이지 버퍼들 중 하나인 제k 페이지 버퍼의 예를 보여준다.
도 6은 선택된 메모리 셀들의 문턱 전압들을 감지할 때에, 페이지 버퍼 회로에 인가되는 신호들의 타이밍들을 보여준다.
도 7은 페이지 버퍼가 페이지 버퍼들의 제1 그룹에 속한 때에, 페이지 버퍼에서 감지가 수행되는 예를 보여준다.
도 8은 페이지 버퍼가 페이지 버퍼들의 제2 그룹에 속한 때에, 페이지 버퍼에서 감지가 수행되는 예를 보여준다.
도 9는 선택된 메모리 셀들의 문턱 전압들이 변화하는 예를 보여준다.
도 10은 제6 프로그램 상태 및 제7 프로그램 상태를 더 크게 보여준다.
도 11은 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 밸리 서치를 수행하는 방법을 보여주는 순서도이다.
도 12는 도 11에 도시된 방법에 따라, 페이지 버퍼 회로에 인가되는 신호들의 타이밍들을 보여준다.
도 13은 제1 내지 제8 페이지 버퍼들 중 다른 하나일 수 있는 제i 페이지 버퍼의 예를 보여준다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더 회로(120), 페이지 버퍼 회로(130), 데이터 입력 및 출력 회로(140), 그리고 제어 로직 회로(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(120)에 연결될 수 있다. 워드 라인들(WL) 중 일부는 더미 워드 라인들로 사용될 수 있다.
각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(130)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(110)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
행 디코더 회로(120)는 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 디코더 회로(120)는 제어 로직 회로(150)의 제어에 따라 동작한다.
행 디코더 회로(120)는 외부 장치(예를 들어, 도 14의 제어기(420))로부터 제1 채널(예를 들어, 입력 및 출력 채널)을 통해 수신되는 행 주소(RA)를 디코딩하고, 디코딩된 행 주소에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
페이지 버퍼 회로(130)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 페이지 버퍼 회로(130)는 복수의 데이터 라인들(DL)을 통해 데이터 입력 및 출력 회로(140)와 연결된다. 페이지 버퍼 회로(130)는 제어 로직 회로(150)의 제어에 따라 동작한다.
쓰기 동작 시에, 페이지 버퍼 회로(130)는 메모리 셀들에 기입될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(130)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 읽기 동작 시에, 또는 쓰기 동작 또는 소거 동작의 검증 읽기 시에, 페이지 버퍼 회로(130)는 비트 라인들(BL)의 전압들을 감지하고, 감지 결과를 저장할 수 있다.
데이터 입력 및 출력 회로(140)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(130)와 연결된다. 데이터 입력 및 출력 회로(140)는 제1 채널을 통해 열 주소(CA)를 수신할 수 있다. 데이터 입력 및 출력 회로(140)는 페이지 버퍼 회로(130)에 의해 읽힌 데이터를 열 주소(CA)에 따라 제1 채널을 통해 외부 장치로 출력할 수 있다. 데이터 입력 및 출력 회로(140)는 열 주소(CA)에 의존하여, 제1 채널을 통해 외부의 장치로부터 수신되는 데이터를 페이지 버퍼 회로(130)로 전달할 수 있다.
제어 로직 회로(150)는 외부 장치로부터 제1 채널을 통해 명령(CMD)을 수신하고, 제2 채널(예를 들어, 제어 채널)을 통해 제어 신호(CTRL)를 교환할 수 있다. 제어 로직 회로(150)는 제어 신호(CTRL)에 응답하여 제1 채널을 통해 명령(CMD)을 수신하고, 제1 채널을 통해 수신되는 행 주소(RA) 및 열 주소(CA)를 각각 행 디코더 회로(120) 및 데이터 입력 및 출력 회로(140)로 라우팅하고, 그리고 제1 채널을 통해 수신되는 데이터(DATA)를 데이터 입력 및 출력 회로(140)로 라우팅할 수 있다.
제어 로직 회로(150)는 수신된 명령(CMD)을 디코딩하고, 디코딩된 명령에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 예를 들어, 제어 로직 회로(150)는 행 디코더 회로(120) 및 페이지 버퍼 회로(130)가 메모리 셀들의 상태를 점검하기 위한 점검 동작(check operation)을 수행하도록 제어할 수 있다. 점검 동작 시에, 페이지 버퍼 회로(130)는 비트 라인들(BL)의 전압들을 둘 이상의 서로 다른 방법들로 감지할 수 있다.
도 2는 도 1의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 예를 보여주는 회로도이다. 도 1 및 도 2를 참조하면, 복수의 셀 스트링들(CS)이 기판(SUB) 위에서 행들 및 열들로 배치될 수 있다. 복수의 셀 스트링들(CS)은 기판(SUB) 상에(또는 안에) 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 도 2에서, 메모리 블록(BLKa)의 구조의 이해를 돕기 위하여, 기판(SUB)의 위치가 예시적으로 표시되어 있다.
도 2에서, 셀 스트링들(CS)의 하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있다. 그러나 공통 소스 라인(CSL)은 셀 스트링들(CS)의 하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 셀 스트링들(CS)의 하단에 위치하는 것으로 한정되지 않는다. 예시적으로, 도 2에서 셀 스트링들(CS)은 4X4로 배열되는 것으로 도시되나 메모리 블록(BLKa)은 더 적은 또는 더 많은 수의 셀 스트링들을 포함할 수 있다.
각 행의 셀 스트링들은 접지 선택 라인(GSL)에 공통으로 연결되고, 그리고 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4) 중 대응하는 스트링 선택 라인들에 연결될 수 있다. 각 열의 셀 스트링들은 제1 내지 제4 비트 라인들(BL1~BL4) 중 대응하는 비트 라인에 연결될 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에 연결된 셀 스트링들은 옅게 도시되어 있다.
각 셀 스트링은 접지 선택 라인(GSL)에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 워드 라인들(WL1~WL8)에 각각 연결되는 복수의 메모리 셀들(MC1~MC8), 그리고 스트링 선택 라인들(SSL1, SSL2, SSL3 또는 SSL4)에 각각 연결되는 스트링 선택 트랜지스터들(SST)을 포함할 수 있다.
예를 들어, 제1행의 스트링 선택 라인들(SSL1) 중에서 비트 라인들(BL1~BL4)에 더 인접한 스트링 선택 라인은 상부 스트링 선택 라인일 수 있으며, 'u'의 참조 기호를 이용하여 'SSL1u'로 표시될 수 있다. 제1행의 스트링 선택 라인들 중에서 메모리 셀들(MC1~MC8)에 더 인접한 스트링 선택 라인은 하부 스트링 선택 라인일 수 있으며, 'l'의 참조 기호를 이용하여 'SSL1l'로 표시될 수 있다.
즉, 제1 스트링 선택 라인들(SSL1)은 제1 상부 스트링 선택 라인(SSL1u) 및 제1 하부 스트링 선택 라인(SSL1l)을 포함할 수 있다. 제2 스트링 선택 라인들(SSL2)은 제2 상부 스트링 선택 라인(SSL2u) 및 제2 하부 스트링 선택 라인(SSL2l)을 포함할 수 있다. 제3 스트링 선택 라인들(SSL3)은 제3 상부 스트링 선택 라인(SSL3u) 및 제3 하부 스트링 선택 라인(SSL3l)을 포함할 수 있다. 제4 스트링 선택 라인들(SSL4)은 제4 상부 스트링 선택 라인(SSL4u) 및 제4 하부 스트링 선택 라인(SSL4l)을 포함할 수 있다.
마찬가지로, 제1행의 스트링 선택 트랜지스터들(SST)은 제1 상부 스트링 선택 트랜지스터(SST1u) 및 제1 하부 스트링 선택 트랜지스터(SST1l)를 포함할 수 있다. 제2행의 스트링 선택 트랜지스터들(SST)은 제2 상부 스트링 선택 트랜지스터(SST2u) 및 제2 하부 스트링 선택 트랜지스터(SST2l)를 포함할 수 있다. 제3행의 스트링 선택 트랜지스터들(SST)은 제3 상부 스트링 선택 트랜지스터(SST3u) 및 제3 하부 스트링 선택 트랜지스터(SST3l)를 포함할 수 있다. 제4행의 스트링 선택 트랜지스터들(SST)은 제4 상부 스트링 선택 트랜지스터(SST4u) 및 제4 하부 스트링 선택 트랜지스터(SST4l)를 포함할 수 있다.
각 셀 스트링에서, 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)은 기판(SUB)과 수직인 방향을 따라 직렬 연결되고, 기판(SUB)과 수직인 방향을 따라 순차적으로 적층될 수 있다. 각 셀 스트링(CS)에서, 메모리 셀들(MC1~MC8) 중 적어도 하나가 더미 메모리 셀로 사용될 수 있다. 더미 메모리 셀은 프로그램되지 않거나(예를 들어, 프로그램이 금지되거나) 또는 메모리 셀들(MC1~MC8)과 다르게 프로그램될 수 있다.
도 3은 메모리 셀 어레이(110)의 선택된 메모리 블록(BLK_S) 및 페이지 버퍼 회로(130)를 보여준다. 도 3에서, 예시적으로 제1 내지 제8 비트 라인들(BL1~BL8)에 대응하는 구성 요소들이 도시된다. 도 1 내지 도 3을 참조하면, 선택된 메모리 블록(BLK_S)의 메모리 셀들(MC1~MC8) 중 선택된 메모리 셀들(MC_S)의 상태들을 감지할 때에 또는 선택된 메모리 셀들(MC_S)에 데이터를 기입할 때에, 행 디코더 회로(120)는 선택된 메모리 블록(BLK_S)의 워드 라인들(WL) 중에서 비선택된 워드 라인들에 제1 패스 전압을 인가할 수 있다.
제1 패스 전압은 비선택된 메모리 셀들을 턴-온 하는 레벨을 가질 수 있다. 따라서, 비선택된 메모리 셀들은 턴-온 되고, 전압들을 전달하는 채널로 기능한다. 따라서, 도 3의 선택된 메모리 블록(BLK_S)에서 비선택된 메모리 셀들은 생략되어 도시될 수 있다.
선택된 메모리 블록(BLK_S)의 선택된 메모리 셀들(MC_S)을 감지할 때에 또는 선택된 메모리 셀들(MC_S)에 데이터를 기입할 때에, 행 디코더 회로(120)는 선택된 메모리 셀들(MC_S)에 대응하는 선택된 스트링 선택 라인들에 제2 패스 전압을 인가하고, 비선택된 스트링 선택 라인들에 제1 오프 전압을 인가할 수 있다.
제2 패스 전압은 선택된 메모리 셀들(MC_S)에 대응하는 선택된 스트링 선택 트랜지스터들을 턴-온 할 수 있다. 따라서, 선택된 스트링 트랜지스터들은 전압들을 전달하는 채널로 기능하고, 도 3에서 생략되어 도시될 수 있다. 제1 오프 전압은 비선택된 스트링 선택 트랜지스터들을 턴-오프할 수 있다. 따라서, 비선택된 스트링 선택 트랜지스터들에 대응하는 셀 스트링들은 제1 내지 제8 비트 라인들(BL1~BL8)과 전기적으로 차단되고, 도 3에서 생략되어 도시될 수 있다.
선택된 메모리 블록(BLK_S)의 선택된 메모리 셀들(MC_S)을 감지할 때에 또는 선택된 메모리 셀들(MC_S)에 데이터를 기입할 때에, 행 디코더 회로(120)는 선택된 메모리 셀들(MC_S)에 대응하는 선택된 접지 선택 라인에 제3 패스 전압을 인가하고, 비선택된 접지 선택 라인에 제2 오프 전압을 인가할 수 있다.
제3 패스 전압은 선택된 메모리 셀들(MC_S)에 대응하는 선택된 접지 선택 트랜지스터를 턴-온 할 수 있다. 따라서, 선택된 접지 트랜지스터는 전압들을 전달하는 채널로 기능하고, 도 3에서 생략되어 도시될 수 있다. 제2 오프 전압은 비선택된 접지 선택 트랜지스터들을 턴-오프할 수 있다. 따라서, 비선택된 접지 선택 트랜지스터들에 대응하는 셀 스트링들은 공통 소스 라인(CSL)과 전기적으로 차단되고, 도 3에서 생략되어 도시될 수 있다.
결과적으로, 선택된 메모리 블록(BLK_S)의 선택된 메모리 셀들(MC_S)을 감지할 때에 또는 선택된 메모리 셀들(MC_S)에 데이터를 기입할 때에, 메모리 셀 어레이(110)는, 도 3에 도시된 바와 같이, 제1 내지 제8 비트 라인들(BL1~BL8)과 접지 전압(GND)이 공급되는 공통 소스 라인(CSL)의 사이에 선택된 메모리 셀들(MC_S)이 연결된 형태로 단순화될 수 있다.
선택된 메모리 블록(BLK_S)의 선택된 메모리 셀들(MC_S)을 감지할 때에, 행 디코더 회로(120)는 선택된 워드 라인(WL_S)에 감지를 위한 전압(예를 들어, 읽기 전압)을 인가할 수 있다. 페이지 버퍼 회로(130)는 제1 내지 제8 비트 라인들(BL1~BL8)의 전압들을 감지함으로써, 선택된 메모리 셀들(MC_S)의 문턱 전압들이 감지 전압보다 높은 지 또는 그 이하인지 감지할 수 있다.
선택된 메모리 블록(BLK_S)의 선택된 메모리 셀들(MC_S)에 데이터를 기입할 때에, 페이지 버퍼 회로(130)는 기입될 데이터에 따라 제1 내지 제8 비트 라인들(BL1~BL8)의 전압들을 바이어스할 수 있다. 행 디코더 회로(120)는 제1 내지 제8 비트 라인들(BL1~BL8)의 전압들에 따라 선택된 메모리 셀들(MC_S)의 문턱 전압들이 조절되도록, 선택된 워드 라인(WL_S)에 프로그램 전압을 인가할 수 있다.
선택된 메모리 블록(BLK_S)의 선택된 메모리 셀들(MC_S)을 감지할 때에, 제1 내지 제8 페이지 버퍼들(131~138)은 제1 내지 제8 비트 라인들(BL1~BL8)의 전압들을 각각 감지하여 획득(또는 저장)할 수 있다. 제1 내지 제8 페이지 버퍼들(131~138)은 감지의 결과를 데이터 입력 및 출력 회로(140)로 전달할 수 있다.
페이지 버퍼 회로(130)는 제1 내지 제8 비트 라인들(BL1~BL8)에 각각 대응하는 제1 내지 제8 페이지 버퍼들(131~138)을 포함할 수 있다. 선택된 메모리 블록(BLK_S)의 선택된 메모리 셀들(MC_S)에 데이터를 기입할 때에, 제1 내지 제8 페이지 버퍼들(131~138)은 데이터 입력 및 출력 회로(140)로부터 전달되는 데이터에 따라 제1 내지 제8 비트 라인들(BL1~BL8)의 전압들을 각각 바이어스할 수 있다.
선택된 메모리 블록(BLK_S)의 선택된 메모리 셀들(MC_S)을 감지할 때에, 제1 내지 제8 페이지 버퍼들(131~138)은 둘 이상의 그룹들로 분할되고, 각 그룹의 페이지 버퍼들은 대응하는 비트 라인들의 전압들을 서로 다르게 감지하도록 제어될 수 있다.
예를 들어, 제1 내지 제8 페이지 버퍼들(131~138) 중 짝수 번째의 페이지 버퍼들(132, 134, 136, 138)은 페이지 버퍼들의 제1 그룹을 형성할 수 있다. 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)에 연결된 비트 라인들, 즉 제1 내지 제8 비트 라인들(BL1~BL8) 중 짝수 번째 비트 라인들(BL2, BL4, BL6, BL8)은 비트 라인들의 제2 그룹을 형성할 수 있다.
예를 들어, 제1 내지 제8 페이지 버퍼들(131~138) 중 홀수 번째의 페이지 버퍼들(131, 133, 135, 137)은 페이지 버퍼들의 제2 그룹을 형성할 수 있다. 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)에 연결된 비트 라인들, 즉 제1 내지 제8 비트 라인들(BL1~BL8) 중 홀수 번째 비트 라인들(BL2, BL4, BL6, BL8)은 비트 라인들의 제2 그룹을 형성할 수 있다.
예시적으로, 짝수 번째 및 홀수 번째를 기준으로 페이지 버퍼들 및 비트 라인들의 그룹들이 형성되는 예가 설명되지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 페이지 버퍼들 및 비트 라인들의 그룹들을 형성하는 기준은 불휘발성 메모리 장치(100)의 동작 특성 또는 공정 특성을 반영하여 수정 또는 변경될 수 있다.
페이지 버퍼들의 제1 그룹(132, 134, 136, 138) 및 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)이 서로 다른 방법들로 대응하는 비트 라인들의 전압들을 감지하도록 제어하기 위해, 페이지 버퍼들의 제1 그룹 (132, 134, 136, 138)을 제어하기 위한 제1 신호선들(SIGL1), 그리고 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)을 제어하기 위한 제2 신호선들(SIGL2)이 별도로 제공될 수 있다.
또한, 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)의 동작 및 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)의 동작 중에서 공통되는 부분을 제어하기 위한 공통 신호선들(SIGC)이 페이지 버퍼들의 제1 그룹(132, 134, 136, 138) 및 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)에 공통으로 제공될 수 있다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1, 도 3 및 도 4를 참조하면, S110 단계에서, 페이지 버퍼 회로(130)는 제1 내지 제8 비트 라인들(BL1~BL8)의 프리차지를 수행할 수 있다. 제1 내지 제8 페이지 버퍼들(131~138)은 제1 내지 제8 비트 라인들에 각각 특정한 전압(예를 들어, 전원 전압)을 인가할 수 있다.
S120 단계에서, 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)은 비트 라인들의 제1 그룹(BL2, BL4, BL6, BL8)의 제1 감지를 수행하여 제1 값들을 획득할 수 있다. S130 단계에서, 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)은 비트 라인들의 제2 그룹(BL1, BL3, BL5, BL7)의 제2 감지를 수행하여 제2 값들을 획득할 수 있다.
제1 감지 및 제2 감지는 서로 다르게 수행될 수 있다. 예를 들어, 제1 감지 및 제2 감지 시에, 제1 감지의 결과 및 제2 감지의 결과 중 하나가 반전될 수 있다. 예를 들어, 제1 감지의 결과는 제1 값들로 획득되고, 제2 감지의 결과는 반전되어 제2 값들로 획득될 수 있다. 다른 예로서, 제1 감지의 결과는 반전되어 제1 값들로 획득되고, 제2 감지의 결과는 제2 값들로 획득될 수 있다. 예를 들어, 제1 감지 및 제2 감지는 동시에 수행될 수 있다. 다른 예로서, 제1 감지 및 제2 감지는 특정한 시간 차이를 두고 순차적으로 수행될 수 있다.
도 5는 제1 내지 제8 페이지 버퍼들(131~138) 중 하나인 제k 페이지 버퍼(13k)의 예를 보여준다. 예시적으로, 제k 페이지 버퍼(13k)의 구성 요소들 중에서 감지와 연관된 필수 구성 요소들이 도 5에 도시되며, 다른 구성 요소들은 생략된다. 예시적으로, 제1 내지 제8 페이지 버퍼들(131~138)은 도 5에 도시된 것과 동일한 구조들을 가질 수 있다.
도 1, 도 3 및 도 5를 참조하면, 제k 페이지 버퍼(13k)는 감지 래치(210), 선택 블록(220), 프리차지 블록(230), 래치 블록(240), 전송 블록(250), 제1 트랜지스터(260), 제2 트랜지스터(270), 그리고 제1 리셋 블록(280)을 포함할 수 있다.
감지 래치(210)는 제1 노드(N1) 및 제2 노드(N2) 사이에 연결된 인버터들을 포함할 수 있다. 인버터들은 크로스 결합될(cross coupled) 수 있다. 감지 래치(210)는 대응하는 비트 라인(BL)의 감지 결과를 저장하도록 구성될 수 있다.
선택 블록(220)은 비트 라인(BL)과 감지 노드(SN)의 사이에 연결된다. 선택 블록(220)은 공통 신호선들(SIGC) 중 대응하는 신호선(예를 들어, 제1 공통 신호선)을 통해 전달되는 선택 신호(SEL)에 의해 제어될 수 있다. 즉, 제1 내지 제8 페이지 버퍼들(131~138)의 선택 블록들은 제1 공통 신호선의 선택 신호(SEL)에 의해 공통으로 동시에 제어될 수 있다. 선택 블록(220)은 선택 신호(SEL)에 응답하여 감지 노드(SN)를 비트 라인(BL)와 전기적으로 연결하거나 분리할 수 있다.
프리차지 블록(230)은 감지 노드(SN)에 연결된다. 프리차지 블록(230)은 공통 신호선들(SIGC) 중 대응하는 신호선(예를 들어, 제2 공통 신호선)을 통해 전달되는 프리차지 신호(PRE)에 의해 제어될 수 있다. 즉, 제1 내지 제8 페이지 버퍼들(131~138)의 프리차지 블록들은 제2 공통 신호선의 프리차지 신호(PRE)에 의해 공통으로 동시에 제어될 수 있다. 프리차지 블록(230)은 프리차지 신호(PRE)에 응답하여 감지 노드(SN)에 프리차지 전압을 인가할 수 있다.
래치 블록(240)은 감지 노드(SN)에 연결되고, 그리고 제1 트랜지스터(260) 및 제2 트랜지스터(270)에 연결된다. 래치 블록(240)은 공통 신호선들(SIGC) 중 대응하는 신호선(예를 들어, 제3 공통 신호선)을 통해 전달되는 래치 신호(LAT)에 의해 제어될 수 있다. 즉, 제1 내지 제8 페이지 버퍼들(131~138)의 래치 블록들은 제3 공통 신호선의 래치 신호(LAT)에 의해 공통으로 동시에 제어될 수 있다. 래치 블록(240)은 래치 신호(LAT)에 응답하여 감지 노드(SN)의 전압을 제1 트랜지스터(260) 및 제2 트랜지스터(270)에 전달할 수 있다.
전송 블록(250)은 제1 트랜지스터(260) 및 제2 트랜지스터(270)에 연결된다. 전송 블록(250)은 공통 신호선들(SIGC) 중 대응하는 신호선(예를 들어, 제4 공통 신호선)을 통해 전달되는 전송 신호(TRS)에 의해 제어될 수 있다. 즉, 제1 내지 제8 페이지 버퍼들(131~138)의 전송 블록들은 제4 공통 신호선의 전송 신호(TRS)에 의해 공통으로 동시에 제어될 수 있다. 전송 블록(250)은 전송 신호(TRS)에 응답하여 제1 트랜지스터(260) 또는 제2 트랜지스터(270)로부터 전달되는 전압을 외부로 전송할 수 있다.
제1 트랜지스터(260)는 감지 래치(210)의 제1 노드(N1)와 래치 블록(240)의 사이에 연결된다. 제k 페이지 버퍼(13k)가 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)에 속할 때, 제1 트랜지스터(260)는 제1 신호선들(SIGL1) 중 대응하는 신호선(예를 들어, 제1 신호선)을 통해 전달되는 제1 감지 신호(SEN1)에 의해 제어될 수 있다. 즉, 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)의 제1 트랜지스터들은 제1 신호선의 제1 감지 신호(SEN1)에 의해 공통으로 동시에 제어될 수 있다.
제2 트랜지스터(270)는 감지 래치(210)의 제2 노드(N2)와 래치 블록(240)의 사이에 연결된다. 제k 페이지 버퍼(13k)가 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)에 속할 때, 제2 트랜지스터(270)는 제1 신호선들(SIGL1) 중 대응하는 신호선(예를 들어, 제2 신호선)을 통해 전달되는 제2 감지 신호(SEN2)에 의해 제어될 수 있다. 즉, 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)의 제2 트랜지스터들은 제2 신호선의 제2 감지 신호(SEN2)에 의해 공통으로 동시에 제어될 수 있다.
제k 페이지 버퍼(13k)가 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)에 속할 때, 제1 트랜지스터(260)는 제2 신호선들(SIGL2) 중 대응하는 신호선(예를 들어, 제3 신호선)을 통해 전달되는 제3 감지 신호(SEN3)에 의해 제어될 수 있다. 즉, 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)의 제1 트랜지스터들은 제3 신호선의 제3 감지 신호(SEN3)에 의해 공통으로 동시에 제어될 수 있다.
제k 페이지 버퍼(13k)가 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)에 속할 때, 제2 트랜지스터(270)는 제2 신호선들(SIGL2) 중 대응하는 신호선(예를 들어, 제4 신호선)을 통해 전달되는 제4 감지 신호(SEN4)에 의해 제어될 수 있다. 즉, 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)의 제2 트랜지스터들은 제4 신호선의 제4 감지 신호(SEN4)에 의해 공통으로 동시에 제어될 수 있다.
제1 리셋 블록(280)은 제1 트랜지스터(260) 및 제2 트랜지스터(270)에 연결된다. 제1 리셋 블록(280)은 공통 신호선들(SIGC) 중 대응하는 신호선(예를 들어, 제5 공통 신호선)을 통해 전달되는 제1 리셋 신호(RST1)에 의해 제어될 수 있다. 즉, 제1 내지 제8 페이지 버퍼들(131~138)의 제1 리셋 블록들은 제5 공통 신호선의 제1 리셋 신호(RST1)에 의해 공통으로 동시에 제어될 수 있다. 제1 리셋 블록(280)은 제1 리셋 신호(RST1)에 응답하여 제1 트랜지스터(260) 또는 제2 트랜지스터(270)에 접지 전압을 인가할 수 있다.
도 6은 선택된 메모리 셀들(MC_S)의 문턱 전압들을 감지할 때에, 페이지 버퍼 회로(130)에 인가되는 신호들의 타이밍들을 보여준다. 도 1, 도 3, 도 5 및 도 6을 참조하면, 제1 시간(T1)에 제1 리셋 신호(RST1)가 온 전압(VON)으로 활성화된다. 온 전압(VON)은 제1 리셋 블록(280)이 제1 트랜지스터(260) 및 제2 트랜지스터(270)에 접지 전압을 인가하도록 제1 리셋 블록(280)을 제어할 수 있다.
페이지 버퍼(13k)가 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)에 속할 때, 페이지 버퍼(13k)는 제1 감지 신호(SEN1) 및 제2 감지 신호(SEN2)를 수신할 수 있다. 제1 시간(T1)에 제2 감지 신호(SEN2)는 비활성 상태를 유지하고, 제1 감지 신호(SEN1)는 온 전압(VON)으로 활성화된다. 온 전압(VON)은 제1 트랜지스터(260)를 턴-온 할 수 있다.
제1 트랜지스터(260)가 턴-온 됨에 따라, 감지 래치(210)의 제1 노드(N1)는 접지 전압(예를 들어, 로우 레벨)으로 조절될 수 있다. 감지 래치(210)의 제2 노드(N2)는 접지 전압과 반대되는 논리 레벨을 갖는 전압, 예를 들어 전원 전압(예를 들어, 하이 레벨)으로 조절될 수 있다.
페이지 버퍼(13k)가 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)에 속할 때, 페이지 버퍼(13k)는 제3 감지 신호(SEN3) 및 제4 감지 신호(SEN4)를 수신할 수 있다. 제1 시간(T1)에 제4 감지 신호(SEN4)는 비활성 상태를 유지하고, 제3 감지 신호(SEN3)는 온 전압(VON)으로 활성화된다. 온 전압(VON)은 제1 트랜지스터(260)를 턴-온 할 수 있다.
제1 트랜지스터(260)가 턴-온 됨에 따라, 감지 래치(210)의 제1 노드(N1)는 로우 레벨로 조절될 수 있다. 감지 래치(210)의 제2 노드(N2)는 접지 전압과 반대되는 논리 레벨을 갖는 전압, 예를 들어 전원 전압으로 조절될 수 있다.
제2 시간(T2)에 프리차지 신호(PRE)가 온 전압(VON)으로 활성화된다. 온 전압(VON)은 프리차지 블록(230)이 감지 노드(SN)에 특정한 전압, 예를 들어 전원 전압을 인가하도록 프리차지 블록(230)을 제어할 수 있다.
제2 시간(T2)에 선택 신호(SEL)는 온 전압(VON)으로 활성화될 수 있다. 온 전압(VON)은 선택 블록(220)이 감지 노드(SN)를 비트 라인(BL)과 전기적으로 연결하도록 선택 블록(220)을 제어할 수 있다. 비트 라인(BL)과 감지 노드(SN)가 전기적으로 연결됨에 따라, 비트 라인(BL)의 전압은 특정한 전압, 예를 들어 전원 전압으로 충전(예를 들어, 프리차지)될 수 있다.
제3 시간(T3)에, 행 디코더 회로(120)는 선택된 워드 라인(WL_S)에 읽기 전압(VRD)을 인가할 수 있다. 읽기 전압(VRD)은 선택된 메모리 셀들(MC_S)의 문턱 전압들과 비교하고자 하는 레벨에 따라, 도 6에 도시된 바와 같이 다양한 레벨들 중 하나를 가질 수 있다.
페이지 버퍼(13k)와 연결된 비트 라인(BL)에 연결된 선택된 메모리 셀의 문턱 전압이 읽기 전압(VRD)보다 높을 때, 해당 메모리 셀은 턴-오프 된다. 따라서, 비트 라인(BL)의 전압은 프리차지 된 레벨을 유지할 수 있다. 페이지 버퍼(13k)와 연결된 비트 라인(BL)에 연결된 선택된 메모리 셀의 문턱 전압이 읽기 전압(VRD) 이하일 때, 해당 메모리 셀은 턴-온 된다. 따라서, 비트 라인(BL)의 전압은 접지 레벨로 방전될 수 있다.
도 6에서, 프리차지 이후에 선택된 워드 라인(WL_S)에 읽기 전압(VRD)이 인가되는 것으로 설명되었다. 그러나 프리차지가 수행되는 타이밍과 선택된 워드 라인(WL_S)에 읽기 전압(VRD)이 인가되는 타이밍은 다양하게 변경 및 수정될 수 있다.
제4 시간(T4)에, 래치 신호(LAT)가 온 전압(VON)으로 활성화될 수 있다. 제1 감지 신호(SEN1) 및 제4 감지 신호(SEN4) 또한 온 전압(VON)으로 활성화될 수 있다. 제2 감지 신호(SEN2) 및 제3 감지 신호(SEN3)는 비활성 상태를 유지할 수 있다.
페이지 버퍼(13k)가 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)에 속한 때에, 페이지 버퍼(13k)는 제1 감지 신호(SEN1)를 수신할 수 있다. 제1 감지 신호(SEN1)가 온 전압(VON)으로 활성화됨에 따라, 래치 블록(240)은 제1 트랜지스터(260)를 통해 감지 래치(210)에 연결될 수 있다.
래치 신호(LAT)의 온 전압(VON)은 래치 블록(240)이 감지 노드(SN)의 전압 레벨을 제1 트랜지스터(260)를 통해 감지 래치(210)의 제1 노드(N1)에 반영하도록 래치 블록(240)을 제어할 수 있다. 위에서 언급된 바와 같이, 감지 래치(210)의 제1 노드(N1)는 전원 전압을 가질 수 있다.
감지 노드(SN)의 전압이 접지 전압인 때에, 래치 블록(240)은 래치 신호(LAT)의 온 전압(VON)에 응답하여 감지 래치(210)의 제1 노드(N1)를 제1 트랜지스터(260)를 통해 접지 전압으로 조절할 수 있다. 감지 래치(210)의 제2 노드(N2)는 전원 전압으로 조절될 수 있다.
감지 노드(SN)의 전압이 프리차지 된 레벨인 때에, 래치 블록(240)은 래치 신호(LAT)의 온 전압(VON)에 응답하여 감지 래치(210)의 제1 노드(N1)의 전압을 조절하지 않고 방치할 수 있다. 따라서, 감지 래치(210)의 제1 노드(N1)는 전원 전압으로 유지되고, 제2 노드(N2)는 접지 전압으로 유지될 수 있다.
페이지 버퍼(13k)가 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)에 속한 때에, 페이지 버퍼(13k)는 제4 감지 신호(SEN4)를 수신할 수 있다. 제4 감지 신호(SEN4)가 온 전압(VON)으로 활성화됨에 따라, 래치 블록(240)은 제2 트랜지스터(270)를 통해 감지 래치(210)에 연결될 수 있다.
래치 신호(LAT)의 온 전압(VON)은 래치 블록(240)이 감지 노드(SN)의 전압 레벨을 제2 트랜지스터(270)를 통해 감지 래치(210)의 제2 노드(N2)에 반영하도록 래치 블록(240)을 제어할 수 있다. 위에서 언급된 바와 같이, 감지 래치(210)의 제2 노드(N2)는 하이 레벨을 가질 수 있다.
감지 노드(SN)의 전압이 접지 레벨인 때에, 래치 블록(240)은 래치 신호(LAT)의 온 전압(VON)에 응답하여 감지 래치(210)의 제2 노드(N2)를 제2 트랜지스터(270)를 통해 접지 전압으로 조절할 수 있다. 감지 래치(210)의 제1 노드(N1)는 전원 전압으로 조절될 수 있다.
감지 노드(SN)의 전압이 프리차지 된 레벨인 때에, 래치 블록(240)은 래치 신호(LAT)의 온 전압(VON)에 응답하여 감지 래치(210)의 제2 노드(N2)의 전압을 조절하지 않고 방치할 수 있다. 따라서, 감지 래치(210)의 제2 노드(N2)는 전원 전압으로 유지되고, 제1 노드(N1)는 접지 전압으로 유지될 수 있다.
제5 시간(T5)에, 전송 신호(TRS)가 온 전압(VON)으로 활성화된다. 온 전압(VON)은 전송 블록(250)이 제1 트랜지스터(260) 또는 제2 트랜지스터(270)를 통해 전달되는 신호를 출력하도록 전송 블록(250)을 제어할 수 있다.
페이지 버퍼(13k)가 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)에 속한 때에, 페이지 버퍼(13k)는 제2 감지 신호(SEN2)를 수신할 수 있다. 제5 시간(T5)에 제2 감지 신호(SEN2)가 온 전압(VON)으로 활성화될 수 있다. 온 전압(VON)은 제2 트랜지스터(270)를 턴-온 할 수 있다 따라서, 전송 블록(250)은 감지 래치(210)의 제2 노드(N2)의 논리 레벨을 출력할 수 있다.
페이지 버퍼(13k)가 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)에 속한 때에, 페이지 버퍼(13k)는 제4 감지 신호(SEN4)를 수신할 수 있다. 제5 시간(T5)에 제4 감지 신호(SEN4)가 온 전압(VON)으로 활성화될 수 있다. 온 전압(VON)은 제2 트랜지스터(270)를 턴-온 할 수 있다 따라서, 전송 블록(250)은 감지 래치(210)의 제2 노드(N2)의 논리 레벨을 출력할 수 있다.
도 7은 페이지 버퍼(13k)가 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)에 속한 때에, 페이지 버퍼(13k)에서 감지가 수행되는 예를 보여준다. 도 1, 도 3, 도 6 및 도 7을 참조하면, 감지 래치(210)의 제1 노드(N1)가 하이 레벨(예를 들어, 전원 전압)로 초기화될 수 있다. 제1 화살표(A1)로 표시된 바와 같이, 비트 라인(BL)의 전압 변화가 래치 블록(240)에 전달될 수 있다.
제2 화살표(A2)로 표시된 바와 같이, 래치 블록(240)은 비트 라인(BL)의 전압 변화를 감지 래치(210)의 제1 노드(N1)에 반영할 수 있다. 감지 래치(210)의 크로스 결합된 인버터들의 구조로 인해, 비트 라인(BL)의 전압 변화는 감지 래치(210)의 제2 노드(N2)에도 반영될 수 있다.
도 8은 페이지 버퍼(13k)가 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)에 속한 때에, 페이지 버퍼(13k)에서 감지가 수행되는 예를 보여준다. 도 1, 도 3, 도 6 및 도 8을 참조하면, 감지 래치(210)의 제2 노드(N2)가 하이 레벨(예를 들어, 전원 전압)로 초기화될 수 있다.
제3 화살표(A3)로 표시된 바와 같이, 비트 라인(BL)의 전압 변화가 래치 블록(240)에 전달될 수 있다. 제4 화살표(A4)로 표시된 바와 같이, 래치 블록(240)은 비트 라인(BL)의 전압 변화를 감지 래치(210)의 제2 노드(N2)에 반영할 수 있다.
도 7을 참조하여 설명된 페이지 버퍼(13k)에서, 비트 라인(BL)의 전압 변화는 감지 래치(210)의 내부의 인버터를 통해 감지 래치(210)의 제2 노드(N2)로 전달된다. 도 8을 참조하여 설명된 페이지 버퍼(13k)에서, 비트 라인(BL)의 전압 변화는 감지 래치(210)의 내부의 인버터를 거치지 않고 감지 래치(210)의 제2 노드(N2)로 전달된다.
즉, 도 7의 페이지 버퍼(13k)는 비트 라인(BL)의 전압 변화의 감지 결과를 반전하여 감지 래치(210)의 제2 노드(N2)에 적용할 수 있다. 도 8의 페이지 버퍼(13k)는 비트 라인(BL)의 전압 변화의 감지 결과를 반전하지 않고 감지 래치(210)의 제2 노드(N2)에 적용할 수 있다.
즉, 제1 내지 제8 페이지 버퍼들(131~138)의 각각은 자신이 어느 그룹에 속한지에 따라 서로 다른 방식으로 선택된 메모리 셀의 감지를 수행할 수 있다. 이러한 감지 방법은 불휘발성 메모리 장치(100)가 선택된 메모리 셀들(MC_S)의 상태를 판단하는 점검 동작(check operation)을 지원하고 가속할 수 있다.
도 9는 선택된 메모리 셀들(MC_S)의 문턱 전압들이 변화하는 예를 보여준다. 도 9의 가로축들의 각각은 메모리 셀들의 문턱 전압(VTH)을 가리키고, 세로축들의 각각은 메모리 셀들의 수를 가리킨다.
도 1, 도 3 및 도 9를 참조하면, 프로그램 동작이 수행되기 전에, 예를 들어 선택된 메모리 셀들(MC_S)에서 소거 동작이 수행된 후에, 선택된 메모리 셀들(MC_S)의 문턱 전압들은 제1 박스(B1)에 도시된 바와 같이 소거 상태(E)에 대응하는 범위 내에 속할 수 있다.
프로그램 동작이 수행된 후에, 선택된 메모리 셀들(MC_S)의 문턱 전압들은 제2 박스(B2)에 도시된 바와 같이 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)에 각각 대응하는 범위들에 속할 수 있다. 예를 들어, 선택된 메모리 셀들(MC_S)의 각각은 기입되는 데이터에 따라 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7) 중 하나의 상태에 해당하는 범위에 속하는 문턱 전압들을 갖도록 제어될 수 있다.
선택된 메모리 셀들(MC_S)에서 프로그램 동작이 수행된 후에 시간이 흐름에 따라, 선택된 메모리 셀들(MC_S)에서 리텐션(retention)의 열화가 발생할 수 있다. 리텐션의 열화가 발생함에 따라, 선택된 메모리 셀들(MC_S) 중 일부 메모리 셀들의 문턱 전압들이 자신이 속한 범위로부터 이탈할 수 있다.
예를 들어, 리텐션의 열화는 문턱 전압이 속한 범위의 레벨이 낮을수록 또는 높을수록 강하게 발생할 수 있다. 리텐션의 열화는 문턱 전압이 속한 범위의 레벨이 중간에 근접할수록 약하게 발생할 수 있다. 예시적으로, 도 9의 제3 박스(B3)에서 소거 상태(E) 및 제7 프로그램 상태(P7)에서 리텐션의 열화가 강조되어 도시된다.
제3 박스(B3)를 참조하면, 소거 상태(E)의 메모리 셀들 중 일부의 문턱 전압들이 상승하여 소거 상태(E)의 범위를 이탈할 수 있다. 또한, 제7 프로그램 상태(P7)의 메모리 셀들 중 일부의 문턱 전압들이 낮아져 제7 프로그램 상태(P7)의 범위를 이탈할 수 있다.
리텐션의 열화가 발생하면, 소거 상태(E)의 메모리 셀들 중 일부의 문턱 전압들이 제1 프로그램 상태(P1)의 범위로 이동할 수 있다. 또한, 제7 프로그램 상태(P7)의 메모리 셀들 중 일부의 문턱 전압들이 제6 프로그램 상태(P6)의 범위로 이동할 수 있다. 이러한 이동은 읽기 동작에서 에러를 유발할 수 있다.
읽기 동작 시에 에러가 발생하면, 불휘발성 메모리 장치(100)는 에러를 극복하고 읽기 동작을 완료하기 위해, 선택된 메모리 셀들(MC_S)에 대해 점검 동작을 수행할 수 있다. 또한, 불휘발성 메모리 장치(100)는 도 4 및 도 6을 참조하여 설명된 감지 동작을 통해 점검 동작을 수행하여, 점검 동작에 필요한 시간을 줄일 수 있다.
도 10은 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7)를 더 크게 보여준다. 도 10에서, 가로축은 메모리 셀들의 문턱 전압(VTH)을 가리키고, 세로축은 메모리 셀들의 수를 가리킨다.
도 1, 도 3 및 도 10을 참조하면, 제6 프로그램 상태(P6)의 메모리 셀들의 문턱 전압 산포와 제7 프로그램 상태(P7)의 메모리 셀들의 문턱 전압 산포가 교차하는 지점에서 밸리(V)(Valley)가 형성될 수 있다. 밸리(V)에 해당하는 레벨을 갖는 읽기 전압(VRD)(도 6 참조)으로 읽기 동작을 수행할 때, 읽기 동작의 에러가 최소화될 수 있다.
따라서, 불휘발성 메모리 장치(100)는 밸리(V)를 찾기 위한 점검 동작을 수행하도록 구성되고, 이러한 점검 동작은 밸리 서치(valley search)라 불릴 수 있다. 불휘발성 메모리 장치(100)는 도 4 및 도 6을 참조하여 설명된 감지 동작을 이용하여, 밸리 서치에 필요한 시간을 단축할 수 있다.
밸리 서치는 밸리(V)로 예상되는 레벨 주위의 레벨들을 이용하여 감지들을 수행하고, 감지들의 결과들에 따라 메모리 셀들의 수를 카운트함으로써 수행될 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 제1 전압(V1)과 제2 전압(V2)을 이용하여 감지들을 수행하고, 제1 전압(V1)과 제2 전압(V2) 사이의 문턱 전압들을 갖는 메모리 셀들을 카운트할 수 있다.
불휘발성 메모리 장치(100)는 제2 전압(V2)과 제3 전압(V3)을 이용하여 감지들을 수행하고, 제2 전압(V2)과 제3 전압(V3) 사이의 문턱 전압들을 카운트할 수 있다. 불휘발성 메모리 장치(100)는 카운트의 결과에 따라 밸리(V)를 식별할 수 있다.
다른 예로서, 불휘발성 메모리 장치(100)는 제1 전압(V1), 제2 전압(V2), 그리고 제3 전압(V3)을 이용한 감지들의 결과들을 외부의 장치로 출력할 수 있다. 외부의 장치는 감지들의 결과들을 이용하여 카운트들을 수행하고, 밸리(V)를 식별할 수 있다.
도 11은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)가 밸리 서치를 수행하는 방법을 보여주는 순서도이다. 도 1, 도 3, 도 5, 도 10 및 도 11을 참조하면, S210 단계에서, 불휘발성 메모리 장치(100)는 리셋 및 프리차지를 수행할 수 있다.
예를 들어, 도 6을 참조하여 설명된 바와 같이, 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)의 각각은 제2 트랜지스터(270)를 통해 감지 래치(210)의 제2 노드(N2)를 로우 레벨로 조절하고, 그리고 감지 래치(210)의 제1 노드(N1)를 하이 레벨로 조절할 수 있다. 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)의 각각은 제1 트랜지스터(260)를 통해 감지 래치(210)의 제1 노드(N1)를 로우 레벨로 조절하고, 그리고 감지 래치(210)의 제2 노드(N2)를 하이 레벨로 조절할 수 있다.
제1 내지 제8 페이지 버퍼들(131~138)의 각각은 선택 블록(220) 및 프리차지 블록(230)을 통해 제1 내지 제8 비트 라인들(BL1~BL8)을 전원 전압으로 프리차지할 수 있다.
S220 단계에서, 행 디코더 회로(120)는 선택된 워드 라인(WL_S)의 전압을 제1 전압(V1)으로 조절할 수 있다. S230 단계에서, 불휘발성 메모리 장치(100)는 비트 라인들의 제1 그룹(BL2, BL4, BL6, BL8)의 제3 감지를 수행하여 제3 값들을 획득할 수 있다. 제3 감지는 도 4를 참조하여 설명된 제1 감지의 이전에 수행될 수 있다.
S240 단계에서, 행 디코더 회로(120)는 선택된 워드 라인(WL_S)의 전압을 제2 전압(V2)으로 조절할 수 있다. S250 단계에서, 불휘발성 메모리 장치(100)는 비트 라인들의 제1 그룹(BL2, BL4, BL6, BL8)의 제1 감지를 수행하여 제1 값들을 획득할 수 있다. 제1 감지는 도 4를 참조하여 설명된 제1 감지에 대응할 수 있다.
페이지 버퍼들의 제1 그룹(132, 134, 136, 138)에서, 제3 값들 및 제1 값들이 통합될 수 있다. 페이지 버퍼들의 제1 그룹(132, 134, 136, 138) 중 특정한 페이지 버퍼에서, 감지 래치(210)의 제2 노드(N2)가 하이 레벨이면, 특정한 페이지 버퍼에 대응하는 특정한 메모리 셀의 문턱 전압이 제1 전압(V1)보다 크고 제2 전압(V2) 이하임을 나타낼 수 있다.
특정한 페이지 버퍼의 감지 래치(210)의 제2 노드(N2)가 로우 레벨이면, 특정한 메모리 셀의 문턱 전압이 제1 전압(V1) 이하이거나 제2 전압(V2)보다 큼을 나타낸다. 즉, 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)의 래치들의 제2 노드들에서 하이 레벨들의 수를 카운트함으로써, 제1 전압(V1) 및 제2 전압(V2) 사이의 메모리 셀들의 수가 카운트될 수 있다.
S260 단계에서, 불휘발성 메모리 장치(100)는 비트 라인들의 제2 그룹(BL1, BL3, BL5, BL7)의 제2 감지를 수행하여 제2 값들을 획득할 수 있다. 제2 감지는 도 4를 참조하여 설명된 제2 감지에 대응할 수 있다.
S270 단계에서, 행 디코더 회로(120)는 선택된 워드 라인(WL_S)의 전압을 제3 전압(V3)으로 조절할 수 있다. S280 단계에서, 불휘발성 메모리 장치(100)는 비트 라인들의 제2 그룹(BL1, BL3, BL5, BL7)의 제4 감지를 수행하여 제4 값들을 획득할 수 있다. 제4 감지는 도 4를 참조하여 설명된 제2 감지의 이후에 수행될 수 있다.
페이지 버퍼들의 제2 그룹(131, 133, 135, 137)에서, 제2 값들 및 제4 값들이 통합될 수 있다. 페이지 버퍼들의 제2 그룹(131, 133, 135, 137) 중 특정한 페이지 버퍼에서, 감지 래치(210)의 제2 노드(N2)가 하이 레벨이면, 특정한 페이지 버퍼에 대응하는 특정한 메모리 셀의 문턱 전압이 제2 전압(V2)보다 크고 제3 전압(V3) 이하임을 나타낼 수 있다.
특정한 페이지 버퍼의 감지 래치(210)의 제2 노드(N2)가 로우 레벨이면, 특정한 메모리 셀의 문턱 전압이 제2 전압(V2) 이하이거나 제3 전압(V3)보다 큼을 나타낸다. 즉, 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)의 래치들의 제2 노드들에서 하이 레벨들의 수를 카운트함으로써, 제2 전압(V2) 및 제3 전압(V3) 사이의 메모리 셀들의 수가 카운트될 수 있다.
도 11을 참조하여 설명된 바와 같이, 제1 내지 제8 비트 라인들(BL1~BL8)을 프리차지 한 후에 제3 감지, 제1 감지, 제2 감지 및 제4 감지를 수행함으로써, 제1 전압(V1)과 제2 전압(V2) 사이의 문턱 전압들을 갖는 메모리 셀들의 수, 그리고 제2 전압(V2)과 제3 전압(V3) 사이의 문턱 전압들을 갖는 메모리 셀들이 수가 식별될 수 있다.
리셋 및 프리차지로 시작되어 데이터 전송으로 완료되는 하나의 동작(예를 들어, 점검 동작)을 통해 메모리 셀들의 카운트가 완료되므로, 점검 동작이 필요한 시간이 크게 단축될 수 있다.
도 12는 도 11에 도시된 방법에 따라, 페이지 버퍼 회로(130)에 인가되는 신호들의 타이밍들을 보여준다. 도 1, 도 3, 도 5 및 도 12를 참조하면, 제1 시간(T1)의 리셋 및 제2 시간(T2)의 프리차지는 도 6을 참조하여 설명된 것과 동일하게 수행된다. 따라서, 중복되는 설명은 생략된다.
제3 시간(T3)에, 행 디코더 회로(120)는 선택된 워드 라인(WL_S)에 인가되는 읽기 전압(VRD)을 제1 전압(V1)으로 조절할 수 있다. 비트 라인(BL)에 연결된 메모리 셀의 문턱 전압이 제1 전압(V1) 이하일 때, 비트 라인(BL)의 전압은 접지 전압으로 방전될 수 있다. 비트 라인(BL)에 연결된 메모리 셀의 문턱 전압이 제1 전압(V1)보다 클 때, 비트 라인(BL)의 전압은 프리차지된 전압을 유지할 수 있다.
제4 시간(T4)에, 제3 감지가 수행될 수 있다. 래치 신호(LAT)는 온 전압(VON)으로 활성화되고, 제2 감지 신호(SEN2)는 온 전압(VON)으로 활성화될 수 있다. 도 8을 참조하여 설명된 바와 같이, 래치 블록(240)은 비트 라인(BL)의 전압 변화의 감지 결과를 제2 트랜지스터(270)를 통해 감지 래치(210)의 제2 노드(N2)에 반영할 수 있다.
비트 라인(BL)의 전압이 프리차지된 전압일 때, 래치 블록(240)은 감지 래치(210)의 제2 노드(N2)의 전압을 접지 전압으로 변경할 수 있다. 비트 라인(BL)의 전압이 접지 전압일 때, 래치 블록(240)은 감지 래치(210)의 제2 노드(N2)의 전압을 변경하지 않고 방치할 수 있다. 즉, 제1 감지를 통해, 페이지 버퍼들의 제1 그룹(132, 134, 136, 138) 중에서 제1 전압(V1)보다 큰 문턱 전압을 갖는 메모리 셀에 대응하는 페이지 버퍼의 감지 래치(210)의 제2 노드(N2)가 로우 레벨이 된다.
제5 시간(T5)에, 행 디코더 회로(120)는 읽기 전압(VRD)을 제2 전압(V2)으로 조절할 수 있다. 비트 라인(BL)에 연결된 메모리 셀의 문턱 전압이 제2 전압(V2) 이하일 때, 비트 라인(BL)의 전압은 접지 전압으로 방전될 수 있다. 비트 라인(BL)에 연결된 메모리 셀의 문턱 전압이 제2 전압(V2)보다 클 때, 비트 라인(BL)의 전압은 프리차지된 전압을 유지할 수 있다.
제6 시간(T6)에, 제1 감지가 수행될 수 있다. 래치 신호(LAT)는 온 전압(VON)으로 활성화되고, 제1 감지 신호(SEN1)는 온 전압(VON)으로 활성화될 수 있다. 도 7을 참조하여 설명된 바와 같이, 래치 블록(240)은 비트 라인(BL)의 전압 변화의 감지 결과를 제1 트랜지스터(260) 및 감지 래치(210)의 내부의 인버터를 통해 반전하여 감지 래치(210)의 제2 노드(N2)에 반영할 수 있다.
비트 라인(BL)의 전압이 프리차지된 전압일 때, 래치 블록(240)은 감지 래치(210)의 제1 노드(N1)의 전압을 접지 전압으로 변경하고, 제2 노드(N2)의 전압을 전원 전압으로 변경할 수 있다. 비트 라인(BL)의 전압이 접지 전압일 때, 래치 블록(240)은 감지 래치(210)의 제1 노드(N1)의 전압을 변경하지 않고 방치할 수 있다. 즉, 제1 감지를 통해, 페이지 버퍼들의 제1 그룹(132, 134, 136, 138) 중에서 제2 전압(V2)보다 큰 문턱 전압을 갖는 메모리 셀에 대응하는 페이지 버퍼의 감지 래치(210)의 제2 노드(N2)가 하이 레벨이 된다.
제3 감지 및 제1 감지가 수행된 후에, 페이지 버퍼(13k)의 감지 래치(210)의 제2 노드(N2)가 하이 레벨이면, 비트 라인(BL)에 연결된 메모리 셀의 문턱 전압이 제1 전압(V1)과 제2 전압(V2)의 사이임을 나타낸다. 페이지 버퍼(13k)의 감지 래치(210)의 제2 노드(N2)가 로우 레벨이면, 비트 라인(BL)에 연결된 메모리 셀의 문턱 전압이 제1 전압(V1) 이하이거나 제2 전압(V2)보다 큼을 나타낸다.
제6 시간(T6)에, 제2 감지가 더 수행될 수 있다. 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)에서 수행되는 점을 제외하면, 제2 감지는 제3 감지와 동일하게 수행된다. 따라서, 중복되는 설명은 생략된다. 예시적으로, 제1 감지와 제2 감지는 동일한 시간에 수행되는 것으로 설명되었다. 그러나 제1 감지와 제2 감지는 불휘발성 메모리 장치(100)의 동작 특성 및 공정 특성을 반영하여 시간 차이를 두고 순차적으로 수행될 수 있다.
제7 시간(T7)에, 행 디코더 회로(120)는 읽기 전압(VRD)을 제3 전압(V3)으로 조절할 수 있다. 비트 라인(BL)에 연결된 메모리 셀의 문턱 전압이 제3 전압(V3) 이하일 때, 비트 라인(BL)의 전압은 접지 전압으로 방전될 수 있다. 비트 라인(BL)에 연결된 메모리 셀의 문턱 전압이 제3 전압(V3)보다 클 때, 비트 라인(BL)의 전압은 프리차지된 전압을 유지할 수 있다.
제8 시간(T8)에, 제4 감지가 수행될 수 있다. 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)에서 수행되는 점을 제외하면, 제4 감지는 제1 감지와 동일하게 수행된다. 따라서, 중복되는 설명은 생략된다.
제9 시간(T9)에, 제2 감지 신호(SEN2), 제4 감지 신호(SEN4), 그리고 전송 신호(TRS)가 각각 온 전압(VON)으로 활성화된다. 제1 내지 제8 페이지 버퍼들(131~138)의 래치들의 제2 노드들의 논리 레벨들이 제2 트랜지스터들 및 전송 블록(250)을 통해 출력될 수 있다.
도 13은 제1 내지 제8 페이지 버퍼들 중 다른 하나일 수 있는 제i 페이지 버퍼(13i)의 예를 보여준다. 도 1, 도 3 및 도 13을 참조하면, 페이지 버퍼(13i)는 감지 래치(210), 선택 블록(220), 프리차지 블록(230), 래치 블록(240), 전송 블록(250), 제1 트랜지스터(260), 제2 트랜지스터(270), 제1 리셋 블록(280), 바이어스 블록(290), 데이터 래치(310), 덤프 블록(320), 제2 리셋 블록(330), 데이터 블록(340), 제3 트랜지스터(350), 그리고 제4 트랜지스터(360)를 포함할 수 있다.
감지 래치(210), 선택 블록(220), 프리차지 블록(230), 래치 블록(240), 전송 블록(250), 제1 트랜지스터(260), 제2 트랜지스터(270), 그리고 제1 리셋 블록(280)은 도 5를 참조하여 설명된 것과 동일하게 구성되고 동일하게 동작할 수 있다.
바이어스 블록(290)은 감지 래치(210)의 제2 노드(N2)와 감지 노드(SN)의 사이에 연결된다. 바이어스 블록(290)은 공통 신호선들(SIGC) 중 대응하는 신호선(예를 들어, 제6 공통 신호선)을 통해 전달되는 바이어스 신호(BIAS)에 의해 제어될 수 있다. 즉, 제1 내지 제8 페이지 버퍼들(131~138)의 바이어스 블록들은 제6 공통 신호선의 바이어스 신호(BIAS)에 의해 공통으로 동시에 제어될 수 있다. 바이어스 블록(290)은, 프로그램 동작 시에, 바이어스 신호(BIAS)에 응답하여 감지 래치(210)의 제2 노드(N2)의 논리 레벨에 따라 비트 라인(BL)에 전압을 바이어스할 수 있다.
데이터 래치(310)는 제3 노드(N3) 및 제4 노드(N4) 사이에 연결된 인버터들을 포함할 수 있다. 인버터들은 크로스 결합될(cross coupled) 수 있다. 데이터 래치(310)는 감지 래치(210)에 의해 감지된 논리 레벨을 전송 블록(250)을 통해 수신하고, 수신된 논리 레벨을 저장할 수 있다. 또한, 데이터 래치(310)는 감지 래치(210)로 전달될 논리 레벨을 외부 장치로부터 수신하고, 수신된 논리 레벨을 저장할 수 있다.
덤프 블록(320)은 감지 래치(210)의 제2 노드(N2)와 감지 노드(SN)의 사이에 연결된다. 덤프 블록(320)은 공통 신호선들(SIGC) 중 대응하는 신호선(예를 들어, 제7 공통 신호선)을 통해 전달되는 덤프 신호(DUMP)에 의해 제어될 수 있다. 즉, 제1 내지 제8 페이지 버퍼들(131~138)의 덤프 블록들은 제7 공통 신호선의 덤프 신호(DUMP)에 의해 공통으로 동시에 제어될 수 있다. 덤프 블록(320)은, 프로그램 동작 시에, 덤프 신호(DUMP)에 응답하여 데이터 래치(310)의 제4 노드(N4)의 논리 레벨을 감지 노드(SN) 및 래치 블록(240)을 통해 감지 래치(210)에 전달할 수 있다.
제2 리셋 블록(330)은 제3 트랜지스터(350) 및 제4 트랜지스터(360)에 연결된다. 제2 리셋 블록(330)은 공통 신호선들(SIGC) 중 대응하는 신호선(예를 들어, 제8 공통 신호선)을 통해 전달되는 제2 리셋 신호(RST2)에 의해 제어될 수 있다. 즉, 제1 내지 제8 페이지 버퍼들(131~138)의 제2 리셋 블록들은 제8 공통 신호선의 제2 리셋 신호(RST2)에 의해 공통으로 동시에 제어될 수 있다. 제2 리셋 블록(330)은 제2 리셋 신호(RST2)에 응답하여 제3 트랜지스터(350) 또는 제4 트랜지스터(360)를 통해 데이터 래치(310)에 접지 전압을 인가할 수 있다.
데이터 블록(340)은 데이터 래치(310)의 제3 노드(N3) 또는 제4 노드(N4)의 논리 레벨을 외부의 장치로 출력하도록 구성될 수 있다.
제3 트랜지스터(350)는 데이터 래치(310)의 제3 노드(N3)와 데이터 블록(340)의 사이에 연결된다. 제3 트랜지스터(350)는 공통 신호선들(SIGC) 중 대응하는 신호선(예를 들어, 제9 공통 신호선)을 통해 전달되는 제1 신호(S1)에 의해 제어될 수 있다. 즉, 제1 내지 제8 페이지 버퍼들(131~138)의 제3 트랜지스터들은 제9 공통 신호선의 제1 신호(S1)에 의해 공통으로 동시에 제어될 수 있다. 예를 들어, 제1 신호(S1)는 프로그램 동작을 위해 페이지 버퍼(13i)로 입력되는 논리 레벨일 수 있다.
제4 트랜지스터(360)는 데이터 래치(310)의 제4 노드(N4)와 데이터 블록(340)의 사이에 연결된다. 제4 트랜지스터(360)는 공통 신호선들(SIGC) 중 대응하는 신호선(예를 들어, 제10 공통 신호선)을 통해 전달되는 제2 신호(S2)에 의해 제어될 수 있다. 즉, 제1 내지 제8 페이지 버퍼들(131~138)의 제4 트랜지스터들은 제10 공통 신호선의 제2 신호(S2)에 의해 공통으로 동시에 제어될 수 있다. 예를 들어, 제2 신호(S2)는 프로그램 동작을 위해 페이지 버퍼(13i)로 입력되는 논리 레벨의 반전 레벨일 수 있다.
도 13을 참조하여 설명된 바와 같이, 페이지 버퍼(13i)는 둘 이상의 래치들을 포함할 수 있다. 감지 래치(210)를 제외한 나머지 래치(들)는 데이터 래치(들)일 수 있다. 데이터 래치(들)는 덤프 블록(320)을 통해 감지 노드(SN)에 연결되고, 전송 블록(250)에 연결될 수 있다. 데이터 래치(들)는 리셋 블록, 데이터 블록, 그리고 데이터 블록과 데이터 래치(들) 사이의 트랜지스터들을 구비할 수 있다. 데이터 래치(들)는 감지 래치(210)와 외부의 장치 사이에서 논리 레벨을 교환하도록 구성될 수 있다.
예시적으로, 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)은 감지 래치(210)를 이용하여 비트 라인들의 제1 그룹(BL2, BL4, BL6, BL8)에 대한 감지를 수행하고, 그리고 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)은 데이터 래치(310)를 이용하여 비트 라인들의 제2 그룹(BL1, BL3, BL5, BL7)에 대한 감지를 수행하도록 구성될 수 있다.
이 경우에, 제3 트랜지스터(350)와 데이터 블록(340) 사이의 노드, 그리고 제4 트랜지스터(360) 및 데이터 블록(340) 사이의 노드는 래치 블록(240)에 더 연결되도록 구성될 수 있다.
페이지 버퍼(13i)가 페이지 버퍼들의 제1 그룹(132, 134, 136, 138)에 속할 때, 제1 트랜지스터(260)는 제1 신호선들(SIGL1) 중 대응하는 신호선(예를 들어, 제1 신호선)을 통해 전달되는 제1 감지 신호(SEN1)에 의해 제어될 수 있다. 제2 트랜지스터(270)는 제1 신호선들(SIGL1) 중 대응하는 신호선(예를 들어, 제2 신호선)을 통해 전달되는 제2 감지 신호(SEN2)에 의해 제어될 수 있다.
페이지 버퍼(13i)가 페이지 버퍼들의 제2 그룹(131, 133, 135, 137)에 속할 때, 제3 트랜지스터(350)는 제2 신호선들(SIGL2) 중 대응하는 신호선(예를 들어, 제3 신호선)을 통해 전달되는 제3 감지 신호(SEN3)에 의해 제어될 수 있다. 제4 트랜지스터(360)는 제2 신호선들(SIGL2) 중 대응하는 신호선(예를 들어, 제4 신호선)을 통해 전달되는 제4 감지 신호(SEN4)에 의해 제어될 수 있다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치(400)를 보여주는 블록도이다. 도 14를 참조하면, 스토리지 장치(400)는 불휘발성 메모리 장치(410) 및 제어기(420)를 포함할 수 있다.
불휘발성 메모리 장치(410)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 포함할 수 있다. 제어기(420)는 불휘발성 메모리 장치(410)를 제어하도록 구성될 수 있다. 제어기(420)는 제1 채널을 통해 불휘발성 메모리 장치(410)에 명령(CMD), 그리고 행 주소(RA) 및 열 주소(CA)를 포함하는 주소(ADDR)를 전송할 수 있다.
제어기(420)는 제1 채널을 통해 불휘발성 메모리 장치(410)와 데이터(DATA)를 교환할 수 있다. 데이터(DATA)는 둘 이상의 비트들을 포함하고, 각 비트는 하이 레벨 및 로우 레벨 중 하나를 가리키는 논리 레벨을 포함할 수 있다. 제어기(420)는 제2 채널을 통해 불휘발성 메모리 장치(410)와 제어 신호(CTRL)를 교환할 수 있다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치(400)의 동작 방법을 보여주는 순서도이다. 도 15를 참조하면, S310 단계에서, 제어기(420)는 불휘발성 메모리 장치(410)에 제1 명령(CMD1) 및 제1 주소(ADDR1)를 전송할 수 있다. 예를 들어, 제1 명령(CMD1)은 점검 동작을 요청하는 포맷을 가질 수 있다.
제1 명령(CMD1)에 응답하여, 불휘발성 메모리 장치(410)는 제1 주소(ADDR1)가 가리키는 메모리 셀들에 대해 도 11 및 도 12를 참조하여 설명된 동작, 예를 들어 밸리 서치를 포함하는 점검 동작을 수행할 수 있다. S330 단계에서, 불휘발성 메모리 장치(410)는 점검 동작의 응답을 제어기(420)로 전송할 수 있다.
예를 들어, 응답은 도 11의 S230 단계 및 S250 단계에서 획득된 제1 전압(V1) 및 제2 전압(V2) 사이의 문턱 전압을 갖는 메모리 셀들을 나타내는 데이터(DATA)를 포함할 수 있다. 또한, 응답은 도 11의 S260 단계 및 S280 단계에서 획득된 제2 전압(V2) 및 제3 전압(V3) 사이의 문턱 전압을 갖는 메모리 셀들을 나타내는 데이터(DATA)를 포함할 수 있다.
제어기(420)는 응답에서 하이 레벨들을 카운트하여, 제1 전압(V1) 및 제2 전압(V2) 사이의 문턱 전압을 갖는 메모리 셀들의 수를 계산하고, 그리고 제2 전압(V2) 및 제3 전압(V3) 사이의 문턱 전압을 갖는 메모리 셀들의 수를 계산할 수 있다. 제어기(420)는 계산된 수들에 따라 밸리(V)를 식별할 수 있다. 식별된 밸리(V)에 따라, 제어기(420)는 불휘발성 메모리 장치(410)를 액세스하기 위한 파라미터(예를 들어, 읽기 전압(VRD)의 레벨)를 조절할 수 있다.
S340 단계에서, 제어기(420)는 불휘발성 메모리 장치(410)에 제2 명령(CMD2) 및 제2 주소(ADDR2)를 전송할 수 있다. 예를 들어, 제2 명령(CMD2)은 읽기 동작을 요청하는 포맷을 가질 수 있다.
제2 명령(CMD2)에 응답하여, S350 단계에서, 불휘발성 메모리 장치(410)는 제2 주소(ADDR2)가 가리키는 메모리 셀들에 제2 명령(CMD2)이 지시한 동작, 예를 들어 읽기 동작을 수행할 수 있다. 읽기 동작에 수반하여, S360 단계에서, 불휘발성 메모리 장치(410)는 제2 주소(ADDR2)가 가리키는 메모리 셀들에 대해 도 11 및 도 12를 참조하여 설명된 동작, 예를 들어 밸리 서치를 포함하는 점검 동작을 수행할 수 있다.
S370 단계에서, 불휘발성 메모리 장치(410)는 제2 명령(CMD2)이 지시한 동작, 예를 들어 읽기 동작과 점검 동자의 응답을 제어기(420)로 전송할 수 있다. 읽기 동작의 응답은 제2 주소(ADDR2)가 가리키는 메모리 셀들로부터 읽혀진 데이터를 포함할 수 있다. 점검 동작의 응답은 도 11의 방법에 따라 획득된 값들을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 불휘발성 메모리 장치 110: 메모리 셀 어레이
120: 행 디코더 회로 130: 페이지 버퍼 회로
140: 데이터 입력 및 출력 회로 150: 제어 로직 회로

Claims (20)

  1. 행들 및 열들로 배열된 메모리 셀들을 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 메모리 셀들의 상기 행들에 연결되고, 상기 워드 라인들의 전압들을 제어하도록 구성되는 행 디코더 회로; 그리고
    비트 라인들을 통해 상기 메모리 셀들의 상기 열들에 연결되고, 상기 비트 라인들의 전압들을 감지하도록 구성되는 제1 트랜지스터들 및 상기 비트 라인들의 전압들을 반전하여 감지하도록 구성되는 제2 트랜지스터들을 포함하고, 상기 비트 라인들 중 제1 비트 라인들의 제1 트랜지스터들을 통해 제1 감지를 수행하여 제1 값들을 획득하고, 그리고 상기 비트 라인들 중 제2 비트 라인들의 제2 트랜지스터들을 통해 제2 감지를 수행하여 제2 값들을 획득하도록 구성되는 페이지 버퍼 회로를 포함하는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 비트 라인들은 상기 제2 비트 라인들과 서로 다른 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 페이지 버퍼 회로는:
    상기 제1 비트 라인들에 각각 연결되는 제1 페이지 버퍼들; 그리고
    상기 제2 비트 라인들에 각각 연결되는 제2 페이지 버퍼들을 포함하고,
    상기 제1 페이지 버퍼들 및 상기 제2 페이지 버퍼들의 각각은 대응하는 비트 라인에 연결되고 제1 노드 및 제2 노드를 포함하는 감지 래치를 포함하고,
    상기 제1 감지 시에, 상기 제1 페이지 버퍼들은 상기 제1 페이지 버퍼들의 상기 제1 트랜지스터들을 통해 상기 제1 페이지 버퍼들의 감지 래치들의 제1 노드들에 상기 제1 비트 라인들의 전압들에 각각 대응하는 값들을 상기 제1 값들로 각각 저장하고, 그리고
    상기 제2 감지 시에, 상기 제2 페이지 버퍼들은 상기 제2 페이지 퍼들의 상기 제2 트랜지스터들을 통해 상기 제2 페이지 버퍼들의 감지 래치들의 제2 노드들에 상기 제2 비트 라인들의 전압들에 각각 대응하는 값들을 상기 제2 값들로 각각 저장하는 불휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 페이지 버퍼들의 상기 제1 트랜지스터들은 제1 신호선에 의해 공통으로 제어되고, 그리고 상기 제1 페이지 버퍼들의 제2 트랜지스터들은 제2 신호선에 의해 공통으로 제어되고, 그리고
    상기 제2 페이지 버퍼들의 제1 트랜지스터들은 상기 제1 신호선과 다른 제3 신호선에 의해 공통으로 제어되고, 그리고 상기 제2 페이지 버퍼들의 상기 제2 트랜지스터들은 상기 제2 신호선과 다른 제4 신호선에 의해 공통으로 제어되는 불휘발성 메모리 장치.
  5. 제3항에 있어서,
    상기 제1 페이지 버퍼들 및 상기 제2 페이지 버퍼들의 각각은 상기 대응하는 비트 라인을 상기 감지 래치와 선택적으로 연결하도록 구성되는 선택 블록을 포함하고,
    상기 제1 페이지 버퍼들 및 상기 제2 페이지 버퍼들의 선택 블록들은 공통의 신호선에 의해 공통으로 제어되는 불휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 행 디코더 회로가 상기 워드 라인들 중 선택된 워드 라인에 특정한 전압을 인가하고 그리고 상기 특정한 전압을 유지하는 동안, 상기 페이지 버퍼 회로는 상기 제1 감지 및 상기 제2 감지를 수행하도록 구성되는 불휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 페이지 버퍼 회로는 상기 제1 감지 및 상기 제2 감지를 수행하기 전에 상기 비트 라인들에 프리차지 전압을 인가하도록 더 구성되는 불휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 프리차지 전압을 인가한 후에 그리고 상기 제1 감지 및 상기 제2 감지의 전에, 상기 제1 페이지 버퍼들은 상기 제1 페이지 버퍼들의 제2 트랜지스터들을 통해 상기 제1 비트 라인들의 제3 감지를 수행하여 제3 값들을 획득하도록 더 구성되는 불휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 제3 감지가 수행되는 동안, 상기 제2 페이지 버퍼들은 감지를 수행하지 않도록 더 구성되는 불휘발성 메모리 장치.
  10. 제8항에 있어서,
    상기 제3 감지를 수행한 후에, 상기 행 디코더 회로는 상기 워드 라인들 중 선택된 워드 라인의 전압을 조절하도록 더 구성되는 불휘발성 메모리장치.
  11. 제8항에 있어서,
    상기 제1 감지 및 상기 제2 감지의 이후에, 상기 제2 페이지 버퍼들은 상기 제2 페이지 버퍼들의 제1 트랜지스터들을 통해 상기 제2 비트 라인들의 제4 감지를 수행하여 제4 값들을 획득하도록 더 구성되는 불휘발성 메모리 장치.
  12. 제11항에 있어서,
    상기 제4 감지가 수행되는 동안, 상기 제1 페이지 버퍼들은 감지를 수행하지 않도록 더 구성되는 불휘발성 메모리 장치.
  13. 제11항에 있어서,
    상기 제1 감지 및 상기 제2 감지의 이후에 그리고 상기 제3 감지의 이전에, 상기 행 디코더 회로는 상기 워드 라인들 중 선택된 워드 라인의 전압을 조절하도록 더 구성되는 불휘발성 메모리 장치.
  14. 제11항에 있어서,
    상기 제4 감지의 이후에, 상기 페이지 버퍼 회로는 상기 제1 감지, 상기 제2 감지, 상기 제3 감지 및 상기 제4 감지의 결과를 통합하여 출력하도록 더 구성되는 불휘발성 메모리 장치.
  15. 짝수 비트 라인들에 연결되는 제1 메모리 셀들 및 홀수 비트 라인들에 연결되는 제2 메모리 셀들을 포함하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하도록 구성되는 제어기를 포함하고,
    상기 제어기의 요청에 따라, 상기 불휘발성 메모리 장치는 상기 제1 메모리 셀들을 읽는 제1 감지를 수행하고, 상기 제1 감지의 이후에 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들을 읽는 제2 감지를 수행하고, 그리고 상기 제2 감지의 이후에 상기 제2 메모리 셀들을 읽는 제3 감지를 수행하도록 구성되는 스토리지 장치.
  16. 제15항에 있어서,
    상기 제1 감지 시에 상기 불휘발성 메모리 장치는 상기 제1 메모리 셀들의 제1 감지 결과를 저장하고, 그리고 상기 제2 감지 시에 상기 불휘발성 메모리 장치는 상기 제1 메모리 셀들의 제2 감지 결과를 반전하여 저장하도록 더 구성되는 스토리지 장치.
  17. 제15항에 있어서,
    상기 불휘발성 메모리 장치는 상기 제1 감지, 상기 제2 감지 및 상기 제3 감지를 수행할 때에 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들에 인가되는 읽기 전압의 레벨을 조절하도록 더 구성되는 스토리지 장치.
  18. 제15항에 있어서,
    상기 요청은 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들의 상태 점검을 위한 제1 요청 및 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들의 읽기를 위한 제2 요청을 포함하고,
    상기 제2 요청에 응답하여, 상기 불휘발성 메모리 장치는 상기 제1 메모리 셀들 및 상기 제2 메모리 셀들에 읽기 동작을 수행하고, 그리고 상기 읽기 동작의 이후에 상기 제1 감지, 상기 제2 감지 및 상기 제3 감지를 수행하도록 더 구성되는 스토리지 장치.
  19. 제1 메모리 셀들, 제2 메모리 셀들, 상기 제1 메모리 셀들에 연결된 짝수 번째의 제1 비트 라인들, 그리고 상기 제2 메모리 셀들에 연결된 홀수 번째의 제2 비트 라인들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    상기 제1 비트 라인들 및 상기 제2 비트 라인들에 프리차지 전압을 인가하는 단계;
    상기 제1 비트 라인들의 제1 감지를 수행하여 제1 값들을 획득하는 단계; 그리고
    상기 제2 비트 라인들의 제2 감지를 수행하여 제2 값들을 획득하는 단계를 포함하고,
    상기 제1 감지 및 상기 제2 감지 시에, 상기 제1 값들 및 상기 제2 값들 중 하나의 값들은 반전되어 획득되는 동작 방법.
  20. 제19항에 있어서,
    상기 프리차지 전압을 인가하는 단계 이후에 그리고 상기 제1 감지 및 상기 제2 감지의 이전에, 상기 제1 비트 라인들의 제3 감지를 수행하여 제3 값들을 획득하는 단계;
    상기 제3 감지의 이후에, 상기 제2 비트 라인들의 제4 감지를 수행하여 제4 값들을 획득하는 단계; 그리고
    상기 제1 감지 및 상기 제3 감지의 결과들을 통합하고, 그리고 상기 제2 감지 및 상기 제4 감지의 결과들을 통합하여 출력하는 단계를 더 포함하는 동작 방법.
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