KR20220037618A - 시간 분할 샘플링 페이지 버퍼를 이용하여 읽기 동작을 수행하는 스토리지 장치 - Google Patents

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KR20220037618A
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memory cells
memory cell
sensing operation
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김지수
김형곤
박상수
장준석
김민석
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삼성전자주식회사
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Abstract

시간 분할 샘플링 페이지 버퍼를 이용하여 읽기 동작을 수행하는 스토리지 장치가 개시된다. 스토리지 장치는 이븐 페이지 버퍼 회로들과 오드 페이지 버퍼 회로들의 비트라인 센싱 시점을 소정의 시간차를 두고 제어하여, 이븐 센싱 후 오드 센싱의 순서로 수행하는 EOS(Even Odd Sensing) 동작을 수행할 수 있다. 스토리지 장치는 2-스텝 EOS 동작을 수행하고, 2-스텝 EOS 동작 결과에 따라 선택 메모리 셀에 대한 메인 센싱 동작을 수행한다.

Description

시간 분할 샘플링 페이지 버퍼를 이용하여 읽기 동작을 수행하는 스토리지 장치 {Storage device performing read operation by using time interleaved sampling page buffer}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 시간 분할 샘플링 페이지 버퍼를 이용하여 읽기 동작을 수행하는 스토리지 장치 및 그것의 동작 방법에 관한 것이다.
데이터 센터와 같은 데이터 처리 시스템은 많은 기업들 및 그들의 컴퓨터 시스템에 의해 호스팅된다. 데이터 센터는 호스팅되는 어플리케이션들 및/또는 트랜잭션들을 분산시키는데 이용되며, 흔히 클라우드라고도 하는 네트워킹된 컴퓨터 리소스들, 예컨대 서버들, 디스크들, 가상 머신들 등으로 구성된다. 이러한 구성에서, 기업들은 데이터 센터의 클라이언트이다. 데이터 센터는 클라이언트에게 감소된 비용, 용이한 확장성 및 감소된 관리 부담을 포함하는 많은 이점들을 제공한다.
데이터 센터는, 데이터 센터 내 호스트에 의해 사용되는 데이터나 인스트럭션들을 저장하기 위하여 및/또는 컴퓨터 동작(computational operation)을 수행하기 위하여, 시스템의 동작 메모리 또는 메인 메모리로서 DRAM(Dynamic Random Access Memory)을 널리 사용하고 저장 매체로서 스토리지 장치를 사용한다. 스토리지 장치는 불휘발성 메모리를 포함한다. 스토리지 장치의 용량이 증가함에 따라, 대용량 데이터의 안정적이고 빠른 실시간 처리를 위해서 고용량을 갖는 불휘발성 메모리에 대한 요구가 증가한다. 불휘발성 메모리의 기판에 3차원 구조로 적층되는 메모리 셀들 및 워드라인들의 개수들이 증가하고 있고, 메모리 셀에 저장되는 데이터의 비트들의 개수도 증가하고 있다.
불휘발성 메모리는 사용자의 사용 패턴, 사용 환경 등에 따라 다양한 원인들에 의해 열화된다(deteriorated). 스토리지 장치는 불휘발성 메모리의 동작 조건들을 변경하여 열화를 극복할 수 있다. 변경되는 동작 조건들은 평균적인 사용 패턴 및 사용 환경을 기준으로 스토리지 장치에 사전에 셋팅될 수 있다. 그런데, 이러한 방식은 메모리 셀들의 문턱 전압 산포의 움직임(shift)을 적응적으로 반영하기에 적합하지 않다. 더욱이, 불휘발성 메모리의 대용량화 추세에 따라, 기존의 제어 기술이나 알고리즘으로는 증가된 용량에 적합한 성능 및 신뢰성을 제공하는 것이 용이하지 않다.
이에 따라, 불휘발성 메모리의 열화 정도에 따라 적응적으로 동작 조건들을 변경할 필요가 있다. 그리고, 변경된 동작 조건들을 이용하여 읽기 동작을 수행하더라도, 메모리 셀의 특정 데이터 상태를 식별하는 읽기 레벨을 정확하고 넓은 범위로 찾을 수 있다면, 이러한 기능(facility)이 가능하다면, 읽기 데이터가 정확하게 출력될 수 있으므로 읽기 성능을 개선하는 데 유익할 것이다.
본 발명의 목적은 시간 분할 샘플링 페이지 버퍼를 이용하여 읽기 동작을 수행하는 스토리지 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 불휘발성 메모리 장치의 읽기 방법은, 선택 워드라인에 연결된 선택 메모리 셀에 대하여 제1 센싱 동작을 수행하는 단계, 상기 선택 워드라인에는 제1 읽기 전압이 인가되고, 상기 제1 센싱 동작은 상기 선택 워드라인에 연결된 메모리 셀들에 대하여 제1 그룹과 제2 그룹으로 나누어 수행되고; 상기 제1 센싱 동작의 수행 결과에 따라 제1 밸리 서치 동작 및 상기 제1 읽기 전압의 타겟 읽기 레벨을 결정하는 단계; 상기 선택 메모리 셀에 대하여 제2 센싱 동작을 수행하는 단계, 상기 선택 워드라인에는 상기 제1 읽기 전압의 상기 타겟 읽기 레벨과 다른 제2 읽기 전압이 인가되고, 상기 제2 센싱 동작은 상기 메모리 셀들의 상기 제1 그룹과 상기 제2 그룹으로 나누어 수행되고; 상기 제2 센싱 동작의 수행 결과에 따라 제2 밸리 서치 동작을 수행하는 단계; 상기 제2 밸리 서치 동작의 수행 결과에 따라 상기 선택된 메모리 셀이 연결된 센싱 노드의 타겟 디벨롭 시점을 결정하는 단계; 및 상기 타겟 읽기 레벨과 상기 타겟 디벨롭 시점을 이용하여 상기 선택된 메모리 셀에 대한 메인 읽기 동작을 수행하는 단계를 포함한다.
본 발명의 실시예들에 따른 복수의 메모리 셀들 중 선택 메모리 셀의 비트 페이지를 읽는 불휘발성 메모리 장치의 읽기 방법은, 상기 선택 메모리 셀에 대해 2-스텝 이븐-오드 센싱(EOS) 동작을 수행하는 단계; 상기 2-스텝 EOS 동작의 결과에 따라 상기 선택 메모리 셀에 대해 제1 메인 센싱 동작을 수행하는 단계; 상기 선택 메모리 셀에 대해 1-스텝 EOS 동작을 수행하는 단계; 및 상기 1-스텝 EOS 동작의 결과에 따라 상기 선택 메모리 셀에 대해 제2 메인 센싱 동작을 수행하는 단계를 포함하고, 상기 2-스텝 EOS 동작은 상기 복수의 메모리 셀들의 상태들 중 리텐션 열화에 움직임이 큰 상태들을 식별할 때 수행되고, 상기 1-스텝 EOS 동작은 상기 복수의 메모리 셀들의 상태들 중 상기 리텐션 열화에 움직임이 작은 상태들을 식별할 때 수행된다.
본 발명의 실시예들에 따른 불휘발성 메모리 장치와 상기 불휘발성 메모리 장치를 제어하는 콘트롤러를 포함하는 스토리지 장치의 동작 방법은, 상기 콘트롤러에서 불휘발성 메모리 장치로 읽기 커맨드를 전송하는 단계; 상기 불휘발성 메모리 장치에서 상기 읽기 커맨드에 따른 읽기 동작을 수행하고, 상기 읽기 동작의 독출 데이터를 상기 콘트롤러로 전송하는 단계; 상기 콘트롤러에서 상기 독출 데이터에 대하여 ECC (Error Correction Code) 동작을 수행하는 단계; 상기 콘트롤러에서 상기 독출 데이터의 오류 정정이 불가능할 때, 상기 불휘발성 메모리 장치에 대하여 2-스텝 이븐-오드 센싱(EOS) 동작을 수행하는 단계; 및 상기 2-스텝 EOS 동작의 수행 결과에 따라, 상기 불휘발성 메모리 장치의 메모리 셀들에 저장된 데이터를 읽기 위한 밸리의 최적의 읽기 레벨들을 추론하는 단계를 포함한다.
본 발명의 실시예들에 따른 복수의 메모리 블록들을 포함하는 스토리지 장치의 동작 방법은, 상기 스토리지 장치의 서든 파워 오프가 발생하는 단계; 상기 스토리지 장치의 상기 서든 파워 오프가 상기 복수의 메모리 블록들 중 제1 메모리 블록에 제1 데이터를 쓰는 중에 발생되면, 상기 제1 메모리 블록에 상기 데이터의 이어쓰기가 불가능할 때 상기 제1 메모리 블록이 아닌 제2 메모리 블록을 파워 로스 프로텍션(PLP) 영역으로 선택하는 단계; 및 상기 제1 메모리 블록에 쓰여진 상기 제1 데이터를 상기 PLP 영역인 상기 제2 메모리 블록으로 옮기는 단계를 포함한다. 상기 제1 메모리 블록의 선택 메모리 셀의 상기 제1 데이터를 상기 제2 메모리 블록으로 옮기는 단계는, 상기 선택 메모리 셀에 대해 2-스텝 이븐-오드 센싱(EOS) 동작을 수행하는 단계; 및 상기 2-스텝 EOS 동작의 수행 결과에 따라, 상기 제1 데이터를 읽기 위해 상기 선택 메모리 셀에 대해 메인 센싱 동작을 수행하는 단계를 포함한다.
본 발명의 실시예들에 따르면, 2 단계의 EOS 동작들을 통해 얻어지는 최적의 읽기 레벨으로 메인 읽기 동작을 수행함에 따라 불휘발성 메모리의 신뢰성 및 읽기 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 시스템을 개념적으로 설명하는 블록 다이어그램이다.
도 2는 도 1의 불휘발성 메모리 장치를 예시적으로 설명하는 블록도이다.
도 3은 도 2의 NVM 장치의 구조를 설명하는 도면이다.
도 4는 도 2의 메모리 블록의 등가 회로도를 나타낸다.
도 5는 도 4의 메모리 셀들의 문턱 전압 산포의 움직임을 나타내는 그래프들을 예시적으로 도시한다.
도 6은 도 2의 페이지 버퍼부를 예시적으로 도시한다.
도 7 및 도 8은 도 6의 페이지 버퍼 회로를 설명하는 도면들이다.
도 9및 도 10은 본 발명의 실시예에 따른 불휘발성 메모리의 읽기 방법을 설명하는 플로우챠트들이다.
도 11a 내지 도 11c는 도 10의 2-스텝 EOS 리딩에 따른 밸리 서치 동작을 설명하는 도면들이다.
도 12 및 도 13은 본 발명의 실시예에 따른 불휘발성 메모리의 읽기 방법을 설명하기 위한 도면들이다.
도 14 및 도 15는 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 흐름도이다.
도 16은 도 1의 스토리지 장치의 동작 방법의 순서도를 예시적으로 도시한다.
도 17 내지 도 19는 도 16의 S1640 단계의 파워 로스 프로텍션(PLP) 동작을 예시적으로 설명하는 도면들이다.
도 20은 본 발명의 실시예들에 따른 불휘발성 메모리를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 1은 본 발명의 실시예들에 따른 시스템을 개념적으로 설명하는 블록 다이어그램이다.
도 1을 참조하면, 시스템(100)은 수백 개의 가상 머신들을 수행하는 수십 개의 호스트 머신들 또는 서버들로 구성되는 데이터 센터일 수 있다. 몇몇 실시예들에 따라, 시스템(100)은 예시적으로, 랩탑 컴퓨터, 데스크탑 컴퓨터, 서버 컴퓨터, 워크 스테이션, 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 스마트 폰, 테블릿 PC, 그리고 다른 적절한 컴퓨터들 등과 같은 컴퓨팅 장치, 가상 머신 또는 그것의 가상 컴퓨팅 장치일 수 있다. 또는, 시스템(100)은 그래픽스 카드와 같은 컴퓨팅 시스템에 포함된 구성 요소들 중 일부일 수 있다.
시스템(100)은 도 1을 참조하여 보다 구체적으로 아래에서 설명할 다수의 하드웨어 구성이 도시되어 있으나, 이에 한정되지 않으며 다른 구성들도 가능하다. 시스템(100)은 호스트 장치(110)와 스토리지 장치(120)을 포함할 수 있다. 호스트 장치(110)와 스토리지 장치(120)는 다양한 프로토콜을 사용하여 통신할 수 있으며, 예컨대 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 통신할 수 있다. 이외에도, UFS(Universal Flash Storage), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 다양한 인터페이스 프로토콜들이 호스트 장치(110)와 스토리지 장치(120) 사이의 프로토콜에 적용될 수 있다.
호스트 장치(110)는 스토리지 장치(120)에 대한 데이터 처리 동작, 예를 들어, 데이터 독출 동작 또는 데이터 기입 동작 등을 제어할 수 있다. 호스트 장치(110)는 프로세서(112), CPU(Central Processing Unit), 마이크로프로세서 또는 어플리케이션 프로세서(Application Processor, AP) 등과 같이 데이터를 처리할 수 있는 데이터 처리 장치를 의미할 수 있다. 호스트 장치(110)는 운영 체제(operating system, OS) 및/또는 다양한 응용 프로그램(application)을 수행할 수 있다. 일 실시예에서, 시스템(10)은 모바일 장치에 포함될 수 있고, 호스트 장치(110)는 어플리케이션 프로세서(AP)로 구현될 수 있다. 일 실시예에서, 호스트 장치(110)는 시스템 온 칩(System-On-a-Chip, SoC)으로 구현될 수 있고, 이에 따라, 시스템(100)에 내장될 수 있다.
일부 예는 "연결된(connected)" 및/또는 "결합된(coupled)" 이라는 표현을 그들의 파생어들과 함께 사용하여 설명될 수 있다. 이들 용어가 서로에 대해 꼭 동의어로서 의도된 것은 아니다. 예를 들어, "연결된" 및/또는 "결합된" 이라는 용어들을 이용한 설명은, 2개 이상의 요소가 서로 직접적으로 물리적 또는 전기적 접촉하는 것을 나타낼 수 있다. 또한, 용어 "연결" 및/또는 "결합"은 2개 이상의 요소가 서로 직접 접촉하고 있지 않지만 여전히 서로 협력하거나 상호 작용하는 것도 의미할 수 있다.
프로세서(112)는 CPU, GPU(Graphics Processing Unit), NPU(Neural Processing Unit), DSP(Digital Signal Processor) 등을 포함할 수 있고, 프로세서(112)의 개수는 하나 이상 즉, 멀티 코어 프로세서일 수 있다. 프로세서(112)는 하나 또는 그보다 많은 기계로 실행 가능한 명령들 또는 소프트웨어, 펌웨어 또는 이들의 조합의 조각들을 실행하도록 구성될 수 있다. 도 1에는 하나의 프로세서(112)를 포함하는 시스템(100)이 도시되어 있으나, 실시예에 따라, 시스템(100)은 복수의 프로세서들을 포함할 수 있다.
스토리지 장치(120)는 콘트롤러(130), 불휘발성 메모리(140) 및 버퍼 메모리(150)를 포함할 수 있다. 예를 들어, 스토리지 장치(120)는 SSD(Solid State Drive or Solid State Disk), UFS(Universal Flash Storage), 메모리 카드, 마이크로 SD 카드, eMMC(embedded Multi-Media) 카드 등을 포함할 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
콘트롤러(130)는 호스트 장치(110)의 요청을 처리할 수 있다. 콘트롤러(130)는 호스트 장치(110)의 요청에 따라 불휘발성 메모리(140)에 대한 쓰기 동작(또는 프로그램 동작), 읽기 동작 및 소거 동작을 수행할 수 있다. 콘트롤러(130)는 불휘발성 메모리(140) 및 버퍼 메모리(150)를 제어할 수 있다. 콘트롤러(130)는 SoC(System on Chip), ASIC(Application Specific Integrated Circuit), FPGA(Field Progammable Gate Array) 등을 이용하여 구현될 수 있다.
불휘발성 메모리(140)는 콘트롤러(130)의 제어에 따라 쓰기 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 불휘발성 메모리(140)는 복수의 채널들(CH1-CH4)에 각각 연결되는 복수의 불휘발성 메모리 장치들(이하 "NVM 장치들"로 지칭한다)을 포함할 수 있다. 복수의 NVM 장치들 각각은 낸드 플래시 메모리를 포함할 수 있다.
복수의 NVM 장치들은 복수의 채널들(CH1-CH4)을 통해 콘트롤러(130)와 연결될 수 있다. 도 1에서는, 채널의 개수가 4개인 것으로 도시되어 있으나, 본 실시예가 이에 한정되는 것은 아니다. 복수의 NVM 장치들 각각은 콘트롤러(130)로부터 쓰기 커맨드, 어드레스 및 데이터를 수신하고, 어드레스에 대응하는 메모리 셀들에 데이터를 기입할 수 있다. 복수의 NVM 장치들 각각은 콘트롤러(130)로부터 읽기 커맨드 및 어드레스를 수신하고, 어드레스에 대응하는 메모리 셀들로부터 데이터를 읽고, 읽혀진 데이터를 콘트롤러(130)로 출력할 수 있다. 복수의 NVM 장치들 각각은 콘트롤러(130)로부터 소거 커맨드 및 어드레스를 수신하고, 어드레스에 대응하는 메모리 셀들의 데이터를 소거할 수 있다. 복수의 NVM 장치들은 도 2에서 좀 더 상세하게 설명될 것이다.
콘트롤러(130)는 복수의 NVM 장치들에 포함되는 복수의 메모리 블록들 각각을 싱글 레벨 셀(SLC) 모드, 멀티 레벨 셀(MLC) 모드, 트리플 레벨 셀(TLC) 모드 및 쿼드 레벨 셀(QLC) 모드 중 하나로 동작시킬 수 있다. 콘트롤러(130)는 ECC(Error Correction Code) 유닛(131) 및 파워 로스 프로텍션(PLP) 유닛(133)을 포함할 수 있다. ECC 유닛(131)은 ECC 엔진 또는 ECC 회로 블록으로 지칭될 수 있다.
ECC 유닛(131)은 호스트 장치9110)로부터 입력되는 데이터나 복수의 NVM 장치들 각각에서 출력되는 데이터의 오류를 검출하고 정정하여 정확한 데이터를 제공할 수 있다.
파워 로스 프로텍션(PLP) 유닛(133)은 스토리지 장치(120)에 갑작스러운 파워 오프가 발생하였을 때, 스토리지 장치(120)의 보조 전원을 이용하여 호스트 장치(110)의 요청을 완료하도록 PLP 동작을 수행할 수 있다. 유닛은 회로, 프로세서 등으로 지칭될 수 있다.
버퍼 메모리(150)는 SRAM, DRAM 또는 TCM(Tightly Coupled Memory)을 포함할 수 있다. 도 1에 도시된 것과 다르게, 버퍼 메모리(150)는 콘트롤러(130) 내부에 구현될 수 있다. 버퍼 메모리(150)의 용량은 불휘발성 메모리(140)의 용량 보다 작지만, 버퍼 메모리(150)는 불휘발성 메모리(140)보다 개선된 대기 시간, 접근 시간 및 동작 속도를 가질 수 있다. 버퍼 메모리(150)에는 불휘발성 메모리(140)를 제어하거나 관리하기 위한 정보 또는 프로그램, 호스트의 논리 어드레스와 불휘발성 메모리(140)의 물리 주소 사이의 관계를 나타내는 맵핑 테이블, 불휘발성 메모리(140)에 저장될 데이터, 불휘발성 메모리(140)로부터 출력되는 데이터 등이 저장될 수 있다.
도 2는 도 1의 불휘발성 메모리(NVM) 장치를 예시적으로 설명하는 블록도이다. 도 2에서는 복수의 NVM 장치들 중 대표적으로 하나의 NVM 장치(141)에 대하여 설명된다.
도 2를 참조하면, NVM 장치(141)는 메모리 셀 어레이(122), 로우 디코더(394), 제어 회로부(124), 페이지 버퍼부(393), 입출력 회로부(126) 그리고 전압 생성부(127)를 포함할 수 있다. 도시되지는 않았으나, NVM 장치(141)는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(122)는 워드라인들(WL), 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL) 및 비트라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(122)는 워드라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(394)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼부(393)에 연결될 수 있다. 메모리 셀 어레이(122)는 복수의 메모리 블록들(BLK1 내지 BLKn)을 포함할 수 있다.
각 메모리 블록(BLK1~BLKn)은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록(BLK1~BLKn)의 메모리 셀들은 콘트롤러(130)의 제어에 의해 SLC, MLC, TLC 또는 QLC로 구성될 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 메모리 셀 어레이(122)는 복수의 셀 스트링들을 포함하는 3차원 메모리 셀 어레이를 포함할 수 있으며, 이에 대해 도 3 및 도 4를 참조하여 상술하기로 한다.
3차원 메모리 셀 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다. 본 발명의 기술적 사상에 의한 일 실시예에서, 3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 셀 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드라인들 및/또는 비트라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
로우 디코더(394)는 메모리 셀 어레이(122)의 복수의 메모리 블록들(BLK1 내지 BLKn) 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다.
제어 회로부(124)는 콘트롤러(130)에서 전송되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)에 기초하여, 메모리 셀 어레이(122)에 대한 프로그램, 읽기 및 소거 동작을 수행하기 위한 각종 내부 제어 신호를 출력할 수 있다. 제어 회로부(124)는 로우 디코더(394)에 로우 어드레스(R_ADDR)를 제공할 수 있고, 입출력 회로부(126)에 칼럼 어드레스를 제공할 수 있고, 전압 생성부(127)에 전압 제어 신호(CTRL_VOL)를 제공할 수 있다.
제어 회로부(124)는 메모리 셀의 문턱 전압의 밸리 위치를 서치하기 위하여 2 스텝 EOS 읽기 동작에 따라 센싱되는 메모리 셀들의 수를 카운트하는 카운터(125)를 포함할 수 있다. 카운터(125)는 대용량 비트들을 카운트하는 동작을 수행하는데, 매스 비트 카운트(MBC)로 지칭될 수 있다. 이하의 실시예들에서 카운터(125)와 MBC의 용어는 혼용되어 사용 가능할 것이다.
페이지 버퍼부(393)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 읽기 동작시, 페이지 버퍼부(393)는 제어 회로부(124)의 제어에 따라 선택된 메모리 셀의 비트라인(BL)을 센싱할 수 있다. 센싱된 데이터는 페이지 버퍼부(393) 내부에 구비되는 래치에 저장될 수 있다. 페이지 버퍼부(393)는 제어 회로부(124)의 제어에 따라 래치에 저장된 데이터를 MBC(125)로 제공할 수 있다. 또한, 페이지 버퍼부(393)는 제어 회로부(124)의 제어에 따라 래치에 저장된 데이터를 데이터 라인(DL)을 통해 입출력 회로부(126)로 덤핑할 수 있다.
입출력 회로부(126)는 NVM 장치(141)의 외부로부터 입출력 라인(I/O)을 통해서 제공되는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 일시 저장할 수 있다. 입출력 회로부(126)는 NVM 장치(141)의 읽기 데이터를 일시 저장하고, 지정된 시점에 입출력 라인(I/O)을 통해서 외부로 출력할 수 있다.
전압 생성부(127)는 전압 제어 신호(CTRL_VOL)를 기초로 하여 메모리 셀 어레이(122)에 대한 프로그램, 읽기 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(127)는 워드라인 전압(VWL), 예를 들어, 프로그램 전압, 검출 읽기 전압, 읽기 전압, 패스 전압, 소거 전압, 소거 검증 전압 등을 생성할 수 있다.
도 3은 도 2의 NVM 장치의 구조를 설명하는 도면(diagram)이다.
도 3을 참조하면, NVM 장치(141)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bondng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 본딩 메탈이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
NVM 장치(141)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 3에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제 1 방향에 수직하면서 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 제2 방향을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(394)를 형성하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 형성하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(393)를 형성하는 회로 소자들(220c)의 동작 전압이 로우 디코더(394)를 형성하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 305)이 배치될 수 있다. 도 3을 참조하면, 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201) 이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
도 3에서, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제 2 입출력 패드(305)는 회로 소자(220a)와 전기적으로 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(330)과 오버랩되지 않을 수 있다. 도 3을 참조하면, 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, NVM 장치(141)는 제1 기판(210)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, NVM 장치(141)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
NVM 장치(141)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(273a)과 동일한 형태의 상부 메탈 패턴(372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
도 4는 도 2의 메모리 블록의 등가 회로도를 나타낸다. 도 4에 도시된 메모리 블록은 도 2을 참조하여 설명한 복수의 메모리 블록들(BLK1 내지 BLKn) 중 하나의 예로서, 제1 메모리 블록(BLK1)을 보여준다. 이하에서는, 제1 메모리 블록(BLK1)을 예로 하여 본 발명의 실시예들을 상술하기로 한다. 제1 메모리 블록(BLK1)은 기판 상에 3차원 구조로 형성되는 3차원 메모리 블록을 나타낸다. 제1 메모리 블록(BLK1)에 포함되는 복수의 메모리 셀 스트링들은 기판과 수직한 방향(D1)으로 형성될 수 있다.
도 4를 참조하면, 제1 메모리 블록(BLK1)은 낸드 스트링들(NS11~NS33), 워드 라인들(WL1~WL8), 비트 라인들(BL1~BL3), 접지 선택 라인들(GSL1~ GSL3), 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 도 4에는 셀 스트링들(NS11~NS33) 각각이 8개의 워드라인들(WL1~WL8)에 연결되는 8개의 메모리 셀들(MCs)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
각 셀 스트링(예, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1)에 연결된다. 복수의 메모리 셀들(MC)은 각각 대응하는 워드 라인(WL1~WL8)에 연결된다. 접지 선택 트랜지스터(GST)는 대응하는 접지 선택 라인(GSL1)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1~BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
실시예에 따라, 각 셀 스트링에서, 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC) 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다. 각 셀 스트링에서, 접지 선택 트랜지스터(GST)와 메모리 셀들(MC) 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다. 각 셀 스트링에서, 메모리 셀들(MC) 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다. 더미 메모리 셀들은 메모리 셀들(MC)과 동일한 구조를 가지며, 프로그램되지 않거나(예를 들어, 프로그램 금지되거나) 또는 메모리 셀들(MC)과 다르게 프로그램될 수 있다. 예를 들어, 메모리 셀들(MC)이 둘 또는 그보다 많은 개수의 문턱 전압 산포를 갖도록 프로그램될 때, 더미 메모리 셀들은 하나의 문턱 전압 산포 범위나 메모리 셀들(MC) 보다 적은 개수의 문턱 전압 산포를 갖도록 프로그램될 수 있다.
도 5는 도 4의 메모리 셀들의 문턱 전압 산포의 움직임(shift)을 나타내는 그래프들을 예시적으로 도시한다. 도 5에서 그래프들(G1, G2)은 제1 메모리 블록(BLK1) 내 소정의 워드라인, 예컨대 제1 워드라인에 연결된 메모리 셀들의 문턱 전압들의 산포를 각각 나타낸다. 가로 축은 메모리 셀들의 문턱 전압들을 나타내고, 세로 축은 셀 카운트들, 즉 메모리 셀들의 개수를 나타낸다.
도 5를 참조하면, 제1 워드라인에 연결된 메모리 셀에 하나 이상의 비트들이 프로그램될 수 있다. 메모리 셀에 저장되는 비트들의 개수에 따라 메모리 셀은 SLC, MLC, TLC 또는 QLC로 분류될 수 있다. 메모리 셀에 저장되는 비트들의 개수에 따라 메모리 셀은 복수의 상태들을 가질 수 있다. 복수의 상태들은 문턱 전압의 범위로 정의될 수 있다. 도 5에서, 메모리 셀은 QLC이고, 메모리 셀의 문턱 전압은 16개의 상태들(S1-S16) 중 하나로 프로그램될 수 있다.
메모리 셀에 데이터가 프로그램된 후에, 교란 열화 또는 리텐션 열화가 메모리 셀에 발생할 수 있다. 교란 열화는 메모리 셀들의 주변에서 발생하는 프로그램, 읽기, 소거, 커플링 등에 의해 메모리 셀들의 문턱 전압들이 변화하는 현상을 의미한다. 리텐션 열화는 메모리 셀의 전하 포획층에 전하들이 포획되어 메모리 셀이 프로그램된 후에, 시간이 지남에 따라 포획된 전하들이 유출되어 메모리 셀들의 문턱 전압들이 변화하는 현상을 의미한다. 메모리 셀에 열화가 발생되면 메모리 셀의 문턱 전압이 변화되므로, 최초에 설정된 읽기 레벨들을 이용하면 메모리 셀의 데이터가 읽혀지지 않을 수 있다(즉, 데이터 손상).
도 5에서, 메모리 셀들이 G1 그래프와 같은 문턱 전압들의 산포를 나타내는 경우, 메모리 셀들에 저장된 데이터를 읽기 위한 최적의 읽기 레벨들은 VR1-VR15일 수 있다. 열화로 인하여 G1 그래프는 G2 그래프로 변경되거나 움직일 수 있다. 메모리 셀들이 G2 그래프와 같은 문턱 전압들의 산포를 나타내는 경우, 메모리 셀들에 저장된 데이터를 읽기 위한 최적의 읽기 레벨들은 VR1-VR15이 아닌 VR1`-VR15`로 변경될 수 있다.
제어 회로부(124)는, 읽기 동작 시, 변경된 읽기 레벨 VR1`-VR15`로 제1 워드라인에 연결된 선택된 메모리 셀에 대한 읽기 동작을 수행하기 위하여, 2 단계 EOS(Even Odd Sensing) 동작을 수행하고, 2단계 EOS 동작의 결과로 타겟 읽기 레벨과 타겟 디벨롭 시점을 획득하고, 타겟 읽기 레벨과 타겟 디벨롭 시점을 이용하여 선택된 메모리 셀에 대한 메인 읽기 동작을 수행할 수 있다.
도 6은 도 2의 페이지 버퍼부를 예시적으로 도시한다. 도 6에서는, 제1 메모리 블록(BLK1)의 선택 메모리 셀(MC_S)을 개념적으로 도시한다. 도 6에서는 도 4에서 설명된 복수의 셀 스트링들 중에서 선택 워드라인(WL_S)에 연결된 메모리 셀들의 일부와 연결되는 페이지 버퍼 회로들(601-608)을 보여준다. 도면의 간결성을 위하여, 선택 워드라인(WL_S)에 연결된 메모리 셀들 각각은 비트라인(BL1~BL8)과 공통 소스 라인(CSL) 사이에 연결되는 것으로 도시하고, 스트링 선택 라인, 접지 선택 라인 및 비선택 워드라인들에 연결되는 트랜지스터들과 메모리 셀들은 생략하여 도시한다.
도 6을 참조하면, 선택 워드라인(WL_S)에 연결된 메모리 셀들의 비트라인들(BL1~BL8) 각각은 대응하는 페이지 버퍼 회로(601~608)와 연결될 수 있다. 읽기 동작 시, 페이지 버퍼 회로들(601~608)은 비트 라인들(BL1~BL8)의 전압 레벨들을 각각 센싱하여 획득(또는 래치)할 수 있다. 페이지 버퍼들(131~138)은 센싱 및 래치된 데이터를 제어 회로부(124) 또는 입출력 회로부(126)로 전달할 수 있다.
페이지 버퍼 회로들(601~608)은 비트 라인들(BL1~BL8)의 전압 레벨들을 센싱할 때, 오드 페이지 버퍼 회로들(601, 603, 605, 607)과 이븐 페이지 버퍼 회로들(602, 604, 606, 608)로 구분되어 동작될 수 있다. 오드 페이지 버퍼 회로들(601, 603, 605, 607)은 오드 비트라인들(BL1, BL3, BL5, BL7)과 연결되고, 이븐 페이지 버퍼 회로들(602, 604, 606, 608)은 이브 비트라인들(BL2, BL4, BL6, BL8)과 연결될 수 있다.
예시적으로 이븐 페이지 버퍼 회로들(602, 604, 606, 608)은 순차적으로 인가되는 제1 제어 신호(SET)와 제2 제어 신호(RESET)에 응답하여 이브 비트라인들(BL2, BL4, BL6, BL8)의 전압 레벨을 센싱하여 래치할 수 있다. 오드 페이지 버퍼 회로들(601, 603, 605, 607)도 순차적으로 인가되는 제1 제어 신호(SET)와 제2 제어 신호(RESET)에 응답하여 오드 비트라인들(BL1, BL3, BL5, BL7)의 전압 레벨을 센싱하여 래치할 수 있다. 이 때, 오드 페이지 버퍼 회로들(601, 603, 605, 607)에 제1 제어 신호(SET)가 인가되는 시점과 이븐 페이지 버퍼 회로들(602, 604, 606, 608)에 제1 제어 신호(SET)가 인가되는 시점은, 서로 다르게 설정될 수 있다. 즉, 소정의 시간차를 두고 제1 제어 신호(SET)가 오드 페이지 버퍼 회로들(601, 603, 605, 607)와 이븐 페이지 버퍼 회로들(602, 604, 606, 608)로 제공될 수 있다.
여기에서, 제1 제어 신호(SET)가 시간차를 두고 오드 페이지 버퍼 회로들(601, 603, 605, 607)과 이븐 페이지 버퍼 회로들(602, 604, 606, 608)로 인가된다는 것은, 페이지 버퍼 회로들(601~608)에서 메모리 셀들의 온/오프 여부를 센싱할 때 서로 다른 시점에서 센싱한다는 것을 의미한다. 이븐 페이지 버퍼 회로들(602, 604, 606, 608)의 센싱 동작을 이븐 센싱(E_Sensing)이라 칭하고, 오드 페이지 버퍼 회로들(601, 603, 605, 607)의 센싱 동작을 오드 센싱(O_Sensing)이라 칭할 수 있다. 이에 따라, 페이지 버퍼부(393)는 이븐 센싱 후 오드 센싱의 순서로 수행하는 EOS(Even Odd Sensing) 동작을 수행할 수 있다. 실시예에 따라, EOS 동작은 오드 센싱 후 이븐 센싱의 순서로 수행될 수 있다.
도 7 및 도 8은 도 6의 페이지 버퍼 회로를 설명하는 도면들이다. 도 7은 페이지 버퍼 회로(PB)의 회로 다이어그램이고, 도 8은 페이지 버퍼 회로(PB)의 동작을 설명하는 타이밍 다이어그램이다. 본 발명에서 설명되는 타이밍 다이어그램들은 반드시 일정한 비율로 도시된 것은 아니라는 것을 밝혀둔다.
도 7을 참조하면, 페이지 버퍼 회로(PB)는 센싱 래치(710), 선택 회로(720), 프리차지 회로(730), 래치 회로(740), 전송 회로(750), 제1 트랜지스터(760), 제2 트랜지스터(770), 그리고 리셋 회로(780)을 포함할 수 있다.
센싱 래치(710)는 제1 노드(N1) 및 제2 노드(N2) 사이에 크로스 결합된(cross coupled) 인버터들을 포함할 수 있다. 센싱 래치(710)는 비트 라인(BL) 전압 레벨의 감지 결과를 저장하도록 구성될 수 있다. 선택 회로(720)는 선택 신호(SEL)에 응답하여 센싱 노드(SO)를 비트 라인(BL)와 전기적으로 연결하거나 분리할 수 있다. 프리차지 회로(730)는 프리차지 신호(PRE)에 응답하여 센싱 노드(SO)에 프리차지 전압을 인가할 수 있다. 래치 회로(740)은 센싱 노드(SO)에 연결되고, 래치 신호(LAT)에 응답하여 센싱 노드(SO)의 전압 레벨을 제1 트랜지스터(760) 및 제2 트랜지스터(770)에 전달할 수 있다. 전송 회로(750)은 제1 트랜지스터(760) 및 제2 트랜지스터(770)에 연결되고, 전송 신호(TRS)에 응답하여 센싱 래치(710)에 저장된 감지 결과를 제어 회로부(124) 또는 입출력 회로부(126)로 전송할 수 있다. 제1 트랜지스터(760)는 제1 제어 신호(SET)에 의해 제어되고, 제2 트랜지스터(770)는 제2 제어 신호(RESET)에 의해 제어될 수 있다.
도 8을 참조하면, T1 시점에서, 리셋 신호(RST) 및 제1 제어 신호(SET)가 로직 하이 펄스로 인가될 수 있다. 이 때, 센싱 래치(710)의 제1 노드(N1)는 예컨대, 접지 전압 레벨로, 그리고 센싱 래치(710)의 제2 노드(N2)는 전원 전압 레벨로 초기화될 수 있다.
T2 시점에서, 비트 라인(BL) 및 센싱 노드(SO)는 프리차지 전압(예, 전원 전압) 레벨로 프리차지될 수 있다.
T3 시점에서, 선택 워드라인(WL_S)에 읽기 전압(RDi)이 인가될 수 있다. 읽기 전압(RDi)은 선택된 메모리 셀(MC_S)의 문턱 전압들과 비교하고자 하는 레벨에 따라, 도 12에 도시된 바와 같이 다양한 레벨들(VRD1~VRS15 중 하나를 가질 수 있다. 선택된 메모리 셀(MC_S)의 문턱 전압이 읽기 전압(RDi)보다 높을 때, 해당 메모리 셀은 턴-오프 된다. 이에 따라, 비트 라인(BL)의 전압 레벨은 프리차지 된 레벨을 유지할 수 있다. 이와 반대로, 선택된 메모리 셀(MC_S)의 문턱 전압이 읽기 전압(RDi) 이하일 때, 해당 메모리 셀은 턴-온 된다. 이에 따라, 비트 라인(BL)의 전압 레벨은 접지 레벨로 방전될 수 있다.
T3a 시점에서, 선택 신호(SEL)가 로직 하이레벨로 인가되어 비트 라인(BL)과 센싱 노드(SO)가 전기적으로 연결될 수 있다. 이에 따라, 센싱 노드(SO)의 전압 레벨이 비트라인(BL)의 전압 레벨을 따라 디벨롭될 수 있다.
T4 시점에서, 이븐 페이지 버퍼 회로들(602, 604, 606, 608)로 래치 신호(LAT) 및 제2 제어 신호(RESET)가 로직 하이 펄스로 인가된 후, T5 시점에서, 이븐 페이지 버퍼 회로들(602, 604, 606, 608)로 래치 신호(LAT) 및 제1 제어 신호(SET)가 로직 하이 펄스로 인가될 수 있다. T4 및T5 시점들에서 이븐 페이지 버퍼 회로들(602, 604, 606, 608)의 이븐 센싱(E_Sensing)이 수행되는데, T4 및T5 시점들은 이븐 페이지 버퍼 회로들(602, 604, 606, 608)의 센싱 노드(SO)의 디벨롭 시점으로 볼 수 있다.
T5 시점에서, 오드 페이지 버퍼 회로들(601, 603, 605, 607)로 래치 신호(LAT) 및 제2 제어 신호(RESET)가 로직 하이 펄스로 인가된 후, T6시점에서, 오드 페이지 버퍼 회로들(601, 603, 605, 607)로 래치 신호(LAT) 및 제1 제어 신호(SET)가 로직 하이 펄스로 인가될 수 있다. T5 및T6 시점들에서 오드 페이지 버퍼 회로들(601, 603, 605, 607)의 오드 센싱(O_Sensing)이 수행되는데, T5 및T6 시점들은 오드 페이지 버퍼 회로들(601, 603, 605, 607)의 센싱 노드(SO)의 디벨롭 시점으로 볼 수 있다.
도 9및 도 10은 본 발명의 실시예에 따른 불휘발성 메모리의 읽기 방법을 설명하는 플로우챠트들이다.
도 2, 도 6 내지 도 9를 참조하면, 불휘발성 메모리(NVM)의 읽기 방법(S900)은 단계 S910에서 2-스텝 EOS 리딩을 수행하고 나서, 단계 S920에서 메인 읽기 동작을 수행할 수 있다.
단계 S910은 페이지 버퍼부(393)의 EOS 리딩을 2회에 걸쳐 수행할 수 있다.
단계 S920은 선택된 메모리 셀에 대한 메인 리딩을 1회 수행할 수 있다.
도 10을 참조하면, 단계 S910의 2-스텝 EOS 리딩은, 제1 밸리 위치를 찾기 위한 제1 EOS 리딩을 수행하는 단계(S912)를 수행하고, 제1 EOS 리딩의 제2 밸리 위치를 이용하여 읽기 전압(RDi)의 타겟 읽기 레벨을 찾을 수 있다. 이후, 센싱 노드(SO)의 타겟 디벨롭 시점을 찾기 위하여 읽기 전압(RDi)의 타겟 읽기 레벨을 변경하는 단계(S914)를 수행할 수 있다.
단계 S912의 제1 EOS 리딩은 제1 밸리 위치를 대략적으로 (또는 거칠게) 찾는 동작으로 C-EOS 리딩으로 지칭될 수 있다. 이하의 실시예들에서 제1 EOS 동작, 제1 EOS 리딩 그리고 C-EOS 동작의 용어는 혼용되어 사용 가능할 것이다.
단계S914에서, 제1 EOS 리딩의 결과로 획득된 읽기 전압(RDi)의 타겟 읽기 레벨을 소폭 증가시키거나 소폭 감소시킬 수 있다. 실시예에 따라, 선택 워드라인(WL_S)의 읽기 전압(RDi)의 타겟 읽기 레벨 변경은 n 회 정도 실시할 수 있다. 바람직하게, 3회 정도 실시할 수 있다.
단계 S910의 2-스텝 EOS 리딩은, 제2 밸리 위치를 찾기 위한 제2 EOS 리딩을 수행하는 단계(S916)와 제2 밸리 위치에 따라 제1 제어 신호(SET) 및 제2 제어 신호(RESET)가 제공되는 시점, 즉 타겟 디벨롭 시점을 결정하는 단계(S918)를 포함할 수 있다.
단계 S916의 제2 EOS 리딩은, 단계 S916에서 3개의 변경된 선택 워드라인(WL_S)의 타겟 읽기 레벨(RDi)에 따라 제2 EOS 리딩을 수행하는데, 제1 밸리보다 정밀하게(또는 미세하게) 제2 밸리 위치를 찾는 동작으로 F-EOS 리딩으로 지칭될 수 있다. 이하의 실시예들에서 제2 EOS 동작, 제2 EOS 리딩 그리고 F-EOS 동작의 용어는 혼용되어 사용 가능할 것이다.
단계 S920에서, 선택된 메모리 셀에 대한 메인 리딩은 타겟 읽기 레벨 및 타겟 디벨롭 시점을 이용하여 1회 수행할 수 있다. 이하의 실시예들에서 메인 읽기 동작과 메인 리딩의 용어는 혼용되어 사용 가능할 것이다.
도 11a 내지 도 11c는 도 10의 2-스텝 EOS 리딩에 따른 밸리 서치 동작을 설명하는 도면들이다. 도 11a 내지 도 11c에서는 메모리 셀의 두 상태들(Si, Si+1)을 식별하기 위해 문턱 전압의 레벨이 모델링될 수 있다. 도 11a 내지 도 11c에서, 가로축은 메모리 셀들의 문턱 전압(VTH)을 가리키고, 세로축은 메모리 셀들의 수를 가리킨다.
밸리 서치는 밸리로 예상되는 레벨 주위의 레벨들을 이용하여 감지들을 수행하고, 감지들의 결과들에 따라 메모리 셀들의 수를 카운트함으로써 수행될 수 있다. 예를 들어, 불휘발성 메모리(NVM)는 제1 전압(V1)과 제2 전압(V2)을 이용하여 2-스텝 EOS 리딩을 수행하고, 제1 전압(V1)과 제2 전압(V2) 사이의 문턱 전압들을 갖는 메모리 셀들의 수(nC1)을 제어 회로부(124)의 MBC(125)에 카운트할 수 있다. 그리고, 불휘발성 메모리(NVM)는 제2 전압(V2)과 제3 전압(V3)을 이용하여 2-스텝 EOS 리딩을 수행하고, 제2 전압(V2)과 제3 전압(V3) 사이의 문턱 전압들을 갖는 메모리 셀들의 수(nC2)을 제어 회로부(124)의 MBC(125)에 카운트할 수 있다. 불휘발성 메모리(NVM)는 카운트의 결과에 따라 밸리(V)를 식별할 수 있다.
도 11a는2-스텝 EOS 리딩을 통해서 얻어진 nC1 셀 수가 nC2 셀 수보다 크고 차분값(│nC1-nC2│)이 기준값 이상인 것으로 판단되면, 제어 회로부(124)는 제3 전압(V3)을 밸리의 최적의 읽기 레벨로 판단할 수 있다.
도 11b는2-스텝 EOS 리딩을 통해서 얻어진 nC2 셀 수가 nC1 셀 수보다 크고 차분값(│nC1-nC2│)이 기준값 이상인 것으로 판단되면, 제어 회로부(124)는 제1 전압(V1)을 밸리의 최적의 읽기 레벨로 판단할 수 있다.
도 11c는2-스텝 EOS 리딩을 통해서 얻어진 nC1 셀 수와 nC2 셀 수가 동일하거나 차분값(│nC1-nC2│)이 기준값 미만인 것으로 판단되면, 제어 회로부(124)는 제2 전압(V2)을 밸리의 최적의 읽기 레벨로 판단할 수 있다.
도 12 및 도 13은 본 발명의 실시예에 따른 불휘발성 메모리의 읽기 방법을 설명하기 위한 도면들이다. 도 12는 메모리 셀들의 문턱 전압 산포 그래프를 나타낸다. 도 12는 메모리 셀들이 QLC인 경우의 문턱 전압 산포 그래프를 도시하지만, 도 12에서 설명되는 내용은 다른 수의 비트를 저장하는 메모리 셀에도 유사하게 적용될 수 있다. 도 13은 도 12의 최상위 비트(MSB) 페이지의 읽기 방법을 보여준다. MSB 페이지의 읽기 방법은 최하위 비트(LSB) 페이지, 제1 중간 비트(CSB1) 페이지 및 제2 중간 비트(CSB2) 페이지의 읽기 방법에도 동일하게 적용될 수 있다.
메모리 셀들 각각이 QLC인 경우, 메모리 셀들 각각의 상태는 16개의 상태들(S1~S16) 중 하나의 상태에 해당할 수 있다. 하나의 워드라인에 연결된 메모리 셀들은 최하위 비트(LSB) 페이지, 제1 중간 비트(CSB1) 페이지, 제2 중간 비트(CSB2) 페이지 및 최상위 비트(MSB) 페이지를 포함할 수 있다. 각각의 페이지에 대한 읽기 동작에서 판별되는 상태는 다를 수 있다.
예를 들어, 최하위 비트(LSB) 페이지에 대한 읽기 동작에서, 불휘발성 메모리(NVM)는 제11 읽기 전압(RD11)을 선택 워드라인(WL_S)에 인가함으로써 제11 및 제12 상태들(S11, S12)을 판별할 수 있고, 이어서 제6 읽기 전압(RD6), 제4 읽기 전압(RD4) 및 제1 읽기 전압(RD1) 각각을 선택 워드라인(WL_S)에 순차적으로 인가함으로써 제6 및 제7 상태(S6, S7), 제4 및 제5 상태들(S4, S5) 및 제1 및 제2 상태들(S1, S2)을 판별할 수 있다. 제11 읽기 전압(RD11)은 최하위 비트(LSB) 페이지의 최상위 읽기 전압이라 칭할 수 있다.
제1 중간 비트(CSB1) 페이지에 대한 읽기 동작에서, 불휘발성 메모리(NVM)는 제13 읽기 전압(RD13), 제9 읽기 전압(RD9), 제7 읽기 전압(RD7) 및 제3 읽기 전압(RD3) 각각을 선택 워드라인(WL_S)에 순차적으로 인가함으로써 제13 및 제14 상태들(S13, S14), 제9 및 제10 상태들(S9, S10), 제7 및 제8 상태들(S7, S8) 및 제3 및 제4 상태들(S3, S4)를 판별할 수 있다. 제13 읽기 전압(RD13)은 제1 중간 비트(CSB1) 페이지의 최상위 읽기 전압이라 칭할 수 있다.
제2 중간 비트(CSB2) 페이지에 대한 독출 동작에서, 불휘발성 메모리(NVM)는 제14 읽기 전압(RD14), 제8 읽기 전압(RD8) 및 제2 읽기 전압(RD2) 각각을 선택 워드라인(WL_S)에 순차적으로 인가함으로써 제14 및 제15 상태들(S14, S15), 제8 및 제9 상태들(S8) 및 제2 및 제3 상태들(S2, S3)을 판별할 수 있다. 제14 읽기 전압(RD14)은 제2 중간 비트(CSB2) 페이지의 최상위 읽기 전압이라 칭할 수 있다.
최상위 비트(MSB) 페이지에 대한 독출 동작에서, 불휘발성 메모리(NVM)는 제15 읽기 전압(RD15), 제12 읽기 전압(RD12), 제10 읽기 전압(RD10) 및 제5 읽기 전압(RD5) 각각을 선택 워드라인(WL_S)에 인가함으로써 제15 및 제16 상태들(S15, S16), 제12 및 제13 상태들(S12, S13), 제10 및 제11 상태(S10, S11) 및 제5 및 제6 상태들(S5, S6)을 판별할 수 있다. 제15 읽기 전압(RD15)은 최상위 비트(MSB) 페이지의 최상위 읽기 전압이라 칭할 수 있다.
도 10, 도 12 및 도 13을 참조하면, 최상위 비트(MSB) 페이지의 읽기 방법은, TA 구간 동안 최상위 읽기 전압인 제15 읽기 전압(RD15)에 기초한 제1 읽기 동작, TB 구간 동안 차상위 읽기 전압인 제12 읽기 전압(RD12)에 기초한 제2 읽기 동작, TC 구간 동안 차하위 읽기 전압인 제10 읽기 전압(RD10)에 기초한 제3 읽기 동작, 그리고 TD 구간 동안 최하위 읽기 전압인 제5 읽기 전압(RD5)에 기초한 제4 읽기 동작을 포함할 수 있다.
TA 구간의 제1 읽기 동작은, 제15 읽기 전압(RD15)을 선택 워드라인(WL_S)에 인가하여 C-EOS 리딩을 수행하고, C-EOS 리딩 결과로 얻어지는 메모리 셀들의 수를 제어 회로부(124)의 MBC(125)에 저장하여 제15 밸리 위치를 대략적으로 찾을 수 있다. 대략적인 제15 밸리 위치에 따라 제15 읽기 전압(RD15) 레벨을 변경하여 F-EOS 리딩을 수행하고, E-EOS 리딩 결과로 찾아지는 정밀한 제15 밸리 위치에 따라 제15 읽기 전압(RD15)의 타겟 읽기 레벨을 결정하고 제1 제어 신호(SET)가 제공되는 시점인 타겟 디벨롭 시점을 결정할 수 있다. 이후, 선택된 메모리 셀에 대한 메인 읽기 동작이 제15 읽기 전압(RD15)의 타겟 읽기 레벨 및 타겟 디벨롭 시점을 이용하여 수행될 수 있다.
TB 구간의 제2 읽기 동작은, 제12 읽기 전압(RD12)을 선택 워드라인(WL_S)에 인가하여 C-EOS 리딩을 수행하고, C-EOS 리딩 결과로 얻어지는 메모리 셀들의 수를 제어 회로부(124)의 MBC(125)에 저장하여 제12 밸리 위치를 대략적으로 찾을 수 있다. 대략적인 제12 밸리 위치에 따라 제12 읽기 전압(RD12) 레벨을 변경하여 F-EOS 리딩을 수행하고, E-EOS 리딩 결과로 찾아지는 정밀한 제12 밸리 위치에 따라 제12 읽기 전압(RD12)의 타겟 읽기 레벨을 결정하고 제1 제어 신호(SET)가 제공되는 시점인 타겟 디벨롭 시점을 결정할 수 있다. 이후, 선택된 메모리 셀에 대한 메인 읽기 동작이 제12 읽기 전압(RD12)의 타겟 읽기 레벨 및 타겟 디벨롭 시점을 이용하여 수행될 수 있다.
TC 구간의 제3 읽기 동작은, 제10 읽기 전압(RD10)을 선택 워드라인(WL_S)에 인가하여 C-EOS 리딩을 수행하고, C-EOS 리딩 결과로 얻어지는 메모리 셀들의 수를 제어 회로부(124)의 MBC(125)에 저장하여 제10 밸리 위치를 대략적으로 찾을 수 있다. 대략적인 제10 밸리 위치에 따라 제10 읽기 전압(RD10) 레벨을 변경하여 F-EOS 리딩을 수행하고, E-EOS 리딩 결과로 찾아지는 정밀한 제10 밸리 위치에 따라 제10 읽기 전압(RD12)의 타겟 읽기 레벨을 결정하고 제1 제어 신호(SET)가 제공되는 시점인 타겟 디벨롭 시점을 결정할 수 있다. 이후, 선택된 메모리 셀에 대한 메인 읽기 동작이 제10 읽기 전압(RD12)의 타겟 읽기 레벨 및 타겟 디벨롭 시점을 이용하여 수행될 수 있다.
한편, 도 12에서 설명된 메모리 셀들의 16개의 상태들(S1~S16) 중 하위 읽기 전압들(예, RD1~RD7)에 의해 읽히는 메모리 셀들의 상태들(S1~S7)은 리텐션 열화에 따른 변화가 작기 때문에, 메모리 셀들의 문턱 전압들의 움직임이 작을 수 있다. 이에 반해, 상위 읽기 전압들(예, RD8~RD15)에 의해 읽히는 메모리 셀들의 상태들(S8~S16)은 리텐션 열화에 변화가 크게 때문에 메모리 셀들의 문턱 전압들의 움직임이 클 수 있다. 이에 따라, 상위 읽기 전압들(예, RD8~RD15)에 의한 읽기 동작은 2-스텝 EOS 리딩을 이용하고, 하위 읽기 전압들(예, RD1~RD7)에 의한 읽기 동작은 1-스텝 EOS 리딩을 이용할 수 있다.
TD 구간의 제4 읽기 동작은, 제5 읽기 전압(RD5)을 선택 워드라인(WL_S)에 인가하여 EOS 리딩을 수행하고, EOS 리딩 결과로 얻어지는 메모리 셀들의 수를 제어 회로부(124)의 MBC(125)에 저장하여 제5 밸리 위치를 찾고, 제5 밸리 위치에 따라 제5 읽기 전압(RD5)의 타겟 읽기 레벨을 결정하고 제1 제어 신호(SET)가 제공되는 시점인 타겟 디벨롭 시점을 결정할 수 있다. 이후, 선택된 메모리 셀에 대한 메인 읽기 동작이 제5 읽기 전압(RD5)의 타겟 읽기 레벨 및 타겟 디벨롭 시점을 이용하여 수행될 수 있다.
도 14 및 도 15는 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 설명하는 흐름도이다. 도 14 및 도 15에서는 도 1의 스토리지 장치(120)에서 콘트롤러(130)와 NVM 장치(141)의 동작들을 설명한다.
도 14를 참조하면, 단계 S1410에서, 콘트롤러(130)는 읽기 커맨드를 발행하고, NVM 장치(141)로 전송할 수 있다. NVM 장치(141)는 읽기 커맨드에 따라 읽기 동작을 수행할 수 있다.
단계 S1420에서, NVM 장치(141)는 선택된 메모리 셀에 대하여 도 6 내지 도 13에서 설명된 2-스텝 EOS 리딩을 수행할 수 있다. 단계 S1422에서, NVM 장치(141)는 2-스텝 EOS 리딩의 결과로 결정된 타겟 읽기 레벨 및 타겟 디벨롭 시점을 이용하여 선택된 메모리 셀에 대한 메인 리딩을 수행할 수 있다. NVM 장치(141)는 읽기 동작의 결과를 콘트롤러(130)로 전송할 수 있다.
단계 S1412에서, 콘트롤러(130)는 ECC 유닛(131)을 이용하여 NVM 장치(141)에서 출력된 데이터의 오류를 검출하고 정정하여 ECC 패스하거나(S1414), 오류 정정이 불가능한 경우 ECC 페일 처리할 수 있다(S1416).
도 15를 참조하면, 단계 S1510에서, 콘트롤러(130)는 읽기 커맨드를 발행하고, NVM 장치(141)로 전송할 수 있다.
단계 S1520에서, NVM 장치(141)는 읽기 커맨드에 따라 읽기 동작을 수행할 수 있다. NVM 장치(141)는 읽기 동작의 결과를 콘트롤러(130)로 전송할 수 있다.
단계 S1512에서, 콘트롤러(130)는 ECC 유닛(131)을 이용하여 NVM 장치(141)에서 출력된 데이터의 오류를 검출하고 정정하여 ECC 패스할 수 있다(S1514). ECC 유닛(131)에서 오류 정정이 불가능한 경우, 단계 S1530으로 이동할 수 있다.
단계 S1530에서, 콘트롤러(130)는 NVM 장치(141)에 대하여 도 6 내지 도 13에서 설명된 2-스텝 EOS 리딩을 수행할 수 있다. 콘트롤러(130)는 2-스텝 EOS 리딩의 결과로 얻어지는 밸리들의 위치들에 기초하여 최적의 읽기 전압들을 추론할 수 있다.
도 16은 도 1의 스토리지 장치의 동작 방법의 순서도를 예시적으로 도시한다. 도 16의 스토리지 장치의 동작 방법은 호스트 장치(110)의 요청에 따른 쓰기 동작 중 서든 파워 오프가 발생하여 파워 로스 프로텍션(PLP) 동작을 수행하는 방법에 관한 것이다,
도 1 및 도 15를 참조하면, S1610 단계에서, 스토리지 장치(120)의 콘트롤러(130)는 호스트 장치(110)로부터 쓰기 요청을 수신할 수 있다. 호스트 장치(110)는 스토리지 장치(120)에 데이터를 저장하는 것을 요청할 수 있다.
S1620 단계에서, 콘트롤러(130)는 호스트의 쓰기 요청에 대응하는 타겟 블락, 예컨대 제1 메모리 블록(BLK1)으로 데이터를 기입(또는 프로그램)하는 쓰기 동작을 수행할 수 있다. 콘트롤러(130)는 증가형 스텝 펄스 프로그래밍(Incremental Step Pulse Programming: ISPP)에 따라서 프로그램이 완료될 때까지 복수의 프로그램 루프들이 수행될 수 있다. 프로그램 루프가 증가될수록 선택된 메모리 셀의 프로그램 전압이 단계적으로 증가할 수 있다.
S1630 단계에서, 콘트롤러(130)는 쓰기 동작 중에 갑작스러운 파워 오프를 감지할 수 있다. 콘트롤러(130)는 갑자기 파워가 오프된 경우에도 쓰기 중인 데이터를 보존할 수 있어야 한다.
S1640 단계에서, 콘트롤러(130)는 S1630 단계의 갑작스러운 파워 오프가 발생하였을 때, 파워 로스 프로텍션(PLP) 동작을 수행할 수 있다. PLP 동작은 다시 파워가 복구된 상황에서 이미 쓰여진 데이터에 이어서 덜 쓰여진 데이터를 같은 메모리 블록에 이어쓸 것인지 즉, 이어쓰기가 가능 여부를 판단하여, 호스트 장치(110)가 의도한 데이터의 쓰기 동작을 완료하는 동작을 의미한다.
예시적으로, 콘트롤러(130)는 쓰기 동작 중에 데이터가 써지는 블록에서 데이터가 써진 마지막 페이지를 찾을 수 있다. 콘트롤러(130)는 마지막 페이지에 데이터가 써진 시점에서 현재 시점까지의 시간, 즉 프로그램 타임(program time)을 을 체크할 수 있다. 콘트롤러(130)는 프로그램 타임을 기준 값과 비교하여 이어쓰기 가능 또는 불가능을 판단할 수 있다. 기준 값이 최소 기준값인 경우, 콘트롤러(130)는 프로그램 타임이 최소 기준값보다 큰 경우 이어쓰기가 가능하다고 판단하고, 프로그램 타임이 최소 기준값보다 작은 경우 이어쓰기가 불가능하다고 판단할 수 있다. 반대로, 기준 값이 최대 기준값인 경우, 콘트롤러(130)는 프로그램 타임이 최대 기준값보다 작은 경우 이어쓰기가 가능하다고 판단하고, 프로그램 타임이 최대 기준값보다 큰 경우 이어쓰기가 불가능하다고 판단할 수 있다. PLP 동작은 도 17 및 도 18을 참조하여 상술하기로 한다.
도 17 내지 도 19는 도 16의 S1640 단계의 파워 로스 프로텍션(PLP) 동작을 예시적으로 설명하는 도면들이다. 도 17 및 도 18에서, NVM 장치(141)는 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)을 포함할 수 있다. 제1 메모리 블록(BLK1)은 호스트 장치(110)로부터 수신된 데이터(DATA)가 써지는 메모리 블록이고, 제2 메모리 블록(BLK2)은 데이터가 써지지 않은 비어 있는 메모리 블록일 수 있다. 도 17은 이어쓰기가 가능한 경우의 동작을 설명하고, 도 18은 이어쓰기가 불가능한 경우의 동작을 설명한다.
도 17을 참조하면, 쓰기 동작 중 갑작스러운 파워 오프가 발생하면, 데이터(DATA) 중 일부만 제1 메모리 블록(BLK1)에 써지고, 나머지는 아직 제1 메모리 블록(BLK1)에 써지지 못할 수 있다. 콘트롤러(130)의 PLP 유닛(133)은 데이터(DATA) 중 아직 써지지 못한 데이터를 보조 전력을 이용하여 제1 데이터(D1)로 보존할 수 있다. 데이터(DATA) 중 제1 메모리 블록(BLK1)에 써진 데이터는 제2 데이터(D2)로 제1 메모리 블록(BLK1) 내에 위치할 수 있다. PLP 동작에서 호스트 장치(110)의 데이터(DATA)는 제1 데이터(D1)와 제2 데이터(D2)로 분리될 수 있다.
PLP 동작에서, 콘트롤러(130)가 이어쓰기 가능하다고 판단하는 경우, 제1 데이터(D1)는 제1 메모리 블록(BLK1)에 이어쓸 수 있다. 호스트 장치(110)가 의도한 제1 메모리 블록(BLK1)에 제1 데이터(D1) 및 제2 데이터(D2)를 포함하는 데이터(DATA)가 전체적으로 써지므로, 파워 로스 프로텍션 목적을 달성할 수 있다. PLP 동작에서 제1 메모리 블록(BLK1)은 PLP 영역으로 지칭될 수 있다.
도 18을 참조하면, PLP 동작에서, 콘트롤러(130)가 이어쓰기 불가능하다고 판단하는 경우, 콘트롤러(130)의 PLP 유닛(133)은 보조 전력을 이용하여 제1 메모리 블록(BLK1)이 아닌 비어 있는 제2 메모리 블록(BLK2)에 제1 데이터(D1)를 쓸 수 있다. 그리고 PLP 유닛(133)은 기존의 제1 메모리 블록(BLK1)에 있는 제2 데이터(D2)를 제2 메모리 블록(BLK2)로 이동시킬 수 있다. 여기서, ˝이동˝이란 데이터가 카피되어 이동하는 것을 의미하므로, 기존의 제1 메모리 블록(BLK1)에도 데이터가 그대로 남아 있고, 새로운 제2 메모리 블록(BLK2)에도 데이터가 위치할 수 있다. 이 후, 제1 메모리 블록(BLK1)에 소거 동작이 수행될 수 있다.
호스트 장치(110)의 데이터(DATA)인 제1 데이터(D1)와 제2 데이터(D2)가 제2 메모리 블록(BLK2)으로 옮겨짐으로써, 파워 로스 프로텍션 목적을 달성할 수 있다. PLP 동작에서 제1 메모리 블록(BLK1)은 PLP 영역으로 지칭될 수 있다. 이 경우, 호스트 장치(110)는 제1 메모리 블록(BLK1)에 의도하였으나, 파워 로스 프로텍션에 의해서 호스트 장치(110)의 의도와 달리 제2 메모리 블록(BLK2)에 데이터(DATA)가 써질 수 있다. 콘트롤러(130)는 플래시 변환 계층(Flash Translation Layer: FTL)에 호스트 장치(110)에서 사용되는 논리 주소와 불휘발성 메모리의 NVM 장치(141)에서 사용되는 물리 주소 사이의 맵핑을 관리하는 맵핑 테이블을 포함할 수 있다. 맵핑 테이블은 제1 메모리 블록(BLK1)의 물리 주소가 제2 메모리 블록(BLK2)의 물리 주소로 맵핑되도록 작성될 수 있다. 이후에 호스트 장치(110)가 지정한 제1 메모리 블록(BLK1)에 대한 커맨드는 맵핑 테이블을 참조하여 제2 메모리 블록(BHLK2)에서 수행될 수 있다.
도 19에서, 스토리지 장치(120)는 SSD로 지칭될 수 있다.
단계 S1910에서, SSD(120) 동작이 시작될 수 있다. 단계 S1920 단계에서, SSD(120)는 SSD(120)에 갑작스런 파워 오프를 발생할 수 있다. 갑작스런 파워 오프가 발생하지 않으면 SSD(120)는 S1910 단계의 SSD(120) 동작을 계속하고, 갑작스런 파워 오프가 발생하면 SSD(120)는 S1830 단계로 이동한다.
S1930 단계에서, SSD(120)는 도 16에서 전술한 S1640 단계의 파워 로스 프로텍션(PLP) 동작을 수행할 수 있다. PLP 동작에서, SSD(120)는 보조 전력을 이용하여 이어쓰기가 가능한 경우에는 호스트가 의도한 제1 메모리 블록(BLK1)으로의 이어쓰기를 통해 또는 이어쓰기가 불가능한 경우에는 호스트의 의도와 다른 제2 메모리 블록(BLK2)으로의 쓰기 및 이동을 통해 파워 로스 프로텍션 목적을 달성할 수 있다. PLP 동작에서, 제1 메모리 블록(BLK1) 또는 제2 메모리 블록(BLK2)은 PLP 영역이 될 수 있다.
S1940 단계에서, SSD(120)는 기존의 제1 메모리 블록(BLK1)에 있는 제2 데이터(D2)를 제2 메모리 블록(BLK2)로 이동시킬 때, 도 6 내지 도 13에서 설명된 2-스텝 EOS 리딩 및 메인 리딩을 수행할 수 있다.
S1950 단계에서, SSD(120)는 파워 오프되어 동작 종료될 수 있다.
도 20은 본 발명의 실시예들에 따른 불휘발성 메모리를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 20을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함할 수 있다. SSD(2200)는 신호 커넥터를 통해 호스트(2100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(2200)는 SSD 컨트롤러(2210), 보조 전원 장치(2220) 및 불휘발성 메모리들(2230, 2240, 2250)을 포함할 수 있다. 불휘발성 메모리들(2230, 2240, 2250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(2200)는 도 1 내지 도 1를 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims (20)

  1. 선택 워드라인에 연결된 선택 메모리 셀에 대하여 제1 센싱 동작을 수행하는 단계, 상기 선택 워드라인에는 제1 읽기 전압이 인가되고, 상기 제1 센싱 동작은 상기 선택 워드라인에 연결된 메모리 셀들에 대하여 제1 그룹과 제2 그룹으로 나누어 수행되고;
    상기 제1 센싱 동작의 수행 결과에 따라 제1 밸리 서치 동작을 수행하여 상기 제1 읽기 전압의 타겟 읽기 레벨을 결정하는 단계;
    상기 선택 메모리 셀에 대하여 제2 센싱 동작을 수행하는 단계, 상기 선택 워드라인에는 상기 제1 읽기 전압의 상기 타겟 읽기 레벨과 다른 제2 읽기 전압이 인가되고, 상기 제2 센싱 동작은 상기 메모리 셀들의 상기 제1 그룹과 상기 제2 그룹으로 나누어 수행되고;
    상기 제2 센싱 동작의 수행 결과에 따라 제2 밸리 서치 동작을 수행하는 단계;
    상기 제2 밸리 서치 동작의 수행 결과에 따라 상기 선택된 메모리 셀이 연결된 센싱 노드의 타겟 디벨롭 시점을 결정하는 단계; 및
    상기 타겟 읽기 레벨과 상기 타겟 디벨롭 시점을 이용하여 상기 선택된 메모리 셀에 대한 메인 읽기 동작을 수행하는 단계를 포함하는 불휘발성 메모리 장치의 읽기 방법.
  2. 제1항에 있어서,
    상기 메모리 셀들의 상기 제1 그룹은 상기 메모리 셀들의 비트라인들 중 이븐 비트라인들과 연결되는 이븐 페이지 버퍼들을 포함하고,
    상기 메모리 셀들의 상기 제2 그룹은 상기 메모리 셀들의 상기 비트라인들 중 오드 비트라인들과 연결되는 오드 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 읽기 방법.
  3. 제2항에 있어서, 상기 제1 및 상기 제2 센싱 동작을 수행하는 단계들 각각은,
    상기 이븐 페이지 버퍼들과 연결되는 상기 센싱 노드의 전압 레벨을 래치하는 이븐 리딩한 후, 상기 오드 페이지 버퍼들과 연결되는 상기 센싱 노드의 전압 레벨을 래치하는 오드 리딩하는 것을 포함하는 불휘발성 메모리 장치의 읽기 방법.
  4. 제2항에 있어서, 상기 제1 및 상기 제2 센싱 동작을 수행하는 단계들 각각은,
    상기 오드 페이지 버퍼들과 연결되는 상기 센싱 노드의 전압 레벨을 래치하는 오드 리딩한 후, 상기 이븐 페이지 버퍼들과 연결되는 상기 센싱 노드의 전압 레벨을 래치하는 이븐 리딩하는 것을 포함하는 불휘발성 메모리 장치의 읽기 방법.
  5. 제1항에 있어서, 상기 제2 센싱 동작을 수행하는 단계는,
    상기 선택 워드라인에 인가되는 상기 제2 읽기 전압을 n (n은 3 이상)회 변경하고, 상기 n 회의 상기 제2 센싱 동작을 수행하는 불휘발성 메모리 장치의 읽기 방법.
  6. 복수의 메모리 셀들 중 선택 메모리 셀의 비트 페이지를 읽는 불휘발성 메모리 장치의 읽기 방법에 있어서,
    상기 선택 메모리 셀에 대해 2-스텝 이븐-오드 센싱(EOS) 동작을 수행하는 단계;
    상기 2-스텝 EOS 동작의 결과에 따라 상기 선택 메모리 셀에 대해 제1 메인 센싱 동작을 수행하는 단계;
    상기 선택 메모리 셀에 대해 1-스텝 EOS 동작을 수행하는 단계; 및
    상기 1-스텝 EOS 동작의 결과에 따라 상기 선택 메모리 셀에 대해 제2 메인 센싱 동작을 수행하는 단계를 포함하고,
    상기 2-스텝 EOS 동작은 상기 복수의 메모리 셀들의 상태들 중 리텐션 열화에 움직임이 큰 상태들을 식별할 때 수행되고, 상기 1-스텝 EOS 동작은 상기 복수의 메모리 셀들의 상태들 중 상기 리텐션 열화에 움직임이 작은 상태들을 식별할 때 수행되는 불휘발성 메모리 장치의 읽기 방법.
  7. 제6항에 있어서, 상기 2-스텝 EOS 동작을 수행하는 단계는,
    상기 선택 메모리 셀에 대하여 제1 센싱 동작을 수행하는 단계, 상기 선택 메모리 셀이 연결된 선택 워드라인에는 제1 읽기 전압이 인가되고, 상기 제1 센싱 동작은 상기 선택 워드라인에 연결된 메모리 셀들에 대하여 제1 그룹과 제2 그룹으로 나누어 수행되고;
    상기 제1 센싱 동작의 수행 결과에 따라 제1 밸리 서치 동작을 수행하여 상기 제1 읽기 전압의 타겟 읽기 레벨을 결정하는 단계;
    상기 선택 메모리 셀에 대하여 제2 센싱 동작을 수행하는 단계, 상기 선택 워드라인에는 상기 제1 읽기 전압의 상기 타겟 읽기 레벨과 다른 제2 읽기 전압이 인가되고, 상기 제2 센싱 동작은 상기 메모리 셀들의 상기 제1 그룹과 상기 제2 그룹으로 나누어 수행되고;
    상기 제2 센싱 동작의 수행 결과에 따라 제2 밸리 서치 동작을 수행하는 단계; 및
    상기 제2 밸리 서치 동작의 수행 결과에 따라 상기 선택된 메모리 셀이 연결된 센싱 노드의 타겟 디벨롭 시점을 결정하는 단계를 포함하는 불휘발성 메모리 장치의 읽기 방법.
  8. 제7항에 있어서, 상기 제1 메인 센싱 동작을 수행하는 단계는,
    상기 타겟 읽기 레벨과 상기 타겟 디벨롭 시점을 이용하여 상기 선택된 메모리 셀에 대한 읽기 동작을 수행하는 단계를 포함하는 불휘발성 메모리 장치의 읽기 방법.
  9. 제7항에 있어서,
    상기 메모리 셀들의 상기 제1 그룹은 상기 복수의 메모리 셀들의 비트라인들 중 이븐 비트라인들과 연결되는 이븐 페이지 버퍼들을 포함하고,
    상기 메모리 셀들의 상기 제2 그룹은 상기 메모리 셀들의 상기 비트라인들 중 오드 비트라인들과 연결되는 오드 페이지 버퍼들을 포함하는 불휘발성 메모리 장치의 읽기 방법.
  10. 제9항에 있어서, 상기 제1 및 상기 제2 센싱 동작을 수행하는 단계들 각각은,
    상기 이븐 페이지 버퍼들과 연결되는 상기 센싱 노드의 전압 레벨을 래치하는 이븐 리딩한 후, 상기 오드 페이지 버퍼들과 연결되는 상기 센싱 노드의 전압 레벨을 래치하는 오드 리딩하는 것을 포함하는 불휘발성 메모리 장치의 읽기 방법.
  11. 제9항에 있어서, 상기 제1 및 상기 제2 센싱 동작을 수행하는 단계들 각각은,
    상기 오드 페이지 버퍼들과 연결되는 상기 센싱 노드의 전압 레벨을 래치하는 오드 리딩한 후, 상기 이븐 페이지 버퍼들과 연결되는 상기 센싱 노드의 전압 레벨을 래치하는 이븐 리딩하는 것을 포함하는 불휘발성 메모리 장치의 읽기 방법.
  12. 제7항에 있어서, 상기 제2 센싱 동작을 수행하는 단계는,
    상기 선택 워드라인에 인가되는 상기 제2 읽기 전압을 n (n은 3 이상)회 변경하고, 상기 n 회의 상기 제2 센싱 동작을 수행하는 불휘발성 메모리 장치의 읽기 방법.
  13. 불휘발성 메모리 장치와 상기 불휘발성 메모리 장치를 제어하는 콘트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서,
    상기 콘트롤러에서 불휘발성 메모리 장치로 읽기 커맨드를 전송하는 단계;
    상기 불휘발성 메모리 장치에서 상기 읽기 커맨드에 따른 읽기 동작을 수행하고, 상기 읽기 동작의 독출 데이터를 상기 콘트롤러로 전송하는 단계;
    상기 콘트롤러에서 상기 독출 데이터에 대하여 ECC (Error Correction Code) 동작을 수행하는 단계;
    상기 콘트롤러에서 상기 독출 데이터의 오류 정정이 불가능할 때, 상기 불휘발성 메모리 장치에 대하여 2-스텝 이븐-오드 센싱(EOS) 동작을 수행하는 단계; 및
    상기 2-스텝 EOS 동작의 수행 결과에 따라, 상기 불휘발성 메모리 장치의 메모리 셀들에 저장된 데이터를 읽기 위한 밸리의 최적의 읽기 레벨들을 추론하는 단계를 포함하는 스토리지 장치의 동작 방법.
  14. 제13항에 있어서, 상기 2-스텝 EOS 동작을 수행하는 단계는,
    상기 메모리 셀들 중 선택 메모리 셀에 대하여 제1 센싱 동작을 수행하는 단계, 상기 선택 메모리 셀이 연결된 선택 워드라인에는 제1 읽기 전압이 인가되고, 상기 제1 센싱 동작은 상기 선택 워드라인에 연결된 메모리 셀들에 대하여 제1 그룹과 제2 그룹으로 나누어 수행되고;
    상기 제1 센싱 동작의 수행 결과에 따라 제1 밸리 서치 동작을 수행하여 및 상기 제1 읽기 전압의 타겟 읽기 레벨을 결정하는 단계;
    상기 선택 메모리 셀에 대하여 제2 센싱 동작을 수행하는 단계, 상기 선택 워드라인에는 상기 제1 읽기 전압의 상기 터겟 읽기 레벨과 다른 제2 읽기 전압이 인가되고, 상기 제2 센싱 동작은 상기 메모리 셀들의 상기 제1 그룹과 상기 제2 그룹으로 나누어 수행되고;
    상기 제2 센싱 동작의 수행 결과에 따라 제2 밸리 서치 동작을 수행하는 단계 및
    상기 제2 밸리 서치 동작의 수행 결과에 따라 상기 선택된 메모리 셀이 연결된 센싱 노드의 타겟 디벨롭 시점을 결정하는 단계를 포함하는 스토리지 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 메모리 셀들의 상기 제1 그룹은 상기 메모리 셀들의 비트라인들 중 이븐 비트라인들과 연결되는 이븐 페이지 버퍼들을 포함하고,
    상기 메모리 셀들의 상기 제2 그룹은 상기 메모리 셀들의 상기 비트라인들 중 오드 비트라인들과 연결되는 오드 페이지 버퍼들을 포함하는 스토리지 장치의 동작 방법.
  16. 제15항에 있어서, 상기 제1 및 상기 제2 센싱 동작을 수행하는 단계들 각각은,
    상기 이븐 페이지 버퍼들과 연결되는 상기 센싱 노드의 전압 레벨을 래치하는 이븐 리딩한 후, 상기 오드 페이지 버퍼들과 연결되는 상기 센싱 노드의 전압 레벨을 래치하는 오드 리딩하는 것을 포함하는 스토리지 장치의 동작 방법.
  17. 제15항에 있어서, 상기 제1 및 상기 제2 센싱 동작을 수행하는 단계들 각각은,
    상기 오드 페이지 버퍼들과 연결되는 상기 센싱 노드의 전압 레벨을 래치하는 오드 리딩한 후, 상기 이븐 페이지 버퍼들과 연결되는 상기 센싱 노드의 전압 레벨을 래치하는 이븐 리딩하는 것을 포함하는 스토리지 장치의 동작 방법.
  18. 제14항에 있어서, 상기 제2 센싱 동작을 수행하는 단계는,
    상기 선택 워드라인에 인가되는 상기 제2 읽기 전압을 n (n은 3 이상)회 변경하고, 상기 n 회의 상기 제2 센싱 동작을 수행하는 스토리지 장치의 동작 방법.
  19. 복수의 메모리 블록들을 포함하는 스토리지 장치의 동작 방법에 있어서,
    상기 스토리지 장치의 서든 파워 오프가 발생하는 단계;
    상기 스토리지 장치의 상기 서든 파워 오프가 상기 복수의 메모리 블록들 중 제1 메모리 블록에 제1 데이터를 쓰는 중에 발생되면, 상기 제1 메모리 블록에 상기 데이터의 이어쓰기가 불가능할 때 상기 제1 메모리 블록이 아닌 제2 메모리 블록을 파워 로스 프로텍션(PLP) 영역으로 선택하는 단계; 및
    상기 제1 메모리 블록에 쓰여진 상기 제1 데이터를 상기 PLP 영역인 상기 제2 메모리 블록으로 옮기는 단계를 포함하고,
    상기 제1 메모리 블록의 선택 메모리 셀의 상기 제1 데이터를 상기 제2 메모리 블록으로 옮기는 단계는,
    상기 선택 메모리 셀에 대해 2-스텝 이븐-오드 센싱(EOS) 동작을 수행하는 단계; 및
    상기 2-스텝 EOS 동작의 수행 결과에 따라, 상기 제1 데이터를 읽기 위해 상기 선택 메모리 셀에 대해 메인 센싱 동작을 수행하는 단계를 포함하는 스토리지 장치의 동작 방법.
  20. 제19항에 있어서, 상기 2-스텝 EOS 동작을 수행하는 단계는,
    상기 선택 메모리 셀에 대하여 제1 센싱 동작을 수행하는 단계, 상기 선택 메모리 셀이 연결된 선택 워드라인에는 제1 읽기 전압이 인가되고, 상기 제1 센싱 동작은 상기 선택 워드라인에 연결된 메모리 셀들에 대하여 제1 그룹과 제2 그룹으로 나누어 수행되고;
    상기 제1 센싱 동작의 수행 결과에 따라 제1 밸리 서치 동작 및 상기 제1 읽기 전압의 타겟 읽기 레벨을 결정하는 단계;
    상기 선택 메모리 셀에 대하여 제2 센싱 동작을 수행하는 단계, 상기 선택 워드라인에는 상기 제1 읽기 전압의 타겟 읽기 레벨과 다른 제2 읽기 전압이 인가되고, 상기 제2 센싱 동작은 상기 메모리 셀들의 상기 제1 그룹과 상기 제2 그룹으로 나누어 수행되고;
    상기 제2 센싱 동작의 수행 결과에 따라 제2 밸리 서치 동작을 수행하는 단계; 및
    상기 제2 밸리 서치 동작의 수행 결과에 따라 상기 선택된 메모리 셀이 연결된 센싱 노드의 타겟 디벨롭 시점을 결정하는 단계를 포함하는 스토리지 장치의 동작 방법.
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