KR20230069802A - 리텐션 성능 개선을 위한 반도체 장치 및 그의 동작 방법 - Google Patents
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Abstract
본 개시의 기술적 사상의 일측면에 따른 반도체 장치는 메모리 장치; 및
컨트롤러를 포함하고, 상기 컨트롤러는, 상기 메모리 장치에 대하여 소거(erase) 동작을 수행하고, 과 소거(deep erased)된 셀의 문턱 전압(threshold voltage)에 대한 보정 동작을 수행하고, 상기 메모리 장치의 복수의 셀들의 문턱 전압이 미리 설정된 범위 내에 포함되는지 여부를 식별함으로써, 소거 검증(erase verify) 동작을 수행하도록 구성되는 것을 특징으로 한다.
컨트롤러를 포함하고, 상기 컨트롤러는, 상기 메모리 장치에 대하여 소거(erase) 동작을 수행하고, 과 소거(deep erased)된 셀의 문턱 전압(threshold voltage)에 대한 보정 동작을 수행하고, 상기 메모리 장치의 복수의 셀들의 문턱 전압이 미리 설정된 범위 내에 포함되는지 여부를 식별함으로써, 소거 검증(erase verify) 동작을 수행하도록 구성되는 것을 특징으로 한다.
Description
본 개시의 기술적 사상은 반도체 장치 및 그의 동작 방법에 관한 것으로서, 상세하게는 과 소거된 셀의 문턱 전압에 대한 보정을 수행하는 반도체 장치 및 그의 동작 방법 에 관한 것이다.
4차산업이 발달함에 따라 cloud 서비스 확대, IoT 및 AI 등 새로운 IT 수요 환경에 대응하기 위해 더 많은 데이터를 저장할 수 있는 비휘발성 메모리 장치에 대한 수요가 증가하고 있다. 따라서, 집적도를 향상시키기 위한 비휘발성 메모리 장치의 스케일링 다운이 지속되고 있다.
최근 2D 구조의 한계를 넘어 채널을 수직으로 형성시킨 낸드 플래시 메모리 장치가 개발됨에 따라, 낸드 플래시 메모리 장치의 집적도가 향상되었다. 낸드 플래시 메모리 장치의 집적도가 증가됨에 따라 신뢰성이 감소할 수 있다.
낸드 플래시 메모리 장치의 신뢰성을 나타내는 지표 중 하나인 리텐션(retention) 특성은 낸드 플래시 메모리 장치에 데이터를 저장한 후 이를 얼마나 오랫동안 손실 없이 유지할 수 있는지를 나타내는 중요한 지표이다. 따라서, 리텐션 특성이 개선된 반도체 장치가 요구된다.
본 개시의 기술적 사상이 해결하려는 과제는, 과 소거된 셀의 문턱 전압에 대한 보정을 수행함으로써 리텐션 특성이 개선된 반도체 장치를 제공하는 데 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 과 소거된 셀의 문턱 전압에 대한 보정을 수행함으로써 리텐션 특성을 개선하는 반도체 장치의 동작 방법를 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 일측면에 따른 반도체 장치는, 메모리 장치; 및 컨트롤러를 포함하고, 상기 컨트롤러는, 상기 메모리 장치에 대하여 소거(erase) 동작을 수행하고, 과 소거(deep erased)된 셀의 문턱 전압(threshold voltage)에 대한 보정 동작을 수행하고, 상기 메모리 장치의 복수의 셀들의 문턱 전압이 미리 설정된 범위 내에 포함되는지 여부를 식별함으로써, 소거 검증(erase verify) 동작을 수행하도록 구성된다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 일측면에 따른 반도체 장치는, 메모리 장치; 및 컨트롤러를 포함하고, 상기 컨트롤러는, 프로그램(program) 동작의 사전 동작으로서, 과 소거(deep erased)된 셀의 문턱 전압(threshold voltage)에 대한 보정 동작을 수행하고, 상기 보정된 메모리 장치의 복수의 셀들에 대하여 프로그램 동작을 수행하고, 상기 메모리 장치의 복수의 셀들의 문턱 전압이 미리 설정된 범위 내에 포함되는지 여부를 식별함으로써, 프로그램 검증(program verify) 동작을 수행하도록 구성된다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 일측면에 따른 메모리 장치를 포함하는 반도체 장치의 동작 방법에 있어서, 상기 메모리 장치에 대하여 소거(erase) 동작을 수행하는 단계, 상기 메모리 장치의 성능에 대한 열화 지표를 식별하는 단계, 및 상기 열화 지표가 임계 값 이상인 경우, 과 소거(deep erased)된 셀의 문턱 전압(threshold voltage)에 대한 보정 동작을 수행하는 단계를 포함한다.
본 개시의 기술적 사상의 반도체 장치에 따르면, 과 소거된 셀의 문턱 전압에 대한 보정을 수행하는 비휘발성 메모리 장치를 포함함으로써 반도체 장치의 리텐션 특성을 개선할 수 있다.
본 개시의 기술적 사상의 반도체 장치의 동작 방법에 따르면, 과 소거된 셀의 문턱 전압에 대한 보정을 수행함으로써 반도체 장치의 리텐션 특성을 개선할 수 있다. 그에 따라, 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 예시적인 실시예에 따른 메모리 시스템의 블록 다이어그램이다.
도 2는 예시적인 실시예에 따른 비휘발성 메모리 장치의 단면도이다.
도 3은 예시적인 실시예에 따른 메모리 블록의 사시도이다.
도 4는 예시적인 실시예에 따른 메모리 블록의 회로도이다.
도 5는 예시적인 실시예에 따른 스토리지 장치의 동작 방법을 나타내는 순서도이다.
도 6은 예시적인 실시예에 따른 스토리지 장치의 동작 방법을 나타내는 순서도이다.
도 7은 예시적인 실시예에 따른 스토리지 장치의 동작을 나타내는 도면이다.
도 8은 예시적인 실시예에 따른 스토리지 장치의 동작을 나타내는 도면이다.
도 9는 예시적인 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 나타내는 도면이다.
도 10은 예시적인 실시예에 따른 비휘발성 메모리 장치의 소거 동작을 나타내는 도면이다.
도 11은 예시적인 실시예에 따른 비휘발성 메모리 장치의 과 소거된 셀에 대한 보정 동작을 나타내는 도면이다.
도 12는 예시적인 실시예에 따른 비휘발성 메모리 장치의 구조를 나타내는 단면도이다.
도 13은 예시적인 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 14는 예시적인 실시예에 따른 SSD 시스템을 나타내는 블록도이다.
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도 3은 예시적인 실시예에 따른 메모리 블록의 사시도이다.
도 4는 예시적인 실시예에 따른 메모리 블록의 회로도이다.
도 5는 예시적인 실시예에 따른 스토리지 장치의 동작 방법을 나타내는 순서도이다.
도 6은 예시적인 실시예에 따른 스토리지 장치의 동작 방법을 나타내는 순서도이다.
도 7은 예시적인 실시예에 따른 스토리지 장치의 동작을 나타내는 도면이다.
도 8은 예시적인 실시예에 따른 스토리지 장치의 동작을 나타내는 도면이다.
도 9는 예시적인 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 나타내는 도면이다.
도 10은 예시적인 실시예에 따른 비휘발성 메모리 장치의 소거 동작을 나타내는 도면이다.
도 11은 예시적인 실시예에 따른 비휘발성 메모리 장치의 과 소거된 셀에 대한 보정 동작을 나타내는 도면이다.
도 12는 예시적인 실시예에 따른 비휘발성 메모리 장치의 구조를 나타내는 단면도이다.
도 13은 예시적인 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 14는 예시적인 실시예에 따른 SSD 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면 부호를 부여하고 이에 대해 중복되는 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 개념적으로 설명하는 블록 다이어그램이다.
도 1을 참조하면, 메모리 시스템(100)은 호스트 장치(110) 및 스토리지 장치(120)를 포함할 수 있다.
메모리 시스템(100)은 수백 개의 가상 머신들을 수행하는 수십 개의 호스트 머신들 또는 서버들로 구성되는 데이터 센터일 수 있다. 예를 들어, 메모리 시스템(100)은 랩탑 컴퓨터, 데스크탑 컴퓨터, 서버 컴퓨터, 워크 스테이션, 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 스마트 폰, 테블릿 PC 등과 같은 컴퓨팅 장치, 가상 머신 또는 그것의 가상 컴퓨팅 장치일 수 있다. 또는, 메모리 시스템(100)은 그래픽스 카드와 같은 컴퓨팅 시스템에 포함된 구성 요소들 중 일부일 수 있다. 메모리 시스템(100)은 이하에서 설명되는 하드웨어 구성에 한정되지 않으며 다른 구성들도 가능하다.
호스트 장치(110)는 데이터를 처리할 수 있는 데이터 처리 장치를 의미할 수 있다. 호스트 장치(110)는 운영 체제(operating system, OS) 및/또는 다양한 응용 프로그램(application)을 수행할 수 있다. 호스트 장치(110)는 CPU(Central Processing Unit), GPU(Graphics Processing Unit), NPU(Neural Processing Unit), DSP(Digital Signal Processor), 마이크로프로세서 또는 어플리케이션 프로세서(Application Processor, AP) 등을 포함할 수 있다. 일 실시예에서, 메모리 시스템(100)은 모바일 장치에 포함될 수 있고, 호스트 장치(110)는 어플리케이션 프로세서(AP)로 구현될 수 있다. 일 실시예에서, 호스트 장치(110)는 시스템 온 칩(System-On-a-Chip, SoC)으로 구현될 수 있고, 이에 따라, 시스템(100)에 내장될 수 있다. 호스트 장치(110)는 하나 이상의 프로세서들을 포함할 수 있다. 호스트 장치(110)는 멀티 코어 프로세서를 포함할 수 있다.
호스트 장치(110)는 하나 또는 그보다 많은 기계로 실행 가능한 명령들 또는 소프트웨어, 펌웨어 또는 이들의 조합의 조각들을 실행하도록 구성될 수 있다. 호스트 장치(110)는 스토리지 장치(120)에 대한 데이터 처리 동작을 제어할 수 있다. 예를 들어, 호스트 장치(110)는 스토리지 장치(120)의 데이터 독출 동작, 프로그램 동작, 소거 동작 및 과 소거된 셀에 대한 보정 동작 등을 제어할 수 있다.
호스트 장치(110)는 다양한 프로토콜을 사용하여 스토리지 장치(120)와 통신할 수 있다. 예를 들어, 호스트 장치(110)는 PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 스토리지 장치(120)와 통신할 수 있다. 이외에도, UFS(Universal Flash Storage), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 다양한 인터페이스 프로토콜들이 호스트 장치(110)와 스토리지 장치(120) 사이의 프로토콜에 적용될 수 있다.
스토리지 장치(120)는 컨트롤러(130) 및 비휘발성 메모리 장치(140)를 포함할 수 있다. 스토리지 장치(120)는 전자 장치에 내장되는 내부 메모리일 수 있다. 예를 들어, 스토리지 장치(120)는 SSD(Solid State Drive or Solid State Disk), UFS(Universal Flash Storage), 메모리 카드, 마이크로 SD 카드 또는 eMMC(embedded Multi-Media Card)일 수 있다. 스토리지 장치(120)는 전자 장치에 착탈 가능한 외장 메모리일 수도 있다. 예를 들어, 스토리지 장치(120)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다. 스토리지 장치(120)는 '반도체 장치'로 지칭될 수 있다.
컨트롤러(130)는 스토리지 장치(120)의 전반적인 동작을 제어할 수 있다. 스토리지 장치(100)에 전원이 인가되면, 컨트롤러(130)는 펌웨어(firmware, FW)를 실행할 수 있다. 비휘발성 메모리 장치(140)가 낸드 플래시 메모리 장치인 경우, 컨트롤러(130)는 호스트 장치(110)와 스토리지 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다. 예를 들어, 컨트롤러(130)는 호스트 장치(110)로부터 데이터 및 논리 블록 어드레스(Logical Block Address, LBA)를 수신할 수 있고, 논리 블록 어드레스(LBA)와 물리 블록 어드레스(Physical Block Address, PBA)를 연결할 수 있다. 물리 블록 어드레스(PBA)는 비휘발성 메모리 장치(140)에 포함되는 메모리 셀들 중 상기 데이터가 저장될 메모리 셀의 주소를 나타낼 수 있다.
컨트롤러(130)는 호스트 장치(110)의 요청을 처리할 수 있다. 컨트롤러(130)는 비휘발성 메모리 장치(140)를 제어할 수 있다. 컨트롤러(130)는 호스트 장치(110)의 요청에 따라, 비휘발성 메모리 장치(140)가 프로그램 동작, 독출 동작, 소거 동작 및 과 소거된 셀에 대한 보정 동작 중 적어도 어느 하나를 수행하도록 비휘발성 메모리 장치(140)를 제어할 수 있다. 또한, 컨트롤러(130)는 호스트 장치(110)의 요청과 무관하게, 스토리지 장치(120)의 내부 관리 동작 또는 백그라운드 동작을 수행하기 위해 비휘발성 메모리 장치(140)를 제어할 수 있다. 컨트롤러(130)는 SoC(System on Chip), ASIC(Application Specific Integrated Circuit), FPGA(Field Progammable Gate Array) 등을 이용하여 구현될 수 있다.
컨트롤러(130)는 메타데이터 버퍼(MBF)를 포함할 수 있다. 컨트롤러(130)는 소정의 메모리 그룹 단위로 메타데이터 버퍼(MBF)를 관리할 수 있다. 예를 들어, 컨트롤러(130)는 메모리 블록 단위로 메타데이터 버퍼(MBF)를 관리할 수 있다. 본 실시 예는 하나의 메타데이터 버퍼(MBF)를 포함하는 것으로 도시되나, 이에 제한되지 않으며 메타 데이터를 분류하여 복수의 메타 데이터 버퍼들에 각각 저장할 수도 있다.
메타데이터 버퍼(MBF)는 SRAM(Static Random Access Memory), DRAM(Dynamic RMA) 또는 TCM(Tightly Coupled Memory)을 포함할 수 있다. 도 1은 메타데이터 버퍼(MBF)가 컨트롤러(130)에 포함되도록 도시되나 이에 제한되지 않으며, 메타데이터 버퍼(MBF)는 컨트롤러(130)의 외부에 구현될 수도 있다. 메타데이터 버퍼(MBF)의 용량은 비휘발성 메모리 장치(140)의 용량 보다 작지만, 메타데이터 버퍼(MBF)는 비휘발성 메모리 장치(140)보다 개선된 대기 시간, 접근 시간 및 동작 속도를 가질 수 있다.
메타데이터 버퍼(MBF)는 다양한 종류의 메타데이터를 저장할 수 있다. 메타데이터 버퍼(MBF)에는 비휘발성 메모리 장치(140)를 제어하거나 관리하기 위한 정보 또는 프로그램, 호스트의 논리 어드레스와 비휘발성 메모리 장치(140)의 물리 주소 사이의 관계를 나타내는 맵핑 테이블(Mapping table), 비휘발성 메모리 장치(140)에 저장될 데이터, 비휘발성 메모리 장치(140)로부터 출력되는 데이터, 비휘발성 메모리 장치(140)의 메모리 공간을 관리하기 위한 정보, 각 메모리 블록의 프로그램 및 소거 사이클(P/E cycle), 소거 횟수(Erase Count, EC), 열화도 정보, 루프 카운트(Loop Count, LC), 및 원 샷 프로그램(one shot program) 동작을 수행함에 따라 발견되는 열화된 메모리 셀의 개수, 및 원 샷 프로그램 적용을 통한 온(ON) 셀과 오프(OFF) 셀 간의 비율 등을 포함할 수 있다. 소거 횟수(EC)는'프로그램/소거 횟수(E/P Count)'로 지칭될 수도 있다.
컨트롤러(130)는 복수의 메모리 블록들(BLK1~BLKn)이 각각 과 소거 셀의문턱 전압에 대한 보정 동작을 수행하도록 비휘발성 메모리 장치(140) 제어할 수 있다. 예를 들어, 컨트롤러(130)는 비휘발성 메모리 장치(140)의 열화도 관리와 관련된 메타데이터(예를 들어, 소거 횟수(EC), 열화도 정보)를 메모리 블록 단위로 관리(저장 및 업데이트)할 수 있다. 상기 열화도는 메모리 셀들의 프로그램 및 소거 사이클(P/E cycle)이 증가함에 따라 메모리 셀들의 물리적 특성이 변하는 것을 의미할 수 있다. 메모리 셀이 열화됨에 따라, 내구성(endurance) 및 리텐션(retention) 특성이 저하될 수 있다.
비휘발성 메모리 장치(140)는 컨트롤러(130)의 제어에 따라 프로그램 동작, 독출 동작, 소거 동작 및 과 소거된 셀에 대한 보정 동작을 수행할 수 있다. 도 1은 스토리지 장치(120)가 하나의 비휘발성 메모리 장치(140)를 포함하는 것으로 도시되나 이에 제한되지 않으며, 스토리지 장치(120)는 복수의 비휘발성 메모리 장치들을 포함할 수 있다. 비휘발성 메모리 장치(140)는 낸드 플래시 메모리를 포함할 수 있다.
비휘발성 메모리 장치(140)는 복수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKn)은 각각 복수의 메모리 셀이 2차원 또는 3차원 어레이 구조를 갖는 메모리 셀 어레이로 구현될 수 있다. 메모리 셀은 낸드(NAND) 플래쉬 메모리 셀일 수 있으나 이에 제한되는 것은 아니며, 메모리 셀은 ReRAM(resistive RAM), PRAM(phase change RAM), MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다. 복수의 메모리 블록들(BLK1~BLKn) 각각은 소거 동작 및 과 소거된 셀에 대한 보정 동작의 단위일 수 있다.
비휘발성 메모리 장치(140)는 컨트롤러(130)로부터 기입 커맨드(CMD), 어드레스(ADDR), 제어신호(CTRL) 및 데이터(DATA)를 수신할 수 있고, 어드레스(ADDR)에 대응하는 메모리 셀들에 대하여 데이터를 기입할 수 있다. 비휘발성 메모리 장치(140)는 컨트롤러(130)로부터 독출 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있고, 어드레스(ADDR)에 대응하는 메모리 셀들로부터 독출한 데이터(DATA)를 컨트롤러(130)로 출력할 수 있다. 비휘발성 메모리 장치(140)는 컨트롤러(130)로부터 소거 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 어드레스(ADDR)에 대응하는 메모리 셀들에 대하여 데이터를 소거할 수 있다. 비휘발성 메모리 장치(140)는 컨트롤러(130)로부터 보정 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 어드레스(ADDR)에 대응하는 메모리 셀들에 대하여 문턱 전압의 보정 동작을 수행할 수 있다.
도시하지 않았으나, 컨트롤러(130)는 ECC 유닛(Error Correction Code Unit)을 더 포함할 수 있다. ECC 유닛은 호스트 장치(110)로부터 입력되는 데이터나 비휘발성 메모리 장치(140)에서 출력되는 데이터의 오류를 검출하고 정정하여 정확한 데이터를 제공할 수 있다. 이하에서는, 도 1을 참조하여 비휘발성 메모리 장치(140)를 상세하게 설명한다.
도 2는 예시적인 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이다. 상세하게는, 도 2는 도 1의 비휘발성 메모리 장치(140) 장치를 예시적으로 설명하는 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(140)는 메모리 셀 어레이(141), 로우 디코더(142), 제어 회로(124), 페이지 버퍼(144), 입출력 회로(145) 및 전압 생성부(146)를 포함할 수 있다. 도시되지 않았으나, 비휘발성 메모리 장치(140)는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(141)는 워드라인들(WL), 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL) 및 비트라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(141)는 워드라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(142)에 연결되고, 비트라인들(BL)을 통해 페이지 버퍼(144)에 연결될 수 있다.
메모리 셀 어레이(141)는 3차원(3D) 메모리 셀 어레이일 수 있다. 3차원 메모리 셀 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성될 수 있다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미할 수 있다. 상기 3D 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 낸드 스트링들을 포함할 수 있다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 그러나, 이에 제한되는 것은 아니며, 다른 실시 예에서, 메모리 셀 어레이(141)는 2차원 메모리 셀 어레이일 수 있다.
메모리 셀 어레이(141)는 복수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKn)은 각각 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 상기 복수의 메모리 셀들은 워드라인들(WL)에 연결되고, 상기 복수의 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 복수의 메모리 셀들은 낸드 플래시 메모리 셀(NAND flash memory cell)일 수 있으나, 이에 제한되지 않는다.
복수의 메모리 블록들(BLK1~BLKn) 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 복수의 메모리 블록들(BLK1~BLKn) 각각은 기판에 대하여 수직한 방향으로 신장된 복수의 낸드 스트링들을 포함할 수 있다. 그러나, 이에 제한되는 것은 아니며, 복수의 메모리 블록들(BLK1~BLKn) 각각은 2차원 구조를 가질 수도 있다.
메모리 셀 어레이(141)에 포함되는 메모리 셀들은 각각 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC), 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC) 또는 4 비트 데이터를 저장하는 쿼드 레벨 셀(quad level cell, QLC)일 수 있다. 그에 따라, 복수의 메모리 블록들(BLK1~BLKn)은 멀티 레벨 셀(MLC)들을 포함하는 멀티 레벨 셀 블록, 트리플 레벨 셀(TLC)들을 포함하는 트리플 레벨 셀 블록 및 쿼드 레벨 셀(QLC)들을 포함하는 쿼드 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 메모리 셀 어레이(141)에 대하여는, 후술되는 도 3 및 도 4를 참조하여 상세하게 설명한다.
메모리 셀 어레이(141)에 프로그램 전압이 인가되면 복수의 메모리 셀들은 프로그램 상태가 되고, 메모리 셀 어레이(141)에 소거 전압이 인가되면 복수의 메모리 셀들은 소거 상태가 되고, 메모리 셀 어레이(141)에 보정 전압이 인가되면 복수의 메모리 셀들 중 과 소거된 메모리 셀에 대한 소프트 프로그램 상태가 될 수 있다. 메모리 셀들은 각각 문턱 전압(threshold voltage, Vth)에 따라 구분되는 소거 상태 및 적어도 하나의 프로그램 상태를 가질 수 있다. 예를 들어, 메모리 셀이 멀티 레벨 셀(MLC)인 경우, 메모리 셀은 소거 상태 및 적어도 세 개의 프로그램 상태를 가질 수 있다. 메모리 셀 어레이(141)의 동작에 대하여는, 후술되는 도 9 내지 도 11을 참조하여 상세하게 설명한다.
로우 디코더(142)는 메모리 셀 어레이(141)의 복수의 메모리 블록들(BLK1~BLKn) 중 어느 하나를 선택할 수 있다. 로우 디코더(142)는 선택된 메모리 블록의 워드라인들(WL) 중 어느 하나를 선택할 수 있다. 예를 들어, 프로그램 동작시, 로우 디코더(120)는 선택된 워드라인(Selected WL)에 프로그램 전압과 검증 전압을 인가할 수 있고, 비선택된 워드 라인(Unselected WL)에는 패스 전압을 인가할 수 있다. 로우 디코더(120)는 로우 어드레스(R-ARRD)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 접지 선택 라인들(GSL) 중 일부 그라운드 선택 라인을 선택할 수 있다.
제어 회로(143)는 컨트롤러(도 1의 130)에서 전송되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)에 기초하여, 메모리 셀 어레이(141)에 대한 프로그램, 보정 및 소거 동작을 수행하기 위한 각종 내부 제어 신호를 출력할 수 있다. 제어 회로(143)는 로우 디코더(142)에 로우 어드레스(R_ADDR)를 제공할 수 있고, 입출력 회로(145)에 칼럼 어드레스를 제공할 수 있고, 전압 생성부(146)에 전압 제어 신호(CTRL_VOL)를 제공할 수 있다.
페이지 버퍼(144)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로써 동작할 수 있다. 독출 동작시, 페이지 버퍼(144)는 제어 회로(143)의 제어에 따라 선택된 메모리 셀의 비트라인(BL)을 센싱할 수 있다. 센싱된 데이터는 페이지 버퍼(144) 내부에 구비되는 래치에 저장될 수 있다. 또한, 페이지 버퍼(144)는 제어 회로(143)의 제어에 따라 래치에 저장된 데이터를 데이터 라인(DL)을 통해 입출력 회로(145)로 덤핑할 수 있다.
입출력 회로(145)는 비휘발성 메모리 장치(140)의 외부로부터 입출력 라인(I/O)을 통해서 제공되는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 일시적으로 저장할 수 있다. 입출력 회로(145)는 비휘발성 메모리 장치(140)의 독출 데이터를 일시적으로 저장할 수 있고, 지정된 시점에 입출력 라인(I/O)을 통해서 상기 독출 데이터를 외부로 출력할 수 있다.
전압 생성부(146)는 제어 회로(143)로부터 전송되는 전압 제어 신호(CTRL_VOL)에 기초하여, 메모리 셀 어레이(141)가 프로그램, 과 소거된 셀에 대한 보정, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(146)는 워드라인 전압(VWL), 예를 들어, 프로그램 전압, 보정 전압, 독출 전압, 패스 전압, 소거 전압, 소거 검증 전압 등을 생성할 수 있다.
도 3은 예시적인 실시예에 따른 메모리 블록을 나타내는 사시도이다. 도 4는 예시적인 실시예에 따른 메모리 블록의 일 예를 나타내는 회로도이다. 상세하게는, 도 3 및 도 4는 도 1 및 도 2의 복수의 메모리 블록들(BLK1~BLKn) 중 제1 메모리 블록(BLK1)을 설명하기 위한 도면이다. 본 실시 예에서는 제1 메모리 블록(BLK1)에 기초하여 설명하나, 그 외의 메모리 블록들(BLK2~ BLKn)은 제1 메모리 블록(BLK1)과 동일한 구조를 가질 수 있다. 이하, 도 1 및 도 2를 참조하여 설명한다.
도 3을 참조하면, 제1 메모리 블록(BLK1)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가질 수 있다. 기판(SUB) 내에 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑되고, 제1 방향(x)을 따라 연장되는 공통 소스 라인(CSL)이 제공될 수 있다. 공통 소스 라인(CSL)은 메모리 셀들에 전류를 공급하는 소스 영역으로서 기능할 수 있다.
인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제2 방향(y)을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(z)을 따라 순차적으로 제공될 수 있다. 복수의 절연막들(IL)은 제3 방향(z)을 따라 특정 거리만큼 이격될 수 있다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 채널 홀(H)이 형성될 수 있고, 채널 홀(H)은 표면층(surface layer)(S) 및 내부층(I)으로 채워질 수 있다. 채널 홀(H)에 채워진 표면층(S) 및 내부층(I)은 필라(pillar) 형상을 가질 수 있다. 이하에서, 채널 홀(H)에 채워진 표면층(S) 및 내부층(I)은 '필라'로 지칭될 수 있다.
채널 홀(H)은 제1 방향(x)을 따라 순차적으로 배치되고, 제3 방향(z)을 따라 복수의 절연막들(IL)을 관통할 수 있다.
표면층(S)은 기판(SUB)에 접촉할 수 있다. 표면층(S)은 채널 영역으로 기능할 수 있다. 표면층(S)은 제1 도전형(예를 들어, p 타입)을 갖는 실리콘 물질을 포함할 수 있다. 예를 들어, 표면층(S)은 기판(SUB)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다.
내부층(I)은 절연 물질을 포함할 수 있다. 예를 들어, 내부층(I)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들어, 내부층(I)은 에어 갭(air gap)을 포함할 수 있다.
전하 저장층(charge storage layer, CS)은 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 제공될 수 있다. 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다.
게이트 전극(GE)은 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에 제공될 수 있다.
드레인 컨택(D)은 필라(P) 상에 제공될 수 있다. 드레인 컨택(D)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 예를 들어, 드레인 컨택(D)은 n 타입 실리콘을 포함할 수 있으나, 이에 제한되지 않는다.
비트라인들(BL1~BL3)은 드레인 컨택(D) 상에 제공될 수 있다. 비트라인들(BL1~BL3)은 제2 방향(y)으로 연장되고 제1 방향(x)을 따라 특정 거리만큼 이격하여 배치될 수 있다.
도 4를 참조하면, 제1 메모리 블록(BLK1)은 수직 구조의 낸드 플래쉬 메모리일 수 있다. 제1 메모리 블록(BLK1)은 낸드 스트링들(NS11~NS33), 워드 라인들(WL1~WL8), 비트 라인들(BL1~BL3), 접지 선택 라인들(GSL1~GSL3), 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 본 실시 예에서 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 접지 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공될 수 있다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 낸드 스트링들(NS11~NS33)은 서로 같은 구조를 가질 수 있으므로, 이하에서는 제1 낸드 스트링(NS11)에 대하여 설명한다.
제1 낸드 스트링(NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MCs) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1~BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1~SSL3)에 연결되고, 복수의 메모리 셀들(MCs)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되고, 접지 선택 트랜지스터(GST)는 대응하는 접지 선택 라인(GSL1~GSL3)에 연결될 수 있다.
메모리 셀들(MCs)이 각각 저장하는 데이터 비트의 개수에 따라, 하나의 물리 페이지는 복수 개의 논리 페이지에 대응될 수 있다. 예를 들어, 메모리 셀들(MCs)이 싱글 레벨 셀(SLC)인 경우, 워드 라인(WL1~WL8) 각각에 하나의 페이지가 대응될 수 있고, 메모리 셀들(MCs)이 멀티 레벨 셀(MLC), 트리플 레벨 셀(TLC) 또는 쿼드 레벨 셀(QLC)인 경우, 워드 라인(WL1~WL8) 각각에 복수의 페이지들이 대응될 수 있다. 예를 들어, 메모리 셀들(MCs)이 트리플 레벨 셀(TLC)인 경우, 1개의 물리 페이지는 3개의 논리 페이지에 대응될 수 있고, 3개의 논리 페이지는 LSB(Least Significant Bit)페이지 및 CSB(Central Significant Bit)페이지 및 MSB(Most Significant Bit)페이지일 수 있다.
도시되지 않았으나, 제1 낸드 스트링(NS11)은 스트링 선택 트랜지스터(SST)와 메모리 셀들(MCs) 사이에 하나 또는 복수의 더미 메모리 셀들을 포함할 수 있다. 제1 낸드 스트링(NS11)은 접지 선택 트랜지스터(GST)와 메모리 셀들(MCs) 사이에 하나 또는 복수의 더미 메모리 셀들을 포함할 수 있다. 제1 낸드 스트링(NS11)은 메모리 셀들(MCs) 사이에 하나 또는 복수의 더미 메모리 셀들을 포함할 수 있다. 더미 메모리 셀들은 메모리 셀들(MCs)과 동일한 구조를 가지면서 프로그램되지 않거나 메모리 셀들(MCs)과 다르게 프로그램될 수 있다.
도 3 및 도 4를 참조하면, 전하저장층(CS)이 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 형성됨에 따라, 낸드 스트링을 구성하는 모든 메모리 셀들은 전하 저장층(CS)은 공유할 수 있다. 그에 따라, 인접한 메모리 셀들 사이에 전하가 이동하는 측면 전하 이동(lateral charge migration) 현상이 발생할 수 있다.
측면 전하 이동 현상이 발생함에 따라 전하 저장층(CS)에 정공이 누적될 수 있고, 프로그램 동작을 통해 전하 저장층(CS)에 주입된 전자와 누적된 정공이 재결합(recombination)함에 따라, 원하는 데이터가 프로그램되지 않을 수 있다. 또한, 프로그램 동작이 수행된 이후에 측면 전하 이동 현상이 발생하는 경우에는 메모리 셀의 문턱 전압이 서서히 감소함으로써 메모리 셀에 저장된 데이터가 손실되거나 과 소거된(deep-erased) 셀이 발생할 수 있다. 따라서, 비휘발성 메모리 장치(141)의 리텐션(retention) 특성이 열화될 수 있다.
그러나, 본 개시에 따른 비휘발성 메모리 장치(141)은, 후술되는 도 5 내지 도 8을 참조하여 설명되는 과 소거된 셀의 문턱 전압에 대한 보정 동작을 수행함에 따라, 과 소거된 셀의 문턱 전압을 증가 시킴으로써 측면 전하 이동 현상이 개선되고, 향상된 리텐션 특성을 가질 수 있다. 그에 따라, 신뢰성이 향상된 비휘발성 메모리 장치를 제공할 수 있다. 이하에서는 상기 과 소거된 셀에 대한 보정 동작에 대하여 상세하게 설명한다.
도 5는 예시적인 실시예에 따른 스토리지 장치의 동작 방법을 나타내는 순서도(500)이다. 상세하게는, 도 1의 비휘발성 메모리 장치(140)에서 수행되는 과 소거된 셀에 대한 보정 동작을 설명하기 위한 도면이다. 이하에서는, 도 1 내지 도 4를 참조하여 설명한다.
도 5를 참조하면, 과 소거된 셀에 대한 보정 동작은 단계들(S51, S53, S55)을 포함할 수 있다. 과 소거된 셀에 대한 보정 동작은 메모리 블록 단위로 수행될 수 있다.
단계(S51)에서, 비휘발성 메모리 장치(140)는 컨트롤러(130)의 소거 커맨드(CMD)에 따라 소거 동작을 수행할 수 있다. 예를 들어, 비휘발성 메모리 장치(140)가 소거 동작을 수행함에 따라, 제1 메모리 블록(BLK1)에 포함된 메모리 셀들(MCs)의 전하 저장층(CS)에 트랩된 전자들이 제거될 수 있다. 프로그램/소거 사이클(PE)이 반복 수행되는 과정에서 누적된 정공과 전자 간의 재결합으로 문턱 전압이 임계값 이하로 감소된, 과 소거된(deep-erased) 셀이 발생할 수 있다.
단계(S53)에서, 비휘발성 메모리 장치(140)는 과 소거된 셀의 문턱 전압에 대한 보정 동작을 수행할 수 있다. 비휘발성 메모리 장치(140)의 소거 동작이 완료된 후에, 메모리 블록 단위로 보정 동작을 수행할 수 있다. 즉, 비휘발성 메모리 장치(140)는 스트링 선택 라인들(SSL1~SSL3) 및 접지 선택 라인들(GSL1~GSL3)을 오프(off) 시킨 상태에서, 제1 메모리 블록(BLK1)에 포함된 모든 셀 스트링들(NS11~NS33)에 포함된 모든 메모리 셀들(MCs)에 보정 전압(Correction Voltage, Vco)을 인가할 수 있다. 보정 전압(Vco)의 전압 레벨은 프로그램 동작시 메모리 셀에 인가되는 프로그램 전압(Vpgm)의 전압 레벨과 동일할 수 있다.
보정 동작을 수행함으로써, 제1 메모리 블록(BLK1)에 포함된 셀들 중 과 소거된 셀에 전자들이 공급될 수 있다. 정상 메모리 셀과 비교하여 과 소거된 셀의 경우, 워드 라인과 채널 간의 채널 포텐셜(channel potential) 차이가 상대적으로 크다. 그에 따라, 전하 저장층(CS)에 누적된 정공과 보정 동작을 통해 공급된 전자가 재결합(recombination)할 수 있다. 즉, 전하 저장층(CS)에 전자들을 공급함으로써 전하 저장층(CS)에 누적된 정공이 제거될 수 있다.
이 때, 보정 동작이 수행됨에 따라 과 소거된 셀에 전자들이 트랩될 수 있고, 트랩된 전하량은 과 소거된 셀마다 다를 수 있다. 따라서 비휘발성 메모리 장치(140)는 보정 동작을 통해서 과 소거된 셀의 문 턱 전압을 임계값 이상으로 증가시킬 수 있다.
단계(S55)에서, 비휘발성 메모리 장치(140)는 소거 검증 동작을 수행할 수 있다. 비휘발성 메모리 장치(140)는 보정 동작이 수행된 메모리 셀들에 대하여 소거 검증 전압을 인가함으로써 소거 여부를 확인할 수 있다. 메모리 셀의 문턱 전압이 소거 검증 전압 이하인 경우, 비휘발성 메모리 장치(140)는 정상 소거된 것으로 판단하여 절차가 종료될 수 있다. 실시예에 있어서, 비휘발성 메모리 장치(140)는 미리 설정된 범위내에 셀의 문턱 전압이 포함될 때까지 보정 동작을 포함하는 소거 동작을 반복할 수 있다.
실시예에 있어서, 비휘발성 메모리 장치(140)는 메모리 장치의 성능 열화 지표에 기초하여 주기적으로 보정 동작을 수행할 수 있다. 성능 열화 지표는, 비휘발성 메모리 장치의 소거 횟수, 프로그래밍 루프 카운트(programming loop count), 원-샷 프로그램 적용을 통한 온/오프 셀의 비율, WAF(write amplification factor) 중 적어도 하나를 포함할 수 있다.
도 6은 예시적인 실시예에 따른 스토리지 장치의 동작 방법을 나타내는 순서도(600)이다. 상세하게는, 도 1의 비휘발성 메모리 장치(140)에서 수행되는 과 소거된 셀에 대한 보정 동작을 설명하기 위한 도면이다. 이하에서는, 도 1 내지 도 4를 참조하여 설명한다.
도 6을 참조하면, 과 소거된 셀에 대한 보정 동작은 단계들(S61, S63, S65)을 포함할 수 있다. 과 소거된 셀에 대한 보정 동작은 메모리 블록 단위로 수행될 수 있다. 비휘발성 메모리 장치(140)가 프로그램/소거 사이클(PE)을 반복 수행함에 따라, 문턱 전압이 임계값 이하로 감소된, 과 소거된(deep-erased) 셀이 발생할 수 있다. 비휘발성 메모리 장치(140)의 리텐션 성능을 보장하기 위해 프로그램 동작의 사전 동작으로서 과 소거된(deep-erased) 셀에 대한 보정 동작이 선행될 수 있다.
단계(S61)에서, 비휘발성 메모리 장치(140)는 과 소거된 셀의 문턱 전압에 대한 보정 동작을 수행할 수 있다. 비휘발성 메모리 장치(140)의 프로그램 동작이 전에, 메모리 블록 단위로 보정 동작을 수행할 수 있다. 즉, 비휘발성 메모리 장치(140)는 스트링 선택 라인들(SSL1~SSL3) 및 접지 선택 라인들(GSL1~GSL3)을 오프(off) 시킨 상태에서, 제1 메모리 블록(BLK1)에 포함된 모든 셀 스트링들(NS11~NS33)에 포함된 모든 메모리 셀들(MCs)에 보정 전압(Correction Voltage, Vco)을 인가할 수 있다. 보정 전압(Vco)의 전압 레벨은 프로그램 동작시 메모리 셀에 인가되는 프로그램 전압(Vpgm)의 전압 레벨과 동일할 수 있다.
보정 동작을 수행함으로써, 제1 메모리 블록(BLK1)에 포함된 셀들 중 과 소거된 셀에 전자들이 공급될 수 있다. 정상 메모리 셀과 비교하여 과 소거된 셀의 경우, 워드 라인과 채널 간의 채널 포텐셜(channel potential) 차이가 상대적으로 크다. 그에 따라, 전하 저장층(CS)에 누적된 정공과 보정 동작을 통해 공급된 전자가 재결합(recombination)할 수 있다. 즉, 전하 저장층(CS)에 전자들을 공급함으로써 전하 저장층(CS)에 누적된 정공이 제거될 수 있다.
이 때, 보정 동작이 수행됨에 따라 과 소거된 셀에 전자들이 트랩될 수 있고, 트랩된 전하량은 과 소거된 셀마다 다를 수 있다. 따라서 비휘발성 메모리 장치(140)는 보정 동작을 통해서 과 소거된 셀의 문 턱 전압을 임계값 이상으로 증가시킬 수 있다.
단계(S63)에서, 비휘발성 메모리 장치(140)는 컨트롤러(130)의 프로그램 커맨드(CMD)에 따라 프로그램 동작을 수행할 수 있다. 예를 들어, 비휘발성 메모리 장치(140)가 프로그램 동작을 수행함에 따라, 제1 메모리 블록(BLK1)의 제1 워드라인(WL1)에 대응하는 페이지에 포함된 메모리 셀들(MCs)에 프로그램 전압(Vpgm)이 인가될 수 있다. 즉, 제1 메모리 블록(BLK1)의 제1 워드라인(WL1)에 대응하는 페이지에 포함된 메모리 셀들(MCs)의 전하 저장층(CS)에 전자들이 공급될 수 있다. 비휘발성 메모리 장치(140)의 메모리 페이지 단위로 프로그램 동작을 수행할 수 있다.
단계(S65)에서, 비휘발성 메모리 장치(140)는 프로그램 검증 동작을 수행할 수 있다. 예를 들어, 비휘발성 메모리 장치(140)는 프로그램 동작이 수행된 제1 워드라인(WL1)에 대응하는 페이지에 대하여 프로그램 검증 전압을 인가함으로써 정상 프로그램 여부를 확인할 수 있다. 메모리 셀의 문턱 전압이 소거 검증 전압 이상인 경우, 비휘발성 메모리 장치(140)는 정상 프로그램된 것으로 판단하여 절차가 종료될 수 있다.
실시예에 있어서, 비휘발성 메모리 장치(140)는 선택된 메모리 셀에 대하여 프로그램 동작을 수행하는 동안, 비선택된 나머지 셀들에 대하여 채널을 플로팅(floating) 시킨 후 워드라인들에 대하여 보정 전압(Vco)을 인가함으로써 과 소거된 셀에 대한 보정 동작을 동시에 수행할 수 있다.
실시예에 있어서, 비휘발성 메모리 장치(140)는 메모리 장치의 성능 열화 지표에 기초하여 주기적으로 보정 동작을 수행할 수 있다. 성능 열화 지표는, 비휘발성 메모리 장치의 소거 횟수, 프로그래밍 루프 카운트(programming loop count), 원-샷 프로그램 적용을 통한 온/오프 셀의 비율, WAF(write amplification factor) 중 적어도 하나를 의미한다.
도 7은 예시적인 실시예에 따른 스토리지 장치의 동작을 나타내는 도면(700)이다. 상세하게는, 도 1의 비휘발성 메모리 장치(140)에서 수행되는 과 소거된 셀에 대한 보정 동작을 설명하기 위한 도면이다. 이하에서는, 도 1 내지 도 4를 참조하여 설명한다.
도 7을 참조하면, 과 소거된 셀에 대한 보정 동작은 단계들(S71, S73, S75, S77, S79)을 포함할 수 있다. 과 소거된 셀에 대한 보정 동작은 메모리 블록 단위로 수행될 수 있다.
단계(S71)에서, 비휘발성 메모리 장치(140)는 컨트롤러(130)의 소거 커맨드(CMD)에 따라 소거 동작을 수행할 수 있다. 예를 들어, 비휘발성 메모리 장치(140)가 소거 동작을 수행함에 따라, 제1 메모리 블록(BLK1)에 포함된 메모리 셀들(MCs)의 전하 저장층(CS)에 트랩된 전자들이 제거될 수 있다. 프로그램/소거 사이클(PE)이 반복 수행되는 과정에서 문턱 전압이 임계값 이하로 감소된, 과 소거된(deep-erased) 셀이 발생할 수 있다.
단계(S73)에서, 컨트롤러(130)는 비휘발성 메모리 장치(140)의 성능에 대한 열화 지표를 식별할 수 있다. 비휘발성 메모리 장치(140)의 성능에 대한 열화 지표는, 비휘발성 메모리 장치의 소거 횟수, 프로그래밍 루프 카운트(programming loop count), 원-샷 프로그램 적용을 통한 온/오프 셀의 비율, WAF(write amplification factor) 중 적어도 하나를 의미할 수 있다.
단계(S75)에서, 컨트롤러(130)는 비휘발성 메모리 장치(140)의 성능에 대한 열화 지표가 임계값 이상인지 여부를 판단할 수 있다. 즉, 컨트롤러(130)는 메타 데이터 버퍼(MBF)에 저장된 메타 데이터에 기초하여 비휘발성 메모리 장치(140)가 보정 조건을 만족하는지 판단할 수 있다. 예를 들어, 컨트롤러(130)는 메타 데이터 버퍼(MBF)에 저장된 각 메모리 블록의 소거 횟수(EC), 프로그래밍 루프 카운트 등에 기초하여 비휘발성 메모리 장치(140)가 보정 조건을 충족하는지 판단할 수 있다. 성능에 대한 열화 지표가 임계값 이상 경우, 비휘발성 메모리 장치(140)는 단계(S77)을 수행할 수 있다. 성능에 대한 열화 지표가 임계값 미만 경우, 비휘발성 메모리 장치(140)는 단계(S79)를 수행 할 수 있다.
단계(S77)에서, 비휘발성 메모리 장치(140)는 과 소거된 셀의 문턱 전압에 대한 보정 동작을 수행할 수 있다. 비휘발성 메모리 장치(140)는 워드 라인과 채널 간의 상대적인 채널 포텐셜 차이를 이용하여 전하 저장층(CS)에 전자들을 공급함으로써 과 소거된 셀의 문턱 전압에 대한 보정 동작을 수행할 수 있다. 즉, 비휘발성 메모리 장치(140)는 스트링 선택 라인들(SSL1~SSL3) 및 접지 선택 라인들(GSL1~GSL3)을 오프(off) 시킨 상태에서, 제1 메모리 블록(BLK1)에 포함된 모든 셀 스트링들(NS11~NS33)에 포함된 모든 메모리 셀들(MCs)에 보정 전압(Vco)을 인가할 수 있다. 과 소거된 셀의 보정 전압(Vco)의 전압 레벨은 프로그램 동작시 메모리 셀에 인가되는 프로그램 전압(Vpgm)의 전압 레벨과 동일할 수 있다.
단계(S79)에서, 비휘발성 메모리 장치(140)는 소거 검증 동작을 수행할 수 있다. 비휘발성 메모리 장치(140)는 보정 동작이 수행된 메모리 셀들에 대하여 소거 검증 전압을 인가함으로써 정상 소거 여부를 확인할 수 있다. 메모리 셀의 문턱 전압이 소거 검증 전압 이하인 경우, 비휘발성 메모리 장치(140)는 정상 소거된 것으로 판단하여 절차가 종료될 수 있다.
실시예에 있어서, 비휘발성 메모리 장치(140)는 미리 설정된 범위내에 셀의 문턱 전압이 포함될 때까지 보정 동작을 포함하는 소거 동작을 반복하거나, 열화 지표에 기초하여 결정된 주기에 따라 보정 동작을 주기적으로 수행할 수 있다.
도 8은 예시적인 실시예에 따른 스토리지 장치의 동작을 나타내는 도면(800)이다. 상세하게는, 도 1의 비휘발성 메모리 장치(140)에서 수행되는 과 소거된 셀에 대한 보정 동작을 설명하기 위한 도면이다. 이하에서는, 도 1 내지 도 4를 참조하여 설명한다.
도 8을 참조하면, 과 소거된 셀에 대한 보정 동작은 단계들(S81, S83, S85, S87, S89)을 포함할 수 있다. 과 소거된 셀에 대한 보정 동작은 메모리 블록 단위로 수행될 수 있다.
단계(S81)에서, 컨트롤러(130)는 비휘발성 메모리 장치(140)의 성능에 대한 열화 지표를 식별할 수 있다. 비휘발성 메모리 장치(140)의 성능에 대한 열화 지표는, 비휘발성 메모리 장치의 소거 횟수, 프로그래밍 루프 카운트(programming loop count), 원-샷 프로그램 적용을 통한 온/오프 셀의 비율, WAF(write amplification factor) 중 적어도 하나를 의미할 수 있다.
단계(S83)에서, 컨트롤러(130)는 비휘발성 메모리 장치(140)의 성능에 대한 열화 지표가 임계값 이상인지 여부를 판단할 수 있다. 즉, 컨트롤러(130)는 메타 데이터 버퍼(MBF)에 저장된 메타 데이터에 기초하여 비휘발성 메모리 장치(140)가 보정 조건을 만족하는지 판단할 수 있다. 예를 들어, 컨트롤러(130)는 메타 데이터 버퍼(MBF)에 저장된 각 메모리 블록의 소거 횟수(EC), 프로그래밍 루프 카운트 등에 기초하여 비휘발성 메모리 장치(140)가 보정 조건을 충족하는지 판단할 수 있다. 성능에 대한 열화 지표가 임계값 이상 경우, 비휘발성 메모리 장치(140)는 단계(S85)을 수행할 수 있다. 성능에 대한 열화 지표가 임계값 미만 경우, 비휘발성 메모리 장치(140)는 단계(S87)를 수행 할 수 있다.
단계(S85)에서, 비휘발성 메모리 장치(140)는 과 소거된 셀의 문턱 전압에 대한 보정 동작을 수행할 수 있다. 비휘발성 메모리 장치(140)는 워드 라인과 채널 간의 상대적인 채널 포텐셜 차이를 이용하여 전하 저장층(CS)에 전자들을 공급함으로써 과 소거된 셀의 문턱 전압에 대한 보정 동작을 수행할 수 있다. 즉, 비휘발성 메모리 장치(140)는 스트링 선택 라인들(SSL1~SSL3) 및 접지 선택 라인들(GSL1~GSL3)을 오프(off) 시킨 상태에서, 제1 메모리 블록(BLK1)에 포함된 모든 셀 스트링들(NS11~NS33)에 포함된 모든 메모리 셀들(MCs)에 보정 전압(Vco)을 인가할 수 있다. 과 소거된 셀의 보정 전압(Vco)의 전압 레벨은 프로그램 동작시 메모리 셀에 인가되는 프로그램 전압(Vpgm)의 전압 레벨과 동일할 수 있다.
단계(S87)에서, 비휘발성 메모리 장치(140)는 컨트롤러(130)의 프로그램 커맨드(CMD)에 따라 프로그램 동작을 수행할 수 있다. 예를 들어, 비휘발성 메모리 장치(140)가 프로그램 동작을 수행함에 따라, 제1 메모리 블록(BLK1)의 제1 워드라인(WL1)에 대응하는 페이지에 포함된 메모리 셀들(MCs)에 프로그램 전압(Vpgm)이 인가될 수 있다. 즉, 제1 메모리 블록(BLK1)의 제1 워드라인(WL1)에 대응하는 페이지에 포함된 메모리 셀들(MCs)의 전하 저장층(CS)에 전자들이 공급될 수 있다. 비휘발성 메모리 장치(140)의 메모리 페이지 단위로 프로그램 동작을 수행할 수 있다.
단계(S89)에서, 비휘발성 메모리 장치(140)는 프로그램 검증 동작을 수행할 수 있다. 예를 들어, 비휘발성 메모리 장치(140)는 프로그램 동작이 수행된 제1 워드라인(WL1)에 대응하는 페이지에 대하여 프로그램 검증 전압을 인가함으로써 정상 프로그램 여부를 확인할 수 있다. 메모리 셀의 문턱 전압이 소거 검증 전압 이상인 경우, 비휘발성 메모리 장치(140)는 정상 프로그램된 것으로 판단하여 절차가 종료될 수 있다.
실시예에 있어서, 비휘발성 메모리 장치(140)는 미리 설정된 범위내에 셀의 문턱 전압이 포함될 때까지 보정 동작을 포함하는 프로그램 동작을 반복하거나, 열화 지표에 기초하여 결정된 주기에 따라 보정 동작을 주기적으로 수행할 수 있다.
실시예에 있어서, 비휘발성 메모리 장치(140)는 선택된 메모리 셀에 대하여 프로그램 동작을 수행하는 동안, 비선택된 나머지 메모리 셀들에 대하여 채널을 플로팅(floating) 시킨 후 워드라인들에 대하여 보정 전압(Vco)을 인가함으로써 과 소거된 셀에 대한 보정 동작을 수행할 수 있다. 프로그램 동작과 보정 동작을 동시에 수행함으로써, 비휘발성 메모리 장치(140)에 별도의 구성을 추가하지 않고 과 소거된 셀에 대해 보정을 효율적으로 수행 가능한 특성을 가질 수 있다.
도 9는 예시적인 실시예에 따른 비휘발성 메모리 장치의 프로그램 동작을 나타내는 도면이고, 도 10은 예시적인 실시예에 따른 비휘발성 메모리 장치의 소거 동작을 나타내는 도면이고, 도 11은 실시예에 따른 비휘발성 메모리 장치의 보정 동작을 나타내는 도면이다. 상세하게는, 도 9 내지 도 11은 도 1 내지 도 4의 비휘발성 메모리 장치(140)의 동작들을 설명하기 위한 도면이다. 이하에서는, 도 1 내지 도 8을 참조하여 설명한다.
도 9를 참조하면, 비휘발성 메모리 장치(140)는 프로그램 동작(PGM)을 수행하기 위해, 선택된 비트라인(이하에서는 제1 비트라인(BL1)으로 설명한다)에 접지 전압(VSS)을 인가하고, 선택되지 않은 비트 라인들(이하에서는 제2 비트라인(BL2) 및 제3 비트라인(BL3)으로 설명한다)에 전원 전압(VDD)를 인가할 수 있다. 그와 동시에, 비휘발성 메모리 장치(140)는 선택된 워드 라인(이하에서는 제6 워드라인(WL6)으로 설명한다)에 프로그램 전압(Vpgm)을 인가하고, 선택되지 않은 워드 라인들(WL1~WL5, WL7~WL8)에 패스 전압(Vpass)를 인가할 수 있다. 비휘발성 메모리 장치(140)는 워드라인 단위 또는 물리 페이지 단위로 프로그램 전압(Vpgm)을 인가할 수 있다.
그에 따라, 선택된 비트 라인(BL1)과 선택된 워드 라인(WL6)이 중첩되는 메모리 셀(A)이 프로그램될 수 있다. 메모리 셀(A)의 전하 저장층(CS)에 전자가 트랩되어 저장될 수 있다. 메모리 셀(A)이 멀티 레벨 셀(MLC)인 경우에는, 메모리 셀의 문턱 전압 산포를 정확하게 제어하기 위하여, 프로그램 전압(Vpgm)의 전압 레벨을 단계적으로 증가시키면서 프로그램하는 증가형 스텝 펄스 프로그램(ISPP) 방식으로 프로그램될 수 있다.
프로그램 전압(Vpgm)의 전압 레벨은 패스 전압(Vpass)의 전압 레벨보다 높을 수 있다. 프로그램 전압(Vpgm) 및 패스 전압(Vpass)의 전압 레벨은 전원 전압(VDD)의 전압 레벨보다 높을 수 있다. 예를 들어, 프로그램 전압(Vpgm)은 15V이고, 패스 전압(Vpass)은 10V이고, 전원 전압(VDD)은 3V일 수 있다.
비휘발성 메모리 장치(140)는 프로그램 동작(PGM)을 수행한 뒤, 소거 동작(ER)을 수행할 수 있다. 비휘발성 메모리 장치(140)는 소거 동작(ER)을 수행함으로써, 추후에 다시 프로그램될 수 있다. 프로그램 동작(PGM)과 소거 동작(ER)은 프로그램/소거 사이클(PE)을 구성할 수 있다. 소거 동작(ER)은 도 10을 참조하여 보다 상세하게 설명한다.
도 10을 참조하면, 비휘발성 메모리 장치(140)는 소거 동작(ER)을 수행하기 위해, 모든 비트라인들(BL1~BL3)을 플로트(Float)시킬 수 있다. 동시에, 메모리 셀들 각각의 벌크에 소거전압(Ver)을 인가하고, 모든 워드라인(WL1~WL8)에 워드라인 소거전압(Vew)을 인가할 수 있다. 상기 벌크는 메모리 셀들의 웰 영역을 의미할 수 있다. 소거 전압(Ver)은 증가형 스텝 펄스 소거(ISPE, Incremental Step Pulse Erase) 방식으로 인가될 수 있다. 스트링 선택 라인(SSL) 및 접지 선택 라인들(GSL)은 플로트(Float)될 수 있다. 그에 따라, 표면층(S) 및 워드라인들(WL1~WL8) 사이에 전압 차이가 발생하고, 메모리 셀들(MC1~MC8)에서 Fowler-Nordheim 터널링이 발생할 수 있다. 그에 따라, 메모리 셀(A)의 전하 저장층(CS)에 트랩된 전자들이 소거될 수 있다. 소거 동작(ER)은 메모리 블록 단위로 수행될 수 있다.
소거 전압(Ver)의 전압 레벨은 워드라인 소거전압(Vew)의 전압 레벨보다 높을 수 있다. 워드라인 소거전압(Vew)의 전압 레벨은 접지 전압(VSS)의 전압 레벨과 같을 수 있다. 예를 들어, 소거 전압(Ver)은 20V이고, 워드라인 소거전압(Vew)은 0V일 수 있다. 소거 전압(Ver)의 전압 레벨은 프로그램 전압(Vpgm)의 전압 레벨보다 클 수 있다.
비휘발성 메모리 장치(140)는 프로그램/소거 사이클(PE)을 반복하는 수행함에 따라 전술된 도 7 및 도 8을 통해 설명한 보정 조건을 만족할 수 있다. 예컨대, 비휘발성 메모리 장치(140)의 메모리 셀들(MCs)은 전하 저장층(CS)에 정공이 누적되어 메모리 셀의 리텐션 특성이 열화된 상태일 수 있다. 리텐션 특성이 열화된 상태를 개선하기 위해 보정 동작은 복수회 수행될 수 있고, 연속적으로 수행될 수 있다. 따라서, 보정 동작에 대하여 도 11을 참조하여 보다 상세하게 설명한다.
도 11을 참조하면, 비휘발성 메모리 장치(140)는 보정 동작을 수행하기 위해, 선택된 비트라인(이하에서는 제1 비트라인(BL1)으로 설명한다)에 접지 전압(VSS)을 인가하고, 선택되지 않은 비트 라인들(이하에서는 제2 비트라인(BL2) 및 제3 비트라인(BL3)으로 설명한다)에 전원 전압(VDD)를 인가할 수 있다. 그와 동시에, 비휘발성 메모리 장치(140)는 선택된 워드 라인(이하에서는 제6 워드라인(WL6)으로 설명한다)에 프로그램 전압(Vpgm)을 인가하고, 선택되지 않은 워드 라인들(WL1~WL5, WL7~WL8)에 보정 전압(Vco)를 인가할 수 있다. 그에 따라, 선택된 비트 라인(BL1)과 선택된 워드 라인(WL6)이 중첩되는 메모리 셀(A) 이외 나머지 메모리 셀들 중에서 과 소거된 메모리 셀이 소프트 프로그램될 수 있다. 메모리 셀(A) 이와 나머지 메모리 셀들 중에서 과 소거된 메모리 셀에 대한 보정 동작은 프로그램 동작과 동시에 수행되거나 프로그램 동작/소거 동작의 전후 동작으로 수행될 수 있다.
보정 동작을 수행함에 따라, 메모리 블록의 과 소거된 메모리 셀은 소프트 프로그램이 될 수 있다. 즉, 과 소거된 메모리 셀의 전하 저장층(CS)에 전자가 제공될 수 있고, 제공된 전자는 각 전하 저장층(CS)에 누적된 정공들과 재결합하여 소거될 수 있다. 보정 동작을 통해 메모리 셀에 누적된 정공이 제거되므로 측면 전하 이동 현상이 개선되고, 과 소거된 셀의 문턱 전압이 증가됨으로써 리텐션 특성이 향상될 수 있다.
이후에는 프로그램/소거 사이클(PE)이 반복될 수 있다. 일 실시예에서 과 소거된 셀에 대한 보정 동작은 프로그램/소거 사이클(PE)에 포함된 일부로서 주기적으로 수행될 수 있다. 이때, 보정 동작의 주기는 메모리 셀들의 성능 열화 지표에 기초하여 설정될 수 있다.
다른 실시예에서 과 소거된 셀에 대한 보정 동작은 프로그램/소거 사이클(PE)에서 도 7 및 도 8을 통해 설명된 보정 조건(예: 메모리 셀들의 성능 열화 지표)을 만족하는 경우에 선택적으로 수행될 수 있다. 그에 따라, 메모리 셀들이 열화되었을 때에 한하여 선택적으로 과 소거된 셀에 대한 보정 동작이 수행될 수 있다.
도 12는 예시적인 실시예에 따른 비휘발성 메모리 장치의 구조를 나타내는 단면도이다. 상세하게는, 도 1 및 도 2의 비휘발성 메모리 장치(140)의 구조를 설명하기 위한 도면이다. 이하에서, 도 1 및 도 2를 참조하여 설명한다.
도 12를 참조하면, 비휘발성 메모리 장치(140)는 주변 회로 영역(PERI) 및 셀 영역(CELL)을 포함할 수 있다. 주변 회로 영역(PERI) 및 셀 영역(CELL)은 각각 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
비휘발성 메모리 장치(140)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bondng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 예를 들어로, 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예를 들어, 본딩 메탈이 구리(Cu)로 형성되는 경우, 본딩 방식은 Cu-Cu 본딩 방식일 수 있다. 다른 실시 예에서, 본딩 메탈은 구리(Cu)뿐만 아니라, 알루미늄(Al) 또는 텅스텐(W) 등으로도 형성될 수 있다.
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
도 12에는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시되나 이에 제한되는 것은 아니며, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 워드라인들(330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부에는 각각 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있고, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CHS)는 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있다. 상기 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 비트라인(360c)은 제2 기판(310)의 상면에 평행한 방향(Y축 방향)을 따라 연장될 수 있다.
채널 구조체(CH) 및 비트라인(360c)이 배치되는 영역은 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 페이지 버퍼(393)를 구성하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 예를 들어, 비트라인(360c)은 주변 회로 영역(PERI)의 상부 본딩 메탈(371c, 372c)과 연결될 수 있고, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다. 페이지 버퍼(393)는 도 2에서 전술된 페이지 버퍼(144)에 대응될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제 1 방향(Y축 방향)에 수직하면서 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있고, 복수의 셀 컨택 플러그들(340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 워드라인들(330) 중 적어도 일부가 제2 방향을 따라 서로 다른 길이로 연장됨으로써 제공하는 패드들을 통해 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 로우 디코더(394)를 구성하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 구성하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 예를 들어, 회로 소자들(220b)의 동작 전압이 회로 소자들(220c)의 동작 전압보다 작을 수 있다. 로우 디코더(394)는 도 2의 로우 디코더(142)에 대응될 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 도전성 물질(예를 들어, 금속, 금속 화합물, 폴리실리콘 등)로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
외부 패드 본딩 영역(PA)은 입출력 패드들(205, 305)을 포함할 수 있다. 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201)이 형성될 수 있고, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있고, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제 2 입출력 패드(305)는 회로 소자(220a)와 전기적으로 연결될 수 있다.
제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(330)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시 예에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 예를 들어, 비휘발성 메모리 장치(140)는 제1 기판(210)의 상부에 배치되는 제1 입출력 패드(205)만 포함하거나, 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만 포함할 수 있다. 또는, 비휘발성 메모리 장치(140)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
비휘발성 메모리 장치(140)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(273a)과 동일한 형태의 상부 메탈 패턴(372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
도 13은 예시적인 실시예에 따른 컴퓨팅 시스템을를 나타내는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(200)은 메모리 시스템(210), 프로세서(220), RAM(230), 입출력 장치(240), 및 전원 장치(250) 포함할 수 있다. 한편, 도 11에는 도시되지 않았으나, 컴퓨팅 시스템(200)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(200)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(220)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(220)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(220)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(260)를 통하여 RAM(230), 입출력 장치(240) 및 메모리 시스템(210)과 통신을 수행할 수 있다. 실시예에 따라, 프로세서(220)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 시스템(210)은 버스(260)를 통하여 프로세서(220), RAM(230) 및 입출력 장치(240)와 통신할 수 있다. 메모리 시스템(210)은 프로세서(220)의 요청에 따라, 수신되는 데이터를 저장하거나 저장된 데이터를 프로세서(220), RAM(230) 또는 입출력 장치(240)에 제공할 수 있다.
한편, 메모리 시스템(210)은 도 1을 참조하여 설명한 메모리 시스템(100)일 수 있다. 메모리 시스템(210)은 메모리(211) 및 메모리 컨트롤러(212)를 포함할 수 있다. 메모리(211)는 도 2 내지 도 11을 참조하여 설명한 비휘발성 메모리 장치(140)에 대응될 수 있다. 즉, 메모리 시스템(210)은 도 2 내지 도 11을 참조하여 설명한 비휘발성 메모리 장치(140)를 포함할 수 있다.
메모리(211)는 도 5 내지 도 11을 참조하여 설명한 본 개시의 실시 예에 따른 동작 방법에 따라, 메모리 컨트롤러(212)의 제어에 기초하여 동작할 수 있다. 예를 들어, 메모리(211)는 프로그램 및 소거 사이클(P/E cycle) 내에서 주기에 기초하여 반복적으로 수행될 수 있다. 또는 메모리(211)는 보정 조건을 만족하는 경우에 한하여, 선택적으로 과 소거된 셀에 대한 보정 동작을 수행할 수 있다. 보정 동작은 복수회 연속적으로 수행될 수 있다. 메모리 컨트롤러(212)는 메모리(211)가 보정 조건을 만족하는지 판단할 수 있고, 이에 기초하여 보정 동작을 제어할 수 있다. 메모리(211)가 보정 동작을 수행함에 따라, 메모리(211)의 측면 전자 이동 현상에 의한 과 소거된 셀의 문턱 전압이 개선될 수 있고, 신뢰성이 향상된 메모리 시스템(210)이 제공될 수 있다.
RAM(230)은 컴퓨팅 시스템(200)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(230)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(240)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(250)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 14는 예시적인 실시예에 따른 SSD 시스템을 나타내는 블록도이다.
도 14를 참조하면, SSD 시스템(300)은 호스트(310) 및 SSD(320)를 포함할 수 있다. SSD(320)는 신호 커넥터(signal connector)를 통해 호스트(310)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받을 수 있다.
SSD(320)는 SSD 컨트롤러(321), 보조 전원 장치(322) 및 복수의 메모리 장치들(323, 324, 325)을 포함할 수 있다. 복수의 메모리 장치들(323, 324, 325)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 복수의 메모리 장치들(323, 324, 325) 중 적어도 하나는 도 2 내지 도 4를 참조하여 설명한 비휘발성 메모리 장치(140)를 포함할 수 있다. 구체적으로, 복수의 메모리 장치들(323, 324, 325) 중 적어도 하나는, 도 5 내지 도 11을 참조하여 설명한 본 개시의 실시예에 따른 동작 방법에 따라 SSD 컨트롤러(321)의 제어에 기초하여 과 소거된 셀에 대한 보정 동작을 수행할 수 있다. 그에 따라, 복수의 메모리 장치들(323, 324, 325) 중 과 소거된 셀에 대한 보정 동작을 수행한 메모리 장치의 리텐션 특성이 개선될 수 있고, 신뢰성이 향상된 SSD 시스템(300)이 제공될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (10)
- 비휘발성 메모리 장치에 있어서,
복수의 블록을 포함하는 메모리; 및
컨트롤러를 포함하고, 상기 컨트롤러는,
상기 메모리의 적어도 하나의 블록에 대하여 소거(erase) 동작을 수행하고,
상기 적어도 하나의 블록의 복수의 셀들 중 과 소거(deep erased)된 셀의 문턱 전압(threshold voltage)에 대한 보정 동작을 수행하고,
상기 복수의 셀들의 문턱 전압이 미리 설정된 범위 내에 포함되는지 여부를 식별함으로써, 소거 검증(erase verify) 동작을 수행하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 청구항 1에 있어서,
상기 보정 동작을 수행하기 위해 상기 컨트롤러는,
상기 적어도 하나의 블록의 SSL(string select line) 및 GSL(GND select line)을 오프 시킴으로써 상기 적어도 하나의 블록의 채널들을 플로팅(floating) 시키고, 상기 적어도 하나의 블록의 워드라인들에 보정 전압을 인가하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 청구항 2에 있어서,
상기 보정 전압의 전압 레벨은,
상기 적어도 하나의 블록이 프로그램 동작을 수행할 때 상기 적어도 하나의 블록에 인가되는 프로그램 전압의 전압 레벨과 같은 것을 특징으로 하는 비휘발성 메모리 장치. - 청구항 1에 있어서,
상기 소거 검증 동작을 수행하기 위해, 상기 컨트롤러는,
상기 적어도 하나의 블록의 상기 복수의 셀들의 문턱 전압들이 상기 미리 설정된 범위 내에 포함되지 않는 경우, 상기 미리 설정된 범위에 포함될 때까지 상기 적어도 하나의 블록에 대한 상기 보정 동작을 반복 수행하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치. - 청구항 1에 있어서,
상기 메모리의 성능 열화 지표는,
상기 적어도 하나의 블록의 소거 횟수, 프로그래밍 루프 카운트(programming loop count), 원-샷 프로그램 적용을 통한 온/오프 셀의 비율, WAF(write amplification factor) 중 적어도 하나를 의미하는 것을 특징으로 하는 비휘발성 메모리 장치. - 청구항 1에 있어서,
상기 컨트롤러는,
상기 보정 동작을 상기 비휘발성 메모리 장치의 블록(block) 단위로 적용시키도록 구성된 것을 특징으로 하는 비휘발성 메모리 장치. - 반도체 장치에 있어서,
메모리 장치; 및
컨트롤러를 포함하고, 상기 컨트롤러는,
프로그램(program) 동작의 사전 동작으로서, 과 소거(deep erased)된 셀의 문턱 전압(threshold voltage)에 대한 보정 동작을 수행하고,
상기 보정된 메모리 장치의 복수의 셀들에 대하여 프로그램 동작을 수행하고,
상기 메모리 장치의 복수의 셀들의 문턱 전압이 미리 설정된 범위 내에 포함되는지 여부를 식별함으로써, 프로그램 검증(program verify) 동작을 수행하도록 구성되는 것을 특징으로 하는 반도체 장치. - 청구항 7에 있어서,
상기 보정 동작을 수행하기 위해 상기 컨트롤러는,
상기 메모리 장치의 SSL(string select line) 및 GSL(GND select line)을 오프 시킴으로써 상기 메모리 장치의 채널들을 플로팅(floating) 시키고, 상기 메모리 장치에 보정 전압을 인가하도록 구성되는 것을 특징으로 하는 반도체 장치. - 메모리 장치를 포함하는 반도체 장치의 동작 방법에 있어서,
상기 메모리 장치에 대하여 소거(erase) 동작을 수행하는 단계,
상기 메모리 장치의 성능에 대한 열화 지표를 식별하는 단계, 및
상기 열화 지표가 임계 값 이상인 경우, 과 소거(deep erased)된 셀의 문턱 전압(threshold voltage)에 대한 보정 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 방법. - 청구항 9에 있어서,
상기 메모리 장치의 성능에 대한 열화 지표는,
상기 메모리 장치의 소거 횟수, 프로그래밍 루프 카운트(programming loop count), 원-샷 프로그램 적용을 통한 온/오프 셀의 비율, WAF(write amplification factor) 중 적어도 하나를 의미하는 것을 특징으로 하는 방법.
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