KR20130085154A - 비휘발성 메모리 장치, 그것을 포함하는 비휘발성 메모리 시스템, 그것의 프로그램 방법, 그리고 그것을 제어하는 컨트롤러 동작 방법 - Google Patents

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Abstract

본 발명은 커플링 프로그램 제어 유닛을 포함하는 플래시 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 플래시 메모리 장치는 제 1 데이터 패턴을 프로그램하는 제 1 메모리 셀, 프로그램 전압을 사용하여 프로그램 는 제 2 메모리 셀; 및 제 1 데이터 패턴에 대응되는 검증 전압을 사용하여, 제 1 메모리 셀의 상기 제 1 데이터 패턴의 프로그램 여부를 검증하고, 제 1 메모리 셀의 검증 결과가 패스일 때, 상기 제 2 메모리 셀의 프로그램이 종료된다.

Description

비휘발성 메모리 장치, 그것을 포함하는 비휘발성 메모리 시스템, 그것의 프로그램 방법, 그리고 그것을 제어하는 컨트롤러 동작 방법 {NONVOLATILE MEMORY DEVICE, NOVOLATILE MEMORY SYSTEM, PROGRAM METHOD THEREOF, AND OPERATION METHOD OF CONTROLLER CONTROLLING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 커플링 프로그램 제어 유닛을 포함하는 비휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 불휘발성 메모리로 분류된다. 휘발성 메모리는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리 장치는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지므로, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리 장치는 하나의 메모리 셀에 싱글 비트 데이터(single bit data)를 저장할 수도 있고, 두 비트 이상의 멀티 비트 데이터(multi bit data)를 저장할 수 있다. 싱글 비트 데이터를 저장하는 플래시 메모리 장치(이하, SLC 플래시 메모리 장치라 함)는 문턱 전압 분포에 따라 하나의 소거 상태와 하나의 프로그램 상태를 갖는다. 멀티 비트 데이터를 저장하는 플래시 메모리 장치(이하, MLC 플래시 메모리 장치라 함)는 문턱 전압 분포에 따라 하나의 소거 상태와 복수의 프로그램 상태를 갖는다.
특히 MLC 플래시 메모리 장치는 각 프로그램 상태들 간의 읽기 마진(read margin)을 확보하는 것이 중요하다. 그러나 플래시 메모리 장치는 프로그램 동작 중에 여러 가지 원인으로 인해 문턱 전압이 변할 수 있다. 예를 들면, 메모리 셀의 문턱 전압의 상승으로 인해, 소거 상태가 프로그램 상태와 겹칠 수 있다. 그 결과로 읽기 동작 시에 읽기 페일이 발생할 수 있다. 메모리 셀의 문턱 전압을 변하게 할 수 있는 요인들로는 커플링 노이즈, 패스 전압 디스터번스, 그리고 프로그램 전압 디스터번스 등이 있다.
본 발명의 목적은 프로그램 동작 시에 발생하는 프로그램 디스터번스를 줄일 수 있는 비휘발성 메모리 장치, 비휘발성 메모리 시스템, 프로그램 방법, 그리고 컨트롤러 동작 방법을 제공하는 데 있다.
본 발명은 커플링 프로그램 제어 유닛을 포함하는 플래시 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 플래시 메모리 장치는 제 1 데이터 패턴을 프로그램하는 제 1 메모리 셀, 프로그램 전압을 사용하여 프로그램하는 제 2 메모리 셀, 제 1 데이터 패턴에 대응되는 검증 전압을 사용하여, 제 1 메모리 셀의 제 1 데이터 패턴의 프로그램 여부를 검증하고, 상기 제 1 메모리 셀의 검증 결과가 패스일 때, 상기 제 2 메모리 셀의 프로그램을 종료한다.
실시 예로서, 제 2 메모리 셀은 상기 제 1 메모리 셀을 상기 제 1 데이터 패턴에 대응되는 검증 전압을 사용하여, 상기 제 1 데이터 패턴의 프로그램 여부를 검증후, 검증 실패인 경우에 프로그램을 수행한다.
다른 실시 예로서, 제 2 셀은 더미 메모리 셀이고, 메모리 컨트롤러로부터 제공된 데이터 패턴을 가지지 않는 메모리 셀이다.
또 다른 실시 예로서, 1 비휘발성 메모리셀은 제 1 워드 라인에 연결되어 있고, 상기 제 2 메모리 셀은 제 2 워드 라인에 연결되어있고, 제 1 워드 라인과 상기 제 2 워드 라인은 서로 인접한 워드 라인이다.
또 다른 실시 예로서, 제 1 메모리 셀은 제 1 비트 라인에 연결되어 있으며, 상기 제 2 메모리 셀은 제 2 비트 라인에 연결되어 있고 제 1 비트 라인 및 상기 제 2 비트 라인은 서로 상이한 비트 라인이다.
본 발명에 의하면, 프로그램 디스터번스를 줄이면서 프로그램 동작을 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 3 비트 멀티 레벨 셀(3bit-MLC) 플래시 메모리의 정상적인 프로그램 수행후 프로그램 및 소거 상태의 문턱 전압 산포를 보여주는 도면이다.
도 4는 본 발명의 일 실시 예에 따른 메모리 셀 어레이의 일 부분을 도시하고 있다.
도 5는 도 4에서 나타난 메모리 셀 어레이 일부분에 제공되는 프로그램 및 검증 전압의 타이밍도이다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 셀 어레이의 일 부분(1110B)을 도시하고 있다.
도 7은 도 6에서 나타난 메모리 셀 일부분에 제공되는 프로그램 및 검증 전압의 타이밍도이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 선택워드 라인과 인접한 워드 라인을 프로그램하는 개념도이다.
도 9는 본 발명의 또 다른 실시 예에 따른 메모리 셀 어레이의 일 부분을 도시하고 있다.
도 10 및 도 11은 도 9에서 나타난 메모리 셀 일부분에 제공되는 프로그램 및 검증 전압의 타이밍도이다.
도 12는 본 발명의 일 실시 예에 따른 비휘발성 메모리 시스템의 블록도이다.
도 13 내지 도 17은 본 발명에 따른 플래시 메모리 장치를 3차원으로 구현한 예를 보여준다.
도 18은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
도 19는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
도 20은 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
도 21은 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
도 22는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
도 23은 본 발명의 다른 실시 예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예 또는 적용 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 플래시 메모리 시스템(1000)은 플래시 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함한다. 도 1에 도시된 플래시 메모리 시스템(1000)에는 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
플래시 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 또는 읽기 동작 등을 수행할 수 있다. 이를 위해 플래시 메모리 장치(1100)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 플래시 메모리 장치(1100)는 전원 라인을 통해 전원(PWR)을 입력받고, 제어 라인을 통해 제어 신호(CTRL)를 입력받는다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
플래시 메모리 장치(1100)는 커플링 프로그램 제어 유닛(coupling program control unit, 1165)을 포함할 수 있다. 커플링 프로그램 제어 유닛(1165)은 플래시 메모리 장치(1100)의 선택 워드 라인의 특정 데이터 패턴의 프로그램을 인접 셀의 커플링 영향(coupling effect)을 이용하여 수행함으로서, 선택 워드 라인의 프로그램을 제어할 수 있다. 커플링 프로그램 제어 유닛(1165)은 메모리 컨트롤러(1200) 내에 포함될 수도 있다. 이 경우에, 커플링 프로그램 제어 유닛(1165)은 플래시 변환 계층(FTL)에 의해 관리될 수 있다.
도 2는 도 1에 도시된 플래시 메모리 장치를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 플래시 메모리 장치(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼 회로(1130), 데이터 입출력 회로(1140), 전압 발생기(1150), 그리고 제어 로직(1160)을 포함한다.
메모리 셀 어레이(1110)는 복수의 메모리 블록(memory block)으로 구성될 수 있다. 도 2에서는 예로서 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 복수의 물리 페이지(physical page)로 구성될 수 있다. 여기에서, 물리 페이지는 하나의 워드 라인에 연결되어 있는 메모리 셀의 집합을 의미한다. 도 2에서 참조번호 1111은 하나의 물리 페이지의 예이다. 각각의 물리 페이지는 복수의 메모리 셀로 구성될 수 있다. 각각의 메모리 셀은 컨트롤 게이트와 플로팅 게이트를 갖는 셀 트랜지스터로 구성될 수 있다.
하나의 메모리 셀에는 싱글 비트 데이터 또는 두 비트 이상의 멀티 비트 데이터가 저장될 수 있다. 싱글 비트 데이터가 저장될 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell) 또는 싱글 비트 셀(single bit cell)이라 부르고, 멀티 비트 데이터가 저장될 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 또는 멀티 비트 셀(multi bit cell)이라 부른다.
2 비트 MLC 플래시 메모리 장치의 경우, 하나의 물리 페이지(physical page)에 두 개의 논리 페이지(logical page)가 저장될 수 있다. 여기에서, 논리 페이지는 하나의 물리 페이지에 동시에 프로그램될 수 있는 데이터의 집합을 의미한다. 3 비트 MLC 플래시 메모리 장치의 경우에는, 하나의 물리 페이지(1111)에 세 개의 논리 페이지가 저장될 수 있을 것이다.
한편, 메모리 셀 어레이(1110)는 복수의 셀 스트링(cell string)으로 구성되어 있다. 각각의 셀 스트링(예를 들면, 1101)은 스트링 선택 라인(SSL; String Selection Line)에 연결되는 스트링 선택 트랜지스터, 복수의 워드 라인(WL1~WLn)에 연결되는 복수의 메모리 셀, 그리고 접지 선택 라인(GSL; Ground Selection Line)에 연결되는 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(CSL; Common Source Line)에 연결된다.
계속해서 도 2를 참조하면, 어드레스 디코더(1120)는 선택 라인(SSL, GSL) 또는 워드 라인(WL1~WLn)을 통해 메모리 셀 어레이(1110)와 연결된다. 프로그램 또는 읽기 동작 시에, 어드레스 디코더(1120)는 어드레스(ADDR)를 입력받고, 어느 하나의 워드 라인(예를 들면, WLn-1)을 선택할 수 있다. 이하에서는 이를 선택 워드 라인(selected wordline)이라고 한다.
페이지 버퍼 회로(1130)는 비트 라인(BL1~BLm)을 통해 메모리 셀 어레이(1110)와 연결된다. 페이지 버퍼 회로(1130)는 복수의 페이지 버퍼(도시되지 않음)로 구성된다. 하나의 페이지 버퍼에는 하나의 비트 라인이 연결(all BL 구조)되거나, 두 개 또는 그 이상의 비트 라인이 연결(shield BL 구조)될 수도 있다. 페이지 버퍼 회로(1130)는 선택 페이지(1111)에 프로그램될 데이터나 선택 페이지(1111)로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(1140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 1 참조, 1200)와 연결된다. 데이터 입출력 회로(1140)는 프로그램 동작 시 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력받고, 읽기 동작 시 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공한다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는 데 필요한 워드 라인 전압(VWL)을 발생한다. 워드 라인 전압(VWL)은 어드레스 디코더(1120)로 제공된다. 도 2를 참조하면, 전압 발생기(1150)는 고전압 발생기(1151), 저전압 발생기(1152), 그리고 음전압 발생기(1153)를 포함한다.
고전압 발생기(1151)는 전원 전압보다 높은 고전압(HV; High Voltage)을 발생할 수 있다. 고전압은 프로그램 전압(Vpgm)이나 패스 전압(Vpass) 등으로 사용될 수 있다. 저전압 발생기(1152)는 전원 전압과 같거나 그보다 낮은 저전압(LV; Low Voltage)을 발생할 수 있다. 전원 전압 또는 저전압은 비트 라인 프리차지 전압 또는 CSL 전압 등으로 사용될 수 있다. 그리고 음전압 발생기(1153)는 OV보다 낮은 음전압(NV; Negative Voltage)을 발생할 수 있다. 음전압은 프로그램 검증 전압 등으로 사용될 수 있다.
제어 로직(1160)은 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 플래시 메모리 장치(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(1160)은 프로그램 동작 시에, 어드레스 디코더(1120)를 제어함으로 선택 워드 라인(예를 들면, WLn-1)으로 프로그램 전압이 제공되도록 하고, 페이지 버퍼 회로(1130) 및 데이터 입출력 회로(1140)를 제어함으로 선택 페이지(1111)에 프로그램 데이터가 제공되도록 할 수 있다.
한편, 제어 로직(1160)은 커플링 프로그램 제어 유닛(1165)을 포함할 수 있다. 커플링 프로그램 제어 유닛(1165)은 프로그램 동작 시, 선택 페이지(1111)의 인접 페이지(1112)에 대한 프로그램 동작을 제어할 수 있다. 이에 대해서는 아래에서 상세히 설명하도록 한다.
도 3은 3 비트 MLC 플래시 메모리의 프로그램 상태를 보여주는 다이어그램이다. 도 3에 도시된 바와 같이, 3 비트 MLC의 경우, 하나의 소거 상태(E)와 7개의 프로그램 상태(P1~P7)를 갖는다.
플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스 (charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면, 터널 산화물이 열화되어 차지 로스(charge loss)가 더욱 증가될 수 있다. 차지 로스(Charge loss)는 문턱 전압을 감소시킬 수 있고, 결과적으로 문턱 전압 분포를 왼쪽을 이동시킬 수 있다.
또한, 프로그램 디스터번스 및 백 패턴 디펜던시(back pattern dependency) 현상은 문턱 전압을 증가시킬 수 있다. 따라서, 이러한 셀 특성 열화로 인하여, 인접한 각 상태의 문턱 전압 분포가 서로 중첩될 수 있다. 문턱 전압 분포가 중첩되면 특정 읽기 전압 인가 시, 읽기 데이터에 오류가 포함될 수 있다. 본 발명은 프로그램 디스터번스 현상을 없애거나 줄임으로, 문턱 전압 분포가 변하는 현상을 줄일 수 있다. 본 발명에 의하면, 읽기 오류를 줄일 수 있다.
도 4는 본 발명의 일 실시 예에 따른 메모리 셀 어레이의 일부분(1110A)을 보여주는 회로도이다. 도 5는 도 4에서 나타난 메모리 셀 어레이 일부분에 제공되는 프로그램 및 검증 전압의 타이밍도이다.
도 4를 참조하면, 메모리 셀 어레이의 하나의 블록은 n개의 워드 라인을 포함한다. 메모리 컨트롤러(1200)로부터 제공된 제 1 데이터 패턴을 저장하는 제 1 메모리 셀(A, B)이 선택 페이지(1111)에 위치하며, 제 1 데이터 패턴의 정보에 따라서 프로그램 전압을 제공받는 제 2 메모리 셀(a, b)이 인접 페이지(1112)에 위치한다.
플래시 메모리 장치(도 2 참조, 1100)는 커플링 프로그램 제어 유닛(도 2 참조, 1165)의 제어에 따라, 고전압 발생기(도 2 참조, 1151)로부터 제공받은 프로그램 전압을 사용하여 제 2 메모리 셀(a, b)을 프로그램하고, 제 1 메모리 셀(A, B)을 제 1 데이터 패턴에 대응하는 검증 전압을 사용하여 제 1 데이터 패턴을 검증한다.
커플링 프로그램 제어 유닛(1165)은 제 1 메모리 셀(A, B)의 검증 결과가 패스될 때까지 프로그램 전압을 다시 제공받아 제 2 메모리 셀(a, b)을 프로그램한다. 제 1 메모리 셀(A, B)의 검증 결과가 패스일 때, 제 2 메모리 셀(a, b)의 프로그램이 종료된다. 제 1 데이터 패턴은 멀티 레벨 데이터 패턴에서 최상위 문턱 전압을 가지는 데이터 패턴일 수 있다. 예를 들면, 제 1 데이터 패턴은 P7 상태일 수 있다.
커플링 프로그램 제어 유닛(1165)은 제 2 메모리 셀(a, b)의 프로그램 동작을 제어한다. 커플링 프로그램 제어 유닛(1165)은 제 1 데이터 패턴 및 제 1 메모리 셀(A, B)의 프로그램 상태에 따라서 제 2 메모리 셀(a, b)에 프로그램 전압을 제공한다.
커플링 프로그램 제어 유닛(1165)은 예를 들면, 제 1 메모리 셀(A, B)을 제 1 데이터 패턴에 대응되는 검증 전압을 사용하여, 제 1 데이터 패턴의 프로그램 여부를 검증 후, 검증 실패인 경우에 제 2 메모리 셀(a, b)에 대한 프로그램을 수행하도록 제어할 수 있다.
또한, 커플링 프로그램 제어 유닛(1165)은 제 1 메모리 셀(A, B)에 인가되는 프로그램 전압 루프(loop)가 미리 정해진 기준 루프(reference loop) 수 이상인 경우에, 제 2 메모리 셀(a, b)을 프로그램할 수 있다. 커플링 프로그램 제어 유닛(1165)은 예를 들면, 제 1 메모리 셀(A, B)이 연결된 선택 워드 라인(WLn-1)의 페일 비트의 개수가 특정 기준값 이상이면, 제 2 메모리 셀(a, b)을 프로그램 하도록 제어할 수 있다.
도 4에서는 예시적으로 제 1 메모리 셀(A, B)은 메모리 블록의 제 n-1 워드 라인(WLn-1)에 위치한 것으로 도시하였으나, 하단의 워드 라인(예를 들면, WL2)에 위치할 수 있다.
제 2 메모리 셀(a, b)은 제 1 메모리 셀(A, B)과 인접한 더미 워드 라인(WLn, 1112)에 연결된다. 여기에서, 더미 워드 라인은 메모리 컨트롤러(1200)로부터 제공된 데이터 패턴을 저장하지 않는 워드 라인이다. 더미 워드 라인은 스트링 선택 라인(SSL) 또는 접지 선택 라인(GSL) 각각에 인접하게 위치할 수 있다.
본 발명의 또 다른 실시 예에 따르면, 플래시 메모리 장치는 제 1 메모리 셀(A, B)에 연결되는 제 n-1 워드 라인(WLn-1) 및 제 1 메모리 셀(A, B)에 저장되는 제 1 데이터 패턴 정보를 저장하는 페이지 버퍼(1130)를 포함한다. 또한, 플래시 메모리 장치는 제 1 데이터 패턴 정보에 기초하여, 프로그램 전압을 제공받는 제 n 워드 라인(WLn)을 포함한다. 커플링 프로그램 제어 유닛(1165)은 제 n 워드 라인(WLn)에 프로그램 전압을 제공한다.
그리고 전압 발생부(1150)는 제 1 데이터 패턴에 대응되는 검증 전압을 제 n-1 워드 라인(WLn-1)으로 제공한다. 제 n-1 워드 라인(WLn-1)은 메모리 셀 어레이의 하나의 메모리 블록의 상단 또는 하단 워드 라인이며, 제 n 워드 라인(WLn)은 제 n-1 워드 라인(WLn-1)과 인접한 더미 워드 라인이다. 더미 워드 라인은 메모리 컨트롤로(1200)로부터 입력된 데이터 패턴을 가지지 않는 워드 라인이다. 더미 워드 라인은 스트링 선택 라인과 접지 선택 라인 각각에 인접하게 위치할 수 있다.
페이지 버퍼(1130)는 선택 워드 라인(WLn-1)에 제공된 검증 전압에 따라, 선택 워드 라인의 데이터 패턴의 패스 또는 페일을 확인한다. 커플링 프로그램 제어 유닛(1165)은 패스 또는 페일 결과에 따라, 패일이면 더미 워드 라인(WLn)에 프로그램 전압을 다시 인가한다.
도 5는 도 4에서 나타난 메모리 셀 어레이 일부분에 제공되는 프로그램 및 검증 전압의 타이밍도이다. 도 5를 참조하면, 가로축은 시간을 나타내며, 세로축은 선택 워드 라인(WLn-1) 및 더미 워드 라인(WLn)에 제공되는 전압을 나타낸다.
도 5를 참조하면, 커플링 프로그램 제어 유닛(1165)의 제어에 따라서, 제 1 프로그램 구간(PGM1)에서는, 제 1 프로그램 전압(VPGM1)은 제 2 메모리 셀(a, b)이 연결된 더미 워드 라인(WLn)에 제공된다.
다음으로, 제 1 검증 전압(Vver1)은 제 1 메모리 셀(A, B)이 연결되고 더미 워드 라인(WLn)과 인접한 선택 워드 라인(WLn-1)에 제공된다. 패이지 버퍼(1130)는 선택 워드 라인(WLn-1)에 검증 전압이 인가되면, 선택 워드 라인(WLn-1)에 프로그램된 데이터를 검증할 수 있다. 커플링 프로그램 제어 유닛(1165)은 패이지 버퍼(1130)의 검증 결과가 패스일 때까지 프로그램 전압을 다시 더미 워드 라인(WLn)으로 제공할 수 있다.
계속해서 도 5를 참조하면, 커플링 프로그램 제어 유닛(1165)의 제어에 따라서, 제 2 프로그램 구간(PGM2)에서는, 제 2 프로그램 전압(VPGM2)은 제 2 메모리 셀(a, b)이 연결된 더미 워드 라인(WLn)에 제공된다. 제 2 프로그램 전압(VPGM2)은 제 1 프로그램 전압(VPGM1)보다 높은 전압이다.
다음으로, 제 2 검증 전압(Vver2)은 제 1 메모리 셀(A, B)이 연결되고 더미 워드 라인(WLn)과 인접한 선택 워드 라인(WLn-1)에 제공된다. 페이지 버퍼(1130)는 선택 워드 라인(WLn-1)에 검증 전압이 인가되면, 선택 워드 라인(WLn-1)에 프로그램된 제 1 데이터의 프로그램 여부를 검증할 수 있다. 커플링 프로그램 제어 유닛(1165)은 페이지 버퍼(1130)의 검증 결과가 패스일 때까지 프로그램 전압을 다시 더미 워드 라인(WLn)으로 제공할 수 있다. 커플링 프로그램 제어 유닛(1165)은 더미 워드 라인(WLn)을 제 n 프로그램 구간까지 반복하여 프로그램하도록 제어할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 셀 어레이의 일부분(1110B)을 보여주는 회로도이다. 도 7은 도 6에서 도시된 메모리 셀 어레이의 일부분(1110B)에 제공되는 프로그램 및 검증 전압의 타이밍도이다. 도 6은 선택 워드 라인과 더미 워드 라인이 중간 부분(WL3, WL4)에 위치한 예를 보여준다.
도 6을 참조하면, 메모리 셀 어레이는 메모리 컨트롤러(도 1 참조, 1200)로부터 입력된 제 1 데이터 패턴을 프로그램하는 선택 워드 라인(WL3, 1113) 및 선택 워드 라인과 인접한 더미 워드 라인(WL4, 1114)을 포함한다. 커플링 프로그램 제어 유닛(1165)은 선택 워드 라인(WL3)에 프로그램되는 제 1 데이터 패턴의 정보를 확인한다.
커플링 프로그램 제어 유닛(1165)은 확인한 데이터 정보에 기초하여 더미 워드 라인(WL4, 1114)에 제 1 프로그램 전압(VPGM1)을 인가한다. 커플링 프로그램 제어 유닛(1165)은 더미 워드 라인(WL4)의 프로그램을 제어한다. 커플링 프로그램 제어 유닛(1165)은 제 1 데이터 패턴 및 선택 워드 라인(WL3)의 프로그램 상태에 따라서 더미 워드 라인(WL4)에 프로그램 전압을 제공한다.
도 7은 도 6에서 나타난 메모리 셀 일부분에 제공되는 프로그램 및 검증 전압의 타이밍도이다. 도 7을 참조하면, 가로축은 시간을 나타내며, 세로축은 선택 워드 라인 및 더미 워드 라인에 제공되는 전압을 나타낸다.
선택 워드 라인(WL3)에 프로그램되는 제 1 데이터 정보를 확인하고, 제 1 데이터 정보가 P7 상태이면 커플링 프로그램 제어 유닛(1165)은 제 1 프로그램 구간(PGM1)에서 제 1 프로그램 전압(VPGM1)을 더미 워드 라인(WL4)에 제공한다.
다음으로, 제 1 검증 전압(VVER1)은 더미 워드 라인(WL4)과 인접한 선택 워드 라인(WL3)에 제공된다. 페이지 버퍼(1130)는 선택 워드 라인(WL3)에 제 1 검증 전압(VVER1)이 인가되면, 선택 워드 라인(WL3)에 프로그램된 제 1 데이터 프로그램 여부를 검증할 수 있다. 커플링 프로그램 제어 유닛(1165)은 페이지 버퍼(1130)의 검증 결과가 패스일 때까지 프로그램 전압을 다시 더미 워드 라인(WL4)으로 제공할 수 있다.
도 7을 참조하면, 커플링 프로그램 제어 유닛(1165)은 제 2 프로그램 구간(PGM2)에서, 제 2 프로그램 전압(VPGM2)을 더미 워드 라인(WL4)에 제공한다. 제 2 프로그램 전압(VPGM2)은 제 1 프로그램 전압(VPGM1)보다 높은 전압이다.
다음으로, 제 2 검증 전압(VVER2)은 더미 워드 라인(WL4)과 인접한 선택 워드 라인(WL3)에 제공된다. 페이지 버퍼(1130)는 선택 워드 라인(WL3)에 검증 전압이 인가되면, 선택 워드 라인(WL3)에 프로그램된 제 1 데이터 프로그램 여부를 검증할 수 있다. 커플링 프로그램 제어 유닛(1165)은 페이지 버퍼(1130)의 검증 결과가 패스일 때까지 프로그램 전압을 다시 더미 워드 라인(WL4)으로 제공 할 수 있다. 커플링 프로그램 제어 유닛(1165)은 더미 워드 라인(WL4)을 제 n 프로그램 구간까지 반복하여 프로그램하도록 제어할 수 있다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 선택 워드 라인에 인접한 더미 워드 라인을 프로그램하는 동작을 설명하기 위한 다이어그램이다. 도 8a 및 도 8b는 도 3에 도시된 3 비트 MLC 플래시 메모리의 문턱 전압 분포를 보여준다. 플래시 메모리 장치의 프로그램 상태 또는 MLC 데이터 패턴은 문턱 전압의 크기에 따라서 정해 진다. 도 8a 및 도 8b에서는 3 비트 플래시 메모리에서 문턱 전압이 가장 큰 데이터 패턴인 P7 상태를 예로서 설명한다.
도 8a를 참조하면, 선택 워드 라인(1111)은 메모리 컨트롤러(도 1 참조, 1200)로부터 제공된 데이터를 프로그램하는 워드 라인이고, 더미 워드 라인(1112)은 모두 소거 상태(E)를 가지며, 메모리 컨트롤러(1200)로부터 제공된 데이터를 프로그램하지 않는 워드 라인이다.
P7 데이터 패턴은 가장 높은 문턱 전압을 가지므로, P7 데이터 패턴을 만들기 위해 가장 높은 프로그램 전압(Vpgm)이 요구된다. 높은 프로그램 전압(VPGM)으로 인한 프로그램 디스터번스 영향으로 소거 셀의 문턱 전압이 증가될 수 있고, 플래시 메모리의 신뢰성이 손상될 수 있다.
도 8a를 참조하면, P7 데이터 패턴은 P7 데이터 패턴에 대응되는 검증 전압보다 낮은 문턱 전압을 가지는 메모리 셀들이 존재한다. 즉, 선택 워드 라인(WLn-1)에는 프로그램이 완료되지 않은 P7 데이터 패턴 메모리 셀들이 존재한다. 선택 워드 라인(WLn-1)은 P7 데이터 패턴에 대응되는 검증 전압을 사용하여 페일인 메모리 셀들을 알 수 있다.
도 8b를 참조하면, 커플링 프로그램 제어 유닛(1165)은 P7 데이터 패턴의 검증 실패한 메모리 셀에 인접한 셀을 프로그램할 수 있다. 다시 말해서, 커플링 프로그램 제어 유닛(1165)은 더미 워드 라인(WLn)에 포함된 메모리 셀들 중에서, 선택 워드 라인(WLn-1)에서 P7 데이터 패턴 검증 실패한 메모리 셀에 인접한 메모리 셀들(Px)만 선택적으로 프로그램할 수 있다.
더미 워드 라인(WLn)의 메모리 셀이 프로그램됨에 따라, 선택 워드 라인(WLn-1)의 프로그램되지 않은 메모리 셀은 인접 셀의 커플링 효과에 의해서 문턱 전압이 상승하게 된다. 따라서, 선택 워드 라인(WLn-1)을 P7 데이터 패턴 검증 전압을 사용하여 검증 시에, 검증은 성공할 수 있다.
도 8b를 참조하면, P7 데이터 패턴은 P7 데이터 패턴에 대응되는 검증 전압보다 낮은 문턱 전압을 가지는 메모리 셀들이 존재하지 않는다. 또한, 더미 워드 라인(WLn)을 프로그램하여, 인접 셀의 커플링 효과를 사용하여, 선택 워드 라인(WLn-1)의 프로그램을 완료하는 것은 프로그램 디스터번스 영향으로 선택 워드 라인(WLn-1)에 포함된 소거 셀의 문턱 전압이 증가하는 것을 막을 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 메모리 셀 어레이의 일부분(1110C)을 보여주는 회로도이다. 도 10 및 도 11은 도 9에서 나타난 메모리 셀 어레이의 일부분에 제공되는 프로그램 및 검증 전압의 타이밍도이다.
도 9를 참조하면, 특정 정보를 나타내는 데이터를 저장하는 선택 메모리 셀(A)은 제 2 비트 라인(BL2)에 연결된다. 그리고, 특정 정보를 나타내는 데이터를 저장하지 않는 더미 메모리 셀(B)은 제 3 비트 라인(BL3)에 연결된다. 선택 메모리 셀(A)과 더미 메모리 셀(B)은 동일한 워드 라인(WLn-1)에 연결되어 있다.
커플링 프로그램 제어 유닛(도 2 참조, 1165)은 제 2 비트 라인(BL2)에 연결된 선택 메모리 셀(A)을 제 1 패턴으로 프로그램하고, 제 1 패턴의 프로그램 여부를 확인하고, 제 2 비트 라인(BL2)과 인접한 제 3 비트 라인(BL3)에 연결된 더미 메모리 셀(B)을 제 2 패턴으로 프로그램한다. 커플링 프로그램 제어 유닛(1165)은 선택 메모리 셀(A)의 프로그램 여부를 확인한 결과, 패스일 경우에 더미 메모리 셀(B)을 제 2 패턴으로 프로그램한다. 또한 커플링 프로그램 제어 유닛(1165)은 더미 메모리 셀(B)을 제 2 패턴에 대응되는 검증 전압을 사용하여 검증 동작을 수행할 수 있다.
선택 메모리 셀(A)은 플래그 셀(flag cell)로서, 메모리 셀들의 프로그램 상태를 나타내 주는 정보를 포함할 수 있다. 커플링 프로그램 제어 유닛(1165)은 더미 메모리 셀(B)을 플래그 셀(A)과 동시에 프로그램할 수 있도록 한다. 이에 대해서는 도 11에서 상세히 설명하도록 한다.
도 10은 도 9에서 나타난 메모리 셀 어레이 일부분에 제공되는 프로그램 및 검증 전압의 타이밍도이다. 도 10을 참조하면, 가로축은 시간을 나타내며, 세로축은 제 2 및 제 3 비트 라인, 그리고 제 n-1 워드 라인(WLn-1)에 제공되는 전압을 나타낸다.
도 10을 참조하면, 커플링 프로그램 제어 유닛(1165)의 제어에 따라서, A 프로그램 구간(PGMA)에서는, 프로그램 전압(VPGM1~VPGMn)은 플래그 셀(A) 및 더미 메모리 셀(B)이 연결된 워드 라인(WLn-1)에 제공된다. 더미 메모리 셀(B)이 연결된 비트 라인(BL3)에는 전원 전압(Vdd)이 제공되어, 더미 메모리 셀(B)이 프로그램되지 않도록 한다. 플래그 셀(A)이 연결된 비트 라인(BL2)에는 그라운드 전압이 제공되어, 플래그 셀(A)은 제 1 패턴으로 프로그램될 수 있다.
B 프로그램 구간(PGMB)에서는, 더미 메모리 셀(B)이 연결된 비트 라인(BL3)에는 PGM A구간에서보다 증가된 프로그램 전압(VPGM1'~VPGMn')이 제공된다. 그리고 더미 메모리 셀(B)이 연결된 제 2 비트 라인(BL2)에는 그라운드 전압이 제공되어, 더미 메모리 셀(B)이 제 2 패턴으로 프로그램될 수 있다. 플래그 셀(A)이 연결된 비트 라인(BL2)에는 전원 전압(Vdd)이 인가되고, 플래시 셀(A)은 워드 라인(WLn-1)에 프로그램 전압이 인가되는 동안에 프로그램되지 않는다.
도 11을 참조하면, 커플링 프로그램 제어 유닛(1165)의 제어에 따라서, C 프로그램 구간(t0~t1)에서는, 프로그램 전압(VPGM1, VPGM2,…,VPGMn)이 플래그 셀(A) 및 더미 메모리 셀(B)이 연결된 워드 라인(WLn-1)에 제공된다.
C 프로그램 구간(t0~t1))에서는, 워드 라인(WLn-1)에 프로그램 전압(VPGM1~VPGMn)이 제공되는 동안, 플래그 셀(A)이 연결된 제 2 비트 라인(BL2) 및 더미 메모리 셀(B)이 연결된 제 3 비트 라인(BL3)에는 그라운드 전압이 인가되어, 플래그 셀(A) 및 더미 메모리 셀(B)이 프로그램된다. 프로그램 전압(VPGM1~VPGMn)이 제공될 때마다, 제 1 패턴에 대응되는 검증 전압(VVER1~VVERn)이 워드 라인에 인가된다. 이때, 제 2 및 제 3 비트 라인(BL2, BL3)에는 전원 전압(Vdd)이 인가될 수 있다.
D 프로그램 구간(t2~t3)에서는, C 프로그램 구간보다는 증가한 프로그램 전압((VPGM1~VPGMn)이 플래그 셀(A) 및 더미 메모리 셀(B)이 연결된 워드 라인(WLn-1)에 제공된다. D 프로그램 구간에서는, 플래그 셀(A)이 연결된 비트 라인(BL2)에는 전원 전압이 제공되고, 더미 메모리 셀(B)이 연결된 비트 라인(BL3)에는 그라운드 전압이 인가된다. 따라서, 플래그 셀(A)은 프로그램이 더 이상 되지 않으며, 더미 메모리 셀(B)은 프로그램 동작이 수행된다.
더미 메모리 셀(B)에는 이미 정해진 수의 프로그램 전압 루프(loop)가 인가될 수 있고, 그 후에는 제 2 패턴에 대응되는 검증 전압을 사용하여, 더미 메모리 셀(B)의 프로그램 여부가 검증된다.
도 12는 본 발명의 일 실시 예에 따른 비휘발성 메모리 시스템의 블록도이다. 도 12를 참조하면, 비휘발성 메모리 시스템(2000)은 메모리 컨트롤러(2200)와 플래시 메모리 장치(2100)를 포함한다.
메모리 컨트롤러(2100)는 비휘발성 메모리 시스템(2000)을 전반적으로 제어한다. 플래시 메모리 장치(2100)는 메모리 컨트롤러(2200)의 제어에 따라 메모리 컨트롤러(2200)로부터 제공된 데이터를 프로그램한다. 그리고 플래시 메모리 장치(2100)는 메모리 컨트롤러(2200)의 제어에 따라, 프로그램된 데이터를 읽고, 읽은 데이터를 메모리 컨트롤러(2200)로 제공한다. 플래시 메모리 장치(2100)는 복수의 워드 라인들 및 복수의 비트 라인에 연결되는 복수의 메모리 셀을 포함한다.
메모리 컨트롤러(2200)는 중앙처리장치(CPU; 2210), 버퍼 메모리(2220), ECC 디코더(2230), 커플링 프로그램 제어 유닛(2240)을 포함한다.
중앙처리장치(2210)는 메모리 컨트롤러(2200)의 동작을 전반적으로 제어한다. 중앙처리장치(2210)는 호스트(도시되지 않음)에서 인가되는 명령어를 해석하고, 해석 결과에 따라 플래시 메모리 장치(2100)의 전반적인 동작을 제어할 수 있다.
버퍼 메모리(2220)는 비휘발성 메모리 시스템(2000)의 전반적인 동작을 제어하기 위하여 각종 데이터를 저장할 수 있다. 버퍼 메모리(2220)는 플래시 메모리 장치(2100)에 프로그램될 데이터 또는 플래시 메모리 장치(2100)로부터 읽은 데이터를 저장할 수 있다.
ECC 인코더(2230)는 플래시 메모리 장치(2100)로부터 읽은 데이터에 포함된 에러를 검출하고 정정할 수 있다. 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
커플링 프로그램 제어 유닛(2240)은 플래시 메모리 장치(2100)의 선택 워드 라인의 특정 데이터 패턴의 프로그램을 인접 셀의 커플링 영향(coupling effect)을 이용하여 선택 워드 라인에 대한 프로그램을 제어할 수 있다. 커플링 프로그램 제어 유닛(1165)은 플래시 변환 계층(FTL)에 의해 관리될 수 있다.
ECC 디코더(2230)는 커플링 프로그램 제어 유닛(2240)의 제어에 따라, 선택 워드 라인으로부터 수신한 제 1 데이터의 에러 비트를 정정 시에 선택 워드 라인과 인접한 더미 워드 라인에서 수신한 제 2 데이터를 참조하여 제 1 데이터 에러 비트 정정을 할 수 있다.
커플링 프로그램 제어 유닛(2240)은 비휘발성 메모리 장치(2100)로부터 열화된 페이지 정보를 제공받고, 열화된 정보를 참조하여, 열화된 페이지의 워드 라인과 서로 다른 워드 라인에 프로그램 명령어를 제공할 수 있다. 예를 들면, 커플링 프로그램 제어 유닛(2240)은 열화된 워드 라인과 인접 워드 라인에 프로그램 명령어를 제공할 수 있다.
도 13 내지 도 17은 본 발명에 따른 플래시 메모리 장치를 3차원으로 구현한 예를 보여준다. 도 13은 도 2에 도시된 메모리 셀 어레이(1100)를 보여주는 블록도이다. 도 13를 참조하면, 메모리 셀 어레이(1100)는 복수의 메모리 블록들(BLK1~BLKh)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다. 각 낸드 스트링(NS)은 비트 라인(BL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 적어도 하나의 더미 워드 라인(DWL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 복수의 더미 워드 라인들(DWL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKh)은 도 14을 참조하여 더 상세하게 설명된다.
도 14는 도 13의 메모리 블록(BLKi)을 예시적으로 보여주는 사시도이고, 도 15는 도 14의 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다. 도 14 및 도 15를 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함하거나, p 타입 웰(예를 들면, 포켓 p 웰)일 수 있고, p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나, 기판(111)은 p 타입 실리콘으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 것이다. 예를 들면, 복수의 절연 물질들(112)은 각각 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113) 각각은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 충진될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부 면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부 면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부 면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부 면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부 면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 도전 물질(291)이 제공된다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 14 및 도 15에서, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 16을 참조하여 더 상세하게 설명된다.
도 16은 도 15의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 14 내지 도 16을 참조하면, 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
필라(113)의 p-타입 실리콘(114)은 바디(body)로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다.
제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다.
도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118)보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트, 233), 블로킹 절연막(119), 전하 저장막(118), 터널링 절연막(117), 그리고 바디(114)는 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO(oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(113)의 p-타입 실리콘(114)을 제 2 방향의 바디라 부르기로 한다.
메모리 블록(BLKi)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.
각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.
제 3 방향으로 신장된 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인들(CSL)로 동작한다.
요약하면, 메모리 블록(BLKi)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 14 내지 도 16에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수 개일 수 있다.
도 14 내지 도 16에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제 1 방향으로 신장되는 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인들(311~314)의 수 또한 조절될 것이다.
도 14 내지 도 16에서, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제 1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.
도 17은 도 14 내지 도 16을 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다. 도 14 내지 도 17을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 1 비트 라인(BL1)은 제 3 방향으로 신장된 도전 물질(331)에 대응할 것이다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 2 비트 라인(BL2)은 제 3 방향으로 신장된 도전 물질(332)에 대응할 것이다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 제 3 비트 라인(BL3)은 제 3 방향으로 신장된 도전 물질(333)에 대응할 것이다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의한다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다. 하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다.
동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인(WL)을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 메모리 셀들(MC)에 연결된 워드 라인들(WL)은 공통으로 연결된다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL)을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 더미 메모리 셀들(DMC)에 연결된 더미 워드 라인들(DWL)은 공통으로 연결된다.
예시적으로, 워드 라인들(WL) 또는 더미 워드 라인들(DWL)은 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)이 제공되는 층에서 공통으로 연결될 수 있다. 예시적으로, 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)은 콘택을 통해 상부 층에 연결될 것이다. 상부 층에서 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)이 공통으로 연결될 수 있다. 동일한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유한다. 즉, 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)은 접지 선택 라인(GSL)에 공통으로 연결된다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 예를 들면, 기판(111) 상의 활성 영역에서, 제 1 내지 제 4 도핑 영역들(311~314)이 연결될 것이다. 예를 들면, 제 1 내지 제 4 도핑 영역들(311~314)은 콘택을 통해 상부 층에 연결될 것이다. 상부 층에서 제 1 내지 제 4 도핑 영역들(311~314)이 공통으로 연결될 수 있다.
도 17에 도시된 바와 같이, 동일 깊이의 워드 라인들(WL)은 공통으로 연결된다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
각 낸드 스트링(NS)에서, 더미 메모리 셀(DMC)이 제공된다. 더미 메모리 셀(DMC) 및 접지 선택 라인(GST) 사이에 제 1 내지 제 3 메모리 셀들(MC1~MC3)이 제공된다. 더미 메모리 셀(DMC) 및 스트링 선택 라인(SST) 사이에 제 4 내지 제 6 메모리 셀들(MC4~MC6)이 제공된다. 이하에서, 각 낸드 스트링(NS)의 메모리 셀들(MC)은 더미 메모리 셀(DMC)에 의해 메모리 셀 그룹들로 분할되는 것으로 가정한다. 분할된 메모리 셀 그룹들 중 접지 선택 트랜지스터(GST)에 인접한 메모리 셀들(예를 들면, MC1~MC3)을 하부 메모리 셀 그룹이라 부르기로 한다. 그리고, 분할된 메모리 셀 그룹들 중 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀들(예를 들면, MC4~MC6)을 상부 메모리 셀 그룹이라 부르기로 한다.
본 발명의 실시 예에 따른 커플링 프로그램 제어 유닛의 기능은 3D 구조를 갖는 플래시 메모리 장치에도 적용될 수 있다. 본 발명에 따른 3D 구조를 갖는 플래시 메모리 장치는 커플링 효과를 이용하여 데이터 패턴의 프로그램을 수행할 수 있다.
도 18은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도를 나타낸다.
도 18을 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 플래시 메모리 장치로 구현될 수 있는 비휘발성 메모리 장치(16000)와, 비휘발성 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
비휘발성 메모리 장치(16000)는 도 1 및 도 2에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 제 1 데이터 패턴을 프로그램하는 제 1 메모리 셀, 프로그램 전압을 사용하여 프로그램 하는 제 2 메모리 셀, 및 제 1 데이터 패턴에 대응되는 검증 전압을 사용하여, 제 1 메모리 셀의 상기 제 1 데이터 패턴의 프로그램 여부를 검증하고, 상기 제 1 메모리 셀의 검증 결과가 패스일때, 상기 제 2 메모리 셀의 프로그램이 종료될 수 있다.
또한, 메모리 컨트롤러(15000)는 도 1에서 도시한 메모리 컨트롤러를 의미할 수 있다. 메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어된다.
비휘발성 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 비휘발성 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 비휘발성 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 19는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러(24000)및 비휘발성 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도를 나타낸다.
도 19를 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치(25000)와, 비휘발성 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함한다.
비휘발성 메모리 장치(25000)는 도 1 및 도 2에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(25000)는 제 1 데이터 패턴을 프로그램하는 제 1 메모리 셀, 프로그램 전압을 사용하여 프로그램하는 제 2 메모리 셀, 및 제 1 데이터 패턴에 대응되는 검증 전압을 사용하여, 제 1 메모리 셀의 상기 제 1 데이터 패턴의 프로그램 여부를 검증하고, 상기 제 1 메모리 셀의 검증 결과가 패스일때, 상기 제 2 메모리 셀의 프로그램이 종료될 수 있다.
또한, 메모리 컨트롤러(24000)는 도 1에서 도시한 메모리 컨트롤러를 의미할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어된다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 비휘발성 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 20은 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도를 나타낸다. 도 20을 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 비휘발성 메모리 장치(34000), 예컨대 플래시 메모리 장치를 포함한다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 실시 예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000)와 접속된다. 실시 예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 읽기 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 비휘발성 메모리 장치(34000)로 전송한다.
또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 비휘발성 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 읽기 또는 라이트하고자 하는 데이터를 수신하거나 전송한다.
비휘발성 메모리 장치(34000)는 도 1 및 도 2에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 제 1 데이터 패턴을 프로그램하는 제 1 메모리 셀, 프로그램 전압을 사용하여 프로그램 하는 제 2 메모리 셀, 및 제 1 데이터 패턴에 대응되는 검증 전압을 사용하여, 제 1 메모리 셀의 상기 제 1 데이터 패턴의 프로그램 여부를 검증하고, 상기 제 1 메모리 셀의 검증 결과가 패스일 때, 상기 제 2 메모리 셀의 프로그램이 종료될 수 있다. 또한, 메모리 컨트롤러(32000)는 도 1에서 도시한 메모리 컨트롤러(1200)를 의미할 수 있다.
도 20의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 비휘발성 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도 21은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다. 도 21을 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치(45000), 비휘발성 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함한다.
비휘발성 메모리 장치(45000)는 도 1 및 도 2에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(45000)는 제 1 데이터 패턴을 프로그램하는 제 1 메모리 셀, 프로그램 전압을 사용하여 프로그램 하는 제 2 메모리 셀, 및 제 1 데이터 패턴에 대응되는 검증 전압을 사용하여, 제 1 메모리 셀의 상기 제 1 데이터 패턴의 프로그램 여부를 검증하고, 상기 제 1 메모리 셀의 검증 결과가 패스일 때, 상기 제 2 메모리 셀의 프로그램이 종료될 수 있다. 또한, 메모리 컨트롤러(44000)는 도 1에서 도시한 메모리 컨트롤러를 의미할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 비휘발성 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이된다. 또한, 비휘발성 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이된다.
도 22는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러(61000) 및 비휘발성 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도를 나타낸다. 도 22를 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 비휘발성 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 비휘발성 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다. 전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.
비휘발성 메모리 장치(62000A, 62000B, 62000C)는 도 1 및 도 2에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(62000A, 62000B, 62000C)는 제 1 데이터 패턴을 프로그램하는 제 1 메모리 셀, 프로그램 전압을 사용하여 프로그램하는 제 2 메모리 셀, 및 제 1 데이터 패턴에 대응되는 검증 전압을 사용하여, 제 1 메모리 셀의 상기 제 1 데이터 패턴의 프로그램 여부를 검증하고, 상기 제 1 메모리 셀의 검증 결과가 패스일 때, 상기 제 2 메모리 셀의 프로그램이 종료될 수 있다. 또한, 메모리 컨트롤러(61000)는 도 1에서 도시한 메모리 컨트롤러를 의미할 수 있다.
실시 예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도 23은 도 22에 도시된 전자 장치를 포함하는 데이터 처리 시스템의 블록도이다. 도 22과 도 23을 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72000B ~72000N; N는 자연수)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72000B ~72000N ) 각각은 도 22에 도시된 전자 장치(60000)일 수 있다. 다수개의 메모리 시스템들(72000A, 72000B ~72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 상기 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72000B ~72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 읽기 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 상기 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템(72000A, 72000B ~72000N)) 중에서 어느 하나의 메모리 시스템으로부터 읽은 데이터를 상기 호스트로 전송할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000; 플래시 메모리 시스템 1100; 플래시 메모리 장치
1110; 메모리 셀 어레이 1200; 메모리 컨트롤러

Claims (53)

  1. 제 1 데이터 패턴을 프로그램하는 제 1 메모리 셀;
    프로그램 전압을 사용하여 프로그램하는 제 2 메모리 셀;및
    상기 제 1 데이터 패턴에 대응되는 검증 전압을 사용하여, 상기 제 1 메모리 셀의 상기 제 1 데이터 패턴의 프로그램 여부를 검증하고, 상기 제 1 메모리 셀의 검증 결과가 패스일 때, 상기 제 2 메모리 셀의 프로그램이 종료되는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제 2 메모리 셀은 상기 제 1 메모리 셀을 상기 제 1 데이터 패턴에 대응되는 검증 전압을 사용하여, 상기 제 1 데이터 패턴의 프로그램 여부를 검증 후, 검증 실패인 경우에 프로그램을 수행하는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 제 2 메모리 셀은 메모리 컨트롤러로부터 제공된 데이터 패턴을 가지지 않는 더미 메모리 셀인 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 1 메모리 셀은 제 1 워드 라인에 연결되어 있고, 상기 제 2 메모리 셀은 제 2 워드 라인에 연결되어 있는 비휘발성 메모리 장치.
  5. 제4항에 있어서,
    상기 제 1 및 제 2 워드 라인은 서로 인접한 워드 라인인 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 제 1 메모리 셀은 제 1 비트 라인에 연결되어 있으며, 상기 제 2 메모리 셀은 제 2 비트 라인에 연결된 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 제 1 및 제 2 비트 라인은 서로 상이한 비휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 제 1 데이터 패턴은 멀티 레벨 데이터 패턴에서 최상위 문턱 전압인 비휘발성 메모리 장치.
  9. 제 1 메모리 셀을 프로그램하는 단계;
    제 1 데이터 패턴에 대응되는 검증 전압을 사용하여, 제 2 메모리 셀의 제 1 데이터 패턴 프로그램 여부를 검증하는 단계;
    상기 제 2 메모리 셀의 검증 결과가 패스일 때, 상기 제 1 메모리 셀의 프로그램 동작이 종료되는 비휘발성 메모리 장치의 프로그램 방법.
  10. 제9항에 있어서,
    상기 제 1 메모리 셀을 프로그램 하는 것은 상기 제 1 메모리 셀을 상기 제 1 데이터 패턴에 대응되는 검증 전압을 사용하여, 상기 제 1 데이터 패턴의 프로그램 여부를 검증 후, 검증 실패인 경우에 수행하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  11. 제 9항에 있어서,
    상기 제 1 데이터 패턴은 멀티 레벨 데이터 패턴에서 최상위 문턱 전압인 비휘발성 메모리 장치의 프로그램 방법.
  12. 제 9항에 있어서,
    상기 제 1 메모리 셀은 제 1 워드 라인에 연결되어 있고, 상기 제 2 메모리 셀은 제 2 워드 라인에 연결되어 있는 비휘발성 메모리 장치의 프로그램 방법.
  13. 제 12항에 있어서,
    상기 제 1 및 제 2 워드 라인은 서로 인접한 워드 라인인 비휘발성 메모리 장치의 프로그램 방법.
  14. 제 9항에 있어서,
    상기 제 1 메모리 셀은 제 1 비트 라인에 연결되어 있으며, 상기 제 2 메모리 셀은 제 2 비트 라인에 연결된 비휘발성 메모리 장치의 프로그램 방법.
  15. 제14항에 있어서,
    상기 제 1 및 제 2 비트 라인은 서로 상이한 비휘발성 메모리 장치의 프로그램 방법.
  16. 제 1 데이터 패턴을 저장하는 제 1 메모리 셀;
    프로그램 전압을 제공받는 제 2 메모리 셀;및
    상기 제 1 데이터 패턴 및 상기 제 1 메모리 셀의 프로그램 상태에 따라서 상기 제 2 메모리 셀에 상기 프로그램 전압을 제공하는 커플링 프로그램 제어 유닛을 포함하는 비휘발성 메모리 장치.
  17. 제 16항에 있어서,
    상기 제 2 메모리 셀은 더미 메모리 셀이고, 메모리 컨트롤러로부터 제공된 데이터 패턴을 가지지 않는 비휘발성 메모리 장치.
  18. 제 16항에 있어서,
    상기 커플링 프로그램 제어 유닛은 상기 제 1 메모리 셀을 상기 제 1 데이터 패턴에 대응되는 검증 전압을 사용하여, 상기 제 1 데이터 패턴의 프로그램 여부를 검증 후, 검증 실패인 경우에, 상기 제 2 메모리 셀에 상기 프로그램 전압을 제공하는 비휘발성 메모리 장치.
  19. 제 18항에 있어서,
    상기 제 1 데이터 패턴은 멀티 레벨 데이터 패턴에 있어서 최상위 문턱 전압을 가지는 비휘발성 메모리 장치.
  20. 제 18항에 있어서,
    상기 제 1 및 제 2 메모리 셀은 서로 인접한 비휘발성 메모리 장치
  21. 제 1 데이터 패턴을 저장하는 제 1 메모리 셀;
    상기 제 1 데이터 패턴의 정보에 따라서 프로그램 전압을 제공받는 제 2 메모리 셀;
    상기 제 2 메모리 셀을 상기 제공받은 프로그램 전압을 사용하여 프로그램하고, 상기 제 1 메모리 셀을 상기 제 1 데이터 패턴에 대응하는 검증전압을 사용하여 상기 제 1 데이터 패턴을 검증하는 비휘발성 메모리 장치.
  22. 제21항에 있어서,
    상기 제 2 메모리 셀은 상기 제 1 메모리 셀의 검증 결과가 패스일 때까지 프로그램 전압을 다시 제공받아 프로그램을 수행하는 비휘발성 메모리 장치.
  23. 제21항에 있어서,
    상기 제 1 메모리 셀은 상기 비휘발성 메모리 장치의 메모리 블록의 최상단 또는 최하단의 워드 라인에 연결되고, 상기 제 2 메모리 셀은 더미 워드 라인에 연결된 비휘발성 메모리 장치.
  24. 제21항에 있어서,
    상기 제 1 데이터 패턴은 멀티 레벨 데이터 패턴에서 최상위 문턱 전압을 가지는 데이터 패턴인 비휘발성 메모리 장치.
  25. 제21항에 있어서,
    상기 제 1 메모리 셀은 제 1 워드 라인에 연결되어 있고, 상기 제 2 메모리 셀은 제 2 워드 라인에 연결되어 있는 비휘발성 메모리 장치.
  26. 제25항에 어서,
    상기 제 1 워드 라인은 상기 비휘발성 메모리 장치의 메모리 블록의 최상단 또는 최하단의 워드 라인이며, 상기 제 2 워드 라인은 더미 워드 라인인 비휘발성 메모리 장치.
  27. 제25항에 있어서
    상기 제 1 메모리 셀은 제 1 비트 라인에 연결되어 있으며, 상기 제 2 메모리 셀은 제 2 비트 라인에 연결된 비휘발성 메모리 장치.
  28. 제27항에 있어서,
    상기 제 1 및 제 2 비트 라인은 서로 상이한 비휘발성 메모리 장치.
  29. 제27항에 있어서,
    상기 제 1 및 제 2 메모리 셀은 동일한 워드 라인에 연결된 비휘발성 메모리 장치.
  30. 제 21항에 있어서,
    상기 제 2 메모리 셀을 프로그램하는 것은 상기 제 1 메모리 셀을 상기 제 1 데이터 패턴에 대응되는 검증 전압을 사용하여, 상기 제 1 데이터 패턴의 프로그램 여부를 검증 후, 검증 실패인 경우에 수행하는 비휘발성 메모리 장치.
  31. 제 21항에 있어서,
    상기 제 1 메모리 셀은 제 3 워드 라인에 연결되어 있고, 상기 제 2 메모리 셀은 제 4 워드 라인에 연결된 비휘발성 메모리 장치.
  32. 제31항에 있어서,
    상기 제 3 및 제 4 워드 라인은 서로 인접한 워드 라인인 비휘발성 메모리 장치.
  33. 제 1 메모리 셀을 포함하는 제 1 워드 라인; 및
    상기 제 1 메모리 셀에 저장하는 제 1 데이터 패턴 정보를 저장하는 페이지 버퍼; 및
    상기 제 1 데이터 패턴 정보에 기초하여, 프로그램 전압을 제공 받는 제 2 워드 라인을 포함하며,
    상기 프로그램 전압은 상기 제 2 워드 라인으로 제공되고, 제 1 데이터 패턴에 대응하는 검증 전압은 상기 제 1 워드 라인으로 제공되는 비휘발성 메모리 장치.
  34. 제33항에 있어서,
    상기 제 1 워드 라인은 메모리 셀 어레이의 메모리 블록의 최상단 워드 라인인 비휘발성 메모리 장치.
  35. 제33항에 있어서,
    상기 제 1 워드 라인은 메모리 셀 어레이의 메모리 블록의 최하단의 워드 라인인 비휘발성 메모리 장치.
  36. 제33항에 있어서,
    상기 제 2 워드 라인은 더미 워드 라인인 비휘발성 메모리 장치
  37. 제36항에 있어서,
    상기 더미 워드 라인은 메모리 컨트롤러로부터 제공된 데이터 패턴을 가지지 않는 비휘발성 메모리 장치.
  38. 제 36항에 있어서,
    상기 더미 워드 라인과 상기 제 1 워드 라인은 서로 인접한 워드 라인인 비휘발성 메모리 장치.
  39. 제 33항에 있어서,
    상기 제 1 데이터 패턴은 멀티 레벨 데이터 패턴에 있어서 최상위 문턱 전압을 가지는 비휘발성 메모리 장치.
  40. 제 33항에 있어서,
    상기 페이지 버퍼는 상기 제 1 워드 라인에 제공된 검증 전압에 따라, 상기 제 1 워드 라인의 데이터 패턴의 패스 또는 페일을 확인하는 비휘발성 메모리 장치.
  41. 제40항에 있어서,
    상기 패스 또는 페일 결과에 따라, 패일이면 상기 제 2 워드 라인에 프로그램 전압을 다시 인가하는 비휘발성 메모리 장치.
  42. 복수의 워드 라인들 및 복수의 비트 라인들에 연결되는 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치의 프로그램 방법에 있어서:
    제 1 워드 라인에 프로그램되는 제 1 데이터 정보를 확인하는 단계;
    상기 데이터 정보에 기초하여 제 2 워드 라인에 제 1 프로그램 전압을 인가하는 단계; 및
    상기 제 1 워드 라인에 상기 제 1 데이터 정보에 대응되는 검증 전압을 제공하고 상기 제 1 데이터의 패스 또는 페일을 확인하여 상기 제 1 워드 라인에 상기 제 1 데이터 패턴 완성 여부를 확인하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  43. 제 42항에 있어서,
    상기 제 1 워드 라인은 상기 제 2 워드 라인과 인접한 워드 라인인 비휘발성 메모리 프로그램 방법.
  44. 제 42항에 있어서,
    상기 제 1 데이터 패턴 여부를 확인하는 단계에서 폐일인 경우 상기 제 2 워드 라인에 프로그램 전압을 다시 제공하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  45. 제 42항에 있어서,
    상기 데이터 정보를 확인하는 단계는 상기 제 1 워드 라인에 프로그램되는 데이터를 검증하여, 데이터 패턴을 확인하는 비휘발성 메모리 장치의 프로그램 방법.
  46. 복수의 워드 라인들 및 복수의 비트 라인들에 연결되는 복수의 메모리 셀들을 포함하는 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리를 제어하는 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는 에러 비트를 정정하는 ECC 디코더를 포함하며,
    상기 ECC 디코더는 선택 워드 라인으로부터 수신한 제 1 데이터의 에러 비트를 정정시에 선택 워드 라인과 인접한 워드 라인에서 수신한 제 2 데이터를 참조하여 상기 제 1 데이터 에러 비트 정정을 하는 비휘발성 메모리 시스템.
  47. 비휘발성 메모리 장치를 제어하는 컨트롤러 동작 방법에 있어서,
    상기 비휘발성 메모리 장치로부터 열화된 페이지 정보를 제공받는 단계;
    상기 열화된 정보를 참조하여, 상기 열화된 페이지의 워드 라인과 서로 다른 워드 라인에 프로그램 명령어를 제공하는 컨트롤러 동작 방법.
  48. 제 47항에 있어서,
    상기 프로그램 명령어가 제공되는 워드 라인은 상기 열화된 워드 라인과 인접 워드 라인인 컨트롤러 동작 방법.
  49. 복수의 워드 라인 및 복수의 비트 라인을 포함하는 비휘발성 메모리의 프로그램 방법에 있어서;
    제 1 비트 라인에 연결된 플래그 셀을 제 1 패턴으로 프로그램하고 상기 제 1 패턴의 프로그램 여부를 확인하는 단계; 및
    상기 플래그 셀과 인접한 셀이며, 상기 제 1 비트 라인과 인접한 제 2 비트 라인에 연결된 더미 메모리 셀을 제 2 패턴으로 프로그램하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  50. 제 49항에 있어서,
    상기 더미 메모리 셀을 제 2 패턴에 대응되는 검증 전압을 사용하여 검증하는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  51. 제 49항에 있어서,
    상기 더미 메모리 셀을 프로그램하는 것은 상기 플래그 셀과 동시에 프로그램하는 비휘발성 메모리장치의 프로그램 방법.
  52. 제 49항에 있어서,
    상기 플래그 셀 및 상기 더미 메모리 셀은 동일한 워드 라인에 연결된 비휘발성 메모리 장치의 프로그램 방법.
  53. 제 49항에 있어서,
    상기 더미 메모리 셀을 제 2 패턴으로 프로그램하는 것은 상기 플래그 셀의 프로그램 여부를 확인한 결과 패스일 경우에 수행하는 비휘발성 메모리 장치의 프로그램 방법.
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