KR20130117422A - 프로그램 스케줄러를 포함하는 플래시 메모리 장치 - Google Patents

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KR20130117422A
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Abstract

본 발명은 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다. 본 발명의 실시 예에 따른 플래시 메모리 장치는 기판과 수직 방향으로 형성되는 복수의 메모리 셀; 상기 복수의 메모리 셀 중에서 동일 높이의 제 1 메모리 셀들에 연결되는 제 1 서브 워드 라인; 상기 복수의 메모리 셀 중에서 상기 제 1 메모리 셀들과 동일 높이에 형성되는 제 2 메모리 셀들에 연결되고, 상기 제 1 서브 워드 라인과 동시에 프로그램 전압을 인가받는 제 2 서브 워드 라인; 및 상기 제 1 및 제 2 서브 워드 라인에 대한 하위 비트 프로그램 동작을 수행한 다음에, 상기 제 1 및 제 2 서브 워드 라인에 대한 상위 비트 프로그램 동작을 수행하도록 프로그램 순서를 조절하는 프로그램 스케줄러를 포함한다. 본 발명에 의하면, 프로그램 동작 시에 에러 발생 확률을 줄이고, 데이터 신뢰성을 향상시킬 수 있다.

Description

프로그램 스케줄러를 포함하는 플래시 메모리 장치{FLASH MEMORY DEVICE INCLUDING PROGRAM SCHEDULER}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 3차원 구조를 갖는 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분할 수 있다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 갖는다. 따라서 플래시 메모리를 포함하는 플래시 메모리 시스템이 데이터 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리는 소비자가 요구하는 우수한 성능 및 가격 경쟁력을 유지하기 위해 집적도를 증가시키고 있다. 그러나 종래의 2차원 플래시 메모리는 제조 공정상 집적도를 증가시키는 데에는 제한이 있다. 이러한 제약을 극복하기 위해, 3차원 플래시 메모리가 제안되고 있다.
3차원 플래시 메모리는 집적도를 높일 수 있지만, 프로그램 동작 시에 프로그램 디스터번스(program disturbance)나 셀 사이의 간섭으로 인한 커플링 문제로 인해, 데이터 신뢰성을 떨어뜨릴 수 있다. 특히, 하나의 메모리 셀에 2비트 또는 그 이상의 데이터를 저장하는 경우에, 데이터 신뢰성은 더욱 문제될 수 있다.
본 발명의 목적은 프로그램 스케줄러를 이용하여 페이지 프로그램 순서를 조절함으로, 프로그램 디스터번스로 인한 데이터 신뢰성을 줄일 수 있는 플래시 메모리 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 기판과 수직 방향으로 형성되는 복수의 메모리 셀; 상기 복수의 메모리 셀 중에서 동일 높이의 제 1 메모리 셀들에 연결되는 제 1 서브 워드 라인; 상기 복수의 메모리 셀 중에서 상기 제 1 메모리 셀들과 동일 높이에 형성되는 제 2 메모리 셀들에 연결되고, 상기 제 1 서브 워드 라인과 동시에 프로그램 전압을 인가받는 제 2 서브 워드 라인; 및 상기 제 1 및 제 2 서브 워드 라인에 대한 하위 비트 프로그램 동작을 수행한 다음에, 상기 제 1 및 제 2 서브 워드 라인에 대한 상위 비트 프로그램 동작을 수행하도록 프로그램 순서를 조절하는 프로그램 스케줄러를 포함한다.
실시 예로서, 상기 프로그램 스케줄러는 하위 비트 프로그램 동작 시에 상기 제 1 서브 워드 라인에 대한 프로그램 동작을 수행한 다음에 상기 제 2 서브 워드 라인에 대한 프로그램 동작을 수행하도록 프로그램 순서를 조절하고, 상위 비트 프로그램 동작 시에 상기 제 1 서브 워드 라인에 대한 프로그램 동작을 수행한 다음에 상기 제 2 서브 워드 라인에 대한 프로그램 동작을 수행하도록 프로그램 순서를 조절할 수 있다.
다른 실시 예로서, 상기 프로그램 스케줄러는 하위 비트 프로그램 동작 시에 상기 제 1 서브 워드 라인에 대한 프로그램 동작을 수행한 다음에 상기 제 2 서브 워드 라인에 대한 프로그램 동작을 수행하도록 프로그램 순서를 조절하고, 상위 비트 프로그램 동작 시에 상기 제 2 서브 워드 라인에 대한 프로그램 동작을 수행한 다음에 상기 제 1 서브 워드 라인에 대한 프로그램 동작을 수행하도록 프로그램 순서를 조절할 수 있다.
또 다른 실시 예로서, 상기 프로그램 스케줄러는 하위 비트 프로그램 동작 시에 상기 제 1 및 제 2 서브 워드 라인에 대한 프로그램 순서를 임의(random)로 정할 수 있다. 상기 프로그램 스케줄러는 상위 비트 프로그램 동작 시에 상기 제 1 및 제 2 서브 워드 라인에 대한 프로그램 순서를 임의(random)로 정할 수 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치의 다른 일면은 기판과 수직 방향으로 형성되는 복수의 메모리 셀; 상기 복수의 메모리 셀 중에서 동일 높이의 제 1 메모리 셀들에 연결되는 제 1 서브 워드 라인; 상기 복수의 메모리 셀 중에서 상기 제 1 메모리 셀들과 동일 높이에 형성되는 제 2 메모리 셀들에 연결되고, 상기 제 1 서브 워드 라인과 동시에 프로그램 전압을 인가받는 하나 또는 그 이상의 제 2 서브 워드 라인; 및 상기 제 1 및 제 2 서브 워드 라인에 대한 LSB 프로그램 동작을 수행한 다음에, 상기 제 1 및 제 2 서브 워드 라인에 대한 CSB 프로그램 동작을 수행하고, 그 다음에 상기 제 1 및 제 2 서브 워드 라인에 대한 MSB 프로그램 동작을 수행하도록 프로그램 순서를 조절하는 프로그램 스케줄러를 포함한다.
실시 예로서, 상기 프로그램 스케줄러는 LSB 프로그램 동작, CSB 프로그램 동작, 그리고 MSB 프로그램 동작 시에, 프로그램 방향이 동일하도록 프로그램 순서를 조절할 수 있다.
다른 실시 예로서, 상기 프로그램 스케줄러는 LSB 프로그램 방향은 CSB 프로그램 방향과 반대이고, MSB 프로그램 방향과 동일하도록 프로그램 순서를 조절할 수 있다.
또 다른 실시 예로서, 상기 프로그램 스케줄러는 LSB 프로그램 동작 시에 상기 제 1 및 제 2 서브 워드 라인에 대한 프로그램 순서를 임의(random)로 정할 수 있다. 상기 프로그램 스케줄러는 CSB 프로그램 동작 또는 MSB 프로그램 동작 시에 상기 제 1 및 제 2 서브 워드 라인에 대한 프로그램 순서를 임의(random)로 정할 수 있다.
본 발명의 또 다른 일면은 플래시 메모리 장치의 프로그램 방법에 관한 것이다. 상기 플래시 메모리 장치는 기판과 수직 방향으로 형성되는 복수의 메모리 셀; 상기 복수의 메모리 셀 중에서 동일 높이의 제 1 메모리 셀들에 연결되는 제 1 서브 워드 라인; 및 상기 복수의 메모리 셀 중에서 상기 제 1 메모리 셀들과 동일 높이에 형성되는 제 2 메모리 셀들에 연결되고, 상기 제 1 서브 워드 라인과 동시에 프로그램 전압을 인가받는 하나 또는 그 이상의 제 2 서브 워드 라인을 포함한다. 상기 플래시 메모리 장치의 프로그램 방법은 상기 제 1 및 제 2 서브 워드 라인에 대한 LSB 프로그램 동작을 수행하는 단계; 상기 LSB 프로그램 동작을 완료한 다음에, 상기 제 1 및 제 2 서브 워드 라인에 대한 CSB 프로그램 동작을 수행하는 단계; 및 상기 CSB 프로그램 동작을 완료한 다음에, 상기 제 1 및 제 2 서브 워드 라인에 대한 MSB 프로그램 동작을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따른 플래시 메모리 장치 및 그것의 프로그램 방법에 의하면, 프로그램 동작 시에 에러 발생 확률을 줄이고, 데이터 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
도 5는 3비트 메모리 셀의 문턱 전압 변화를 예시적으로 보여주는 다이어그램이다.
도 6 내지 도 10은 도 2에 도시된 프로그램 스케줄러의 동작 방법을 예시적으로 보여주는 개념도이다.
도 11은 본 발명에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 순서도이다.
도 12는 기판에 두 개의 필라(pillar)가 형성되는 플래시 메모리 장치를 보여주는 단면도이다.
도 13 내지 도 15는 본 발명에 따른 플래시 메모리 시스템의 다양한 적용 예를 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 메모리 카드에 적용한 예를 보여준다.
도 17은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다.
도 18는 도 17에 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 플래시 메모리 시스템을 전자 장치로 구현한 예를 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 플래시 메모리 시스템(1000)은 플래시 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함한다. 도 1에 도시된 플래시 메모리 시스템(1000)에는 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
플래시 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 또는 읽기 동작 등을 수행할 수 있다. 이를 위해 플래시 메모리 장치(1100)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 플래시 메모리 장치(1100)는 전원 라인을 통해 전원(PWR)을 입력받고, 제어 라인을 통해 제어 신호(CTRL)를 입력받는다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
플래시 메모리 장치(1100)는 프로그램 스케줄러(PGM scheduler, 1165)를 포함할 수 있다. 프로그램 스케줄러(1165)는 플래시 메모리 장치(1100)에서 프로그램 순서를 조절할 수 있다. 즉, 프로그램 스케줄러(1165)는 메모리 컨트롤러(1200)로부터 어드레스(ADDR)를 입력받고, 플래시 메모리 장치(1100) 내에서 페이지 프로그램의 순서를 정할 수 있다. 프로그램 스케줄러(1165)는 하드웨어 또는 소프트웨어 형태로 구현될 수 있다.
한편, 프로그램 스케줄러(1165)는 메모리 컨트롤러(1200) 내에 포함될 수도 있다. 이 경우에, 프로그램 스케줄러(1165)는 플래시 변환 계층(FTL)에 의해 관리될 수 있다. 도 1에 도시된 플래시 메모리 시스템(1000)은 프로그램 스케줄러(1165)를 이용하여, 프로그램 동작 시에 발생하는 프로그램 디스터번스(program disturbance)나 메모리 셀 간의 커플링(coupling)을 줄일 수 있다.
도 2는 도 1에 도시된 플래시 메모리 장치를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 플래시 메모리 장치(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼 회로(1130), 데이터 입출력 회로(1140), 전압 발생기(1150), 그리고 제어 로직(1160)을 포함한다. 제어 로직(1160)은 프로그램 스케줄러(1165)를 포함한다. 프로그램 스케줄러(1165)는 앞에서 설명한 바와 같이, 페이지 프로그램의 순서를 정할 수 있다.
계속해서 도 2를 참조하면, 메모리 셀 어레이(1110)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록은 3차원 구조 (또는 수직 구조)를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성된다. 그러나 3차원 구조를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성된다. 각각의 메모리 블록은 플래시 메모리 장치(1100)의 소거 단위를 이룬다.
어드레스 디코더(1120)는 선택 라인(SSL, GSL) 또는 워드 라인(WLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 어드레스 디코더(1120)는 전압 발생기(1150)로부터 워드 라인 전압(VWL)을 입력받고, 제어 로직(1160)에 의해 제어된다. 어드레스 디코더(1120)는 프로그램 또는 읽기 동작 시에 워드 라인을 선택한다. 선택된 워드 라인으로 프로그램 전압 또는 읽기 전압이 제공된다.
페이지 버퍼 회로(1130)는 비트 라인(BLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 페이지 버퍼 회로(1130)는 복수의 페이지 버퍼(도시되지 않음)로 구성될 수 있다. 하나의 페이지 버퍼에는 하나의 비트 라인이 연결(all BL 구조)되거나, 두 개 또는 그 이상의 비트 라인이 연결(shield BL 구조)될 수도 있다. 페이지 버퍼 회로(1130)는 선택된 페이지에 프로그램될 데이터나 선택된 페이지로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(1140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 1 참조, 1200)와 연결된다. 데이터 입출력 회로(1140)는 프로그램 동작 시 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력받고, 읽기 동작 시 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공한다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는 데 필요한 워드 라인 전압(VWL)을 발생할 수 있다. 워드 라인 전압(VWL)은 어드레스 디코더(1120)로 제공된다. 전압 발생기(1150)는 전원 전압(Vcc)보다 높은 고전압(HV; High Voltage)을 발생할 수 있다. 고전압은 프로그램 전압(Vpgm)이나 패스 전압(Vpass) 등으로 사용될 수 있다.
계속해서 도 2를 참조하면, 전압 발생기(1150)는 Vpgm 발생기(1151), Vpass 발생기(1152), 그리고 Vsl 발생기(1153)를 포함할 수 있다. Vpgm 발생기(1151)는 프로그램 동작 시에 선택 워드 라인에 제공되는 프로그램 전압(Vpgm)을 생성한다. 프로그램 전압(Vpgm)은 프로그램 루프가 진행됨에 따라 증가할 수 있다. Vpass 발생기(1152)는 프로그램 동작 시에 선택 및 비선택 워드 라인에 제공되는 패스 전압(Vpass)을 생성한다. 패스 전압(Vpass)은 일반적으로 프로그램 루프가 진행되어도 일정하게 유지된다. Vsl 발생기(1153)는 스트링 선택 라인(SSL)이나 접지 선택 라인(GSL)으로 제공되는 선택 라인 전압(selection line voltage)을 생성한다.
제어 로직(1160)은 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 플래시 메모리 장치(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(1160)은 프로그램 동작 시에, 어드레스 디코더(1120)를 제어함으로 선택 워드 라인으로 프로그램 전압(Vpgm)이 제공되도록 하고, 페이지 버퍼 회로(1130) 및 데이터 입출력 회로(1140)를 제어함으로 선택 페이지에 프로그램 데이터가 제공되도록 할 수 있다.
한편, 제어 로직(1160)은 프로그램 스케줄러(1165)를 포함할 수 있다. 프로그램 스케줄러(1165)는 메모리 컨트롤러(도 1 참조, 1200)로부터 어드레스(ADDR)를 입력받고, 페이지 프로그램을 위한 워드 라인을 선택할 수 있다. 프로그램 스케줄러(1165)는 미리 설정된 프로그램 방식에 따라 플래시 메모리 장치(1100) 내에서 페이지 프로그램의 순서를 정할 수 있다. 프로그램 스케줄러(1165)의 동작 방법은 이하에서 좀 더 상세하게 설명될 것이다. 한편, 프로그램 스케줄러(1165)는 제어 로직(1160) 외부에 별도로 위치하도록 구성될 수 있다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 3을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다.
게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 정보 저장막은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
계속해서 도 3을 참조하면, 메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 3에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 4를 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11~NS33)이 연결되어 있다. 각각의 낸드 스트링(예를 들면, NS11)은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL1~SSL3)에 연결되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line; GSL1~GSL3)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결되어 있다.
계속해서 도 4를 참조하면, 스트링 선택 라인(SSL1~SSL3)은 분리되어 있다. 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있다. 접지 선택 라인(GSL1~GSL3)은 분리되어 있으나, 각각의 접지 선택 라인이 서로 연결될 수도 있다. 제 1 워드 라인(WL1)에 연결되어 있고 낸드 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀(이하, 페이지라 함)을 프로그램하는 경우에는, 제 1 워드 라인(WL1)과 제 1 선택 라인(SSL1, GSL1)이 선택된다.
한편, 하나의 메모리 셀에는 싱글 비트 데이터 또는 두 비트 이상의 멀티 비트 데이터가 저장될 수 있다. 싱글 비트 데이터가 저장될 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell) 또는 싱글 비트 셀(single bit cell)이라 부르고, 멀티 비트 데이터가 저장될 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 또는 멀티 비트 셀(multi bit cell)이라 부른다. 예를 들면, 2비트 메모리 셀은 하나의 메모리 셀에 하위 비트 데이터와 상위 비트 데이터를 저장할 수 있다. 3비트 메모리 셀은 하나의 메모리 셀에 LSB, CSB, MSB 데이터를 저장할 수 있다.
도 5는 3비트 메모리 셀의 문턱 전압 변화를 예시적으로 보여주는 다이어그램이다. 도 5에서, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀의 수(# of cells)를 나타낸다. 3비트 메모리 셀은 문턱 전압 분포에 따라 8개의 상태(E, P1~P7) 중 하나를 가질 수 있다. 여기에서, E는 메모리 셀의 소거 상태(erase state)를 나타내고, P1 내지 P7은 프로그램 상태(program state)를 나타낸다.
플래시 메모리 장치(도 2 참조, 1100)는 하나의 워드 라인에 연결되어 있는 메모리 셀을 동시에 프로그램한다. 이러한 프로그램 동작을 페이지 프로그램(page program)이라고 한다. 3비트 플래시 메모리 장치의 경우에는 하나의 워드 라인에 대해서 3번의 페이지 프로그램이 수행될 수 있다. 이하에서는 첫 번째 페이지 프로그램을 LSB 페이지 프로그램, 두 번째 페이지 프로그램을 CSB 프로그램, 그리고 세 번째 페이지 프로그램을 MSB 프로그램이라고 정의하기로 한다.
다시 도 4를 참조하면, 하나의 워드 라인(예를 들면, WL1)은 선택 라인(SSL, GSL)에 따라 세 개의 워드 라인으로 구분될 수 있다. 예를 들면, 선택 라인 SSL1, SSL2, SSL3에 의해 선택되는 워드 라인 WL1은 제 1 내지 제 3 서브 워드 라인(WLa1, WLb1, WLc1)으로 구분될 수 있다. 한편, 설명의 편의를 위해, 낸드 스트링(NS11, NS12, NS13)은 PLANEa를 구성하고, 낸드 스트링(NS21, NS22, NS23)은 PLANEb를 구성하며, 낸드 스트링(NS31, NS32, NS33)은 PLANEc를 구성한다고 가정한다. 이때 WL1은 플레인에 따라 제 1 내지 제 3 서브 워드 라인(WLa1, WLb1, WLc1)로 구분될 수 있다.
도 6은 도 2에 도시된 프로그램 스케줄러의 동작 방법을 예시적으로 보여주는 개념도이다. 도 6에서, 플레인a는 GSL1, WLa1~WLa8, SSL1을 포함하고, 플레인b는 GSL2, WLb1~WLb8, SSL2을 포함하며, 플레인c는 GSL3, WLc1~WLc8, SSL3을 포함한다. 한편, PLANEb와 PLANEc 사이에는 하나 또는 그 이상의 플레인이 더 포함될 수 있다. 이하에서는 하나의 워드 라인(예를 들면, WLa1)에 연결된 메모리 셀에는 3개의 페이지(LSB, CSB, MSB)가 프로그램된다고 가정한다. 하나의 워드 라인에 3개의 페이지가 프로그램되면, 각각의 메모리 셀은 3비트 데이터를 저장하게 된다.
도 6에 도시된 프로그램 방법은 플레인a의 WLa1에 대한 세 번의 페이지 프로그램(①~③)을 연속적으로 수행한다. 즉, WLa1에 대한 LSB, CSB, MSB 페이지 프로그램이 연속적으로 수행된다. WLa1에 대한 페이지 프로그램이 수행된 다음에, 플레인b의 WLb1에 대한 세 번의 페이지 프로그램(④~⑥)이 연속적으로 수행된다. 그리고 플레인c의 WLc1에 세 번의 페이지 프로그램(⑦~⑨)이 수행된다. 이와 같은 방식으로 WL2(WLa2~WLc2)부터 WL8(WLa8~WLc8)까지 페이지 프로그램이 수행된다.
도 7은 도 2에 도시된 프로그램 스케줄러의 페이지 프로그램 순서의 다른 실시 예를 보여준다. 도 7을 참조하면, 플레인a의 WLa1에 대한 LSB 프로그램(①)을 수행하고, 플레인b의 WLb1에 대한 LSB 프로그램(②)을 수행한 다음에, 플레인c의 WLc1에 대한 LSB 프로그램(③)을 수행한다.
WLa1~WLc1에 대한 LSB 프로그램이 수행된 다음에, CSB 프로그램이 수행된다. 즉, WLa1에 대한 CSB 프로그램(④)이 수행되고, WLb1에 대한 CSB 프로그램(⑤)이 수행된 다음에, WLc1에 대한 CSB 프로그램(⑥)이 수행된다. WLa1~WLc1에 대한 CSB 프로그램이 수행된 다음에, MSB 프로그램이 수행된다. 즉, WLa1에 대한 MSB 프로그램(⑦)이 수행되고, WLb1에 대한 MSB 프로그램(⑧)이 수행된 다음에, WLc1에 대한 MSB 프로그램(⑨)이 수행된다. 이와 같은 방식으로 WL2(WLa2~WLc2)부터 WL8(WLa8~WLc8)까지 페이지 프로그램이 수행된다.
도 8은 도 7에 도시된 프로그램 방식에 따른 메모리 셀의 문턱 전압 변화를 설명하기 위한 다이어그램이다. 도 8(a)는 WL1에 대한 페이지 프로그램을 수행하기 전의 소거 셀의 문턱 전압 분포를 보여주고, 도 8(b)는 WL1에 대한 LSB 프로그램을 모두 수행한 다음의 소거 셀의 문턱 전압 분포를 보여준다.
프로그램 동작 시에 선택 워드 라인(예를 들면, WL1)에는 프로그램 전압(Vpgm)이 제공되고, 비선택 워드 라인(예를 들면, WL2~WL8)에는 패스 전압(Vpass)이 제공된다. 이때, WLa1에 연결된 메모리 셀을 프로그램하는 경우에, WLb1이나 WLc1에 연결된 메모리 셀에도 프로그램 전압(Vpgm)이 제공된다. 도 6에 도시된 프로그램 방식에 의하면, WLc1에 연결된 메모리 셀은 LSB 프로그램하기 전까지 6번의 프로그램 전압(Vpgm)을 입력받는다. 반면에, 도 7에 도시된 프로그램 방식에 의하면, 2번의 프로그램 전압(Vpgm)을 입력받는다.
도 7에 도시된 프로그램 방식은 WLa1부터 WLc1 순으로 LSB 프로그램을 모두 수행한 다음에, CSB 및 MSB 프로그램을 수행함으로, WLc1에 연결된 메모리 셀의 문턱 전압이 변하는 것을 줄일 수 있다. 즉, WLc1에 연결된 메모리 셀에 대한 LSB 프로그램 시에 에러 발생 확률이 줄어든다. 본 발명의 실시 예에 따른 플래시 메모리 장치(도 2 참조, 1100)는 프로그램 스케줄러(도 2 참조, 1165)를 이용하여 페이지 프로그램 순서를 조절함으로, 에러 발생을 줄일 수 있고, 데이터 신뢰성을 높일 수 있다.
도 9는 도 2에 도시된 프로그램 스케줄러의 페이지 프로그램 순서의 또 다른 실시 예를 보여준다. 도 9를 참조하면, 플레인a의 WLa1에 대한 LSB 프로그램(①)이 수행되고, WLb1에 대한 LSB 프로그램(②)이 수행된 다음에, WLc1에 LSB 프로그램(③)이 수행된다.
WLa1~WLc1에 대한 LSB 프로그램이 수행된 다음에, CSB 프로그램이 수행된다. 여기에서, CSB 프로그램의 순서는 LSB 프로그램의 순서와 반대 방향이다. 즉, 플레인c의 WLc1에 대한 CSB 프로그램(④)이 수행되고, WLb1에 대한 CSB 프로그램(⑤)이 수행된 다음에, WLa1에 대한 CSB 프로그램(⑥)이 수행된다.
WLa1~WLc1에 대한 CSB 프로그램이 수행된 다음에, MSB 프로그램이 수행된다. 여기에서, MSB 프로그램의 순서는 LSB 프로그램의 순서와 같은 방향이고, CSB 프로그램 순서와는 반대 방향이다. 즉, 플레인a의 WLa1에 대한 MSB 프로그램(⑦)이 수행되고, WLb1에 대한 MSB 프로그램(⑧)이 수행된 다음에, WLc1에 대한 MSB 프로그램(⑨)이 수행된다. 이와 같은 방식으로 WL2(WLa2~WLc2)부터 WL8(WLa8~WLc8)까지 페이지 프로그램이 수행된다. 도 9에 도시된 프로그램 방식에 의하면, 프로그램 전압(Vpgm)이 플레인a 내지 플레인c에 평균적으로 인가되기 때문에, 플레인c에 있는 메모리 셀의 열화를 좀 더 줄일 수 있다.
도 10은 도 2에 도시된 프로그램 스케줄러의 페이지 프로그램 순서의 또 다른 실시 예를 보여준다. 도 10에 도시된 프로그램 방법은 각각의 워드 라인에 대해서 임의(random)로 프로그램 순서가 정해진다. 예를 들어 도 10에서 보는 바와 같이, 플레인a의 WLa1에 대한 LSB 프로그램(①)이 수행되고, WLc1에 대한 LSB 프로그램(②)이 수행된 다음에, WLb1에 대한 LSB 프로그램(③)이 수행된다.
WLa1~WLc1에 대한 LSB 프로그램이 수행된 다음에, CSB 프로그램이 수행된다. CSB 프로그램의 순서도 임의로 정해진다. 예를 들어, 플레인b의 WLb1에 대한 CSB 프로그램(④)이 수행되고, WLc1에 대한 CSB 프로그램(⑤)이 수행된 다음에, WLa1에 대한 CSB 프로그램(⑥)이 수행된다.
WLa1~WLc1에 대한 CSB 프로그램이 수행된 다음에, MSB 프로그램이 수행된다. MSB 프로그램의 순서도 임의로 정해진다. 예를 들어, WLb1에 대한 MSB 프로그램(⑦)이 수행되고, WLa1에 대한 MSB 프로그램(⑧)이 수행된 다음에, WLc1에 대한 MSB 프로그램(⑨)이 수행된다. 이와 같은 방식으로 WL2(WLa2~WLc2)부터 WL8(WLa8~WLc8)까지 페이지 프로그램이 수행된다.
한편, 본 발명의 실시 예에 따른 플래시 메모리 장치(도 1 참조, 1100)는 위에서 설명한 방식 이외에 다른 방식으로도 프로그램될 수 있다. 예를 들면, 도 6에 도시된 프로그램 방식과 도 7, 도 9, 또는 도 10에 도시된 프로그램 방식을 혼합하여 사용할 있다. 특정 워드 라인(예를 들면, WL1~WL5)까지는 도 7에 도시된 방식을 사용하고, 나머지 워드 라인(예를 들면, WL6~WL8)까지는 도 9 또는 도 10에 도시된 방식을 사용할 수 있다.
본 발명의 실시 예에 따른 플래시 메모리 시스템(도 1 참조, 1000)은 프로그램 스케줄러(도 1 참조, 1165)를 통해, 페이지 프로그램 순서를 정할 수 있다. 본 발명은 페이지 프로그램 순서를 조정함으로, 프로그램 디스터번스나 셀 간 커플링으로 인해 문턱 전압이 변하는 현상을 줄일 수 있다. 이를 통해 데이터의 에러 발생 확률을 줄일 수 있고, 데이터의 신뢰성을 높일 수 있다.
도 11은 도 2에 도시된 플래시 메모리 장치의 프로그램 방법을 설명하기 위한 순서도이다. 앞에서 설명한 바와 같이, 플래시 메모리 장치(도 2 참조, 1100)는 프로그램 스케줄러(도 2 참조, 1165)를 이용하여 페이지 프로그램 순서를 정할 수 있다.
S110 단계에서, 프로그램 스케줄러(도 2 참조, 1165)가 턴 온 된다. 프로그램 스케줄러(1165)는 플래시 메모리 장치(1100)가 메모리 컨트롤러(도 1 참조, 1200)로부터 파워(PWR)를 입력받을 때 턴 온 될 수 있고, 프로그램 동작 시에 턴 온 될 수도 있다. 한편, 프로그램 스케줄러(1165)는 프로그램-소거 사이클 수에 따라 턴 온 될 수 있다. 예를 들면, 규정된 전체 프로그램-소거 횟수의 50%에 도달한 때부터 턴 온 될 수도 있다.
S120 단계에서, 플래시 메모리 장치(1100)는 프로그램 스케줄러(1165)에 따라, WLi(예를 들면, i=1)에 대한 페이지 프로그램을 수행한다. 예를 들어, 프로그램 스케줄러(1165)가 도 7에 도시된 프로그램 순서를 수행한다면, WLa1에서 시작하여 WLc1 방향으로 LSB 프로그램, CSB 프로그램, MSB 프로그램이 수행된다.
S130 단계에서, WL1의 모든 페이지에 대한 프로그램이 수행되었는지를 판단한다. 만약, WL1의 모든 페이지에 대한 프로그램이 수행되지 않았으면, S120 단계를 반복해서 수행한다. WL1에 대한 프로그램이 수행되었으면, 다음 워드 라인에 대한 페이지 프로그램이 수행될 것이다(S140).
S150 단계에서, 모든 워드 라인에 대한 모든 페이지 프로그램이 수행되었는지를 판단한다. 만약, 모든 워드 라인에 대한 페이지 프로그램이 수행되지 않았으면, S120 단계를 반복해서 수행한다. 모든 워드 라인에 대한 프로그램이 수행되면, 프로그램 동작은 종료된다.
한편, 본 발명의 실시 예에 따른 플래시 메모리 장치 및 그것의 프로그램 방법은, 도 12에 도시된 바와 같이 기판에 두 개 또는 그 이상의 필라(pillar)가 형성되는 경우에도 적용될 수 있다. 도 12를 참조하면, 제 4 및 제 5 워드 라인(WL4, WL5) 사이에 더미 워드 라인(DWL)이 존재할 수 있다. 또한, 본 발명은 2D (수평 구조) 플래시 메모리가 수직으로 형성된 경우에도 적용될 수 있다.
본 발명의 실시 예에 따른 플래시 메모리 시스템은 여러 가지 제품에 적용 또는 응용될 수 있다. 본 발명의 실시 예에 따른 플래시 메모리 시스템은 퍼스널 컴퓨터, 디지털 카메라, 캠코더, 휴대 전화, MP3, PMP, PSP, PDA 등과 같은 전자 장치들뿐만 아니라, 메모리 카드, USB 메모리, 솔리드 스테이트 드라이브(Solid State Drive, 이하 SSD라 함) 등과 같은 저장 장치로 구현될 수 있다.
도 13 내지 도 15는 본 발명에 따른 플래시 메모리 시스템의 다양한 적용 예를 보여주는 블록도이다. 도 13 내지 15를 참조하면, 플래시 메모리 시스템(2001~2003)은 저장 장치(2100) 및 호스트(2200)를 포함한다. 저장 장치(2100)는 플래시 메모리(2110) 및 메모리 컨트롤러(2120)를 포함한다.
저장 장치(2100)는 메모리 카드(예를 들면, SD, MMC 등)나 착탈 가능한 이동식 저장 장치(예를 들면, USB 메모리 등)와 같은 저장 매체를 포함한다. 저장 장치(2100)는 호스트(2200)와 연결되어 사용될 수 있다. 저장 장치(2100)는 호스트 인터페이스를 통해 호스트와 데이터를 주고 받는다. 저장 장치(2100)는 호스트(2200)로부터 전원을 공급받아서 내부 동작을 수행할 수 있다.
도 13을 참조하면, 프로그램 스케줄러(2121)는 메모리 컨트롤러(2120) 내에 포함될 수 있다. 도 14를 참조하면, 프로그램 스케줄러(2111)는 플래시 메모리(2110) 내에 포함될 수 있다. 도 15를 참조하면, 프로그램 스케줄러(2201)는 호스트(2200) 내에 포함될 수 있다. 본 발명의 실시 예에 따른 플래시 메모리 시스템(2001~2003)은 프로그램 스케줄러를 이용하여, 프로그램 동작 시에 에러 발생 확률을 줄이고, 데이터 신뢰성을 향상시킬 수 있다.
도 16은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 메모리 카드에 적용한 예를 보여준다. 메모리 카드 시스템(3000)은 호스트(3100)와 메모리 카드(3200)를 구비한다. 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 접속 유닛(3120)을 포함한다. 메모리 카드(3200)는 카드 접속 유닛(3210), 카드 컨트롤러(3220), 그리고 플래시 메모리(3230)를 포함한다. 여기에서, 호스트 컨트롤러(3110), 카드 컨트롤러(3220) 또는 플래시 메모리(3230)는 앞에서 설명한 프로그램 스케줄러를 포함할 수 있다.
호스트(3100)는 메모리 카드(3200)에 데이터를 쓰거나, 메모리 카드(3200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(3110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(3100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(3120)을 통해 메모리 카드(3200)로 전송한다.
카드 컨트롤러(3220)는 카드 접속 유닛(3210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리 장치(3230)에 저장한다. 플래시 메모리(3230)는 호스트(3100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(3100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다. 도 16에 도시된 메모리 카드(3200)는 프로그램 스케줄러를 이용하여, 프로그램 동작 시에 에러 발생 확률을 줄이고, 데이터 신뢰성을 향상시킬 수 있다.
도 17은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다. 도 17을 참조하면, SSD 시스템(4000)은 호스트(4100)와 SSD(4200)를 포함한다.
SSD(4200)는 신호 커넥터(signal connector, 4211)를 통해 호스트(4100)와 신호를 주고 받으며, 전원 커넥터(power connector, 4221)를 통해 전원을 입력받는다. SSD(4200)는 복수의 플래시 메모리(4201~420n), SSD 컨트롤러(4210), 그리고 보조 전원 장치(4220)를 포함할 수 있다. 여기에서, 복수의 플래시 메모리(4201~420n) 또는 SSD 컨트롤러(4210)는 앞에서 설명한 프로그램 스케줄러를 포함할 수 있다.
복수의 플래시 메모리(4201~420n)는 SSD(4200)의 저장 매체로서 사용된다. SSD(4200)는 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다. 복수의 플래시 메모리(4201~420n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(4210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 플래시 메모리가 연결될 수 있다. 하나의 채널에 연결되는 플래시 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(4210)는 신호 커넥터(4211)를 통해 호스트(4100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(4210)는 호스트(4100)의 커맨드에 따라 해당 플래시 메모리 에 데이터를 쓰거나 해당 플래시 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(4210)의 내부 구성은 도 18를 참조하여 상세하게 설명된다.
보조 전원 장치(4220)는 전원 커넥터(4221)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4220)는 호스트(4100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(4220)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4220)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
도 18는 도 17에 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다. 도 18를 참조하면, SSD 컨트롤러(4210)는 NVM 인터페이스(4211), 호스트 인터페이스(4212), ECC 회로(4213), 중앙 처리 장치(CPU, 4214), 버퍼 메모리(4215), 그리고 프로그램 스케줄러(4216)를 포함한다.
NVM 인터페이스(4211)는 버퍼 메모리(4215)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(4211)는 플래시 메모리(4201~420n)로부터 읽은 데이터를 버퍼 메모리(4215)로 전달한다. 여기에서, NVM 인터페이스(4211)는 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(4210)는 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기, 또는 소거 동작 등을 수행할 수 있다.
호스트 인터페이스(4212)는 호스트(4100)의 프로토콜에 대응하여 SSD(4200)와의 인터페이싱을 제공한다. 호스트 인터페이스(4212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(4100)와 통신할 수 있다. 또한, 호스트 인터페이스(4212)는 호스트(4100)가 SSD(4200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 회로(4213)는 플래시 메모리(4201~420n)로 전송되는 데이터를 이용하여, 에러 정정 코드(ECC)를 생성한다. 그렇게 생성된 에러 정정 코드(ECC)는 플래시 메모리(4201~420n)의 스페어 영역(spare area)에 저장된다. ECC 회로(4213)는 플래시 메모리(4201~420n)로부터 읽은 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 용량 내이면, ECC 회로(4213)는 검출된 에러를 정정한다.
중앙 처리 장치(4214)는 호스트(4100, 도 17 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(4214)는 호스트 인터페이스(4212)나 NVM 인터페이스(4211)를 통해 호스트(4100)나 플래시 메모리(4201~420n)를 제어한다. 중앙 처리 장치(4214)는 SSD(4200)을 구동하기 위한 펌웨어에 따라서 플래시 메모리 장치(4201~420n)의 동작을 제어한다.
버퍼 메모리(4215)는 호스트(4100)로부터 제공되는 쓰기 데이터 또는 플래시 메모리로부터 읽은 데이터를 임시로 저장한다. 또한, 버퍼 메모리(4215)는 플래시 메모리(4201~420n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 버퍼 메모리(4215)에 저장된 메타 데이터나 캐시 데이터는 플래시 메모리(4201~420n)에 저장된다. 버퍼 메모리(4215)에는 DRAM, SRAM 등이 포함될 수 있다. 도 17 및 도 18에 도시된 솔리드 스테이트 드라이브(4000)는 앞에서 설명한 바와 같이, 프로그램 스케줄러(4216)를 이용하여, 프로그램 동작 시에 에러 발생 확률을 줄이고, 데이터 신뢰성을 향상시킬 수 있다.
도 19는 본 발명의 실시 예에 따른 플래시 메모리 시스템을 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(5000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 19를 참조하면, 전자 장치(5000)는 메모리 시스템(5100), 전원 장치(5200), 보조 전원 장치(5250), 중앙처리장치(5300), 램(5400), 그리고 사용자 인터페이스(5500)를 포함한다. 메모리 시스템(5100)은 플래시 메모리(5110) 및 메모리 컨트롤러(5120)를 포함한다. 메모리 시스템(5100)은 앞에서 설명한 바와 같이, 프로그램 스케줄러를 이용하여, 프로그램 동작 시에 에러 발생 확률을 줄이고, 데이터 신뢰성을 향상시킬 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
1000: 플래시 메모리 시스템 1100: 플래시 메모리 장치
1110: 메모리 셀 어레이 1120: 어드레스 디코더
1130: 페이지 버퍼 회로 1140: 데이터 입출력 회로
1150: 전압 발생기 1151: 프로그램 전압 발생기
1152: 패스 전압 발생기 1153: 선택 라인 전압 발생기
1160: 제어 로직 1165: 프로그램 스케줄러

Claims (10)

  1. 기판과 수직 방향으로 형성되는 복수의 메모리 셀;
    상기 복수의 메모리 셀 중에서 동일 높이의 제 1 메모리 셀들에 연결되고, 제 1 선택 라인에 의해 선택되는 제 1 서브 워드 라인;
    상기 복수의 메모리 셀 중에서 상기 제 1 메모리 셀들과 동일 높이에 형성되는 제 2 메모리 셀들에 연결되고, 상기 제 1 서브 워드 라인과 동시에 프로그램 전압을 인가받으며, 제 2 선택 라인에 의해 선택되는 제 2 서브 워드 라인;
    상기 복수의 메모리 셀 중에서 상기 제 1 및 제 2 메모리 셀들과 동일 높이에 형성되는 제 3 메모리 셀들에 연결되고, 상기 제 1 및 제 2 서브 워드 라인과 동시에 프로그램 전압을 인가받으며, 제 3 선택 라인에 의해 선택되는 제 3 서브 워드 라인; 및
    상기 제 1 내지 제 3 선택 라인을 인에이블 함으로 상기 제 1 내지 제 3 서브 워드 라인에 대한 하위 비트 프로그램 동작을 수행하고, 그 다음에 상기 하위 비트 프로그램 동작과 동일한 프로그램 순서로 상기 제 1 내지 제 3 서브 워드 라인에 대한 상위 비트 프로그램 동작을 수행하도록 프로그램 순서를 조절하는 프로그램 스케줄러를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프로그램 스케줄러는 하위 비트 프로그램 동작 및 상위 비트 프로그램 동작 시에, 상기 제 1 내지 제 3 선택 라인을 순차적으로 인에이블 함으로 상기 제 1 내지 제 3 서브 워드 라인에 대한 프로그램 동작을 순차적으로 수행하는 플래시 메모리 장치.
  3. 기판과 수직 방향으로 형성되는 복수의 메모리 셀;
    상기 복수의 메모리 셀 중에서 동일 높이의 제 1 메모리 셀들에 연결되고, 제 1 선택 라인에 의해 선택되는 제 1 서브 워드 라인;
    상기 복수의 메모리 셀 중에서 상기 제 1 메모리 셀들과 동일 높이에 형성되는 제 2 메모리 셀들에 연결되고, 상기 제 1 서브 워드 라인과 동시에 프로그램 전압을 인가 받으며, 제 2 선택 라인에 의해 선택되는 제 2 서브 워드 라인;
    상기 복수의 메모리 셀 중에서 상기 제 1 및 제 2 메모리 셀들과 동일 높이에 형성되는 제 3 메모리 셀들에 연결되고, 상기 제 1 및 제 2 서브 워드 라인과 동시에 프로그램 전압을 인가 받으며, 제 3 선택 라인에 의해 선택되는 제 3 서브 워드 라인; 및
    상기 제 1 내지 제 3 선택 라인을 인에이블 함으로 상기 제 1 내지 제 3 서브 워드 라인에 대한 하위 비트 프로그램 동작을 수행하고, 그 다음에 상기 하위 비트 프로그램 동작과는 다른 프로그램 순서로 상기 제 1 내지 제 3 서브 워드 라인에 대한 상위 비트 프로그램 동작을 수행하도록 프로그램 순서를 조절하는 프로그램 스케줄러를 포함하는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 프로그램 스케줄러는 하위 비트 프로그램 동작과 상위 비트 프로그램 동작 시에, 프로그램 순서가 서로 반대 방향이 되도록 하는 플래시 메모리 장치.
  5. 제 3 항에 있어서,
    상기 프로그램 스케줄러는 하위 비트 프로그램 동작과 상위 비트 프로그램 동작 시에, 프로그램 순서가 랜덤(random)하게 되도록 하는 플래시 메모리 장치.
  6. 기판과 수직 방향으로 형성되는 복수의 메모리 셀;
    상기 복수의 메모리 셀 중에서 동일 높이의 제 1 메모리 셀들에 연결되고, 제 1 선택 라인에 의해 선택되는 제 1 서브 워드 라인;
    상기 복수의 메모리 셀 중에서 상기 제 1 메모리 셀들과 동일 높이에 형성되는 제 2 메모리 셀들에 연결되고, 상기 제 1 서브 워드 라인과 동시에 프로그램 전압을 인가 받으며, 제 2 선택 라인들 각각에 의해 선택되는 하나 또는 그 이상의 제 2 서브 워드 라인; 및
    상기 제 1 및 제 2 선택 라인들을 인에이블 함으로 상기 제 1 및 제 2 서브 워드 라인에 대한 LSB 프로그램 동작을 수행하고, 그 다음에 상기 제 1 및 제 2 선택 라인들을 인에이블 함으로 상기 제 1 및 제 2 서브 워드 라인에 대한 CSB 프로그램 동작을 수행하고, 그 다음에 상기 제 1 및 제 2 선택 라인들을 인에이블 함으로 상기 제 1 및 제 2 서브 워드 라인에 대한 MSB 프로그램 동작을 수행하도록 프로그램 순서를 조절하는 프로그램 스케줄러를 포함하는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 프로그램 스케줄러는 LSB 프로그램 동작, CSB 프로그램 동작, 그리고 MSB 프로그램 동작 시에, 프로그램 방향이 동일하도록 프로그램 순서를 조절하는 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    LSB 프로그램 동작, CSB 프로그램 동작, 그리고 MSB 프로그램 동작 시에, 상기 제 1 내지 제 3 선택 라인은 순차적으로 인에이블 되는 플래시 메모리 장치.
  9. 제 6 항에 있어서,
    상기 프로그램 스케줄러는 LSB 프로그램 방향은 CSB 프로그램 방향과 반대이고, MSB 프로그램 방향과 동일하도록 프로그램 순서를 조절하는 플래시 메모리 장치.
  10. 제 6 항에 있어서,
    상기 프로그램 스케줄러는 LSB 프로그램 동작, CSB 프로그램 동작, 또는 MSB 프로그램 동작 시에 상기 제 1 및 제 2 서브 워드 라인에 대한 프로그램 순서를 임의(random)로 정하는 플래시 메모리 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160109906A (ko) * 2015-03-13 2016-09-21 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR20190114683A (ko) * 2018-03-30 2019-10-10 삼성전자주식회사 데이터 신뢰성이 개선된 메모리 장치 및 이의 동작방법
US11948643B2 (en) 2020-04-29 2024-04-02 SK Hynix Inc. Nonvolatile memory device, operating method thereof, and memory system including the same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9263135B2 (en) * 2013-03-14 2016-02-16 Apple Inc. Programming schemes for 3-D non-volatile memory
KR20150026209A (ko) * 2013-09-02 2015-03-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
TWI545571B (zh) 2014-02-18 2016-08-11 慧榮科技股份有限公司 存取快閃記憶體的方法及相關的控制器與記憶裝置
KR102247087B1 (ko) * 2014-07-08 2021-05-03 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
KR102234592B1 (ko) 2014-07-29 2021-04-05 삼성전자주식회사 불휘발성 메모리, 데이터 저장 장치, 및 데이터 저장 장치의 동작 방법
KR20160089768A (ko) * 2015-01-20 2016-07-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20160097657A (ko) * 2015-02-09 2016-08-18 에스케이하이닉스 주식회사 데이터 저장 장치 그리고 그것의 동작 방법
US10346097B2 (en) 2015-11-26 2019-07-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and storage device including nonvolatile memory device
JP6433933B2 (ja) * 2016-03-14 2018-12-05 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US11232841B2 (en) 2017-09-05 2022-01-25 Samsung Electronics Co., Ltd. Methods of operating memory devices based on sub-block positions and related memory system
KR102336659B1 (ko) 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
US11205485B2 (en) * 2018-03-30 2021-12-21 Samsung Electronics Co., Ltd. Three-dimensional NAND flash memory device having improved data reliability by varying program intervals, and method of operating the same
US11158379B2 (en) 2019-08-26 2021-10-26 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device, and operating method of nonvolatile memory device
KR20210025162A (ko) 2019-08-26 2021-03-09 삼성전자주식회사 불휘발성 메모리 장치, 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7184308B2 (en) * 2003-12-01 2007-02-27 Samsung Electronics Co., Ltd. Flash memory devices and methods for programming the same
US20130322172A1 (en) * 2009-06-19 2013-12-05 Sunil Shim Programming methods for three-dimensional memory devices having multi-bit programming, and three-dimensional memory devices programmed thereby
US8717817B2 (en) * 2010-06-16 2014-05-06 Samsung Electronics Co., Ltd. Method for multi-page programming a non-volatile memory device by simultaneously activating a plurality of selection lines based on programmed data

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6532556B1 (en) 2000-01-27 2003-03-11 Multi Level Memory Technology Data management for multi-bit-per-cell memories
US6958940B2 (en) 2002-02-28 2005-10-25 Renesas Technology Corp. Nonvolatile semiconductor memory device capable of realizing optimized erasing operation in a memory array
JP2007141376A (ja) 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその制御方法
JP4498370B2 (ja) 2007-02-14 2010-07-07 株式会社東芝 データ書き込み方法
TW200929225A (en) 2007-12-25 2009-07-01 Powerchip Semiconductor Corp Memory programming method and data access method
JP5259481B2 (ja) 2009-04-14 2013-08-07 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7184308B2 (en) * 2003-12-01 2007-02-27 Samsung Electronics Co., Ltd. Flash memory devices and methods for programming the same
US20130322172A1 (en) * 2009-06-19 2013-12-05 Sunil Shim Programming methods for three-dimensional memory devices having multi-bit programming, and three-dimensional memory devices programmed thereby
US8717817B2 (en) * 2010-06-16 2014-05-06 Samsung Electronics Co., Ltd. Method for multi-page programming a non-volatile memory device by simultaneously activating a plurality of selection lines based on programmed data

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160109906A (ko) * 2015-03-13 2016-09-21 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR20190114683A (ko) * 2018-03-30 2019-10-10 삼성전자주식회사 데이터 신뢰성이 개선된 메모리 장치 및 이의 동작방법
US11948643B2 (en) 2020-04-29 2024-04-02 SK Hynix Inc. Nonvolatile memory device, operating method thereof, and memory system including the same

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