KR20160089768A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 다수의 메모리 블록을 포함하는 제1 및 제2 플레인과, 상기 제1 플레인 및 제2 플레인에 각각 대응하며 상기 제1 및 제2 플레인에 프로그램된 데이터를 센싱하여 임시 저장하기 위한 제1 및 제2 읽기 및 쓰기 회로, 및 상기 제1 및 제2 읽기 및 쓰기 회로를 제어하여 상기 제1 및 제2 플레인에 대한 리드 동작을 수행하되, 상기 제1 및 제2 플레인의 LSB 또는 MSB 프로그램 상태에 따라 상기 제1 및 제2 읽기 및 쓰기 회로에 임시 저장된 데이터를 설정 데이터로 셋팅하거나 새로운 리드 동작을 수행하여 새로운 데이터를 저장하거나 임시 저장된 데이터를 유지하도록 상기 제1 및 제2 읽기 및 쓰기 회로를 제어하기 위한 제어 로직을 포함한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 그것의 동작 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 장치에 대한 수요가 증가하고 있다.
불휘발성 메모리 장치는 다수의 메모리 블록을 포함하는 플레인을 포함하고 있다. 최근에는 다수의 플레인을 포함하는 멀티 플레인 구조의 불휘발성 메모리 장치가 증가하고 있는 추세이다.
불휘발성 메모리 장치에서는 메모리 셀에 데이터를 기입하기 위한 프로그램 동작, 메모리 셀에 저장된 데이터를 리드(read)하기 위한 리드 동작, 메모리 셀에 저장된 데이터를 소거하기 위한 소거 동작 등이 실시된다.
한편 멀티 레벨 셀(Multi level cell) 프로그램 방법은 하나의 셀에 2비트 이상의 정보를 저장시키기 위한 프로그램 방법이다. 싱글 레벨 셀(Single level cell) 프로그램 방법에서는 프로그램 동작에 의하여 문턱전압이 구별되는 서로 다른 두 개의 상태를 만든다. 그러나 멀티 레벨 셀 프로그램 방법에서는 이와 같은 프로그램 동작을 반복 수행하여 2 비트 이상의 정보를 저장시키게 된다. 이러한 멀티 레벨 셀 프로그램 동작에서는 LSB(Least Significant Bit) 프로그램 동작과 MSB(Most Significant Bit) 프로그램 동작을 실시한다.
종래 두 개의 플레인에서 동시에 데이터를 리드할 때, 두 플레인에서 MSB 프로그램 여부가 동일한 경우에만 리드 동작이 실시되도록 하였다. 즉, 두 플레인이 모두 MSB 프로그램이 실시된 경우 또는 두 플레인이 모두 LSB 프로그램이 실시된 경우에만 두 플레인에서 동시에 리드 동작이 실시되도록 하였다. 이를 위하여 두 플레인에 대하여 MSB 프로그램 여부 상태를 동일하게 실시한 후 리드 동작을 실시하도록 하고 있다. 따라서, 종래에는 두 플레인의 프로그램 상태가 다른 경우에는 두 플레인에 대하여 동시에 리드 동작을 실시할 수 없었다.
본 발명의 실시예는 반도체 메모리 장치의 리드 동작 시 다수의 플레인을 동시에 리드할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 블록을 포함하는 제1 및 제2 플레인과, 상기 제1 플레인 및 제2 플레인에 각각 대응하며 상기 제1 및 제2 플레인에 프로그램된 데이터를 센싱하여 임시 저장하기 위한 제1 및 제2 읽기 및 쓰기 회로, 및 상기 제1 및 제2 읽기 및 쓰기 회로를 제어하여 상기 제1 및 제2 플레인에 대한 리드 동작을 수행하되, 상기 제1 및 제2 플레인의 LSB 또는 MSB 프로그램 상태에 따라 상기 제1 및 제2 읽기 및 쓰기 회로에 임시 저장된 데이터를 설정 데이터로 셋팅하거나 새로운 리드 동작을 수행하여 새로운 데이터를 저장하거나 임시 저장된 데이터를 유지하도록 상기 제1 및 제2 읽기 및 쓰기 회로를 제어하기 위한 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 블록을 포함하는 제1 및 제2 플레인과, 상기 제1 플레인 및 제2 플레인에 각각 대응하며 상기 제1 및 제2 플레인에 프로그램된 데이터를 센싱하여 임시 저장하기 위한 제1 및 제2 읽기 및 쓰기 회로, 및 상기 제1 및 제2 플레인에 저장된 플래그 데이터를 판단하여 상기 제1 및 제2 읽기 및 쓰기 회로에 임시 저장된 데이터를 설정 데이터로 셋팅하거나 유지하도록 상기 제1 및 제2 읽기 및 쓰기 회로를 제어하기 위한 상기 제1 및 제2 페이지 버퍼 제어 신호들을 출력한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 입력되는 어드레스에 따라 LSB 리드 동작 또는 MSB 리드 동작을 판단하는 단계와, 상기 MSB 리드 동작으로 판단된 경우, 제1 리드 전압을 이용한 제1 리드 동작을 수행하는 단계와, 제1 플레인 및 제2 플레인의 프로그램 상태를 체크하는 단계와, 상기 제1 플레인이 LSB 프로그램 상태로 판단될 경우 상기 제1 플레인의 MSB 데이터를 설정 데이터로 셋팅하고, 상기 제2 플레인이 상기 LSB 프로그램 상태로 판단될 경우 상기 제2 플레인의 MSB 데이터를 상기 설정 데이터로 셋팅하는 단계, 및 상기 제1 플레인이 MSB 프로그램 상태로 판단될 경우 제3 리드 전압을 이용한 제3 리드 동작을 수행하여 상기 제1 플레인에 대한 MSB 데이터를 리드하고, 상기 제2 플레인이 상기 MSB 프로그램 상태로 판단될 경우 상기 제3 리드 동작을 수행하여 상기 제2 플레인에 대한 MSB 데이터를 리드하는 단계를 포함한다.
본 발명에 따르면, 서로 다른 프로그램 상태로 프로그램된 멀티 플레인의 리드 동작이 가능하며, 리드 동작 시 프로그램 상태에 따라 래치된 데이터를 셋팅하여 데이터를 출력함으로써 추가적인 동작 시간이 증가하지 않는다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 실시 예에 따른 제어 로직의 상세 블록도이다.
도 3은 메모리 셀들의 프로그램 상태에 따른 문턱 전압 분포를 나타내는 분포도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 5는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 6은 도 5의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 7은 도 6을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)은 제1 메모리 플레인(110), 제1 읽기 및 쓰기 회로(120), 제1 어드레스 디코더(130), 제2 메모리 플레인(140), 제2 읽기 및 쓰기 회로(150), 제2 어드레스 디코더(160), 전압 생성부(170) 및 제어 로직(180)을 포함한다.
제1 플레인(110) 및 제2 플레인(140)은 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 제1 어드레스 디코더(130) 및 제2 어드레스 디코더(160)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 제1 읽기 및 쓰기 회로(120) 및 제2 읽기 및 쓰기 회로(150)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 또한, 각 메모리 블록은 데이터를 저장하기 위한 메모리 셀과, MSB 프로그램 여부에 대한 정보를 저장하기 위한 플래그 셀(Flag)을 포함한다. 제1 플레인(110) 및 제2 플레인(140)에서 빗금쳐진 부분이 플래그 셀을 나타낸다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
또한 제1 플레인(110) 및 제2 플레인(140)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 셀 스트링을 포함한다. 다수의 셀 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 제1 메모리 셀 그룹, 파이프 트랜지스터, 제2 메모리 셀 그룹 및 소스 선택 트랜지스터를 포함한다. 실시 예로서 메모리 셀 어레이(110)는 3차원 구조를 갖는 수직형 메모리 셀 어레이로 구성할 수 있다.
제1 어드레스 디코더(130) 및 제2 어드레스 디코더(160)는 워드라인들(WL)을 통해 제1 플레인(110) 및 제2 플레인(140)에 각각 연결된다. 제1 어드레스 디코더(130)는 어드레스 신호(ADDR1)를 수신하고, 리드 동작 시 제1 플레인(110)의 워드라인(WL) 중 선택된 워드라인에 전압 생성부(170)에서 생성된 리드 전압(VR1, VR2, VR3)을 인가하고, 어드레스 신호(ADDR1)에 기초하여 컬럼 어드레스(CADD1)를 제1 읽기 및 쓰기 회로(120)로 출력한다. 제2 어드레스 디코더(160)는 어드레스 신호(ADDR2)를 수신하고, 리드 동작 시 제2 플레인(140)의 워드라인(WL)들 중 선택된 워드라인에 전압 생성부(170)에서 생성된 리드 전압(VR1, VR2, VR3)을 인가하고, 어드레스 신호(ADDR2)에 기초하여 컬럼 어드레스(CADD2)를 제2 읽기 및 쓰기 회로(150)로 출력한다.
제1 읽기 및 쓰기 회로(120) 및 제2 읽기 및 쓰기 회로(150)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 각각 제1 플레인(110) 및 제2 플레인(140)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 리드 동작 시 대응하는 비트라인의 전압 또는 전류를 센싱하여 리드 데이터를 임시 저장한다. 저장된 데이터 중 플래그 셀(Flag)에 저장된 플래그 데이터(DATA1 및 DATA2)는 제어 로직(180)으로 출력된다. 또한 제1 읽기 및 쓰기 회로(120) 및 제2 읽기 및 쓰기 회로(150)는 데이터 셋팅 동작 시 임시 저장된 데이터 값을 변경 또는 유지하여 저장한다.
제1 읽기 및 쓰기 회로(120) 및 제2 읽기 및 쓰기 회로(150)는 제어 로직(180)에서 출력되는 페이지 버퍼 제어 신호들(PB_con1, PB_con2) 및 컬럼 어드레스 신호(CADD1 및 CADD2)에 응답하여 동작한다.
전압 생성부(170)는 리드 동작 시 선택된 메모리 블록에 인가하기 위한 리드 전압(VR1, VR2, VR3)을 생성한다. 전압 생성부(170)는 제어 로직(180)의 제어에 따라 리드 전압을 출력한다.
제어 로직(180)은 제1 및 제2 읽기 및 쓰기 회로(120, 150), 및 전압 생성부(170)에 연결된다. 제어 로직(180)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 입력되는 커맨드(CMD), 제어 신호(CTRL) 및 어드레스(ADDR)를 수신한다. 제어 로직(180)은 커맨드(CMD), 제어 신호(CTRL) 및 어드레스(ADDR)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
리드 동작 시 반도체 메모리 장치(100)는 입력되는 어드레스(ADDR)에 따라 MSB(Most Significant Bit) 리드 동작 또는 LSB(Least Significant Bit) 리드 동작을 선택하고, 제1 및 제2 읽기 및 쓰기 회로(120, 150)로 부터 플래그 데이터(DATA1 및 DATA2)에 따라 제1 플레인(110) 및 제2 플레인(140)의 프로그램 상태를 판단하여 제1 및 제2 읽기 및 쓰기 회로(120, 150)에 임시 저장된 데이터들을 재설정하는 데이터 셋팅 동작을 수행하기 위한 페이지 버퍼 제어 신호들(PB_con1, PB_con2)을 출력한다.
도 2는 본 발명의 실시 예에 따른 제어 로직의 상세 블록도이다.
도 2를 참조하면, 제어 로직(180)은 LSB/MSB 리드 동작 선택부(181), 싱글/멀티 플레인 선택부(182), 롬(183), 제어 신호 생성부(184), 플레인 상태 판별부(185), 및 데이터 설정부(186)를 포함한다.
LSB/MSB 리드 동작 선택부(181)는 외부로부터 입력되는 커맨드(CMD), 제어 신호(CTRL) 및 어드레스(ADDR)에 따라 LSB 리드 동작 또는 MSB 리드 동작을 판단하여, 판단 결과를 롬(183)으로 출력한다.
싱글/멀티 플레인 선택부(182)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 반도체 메모리 장치의 리드 동작 시 하나의 플레인에 대한 리드 동작인지 또는 두 개 이상의 플레인에 대한 리드 동작인지를 판단하여, 판단 결과를 롬(183)으로 출력한다.
롬(183)은 반도체 메모리 장치의 제반 동작에 대한 알고리즘이 저장되어 있으며, 커맨드(CMD) 및 제어 신호(CTRL), LSB/MSB 리드 동작 선택부(181) 및 싱글/멀티 플레인 선택부(182)에서 출력되는 출력 신호에 따라 반도체 메모리 장치의 제반 동작 중 세부 동작을 선택하고, 세부 동작을 수행하기 위한 알고리즘에 따른 내부 제어 신호(ctrl)를 출력한다.
제어 신호 생성부(184)는 롬(183)에서 출력되는 내부 제어 신호(ctrl)에 따라 제1 및 제2 읽기 및 쓰기 회로(120, 150)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_con1, PB_con2)을 출력한다.
또한 제어 신호 생성부(184)는 데이터 셋팅 동작 시 데이터 설정부(186)에서 출력되는 데이터 셋팅 신호(Data_set)에 응답하여 제1 및 제2 읽기 및 쓰기 회로(120, 150)에 래치된 데이터를 유지 또는 변경하기 위한 페이지 버퍼 제어 신호들(PB_con1, PB_con2)을 출력한다.
플레인 상태 판별부(185)는 제1 플레인(110) 및 제2 플레인(140)에 저장된 플래그 데이터(DATA1 및 DATA2)에 따라 제1 플레인(110) 및 제2 플레인(140)의 프로그램 상태를 판단하고, 제1 플레인(110) 및 제2 플레인(140)의 프로그램 상태에 따라 제1 및 제2 플레인 선택 신호(P0 및 P1)를 출력한다.
데이터 설정부(186)는 플레인 상태 판별부(185)에서 출력되는 제1 및 제2 플레인 선택 신호(P0 및 P1)에 따라 각 리드 동작 후 래치된 데이터를 변경시키기 위한 데이터 셋팅 신호(Data_set)를 생성하여 제어 신호 생성부(184)로 출력한다.
도 3은 메모리 셀들의 프로그램 상태에 따른 문턱 전압 분포를 나타내는 분포도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 1 내지 도 4를 참조하여, 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
1) LSB/MSB 어드레스 판단(S410)
제어 로직(180)의 LSB/MSB 리드 동작 선택부(181)는 리드 동작 시 외부로부터 입력되는 어드레스(ADDR)를 판단하여 LSB 리드 동작 또는 MSB 리드 동작을 선택하여, 그 결과를 롬(183)으로 출력한다.
2) 제1 리드 동작(S420)
상술한 LSB/MSB 어드레스 판단 단계(S410)에서 MSB 리드 동작으로 판단될 경우, 롬(183)은 제1 리드 동작에 대한 내부 제어 신호(ctrl)를 출력한다.
전압 생성부(170)는 제어 로직(180)의 제어에 따라 제1 리드 전압(VR1)을 출력하고, 제1 및 제2 어드레스 디코더(130, 160)는 제1 리드 전압(VR1)을 어드레스 신호(ADDR1 및 ADDR2)에 따라 선택된 메모리 블럭 중 선택된 워드라인에 인가한다.
3) 데이터 래치(S430)
제어 신호 생성부(184)는 내부 제어 신호(ctrl)에 응답하여 제1 및 제2 읽기 및 쓰기 회로(120, 150)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_con1, PB_con2)을 출력한다. 제1 및 제2 읽기 및 쓰기 회로(120, 150)는 페이지 버퍼 제어 신호들(PB_con1, PB_con2)에 응답하여 제1 및 제2 플레인(110, 140)에 저장된 데이터를 독출하여 임시 저장한다. 이때, 리드 동작은 메모리 셀 및 플래그 셀에 저장된 데이터들을 모두 포함한다.
4) 싱글 또는 멀티 플레인 리드 동작 판단(S440)
싱글/멀티 플레인 선택부(182)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 반도체 메모리 장치의 리드 동작 시 하나의 플레인에 대한 리드 동작인지 또는 두 개 이상의 플레인에 대한 리드 동작인지를 판단하여, 판단 결과를 롬(183)으로 출력한다.
5) MSB 싱글 리드 동작(S450)
상술한 싱글 또는 멀티 플레인 리드 동작 판단 단계(S440)의 판단 결과 싱글 리드 동작이라고 판단될 경우, 롬(183)은 MSB 데이터 리드 동작에 대한 내부 제어 신호(ctrl)를 출력한다.
제어 로직(180)은 제2 리드 동작 및 제3 리드 동작을 수행하도록 전압 생성부(170) 및 제1 또는 제2 읽기 및 쓰기 회로(120 또는 150)를 제어하여 제1 플레인(110) 또는 제2 플레인(140) 중 선택된 플레인의 MSB 리드 동작을 수행한다.
6) 데이터 래치(S460)
제어 신호 생성부(184)는 내부 제어 신호(ctrl)에 응답하여 제1 및 제2 읽기 및 쓰기 회로(120, 150) 중 선택된 읽기 및 쓰기 회로를 제어하기 위한 버퍼 제어 신호들(PB_con1 또는 PB_con2)을 출력한다.
선택된 읽기 및 쓰기 회로는 페이지 버퍼 제어 신호들에 응답하여 제1 또는 제2 플레인(110 또는 140)에 저장된 MSB 데이터를 독출하여 임시 저장한 후 후술하는 데이터 출력 단계(S500)를 수행한다.
7) 제1 플레인 프로그램 상태 체크(S470)
상술한 싱글 또는 멀티 플레인 리드 동작 판단 단계(S440)의 판단 결과 멀티 리드 동작이라고 판단될 경우, 제어 로직(180)은 제1 읽기 및 쓰기 회로(120)에 저장된 플래그 데이터(DATA1)을 수신한다.
플레인 상태 판별부(185)는 플래그 데이터(DATA1)에 따라 제1 플레인(110)의 프로그램 상태를 판단하여 제1 플레인 선택 신호(P0)를 출력한다. 예를 들어 제1 플레인(110)이 MSB 상태로 프로그램되었다고 판단될 경우 제1 플레인 선택 신호(P0)를 로직 로우 레벨인 '0'으로 출력하고, 제1 플레인(110)이 LSB 상태로 프로그램되었다고 판단될 경우 제1 플레인 선택 신호(P0)를 로직 하이 레벨인 '1'으로 출력한다.
8) 제2 플레인 프로그램 상태 체크(S480)
플레인 상태 판별부(185)는 플래그 데이터(DATA2)에 따라 제2 플레인(140)의 프로그램 상태를 판단하여 제2 플레인 선택 신호(P1)를 출력한다. 예를 들어 제2 플레인(140)이 MSB 상태로 프로그램되었다고 판단될 경우 제2 플레인 선택 신호(P1)를 로직 로우 레벨인 '0'으로 출력하고, 제2 플레인(140)이 LSB 상태로 프로그램되었다고 판단될 경우 제2 플레인 선택 신호(P1)를 로직 하이 레벨인 '1'으로 출력한다.
상술한 제1 플레인 프로그램 상태 체크 단계(S470) 및 제2 플레인 프로그램 상태 체크 단계(S480)는 순차적으로 진행하거나 동시에 진행될 수 있다.
9) 제3 리드 동작 및 데이터 셋팅 동작(S490)
전압 생성부(170)는 제어 로직(180)의 제어에 따라 제3 리드 전압(VR3)을 출력하고, 제1 및 제2 어드레스 디코더(130, 160)는 제3 리드 전압(VR3)을 어드레스 신호(ADDR1 및 ADDR2)에 따라 선택된 메모리 블럭 중 선택된 워드라인에 인가한다.
데이터 설정부(186)는 플레인 상태 판별부(185)에서 출력되는 제1 및 제2 플레인 선택 신호(P0 및 P1)에 따라 각 리드 동작 후 래치된 데이터를 변경시키기 위한 데이터 셋팅 신호(Data_set)를 생성하여 제어 신호 생성부(184)로 출력한다.
예를 들어, 데이터 설정부(186)는 제1 플레인 선택 신호(P0)에 따라 제1 플레인(110)이 LSB 프로그램 상태라고 판단될 경우 제1 읽기 및 쓰기 회로(120)에 래치된 데이터를 '1'데이터로 셋팅하기 위한 데이터 셋팅 신호(Dat-set)를 출력한다. 또한 데이터 설정부(186)는 제2 플레인 선택 신호(P1)에 따라 제2 플레인(140)이 LSB 프로그램 상태라고 판단될 경우 제2 읽기 및 쓰기 회로(150)에 래치된 데이터를 '1'데이터로 셋팅하기 위한 데이터 셋팅 신호(Dat-set)를 출력한다.
제1 플레인(110)이 MSB 프로그램 상태로 판단될 경우, 제3 리드 전압(VR3)을 이용한 리드 동작을 수행하고, 제1 읽기 및 쓰기 회로(120)는 새로운 데이터를 센싱하여 이를 MSB 데이터로 래치한다. 또한 제2 플레인(140)이 MSB 프로그램 상태로 판단될 경우, 제3 리드 전압(VR3)을 이용한 리드 동작을 수행하고, 제2 읽기 및 쓰기 회로(150)는 새로운 데이터를 센싱하여 이를 MSB 데이터로 래치한다.
상술한 데이터 셋팅 동작과 제3 리드 동작은 동시에 수행될 수 있다.
상술한 바와 같이 MSB 리드 동작 시 LSB 프로그램된 플레인의 경우 MSB 데이터를 1로 설정하여 출력하고, MSB 프로그램된 플레인의 경우 제3 리드 동작에 따라 센싱된 데이터를 MSB 데이터로 래치한다.
10) 데이터 출력(S500)
제1 및 제2 읽기 및 쓰기 회로(120 및 150)에 래치된 데이터를 제1 및 제2 플레인(110 및 140)를 외부로 출력한다.
11) 제2 리드 동작(S510)
상술한 LSB/MSB 어드레스 판단 단계(S410)에서 LSB 리드 동작으로 판단될 경우, 롬(183)은 제2 리드 동작에 대한 내부 제어 신호(ctrl)를 출력한다.
전압 생성부(170)는 제어 로직(180)의 제어에 따라 제2 리드 전압(VR2)을 출력하고, 제1 및 제2 어드레스 디코더(130, 160)는 제2 리드 전압(VR2)을 어드레스 신호(ADDR1 및 ADDR2)에 따라 선택된 메모리 블럭 중 선택된 워드라인에 인가한다.
제1 및 제2 플레인(110 및 140)에 포함된 플래그 셀은 프로그램 동작 시 제2 리드 전압(VR2)보다 높은 문턱 전압을 갖도록 프로그램된 상태이다.
12) 데이터 래치(S520)
제어 신호 생성부(184)는 내부 제어 신호(ctrl)에 응답하여 제1 및 제2 읽기 및 쓰기 회로(120, 150)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_con1, PB_con2)을 출력한다. 제1 및 제2 읽기 및 쓰기 회로(120, 150)는 페이지 버퍼 제어 신호들(PB_con1, PB_con2)에 응답하여 제1 및 제2 플레인(110, 140)에 저장된 데이터를 독출하여 임시 저장한다. 이때, 리드 동작은 메모리 셀 및 플래그 셀에 저장된 데이터들을 모두 포함한다.
13) 싱글 또는 멀티 플레인 리드 동작 판단(S530)
싱글/멀티 플레인 선택부(182)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여 반도체 메모리 장치의 리드 동작 시 하나의 플레인에 대한 리드 동작인지 또는 두 개 이상의 플레인에 대한 리드 동작인지를 판단하여, 판단 결과를 롬(183)으로 출력한다.
14) LSB 싱글 리드 동작(S540)
상술한 싱글 또는 멀티 플레인 리드 동작 판단 단계(S530)의 판단 결과 싱글 리드 동작이라고 판단될 경우, 롬(183)은 LSB 데이터 리드 동작에 대한 내부 제어 신호(ctrl)를 출력한다.
제어 로직(180)은 제1 리드 동작을 수행하도록 전압 생성부(170) 및 제1 또는 제2 읽기 및 쓰기 회로(120 또는 150)를 제어하여 제1 플레인(110) 또는 제2 플레인(140) 중 선택된 플레인의 LSB 리드 동작을 수행한다.
15) 데이터 래치(S550)
제어 신호 생성부(184)는 내부 제어 신호(ctrl)에 응답하여 제1 및 제2 읽기 및 쓰기 회로(120, 150) 중 선택된 읽기 및 쓰기 회로를 제어하기 위한 버퍼 제어 신호들(PB_con1 또는 PB_con2)을 출력한다.
선택된 읽기 및 쓰기 회로는 페이지 버퍼 제어 신호들에 응답하여 제1 또는 제2 플레인(110 또는 140)에 저장된 LSB 데이터를 독출하여 임시 저장한 후 상술한 데이터 출력 단계(S500)를 수행한다.
16) 제1 플레인 프로그램 상태 체크(S560)
상술한 싱글 또는 멀티 플레인 리드 동작 판단 단계(S440)의 판단 결과 멀티 리드 동작이라고 판단될 경우, 제어 로직(180)은 제1 읽기 및 쓰기 회로(120)에 저장된 플래그 데이터(DATA1)을 수신한다.
플레인 상태 판별부(185)는 플래그 데이터(DATA1)에 따라 제1 플레인(110)의 프로그램 상태를 판단하여 제1 플레인 선택 신호(P0)를 출력한다. 예를 들어 제1 플레인(110)이 MSB 상태로 프로그램되었다고 판단될 경우 제1 플레인 선택 신호(P0)를 로직 로우 레벨인 '0'으로 출력하고, 제1 플레인(110)이 LSB 상태로 프로그램되었다고 판단될 경우 제1 플레인 선택 신호(P0)를 로직 하이 레벨인 '1'으로 출력한다.
17) 제2 플레인 프로그램 상태 체크(S570)
플레인 상태 판별부(185)는 플래그 데이터(DATA2)에 따라 제2 플레인(140)의 프로그램 상태를 판단하여 제2 플레인 선택 신호(P1)를 출력한다. 예를 들어 제2 플레인(140)이 MSB 상태로 프로그램되었다고 판단될 경우 제2 플레인 선택 신호(P1)를 로직 로우 레벨인 '0'으로 출력하고, 제2 플레인(140)이 LSB 상태로 프로그램되었다고 판단될 경우 제2 플레인 선택 신호(P1)를 로직 하이 레벨인 '1'으로 출력한다.
상술한 제1 플레인 프로그램 상태 체크 단계(S470) 및 제2 플레인 프로그램 상태 체크 단계(S480)는 순차적으로 진행하거나 동시에 진행될 수 있다.
18) 제1 리드 동작 및 데이터 셋팅 동작(S580)
전압 생성부(170)는 제어 로직(180)의 제어에 따라 제1 리드 전압(VR1)을 출력하고, 제1 및 제2 어드레스 디코더(130, 160)는 제3 리드 전압(VR3)을 어드레스 신호(ADDR1 및 ADDR2)에 따라 선택된 메모리 블럭 중 선택된 워드라인에 인가한다.
데이터 설정부(186)는 플레인 상태 판별부(185)에서 출력되는 제1 및 제2 플레인 선택 신호(P0 및 P1)에 따라 래치된 데이터를 유지시키기 위한 데이터 셋팅 신호(Data_set)를 생성하여 제어 신호 생성부(184)로 출력한다.
예를 들어, 데이터 설정부(186)는 제1 플레인 선택 신호(P0)에 따라 제1 플레인(110)이 MSB 프로그램 상태라고 판단될 경우 제1 읽기 및 쓰기 회로(120)에 래치된 데이터를 유지시키기 위한 데이터 셋팅 신호(Dat-set)를 출력한다. 또한 데이터 설정부(186)는 제2 플레인 선택 신호(P1)에 따라 제2 플레인(140)이 MSB 프로그램 상태라고 판단될 경우 제2 읽기 및 쓰기 회로(150)에 래치된 데이터를 유지시키기 위한 데이터 셋팅 신호(Dat-set)를 출력한다.
제1 플레인(110)이 LSB 프로그램 상태로 판단될 경우, 제1 리드 전압(VR1)을 이용한 리드 동작을 수행하고, 제1 읽기 및 쓰기 회로(120)는 새로운 데이터를 센싱하여 이를 LSB 데이터로 래치한다. 또한 제2 플레인(140)이 LSB 프로그램 상태로 판단될 경우, 제1 리드 전압(VR1)을 이용한 리드 동작을 수행하고, 제2 읽기 및 쓰기 회로(150)는 새로운 데이터를 센싱하여 이를 LSB 데이터로 래치한다. 이 후, 상술한 데이터 출력 단계(S500)를 수행한다.
상술한 데이터 셋팅 동작과 제1 리드 동작은 동시에 수행될 수 있다.
상술한 바와 같이 LSB 리드 동작 시 MSB 프로그램된 플레인의 경우 이전에 수행된 제2 리드 동작에 따라 센싱된 데이터를 LSB 데이터로 유지하고, LSB로 프로그램된 플레인의 경우 제1 리드 동작에 따라 새롭게 센싱된 데이터를 LSB 데이터로 래치한다.
도 5는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 5를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작 시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 6은 도 5의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 6을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 6에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 5를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 7은 도 6을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 7을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 7에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 7에서, 도 6을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 5를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 6 및 도 5를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110, 140 : 제1 및 제2 플레인
120, 150 : 제1 및 제2 읽기 및 쓰기 회로
130, 160 : 제1 및 제2 어드레스 디코더
170 : 전압 생성부
180 : 제어 로직
181 : LSB/MSB 리드 동작 선택부
182 : 싱글/멀티 플레인 선택부
183 : 롬
184 : 제어 신호 생성부
185 : 플레인 상태 판별부
186 : 데이터 설정부

Claims (25)

  1. 다수의 메모리 블록을 포함하는 제1 및 제2 플레인;
    상기 제1 플레인 및 제2 플레인에 각각 대응하며 상기 제1 및 제2 플레인에 프로그램된 데이터를 센싱하여 임시 저장하기 위한 제1 및 제2 읽기 및 쓰기 회로; 및
    상기 제1 및 제2 읽기 및 쓰기 회로를 제어하여 상기 제1 및 제2 플레인에 대한 리드 동작을 수행하되, 상기 제1 및 제2 플레인의 LSB 또는 MSB 프로그램 상태에 따라 상기 제1 및 제2 읽기 및 쓰기 회로에 임시 저장된 데이터를 설정 데이터로 셋팅하거나 새로운 리드 동작을 수행하여 새로운 데이터를 저장하거나 임시 저장된 데이터를 유지하도록 상기 제1 및 제2 읽기 및 쓰기 회로를 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    다수의 리드 전압을 생성하기 위한 전압 생성부;
    상기 제1 플레인 및 제2 플레인에 각각 대응하며, 상기 다수의 리드 전압을 각각 상기 제1 플레인 및 상기 제2 플레인에 인가하기 위한 제1 및 제2 어드레스 디코더를 더 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 플레인 및 상기 제2 플레인 각각은 플래그 셀을 포함하며, 상기 플래그 셀은 상기 플래그 셀을 포함하는 플레인이 MSB 프로그램 방식으로 프로그램되었는지 또는 LSB 프로그램 방식으로 프로그램되었는지에 대한 정보를 저장하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제어 로직은 상기 제1 플레인에 저장된 제1 플래그 데이터 및 상기 제2 플레인에 저장된 제2 플래그 데이터에 따라 상기 제1 및 제2 플레인의 프로그램 상태를 판단하여 제1 및 제2 플레인 선택 신호를 출력하기 위한 플레인 상태 판별부;
    상기 제1 및 제2 플레인 선택 신호에 응답하여 상기 제1 및 제2 읽기 및 쓰기 회로에 저장된 데이터를 상기 설정 데이터로 셋팅하도록 데이터 셋팅 신호를 출력하기 위한 데이터 설정부; 및
    상기 데이터 셋팅 신호에 응답하여 상기 제1 및 제2 읽기 및 쓰기 회로를 제어하기 위한 제1 및 제2 페이지 버퍼 제어 신호들을 출력하기 위한 제어 신호 생성부를 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제어 로직은 어드레스 신호에 따라 MSB 리드 동작 또는 LSB 리드 동작을 판단하여, 그 판단 결과를 출력하는 LSB/MSB 리드 동작 선택부;
    외부로부터 입력되는 명령어 및 제어 신호에 응답하여 싱글 플레인 리드 동작 또는 멀티 플레인 리드 동작을 판단하여, 그 판단 결과를 출력하는 싱글/멀티 플레인 선택부; 및
    상기 LSB/MSB 리드 동작 선택부의 판단 결과와 상기 싱글/멀티 플레인 선택부의 판단 결과에 따라 내부에 저장된 알고리즘을 선택하여 이에 대응하는 내부 제어 신호를 출력하는 롬을 포함하며,
    상기 제어 신호 생성부는 상기 내부 제어 신호에 응답하여 상기 제1 및 제2 페이지 버퍼 제어 신호들을 출력하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제어 로직은 멀티 플레인 리드 동작 중 MSB 리드 동작 시 제1 리드 전압을 이용한 제1 리드 동작을 수행하여 상기 제1 및 제2 플레인에 저장된 데이터들을 상기 제1 및 제2 읽기 및 쓰기 회로에 저장하도록 제어하고,
    상기 제1 및 제2 읽기 및 쓰기 회로에 저장된 데이터들 중 플래그 데이터들에 따라 상기 제1 및 제2 플레인의 프로그램 상태를 판단하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제어 로직은 상기 제1 플레인이 상기 LSB 프로그램 상태일 경우, 상기 제1 읽기 및 쓰기 회로에 저장된 데이터를 상기 설정 데이터로 셋팅되도록 상기 제1 읽기 및 쓰기 회로를 제어하며,
    상기 제2 플레인이 상기 LSB 프로그램 상태일 경우, 상기 제2 읽기 및 쓰기 회로에 저장된 데이터를 상기 설정 데이터로 셋팅되도록 상기 제2 읽기 및 쓰기 회로를 제어하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제어 로직은 멀티 플레인 리드 동작 중 MSB 리드 동작 시 상기 제1 플레인이 상기 LSB 프로그램 상태일 경우, 제3 리드 전압을 이용한 제3 리드 동작을 수행하여 상기 제1 플레인에 저장된 데이터들을 상기 제1 및 제2 읽기 및 쓰기 회로에 저장하도록 제어하며,
    상기 제2 플레인이 상기 LSB 프로그램 상태일 경우, 상기 제3 리드 동작을 수행하여 상기 제2 플레인에 저장된 데이터들을 상기 제2 읽기 및 쓰기 회로에 저장하도록 제어하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제어 로직은 멀티 플레인 리드 동작 중 LSB 리드 동작 시 제2 리드 전압을 이용한 제2 리드 동작을 수행하여 상기 제1 및 제2 플레인에 저장된 데이터들을 상기 제1 및 제2 읽기 및 쓰기 회로에 저장하도록 제어하고,
    상기 제1 및 제2 읽기 및 쓰기 회로에 저장된 데이터들 중 플래그 데이터들에 따라 상기 제1 및 제2 플레인의 프로그램 상태를 판단하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제어 로직은 상기 제1 플레인이 상기 MSB 프로그램 상태일 경우, 상기 제1 읽기 및 쓰기 회로에 저장된 데이터를 유지하도록 상기 제1 읽기 및 쓰기 회로를 제어하며,
    상기 제2 플레인이 상기 MSB 프로그램 상태일 경우, 상기 제2 읽기 및 쓰기 회로에 저장된 데이터를 유지하도록 상기 제2 읽기 및 쓰기 회로를 제어하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제어 로직은 상기 제1 플레인이 상기 LSB 프로그램 상태일 경우, 제1 리드 전압을 이용한 제1 리드 동작을 수행하여 상기 제1 플레인에 저장된 데이터들을 상기 제1 읽기 및 쓰기 회로에 저장하도록 제어하며,
    상기 제2 플레인이 상기 LSB 프로그램 상태일 경우, 상기 제1 리드 동작을 수행하여 상기 제2 플레인에 저장된 데이터들을 상기 제2 읽기 및 쓰기 회로에 저장하도록 제어하는 반도체 메모리 장치.
  12. 다수의 메모리 블록을 포함하는 제1 및 제2 플레인;
    상기 제1 플레인 및 제2 플레인에 각각 대응하며 상기 제1 및 제2 플레인에 프로그램된 데이터를 센싱하여 임시 저장하기 위한 제1 및 제2 읽기 및 쓰기 회로; 및
    상기 제1 및 제2 플레인에 저장된 플래그 데이터를 판단하여 상기 제1 및 제2 읽기 및 쓰기 회로에 임시 저장된 데이터를 설정 데이터로 셋팅하거나 유지하도록 상기 제1 및 제2 읽기 및 쓰기 회로를 제어하기 위한 상기 제1 및 제2 페이지 버퍼 제어 신호들을 출력하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 플래그 데이터는 상기 제1 플레인 및 상기 제2 플레인이 MSB 프로그램 방식으로 프로그램되었는지 또는 LSB 프로그램 방식으로 프로그램되었는지에 대한 정보를 나타내는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제어 로직은 상기 제1 플레인에 저장된 제1 플래그 데이터 및 상기 제2 플레인에 저장된 제2 플래그 데이터에 따라 상기 제1 및 제2 플레인의 프로그램 상태를 판단하여 제1 및 제2 플레인 선택 신호를 출력하기 위한 플레인 상태 판별부;
    상기 제1 및 제2 플레인 선택 신호에 응답하여 상기 제1 및 제2 읽기 및 쓰기 회로에 저장된 데이터를 상기 설정 데이터로 셋팅하도록 데이터 셋팅 신호를 출력하기 위한 데이터 설정부; 및
    상기 데이터 셋팅 신호에 응답하여 상기 제1 및 제2 페이지 버퍼 제어 신호들을 출력하기 위한 제어 신호 생성부를 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제어 로직은 어드레스 신호에 따라 MSB 리드 동작 또는 LSB 리드 동작을 판단하여, 그 판단 결과를 출력하는 LSB/MSB 리드 동작 선택부;
    외부로부터 입력되는 명령어 및 제어 신호에 응답하여 싱글 플레인 리드 동작 또는 멀티 플레인 리드 동작을 판단하여, 그 판단 결과를 출력하는 싱글/멀티 플레인 선택부; 및
    상기 LSB/MSB 리드 동작 선택부의 판단 결과와 상기 싱글/멀티 플레인 선택부의 판단 결과에 따라 내부에 저장된 알고리즘을 선택하여 이에 대응하는 내부 제어 신호를 출력하는 롬을 포함하며,
    상기 제어 신호 생성부는 상기 내부 제어 신호에 응답하여 상기 제1 및 제2 페이지 버퍼 제어 신호들을 출력하는 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 제어 로직은 멀티 플레인 리드 동작 중 MSB 리드 동작 시 제1 리드 전압을 이용한 제1 리드 동작을 수행하여 상기 제1 및 제2 플레인에 저장된 데이터들을 상기 제1 및 제2 읽기 및 쓰기 회로에 저장하도록 제어하고,
    상기 제1 및 제2 읽기 및 쓰기 회로에 저장된 데이터들 중 플래그 데이터들에 따라 상기 제1 및 제2 플레인의 프로그램 상태를 판단하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제어 로직은 상기 제1 플레인이 상기 LSB 프로그램 상태일 경우, 상기 제1 읽기 및 쓰기 회로에 저장된 데이터를 상기 설정 데이터로 셋팅되도록 상기 제1 읽기 및 쓰기 회로를 제어하며,
    상기 제2 플레인이 상기 LSB 프로그램 상태일 경우, 상기 제2 읽기 및 쓰기 회로에 저장된 데이터를 상기 설정 데이터로 셋팅되도록 상기 제2 읽기 및 쓰기 회로를 제어하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 제어 로직은 멀티 플레인 리드 동작 중 MSB 리드 동작 시 상기 제1 플레인이 상기 LSB 프로그램 상태일 경우, 제3 리드 전압을 이용한 제3 리드 동작을 수행하여 상기 제1 플레인에 저장된 데이터들을 상기 제1 및 제2 읽기 및 쓰기 회로에 저장하도록 제어하며,
    상기 제2 플레인이 상기 LSB 프로그램 상태일 경우, 상기 제3 리드 동작을 수행하여 상기 제2 플레인에 저장된 데이터들을 상기 제2 읽기 및 쓰기 회로에 저장하도록 제어하는 반도체 메모리 장치.
  19. 제 12 항에 있어서,
    상기 제어 로직은 멀티 플레인 리드 동작 중 LSB 리드 동작 시 제2 리드 전압을 이용한 제2 리드 동작을 수행하여 상기 제1 및 제2 플레인에 저장된 데이터들을 상기 제1 및 제2 읽기 및 쓰기 회로에 저장하도록 제어하고,
    상기 제1 및 제2 읽기 및 쓰기 회로에 저장된 데이터들 중 플래그 데이터들에 따라 상기 제1 및 제2 플레인의 프로그램 상태를 판단하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제어 로직은 상기 제1 플레인이 상기 MSB 프로그램 상태일 경우, 상기 제1 읽기 및 쓰기 회로에 저장된 데이터를 유지하도록 상기 제1 읽기 및 쓰기 회로를 제어하며,
    상기 제2 플레인이 상기 MSB 프로그램 상태일 경우, 상기 제2 읽기 및 쓰기 회로에 저장된 데이터를 유지하도록 상기 제2 읽기 및 쓰기 회로를 제어하는 반도체 메모리 장치.
  21. 제 19 항에 있어서,
    상기 제어 로직은 상기 제1 플레인이 상기 LSB 프로그램 상태일 경우, 제1 리드 전압을 이용한 제1 리드 동작을 수행하여 상기 제1 플레인에 저장된 데이터들을 상기 제1 읽기 및 쓰기 회로에 저장하도록 제어하며,
    상기 제2 플레인이 상기 LSB 프로그램 상태일 경우, 상기 제1 리드 동작을 수행하여 상기 제2 플레인에 저장된 데이터들을 상기 제2 읽기 및 쓰기 회로에 저장하도록 제어하는 반도체 메모리 장치.
  22. 입력되는 어드레스에 따라 LSB 리드 동작 또는 MSB 리드 동작을 판단하는 단계;
    상기 MSB 리드 동작으로 판단된 경우, 제1 리드 전압을 이용한 제1 리드 동작을 수행하는 단계;
    제1 플레인 및 제2 플레인의 프로그램 상태를 체크하는 단계;
    상기 제1 플레인이 LSB 프로그램 상태로 판단될 경우 상기 제1 플레인의 MSB 데이터를 설정 데이터로 셋팅하고, 상기 제2 플레인이 상기 LSB 프로그램 상태로 판단될 경우 상기 제2 플레인의 MSB 데이터를 상기 설정 데이터로 셋팅하는 단계; 및
    상기 제1 플레인이 MSB 프로그램 상태로 판단될 경우 제3 리드 전압을 이용한 제3 리드 동작을 수행하여 상기 제1 플레인에 대한 MSB 데이터를 리드하고, 상기 제2 플레인이 상기 MSB 프로그램 상태로 판단될 경우 상기 제3 리드 동작을 수행하여 상기 제2 플레인에 대한 MSB 데이터를 리드하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  23. 제 22 항에 있어서,
    상기 LSB 리드 동작 또는 MSB 리드 동작을 판단 결과 상기 LSB 리드 동작으로 판단된 경우, 제2 리드 전압을 이용한 제2 리드 동작을 수행하는 단계;
    상기 제1 플레인 및 제2 플레인의 프로그램 상태를 체크하는 단계;
    상기 제1 플레인이 MSB 프로그램 상태로 판단될 경우 상기 제2 리드 동작에 의한 리드 데이터를 유지하고, 상기 제2 플레인이 상기 MSB 프로그램 상태로 판단될 경우 상기 제2 리드 동작에 의한 리드 데이터를 유지하는 단계; 및
    상기 제1 플레인이 LSB 프로그램 상태로 판단될 경우 상기 제1 리드 동작을 수행하여 상기 제1 플레인에 대한 LSB 데이터를 리드하고, 상기 제2 플레인이 상기 LSB 프로그램 상태로 판단될 경우 상기 제1 리드 동작을 수행하여 상기 제2 플레인에 대한 LSB 데이터를 리드하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  24. 제 22 항에 있어서,
    상기 제1 리드 동작을 수행한 후 상기 제1 및 제2 플레인의 프로그램 상태를 체크하는 단계 이전에,
    리드 동작이 싱글 플레인 리드 동작 또는 멀티 플레인 리드 동작인지 판단하는 단계를 더 포함하며,
    상기 멀티 플레인 리드 동작일 경우 상기 제1 및 제2 플레인의 프로그램 상태를 체크하는 단계를 수행하고, 상기 싱글 플레인 리드 동작일 경우 제2 전압을 이용한 제2 리드 동작 및 상기 제3 리드 동작을 수행하여 싱글 플레인 리드 동작을 수행하는 반도체 메모리 장치의 동작 방법.
  25. 제 23 항에 있어서,
    상기 제2 리드 동작을 수행한 후 상기 제1 및 제2 플레인의 프로그램 상태를 체크하는 단계 이전에,
    리드 동작이 싱글 플레인 리드 동작 또는 멀티 플레인 리드 동작인지 판단하는 단계를 더 포함하며,
    상기 멀티 플레인 리드 동작일 경우 상기 제1 및 제2 플레인의 프로그램 상태를 체크하는 단계를 수행하고, 상기 싱글 플레인 리드 동작일 경우 제1 리드 전압을 이용한 제1 리드 동작을 수행하여 싱글 플레인 리드 동작을 수행하는 반도체 메모리 장치의 동작 방법.
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