CN106205712B - 半导体存储器件及其操作方法 - Google Patents

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Abstract

本发明涉及一种半导体存储器件及其操作方法。半导体存储器件，包括：第一层级和第二层级,第一层级和第二层级中的每一个包括多个存储块；第一读写电路和第二读写电路，适用于感测和临时储存被分别编程至第一层级和第二层级的数据；以及控制逻辑，适用于控制第一读写电路和第二读写电路以分别对第一层级和第二层级执行读取操作，其中所述控制逻辑根据第一层级和第二层级处于LSB编程状态还是MSB编程状态，来控制第一读写电路和第二读写电路以将临时储存的数据设置为设置数据、来执行新的读取操作以储存新数据、或者来保持临时储存的数据。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求2015年1月20日提交的申请号为10-2015-0009384的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种电子器件以及，具体而言涉及一种半导体存储器件及其操作方法。
背景技术
对可以被电编程和擦除而无需对重写数据以预定间隔进行刷新操作的非易失性存储器的需求在增长。
传统的非易失性存储器具有位于单一层级的多个存储块。近期，存储块被堆叠在多个层级上的新技术已经出现。
在非易失性存储器中，编程操作将数据写入到存储单元中，读取操作读取储存在存储单元中的数据，以及擦除操作从存储单元中擦除数据。
多电平单元编程方法在单一单元中储存两个或更多比特的信息。在单电平单元编程方法中，以阈值电压为特征的两种不同状态被产生。然而，在多电平单元编程方法中，编程操作可以被重复以储存两个或更多比特的信息。在多电平单元编程操作中，通常执行最低有效位(LSB)编程操作和最高有效位(MSB)编程操作。
依照惯例，当从两个层级同时读取数据时，可以根据是否对两个层级都执行MSB编程操作来执行读取操作。换句话说，只有当两个层级都使用MSB或LSB编程操作被编程时，才可以对两个层级同时执行读取操作。当两个层级处于相同的MSB编程状态时，读取操作可以被执行。因此，依照惯例，当两个层级处于不同编程状态时，不能同时对两个层级执行读取操作。
发明内容
各种实施例涉及一种半导体存储器件及其操作方法，所述半导体存储器件能够在半导体存储器件的读取操作期间同时读取多个层级。
依照本发明实施例，半导体存储器件可以包括：第一层级和第二层级,第一层级和第二层级中的每一个包括多个存储块；第一读写电路和第二读写电路，适用于感测和临时储存被分别编程至第一层级和第二层级的数据；以及控制逻辑，适用于控制第一读写电路和第二读写电路以分别对第一层级和第二层级执行读取操作，其中控制逻辑根据第一层级和第二层级处于LSB编程状态还是MSB编程状态，来控制第一读写电路和第二读写电路以将临时储存的数据设置为设置数据、来执行新的读取操作以存储新数据、或者来保持临时储存的数据。
根据本发明实施例，半导体存储器件可以包括：第一层级和第二层级，第一层级和第二层级中的每一个包括多个存储块；第一读写电路和第二读写电路，适用于感测和临时储存被分别编程至第一层级和第二层级的数据；以及控制逻辑，适用于：确定分别储存在第一层级和第二层级中的第一标记数据和第二标记(flag)数据，以及输出第一页缓冲控制信号和第二页缓冲控制信号以分别控制第一读写电路和第二读写电路来将临时储存的数据设置为设置数据或保持临时储存的数据。
根据本发明实施例，半导体存储器件的操作方法可以包括：响应于地址信号而确定LSB读取操作或MSB读取操作；当确定为MSB读取操作时执行使用第一读取电压的第一读取操作；检查第一层级和第二层级中每一个的编程状态；当第一层级被确定处于LSB编程状态时将第一层级的MSB数据设置为设置数据；以及当第二层级被确定处于LSB编程状态时将第二层级的MSB数据设置为设置数据；以及当第一层级被确定处于MSB编程状态时通过执行使用第三读取电压的第三读取操作来读取第一层级的MSB数据；以及当第二层级被确定处于MSB编程状态时通过执行第三读取操作来读取第二层级的MSB数据。
附图说明
图1是说明根据一实施例的半导体存储器件的框图；
图2是说明根据一实施例的控制逻辑的详细框图；
图3是说明根据存储单元编程状态的阈值电压分布的分布图；
图4是说明根据一实施例的半导体存储器件的操作方法的流程图；
图5是说明包括如图1所示半导体存储器件的存储系统的框图；
图6是说明如图5所示存储系统的应用实例的框图；以及
图7是说明包括如图6所示存储系统的计算系统的框图。
具体实施方式
在下文中，各种典型实施例将会参考附图被详细描述。在附图中，为了清楚起见，部件的厚度和长度将被夸大。在下面的描述中，为了简单和简明，相关功能和构成的详细说明可以被省略。贯穿说明书和附图相似的附图标记表示相似的元件。
此外，“连接/耦接”表示一个组件直接耦接至另一个组件或通过另一个组件间接耦接。在说明书中，如果没有特别提及，单数形式可以包括复数形式。另外，说明书中所使用的“包括/包含”表示一个或更多组件、步骤、操作和元件存在或被增添。
图1是说明根据一实施例的半导体存储器件的框图。
参考图1，半导体存储器件100可以包括第一存储层级110、第一读写电路120、第一地址解码器130、第二存储层级140、第二读写电路150、第二地址解码器160、电压发生器170和控制逻辑180。
第一层级110和第二层级140中的每一个可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过字线WL耦接至第一地址解码器130和第二地址解码器160。多个存储块BLK1至BLKz可以通过位线BL1-BLm被耦接至第一读写电路120和第二读写电路150。每个存储块BLK1至BLKz可以包括多个存储单元。此外，每个存储块可以包括用于在其中储存数据的存储单元和用于储存关于对存储单元执行MSB编程操作还是LSB编程操作的信息的标记单元。在第一层级110和第二层级140中，阴影部分指的是标记单元。根据一实施例，多个存储单元可以是非易失性存储单元。在多个存储单元之中，耦接至相同字线的存储单元可以被定义为单一的页。换句话说，存储单元阵列例如第一层级110和第二层级140中的每一个可以包括多个页。
此外，第一层级110和第二层级140的多个存储块BLK1至BLKz中的每一个可以包括多个单元串。多个单元串中的每一个可以包括串行耦接在位线与源极线之间的漏极选择晶体管、第一存储单元组、管道晶体管、第二存储单元组和源极选择晶体管。根据一实施例，存储单元阵列可以包括具有3D结构的垂直存储单元阵列。
第一地址解码器130和第二地址解码器160可以通过字线WL被分别耦接至第一层级110和第二层级140。第一地址解码器130可以接收地址信号ADDR1，在读取操作期间将由电压发生器170产生的第一至第三读取电压VR1至VR3施加到第一层级110的字线WL之中的选定字线，以及基于地址信号ADDR1将列地址CADD1输出到第一读写电路120。第二地址解码器160可以接收地址信号ADDR2，在读取操作期间将由电压发生器170产生的第一至第三读取电压VR1至VR3施加到第二层级140的字线WL之中的选定字线，以及基于地址信号ADDR2将列地址CADD2输出到第二读写电路150。
第一读写电路120和第二读写电路150中的每一个可以包括多个页缓冲器PB1至PBm。页缓冲器PB1至PBm可以通过位线BL1至BLm分别耦接至第一层级110和第二层级140。在读取操作期间，每个页缓冲器PB1至PBm可以感测每个位线BL1至BLm的电压或电流并临时储存读取数据。储存数据之中的储存在标记单元中的标记数据DATA1和DATA2可以被输出到控制逻辑180。第一读写电路120和第二读写电路150可以在数据设置操作期间重置临时储存的数据。即，第一读写电路120和第二读写电路150可以改变或保持临时储存的数据，以及在数据设置操作期间储存数据。
第一读写电路120和第二读写电路150可以响应于从控制逻辑180输出的页缓冲控制信号PB_con1和PB_con2和分别从第一地址解码器130和第二地址解码器160输出的列地址CADD1和CADD2而操作。
电压发生器170在读取操作期间可以产生将被施加到选定的存储块的读取电压VR1至VR3。电压发生器170可以在控制逻辑180的控制下产生这些读取电压。
控制逻辑180可以被耦接至第一读写电路和第二读写电路120和150和电压发生器170。控制逻辑180可以接收通过半导体存储器件100的输入/输出缓冲器(未图示)输入的命令CMD、控制信号CTRL和地址ADDR。控制逻辑180可以被配置为响应于命令CMD、控制信号CTRL和地址ADDR来控制半导体存储器件100的总体操作。
在读取操作期间，半导体存储器件100可以根据输入的地址ADDR来选择最高有效位(MSB)读取操作或最低有效位(LSB)读取操作，分别基于从第一读写电路和第二读写电路120和150输入的标记数据DATA1和DATA2来确定第一层级110和第二层级140的编程状态，以及输出页缓冲控制信号PB_con1和PB_con2以执行数据设置操作来重置临时储存于第一读写电路和第二读写电路120和150中的数据。
图2是说明根据一实施例的控制逻辑的详细框图。
参考图2，控制逻辑180可以包括LSB/MSB读取操作选择单元181、单/多层级选择单元182、储存单元183、控制信号发生单元184、层级状态确定单元185和数据设置单元186。
LSB/MSB读取操作选择单元181可以响应于从外部输入的命令CMD、控制信号CTRL和地址ADDR来确定LSB读取操作或MSB读取操作，以及将第一确定结果输出至储存单元183。
在半导体存储器件的读取操作期间，单/多层级选择单元182可以响应于命令CMD和控制信号CTRL来确定是否对单层级或多层级执行读取操作，以及将第二确定结果输出至储存单元183。
储存单元183可以存储用于半导体存储器件的总体操作的算法；响应于命令CMD、控制信号CTRL以及分别从LSB/MSB读取操作选择单元181和单/多层级选择单元182输出的第一确定结果和第二确定结果而从半导体存储器件的总体操作中选择具体操作；以及响应于算法而输出内部控制信号CTRL_INT以执行具体操作。储存单元183可以由只读存储器(ROM)实现。
控制信号发生单元184可以响应于从储存单元183输出的内部控制信号CTRL_INT而输出页缓冲控制信号PB_con1和PB_con2以分别控制第一读写电路和第二读写电路120和150。
此外，控制信号发生单元184可以响应于在数据设置操作期间从数据设置单元186输出的数据设置信号Data_set来输出页缓冲控制信号PB_con1和PB_con2，以分别保持或改变锁存至第一读写电路和第二读写电路120和150的数据。
层级状态确定单元185可以响应于分别储存在第一层级110和第二层级140中的标记数据DATA1和DATA2来确定第一层级110和第二层级140的编程状态，以及分别根据第一层级110和第二层级140的编程状态来输出第一层级选择信号P0和第二选择信号P1。
数据设置单元186可以在响应于从层级状态确定单元185输出的第一层级选择信号和第二层级选择信号P0和P1而产生数据设置信号Data_set以改变每个读取操作之后的锁存数据，以及将数据设置信号Data_set输出至控制信号发生单元184。
图3是说明根据存储单元编程状态的阈值电压分布的分布图。
图4是说明根据一实施例的半导体存储器件的操作方法的流程图。
参考图1至图4，根据一实施例半导体存储器件的操作方法被描述如下。
1)LSB/MSB读取操作确定(S410)
控制逻辑180的LSB/MSB读取操作选择单元181可以接收在读取操作期间从外部输入的地址ADDR，选择LSB读取操作或MSB读取操作，以及将第一确定结果输出至储存单元183。
2)第一读取操作(S420)
当MSB读取操作被选择作为上述LSB/MSB读取操作确定(S410)的结果时，储存单元183可以输出用于第一读取操作的内部控制信号CTRL_INT。
电压发生器170可以在控制逻辑180的控制下输出第一读取电压VR1。第一地址解码器和第二地址解码器130和160中的每一个可以响应于每个地址信号ADDR1和ADDR2而将第一读取电压VR1施加到选定存储块中的选定字线。
3)数据锁存(S430)
控制信号发生单元184可以响应于内部控制信号CTRL_INT而输出页缓冲控制信号PB_con1和PB_con2以分别控制第一读写电路和第二读写电路120和150。第一读写电路和第二读写电路120和150可以分别响应于页缓冲控制信号PB_con1和PB_con2而读取和临时储存储存在第一层级和第二层级110和140中的数据。可以对存储单元和标记单元执行读取操作。
4)单/多层级读取操作确定(S440)
单/多层级选择单元182可以响应于命令CMD和控制信号CTRL而确定在半导体存储器件的读取操作期间对单层级还是多层级执行读取操作，以及将第二确定结果输出至储存单元183。
5)MSB单层级读取操作(S450)
作为上述单/多层级读取操作确定(S440)的结果，当确定是单层级读取操作时，储存单元183可以输出用于MSB数据读取操作的内部控制信号CTRL_INT。
控制逻辑180可以控制电压发生器170和第一或第二读写电路120或150以执行第二读取操作或第三读取操作，以便可以对第一层级110和第二层级140中选定的层级执行MSB读取操作。
6)数据锁存(S460)
控制信号发生单元184可以响应于内部控制信号CTRL_INT而输出页缓冲控制信号PB_con1或PB_con2以控制从第一读写电路和第二读写电路120和150中选定的读写电路。
响应于页缓冲控制信号PB_con1或PB_con2，选定的读写电路可以读取和临时储存储存在第一或第二层级110或140中的MSB数据，以及执行如下所述的数据输出操作(S500)。
7)第一层级编程状态检查(S470)
作为上述单/多层级读取操作确定(S440)的结果，当确定是多层级读取操作时，控制逻辑180可以接收储存在第一读写电路120中的标记数据DATA1。
层级状态确定单元185可以基于标记数据DATA1确定第一层级的编程状态以及输出第一层级选择信号P0。例如，当确定第一层级110被编程为MSB编程状态时，层级状态确定单元185可以将第一层级选择信号P0输出作为逻辑低电平“0”。当确定第一层级110被编程为LSB编程状态时，第一层级选择信号P0可以被输出作为逻辑高电平“1”。
8)第二层级编程状态检查(S480)
控制逻辑180可以接收储存在第二读写电路150中的标记数据DATA2。
层级状态确定单元185可以基于标记数据DATA2来确定第二层级的编程状态以及输出第二层级选择信号P1。例如，当确定第二层级140被编程为MSB编程状态时，层级状态确定单元185可以将第二层级选择信号P1输出作为逻辑低电平“0”。当确定第二层级140被编程为LSB编程状态时，层级状态确定单元185可以将第二层级选择信号P1输出作为逻辑高电平“1”。
上述第一层级编程状态检查(S470)和第二层级编程状态检查(S480)可以顺序地或同时地执行。
9)第三读取操作和数据设置操作(S490)
电压发生器170在控制逻辑180的控制下可以输出第三读取电压VR3。第一地址解码器和第二地址解码器130和160中的每一个可以响应于每个地址信号ADDR1和ADDR2将第三读取电压VR3施加到选定存储块中的选定字线。
数据设置单元186可以响应于从层级状态确定单元185输出的第一层级选择信号和第二层级选择信号P0和P1而产生数据设置信号Data_set以改变每个读取操作之后的锁存数据，以及将数据设置信号Data_set输出至控制信号发生单元184。
例如，响应于第一层级选择信号P0，当确定第一层级110被编程为LSB编程状态时，数据设置单元186可以输出数据设置信号Data_set以将锁存至第一读写电路120中的数据设置成“1”。此外，响应于第二层级选择信号P1，当确定第二层级140被编程为LSB编程状态时，数据设置单元186可以输出数据设置信号Data_set以将锁存至第二读写电路150中的数据设置成“1”。
当确定第一层级110被编程为MSB编程状态时，第三读取操作可以使用第三读取电压VR3被执行，以及第一读写电路120可以感测新数据和将新数据锁存为MSB数据。此外，当确定第二层级140被编程为MSB编程状态时，第三读取操作可以使用第三读取电压VR3被执行，以及第二读写电路150可以感测新数据和将新数据锁存为MSB数据。
上述的数据设置操作和第三读取操作可以同时执行。
此外，如上所述，在MSB读取操作期间，关于LSB编程式层级，MSB数据可以被设置成“1”并且输出，以及关于MSB编程式层级，在第二读取操作期间感测的数据可以被锁存为MSB数据。
10)数据输出(S500)
锁存至第一读写电路和第二读写电路120和150的数据可以分别从第一层级和第二层级110和140外部输出。
11)第二读取操作(S510)
当LSB读取操作被选择作为上述LSB/MSB读取操作确定(S410)的结果时，储存单元183可以输出用于第二读取操作的内部控制信号CTRL_INT。
电压发生器170在控制逻辑180的控制下可以输出第二读取电压VR2。第一地址解码器和第二地址解码器130和160中的每一个可以响应于每个地址信号ADDR1和ADDR2将第二读取电压VR2施加到选定存储块中的选定字线。
包括在第一层级和第二层级110和114中的标记单元在编程操作期间可以被编程以具有比第二读取电压VR2更高的阈值电压。
12)数据锁存(S520)
控制信号发生单元184可以响应于内部控制信号CTRL_INT而输出页缓冲控制信号PB_con1和PB_con2以分别控制第一读写电路和第二读写电路120和150。第一读写电路和第二读写电路120和150可以分别响应于页缓冲控制信号PB_con1和PB_con2而读取和临时储存储存在第一层级和第二层级110和140中的数据。可以对存储单元和标记单元执行读取操作。
13)单/多层级读取操作确定(S530)
单/多层级选择单元182可以响应于命令CMD和控制信号CTRL而确定是否对单层级或多层级执行读取操作，以及将第二确定结果输出至储存单元183。
14)LSB单层级读取操作(S540)
当单层级读取操作被确定作为上述单/多层级读取操作确定(S530)的结果时，储存单元183可以输出用于LSB数据读取操作的内部控制信号CTRL_INT。
控制逻辑180可以控制电压发生器170和第一或第二读写电路120或150以执行第一读取操作，使得可以对从第一层级110和第二层级140中选定的层级执行LSB读取操作。
15)数据锁存(S550)
控制信号发生单元184可以响应于内部控制信号CTRL_INT输出页缓冲控制信号PB_con1或PB_con2以控制从第一读写电路和第二读写电路120和150中选定的读写电路。
选定的读写电路可以响应于页缓冲控制信号PB_con1或PB_con2而读取和临时储存储存在第一或第二层级110或140中的LSB数据，以及执行上述的数据输出操作(S500)。
16)第一层级编程状态检查(S560)
当多层级读取操作被确定作为上述单/多层级读取操作确定(S440)的结果时，控制逻辑180可以接收储存在第一读写电路120中的标记数据DATA1。
层级状态确定单元185可以基于标记数据DATA1来确定第一层级110的编程状态并输出第一层级选择信号P0。例如，当确定第一层级110被编程为MSB编程状态时，层级状态确定单元185可以输出作为逻辑低电平“0”的第一层级选择信号P0。当确定第一层级110被编程为LSB编程状态时，第一层级选择信号P0可以被输出作为逻辑高电平“1”。
17)第二层级编程状态检查(S570)
控制逻辑180可以接收储存在第二读写电路150中的标记数据DATA2。
层级状态确定单元185可以基于标记数据DATA2来确定第二层级140的编程状态并输出第二层级选择信号P1。例如，当确定第二层级140被编程为MSB编程状态时，第二层级选择信号P1可以作为逻辑低电平“0”被输出。当确定第二层级140被编程为LSB编程状态时，第二层级140可以输出作为逻辑高电平“1”的第二层级选择信号P1。
上述第一层级编程状态检查(S470)和第二层级编程状态检查(S480)可以顺序地或同时地执行。
18)第一读取操作和数据设置操作(S580)
电压发生器170可以在控制逻辑180的控制下输出第一读取电压VR1。第一地址解码器和第二地址解码器130和160中的每一个可以响应于每个地址信号ADDR1和ADDR2将第一读取电压VR1施加到选定存储块中的选定字线。
数据设置单元186可以响应于从层级状态确定单元185输出的第一层级选择信号和第二层级选择信号P0和P1而产生数据设置信号Data_set并将其输出至控制信号发生单元184以保持锁存数据。
例如，响应于第一层级选择信号P0，当第一层级110被编程为MSB编程状态时，数据设置单元186可以输出数据设置信号Data_set以保持锁存至第一读写电路120的数据。此外，响应于第二层级选择信号P1，当第二层级140被编程为MSB编程状态时，数据设置单元186可以输出数据设置信号Data_set以保持锁存至第二读写电路150的数据。
当确定第一层级110被编程为LSB编程状态时，使用第一读取电压VR1的第一读取操作可以被执行，以及第一读写电路120可以感测新数据并将新数据锁存为LSB数据。此外，当确定第二层级140被编程为LSB编程状态时，使用第一读取电压VR1的第一读取操作可以被执行，以及第二读写电路150可以感测新数据并将新数据锁存为LSB数据。随后，上述的数据输出(S500)被执行。
上述的数据设置操作和第一读取操作可以同时执行。
如上所述，在LSB读取操作期间，MSB编程式层级可以在先前执行的第二读取操作期间感测的数据保持作为LSB数据，以及LSB编程式层级可以将新感测的数据锁存作为LSB数据。
图5是说明包括如图1所示半导体存储器件100的存储系统100的框图。
参考图5，根据该实施例存储系统1000可以包括半导体存储器件100和控制器1100。
由于半导体存储器件100参照图1如上所述被配置和制造，因此其详细描述会被省略。
控制器1100可以连接至主机和半导体存储器件100，以及可以适用于响应来自主机的请求而访问半导体存储器件100。例如，控制器1100可以适用于控制半导体存储器件100的读取、写入、擦除和后台操作。控制器1100可以适用于半导体存储器件100和主机之间的交互。控制器1100可以适用于操作固件以控制半导体存储器件100。
控制器1100可以包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、存储器接口1140和错误校正码(ECC)块1150。RAM 1110可以被用作CPU 1120的操作存储器，存储器件1200与主机Host之间的高速缓存，以及存储器件1200与主机Host之间的缓冲存储器。CPU 1120可以控制控制器1100的整体操作。控制器1100可以在读取操作期间临时储存从主机提供的编程数据。
主机接口1130可以包括用于在主机和控制器1100之间进行数据交换的协议。例如，控制器1100可以通过各种协议中的至少一种与主机通信，诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外设组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电路(IDE)协议以及私有协议等。
存储器接口1140可以适用于与半导体存储器件100连接。例如，存储器接口1140可以包括NAND闪存接口或NOR闪存接口。
ECC块1150可以适用于利用错误校正码检测和校正在从存储器件100中读取的数据中的错误。CPU 1120可以根据ECC块1150的错误检测结果控制读取电压以及控制半导体存储器件100以执行再读取操作。根据一实施例，ECC块可以被提供作为控制器1100的组件。
控制器1100和半导体存储器件100可以集成为一个半导体器件中。根据一实施例，控制器1100和半导体存储器件100可以被集成为单一半导体器件以形成存储卡，诸如个人计算机存储卡国际协会(PCMCIA)、微型快闪存储卡(CF)、智能媒介卡(SMC)、记忆棒、多媒体卡(MMS)、缩小尺寸MMC(RS-MMC)、micro-MMC、安全数字(SD)卡、mini-SD、micro-SD、SDHC、通用闪存储存器件(UFS)等。
控制器110和半导体存储器件100可以被集成为一个半导体器件以形成半导体驱动器，例如固态硬盘(SSD)。半导体驱动器(SSD)可以包括被配置为在半导体存储器中储存数据的储存器件。当存储系统2000被用作半导体驱动器(SSD)时，连接至存储系统1000的主机的操作速度将会显著提高。
另一个实施例中，存储系统1000被用作诸如计算机、超便携个人计算机(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络书写板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、掌上游戏机、导航仪、黑匣子、数字照相机、3D电视、数字录音机、数字音频播放器、数字图像记录器、数字图像播放器、数字视频录像机、数字视频播放器、无线环境信息收发设备等的电子器件的各种部件中的一种，家庭网络的各种电子器件中的一种，计算机网络的各种电子器件中的一种，远程信息处理网络、无线射频识别(RFID)器件的各种电子器件中的一种和/或用于计算机系统的各种器件中的一种等。
在典型实施例中，半导体存储器件100或存储系统1000可以以各种方法封装。例如，在一些实施例中，半导体存储器件100或存储系统1000可以以下列方法被封装，诸如层叠封装(PoP)、球栅阵列(BGAs)、芯片级封装(CSPs)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件的晶粒、晶元形式的晶粒、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量方型扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、缩小外型封装(SSOP)、薄型小尺寸封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、圆片级制备封装(WFP)和/或晶圆级堆叠处理封装(WSP)等。
图6是说明如图5所示存储系统1000的应用实例2000的框图。
参考图6，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。半导体存储芯片可以被划分为多个组。
图6说明了半导体存储芯片中的多个组分别通过第一至第k信道CH1至CHk与控制器2200通信。每个存储芯片可以以与参考图1的上述半导体存储器件100大体相同的方式被配置和操作。
半导体存储芯片的每个组可以通过单一公用信道与控制器2200通信。控制器2200可以以与参考图5的上述控制器1100大体相同的方式被配置，以及可以控制半导体存储器件2100的多个存储芯片。
图7是说明包括如图6所示存储系统2000的计算系统3000的框图。
参考图7，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000可以通过系统总线3500电连接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的或通过中央处理单元3100处理的数据可以储存在存储系统2000中。
图7说明了半导体存储器件2100通过控制器2200耦接至系统总线3500。然而，半导体存储器件2100可以被直接耦接至系统总线3500。控制器2200的功能可以通过中央处理单元3100和RAM 3200来执行。
图7说明了参考图6的上述存储系统2000。然而，存储系统2000可以由参考图5的上述存储系统1000代替。在典型实施例中，计算系统3000可以包括分别参考图5和6的上述存储系统1000和2000两者。
根据本发明实施例，读取操作可以对被编程为不同编程状态的多层级执行，以及可以通过设置在读取操作期间根据编程状态锁存的数据而输出数据，以免引起操作时间额外增加。
对于本领域技术人员而言，显然能够在没有脱离本发明的精神或范围情况下对本发明的上述实施例做出各种修改。因此，可预期的是本发明覆盖所有这种落入所附权利要求及其等同物的范围内的修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储器件，包括：
第一层级和第二层级,第一层级和第二层级中的每一个包括多个存储块；
第一读写电路和第二读写电路，适用于感测和临时储存被分别编程至所述第一层级和所述第二层级的数据；以及
控制逻辑，适用于控制所述第一读写电路和所述第二读写电路以分别对所述第一层级和所述第二层级执行读取操作，其中所述控制逻辑根据所述第一层级和第二层级处于LSB编程状态还是MSB编程状态来控制所述第一读写电路和所述第二读写电路以将临时储存的数据设置为设置数据、来执行新的读取操作以储存新数据、或者来保持所述临时储存的数据。
技术方案2.根据技术方案1所述的半导体存储器件，进一步包括：
电压发生器，适用于产生多个读取电压；以及
第一地址解码器和第二地址解码器，适用于将所述多个读取电压分别施加到所述第一层级和所述第二层级。
技术方案3.根据技术方案1所述的半导体存储器件，其中，每个所述存储块包括存储单元和标记单元，所述标记单元中储存关于对所述存储单元执行MSB编程操作还是LSB编程操作的信息。
技术方案4.根据技术方案1所述的半导体存储器件，其中所述控制逻辑包括：
层级状态确定单元，适用于分别基于储存在所述第一层级中的第一标记数据和储存在所述第二层级中的第二标记数据来确定所述第一层级和所述第二层级的编程状态，以输出第一层级选择信号和第二层级选择信号；
数据设置单元，适用于响应于所述第一层级选择信号和所述第二层级选择信号而输出数据设置信号以将所述临时储存的数据设置为所述设置数据；以及
控制信号发生单元，适用于响应于所述数据设置信号而输出第一页缓冲控制信号和第二页缓冲控制信号以分别控制所述第一读写电路和所述第二读写电路。
技术方案5.根据技术方案4所述的半导体存储器件，其中所述控制逻辑进一步包括：
LSB/MSB读取操作选择单元，适用于：响应于地址信号而确定MSB读取操作或LSB读取操作以输出第一确定结果；
单/多层级选择单元，适用于响应于从外部输入的命令和控制信号来确定单层级读取操作或多层级读取操作以输出第二确定结果；以及
储存单元，适用于响应于所述第一确定结果和所述第二确定结果而选择储存在储存单元中的算法以输出内部控制信号，
其中所述控制信号发生单元响应于所述内部控制信号而输出所述第一页缓冲控制信号和所述第二页缓冲控制信号。
技术方案6.根据技术方案1所述的半导体存储器件，其中，在多层级读取操作中MSB读取操作期间，所述控制逻辑通过执行使用第一读取电压的第一读取操作来控制所述第一读写电路和所述第二读写电路以储存被编程至所述第一层级和所述第二层级中的数据，以及
所述控制逻辑基于分别储存在所述第一读写电路和所述第二读写电路中的数据之中的标记数据来确定所述第一层级和所述第二层级的编程状态。
技术方案7.根据技术方案6所述的半导体存储器件，其中，当所述第一层级处于所述LSB编程状态时，所述控制逻辑控制所述第一读写电路以将所述临时储存的数据设置为所述设置数据，以及
当所述第二层级处于所述LSB编程状态时，所述控制逻辑控制所述第二读写电路以将所述临时储存的数据设置为所述设置数据。
技术方案8.根据技术方案6所述的半导体存储器件，其中，当所述第一层级处于所述MSB编程状态时，所述控制逻辑通过执行使用第三读取电压的第三读取操作来控制所述第一读写电路和所述第二读写电路以储存被编程至所述第一层级的数据，以及
当所述第二层级处于所述MSB编程状态时，所述控制逻辑通过执行所述第三读取操作来控制所述第二读写电路以储存被编程至所述第二层级的数据。
技术方案9.根据技术方案1所述的半导体存储器件，其中，在多层级读取操作中LSB读取操作期间，所述控制逻辑通过执行使用第二读取电压的第二读取操作来控制所述第一读写电路和所述第二读写电路以储存被编程至所述第一层级和所述第二层级中的数据，以及
所述控制逻辑基于分别储存在所述第一读写电路和所述第二读写电路中的数据之中的标记数据而确定所述第一层级和所述第二层级的编程状态。
技术方案10.根据技术方案9所述的半导体存储器件，其中，当所述第一层级处于所述MSB编程状态时，所述控制逻辑控制所述第一读写电路以保持所述临时储存的数据，以及
当所述第二层级处于所述MSB编程状态时，所述控制逻辑控制所述第二读写电路以保持所述临时储存的数据。
技术方案11.根据技术方案9所述的半导体存储器件，其中，当所述第一层级处于所述LSB编程状态时，所述控制逻辑通过执行使用第一读取电压的第一读取操作来控制所述第一读写电路以储存被编程至所述第一层级的数据，以及
当所述第二层级处于所述LSB编程状态时，所述控制逻辑通过执行所述第一读取操作来控制所述第二读写电路以储存被编程至所述第二层级的数据。
技术方案12.一种半导体存储器件，包括：
第一层级和第二层级，第一层级和第二层级中的每一个包括多个存储块；
第一读写电路和第二读写电路，适用于感测和临时储存被分别编程至所述第一层级和第二层级的数据；以及
控制逻辑，适用于：确定分别储存在所述第一层级和第二层级中的第一标记数据和第二标记数据，以及输出第一页缓冲控制信号和第二页缓冲控制信号以分别控制所述第一读写电路和所述第二读写电路来将临时储存的数据设置为设置数据或保持所述临时储存的数据。
技术方案13.根据技术方案12所述的半导体存储器件，其中，所述第一标记数据和所述第二标记数据分别表示关于对所述第一层级和所述第二层级中执行MSB编程操作还是LSB编程操作的信息。
技术方案14.根据技术方案12所述的半导体存储器件，其中所述控制逻辑包括：
层级状态确定单元，适用于分别基于所述第一标记和所述第二标记数据来确定所述第一层级和所述第二层级的编程状态，以输出第一层级选择信号和第二层级选择信号；
数据设置单元，适用于响应于所述第一层级选择信号和所述第二层级选择信号而输出数据设置信号以将所述临时储存的数据设置为所述设置数据；以及
控制信号发生单元，适用于响应于所述数据设置信号而输出所述第一页缓冲控制信号和所述第二页缓冲控制信号。
技术方案15.根据技术方案14所述的半导体存储器件，其中所述控制逻辑进一步包括：
LSB/MSB读取操作选择单元，适用于：响应于地址信号而确定MSB读取操作或LSB读取操作，以及输出第一确定结果；
单/多层级选择单元，适用于：响应于从外部输入的命令和控制信号而确定单层级读取操作或多层级读取操作，以及输出第二确定结果；以及
储存单元，适用于响应于所述第一确定结果和所述第二确定结果而选择储存在储存单元中的算法以输出内部控制信号，
其中所述控制信号发生单元响应于所述内部控制信号而输出所述第一页缓冲控制信号和所述第二页缓冲控制信号。
技术方案16.根据技术方案12所述的半导体存储器件，其中，在多层级读取操作中MSB读取操作期间，所述控制逻辑通过执行使用第一读取电压的第一读取操作来控制所述第一读写电路和第二读写电路以储存被编程至所述第一层级和所述第二层级中的数据，以及
所述控制逻辑分别基于所述第一标记数据和所述第二标记数据来确定所述第一层级和所述第二层级的编程状态。
技术方案17.根据技术方案16所述的半导体存储器件，其中，当所述第一层级处于所述LSB编程状态时，所述控制逻辑控制所述第一读写电路以将所述临时储存的数据设置为所述设置数据，以及
当所述第二层级处于所述LSB编程状态时，所述控制逻辑控制所述第二读写电路以将所述临时储存的数据设置为所述设置数据。
技术方案18.根据技术方案16所述的半导体存储器件，其中，当所述第一层级处于所述MSB编程状态时，所述控制逻辑通过执行使用第三读取电压的第三读取操作来控制所述第一读写电路和所述第二读写电路以储存被编程至所述第一层级的数据，以及
当所述第二层级处于所述MSB编程状态时，所述控制逻辑通过执行所述第三读取操作来控制所述第二读写电路以储存被编程至所述第二层级的数据。
技术方案19.根据技术方案12所述的半导体存储器件，其中，在多层级读取操作中LSB读取操作期间，所述控制逻辑通过执行使用第二读取电压的第二读取操作来控制所述第一读写电路和所述第二读写电路以储存被编程至所述第一层级和所述第二层级中的数据，以及
所述控制逻辑分别基于所述第一标记数据和所述第二标记数据来确定所述第一层级和所述第二层级的编程状态。
技术方案20.根据技术方案19所述的半导体存储器件，其中，当所述第一层级处于MSB编程状态时，所述控制逻辑控制所述第一读写电路以保持所述临时储存的数据，以及
当所述第二层级处于所述MSB编程状态时，所述控制逻辑控制所述第二读写电路以保持所述临时储存的数据。
技术方案21.根据技术方案19所述的半导体存储器件，其中，当所述第一层级处于LSB编程状态时，所述控制逻辑通过执行使用第一读取电压的第一读取操作来控制所述第一读写电路以储存被编程至所述第一层级的数据，以及
当所述第二层级处于所述LSB编程状态时，所述控制逻辑通过执行所述第一读取操作来控制所述第二读写电路以储存被编程至所述第二层级的数据。
技术方案22.一种半导体存储器件的操作方法，所述操作方法包括：
响应于地址而确定LSB读取操作或MSB读取操作；
当所述MSB读取操作被确定时执行使用第一读取电压的第一读取操作；
检查第一层级和第二层级中每一个的编程状态；
当所述第一层级被确定处于LSB编程状态时将所述第一层级的MSB数据设置为设置数据，以及当所述第二层级被确定处于所述LSB编程状态时将所述第二层级的MSB数据设置为所述设置数据；以及
当所述第一层级被确定处于MSB编程状态时通过执行使用第三读取电压的第三读取操作来读取所述第一层级的MSB数据，以及当所述第二层级被确定处于所述MSB编程状态时通过执行所述第三读取操作来读取所述第二层级的MSB数据。
技术方案23.根据技术方案22所述的操作方法，进一步包括：
当所述LSB读取操作被确定作为确定所述LSB读取操作或所述MSB读取操作的结果时，执行使用第二读取电压的第二读取操作；
检查所述第一层级和所述第二层级中每一个的编程状态；
当所述第一层级被确定处于MSB编程状态时，保持所述第二读取操作的读取数据，以及当所述第二层级被确定处于所述MSB编程状态时，保持所述第二读取操作的读取数据；以及
当所述第一层级被确定处于所述LSB编程状态时，通过执行所述第一读取操作来读取所述第一层级的LSB数据，以及当所述第二层级被确定处于所述LSB编程状态时，通过执行所述第一读取操作来读取所述第二层级的LSB数据。
技术方案24.根据技术方案22所述的操作方法，进一步包括：
在执行所述第一读取操作之后、在检查所述第一层级和所述第二层级中每一个的编程状态之前，确定单层级读取操作或多层级读取操作，
其中，当所述多层级读取操作被确定时，检查所述第一层级和所述第二层级中每一个的所述编程状态被执行，以及当所述单层级读取操作被确定时，所述单层级读取操作是通过执行使用第二电压的第二读取操作和所述第三读取操作来执行的。
技术方案25.根据技术方案23所述的操作方法，进一步包括：
在执行所述第二读取操作之后、在检查所述第一层级和所述第二层级中每一个的编程状态之前，确定单层级读取操作或多层级读取操作，
其中，当所述多层级读取操作被确定时，检测所述第一层级和所述第二层级中每一个的所述编程状态被执行，以及当所述单层级读取操作被确定时，所述单层级读取操作是通过执行使用所述第一读取电压的第一读取操作来执行的。

Claims (25)

1.一种半导体存储器件，包括：
第一层级和第二层级,第一层级和第二层级中的每一个包括多个存储块；
第一读写电路和第二读写电路，适用于感测和临时储存被分别编程至所述第一层级和所述第二层级的数据；以及
控制逻辑，适用于控制所述第一读写电路和所述第二读写电路以分别对所述第一层级和所述第二层级执行读取操作，其中所述控制逻辑根据所述第一层级和第二层级处于LSB编程状态还是MSB编程状态来控制所述第一读写电路和所述第二读写电路以将临时储存的数据设置为设置数据、来执行新的读取操作以储存新数据、或者来保持所述临时储存的数据。
2.根据权利要求1所述的半导体存储器件，进一步包括：
电压发生器，适用于产生多个读取电压；以及
第一地址解码器和第二地址解码器，适用于将所述多个读取电压分别施加到所述第一层级和所述第二层级。
3.根据权利要求1所述的半导体存储器件，其中，每个所述存储块包括存储单元和标记单元，所述标记单元中储存关于对所述存储单元执行MSB编程操作还是LSB编程操作的信息。
4.根据权利要求1所述的半导体存储器件，其中所述控制逻辑包括：
层级状态确定单元，适用于分别基于储存在所述第一层级中的第一标记数据和储存在所述第二层级中的第二标记数据来确定所述第一层级和所述第二层级的编程状态，以输出第一层级选择信号和第二层级选择信号；
数据设置单元，适用于响应于所述第一层级选择信号和所述第二层级选择信号而输出数据设置信号以将所述临时储存的数据设置为所述设置数据；以及
控制信号发生单元，适用于响应于所述数据设置信号而输出第一页缓冲控制信号和第二页缓冲控制信号以分别控制所述第一读写电路和所述第二读写电路。
5.根据权利要求4所述的半导体存储器件，其中所述控制逻辑进一步包括：
LSB/MSB读取操作选择单元，适用于：响应于地址信号而确定MSB读取操作或LSB读取操作以输出第一确定结果；
单/多层级选择单元，适用于响应于从外部输入的命令和控制信号来确定单层级读取操作或多层级读取操作以输出第二确定结果；以及
储存单元，适用于响应于所述第一确定结果和所述第二确定结果而选择储存在储存单元中的算法以输出内部控制信号，
其中所述控制信号发生单元响应于所述内部控制信号而输出所述第一页缓冲控制信号和所述第二页缓冲控制信号。
6.根据权利要求1所述的半导体存储器件，其中，在多层级读取操作中MSB读取操作期间，所述控制逻辑通过执行使用第一读取电压的第一读取操作来控制所述第一读写电路和所述第二读写电路以储存被编程至所述第一层级和所述第二层级中的数据，以及
所述控制逻辑基于分别储存在所述第一读写电路和所述第二读写电路中的数据之中的标记数据来确定所述第一层级和所述第二层级的编程状态。
7.根据权利要求6所述的半导体存储器件，其中，当所述第一层级处于所述LSB编程状态时，所述控制逻辑控制所述第一读写电路以将所述临时储存的数据设置为所述设置数据，以及
当所述第二层级处于所述LSB编程状态时，所述控制逻辑控制所述第二读写电路以将所述临时储存的数据设置为所述设置数据。
8.根据权利要求6所述的半导体存储器件，其中，当所述第一层级处于所述MSB编程状态时，所述控制逻辑通过执行使用第三读取电压的第三读取操作来控制所述第一读写电路和所述第二读写电路以储存被编程至所述第一层级的数据，以及
当所述第二层级处于所述MSB编程状态时，所述控制逻辑通过执行所述第三读取操作来控制所述第二读写电路以储存被编程至所述第二层级的数据。
9.根据权利要求1所述的半导体存储器件，其中，在多层级读取操作中LSB读取操作期间，所述控制逻辑通过执行使用第二读取电压的第二读取操作来控制所述第一读写电路和所述第二读写电路以储存被编程至所述第一层级和所述第二层级中的数据，以及
所述控制逻辑基于分别储存在所述第一读写电路和所述第二读写电路中的数据之中的标记数据而确定所述第一层级和所述第二层级的编程状态。
10.根据权利要求9所述的半导体存储器件，其中，当所述第一层级处于所述MSB编程状态时，所述控制逻辑控制所述第一读写电路以保持所述临时储存的数据，以及
当所述第二层级处于所述MSB编程状态时，所述控制逻辑控制所述第二读写电路以保持所述临时储存的数据。
11.根据权利要求9所述的半导体存储器件，其中，当所述第一层级处于所述LSB编程状态时，所述控制逻辑通过执行使用第一读取电压的第一读取操作来控制所述第一读写电路以储存被编程至所述第一层级的数据，以及
当所述第二层级处于所述LSB编程状态时，所述控制逻辑通过执行所述第一读取操作来控制所述第二读写电路以储存被编程至所述第二层级的数据。
12.一种半导体存储器件，包括：
第一层级和第二层级，第一层级和第二层级中的每一个包括多个存储块；
第一读写电路和第二读写电路，适用于感测和临时储存被分别编程至所述第一层级和第二层级的数据；以及
控制逻辑，适用于：确定分别储存在所述第一层级和第二层级中的第一标记数据和第二标记数据，以及输出第一页缓冲控制信号和第二页缓冲控制信号以分别控制所述第一读写电路和所述第二读写电路来将临时储存的数据设置为设置数据或保持所述临时储存的数据。
13.根据权利要求12所述的半导体存储器件，其中，所述第一标记数据和所述第二标记数据分别表示关于对所述第一层级和所述第二层级中执行MSB编程操作还是LSB编程操作的信息。
14.根据权利要求12所述的半导体存储器件，其中所述控制逻辑包括：
层级状态确定单元，适用于分别基于所述第一标记和所述第二标记数据来确定所述第一层级和所述第二层级的编程状态，以输出第一层级选择信号和第二层级选择信号；
数据设置单元，适用于响应于所述第一层级选择信号和所述第二层级选择信号而输出数据设置信号以将所述临时储存的数据设置为所述设置数据；以及
控制信号发生单元，适用于响应于所述数据设置信号而输出所述第一页缓冲控制信号和所述第二页缓冲控制信号。
15.根据权利要求14所述的半导体存储器件，其中所述控制逻辑进一步包括：
LSB/MSB读取操作选择单元，适用于：响应于地址信号而确定MSB读取操作或LSB读取操作，以及输出第一确定结果；
单/多层级选择单元，适用于：响应于从外部输入的命令和控制信号而确定单层级读取操作或多层级读取操作，以及输出第二确定结果；以及
储存单元，适用于响应于所述第一确定结果和所述第二确定结果而选择储存在储存单元中的算法以输出内部控制信号，
其中所述控制信号发生单元响应于所述内部控制信号而输出所述第一页缓冲控制信号和所述第二页缓冲控制信号。
16.根据权利要求12所述的半导体存储器件，其中，在多层级读取操作中MSB读取操作期间，所述控制逻辑通过执行使用第一读取电压的第一读取操作来控制所述第一读写电路和第二读写电路以储存被编程至所述第一层级和所述第二层级中的数据，以及
所述控制逻辑分别基于所述第一标记数据和所述第二标记数据来确定所述第一层级和所述第二层级的编程状态。
17.根据权利要求16所述的半导体存储器件，其中，当所述第一层级处于LSB编程状态时，所述控制逻辑控制所述第一读写电路以将所述临时储存的数据设置为所述设置数据，以及
当所述第二层级处于所述LSB编程状态时，所述控制逻辑控制所述第二读写电路以将所述临时储存的数据设置为所述设置数据。
18.根据权利要求16所述的半导体存储器件，其中，当所述第一层级处于MSB编程状态时，所述控制逻辑通过执行使用第三读取电压的第三读取操作来控制所述第一读写电路和所述第二读写电路以储存被编程至所述第一层级的数据，以及
当所述第二层级处于所述MSB编程状态时，所述控制逻辑通过执行所述第三读取操作来控制所述第二读写电路以储存被编程至所述第二层级的数据。
19.根据权利要求12所述的半导体存储器件，其中，在多层级读取操作中LSB读取操作期间，所述控制逻辑通过执行使用第二读取电压的第二读取操作来控制所述第一读写电路和所述第二读写电路以储存被编程至所述第一层级和所述第二层级中的数据，以及
所述控制逻辑分别基于所述第一标记数据和所述第二标记数据来确定所述第一层级和所述第二层级的编程状态。
20.根据权利要求19所述的半导体存储器件，其中，当所述第一层级处于MSB编程状态时，所述控制逻辑控制所述第一读写电路以保持所述临时储存的数据，以及
当所述第二层级处于所述MSB编程状态时，所述控制逻辑控制所述第二读写电路以保持所述临时储存的数据。
21.根据权利要求19所述的半导体存储器件，其中，当所述第一层级处于LSB编程状态时，所述控制逻辑通过执行使用第一读取电压的第一读取操作来控制所述第一读写电路以储存被编程至所述第一层级的数据，以及
当所述第二层级处于所述LSB编程状态时，所述控制逻辑通过执行所述第一读取操作来控制所述第二读写电路以储存被编程至所述第二层级的数据。
22.一种半导体存储器件的操作方法，所述操作方法包括：
响应于地址而确定LSB读取操作或MSB读取操作；
当所述MSB读取操作被确定时执行使用第一读取电压的第一读取操作；
检查第一层级和第二层级中每一个的编程状态；
当所述第一层级被确定处于LSB编程状态时将所述第一层级的MSB数据设置为设置数据，以及当所述第二层级被确定处于所述LSB编程状态时将所述第二层级的MSB数据设置为所述设置数据；以及
当所述第一层级被确定处于MSB编程状态时通过执行使用第三读取电压的第三读取操作来读取所述第一层级的MSB数据，以及当所述第二层级被确定处于所述MSB编程状态时通过执行所述第三读取操作来读取所述第二层级的MSB数据。
23.根据权利要求22所述的操作方法，进一步包括：
当所述LSB读取操作被确定作为确定所述LSB读取操作或所述MSB读取操作的结果时，执行使用第二读取电压的第二读取操作；
检查所述第一层级和所述第二层级中每一个的编程状态；
当所述第一层级被确定处于MSB编程状态时，保持所述第二读取操作的读取数据，以及当所述第二层级被确定处于所述MSB编程状态时，保持所述第二读取操作的读取数据；以及
当所述第一层级被确定处于所述LSB编程状态时，通过执行所述第一读取操作来读取所述第一层级的LSB数据，以及当所述第二层级被确定处于所述LSB编程状态时，通过执行所述第一读取操作来读取所述第二层级的LSB数据。
24.根据权利要求22所述的操作方法，进一步包括：
在执行所述第一读取操作之后、在检查所述第一层级和所述第二层级中每一个的编程状态之前，确定单层级读取操作或多层级读取操作，
其中，当所述多层级读取操作被确定时，检查所述第一层级和所述第二层级中每一个的所述编程状态被执行，以及当所述单层级读取操作被确定时，所述单层级读取操作是通过执行使用第二电压的第二读取操作和所述第三读取操作来执行的。
25.根据权利要求23所述的操作方法，进一步包括：
在执行所述第二读取操作之后、在检查所述第一层级和所述第二层级中每一个的编程状态之前，确定单层级读取操作或多层级读取操作，
其中，当所述多层级读取操作被确定时，检测所述第一层级和所述第二层级中每一个的所述编程状态被执行，以及当所述单层级读取操作被确定时，所述单层级读取操作是通过执行使用所述第一读取电压的第一读取操作来执行的。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11087849B2 (en) * 2018-05-08 2021-08-10 Sandisk Technologies Llc Non-volatile memory with bit line controlled multi-plane mixed sub-block programming
KR102601143B1 (ko) * 2018-10-29 2023-11-13 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR20210019874A (ko) * 2019-08-13 2021-02-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
CN116312701A (zh) * 2020-08-27 2023-06-23 长江存储科技有限责任公司 3d nand闪速存储器的擦除方法
CN117751344A (zh) * 2021-11-12 2024-03-22 华为技术有限公司 一种指令调度方法及装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101174462A (zh) * 2006-09-06 2008-05-07 三星电子株式会社 用于编程多层非易失性存储装置的方法
CN103455440A (zh) * 2012-06-04 2013-12-18 慧荣科技股份有限公司 快闪内存装置及快闪内存的数据存取方法
CN103578539A (zh) * 2012-08-10 2014-02-12 爱思开海力士有限公司 半导体存储器件
KR20140028718A (ko) * 2012-08-30 2014-03-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100967008B1 (ko) * 2008-11-14 2010-06-30 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
KR101635504B1 (ko) * 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
KR101012887B1 (ko) 2009-06-30 2011-02-08 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
KR101205628B1 (ko) * 2010-08-04 2012-11-27 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 독출 방법
KR101739431B1 (ko) 2010-12-30 2017-05-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR101891164B1 (ko) * 2012-04-17 2018-08-23 삼성전자주식회사 프로그램 스케줄러를 포함하는 플래시 메모리 장치
KR102016041B1 (ko) * 2012-10-11 2019-08-30 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
US9524773B2 (en) * 2013-09-14 2016-12-20 Peter Wung Lee Multi-task concurrent/pipeline NAND operations on all planes

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101174462A (zh) * 2006-09-06 2008-05-07 三星电子株式会社 用于编程多层非易失性存储装置的方法
CN103455440A (zh) * 2012-06-04 2013-12-18 慧荣科技股份有限公司 快闪内存装置及快闪内存的数据存取方法
CN103578539A (zh) * 2012-08-10 2014-02-12 爱思开海力士有限公司 半导体存储器件
KR20140028718A (ko) * 2012-08-30 2014-03-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법

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