KR101617613B1

KR101617613B1 - 결함있는 메모리 셀의 어드레스를 저장하는 치환정보 저장회로

Info

Publication number: KR101617613B1
Application number: KR1020090079995A
Authority: KR
Inventors: 히로시 수가와라
Original assignee: 삼성전자주식회사
Priority date: 2008-12-11
Filing date: 2009-08-27
Publication date: 2016-05-03
Also published as: JP5154391B2; JP2010140553A; KR20100067599A

Abstract

본 발명의 실시 예에 따른 결함있는 메모리 셀의 어드레스를 저장하는 치환정보 저장회로는 복수의 워드라인들, 복수의 비트라인들 및 상기 복수의 워드라인들 및 상기 복수의 비트라인들에 접속되며, 결함있는 메모리 셀의 어드레스를 저장하는 복수의 치환정보 저장소자들을 포함하되, 상기 복수의 워드라인들의 각 워드라인들은 복수의 치환정보 저장소자들에 접속되고, 상기 복수의 비트라인들의 각 비트라인은 하나의 치환정보 저장소자에만 접속된다.

Description

결함있는 메모리 셀의 어드레스를 저장하는 치환정보 저장회로{REPLACEMENT INFORMATION STORAGE CIRCUIT STORING DEFECTIVE MEMORY CELL ADDRESS}

본 발명은 치환정보 저장회로에 관한 것으로, 보다 상세하게는 결함있는 메모리 셀의 어드레스를 저장하는 치환정보 저장회로에 관한 것이다.

예를 들면, 일본공개 특허공보 평11-238393호에 개시되어 있는 것 같이, 불휘발성 메모리 장치는 결함있는 셀을 결함없는 셀과 치환하기 위한 리던던시 회로(redundancy circuit)를 포함한다. 리던던시 회로는 어느 셀을 치환할 것인지의 치환정보를 치환정보 저장소자 어레이에 기억한다. 리던던시 회로는 치환정보 저장소자 어레이로부터 읽혀진 치환정보를 선택된 어드레스와 비교하고, 결함있는 셀이 포함되는 어드레스에 대하여 치환 동작을 수행한다. 따라서, 리던던시 회로는 치환정보 어레이를 포함하는 치환정보 저장회로를 필요로한다.

도 5는 종래의 치환정보 저장회로를 구체적으로 나타낸다. 종래의 치환정보 저장회로는 워드라인(WL), 비트라인(BL), 치환정보 저장소자 어레이(11), 워드라인 드라이버(12), 게이트 회로(13), 센스 앰프(14), 래치 회로(15), 및 제어회로(16)를 포함한다. 치환정보 저장소자 어레이(11)는 복수의 치환정보 저장소자(MC)를 포 함한다.

치환정보 저장회로는, 도 6의 타이밍도에 나타나는 것과 같이, 전원(VCC)이 공급되면 워드라인(WL)을 구동한다. 또한, 치환정보 저장회로는 전원(VCC)이 공급되면 게이트 회로(13)를 제어한다. 즉, 치환정보 저장회로는 전원(VCC)이 공급되면 치환정보 저장소자 어레이(11)에 기억된 치환정보를 읽는다. 읽혀진 치환정보는 센스 앰프(14)를 통하여 래치회로(15)에 전달된다.

그러나, 상술한 종래의 치환정보 저장회로에서는, 전원(VCC)의 인가 시에 모든 치환정보가 래치회로(15)에 전달된다. 따라서, 종래의 치환정보 저장회로는 기억될 수 있는 치환정보의 양이 치환정보 읽기회로의 레이아웃에의하여 제한될 수 있다. 또한, 종래의 치환정보 저장회로에서는 치환 효율이 저하된다.

본 발명은 상술한 기술적 과제를 해결하기 위해 제안된 것으로, 본 발명의 목적은 종래에 비해 많은 치환정보를 저장함으로써 불휘발성 메모리 장치의 불량구제율을 개선시키는 치환정보 저장회로를 제공하는 것을 목적으로 한다.

실시 예로서, 상기 복수의 치환정보 저장소자들은 상기 복수의 워드라인들과 상기 복수의 비트라인들의 교차점에 대각선 방향으로 위치한다.

실시 예로서, 상기 복수의 치환정보 저장소자들이 대각선 방향으로 배치되는 구성은 반복된다.

실시 예로서, 상기 치환정보 저장회로는 상기 복수의 워드라인들을 구동하는 제 1 및 제 2 워드라인 드라이버를 더 포함하되, 상기 제 1 워드라인 드라이버는 불휘발성 메모리 장치의 읽기 동작 시에 구동되고, 상기 제 2 워드라인 드라이버는 불휘발성 메모리 장치의 쓰기 또는 소거 동작 시에 구동된다.

실시 예로서, 상기 제 1 워드라인 드라이버와 상기 제 2 워드라인 드라이버는 동시에 구동된다.

본 발명에 따른 치환정보 저장회로는 읽기 동작 및 쓰기 동작시의 치환정보를 동시에 읽을 수 있다. 따라서, 불휘발성 메모리 장치의 구동 시간이 단축된다. 또한, 본 발명에 따른 치환정보 저장회로는 종래에 비해 많은 치환정보를 저장할 수 있다. 따라서, 불휘발성 메모리 장치의 불량 구제율이 개선된다. 또한, 본 발명에 따른 치환정보 저장회로는 불휘발성 메모리 장치의 읽기 동작 등이 수행될 때 치환정보를 읽을 수 있다. 따라서, 래치 회로가 불필요하고, 치환정보 저장회로를 구현하기 위한 면적이 감소한다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 치환정보 저장회로를 나타내는 회로도이다. 도 2는 도 1의 치환정보 저장회로의 치환정보 저장소자 어레이(21)를 나타내는 회로도이다. 도 3은 도 2의 치환정보 저장소자 어레이를 상세하게 나타내는 회로도이다. 도 1 내지 도 3의 어레이(21)는 치환정보 저장소자 어레이(21)이다.

예시적으로, 불휘발성 메모리 장치는 내부에 N개의 뱅크를 포함한다고 가정된다. 각 뱅크는 M개의 치환 가능한 계통으로 구성된다고 가정된다. 각 계통은 치환정보로 K비트의 정보를 필요로 한다고 가정된다.

이 경우, 도 2를 참조하면, 치환정보 저장소자 어레이(21)는 N개의 워드라인들(WL), K×M×N개의 비트라인들(BL) 및 K×M×N개의 치환정보 저장소자들(MC)로 구성된다. 각 워드라인(WL)은 불휘발성 메모리 장치의 각 뱅크에 대응한다. 비트라인들(BL)은 치환정보를 출력하고, 워드라인들(WL)과 교차한다. 치환정보 저장소자들(MC)은 치환정보를 기억하고, 비트라인들(BL) 및 워드라인들(WL)에 연결된다.

치환정보 저장소자들(MC)은 각 워드라인(WL)에 복수(K×M)비트 배치된다. 각 워드라인(WL)에 연결된 K×M 비트의 치환정보 저장소자들(MC)은 1 개의 뱅크의 모든 계통의 치환정보를 기억한다. 치환정보 저장소자들(MC)은 워드라인(WL)(뱅크)마다 치환정보를 구별해서 출력할 수 있다. 치환정보 저장소자들(MC)은 워드라 인(WL)마다 비트라인(BL)을 바꾸어, 비트라인들(BL)과 워드라인들(WL)의 교차점에 대각선상으로 배치된다. 한편, 도 2를 참조하면, 각 워드라인(WL)에는 K×M 개의 치환정보 저장소자들(MC)이 배치되어 있다. 다만, 이는 예시적인 것으로 이해되어야 한다. 예를 들어, 치환정보 저장소자(MC)가 싱글레벨셀(SLC)인 경우에 각 워드라인(WL)에는 K×M 개의 치환정보 저장소자들(MC)이 배치된다. 다른 예로, 치환정보 저장소자들(MC)이 멀티레벨셀(MLC)인 경우에 각 워드라인(WL)에는 K×M 개 보다 작은 수의 치환정보 저장소자들(MC)이 배치된다.

계속해서, 도 3을 참조하면, 워드라인(WL0)에 연결된 치환정보 저장소자(MC)는 워드라인(WL0)과 비트라인(BL0_0)의 교차점에 위치한다. 워드라인(WL1)에 연결된 치환정보 저장소자(MC)는 워드라인(WL1)과 비트라인(BL1_0)의 교차점에 위치한다. 워드라인(WL2)에 연결된 치환정보 저장소자(MC)는 워드라인(WL2)과 비트라인(BL2_0)과의 교차점에 위치한다. 마찬가지로, 워드라인(WLｎ)에 연결된 치환정보 저장소자(MC)는 워드라인(WLn)과 비트라인(BLn_0)의 교차점에 위치한다.

또한, 각 워드라인(WL)에는 복수 비트의 치환정보 저장소자들(MC)이 연결된다. 따라서, 도 1 및 도 2를 참조하면, 치환정보 저장소자들(MC)이 비트라인들(BL)과 워드라인들(WL)의 교차점에 대각선으로 배치되는 구성은 각 비트 단위로 반복해서 구성된다. 예를 들어, 도 2를 참조하면, MC0은 제 1비트 단위에서 치환정보 저장소자들(MC)이 대각선상으로 배치된 구성을 나타낸다. MC1은 제 2비트 단위에서 치환정보 저장소자들(MC)이 대각선으로 배치된 구성을 나타낸다. MCｍ×k은 제 M×K 비트(최종비트) 단위에서 치환정보 저장소자들(MC)이 대각선으로 배치된 구성을 나타낸다.

도 3을 참조하면, 불휘발성 메모리 셀이 치환정보 저장소자(MC)로 사용된다. 불휘발성 메모리 셀은 워드라인(WL)과 비트라인(BL)의 모든 교점에 배치된다. 그러나, 치환정보 저장소자(MC)로 이용되지 않는 불휘발성 메모리 셀의 드레인은 비트라인에서 분리된다. 따라서 이러한 불휘발성 메모리 셀은 비동작 셀이 된다. 치환정보 저장소자(MC)로 이용되는 불휘발성 메모리 셀의 게이트, 소스, 및 드레인은 각각 워드라인(WL), 공통 소스 라인(CSL), 및 비트라인(BL)에 접속된다. 한편, 치환정보 저장소자(MC)로 사용된 도 3의 낸드 플래시 메모리는 예시적인 것으로 이해되어야 할 것이다. 예를 들어, 상변화 메모리(PRAM), 자기저항 메모리(MRAM), 저항메모리(RRAM), 또는 강유전체 메모리(FRAM) 등의 불휘발성 메모리가 치환정보 저장소자(MC)로 사용될 수 있다. 또한, 치환정보 저장소자(MC)로 이용되지 않는 불휘발성 메모리 셀은 제조과정에서 생성되지 않을 수 있다.

불휘발성 메모리 장치는 특정 뱅크에 대한 쓰기·소거 동작의 수행 중에, 다른 뱅크에 대한 읽기 동작을 수행할 수 있다. 도 1을 참조하면, 치환정보 저장회로는 2쌍의 워드라인 드라이버, 게이트 회로, 센스 엠프 및 제어회로를 포함한다. 이는 불휘발성 메모리 장치에서 쓰기·소거 동작과 읽기 동작이 동시에 수행되는 경우를 위함이다. 적, 이는 쓰기·소거 동작이 수행되는 뱅크에 대한 치환 정보와 읽기 동작이 수행되는 뱅크에 대한 치환정보를 동시에 읽기 위함이다.

계속해서 도 1을 참조하면, 제 1 워드라인 드라이버(221), 제 1 게이트 회로(231), 제 1 센스 앰프(241) 및 제 1 제어회로(251)는 불휘발성 메모리 장치의 읽기 동작이 수행되는 경우에 치환정보를 읽기 위한 것이다.

제 1 워드라인 드라이버(221)는 워드라인(WL)에 접속되어, 워드라인을 구동한다. 예를 들어, 제 1 워드라인 드라이버(221)는 치환정보 저장소자 어레이(21)의 일단측(도 1에서는 좌측)에 배치되어, 워드라인(WL)에 접속된다.

제 1 게이트 회로(231) 및 제 1 센스 앰프(241)는 비트라인으로 출력된 치환정보를 읽는다. 예를 들어, 제 1 게이트 회로(231) 및 제1 센스 앰프(241)는 치환정보 저장소자 어레이(21)의 일단측(도 1에서는 위쪽)에 배치되어, 비트라인(BL)에 접속된다.

제 1 제어회로(251)은 제 1 드라이버(221), 제 1 게이트 회로(231) 및 제 1 센스 앰프(241)를 제어한다. 예를 들어, 제 1 제어회로(251)는 제 1 드라이버(221), 제 1 게이트 회로(231) 및 제 1 센스 앰프(241)의 측면에 배치된다.

제 2 워드라인 드라이버(222), 제 2 게이트 회로(232), 제 2 센스 앰프(242) 및 제 2 제어회로(252)는 불휘발성 메모리 장치의 쓰기·소거 동작이 수행되는 경우에 치환정보를 읽기 위한 것이다.

제 2 워드라인 드라이버(222)는 워드라인(WL)에 접속되어, 워드라인을 구동한다. 예를 들어, 제 2 워드라인 드라이버(222)는 치환정보 저장소자 어레이(21)의 일단측(도 1에서는 오른쪽)에 배치되어, 워드선(WL)에 접속된다.

제 2 게이트 회로(232) 및 제 2 센스 앰프(242)는 비트라인으로 출력된 치환정보를 읽는다. 예를 들어, 제 2 게이트 회로(232) 및 제 2 센스 앰프(242)는 치환정보 저장소자 어레이(21)의 일단측(도 1에서는 아래쪽)에 배치되어, 비트라인(BL) 에 접속된다.

제 2 제어회로(252)은 제 2 드라이버(222), 제 2 게이트 회로(232) 및 제 2 센스 앰프(242)를 제어한다. 예를 들어, 제 2 제어회로(252)는 제 2 드라이버(222), 제 1 게이트 회로(232) 및 제 2 센스 앰프(242)의 측면에 배치된다.

예를 들어, 불휘발성 메모리 장치의 뱅크에 대하여 쓰기·소거 동작이 수행되면, 상기 특정한 뱅크에 대한 치환정보가 독출된다.

자세히 설명하면, 불휘발성 메모리 장치의 뱅크에 대하여 쓰기·소거 동작이 수행된다고 가정된다. 이 경우, 제 2 제어회로(252)는 제 2 워드라인 드라이버(222)를 제어한다. 치환정보 저장소자 어레이(21)의 상기 뱅크에 대응하는 워드라인(WL)은 제 2 워드라인 드라이버(222)에 의해 구동된다. 또한 제 2 게이트 회로(232) 및 제 2 센스 앰프(242)는 제 2 제어회로(252)에 의해 제어된다.

따라서, 상기 워드라인(WL)에 연결된 치환정보 저장소자(MC)에 의해, 상기 뱅크의 치환정보가 비트라인(BL)으로 출력된다. 비트라인(BL)으로 출력된 치환정보는 제 2 게이트 회로(232) 및 제 2 센스 앰프(242)를 통하여 독출된다.

다른 예로, 불휘발성 메모리 장치의 다른 뱅크에 대하여 읽기동작이 수행되면, 상기 다른 뱅크에 대한 치환정보가 독출된다.

자세히 설명하면, 불휘발성 메모리 장치의 다른 뱅크에 대하여 읽기동작이 수행된다고 가정된다. 이 경우, 제 1 제어회로(251)는 제 1 워드라인 드라이버(221)를 제어한다. 치환정보 저장소자 어레이(21)의 상기 다른 뱅크에 대응하는 워드라인(WL)은 제 1 워드선 드라이버(221)에 의해 구동된다. 또한 제 1 게이트 회 로(231) 및 제 1 센스 앰프(241)는 제 1 제어회로(251)에 의해 제어된다.

따라서, 상기 워드라인(WL)에 연결된 치환정보 저장소자(MC)에 의해, 상기 다른 뱅크의 치환정보가 비트라인(BL)으로 출력된다. 비트라인(BL)으로 출력된 치환정보는 제 1 게이트 회로(231) 및 제 1 센스 앰프(241)을 통하여 독출된다.

치환정보 저장소자 어레이(21)에 있어서, 치환정보가 구별되어 출력될 수 있다. 즉, 워드라인(WL)(뱅크)마다 치환정보 기억소자(MC)가 접속되는 비트라인(BL)을 바꿈으로써, 치환정보는 구별되어 출력될 수 있다. 치환정보 저장소자(MC)가 접속되는 비트라인(BL)이 워드라인(WL)(뱅크)마다 다르기 때문이다.

따라서, 2 개의 워드선(WL)을 동시에 구동하여, 불휘발성 메모리 장치의 읽기 동작 시 및 쓰기·소거 동작시의 치환정보가 동시에 독출될 수 있다. 이 때, 쓰기·소거 동작이 수행 중의 뱅크에 대하여 동시에 읽기동작이 수행되는 것은 사양으로 금지될 것이다. 따라서 동일한 뱅크에 대응하는 워드라인(WL)이 쓰기·소거 동작과 읽기동작으로 인하여 동시에 구동되지 않을 것이다.

도 4는 쓰기·소거 동작과 읽기동작이 수행되는 경우를 보여주는 타이밍도이다.

도 4를 참조하면, 읽기어드레스에서 불휘발성 메모리 장치의 뱅크(0)가 선택된다. 이 경우, 선택된 뱅크(0)에 대응하는 치환정보 저장소자 어레이(21)의 워드라인(WL0)이 구동된다. 따라서, 워드라인(WL0)에 연결된 치환정보 저장소자들(MC)에 저장된 치환정보가 독출된다.

이 후, 읽기어드레스에서 불휘발성 메모리 장치의 뱅크(1)가 선택된다. 이 경우, 선택된 뱅크(1)에 대응하는 치환정보 저장소자 어레이(21)의 워드라인(WL1)이 구동된다. 따라서, 워드라인(WL1)에 연결된 치환정보 저장소자들(MC)에 저장된 치환정보가 독출된다.

계속해서 도 4를 참조하면, 상술한 동작들이 수행되는 중에, 쓰기·소거 어드레스에서 불휘발성 메모리 장치의 뱅크(n)가 선택된다. 이 경우, 선택된 뱅크(n)에 대응하는 치환정보 저장소자 어레이(21)의 워드라인(WLｎ)이 구동된다. 따라서, 워드라인(WLｎ)에 연결된 치환정보 저장소자(MC)에 저장된 치환정보가 독출된다.

상술한 바와 같이, 하나의 치환정보 저장소자 어레이(21)가 사용됨에도 불구하고, 본 발명의 치환정보 저장회로는 불휘발성 메모리 장치의 읽기동작 및 쓰기·소거 동작 시의 치환정보를 동시에 읽는 것이 가능하다.

또한, 본 발명의 치환정보 저장회로는 종래에 비해 많은 치환정보를 치환정보 저장소자 어레이(21)에 저장할 수 있다. 따라서, 본 발명의 치환정보 저장회로를 사용하면, 불휘발성 메모리 장치의 불량구제율이 개선되고, 수율이 향상된다.

또한, 본 발명의 치환정보 저장회로는 불휘발성 메모리 장치의 읽기동작 및 쓰기·소거 동작에 맞춰서 치환정보를 읽는 것에 의해 래치회로가 불필요하다. 래치회로에 의한 제약이 없어지기 때문에, 본 발명의 치환정보 저장회로는 치환정보 저장소자 어레이(21)에 보다 많은 치환정보를 저장할 수 있다. 따라서, 본 발명의 치환정보 저장회로는 불량구제율을 개선하고, 수율을 향상할 수 있다.

한편, 본 발명의 치환정보 저장회로는 독출된 치환정보를 래치회로에 저장할 수 있다. 그러나, 본 발명의 치환정보 저장회로는 두 개의 뱅크의 치환정보에 해당 하는 래치회로를 필요로 한다. 따라서, 본 발명의 치환정보 저장회로는 종래에 비해 래치회로에 따른 제약이 작다. 한편, 본 발명의 치환정보 저장회로는 두 쌍의 워드라인 드라이버 등을 필요로 한다. 그러나, 이로 인한 레이아웃의 증대는 종래의 래치회로에 비하면 작다.

한편, 본 발명의 치환정보 저장회로는 종래와 같이 전원 투입 인가될 때 치환정보 저장소자 어레이(21)에 기억된 일부의 치환정보를 읽고, 내부회로에 래치할 수 있다. 따라서, 본 발명의 치환정보 저장회로는 결함있는 블록을 결함없는 블록으로 대체하는 방식에도 용이하게 적용될 수 있다.

도 7은 본 발명의 실시 예에 따른 치환정보 저장회로의 치환정보 저장 모드 동작을 보여주는 순서도이다.

S110 단계에서, 치환정보 저장 신호(RDS_SGN)가 불휘발성 메모리 장치에 전달된다. 예를 들어, 치환정보 저장 신호는 사용자(User)의 요청에 의하여 호스트(Host)로부터 전달될 수 있다. 다른 예로, 치환정보 저장 신호는 메모리 시스템에 전원이 공급될 때마다 전달될 수 있다.

S130 단계에서, 치환정보 저장 신호에 응답하여, 메모리 셀 어레이에 대한 검색동작이 수행된다.

S150 단계에서, 메모리 셀 어레이의 치환정보가 치환정보 저장회로에 저장된다. 구체적으로, 메모리 셀 어레이에 결함있는 메모리 셀이 존재하는 지의 여부가 판단된다(S151 단계). 메모리 셀 어레이에 결함있는 메모리 셀이 있다면, 해당 메모리 셀의 어드레스 정보가 치환정보 저장회로에 업데이트된다(S153 단계).

상술한 바와 같이, 불휘발성 메모리 장치의 결함있는 메모리 셀의 어드레스 정보는 치환정보 저장회로에 저장될 수 있다.

한편, 상술한 치환정보 저장 모드 동작은 예시적인 것으로 이해되어야 한다. 예를 들어, 메모리 셀 어레이의 각 뱅크가 치환가능한 복수의 계통을 포함하는 경우, 결함있는 메모리 셀이 포함된 계통의 어드레스 정보가 치환정보 저장회로에 저장될 수 있다. 다른 예로, 치환정보 저장회로는 결함없는 메모리 셀의 어드레스 정보도 치환정보 저장회로에 저장할 수 있다.

도 8은 본 발명의 실시 예에 따른 쓰기 요청이 있는 경우에 치환정보 저장회로의 동작을 보여주는 순서도이다.

S210 단계에서, 쓰기 신호가 불휘발성 메모리 장치에 전달된다.

S220 단계에서, 쓰기 신호에 응답하여, 어드레스(ADDR) 정보가 치환정보 저장회로에 전달된다. 즉, 쓰기 동작이 수행될 메모리 셀에 대한 치환정보를 얻기 위하여, 해당 메모리 셀의 어드레스(ADDR) 정보가 치환정보 저장회로에 전달된다.

S230 단계에서, 해당 메모리 셀의 어드레스(ADDR) 정보를 기초로 해당 메모리 셀의 치환정보가 출력된다. 즉, 치환정보 저장회로는 치환정보 저장소자들에 저장된 쓰기 동작이 수행될 메모리 셀에 대한 치환정보를 출력한다.

S240 단계에서, 출력된 치환정보를 기초로, 치환동작이 필요한지 여부가 판단된다. 즉, 쓰기 동작이 수행될 메모리 셀의 어드레스(ADDR)가 결함있는 메모리 셀의 어드레스(BADDR)인지 여부가 판단된다.

쓰기 동작이 수행될 메모리 셀이 결함있는 메모리 셀이라면, 리던던트 셀 어 레이의 리던던트 셀이 선택될 것이다.(S250 단계)

쓰기 동작이 수행될 메모리 셀이 결함없는 메모리 셀이라면, 메모리 셀 어레이의 메모리 셀이 선택될 것이다.(S260 단계)

상술한 바와 같이, 본 발명의 치환정보 저장회로는 외부로부터 쓰기 요청이 있는 경우에 활성화되어 치환정보를 제공한다. 따라서 본 발명의 치환정보 저장회로는 래치회로를 필요로 하지 않는다. 반면, 도 5의 종래의 치환정보 저장회로는 전원(VCC)이 공급되면 활성화되어 치환정보를 래치회로에 저장한다. 따라서, 본 발명의 치환정보 저장회로는 래치회로에 따른 제약이 없다.

한편, 상술한 치환정보 저장회로의 동작은 예시적인 것으로 이해되어야 한다. 예를 들어, 외부로부터 읽기 요청 또는 소거 요청이 있는 경우, 본 발명의 치환정보 저장회로는 상술한 동작과 유사한 동작을 수행할 수 있다. 다른 예로, 외부로부터 읽기 요청 및 쓰기 요청이 동시에 있는 경우, 본 발명의 치환정보 저장회로는 상술한 동작을 동시에 수행할 수 있다. 이는 도 1 내지 도 4에서 상세히 설명되었으므로, 자세한 설명은 생략된다.

도 9는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.

도 9를 참조하면, 불휘발성 메모리 장치(1000)는 치환정보 저장회로(200), 입출력 코딩회로(300), 멀티플렉서(400), 데이터 입출력 회로(510), 디코더(530), 메모리 셀 어레이(550) 및 리던던트 셀 어레이(570).

치환정보 저장회로(200)는 메모리 셀 어레이(550)의 치환정보를 저장한다. 치환정보 저장회로(200)는 읽기, 쓰기, 또는 소거 요청이 있는 경우, 저장된 치환정보를 입출력 코딩회로(300)에 전달한다. 예를 들어, 외부로부터 메모리 셀 어레이(550)의 특정 뱅크에 대한 쓰기 요청이 있는 경우, 치환정보 저장회로(200)는 해당 뱅크에 대한 치환정보를 출력한다. 이는 도 1 내지 8에서 상세히 설명되었으므로 자세한 설명은 생략된다.

입출력 코딩회로(300)는 치환정보 저장회로(200)로부터 치환정보를 전달받는다. 입출력 코딩회로(300)는 전달받은 치환정보를 코딩하여 리던던트 셀 선택 신호 또는 메모리 셀 선택 신호를 출력한다.

멀티플랙서(400)는 입출력 코딩회로(300)로부터 리던던트 셀 선택 신호 또는 메모리 셀 선택 신호를 전달받는다. 멀티플랙서(400)는 리던던트 셀 선택 신호 또는 메모리 셀 선택 신호의 제어에 의해 데이터(DATA)를 데이터 입출력 회로(510)에 전달한다. 멀티플랙서(400)는 리던던트 셀 선택 신호 또는 메모리 셀 선택 신호의 제어에 의해 데이터 입출력 회로(510)로부터 데이터(DATA)를 전달받는다.

예를 들어, 쓰기 요청이 있는 경우, 멀티플랙서(400)는 리던던트 셀 선택 신호의 제어에 응답하여 데이터(DATA)를 리던던트 셀 어레이(570)에 전달한다. 다른 예로, 멀티플랙서(400)는 메모리 셀 선택 신호의 제어에 응답하여 데이터(DATA)를 메모리 셀 어레이(550)에 전달한다.

데이터 입출력 회로(510)는 멀티플랙서(400)로부터 데이터를 전달받는다. 데이터 입출력 회로(510)는 전달받은 데이터를 메모리 셀 어레이(550) 또는 리던던트 셀 어레이(570)에 저장한다. 또한, 데이터 입출력 회로(510)는 메모리 셀 어레 이(550) 또는 리던던트 셀 어레이(550)에 저장된 데이터를 전달받는다. 데이터 입출력 회로(510)는 전달받은 데이터를 멀티플랙서(400)에 전달한다.

디코더(530)는 외부로부터 어드레스(ADDR) 정보를 전달받는다. 예를 들어, 디코더(530)는 행 어드레스(Row ADDR)를 전달받아 디코딩한다. 디코더(530)는 디코딩된 행 어드레스에 기초하여 메모리 셀 어레이(550) 또는 리던던트 셀 어레이(570)의 워드라인을 선택한다. 예를 들어, 디코더(530)는 열 어드레스(Column ADDR)를 전달받아 디코딩한다. 디코더(530)는 디코딩된 열 어드레스에 기초하여 메모리 셀 어레이(550) 또는 리던던트 셀 어레이(570)의 비트 라인 선택 신호(미도시)을 선택한다.

메모리 셀 어레이(550)는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(550)는 복수의 비트 라인들과 복수의 워드 라인들을 포함한다. 메모리 셀 어레이(550)는 복수의 뱅크들(BANK)로 구분된다. 각 뱅크(BANK)는 치환가능한 복수의 계통들로 구분된다.

리던던트 메모리 셀 어레이(570)는 복수의 리던던트 메모리 셀들, 복수의 비트 라인들 및 복수의 워드 라인들을 포함한다. 리던던트 메모리 셀 어레이(570)는 메모리 셀 어레이(550)내의 결함있는 메모리 셀을 리페어(repair)하여 결함있는 메모리 셀에 저장될 데이터를 저장한다.

도 10은 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 10을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 컨트롤러(2000) 및 불휘발성 메모리 장치(1000)를 포함한다.

컨트롤러(2000)는 호스트(Host) 및 불휘발성 메모리 장치(1000)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(2000)는 불휘발성 메모리 장치(1000)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(2000)는 불휘발성 메모리 장치(1000)의 읽기, 쓰기, 그리고 소거 동작을 제어하도록 구성된다. 컨트롤러(2000)는 불휘발성 메모리 장치(1000) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(2000)는 불휘발성 메모리 장치(1000)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(2000)는 램(RAM, Ramdon Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램(RAM)은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(2000)의 제반 동작을 제어할 것이다.

호스트 인터페이스는 호스트(Host) 및 컨트롤러(2000) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(2000)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 불휘발성 메모리 장치(1000)와 인터페이싱할 것이다.

불휘발성 메모리 장치(1000)는 데이터를 저장하기 위한 메모리 셀 어레이, 메모리 셀 어레이에 데이터를 기입 및 독출하기 위한 읽기 및 쓰기 회로, 외부로부터 전달되는 어드레스를 디코딩하여 읽기 및 쓰기 회로에 전달하는 어드레스 디코더, 불휘발성 메모리 장치(1000)의 제반 동작을 제어하기 위한 제어 로직 등을 포함할 것이다.

메모리 시스템(10)은 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 불휘발성 메모리 장치(1000)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 것이다. 예시적으로, 오류 정정 블록은 컨트롤러(2000)의 구성 요소로서 제공될 것이다. 다른 예로서, 오류 정정 블록은 불휘발성 메모리 장치(1000)의 구성 요소로서 제공될 것이다.

컨트롤러(2000) 및 불휘발성 메모리 장치(1000)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(2000) 및 불휘발성 메모리 장치(1000)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 컨트롤러(2000) 및 불휘발성 메모리 장치(1000)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등을 구성할 것이다.

다른 예로서, 컨트롤러(2000) 및 불휘발성 메모리 장치(1000)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 것이다. 예시적으로, 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 것이다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.

다른 예로서, 메모리 시스템(10)은 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(예를 들면, 반도체 드라이브(SSD), 메모리 카드 등)에 적용될 것이다.

다른 예로서, 불휘발성 메모리 장치(1000) 또는 메모리 시스템(10)은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 불휘발성 메모리 장치(1000) 또는 메모리 시스템(10)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 것이다.

도 11은 도 10의 메모리 시스템(10)을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다. 도 10를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템은 중앙 처리 장치(310), 램(320, RAM, Random Access Memory), 사용자 인터페이스(330), 전원(340), 그리고 메모리 시스템(10)을 포함한다.

메모리 시스템(10)은 시스템 버스(360)를 통해, 중앙처리장치(310), 램(320), 사용자 인터페이스(330), 그리고 전원(340)에 전기적으로 연결된다. 사용자 인터페이스(330)를 통해 제공되거나, 중앙 처리 장치(310)에 의해서 처리된 데이터는 메모리 시스템(10)에 저장된다. 메모리 시스템(10)은 컨트롤러(2000) 및 불휘발성 메모리 장치(1000)를 포함한다. 도면에서, 불휘발성 메모리 장치(1000)는 컨트롤러(2000)를 통해 시스템 버스(360)에 연결되는 것으로 도시되어 있다. 그러나, 다른 실시 예로써, 불휘발성 메모리 장치(1000)는 시스템 버스(360)에 직접 연 결될 것이다.

메모리 시스템(10)이 반도체 디스크 장치(SSD)로 장착되는 경우, 컴퓨팅 시스템의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.

한편, 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

도 1은 본 발명의 실시 예에 따른 치환정보 저장회로를 나타내는 회로도이다.

도 2는 도 1의 치환정보 저장회로의 치환정보 저장소자 어레이(21)를 나타내는 회로도이다.

도 3은 도 2의 치환정보 저장소자 어레이를 상세하게 나타내는 회로도이다.

도 5는 종래의 치환정보 저장회로를 구체적으로 나타낸다.

도 6은 도 5의 치환정보 저장회로의 동작을 보여주는 타이밍도이다.

도 10은 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 블록도이다.

도 11은 도 10의 메모리 시스템(10)을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

Claims

결함있는 메모리 셀의 어드레스를 저장하는 치환정보 저장회로에 있어서,

복수의 워드라인들;

복수의 비트라인들; 및

상기 복수의 워드라인들 및 상기 복수의 비트라인들에 접속되며, 결함있는 메모리 셀의 어드레스를 저장하는 복수의 치환정보 저장소자들을 포함하되,

상기 복수의 워드라인들의 각 워드라인들은 복수의 치환정보 저장소자들에 접속되고, 상기 복수의 비트라인들의 각 비트라인은 하나의 치환정보 저장소자에만 접속되는 치환정보 저장회로.
제 1항에 있어서,

상기 복수의 치환정보 저장소자들은 상기 복수의 워드라인들과 상기 복수의 비트라인들의 교차점에 대각선 방향으로 위치하는 치환정보 저장회로.
제 2항에 있어서,

상기 복수의 치환정보 저장소자들이 대각선 방향으로 배치되는 구성은 반복되는 치환정보 저장회로.
제 1항에 있어서,

상기 치환정보 저장회로는 상기 복수의 워드라인들을 구동하는 제 1 및 제 2 워드라인 드라이버를 더 포함하되, 상기 제 1 워드라인 드라이버는 불휘발성 메모리 장치의 읽기 동작 시에 구동되고, 상기 제 2 워드라인 드라이버는 불휘발성 메모리 장치의 쓰기 또는 소거 동작 시에 구동되는 치환정보 저장회로.
제 4항에 있어서,

상기 제 1 워드라인 드라이버와 상기 제 2 워드라인 드라이버는 동시에 구동되는 치환정보 저장회로.