KR20110099883A - 홀수의 매트들을 갖는 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 배속 동작 방법 - Google Patents

홀수의 매트들을 갖는 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 배속 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 홀수(3이상의 자연수)의 매트들을 갖는 비휘발성 메모리 장치의 배속 동작 방법은, N (N는 상기 홀수보다 같거나 작은 자연수) 배속 명령 및 어드레스를 입력받는 단계, 상기 입력된 어드레스에 따라 상기 N개의 메모리 블록들을 선택하고, 상기 선택된 메모리 블록들 각각은 서로 다른 매트들에 포함되는 단계, 및 상기 선택된 메모리 블록들에 N 배속 동작을 수행하는 단계를 포함한다. 본 발명에 따른 비휘발성 메모리 장치 및 그것의 배속 동작 방법은 홀수의 매트들을 구비함에도 불구하고 짝수 배속 동작을 수행할 수 있다.

Description

홀수의 매트들을 갖는 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 배속 동작 방법{NONVOLATILE MEMORY DEVICE HAVING ODD MATS, MEMORY SYSETEM HAVING ITS AND METHED FOR MULTI-SPEED OPERATION THEREOF}
본 발명은 홀수의 매트들을 갖는 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 및 그것의 배속 동작 방법에 관한 것이다.
반도체 메모리 장치는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로 높은 집적도 및 빠른 속도를 위한 축소(Scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.
비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 메모리 장치들이 보편화되고 있다.
본 발명의 목적은 배속 동작이 가능한 홀수의 매트들을 갖는 비휘발성 메모리, 그것의 메모리 시스템 및 그것의 배속 동작을 제공하는데 있다.
본 발명의 목적은, 홀수의 매트들로 구성된 비휘발성 메모리 장치에서 짝수 배속 동작을 제공하는데 있다.
본 발명의 실시 예에 따른 홀수(3이상의 자연수)의 매트들을 갖는 비휘발성 메모리 장치의 배속 동작 방법은, N (N는 상기 홀수보다 같거나 작은 자연수) 배속 명령 및 어드레스를 입력받는 단계, 상기 입력된 어드레스에 따라 상기 N개의 메모리 블록들을 선택하고, 상기 선택된 메모리 블록들 각각은 서로 다른 매트들에 포함되는 단계, 및 상기 선택된 메모리 블록들에 N 배속 동작을 수행하는 단계를 포함한다.
실시 예에 있어서, 상기 매트들 중 적어도 하나는 짝수 어드레스에 따라 선택되는 메모리 블록 및 홀수 어드레스에 따라 선택되는 메모리 블록을 포함한다.
실시 예에 있어서, 상기 매트들 중 적어도 하나는 짝수 어드레스에 따라 선택되는 메모리 블록들만 포함하고, 상기 매트들 중 적어도 하나는 홀수 어드레스에 따라 선택되는 메모리 블록들만 포함한다.
실시 예에 있어서, 상기 어드레스는 상기 N 배속 동작시 상기 N개의 블록 어드레스들을 포함한다.
실시 예에 있어서, 상기 어드레스는 상기 N 배속 동작시 하나의 블록 어드레스를 포함한다.
실시 예에 있어서, 상기 선택된 메모리 블록들 중 적어도 두 개는, 상기 하나의 블록 어드레스의 가감에 따라 선택된다.
실시 예에 있어서, 상기 선택된 메모리 블록들 중 적어도 두 개는, 상기 하나의 블록 어드레스의 최하위 비트가 무시됨에 따라 선택된다.
실시 예에 있어서, 상기 선택된 메모리 블록들 중 적어도 하나는, 상기 하나의 블록 어드레스에 소정의 값을 더한 값으로 선택된다.
실시 예에 있어서, 상기 서로 다른 매트들 각각은 서로 다른 웰들에 구현된다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 제 1 짝수 블록들 및 제 2 짝수 블록들을 갖는 제 1 매트, 제 1 홀수 블록들 및 제 3 짝수 블록들을 갖는 제 2 매트, 및 제 2 홀수 블록들 및 제 3 홀수 블록들을 갖는 제 3 매트를 포함하고, 2 배속 동작시 입력된 블록 어드레스에 따라 상기 제 1 짝수 블록들 중 어느 하나 및 상기 제 1 홀수 블록들 중 어느 하나가 선택되거나, 상기 제 2 짝수 블록들 중 어느 하나 및 상기 제 2 홀수 블록들 중 어느 하나가 선택되거나, 상기 제 3 짝수 블록들 중 어느 하나 및 상기 제 3 홀수 블록들 중 어느 하나가 선택되고, 상기 제 1 내지 제 3 짝수 블록들은 1 배속 동작시 짝수 어드레스에 따라 선택되는 메모리 블록이고, 상기 제 1 내지 제 3 홀수 블록들은 1 배속 동작시 홀수 어드레스에 따라 선택된다.
실시 예에 있어서, 상기 제 1 매트에서 하나의 메모리 블록을 선택하는 제 1 어드레스 디코더, 상기 제 2 매트에서 하나의 메모리 블록을 선택하는 제 2 어드레스 디코더, 및 상기 제 3 매트에서 하나의 메모리 블록을 선택하는 제 3 어드레스 디코더를 포함하고, 1 배속 동작시 제 1 내지 제 3 어드레스 디코더들 중 하나는 상기 입력된 블록 어드레스에 따라 하나의 메모리 블록을 선택하고, 2 배속 동작시 제 1 내지 제 3 어드레스 디코더들 중 두 개는 각각 상기 입력된 블록 어드레스에 따라 하나의 메모리 블록을 선택하고, 3 배속 동작시 제 1 내지 3 어드레스 디코더들 각각은 상기 입력된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다.
실시 예에 있어서, 상기 1 배속 동작, 혹은, 상기 2 배속 동작, 혹은 상기 3 배속 동작시 상기 입력된 블록 어드레스는 하나이다.
본 발명의 실시 예에 따른 메모리 시스템은, 복수의 메모리 블록들을 갖는 세 개의 매트들을 갖는 비휘발성 메모리 장치, 및 상기 비휘발성 메모리 장치를 제어하고, 하나의 블록 어드레스에 따라 매트들 중 적어도 하나에서 하나의 메모리 블록이 선택되도록 상기 복수의 메모리 블록들을 넘버링하는 메모리 제어기를 포함한다.
본 발명의 다른 실시 예에 따른 메모리 시스템은, 비휘발성 메모리 장치, 및
상기 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 비휘발성 메모리 장치는, 복수의 메모리 블록들을 갖는 홀수(3이상의 자연수)의 매트들, 및 상기 매트들 각각에 대응하고 입력된 어드레스에 따라 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더들을 포함하고, N(N은 2 이상의 정수) 배속 동작시 상기 매트들 중 적어도 두 개는 하나의 입력 어드레스에 따라 동시에 선택되는 하나의 메모리 블록을 포함한다.
실시 예에 있어서, 상기 어드레스 디코더들은, 상기 N 배속 동작시 상기 하나의 입력 어드레스를 입력받아 상기 매트들 중 대응하는 상기 N개에서 하나의 메모리 블록을 선택한다.
실시 예에 있어서, 상기 비휘발성 메모리 장치는, 상기 N 배속 동작시 상기 하나의 입력 어드레스를 입력받아 상기 매트들 중 대응하는 상기 N개에서 하나의 메모리 블록을 선택하도록 상기 어드레스 디코더들을 제어하는 제어 로직을 포함한다.
실시 예에 있어서, 상기 제어 로직은 상기 하나의 입력 어드레스를 가감시켜 입력함으로써 상기 어드레스 디코더들을 제어한다.
실시 예에 있어서, 상기 제어 로직은 상기 하나의 입력 어드레스에서 최하위 비트를 무시하도록 상기 어드레스 디코더들을 제어한다.
실시 예에 있어서, 상기 제어 로직은 상기 하나의 입력 어드레스에 소정의 값을 더한 값을 입력함으로써 상기 어드레스 디코더들을 제어한다.
실시 예에 있어서, 상기 복수의 메모리 블록들 각각은, 복수의 반도체 층들에 형성된다.
상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치 및 그것의 배속 동작 방법은 홀수의 매트들을 구비함에도 불구하고 짝수 배속 동작을 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 매트들에 포함된 메모리 블록에 대한 제 1 실시 예를 보여주는 도면이다.
도 3은 도 1에 도시된 매트들에 포함된 메모리 블록에 대한 제 2 실시 예를 보여주는 도면이다.
도 4는 메모리 블록 배치에 대한 실시 예를 보여주는 도면이다.
도 5는, 도 4에 도시된 블록 배치에 따른 2 배속 동작시 동시에 선택되는 그룹들을 보여주는 도면이다.
도 6은 본 발명에 따른 비휘발성 메모리 장치의 2 배속 동작에 대한 실시 예를 보여주는 흐름도이다.
도 7은, 도 4에 도시된 블록 배치에 따른 3 배속 동작을 보여주기 위한 도면이다.
도 8은 본 발명에 따른 비휘발성 메모리 장치의 3 배속 동작에 대한 실시 예를 보여주는 흐름도이다.
도 9는 본 발명에 따른 비휘발성 메모리 장치에 대한 제 2 실시 예를 보여주는 도면이다.
도 10은 도 9에 도시된 비휘발성 메모리 장치의 N 배속 동작에 대한 실시 예를 보여주는 흐름도이다.
도 11은 메모리 제어기로부터 매트들의 짝수 블록, 홀수 블록, 및 짝홀수 블록이 변경되는 것을 보여주기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 메모리 카드에 대한 블록도이다.
도 14는 본 발명의 실시 예에 따른 모비낸드를 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 SSD를 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 전자기기에 대한 블록도이다.
도 18은 본 발명의 실시 예에 따른 서버 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 제 1 매트(111) 내지 제 3 매트(123), 제 1 어드레스 디코더(121) 내지 제 3 어드레스 디코더(123), 제 1 페이지 버퍼(131) 내지 제 3 페이지 버퍼(133), 및 제어 로직(141)을 포함한다. 여기서, 매트(MAT)는, 비트라인들(도시되지 않음)을 공유한 메모리 블록들의 집합이며, 플레인(Plain)이라는 용어로 불리기도 한다.
본 발명의 비휘발성 메모리 장치(100)는 낸드 플래시 메모리 장치, 노아 플래시 메모리 장치, 저항변화 메모리 장치(Resistive Random Access Memory: RRAM), 상변화 메모리 장치(Phase-Change Memory: PRAM), 자기저항 메모리 장치(Magnetroresistive Random Access Memory: MRAM), 강유전체 메모리 장치(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리 장치(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다.
또한, 본 발명의 비휘발성 메모리 장치(100)는 3차원 어레이 구조(Three-Dimentional Array Structure)로 구현될 수 있다. 또한, 본 발명의 비휘발성 메모리 장치(100)는 수직형 낸드 구조(Vertical NAND Structure)로 구현될 수 있다. 아래에서는 설명의 편의를 위하여, 본 발명의 비휘발성 메모리 장치(100)가 낸드 플래시 메모리 장치라고 가정하겠다.
각각의 매트들(111, 112, 113)은 복수의 메모리 블록들(도시되지 않음)을 포함한다. 여기서, 각각의 복수의 메모리 블록들은 복수의 워드라인들(도시되지 않음)과 복수의 비트라인들(도시되지 않음)이 교차된 곳에 형성된 복수의 메모리 셀들(도시되지 않음)을 포함한다. 여기서, 복수의 메모리 셀들은 적어도 하나의 비트의 데이터를 저장한다.
매트들(111, 112, 113) 중 적어도 어느 하나는 짝수 어드레스에 따라 선택되는 메모리 블록들만 포함할 수 있다. 아래에서는, 짝수 어드레스에 따라 선택되는 메모리 블록을 짝수 블록이라고 하겠다.
또한, 매트들(111, 112, 113) 중 적어도 하나는 홀수 어드레스에 따라 선택되는 메모리 블록들만 포함할 수 있다. 아래에서는, 홀수 어드레스에 따라 선택되는 메모리 블록을 홀수 블록이라고 하겠다.
또한, 매트들(111, 112, 113) 중 적어도 하나는 짝수 블록 및 홀수 블록을 모두 포함할 수 있다. 아래에서는, 짝수 블록 및 홀수 블록을 짝홀수 블록이라고 하겠다.
2 배속 동작(2 multi-speed operation)시 매트들(111, 112, 113) 중 두 개는 어드레스에 따라 선택되는 하나의 메모리 블록을 포함한다. 즉, 입력된 어드레스에 따라 두 개의 메모리 블록들이 선택되고, 각각의 선택된 메모리 블록들은 서로 다른 매트들에 포함된다.
실시 예에 있어서, 2 배속 동작시 입력되는 어드레스는 한 개의 블록 어드레스일 수 있다. 여기서, 블록 어드레스의 최하위 비트('0' 혹은 '1')는, 2 배속 동작시 무시된다. 따라서, 2 배속 동작시 하나의 블록 어드레스에 따라 두 개의 메모리 블록들이 선택된다. 이때, 선택되는 두 개의 메모리 블록들은 서로 다른 매트들에 존재한다. 그러나, 2 배속 동작시 블록 어드레스의 최하위 비트가 반드시 무시될 필요는 없다. 2 배속 동작시, 입력된 블록 어드레스에 1을 가감한 값에 따라 선택될 두 개의 메모리 블록들이 선택될 수도 있다.
다른 실시 예에 있어서, 2 배속 동작시 입력되는 어드레스는 두 개의 블록 어드레스들일 수 있다. 여기서, 두 개의 블록 어드레스들에 대응하는 메모리 블록들이 선택된다.
3 배속 동작(3 multi-speed operation)시 각각의 매트들(111, 112, 113)은 어드레스에 따라 선택되는 하나의 메모리 블록을 포함한다. 즉, 입력된 어드레스에 따라 세 개의 메모리 블록들이 선택되고, 각각의 선택된 메모리 블록들은 서로 다른 매트들에 포함된다.
실시 예에 있어서, 3 배속 동작시 입력되는 어드레스는 한 개의 블록 어드레스일 수 있다. 여기서, 블록 어드레스의 최하위 비트('0' 혹은 '1')는, 3 배속 동작시 무시되고, 이에 따라 하나의 입력 블록 어드레스에 따라 두 개의 메모리 블록들이 선택된다. 또한, 블록 어드레스에 소정의 값을 더한 값에 따라 나머지 하나의 메모리 블록이 선택된다. 그러나, 3 배속 동작시 블록 어드레스의 최하위 비트가 반드시 무시될 필요는 없다. 3 배속 동작시, 입력된 블록 어드레스에 1을 가감한 값에 따라 선택될 두 개의 메모리 블록들이 선택될 수도 있다.
다른 실시 예에 있어서, 3 배속 동작시 입력되는 어드레스는 두 개의 블록 어드레스들일 수 있다. 여기서, 두 개의 블록 어드레스들에 따라 두 개의 메모리 블록들이 선택된다. 또한, 두 개의 블록 어드레스들 중 하나에 소정의 값을 더한 값에 따라 나머지 하나의 메모리 블록이 선택된다.
또 다른 실시 예에 있어서, 3 배속 동작시 입력되는 어드레스는 세 개의 블록 어드레스들일 수 있다. 여기서, 세 개의 블록 어드레스들에 대응하는 메모리 블록들이 선택된다.
아래에서는 설명의 편의를 위하여, 1 배속, 2 배속, 3 배속 동작시 입력되는 어드레스는 하나의 블록 어드레스라고 가정하겠다.
각각의 매트들(111, 112, 113)은 서로 다른 웰들에 구현된다. 그러나 본 발명이 반드시 여기에 국한될 필요는 없다. 본 발명의 매트들(111, 112, 113)은 동일한 웰에 구현될 수도 있다.
각각의 어드레스 디코더들(121, 122, 123)은 어드레스를 입력받아 디코딩하고, 디코딩된 결과에 따라 복수의 메모리 블록들 중 어느 하나를 선택한다. 예를 들어, 제 1 어드레스 디코더(121)는 입력 어드레스에 따라 제 1 매트(121)에 포함된 복수의 메모리 블록들 중 어느 하나를 선택하고, 제 2 어드레스 디코더(122)는 입력 어드레스에 따라 제 2 매트(112)에 포함된 복수의 메모리 블록들 중 어느 하나를 선택하고, 제 3 어드레스 디코더(123)는 입력 어드레스에 따라 제 3 매트(113)에 포함된 복수의 메모리 블록들 중 어느 하나를 선택한다.
1 배속 동작시 어드레스 디코더들(121, 122, 123) 중 어느 하나는 입력 어드레스에 따라 하나의 메모리 블록을 선택한다.
2 배속 동작시 어드레스 디코더들(121, 122, 123) 중 어느 두 개는 입력 어드레스에 따라 하나의 메모리 블록들을 선택한다.
3 배속 동작시 각각의 어드레스 디코더들(121, 122, 123)은 입력 어드레스에 따라 하나의 메모리 블록들을 선택한다.
도 1을 다시 참조하면, 제 1 어드레스 디코더(121)는 제 1 매트(111)의 우측에 배치되고, 제 2 어드레스 디코더(122)는 제 2 매트(112)의 좌측에 배치되고, 제 3 어드레스 디코더(123)는 제 3 매트(113)의 우측에 배치된다. 그러나, 본 발명의 어드레스 디코더들(121, 122, 123)의 배치가 반드시 여기에 국한될 필요는 없다.
실시 예에 있어서, 제 1 매트(111)의 오른쪽에 제 1 어드레스 디코더(121)가 배치되고, 제 2 매트(112)의 오른쪽에 제 2 어드레스 디코더(122)가 배치되고, 제 3 매트(113)의 왼쪽에 제 3 어드레스 디코더(123)가 배치될 수 있다.
실시 예에 있어서, 제 1 매트(111)의 오른쪽에 제 1 어드레스 디코더(121)가 배치되고, 제 2 매트(112)의 오른쪽에 제 2 어드레스 디코더(122)가 배치되고, 제 3 매트(113)의 오른쪽에 제 3 어드레스 디코더(123)가 배치될 수 있다.
실시 예에 있어서, 제 1 매트(111)의 왼쪽에 제 1 어드레스 디코더(121)가 배치되고, 제 2 매트(112)의 오른쪽에 제 2 어드레스 디코더(122)가 배치되고, 제 3 매트(113)의 왼쪽에 제 3 어드레스 디코더(123)가 배치될 수 있다.
실시 예에 있어서, 제 1 매트(111)의 오른쪽에 제 1 어드레스 디코더(121)가 배치되고, 제 2 매트(112)의 왼쪽에 제 2 어드레스 디코더(122)가 배치되고, 제 3 매트(113)의 오른쪽에 제 3 어드레스 디코더(123)가 배치될 수 있다.
각각의 페이지 버퍼들(131, 132, 133)은 복수의 비트라인들(도시되지 않음)을 통하여 각각의 매트들(111, 112, 113)에 연결된다. 각각의 페이지 버퍼들(131, 132, 133)은 입력 어드레스에 대응하는 메모리 셀들에 프로그램될 데이터를 임시로 저장시키거나, 선택된 메모리 블록에서 입력 어드레스에 대응하는 메모리 셀들로부터 읽혀진 데이터를 임시로 저장시킨다.
제어 로직(141)은 비휘발성 메모리 장치(100)의 전반적인 동작(예를 들어, 프로그램/읽기/소거)을 제어한다. 제어 로직(141)은 외부로부터 제공되는 제어 신호들(CTRL)에 따라 프로그램/읽기/소거 동작을 수행한다.
제어 로직(141)은 선택적 배속 동작을 수행할 수 있다. 제어 로직(141)은 외부로부터 입력되는 배속 명령에 따라 1 배속 모드, 2 배속 모드, 3 배속 모드 중 어느 하나로 비휘발성 메모리 장치(100)의 동작을 제어한다.
2 배속 모드 혹은 3 배속 모드시, 제어 로직(141)은 입력된 블록 어드레스의 최하위 비트를 무시하도록 구현된다. 제어 로직(141)은 최하위 비트가 무시된 블록 어드레스에 따라 두 개의 메모리 블록들을 선택하도록 어드레스 디코더들(121, 122, 123)을 제어한다.
또한, 3 배속 모드시, 제어 로직(141)은 입력된 블록 어드레스에 소정의 값을 더한 값에 따라 어느 하나의 메모리 블록을 선택하도록 어드레스 디코더들(121, 122, 123)을 제어한다.
일반적인 비휘발성 메모리 장치는 두 개의 매트들로 구현된다. 두 개의 매트로 구현된 비휘발성 메모리 장치는, 제한된 패키지 내에 메모리 블록들이 증가함에 따라 비트라인 저항의 증가로 인하여 성능 열화 및 읽기 실패를 유발한다. 반면에,본 발명의 비휘발성 메모리 장치(100)는 제한된 패키지 내에서 비트라인 저항을 고려하여 세 개의 매트들로 구현된다. 이로써, 본 발명의 비휘발성 메모리 장치(100)는 제한된 패키지 내에서 메모리 블록들의 개수를 증가시키면서도 성능 열화 및 읽기 실패를 줄인다.
또한, 본 발명의 비휘발성 메모리 장치(100)는 세 개의 매트들로 구현됨에도 불구하고 2 배속 동작을 수행할 수 있다.
도 2는 도 1에 도시된 매트들에 포함된 메모리 블록에 대한 제 1 실시 예를 보여주는 도면이다. 도 2를 참조하면, 메모리 블록(BLK)은 복수의 워드라인들(WL0~WLm-1) 및 복수의 비트라인들(BL0~BLn-1)이 교차한 곳에 형성된 복수의 메모리 셀들을 포함한다. 여기서, m 및 n은 자연수이다. 메모리 블록(BLK)은 복수의 페이지들을 포함한다. 그리고 페이지들 각각은 대응하는 워드라인에 연결된 복수의 메모리 셀들을 포함한다. 비휘발성 메모리 장치(100, 도 1 참조)는 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 동작 혹은 읽기 동작을 수행한다.
각각의 메모리 셀은 한 비트의 데이터 혹은 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(Single Level Cell: SLC)이라고 불린다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(Multi Level Cell: MLC)라고 불린다. 싱글 레벨 셀(SLC)은 문턱 전압에 따라 소거 상태(Erase State) 혹은 프로그램 상태(Program State)를 갖는다. 멀티 레벨 셀(MLC)은 문턱 전압에 따라 소거 상태와 복수의 프로그램 상태들 중 어느 하나를 갖는다.
계속해서 도 2를 참조하면, 메모리 블록(BLK)은 셀 스트링 구조(Cell String Structure)로 구현된다. 각각의 셀 스트링은 스트링 선택 라인(String Selection Line: SSL)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드라인들(WL0~WLm-1)에 각각 연결되는 복수의 메모리 셀들(MC0~MCm-1), 및 접지 선택 라인(Ground Selection Line: GSL)에 연결되는 접지 선택 트랜지스터(GST)를 포함한다. 여기서 스트링 선택 트랜지스터(SST)는 비트라인과 스트링 채널(String Channel) 사이에 연결되고, 접지 선택 트랜지스터(GST)는 스트링 채널과 공통 소스 라인(Common Source Line: CSL) 사이에 연결된다.
도 2에 도시된 메모리 블록(BLK)은 하나의 반도체 층(Layer)에 형성된다. 그러나 본 발명의 메모리 블록이 하나의 반도체 층에 형성된다고 국한될 필요는 없다. 본 발명의 메모리 블록은 적어도 두 개의 반도체 층들에 형성될 수 있다.
도 3은 도 1에 도시된 매트들에 포함된 메모리 블록에 대한 제 2 실시 예를 보여주는 도면이다. 도 3을 참조하면, 메모리 블록(BLKa)은 수직 구조를 갖는 복수의 낸드 스트링들(NS11~NS13, NS21~23, NS31~NS33)이 행렬로 배열된다. 각각의 낸드 스트링은 적어도 한 쌍의 스트링 선택 트랜지스터들(SST1, SST2), 복수의 메모리 셀들(MC1~MC5) 및 적어도 한 쌍의 접지 선택 트랜지스터들(GST1, GST2)을 포함한다. 여기서, 각각의 메모리 셀들(MC1~MC5)은 서로 다른 층들에 구현된다.
제 1 비트 라인(BL1)은 제 1 열에 배열된 낸드 스트링들(NS11, NS21, NS31)의 일측에 공통으로 연결되고, 제 2 비트 라인(BL2)은 제 2 열에 배열된 낸드 스트링들(NS12, NS22, NS23)의 일측에 공통으로 연결되고, 제 3 비트 라인(BL3)은 제 3 열에 배열된 낸드 스트링들(NS13, NS23, NS33)의 일측에 공통으로 연결된다.
공통 소스 라인(CSL)은 제 1 내지 제 3 비트 라인들(BL1, BL2, BL3) 반대편, 즉, 낸드 스트링들(NS11~NS13, NS21~23, NS31~NS33)의 타측에 공통으로 연결된다.
워드 라인들(WL0, WL1, ..., WL5)은 같은 층에 배열된 메모리 셀들에 공통으로 연결된다.
제 1 스트링 선택 라인(SSL1)은 제 1 행에 배열된 낸드 스트링들(NS11, NS12, NS13)의 스트링 선택 트랜지스터들(SST1, SST2)에 공통으로 연결된다. 제 2 스트링 선택 라인(SSL2)은 제 2 행에 배열된 낸드 스트링들(NS21, NS22, NS23)의 스트링 선택 트랜지스터들(SST1, SST2)에 공통으로 연결된다. 제 3 스트링 선택 라인(SSL3)은 제 3 행에 배열된 낸드 스트링들(NS31, NS32, NS33)의 스트링 선택 트랜지스터들(SST1, SST2)에 공통으로 연결된다.
제 1 접지 선택 라인(GSL1)은 제 1 행에 배열된 낸드 스트링들(NS11, NS12, NS13)의 접지 선택 트랜지스터들(GST1, GST2)에 공통으로 연결된다. 제 2 접지 선택 라인(GST2)은 제 2 행에 배열된 낸드 스트링들(NS21, NS22, NS23)의 접지 선택 트랜지스터들(GST1, GST2)에 공통으로 연결된다. 제 3 접지 선택 라인(GST3)은 제 3 행에 배열된 낸드 스트링들(NS31, NS32, NS33)의 접지 선택 트랜지스터들(GST1, GST2)에 공통으로 연결된다.
메모리 블록(BLKa)의 낸드 스트링들(NS11~NS13, NS21~23, NS31~NS33)의 개수, 워드라인들(WL1~WL5)의 개수, 및 비트라인들(BL1~BL3)의 개수는 예시적으로 도시된 것이다. 그러나 본 발명의 메모리 블록(BLKa)의 낸드 스트링들의 개수 및 비트라인들의 개수는 반드시 여기에 국한되지 않는다.
프로그램 동작시, 비트 라인들(BL1, BL2, BL3) 가운데 선택된 하나의 비트라인에 0V가 인가되고, 나머지들에는 채널 부스팅을 위해서 동작 전압이 인가된다. 또한, 스트링 선택 라인들(SSL1, SSL2, SSL3) 중 선택된 하나에 동작 전압이 인가되고, 나머지들에는 오프 전압이 인가된다. 워드라인들(WL1~WL5) 중 선택된 워드라인에 프로그램 전압이 인가되고, 나머지들에는 패스 전압이 인가된다. 이때, 0V가 인가된 비트라인 및 선택된 워드라인에 공통으로 연결된 메모리 셀들은, F-N 터널링에 의해 전하 주입된다. 결과적으로, 프로그램 동작시 낸드 스트링들(NS11~NS13, NS21~23, NS31~NS33) 중 하나의 낸드 스트링이 선택적으로 동작된다. 여기서, 선택적으로 동작하는 하나의 낸드 스트링은 선택된 비트 라인 및 선택된 스트링 선택 라인에 공통으로 연결된다.
읽기 동작시, 비트 라인들(BL1, BL2, BL3) 가운데 선택된 하나의 비트 라인에 읽기 전압이 인가되고, 나머지들에는 플로팅된다. 또한, 스트링 선택 라인들(SSL1, SSL2, SSL3) 가운데 선택된 하나에 동작 전압이 인가되고, 나머지에 오프 전압이 인가된다. 이에 따라, 읽기 동작시 낸드 스트링들(NS11~NS13, NS21~23, NS31~NS33) 중 하나의 낸드 스트링이 선택적으로 동작한다. 여기서, 선택적으로 동작하는 하나의 낸드 스트링은 선택된 비트 라인 및 선택된 스트링 선택 라인에 공통으로 연결된다.
소거 동작시, 메모리 셀들(MC1~MC5)의 바디에 소거 전압이 인가되고, 워드 라인들(WL0, WL1, ... WL5)에 0V가 인가된다. 이에 따라, 낸드 스트링들(NS11, NS12, NS21, NS22)의 메모리셀들(MC)의 데이터가 일시에 소거된다.
실시 예에 있어서, 스트링 선택 트랜지스터들(SST1,SST2) 중 어느 하나가 생략되거나, 접지 선택 트랜지스터들(GST1, GST2) 중 어느 하나가 생략될 수 있다.
본 발명의 비휘발성 메모리 장치(100, 도 1 참조)는 세 개의 매트들(111,112,113)을 포함한다. 여기서, 세 개의 매트들 중(111,112,113) 적어도 하나는 짝수 블록 및 홀수 블록을 모두 포함한다. 아래에서는, 짝수 블록 및 홀수 블록을 짝홀수 블록이라 하겠다.
도 4는 메모리 블록 배치에 대한 실시 예를 보여주는 도면이다. 도 4를 참조하면, 제 1 매트(111)는 짝수 블록의 집합이고, 제 2 매트(112)는 짝홀수 블록의 집합이며, 제 3 매트(113)는 홀수 블록의 집합이다.
제 1 매트(111)에는 중앙에서 위쪽으로 684개의 짝수 블록들(BLK0, BLK2, ... , BLK1366)이 배치되고, 중앙에서 아래쪽으로 684개의 짝수 블록들(BLK1368, BLK1370, ..., BLK2734)이 배치된다.
도 4에 도시된 바와 같이 짝수 블록들(BLK0, BLK2, ... , BLK1366) 중앙에서 위쪽으로 배치되고, 짝수 블록들(BLK1368, BLK1370, ..., BLK2734)은 중앙에서 아래쪽으로 배치된다. 그러나 제 1 매트(111)의 짝수 블록들의 배치가 여기에 국한될 필요는 없다. 짝수 블록들(BLK0, BLK2, ..., BLK1366)는 위쪽에서 중앙으로 배치되거나, 짝수 블록들(BLK1368, BLK1370, ..., BLK2734)은 아래쪽에서 중앙으로 배치될 수 있다. 또한, 짝수 블록들(BLK0, BLK2, ..., BLK2732, BLK2734)은 아래쪽에서 위쪽으로 순차적으로 배치되거나, 위쪽에서 아래쪽으로 순차적으로 배치될 수 있다.
제 1 매트(111)는 1368개의 짝수 블록들을 포함한다. 그러나 제 1 매트(111)의 짝수 블록들의 개수가 반드시 여기에 국한되지 않는다.
한편, 도시되지 않았지만, 제 1 매트(111)의 중앙에는 복수의 리페어 블록들(Repair Blocks)이 배치될 수 있다. 여기서, 리페어 블록들은 제 1 매트(111)의 메모리 블록들(BLK0, BLK2, ..., BLK2732, BLK2734)을 리페어하는데 이용된다.
또한, 도시되지 않았지만, 제 1 매트(111)의 아래쪽과 위쪽에는 더미 블록들(Dummy Blocks)이 배치될 수 있다. 여기서, 더미 블록들은 제조 공정상 패턴을 유지시키는 데 이용된다.
제 2 매트(112)에는 중앙에서 위쪽으로 684개의 홀수 블록들(BLK1, BLK3, ... , BLK1367)이 배치되고, 아래쪽에서 중앙으로 680개의 짝수 블록들(BLK2736, BLK2738, ..., BLK4094)이 배치된다.
도 4에 도시된 바와 같이, 홀수 블록들(BLK1, BLK3, ... , BLK1367) 중앙에서 위쪽으로 배치되고, 짝수 블록들(BLK2736, BLK2738, ..., BLK4094)은 아래쪽에서 중앙으로 배치된다. 그러나 제 2 매트(112)의 짝홀수 블록들의 배치가 여기에 국한될 필요는 없다. 홀수 블록들(BLK1, BLK3, ..., BLK1367)는 위쪽에서 중앙으로 배치되거나, 짝수 블록들(BLK2736, BLK2738, ..., BLK4094)은 중앙에서 아래쪽으로 배치될 수 있다. 또한, 홀수 블록들(BLK1, BLK3, ..., BLK1367) 및 짝수 블록들(BLK2736, BLK2738, ..., BLK4094)은 아래쪽에서 위쪽으로 순차적으로 배치되거나, 위쪽에서 아래쪽으로 순차적으로 배치될 수 있다.
한편, 도시되지 않았지만, 제 2 매트(112)의 중앙에는 복수의 리페어 블록들이 배치될 수 있다.
또한, 도시되지 않았지만, 제 2 매트(112)의 아래쪽과 위쪽에는 더미 블록들이 배치될 수 있다.
또한, 도시되지 않았지만, 제 2 매트(112)의 중앙에는 비휘발성 메모리 장치(100, 도 1 참조)를 구동하기 위한 중요 정보를 저장하는 적어도 하나의 정보 데이터 블록(Information Data Block)이 배치될 수 있다.
제 2 매트(112)는 684개의 홀수 블록들과 680개의 짝수 블록들을 포함한다. 그러나 제 2 매트(112)의 홀수 블록들의 개수 및 짝수 블록들의 개수가 반드시 여기에 국한되지 않는다.
제 3 매트(113)에는 위쪽에서 중앙으로 684개의 홀수 블록들(BLK1369, BLK1371, ... , BLK2735)이 배치되고, 아래쪽에서 중앙으로 680개의 홀수 블록들(BLK2737, BLK2739, ..., BLK4095)이 배치된다.
도 4에 도시된 바와 같이, 홀수 블록들(BLK1369, BLK1371, ... , BLK2735)은 위쪽에서 중앙으로 배치되고, 홀수 블록들(BLK2737, BLK2739, ..., BLK4095)은 아래쪽에서 중앙으로 배치된다. 그러나 제 3 매트(113)의 홀수 블록들의 배치가 여기에 국한될 필요는 없다. 홀수 블록들(BLK1369, BLK1371, ..., BLK2735)는 중앙에서 위쪽으로 배치되거나, 홀수 블록들(BLK2737, BLK2739, ..., BLK4095)은 중앙에서 아래쪽으로 배치될 수 있다. 또한, 홀수 블록들(BLK1369, BLK1371, ..., BLK4093, BLK4095)은 아래쪽에서 위쪽으로 순차적으로 배치되거나, 위쪽에서 아래쪽으로 순차적으로 배치될 수 있다.
한편, 도시되지 않았지만, 제 3 매트(113)의 중앙에는 복수의 리페어 블록들이 배치될 수 있다.
또한, 도시되지 않았지만, 제 3 매트(113)의 아래쪽과 위쪽에는 더미 블록들이 배치될 수 있다.
또한, 도시되지 않았지만, 제 3 매트(113)의 중앙에는 비휘발성 메모리 장치(100, 도 1 참조)를 구동하기 위한 중요 정보를 저장하는 적어도 하나의 정보 데이터 블록이 배치될 수 있다. 여기서, 제 3 매트(113)의 정보 데이터 블록에는, 제 2 매트(112)의 정보 데이터 블록에 저장된 데이터가 복사된다.
도 4를 다시 참조하면, 제 1 매트(111)는 1368개의 짝수 블록들(BLK0, BLK2, ..., BLK 2734)을 포함하고, 제 2 매트(112)는 684개의 홀수 블록들(BLK1, BLK3, ..., BLK1367) 및 680개의 짝수 블록들(BLK2736, BLK2738, ..., BLK4094)을 포함하고, 제 3 매트(113)는 1364개의 홀수 블록들(BLK1369, BLK1371, ..., BLK4095)를 포함한다. 전체적으로, 제 1 내지 제 3 매트들(111~113)은 4096개의 메모리 블록들을 포함한다.
본 발명의 비휘발성 메모리 장치(100, 도 1 참조)의 블록 배치가 반드시 도 4에 국한될 필요는 없다.
실시 예에 있어서, 제 1 매트(111)는 짝수 블록의 집합이고, 제 2 매트(112)는 홀수 블록의 집합이며, 제 3 매트(113)는 짝홀수 블록의 집합일 수 있다. 실시 예에 있어서, 제 1 매트(111)는 홀수 블록의 집합이고, 제 2 매트(112)는 짝홀수 블록의 집합이며, 제 3 매트(113)는 짝수 블록의 집합일 수 있다. 실시 예에 있어서, 제 1 매트(111)는 홀수 블록의 집합이고, 제 2 매트(112)는 짝수 블록의 집합이며, 제 3 매트(113)는 짝홀수 블록의 집합일 수 있다. 실시 예에 있어서, 제 1 매트(111)는 짝홀수 블록의 집합이고, 제 2 매트(112)는 짝수 블록의 집합이며, 제 3 매트(113)는 홀수 블록의 집합일 수 있다. 실시 예에 있어서, 제 1 매트(111)는 짝홀수 블록의 집합이고, 제 2 매트(112)는 홀수 블록의 집합이며, 제 3 매트(113)는 짝수 블록의 집합일 수 있다.
도 5는, 도 4에 도시된 블록 배치에 따른 2 배속 동작시 동시에 선택되는 그룹들을 보여주는 도면이다. 도 5를 참조하면, 그룹들(Group1, Group2, Group3) 각각은 최하위 비트가 무시된 블록 어드레스에 따라 동시에 선택되는 메모리 블록들을 포함한다.
제 1 그룹(Group1)은 제 1 매트(111)의 짝수 블록들(BLK0, BLK2, ..., BLK1366) 및 제 2 매트(112)의 홀수 블록들(BLK1, BLK3, ..., BLK1367)을 포함한다.
제 2 그룹(Group2)은 제 1 매트(111)의 짝수 블록들(BLK1368, BLK1370, ..., BLK2734) 및 제 3 매트(113)의 홀수 블록들(BLK1369, BLK1371, ..., BLK2735)을 포함한다.
제 3 그룹(Group3)은 제 2 매트(112)의 짝수 블록들(BLK2736, BLK2738, ..., BLK4094) 및 제 3 매트(113)의 홀수 블록들(BLK2737, BLK2739, ..., BLK4095)을 포함한다.
각각의 그룹들(Group1, Group2, Group3)은 동일한 개수의 짝수 블록들과 홀수 블록들로 구성되고, 연속적으로 넘버링된 메모리 블록들을 포함한다. 예를 들어, 제 1 그룹(Group1)은 메모리 블록(BLK0)부터 메모리 블록(BLK1367)까지를 포함하고, 제 2 그룹(Group2)는 메모리 블록(BLK1368)부터 메모리 블록(BLK2735)까지를 포함하고, 제 3 그룹(Group3)는 메모리 블록(BLK2736)부터 메모리 블록(BLK4095)까지를 포함한다.
2 배속 동작시 최하위 비트가 무시된 블록 어드레스에 따라 그룹들(Group1, Group2, Group3) 중 하나의 블록 쌍(BLK pair)이 선택된다. 예를 들어, 도 5에 도시된 바와 같이, 하나의 블록 어드레스에 따라 선택된 블록 쌍(Selected BLK pair)은 연속적인 블록(BLK2) 및 블록(BLK3)이다.
도 6은 본 발명에 따른 비휘발성 메모리 장치의 2 배속 동작에 대한 실시 예를 보여주는 흐름도이다. 도 5 및 도 6을 참조하면, 비휘발성 메모리 장치(100,도 1 참조)의 2 배속 동작은 다음과 같이 진행된다.
2 배속 명령 및 블록 어드레스가 입력된다(S110). 어드레스 디코더들(121, 122, 123)은 입력된 블록 어드레스에 따라 그룹들(Group1, Group2, Group3) 중 하나에 포함된 하나의 블록 쌍을 선택한다(S120). 여기서, 선택된 블록 쌍은 서로 다른 매트에 포함된 두 개의 메모리 블록들로 구성된다. 제어 로직(141, 도 1 참조)은 선택된 블록쌍에 2 배속 동작을 수행한다(S130).
도 7는, 도 4에 도시된 블록 배치에 따른 3 배속 동작을 보여주기 위한 도면이다. 도 7를 참조하면, 블록 어드레스에 따라 동시에 선택되는 블록 쌍이 선택된다. 여기서, 선택된 블록 쌍은 세 개의 메모리 블록들로 구성된다. 여기서, 세 개의 메모리 블록들 각각은 하나의 매트들에 포함된다.
예를 들어, 3 배속 동작시 최하위 비트가 무시된 블록 어드레스에 따라 메모리 블록(BLK2) 및 메모리 블록(BLK3)이 선택되고, 블록 어드레스에 소정의 값에 더해진 값에 따라 메모리 블록(BLK2733)이 선택된다. 여기서, 소정의 값은 3 배속 동작시 블록 어드레스에 따라 제어 로직(141, 도 1 참조)에서 결정된다.
도 8은 본 발명에 따른 비휘발성 메모리 장치의 3 배속 동작에 대한 실시 예를 보여주는 흐름도이다. 도 7 및 도 8을 참조하면, 비휘발성 메모리 장치(100,도 1 참조)의 3 배속 동작은 다음과 같이 진행된다.
3 배속 명령 및 블록 어드레스가 입력된다(S210). 어드레스 디코더들(121, 122, 123)은 입력된 블록 어드레스에 따라 하나의 블록 쌍(예를 들어, BLK2-BLK3-BLK2732)을 선택한다(S220). 여기서, 선택된 블록 쌍은 서로 다른 매트에 포함된 세 개의 메모리 블록들로 구성된다. 제어 로직(141, 도 1 참조)은 선택된 블록 쌍에 2 배속 동작을 수행한다(S230).
도 1 내지 도 8에 도시된 비휘발성 메모리 장치(100)는 3개의 매트들(111, 112, 113)를 포함한다. 그러나, 본 발명의 비휘발성 메모리 장치가 반드시 3개의 매트들을 포함할 필요는 없다. 본 발명의 비휘발성 메모리 장치는, 1이 아닌 홀수의 매트들을 가질 수 있다.
도 9는 본 발명에 따른 비휘발성 메모리 장치(200)에 대한 제 2 실시 예를 보여주는 도면이다. 도 9는 비휘발성 메모리 장치(200)는 2k+1개의 매트들(211~212k+1), 2k+1개의 어드레스 디코더들(221~222K+1), 2k+1개의 페이지 버퍼들(231~232k+1) 및 제어 로직(241)을 포함한다. 여기서, k는 2 이상의 정수이다. 본 발명의 매트들(211~212k+1) 중 적어도 하나는 짝수 블록 및 홀수 블록을 포함한다.
도 1 내지 도 9에 도시된 비휘발성 메모리 장치들(100,200)의 매트들은 하드웨어적으로 고정된 짝수 블록의 집합을 포함하거나, 하드웨어적으로 고정된 홀수 블록의 집합을 포함하거나, 하드웨어적으로 고정된 짝홀수 블록의 집합을 포함한다. 그러나, 본 발명의 매트들이 반드시 하드웨어적으로 고정된 짝수 블록, 홀수 블록, 및 짝홀수 블록을 포함할 필요는 없다. 본 발명의 매트에 포함된 짝수 블록, 홀수 블록, 및 짝홀수 블록은 메모리 제어기로부터 소프트웨어적으로 변경될 수도 있다.
도 10은 도 9에 도시된 비휘발성 메모리 장치(200)의 N 배속 동작에 대한 실시 예를 보여주는 흐름도이다. 여기서, N은 2k+1보다 크지 않은 자연수이다. 여기서, k는 1 이상의 자연수이다. 도 9 및 도 10을 참조하면, 비휘발성 메모리 장치(200,도 1 참조)의 N 배속 동작은 다음과 같이 진행된다.
N 배속 명령 및 블록 어드레스가 입력된다(S310). 어드레스 디코더들(121, 122, ..., 122k+1)은 입력된 블록 어드레스에 따라 N개의 메모리 블록들을 선택한다(S320). 여기서, 선택된 N개의 메모리 블록들 각각은 서로 다른 매트들에 포함된다. 제어 로직(241, 도 9 참조)은 선택된 N개의 메모리 블록들 N 배속 동작을 수행한다(S330).
도 11은 메모리 제어기로부터 매트들의 짝수 블록, 홀수 블록, 및 짝홀수 블록이 변경되는 메모리 시스템을 보여주는 도면이다. 도 11을 참조하면, 메모리 제어기(400)는 제 1 내지 제 3 매트들(311, 312, 313) 모두를 짝홀수 블록의 집합으로 넘버링시킨다. 여기서, 블록이 넘버링된다는 것은, 어드레스에 대응하여 선택되는 물리적인 메모리 블록이 결정되는 것이다.
도 11에 도시된 바와 같이, 제 1 매트(311)의 메모리 블록들에는 제 1 내지 제 2047 블록들(BLKO~BLK2047)이 넘버링되고, 제 2 매트(312)의 메모리 블록들에는 제 2048 내지 제 4094 블록들(BLK2048~BLK4094)이 넘버링되고, 제 3 매트(313)의 매트들에는 제 4095 내지 제 6141 블록들(BLK4095~BLK6141)이 넘버링된다.
도 11에 도시된 넘버링은 실시 예에 불과하다. 메모리 제어기(400)는 다양한 방법으로 제 1 내지 제 3 매트들(311, 312, 313)의 메모리 블록들을 넘버링시킬 수 있다.
메모리 제어기(400)는 하나의 블록 어드레스에 따라 매트들(311, 312, 313) 중 하나에서 적어도 2 개의 메모리 블록들을 선택시키지 않도록 블록들을 넘버링시킨다. 또한, 메모리 제어기(400)는 하나의 블록 어드레스에 따라 적어도 하나의 매트마다 하나의 메모리 블록을 선택시키도록 블록들을 넘버링시킨다.
도 11에 도시된 바와 같이, 메모리 제어기(400)는 제 1 내지 제 3 매트들(311,312,313)을 모두 짝홀수 블록으로 넘버링시킨다. 그러나, 본 발명의 메모리 제어기(400)가 반드시 모든 매트들(311,312,313)을 짝홀수 블록으로 넘버링시킬 필요는 없다. 본 발명의 메모리 제어기(400)는 적어도 하나의 매트를 짝홀수 블록으로 넘버링시킬 수 있다.
도 11에 도시된 바와 같이, 비휘발성 메모리 장치(300)는 3개의 매트들(311, 312, 313)을 포함한다. 그러나, 본 발명의 비휘발성 메모리 장치(300)가 반드시 3개의 매트들을 포함할 필요는 없다. 본 발명의 비휘발성 메모리 장치(300)는 1이 아닌 홀수의 매트들을 포함할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 12를 참조하면, 메모리 시스템(10)은 비휘발성 메모리 장치(12) 및 메모리 제어기(14)를 포함한다.
비휘발성 메모리 장치(12)는, 도 1에 도시된 비휘발성 메모리 장치(100), 도 9에 도시된 비휘발성 메모리 장치(200), 도 11에 도시된 비휘발성 메모리 장치(300) 중 어느 하나와 동일하게 구현될 수 있다.
메모리 제어기(14)는 외부(예를 들어, 호스트)의 요청에 따라 비휘발성 메모리 장치(12)를 제어할 것이다. 예를 들어, 메모리 제어기(14)는 비휘발성 메모리 장치(12)의 읽기, 쓰기, 및 소거 동작을 제어한다.
메모리 제어기(14)는 비휘발성 메모리 장치(12) 및 호스트 사이에 인터페이스를 제공한다. 메모리 제어기(14)는 비휘발성 메모리 장치(12)를 제어하기 위한 펌웨어(firmware)를 구동한다. 메모리 제어기(14)는 중앙처리장치(14_1), 버퍼(14_2), 에러정정회로(14_3), 롬(14_4), 호스트 인터페이스(14_5), 및 메모리 인터페이스(14_6)를 포함한다.
중앙처리장치(14_1)는 메모리 제어기(14)의 전반적인 동작을 제어한다.
버퍼(14_2)는 중앙처리장치(14_1)의 동작 메모리로서 이용된다. 호스트의 쓰기 요청시, 호스트로부터 입력된 데이터는 버퍼(14_2)에 임시로 저장된다. 또한, 호스트의 읽기 요청시, 비휘발성 메모리 장치(12)로부터 읽혀진 데이터는 버퍼(14_2)에 임시로 저장된다.
에러정정회로(14_3)는 쓰기 요청시 버퍼(14_2)에 저장된 데이터를 에러정정코드에 의해 디코딩한다. 이때, 디코딩된 데이터 및 이용된 에러정정코드 값은 비휘발성 메모리 장치(12)에 저장된다. 한편, 에러정정회로(14_3)는 읽기 요청시 비휘발성 메모리 장치(12)로부터 읽혀진 데이터를 에러정정코드 값을 이용하여 복원시킨다. 여기서 에러정정코드 값은 읽혀진 데이터에 포함된다.
롬(14_4)은 메모리 제어기(14)를 구동하기 위하여 필요한 데이터가 저장된다.
호스트 인터페이스(14_5)는 호스트(Host) 및 메모리 제어기(14) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예를 들어, 메모리 제어기(14) USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구현된다.
메모리 인터페이스(14_6)는 비휘발성 메모리 장치(12)와 메모리 제어기(14) 사이의 인터페이싱한다.
도 13은 본 발명의 실시 예에 따른 메모리 카드에 대한 블록도이다. 도 13을 참조하면, 메모리 카드(20)는 플래시 메모리(22), 버퍼 메모리(24) 및 그것들을 제어하는 메모리 제어기(26)를 포함한다.
플래시 메모리(22)는, 도 1에 도시된 비휘발성 메모리 장치(100), 도 9에 도시된 비휘발성 메모리 장치(200), 및 도 11에 도시된 비휘발성 메모리 장치(300) 중 어느 하나와 동일하게 구현될 수 있다.
버퍼 메모리(24)는 메모리 카드(20)의 동작 중 발생되는 데이터를 임시로 저장하기 위한 장치이다. 버퍼 메모리(24)는 디램 혹은 에스램 등으로 구현될 수 있다.
메모리 제어기(26)는 호스트 및 플래시 메모리(22)에 사이에 연결될 것이다. 호스트로부터의 요청에 응답하여, 메모리 제어기(26)는 플래시 메모리(22)를 억세스한다.
메모리 제어기(26)는 마이크로 프로세서(26_1), 호스트 인터페이스(26_2). 플래시 제어기(26_3), 및 버퍼 제어기(26_4)를 포함한다.
메모리 제어기(26)는 플래시 메모리(22)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 호스트 인터페이스(26_2)는 호스트와 메모리 제어기들(26_3,26_4) 사이에 데이터 교환을 수행하기 위한 카드(예를 들어, MMC) 프로토콜을 통해 호스트와 인터페이싱 한다.
이러한 메모리 카드(20)는 멀티미디어 카드(Multimedia Card: MMC), 보안 디지털(Security Digital: SD), miniSD, 메모리 스틱(Memory Stick), 스마트미디어(SmartMedia), 트랜스플래시(TransFlash) 카드 등에 적용가능하다.
도 14는 본 발명의 실시 예에 따른 모비낸드를 보여주는 블록도이다. 도 14를 참조하면, 모비낸드(30)는 낸드 플래시 메모리 장치(32) 및 제어기(34)를 포함할 것이다.
낸드 플래시 메모리 장치(32)는 단품의 낸드 플래시 메모리들이 한 패키지(예를 들어, FBGA, Fine-pitch Ball Grid Array)에 적층됨으로써 구현될 것이다. 여기서, 단품의 낸드 플래시 메모리들 각각은, 도 1에 도시된 비휘발성 메모리 장치(100), 도 9에 도시된 비휘발성 메모리 장치(200), 및 도 11에 도시된 비휘발성 메모리 장치(300) 중 어느 하나와 동일하게 구현될 수 있다.
제어기(34)는 제어기 코어(34_1), 호스트 인터페이스(34_2) 및 낸드 인터페이스(34_3)를 포함한다. 제어기 코어(34_1)는 모비낸드(30)의 전반적인 동작을 제어한다. 호스트 인터페이스(34_2)는 제어기(34)와 호스트의 MMC(Multi Media Card) 인터페이싱을 수행한다. 낸드 인터페이스(34_3)는 낸드 플래시 메모리 장치(32)와 제어기(34)의 인터페이싱을 수행한다.
모비낸드(30)는 호스트로부터 전원전압들(Vcc, Vccq)을 제공받는다. 여기서, 전원전압(Vcc: 3V)은 낸드 플래시 메모리 장치(32) 및 낸드 인터페이스(34_3)에 공급되고, 전원전압(Vccq: 1.8V/3V)은 제어기(34)에 공급된다.
한편, 본 발명은 솔리드 스테이트 드라이버(Solid State Drive: 이하, 'SSD'라고 함)에 적용가능하다.
도 15는 본 발명의 실시 예에 따른 SSD를 보여주는 블록도이다. 도 15을 참조하면, SSD(40)는 복수의 플래시 메모리 장치들(42) 및 SSD 제어기(44)를 포함한다.
복수의 플래시 메모리 장치들(42) 각각은, 도 1에 도시된 비휘발성 메모리 장치(100), 도 9에 도시된 비휘발성 메모리 장치(200), 및 도 11에 도시된 비휘발성 메모리 장치(300) 중 어느 하나와 동일하게 구현될 수 있다.
SSD 제어기(44)는, 중앙처리장치(44_1), 호스트 인터페이스(44_2), 캐쉬 버퍼(44_3), 및 플래시 인터페이스(44_4)를 포함한다.
호스트 인터페이스(44_2)는 중앙처리장치(44_1)의 제어에 따라 호스트와 ATA 프로토콜 방식으로 데이터를 교환한다. 여기서 호스트 인터페이스(44_2)는 SATA(Serial Advanced Technology Attachment) 인터페이스, PATA(Parallel Advanced Technology Attachment) 인터페이스, ESATA(External SATA) 인터페이스 등 중에서 어느 하나이다.
인터페이스(44_2)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 중앙처리장치(44_1)의 제어에 따라 CPU 버스를 경유하지 않고 캐시 버퍼(44_3)를 통해 전달된다.
캐쉬 버퍼(44_3)는 외부와 플래시 메모리 장치들(42) 간의 이동 데이터를 임시로 저장한다. 또한, 캐쉬 버퍼(44_3)는 중앙처리장치(44_1)에 의해서 운용될 프로그램을 저장하는 데에도 사용된다. 캐쉬 버퍼(44_3)는 일종의 버퍼 메모리로 간주할 수 있으며, 에스램(SRAM)으로 구현될 수 있다.
플래시 인터페이스(44_4)는 저장 장치로 사용되는 플래시 메모리 장치들(42)과 SSD 제어기(44) 사이의 인터페이싱을 수행한다. 플래시 인터페이스(44_4)는 낸드 플래시 메모리, 원내드(One-NAND) 플래시 메모리, 멀티 레벨 플래시 메모리, 싱글 레벨 플래시 메모리를 지원하도록 구성될 수 있다.
도 16은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다. 도 16을 참조하면, 컴퓨팅 시스템(50)은, 중앙처리장치(51), 롬(52), 램(53), 입출력 장치(54), 그리고, SSD(55)를 포함한다.
중앙처리장치(51)는 시스템 버스에 연결된다. 롬(52)은 컴퓨팅 시스템(50)을 구동하는데 필요한 데이터가 저장된다. 이러한 데이터에는 개시 명령 시퀀스, 혹은 기본적인 입/출력 동작 시스템(예를 들어, BIOS) 시퀀스 등이다. 램(53)은 중앙처리장치(51)가 실행될 때 발생되는 데이터가 임시로 저장된다.
입출력 장치(54)는, 예를 들어, 키보드, 포인팅 장치(마우스), 모니터, 모뎀, 등이 입출력 장치 인터페이스를 통하여 시스템 버스에 연결된다.
SSD(55)는 읽기 가능한 저장 장치로써, 도 15에 도시된 SSD(40)와 동일하게 구현된다.
도 17은 본 발명의 실시 예에 따른 전자기기에 대한 블록도이다. 도 17을 참조하면, 전자기기(60)는, 프로세서(61), 롬(62), 램(63), 그리고 플래시 인터페이스(64), 및 SSD(65)을 포함한다.
프로세서(61)는 펌웨어 코드 혹은 임의의 코드를 실행하기 위하여 램(63)을 억세스한다. 또한, 프로세서(61)는 개시 명령 시퀀스 혹은 기본 입출력 동작 시스템 시퀀스들과 같은 고정 명령 시퀀스들을 실행하기 위하여 롬(62)에 억세스한다. 플래시 인터페이스(64)는 전자기기(60)와 SSD(65) 사이의 인터페이싱을 수행한다.
SSD(65)는 전자기기(60)에 착탈이 가능할 것이다. SSD(65)는, 도 15에 도시된 SSD(40)와 동일하게 구현될 것이다.
본 발명의 전자기기(60)는 셀룰러 폰, 개인 디지털 보조기(Personal Digital Assistants: PDAs), 디지털 카메라, 캠코더, 및 휴대용 오디오 재생장치(예를 들어, MP3), PMP 등이 될 수 있다.
도 18은 본 발명의 실시 예에 따른 서버 시스템을 보여주는 블록도이다. 도 18을 참조하면, 서버 시스템(70)은 서버(72), 및 서버(72)를 구동하는 데 필요한 데이터를 저장하는 SSD(74)를 포함한다. 여기서 SSD(74)는, 도 15에 도시된 SSD(40)와 동일한 구성을 포함한다.
서버(72)는 응용 통신 모듈(72_1), 데이터 처리 모듈(72_2), 업그레이드 모듈(72_3), 스케줄링 센터(72_4), 로컬 리소스 모듈(72_5), 그리고 리페어 정보 모듈(72_6)을 포함한다.
응용 통신 모듈(73_1)은 서버(72)와 네트워크에 연결된 컴퓨팅 시스템과 통신하거나 혹은 서버(72)과 SSD(74)이 통신하도록 구현된다. 응용 통신 모듈(73_1)은 사용자 인터페이스를 통하여 제공된 데이터 혹은 정보를 데이터 처리 모듈(72_2)로 전송한다.
데이터 처리 모듈(72_2)은 로컬 리소스 모듈(72_5)에 링크된다. 여기서 로컬 리소스 모듈(72_5)은 서버(72)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 리페어 숍들(repair shops)/딜러들(dealers)/기술적인 정보의 목록을 제공한다.
업그레이드 모듈(72_3)은 데이터 처리 모듈(72_2)과 인터페이싱 한다. 업그레이드 모듈(72_3)은 SSD(74)로부터 전송된 데이터 혹은 정보를 근거로 하여 펌웨어, 리셋 코드, 진단 시스템 업그레이드 혹은 다른 정보들을 전자기기(appliance)에 업그레이드한다.
스케쥴링 센터(72_4)는 서버(72)에 입력된 데이터 혹은 정보를 근거로 하여 사용자에게 실시간의 옵션을 허용한다.
리페어 정보 모듈(72_6)은 데이터 처리 모듈(72_2)과 인터페이싱 한다. 리페어 정보 모듈(72_6)은 사용자에게 리페어 관련 정보(예를 들어, 오디오, 비디오, 혹은 문서 파일)를 제공하는데 이용된다. 데이터 처리 모듈(72_2)은 SSD(74)으로부터 전달된 정보를 근거로하여 관련된 정보를 패키징한다. 그 뒤, 이러한 정보는 SSD(74)에 전송되거나 혹은 사용자에게 디스플레이된다.
본 발명의 실시 예에 따른 메모리 시스템 또는 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들면, 본 발명의 실시 예에 따른 메모리 시스템 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100,200,300: 비휘발성 메모리 장치
111,112,113: 매트
121,122,123: 어드레스 디코더
131,132,133: 페이지 버퍼
141: 제어 로직
400: 메모리 제어기

Claims (10)

  1. 홀수(3이상의 자연수)의 매트들을 갖는 비휘발성 메모리 장치의 배속 동작 방법에 있어서:
    N (N는 상기 홀수보다 같거나 작은 자연수) 배속 명령 및 어드레스를 입력받는 단계;
    상기 입력된 어드레스에 따라 상기 N개의 메모리 블록들을 선택하고, 상기 선택된 메모리 블록들 각각은 서로 다른 매트들에 포함되는 단계; 및
    상기 선택된 메모리 블록들에 N 배속 동작을 수행하는 단계를 포함하는 배속 동작 방법.
  2. 제 1 항에 있어서,
    상기 매트들 중 적어도 하나는 짝수 어드레스에 따라 선택되는 메모리 블록 및 홀수 어드레스에 따라 선택되는 메모리 블록을 포함하는 배속 동작 방법.
  3. 제 2 항에 있어서,
    상기 매트들 중 적어도 하나는 짝수 어드레스에 따라 선택되는 메모리 블록들만 포함하고,
    상기 매트들 중 적어도 하나는 홀수 어드레스에 따라 선택되는 메모리 블록들만 포함하는 배속 동작 방법.
  4. 제 1 항에 있어서,
    상기 어드레스는 상기 N 배속 동작시 하나의 블록 어드레스를 포함하는 배속 동작 방법.
  5. 제 4 항에 있어서,
    상기 선택된 메모리 블록들 중 적어도 두 개는, 상기 하나의 블록 어드레스의 최하위 비트가 무시됨에 따라 선택되고,
    상기 선택된 메모리 블록들 중 적어도 하나는, 상기 하나의 블록 어드레스에 소정의 값을 더한 값으로 선택되는 배속 동작 방법.
  6. 제 1 짝수 블록들 및 제 2 짝수 블록들을 갖는 제 1 매트;
    제 1 홀수 블록들 및 제 3 짝수 블록들을 갖는 제 2 매트; 및
    제 2 홀수 블록들 및 제 3 홀수 블록들을 갖는 제 3 매트를 포함하고,
    2 배속 동작시 입력된 블록 어드레스에 따라 상기 제 1 짝수 블록들 중 어느 하나 및 상기 제 1 홀수 블록들 중 어느 하나가 선택되거나, 상기 제 2 짝수 블록들 중 어느 하나 및 상기 제 2 홀수 블록들 중 어느 하나가 선택되거나, 상기 제 3 짝수 블록들 중 어느 하나 및 상기 제 3 홀수 블록들 중 어느 하나가 선택되고,
    상기 제 1 내지 제 3 짝수 블록들은 1 배속 동작시 짝수 어드레스에 따라 선택되는 메모리 블록이고,
    상기 제 1 내지 제 3 홀수 블록들은 1 배속 동작시 홀수 어드레스에 따라 선택되는 비휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 매트에서 하나의 메모리 블록을 선택하는 제 1 어드레스 디코더;
    상기 제 2 매트에서 하나의 메모리 블록을 선택하는 제 2 어드레스 디코더; 및
    상기 제 3 매트에서 하나의 메모리 블록을 선택하는 제 3 어드레스 디코더를 포함하고,
    1 배속 동작시 제 1 내지 제 3 어드레스 디코더들 중 하나는 상기 입력된 블록 어드레스에 따라 하나의 메모리 블록을 선택하고,
    2 배속 동작시 제 1 내지 제 3 어드레스 디코더들 중 두 개는 각각 상기 입력된 블록 어드레스에 따라 하나의 메모리 블록을 선택하고,
    3 배속 동작시 제 1 내지 3 어드레스 디코더들 각각은 상기 입력된 블록 어드레스에 따라 하나의 메모리 블록을 선택하는 비휘발성 메모리 장치.
  8. 복수의 메모리 블록들을 갖는 세 개의 매트들을 갖는 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 제어하고, 하나의 블록 어드레스에 따라 매트들 중 적어도 하나에서 하나의 메모리 블록이 선택되도록 상기 복수의 메모리 블록들을 넘버링하는 메모리 제어기를 포함하는 메모리 시스템.
  9. 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고,
    상기 비휘발성 메모리 장치는,
    복수의 메모리 블록들을 갖는 홀수(3이상의 자연수)의 매트들; 및
    상기 매트들 각각에 대응하고 입력된 어드레스에 따라 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더들을 포함하고,
    N(N은 2 이상의 정수) 배속 동작시 상기 매트들 중 적어도 두 개는 하나의 입력 어드레스에 따라 동시에 선택되는 하나의 메모리 블록을 포함하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 복수의 메모리 블록들 각각은, 복수의 반도체 층들에 형성되는 메모리 시스템.
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