JP5377526B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP5377526B2
JP5377526B2 JP2011004953A JP2011004953A JP5377526B2 JP 5377526 B2 JP5377526 B2 JP 5377526B2 JP 2011004953 A JP2011004953 A JP 2011004953A JP 2011004953 A JP2011004953 A JP 2011004953A JP 5377526 B2 JP5377526 B2 JP 5377526B2
Authority
JP
Japan
Prior art keywords
block
word line
word lines
memory cell
logical block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011004953A
Other languages
English (en)
Other versions
JP2012146369A (ja
Inventor
政信 白川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2011004953A priority Critical patent/JP5377526B2/ja
Priority to US13/242,902 priority patent/US8526241B2/en
Publication of JP2012146369A publication Critical patent/JP2012146369A/ja
Priority to US13/931,305 priority patent/US9007836B2/en
Priority to US13/943,266 priority patent/US8942040B2/en
Application granted granted Critical
Publication of JP5377526B2 publication Critical patent/JP5377526B2/ja
Priority to US14/569,246 priority patent/US9147474B2/en
Priority to US14/669,407 priority patent/US9437301B2/en
Priority to US15/227,358 priority patent/US9741439B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

本発明の実施形態は、不揮発性半導体記憶装置に関し、例えばＮＡＮＤ型フラッシュメモリに関する。
近年、ＮＡＮＤ型フラッシュメモリのビット密度向上に向けたアプローチとして、メモリセルを積層した積層型ＮＡＮＤフラッシュメモリ、所謂ＢｉＣＳ（Bit-Cost Scalable）フラッシュメモリのメモリが提案されている。
特開２００８−９９３２号公報
本実施形態は、不良に対して使用可能なメモリセルの救済効率を向上させることが可能な不揮発性半導体記憶装置を提供する。
実施形態の不揮発性半導体記憶装置によれば、複数のメモリセルそれぞれに接続されたワード線を共通にもつＮＡＮＤストリングの集合を物理ブロックとして有するメモリセルアレイと、複数のワード線を駆動するロウデコーダと、を具備し、前記物理ブロックは、複数の第１論理ブロックに分割され、前記ロウデコーダは、前記複数の第１論理ブロックそれぞれに対応して設けられ、対応する第１論理ブロック内に不良がある場合、不良を示すフラグを記憶する複数のラッチ回路と、選択されたワード線が属する第１論理ブロックに対応する前記ラッチ回路に前記フラグが記憶されている場合、前記第１論理ブロックに属するワード線の駆動を阻止し、選択されたワード線が属する第１論理ブロックに対応する前記ラッチ回路に前記フラグが記憶されていない場合、前記第１論理ブロックを含む物理ブロックに属するワード線の駆動を許可する駆動回路と、を具備することを特徴とする。
第１の実施形態に係わる不揮発性半導体記憶装置の回路構成を示すブロック図。 第１の実施形態に係わる不揮発性半導体記憶装置のメモリセルアレイの素子構造例を示す斜視図。 図２のメモリセルアレイの電極引き出し部分の構成を示す上面図。 一般的なｐ−ＢｉＣＳメモリのブロック構成を示す図。 第１の実施形態におけるｐ−ＢｉＣＳメモリのブロック構成を示す図。 第１の実施形態に係わる不揮発性半導体記憶装置のロウデコーダ部の回路構成を示すブロック図。 ダイソートテスト時の動作を示すフローチャート。 不良ブロックアドレスマップを示す図。 パワーオンリセット処理の動作を示すフローチャート。 図１０（ａ）（ｂ）は、出荷後に発生する後天性のバッドブロックの処理の一例を示すフローチャート。 第２の実施形態に係わる不揮発性半導体記憶装置のｐ−ＢｉＣＳメモリのブロック構成を示す図。 第３の実施形態に係わる不揮発性半導体記憶装置のロウデコーダ部の回路構成を示す図。
以下、実施の形態について、図面を参照して説明する。全図に亘り、同一部分には同一符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
（第１の実施形態）
［不揮発性半導体記憶装置の構成］
図１は、第１の実施形態に係わる３次元積層型不揮発性半導体記憶装置の回路構成を示すブロック図である。
本実施形態の３次元積層型不揮発性半導体記憶装置は、ＢｉＣＳフラッシュメモリ１０と、メモリコントローラ２０とを有する。ここで、ＢｉＣＳフラッシュメモリ１０は、メモリセルアレイ１１、センスアンプ１２、カラムアドレスバッファ／カラムデコーダ１３、ロウデコーダ１４、制御回路１５、電圧生成回路１６、パワーオン検出回路１７、ロウアドレスバッファ１８、入出力バッファ１９を備えている。
メモリセルアレイ１１は、後述するように、複数のメモリセルが垂直方向に積層された３次元積層型不揮発性半導体記憶装置である。メモリセルアレイ１１の一部のブロックは、例えばＲＯＭヒューズ領域１１ａ、管理領域１１ｂとして使用される。ＲＯＭヒューズ領域１１ａには、例えば不良カラムを置換するためのカラム置換情報、各種動作モードを決めるパラメータや、各種電圧を発生するためのトリミング結果、及び不良ブロックを示すバッドブロック情報が記憶される。また、管理領域１１ｂには、後述するように、後天的に発生したバッドブロックを示すバッドブロック情報が記憶される。
＜センスアンプ及びカラムアドレスバッファ／カラムデコーダ＞
図１に示すように、センスアンプ１２は、ビット線ＢＬを介してメモリセルアレイ１１と接続される。センスアンプ１２は、読み出しの際にメモリセルアレイ１１のデータをページ単位で読み出しを行い、書き込みの際にメモリセルアレイ１１にデータをページ単位で書き込む。
また、センスアンプ１２はカラムアドレスバッファ／カラムデコーダ１３とも接続されている。センスアンプ１２はカラムアドレスバッファ／カラムデコーダ１３から入力される選択信号をデコードし、ビット線ＢＬの何れかを選択して駆動する。
センスアンプ１２は、書き込む際のデータを保持するデータラッチの機能も兼ねる。本実施形態のセンスアンプ２は、複数個のデータラッチ回路を有する。例えば１つのセルに２ビットのデータを記憶するマルチレベルセル（ＭＬＣ）に適用されるセンスアンプは、３つのデータラッチを有している。
カラムアドレスバッファ／カラムデコーダ１３は、メモリコントローラ２０から入出力バッファ１９を介して入力されるカラムアドレス信号を一時的に格納し、カラムアドレス信号に従ってビット線ＢＬの何れかを選択する選択信号をセンスアンプ１２に出力する。
＜ロウデコーダ＞
ロウデコーダ１４は、ロウアドレスバッファ１８を介して入力されるロウアドレス信号をデコードし、メモリセルアレイのワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択して駆動する。また、このロウデコーダ１４は、メモリセルアレイ１１のブロックを選択する部分とページを選択する部分を有する。
なお、本実施形態のＢｉＣＳフラッシュメモリ１０は、図示せぬ外部入出力端子Ｉ／Ｏを有し、この外部入出力端子Ｉ／Ｏを介して入出力バッファ１９とメモリコントローラ２０とのデータの授受が行われる。外部入出力端子Ｉ／Ｏを介して入力されるアドレス信号は、ロウアドレスバッファ１８を介してロウデコーダ１４及びカラムアドレスバッファ／カラムデコーダ１３に出力される。
＜制御回路＞
制御回路１５は、メモリコントローラ２０を介して供給される各種外部制御信号（書き込みイネーブル信号ＷＥn、読み出しイネーブル信号ＲＥn、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ等）とコマンドＣＭＤに基づき、データの書き込み及び消去のシーケンス制御、及び読み出し動作を制御する。制御回路１５は、パワーオン検出回路１７から入力されるパワーオン検知信号を受けて、初期化動作を自動的に行う。
＜電圧生成回路＞
電圧発生回路１６は、制御回路１５により制御され、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生する。この電圧発生回路１６は、電源電圧より高い内部電圧を発生するための昇圧回路を有している。
＜パワーオン検出回路＞
パワーオン検出回路１７は、制御回路１５に接続される。パワーオン検出回路１７は、電源の投入を検出し、制御回路１５に検知信号を出力する。
＜メモリコンロトーラ＞
メモリコンロトーラ２０は、ＢｉＣＳフラッシュメモリ１０の動作に必要なコマンドなどを出力し、ＢｉＣＳフラッシュメモリ１０の読み出し、書き込みや消去を行う。このメモリコントローラ２０は、ＲＡＭ（Random Access Memory）やＥＣＣ（Error Correcting Code）回路を含んでいる。
＜メモリセルアレイ＞
図２、図３は、本実施形態のメモリセルアレイ１１を示している。なお、図２及び図３は、説明を簡単にするためにワード線ＷＬの層数を４層としている。
図２は、本実施形態のメモリセルアレイ１１の素子構造例を示す斜視図である。本実施形態のメモリセルアレイは、隣接する直列接続された複数のメモリセルの下端をパイプ接続と呼ばれるトランジスタで接続したｐ−ＢｉＣＳメモリとなっている。
メモリセルアレイ１１は、ｍ×ｎ個（ｍ、ｎは自然数）のＮＡＮＤストリングＭＳを有している。図２は、ｍ＝６、ｎ＝２の一例を示している。各ＮＡＮＤストリングＭＳは、隣接する直列接続された複数のトランジスタ（ＭＴｒ０〜ＭＴｒ７）の下端がパイプ接続され、上端にソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒが配置されている。
本実施形態に係わる不揮発性半導体記憶装置において、ＮＡＮＤストリングＭＳを構成するメモリトランジスタＭＴｒ（以下、メモリセルと称す）は、半導体層を複数積層することによって形成されている。各ＮＡＮＤストリングＭＳは、Ｕ字状半導体ＳＣ、ワード線ＷＬ（ＷＬ０〜ＷＬ７）、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤを有している。また、ＮＡＮＤストリングＭＳは、バックゲート線ＢＧを有している。
Ｕ字状半導体ＳＣは、ロウ方向からみてＵ字状に形成されている。Ｕ字状半導体ＳＣは、半導体基板Ｂａに対して略垂直方向に延びる一対の柱状部ＣＬ、及び一対の柱状部ＣＬの下端を連結させるように形成された連結部ＪＰを有する。なお、柱状部ＣＬは、円柱状であっても、角柱状であってもよい。また、柱状部ＣＬは、段々形状を有する柱状であってもよい。ここで、ロウ方向は、積層方向に直交する方向であり、後述するカラム方向は、垂直方向及びロウ方向に直交する方向である。
Ｕ字状半導体ＳＣは、一対の柱状部ＣＬの中心軸を結ぶ直線がカラム方向に平行になるように配置されている。また、Ｕ字状半導体ＳＣは、ロウ方向及びカラム方向から構成される面内にマトリクス状となるように配置されている。
各層のワード線ＷＬは、ロウ方向に平行に延びている。各層のワード線ＷＬは、カラム方向に一定の間隔を設けて、互いに絶縁分離してライン状に形成されている。
カラム方向の同一位置に設けられ、ロウ方向に配置されたメモリセル（ＭＴｒ０〜ＭＴｒ７）のゲートは、同一のワード線ＷＬに接続されている。各ワード線ＷＬは、ＮＡＮＤストリングＭＳに略垂直に配置されている。
ドレイン側選択ゲート線ＳＧＤは、最上部のワード線ＷＬの上方に設けられ、ロウ方向に平行に延びている。ソース側選択ゲート線ＳＧＳもドレイン側選択ゲート線ＳＧＤと同様に、最上部のワード線ＷＬの上方に設けられ、ロウ方向に平行に延びている。
また、ソース側選択トランジスタＳＳＴｒは共通ソース線ＳＬに接続され、ドレイン側選択トランジスタＳＤＴｒは最上層のビット線ＢＬに接続されている。
図３は、ワード線ＷＬの引き出し部のレイアウトを示す上面図であり、２つのブロック(Block n, Block n+1)を示している。
上述したように、１つのＵ字状半導体ＳＣに形成される１つのＮＡＮＤストリングに関して、一方の柱状部ＣＬに設けられるセルのワード線群ＷＬ０〜ＷＬ３と、他方の柱状部ＣＬに設けられるセルのワード線群ＷＬ４〜ＷＬ７とは互いに逆方向に引き出されている。図３の例では、ドレイン側選択ゲート線ＳＧＤは例えばＯｕｔ側に引き出され、ソース側選択ゲート線ＳＧＳは例えばＩｎ側に引き出されている。このように逆方向に引き出す理由は、引き出す本数を減らすことにより、メタル配線層数の増加を抑制するためである。
上記ｐ−ＢｉＣＳメモリは、４層のワード線ＷＬを持っているため、１ストリングは、８本のワード線ＷＬにより構成されている。各ワード線ＷＬ０〜３、ＷＬ４〜７は、それぞれ櫛状に形成されている。すなわち、ワード線ＷＬ０〜３は、ビット線ＢＬと直交して配置され、柱状部ＣＬが設けられるワード線の本体Ｐ１１をそれぞれ有し、ワード線ＷＬ４〜７は、ビット線ＢＬと直交して配置され、柱状部ＣＬが設けられるワード線の本体Ｐ１２をそれぞれ有している。ワード線ＷＬ０〜３の本体Ｐ１１とワード線ＷＬ４〜７の本体Ｐ１２は、それぞれ同一レイヤーにおいて、２本おきに配置されている。ワード線ＷＬ０〜３の複数の本体Ｐ１１の一端（Ｉｎ側端部）は、ビット線ＢＬに沿って配置された複数の連結部Ｐ１２によりそれぞれ共通接続されている。また、ワード線ＷＬ４〜７の複数の本体Ｐ２１の他端（Ｏｕｔ側端部）は、ビット線ＢＬに沿って配置された複数の連結部Ｐ２２により共通接続されている。
各ブロックＢＬＫｎ、ＢＬＫｎ＋１のＩｎ側及びＯｕｔ側には、それぞれロウデコーダ１４ｎ、１４ｎ＋１が配置されている。これらロウデコーダ１４ｎ、１４ｎ＋１の上方には、ブロックＢＬＫｎ、ＢＬＫｎ＋１に共通のグローバル配線が設けられている。
すなわち、Ｉｎ側のロウデコーダ１４ｎ、１４ｎ＋１の上方には、ブロックＢＬＫｎ、ＢＬＫｎ＋１のワード線ＷＬ０〜ＷＬ３に共通接続された配線ＣＧ０〜ＣＧ３と、ソース側選択ゲート線ＳＧＳ０〜３に共通接続された同名のソース側選択ゲート線ＳＧＳ０〜３が配置されている。
また、Ｏｕｔ側のロウデコーダ１４ｎ、１４ｎ＋１の上方には、ブロックＢＬＫｎ、ＢＬＫｎ＋１のワード線ＷＬ４〜ＷＬ７に共通接続された配線ＣＧ４〜ＣＧ７と、ドレイン側選択ゲート線ＳＧＤ０〜３に共通接続された同名のドレイン側選択ゲート線ＳＧＤ０〜３が配置されている。
図４は、一般的なｐ−ＢｉＣＳメモリのブロック構成を示している。図４に示すように、このＰ−ＢｉＣＳメモリは、４８層のワード線を有し、２４個のＵ字型のストリングを１ブロックとしている。ページ長が８ＫＢで、１つのメモリセルに１ビットを記憶するシングルレベルセル（ＳＬＣ）である場合、１ブロックの容量は、１８４３２ＫＢとなる。これは、１ブロックが６４本のワード線ＷＬを有し、ページ長が８ＫＢのＮＡＮＤフラッシュメモリ（１ブロック当たりの容量は５１２ＫＢ）と比較して非常に大きい。
また、一般的な平面型のＮＡＮＤフラッシュメモリにおいて、例えば隣接するワード線同士が短絡した場合、これらワード線を含むブロックをバッドブロック（不良ブロック）として、使用不能とされる。このような、一般的なＮＡＮＤフラッシュメモリの制御を、大きな容量のブロックを有するｐ−ＢｉＣＳメモリに適用した場合、大きな容量が使用不能となってしまう。このため、ｐ−ＢｉＣＳメモリは、バッドブロックによって、一般的なＮＡＮＤフラッシュメモリの数十倍の速さで使用可能な容量が減少する可能性がある。
そこで、本実施形態は、使用可能な容量の減少を防止するため、以下のように構成している。
以下、各実施形態において、共通のワード線を持つストリングの集まりを、物理ブロック（フィジカルブロック）と呼ぶ。また、各実施形態において、ブロックは、消去単位を意味しない。データの消去は、例えばソース線ＳＬを共有するストリング単位、或いは、別の単位で実行することが可能である。
図５は、本実施形態におけるブロック構成の例を示している。図５は、１つのフィジカルブロックの構成を示している。本実施形態のｐ−ＢｉＣＳメモリは、上述したように、共通のワード線を持つ複数のメモリセルが１つのロジカルブロック（論理ブロック）を構成する。図５に示すように、ワード線ＷＬ０〜ＷＬ４７に接続された複数のメモリセルがロジカルブロック０を構成し、ワード線ＷＬ４８〜ＷＬ９５に接続された複数のメモリセルがロジカルブロック１を構成する。つまり、これら２つのロジカルブロック（第１ロジカルブロックともいう。以下、第１の実施形態で用いるロジカルブロックは全て第１のロジカルブロックを示す）がフィジカルブロックを構成する。これら２つのロジカルブロックがロウデコーダにより、別々に選択され駆動される。
この構成によれば、例えばロジカルブロック０内の異なるレイヤー間において、隣接するワード線同士が短絡した場合、ロジカルブロック０のみをバッドブロックとし、ロジカルブロック１は正常なブロックとすることができる。このようにすることによって、使用不能となる容量を１／２に抑えることが可能となる。
そこで、本実施形態に係るロウデコーダは、２つのロジカルブロックのそれぞれに対応して、例えば２つのバッドブロックを示すフラグ（ＢＢＦ＿Ｌ、ＢＢＦ＿Ｒ）を保持する２つのラッチを配置している。
図６は、本実施形態に係るロウデコーダに含まれるブロックデコードの一例を示している。図６に示すように、ブロックデコーダは、ＢＢＦ＿Ｌ、ＢＢＦ＿Ｒをそれぞれ保持するラッチ回路３１ａ，３１ｂ、インバータ３２ａ，３２ｂ、ＡＮＤゲート３３ａ，３３ｂ，３４ａ，３４ｂ，３５、及びＯＲゲート３６により構成されている。
ＡＮＤゲート３３ａは、ブロック選択信号 BLKSEL_pre と、テストなどの特別な条件を含む信号 SEL_L と、信号 BBFSET を入力し、ラッチ回路３１ａに出力する。ＡＮＤゲート３３ｂは、ブロック選択信号 BLKSEL_pre と、テストなどの特別な条件を含む信号 SEL_R と、信号 BBFSET を入力し、ラッチ回路３１ｂに出力する。
ラッチ回路３１ａの出力はインバータ３２ａを介してＡＮＤゲート３４ａの一方の入力端に供給される。ＡＮＤゲート３４ａの他方の入力端には信号 SEL_L が供給される。ラッチ回路３１ｂの出力はインバータ３２ｂを介してＡＮＤゲート３４ｂの一方の入力端に供給される。ＡＮＤゲート３４ｂの他方の入力端には信号 SEL_R が供給される。
ＡＮＤゲート３４ａ，３４ｂの出力はＯＲゲート３６に供給され、ＯＲゲート３６の出力はＡＮＤゲート３５の一方の入力端に供給される。また、ＡＮＤゲート３５の他方の入力端にはブロック選択信号 BLKSEL_pre が入力される。そして、ＡＮＤゲート３５の出力がブロック選択信号 BLKSEL として出力されるようになっている。ＡＮＤゲート３４ａ，３４ｂ、ＡＮＤゲート３５、及びＯＲゲート３６は、例えばワード線の駆動回路を構成している。
不良を示すフラグＢＢＦ＿Ｌ，ＢＢＦ＿Ｒは、例えば電源投入時のパワーオンリセット処理において、ラッチ回路３１ａ、３１ｂに設定される。このため、不良なフィジカルブロックアドレスは、メモリセルアレイ１１のＲＯＭヒューズ領域１１ａに記憶される。ＲＯＭヒューズ領域１１ａに記憶された不良なフィジカルブロックアドレスは、後述するパワーオンリセット処理において読み出される。このアドレスに基づき、ラッチ回路３１ａ、３１ｂが設定される。
また、ＲＯＭヒューズ領域１１ａには、後述するように、例えばダイソートテストの結果に基づき、不良を示すフラグと不良ブロックの扱い単位であるロジカルブロックアドレスとが対応づけて保持される。
図５に示すブロック構成のメモリセルアレイにおいては、図６に示すように、一方側（Ｉｎ側）に引き出されたワード線ＷＬ０〜ＷＬ４７はそれぞれスイッチングトランジスタを介して制御信号線ＣＧ０〜ＣＧ４７に接続されている。即ち、ワード線ＷＬ０はトランジスタＳＷ０を介してＣＧ０に接続され、ワード線ＷＬ１はトランジスタＳＷ１を介してＣＧ１に接続され、ワード線ＷＬ４７はトランジスタＳＷ４７を介してＣＧ４７に接続されている。
また、他方側（Ｏｕｔ側）に引き出されたワード線ＷＬ４８〜ＷＬ９５はそれぞれスイッチングトランジスタを介して制御信号線ＣＧ４８〜ＣＧ９５に接続されている。即ち、ワード線ＷＬ９５はトランジスタＳＷ９５を介してＣＧ９５に接続され、ワード線ＷＬ９４はトランジスタＳＷ９４を介してＣＧ９４に接続され、ワード線ＷＬ４８はトランジスタＳＷ４８を介してＣＧ４８に接続されている。トランジスタＳＷ０〜ＳＷ９５の各ゲートはＡＮＤゲート３５の出力端に共通接続されている。
なお、制御信号線ＣＧ０〜ＣＧ９５は、ページを選択するためのページデコーダ（図示せず）に接続されている。
ここで、信号 SEL_Lは、書き込み動作、読み出し動作、消去動作などのユーザーモードでワード線ＷＬ０からＷＬ４７が選択された場合にハイレベルになる信号である。同様に、信号 SEL_R は、ユーザーモードでワード線ＷＬ４８からＷＬ９５が選択された場合にハイレベルになる信号である。
本実施形態では、例えば、ワード線ＷＬ０とＷＬ１がショートしていた場合、ロジカルブロック０に対応するラッチ回路３１ａに不良を示すフラグＢＢＦ＿Ｌを設定し、ラッチ回路３１ａはハイレベルにセットされる。すなわち、信号 BLKSEL_pre、SEL_L、及びBBFSET をハイレベルとし、ラッチ回路３１ａにハイレベルがセットされる。
したがって、例えば、書き込み動作時に、ロジカルブロック０のワード線ＷＬ０からＷＬ４７のどれかが選択される場合において、信号 BLKSEL_pre、SEL_L がハイレベルとされた場合、ラッチ回路３１ａの出力信号がハイレベルであるため、ＡＮＤゲート３５から出力されるブロック選択信号 BLKSEL がハイレベルにならない。したがって、フィジカルブロック単位で非選択状態となり、ロジカルブロック０、１の全てのワード線ＷＬはフローティング状態を保持し、他に悪影響を及ぼすことがない。
一方、このフィジカルブロックのワード線ＷＬ４８からＷＬ９５が選択される場合において、信号 BLKSEL_pre、SEL_R がハイレベルとされた場合、ラッチ回路３１ｂの出力信号がローレベルであるため、ＡＮＤゲート３５から出力されるブロック選択信号 BLKSEL がハイレベルとなり、フィジカルブロックが選択状態となる。このとき、トランジスタＳＷ４８〜ＳＷ９５の何れかを介して選択ＷＬにＶPGM が印加され、選択ワード線の周辺のワード線には、ＶＩＳＯ／ＶＧＰ／ＶＰＡＳＳなどのブーストオプションに応じた電圧が転送される。
ここで、ＶＩＳＯは、例えば消去状態のメモリセルオンさせるＶpass より低いチャネル分離用の電圧であり、ＶＧＰは、例えばＶpass より低く、ＶＩＳＯより高い電圧である。また、プログラム動作において、ロジカルブロック０のワード線ＷＬ４８からＷＬ９５が選択された場合、ワード線ＷＬ０からＷＬ４７に全て Ｖpass を印加する。ワード線ＷＬ４８からＷＬ９５から例えばワード線ＷＬ０は離れており、ブースト効率を向上させる制御は必要ないためである。その結果、仮にワード線ＷＬ０とＷＬ１がショートしていても問題にならないことが期待できる。
図７は、ダイソートテスト時の動作を示している。上記動作を行うため、ダイソートテストにおいて、テスタにより様々なテストが行われ、メモリセルアレイ１１からバッドブロックが検出される。この検出されたバッドブロックのアドレスはＲＯＭヒューズ領域１１ａに記憶される。
前述したように、（図４）に示すワード線ＷＬ０〜ＷＬ４７と、ワード線ＷＬ４８〜ＷＬ９５は、共通するロウデコーダ内の別々のラッチ回路によってバッドブロックとして登録を行う。バッドブロックとして登録する単位で良/不良ブロックの判定を行う必要があることから、ダイソートテストにおいて、ワード線ＷＬ０〜ＷＬ４７と、ワード線ＷＬ４８〜ＷＬ９５は、別々にテストを行う必要がある。ここでは、ワード線ＷＬ０〜ＷＬ４７を便宜上、ワード線Ｌと称し、ワード線ＷＬ４８〜ＷＬ９５を、ワード線Ｒと称して説明する。
ダイソートテストでは、先ず、例えばロジカルブロック０のワード線Ｌが選択され（Ｓ１１）、隣接ワード線間のショートテストが行われる（Ｓ１２）。
具体的には、ワード線Ｒに接続された全てのメモリセルを一定の閾値電圧に設定し、選択ワード線Ｌに接続された全てのメモリセルを消去レベルとした状態において、ショートテストが行われる。一定の閾値電圧は、例えば消去レベル（負の閾値電圧）より高く、Ｖｒｅａｄ（読み出し時に非選択のセルを導通状態とすることができる電圧）より低いレベル、例えば３Ｖ程度である。この状態において、ワード線ＲにＶｒｅａｄ、例えば５Ｖが印加され、ワード線Ｌに接地電位Ｖｓｓが印加される。このため、ワード線Ｒ、Ｌに接続された全てのメモリセルがオン状態となる。
この状態おいて、ワード線Ｌとワード線Ｒが正常である場合、ビット線の電荷がオン状態のメモリセルを介して放電される。したがって、ビット線はローレベルとなる。
また、例えばワード線Ｌ又はワード線Ｒにショート箇所がある場合、ワード線Ｌ又はワード線Ｒに接続されたメモリセルのゲート電極にＶｒｅａｄが印加されなくなるため、オフ状態のメモリセルが発生する。したがって、この場合もビット線の電荷が放電されず、ビット線はハイレベルに保持されたままとなる。
上記ビット線の電位がセンスアンプにより検出される。すなわち、センスアンプの出力信号は、ワード線が正常である場合、ローレベル（“Ｌ”）となり、ショート状態のワード線が検出された場合、ハイレベル（“Ｈ”）となる。
上記テストの結果、ショート状態のワード線Ｌが検出された場合、このワード線Ｌを含むロジカルブロックのラッチ回路３１ａにフラグＢＢＦ＿Ｌが設定される（Ｓ１３、Ｓ１４）。具体的には、テスタにより、ＢＢＦセットコマンドが発行され、現在選択されているロジカルブロック０のラッチ回路３１ａにフラグＢＢＦ＿Ｌが設定される。すなわち、ｐ−ＢｉＣＳメモリは、ＢＢＦセットコマンドに基づき、例えば信号 BLKSEL_pre、SEL_L、及びBBFSET をハイレベルとし、ラッチ回路３１ａにハイレベルのフラグＢＢＦ＿Ｌがセットされる。
上記ワード線Ｌを選択したテスト動作が、全ロジカルブロックに対して実行される（Ｓ１５〜Ｓ１１）。
一方、全ロジカルブロックに対するワード線Ｌを選択したテスト動作が終了した場合、ワード線Ｒを選択した状態において、上記と同様の動作が実行される（Ｓ１６〜Ｓ１９）。この結果、ショート状態のワード線Ｒが検出された場合、このワード線Ｒを含むロジカルブロックのラッチ回路３１ｂにフラグＢＢＦ＿Ｒが設定される。このワード線Ｒを選択したテスト動作が、全ロジカルブロックに対して実行される（Ｓ１６〜Ｓ２０）。
上記全ロジカルブロックに対するワード線Ｒを選択したテスト動作が終了した場合、１つのロジカルブロックのワード線Ｌのうち１本のワード線が選択され（Ｓ２１）、通常の書き込み動作が実行される（Ｓ２２）。
書き込み動作では、テスタは、書き込みコマンド、アドレス、データ、書き込みの実行コマンドが発生する。ここで、例えば１０２４個のロジカルブロックを有するチップの場合、１０ビットのブロックアドレスレジスタにブロックアドレスがセットされ、対応するロジカルブロックがアクティブ状態とされる。
次いで、書き込み動作が終了した後、ステータスリードが行われ、不揮発性半導体記憶装置のステータスがチェックされる（Ｓ２３）。この結果、書き込みが失敗した場合、テスタより、ＢＢＦセットコマンドが発行され、ワード線Ｌを含むロジカルブロックのラッチ回路３１ａにフラグＢＢＦ＿Ｌが設定される（Ｓ２４）。このとき、ラッチ回路３１ａには、ワード線のショートテストにより、既にＢＢＦ＿Ｌが設定されている場合には、ワード線Ｌに対して書き込みを行おうとしても、ブロック選択信号 BLKSELは“Ｈ”レベルにならず、書き込み動作はできない。その結果、改めてフラグＢＢＦ＿Ｌが設定される。
尚、ワード線にオープンがある場合、このワード線を含むロジカルブロックは書き込みが失敗する。このため、不良ブックの判定を行うことができる。
上記動作が全ロジカルブロックに対して実行される（Ｓ２５〜Ｓ２１）。全ロジカルブロックに対するワード線Ｌを選択した書き込み動作が終了した場合、ワード線Ｒを選択した書き込み動作が、上記と同様にして実行される（Ｓ２６、Ｓ２７）。この結果、書き込みが失敗した場合、テスタより、ＢＢＦセットコマンドが発行され、ワード線Ｒを含むロジカルブロックのラッチ回路３１ｂにフラグＢＢＦ＿Ｒが設定される（Ｓ２８、Ｓ２９）。このとき、ラッチ回路３１ｂには、ワード線のショートテストにより、既にＢＢＦ＿Ｒが設定されている場合がある。既にＢＢＦ＿Ｒが設定されている場合には、ワード線Ｒに対して書き込みを行おうとしても、ブロック選択信号 BLKSELは“Ｈ”レベルにならず、書き込み動作はできない。その結果、改めてフラグＢＢＦ＿Ｒが設定される。
上記動作が全ロジカルブロックに対して実行される（Ｓ３０〜Ｓ２６）。全ロジカルブロックに対するワード線Ｒを選択した書き込み動作が終了した場合、不良ブロックに対応するラッチ回路３１ａ又は３１ｂに、フラグＢＢＦ＿Ｌ又はＢＢＦ＿Ｒが設定されたこととなる。
このように、不良ブロックに対応するラッチ回路３１ａ又は３１ｂにフラグＢＢＦ＿Ｌ又はＢＢＦ＿Ｒを設定することで、ワード線Ｌ又はワード線Ｒを選択した状態で、ストレステストなどを行えるようになる（Ｓ３１）。
このストレステストは、ワード線Ｒに、例えばＶｄｄ（２．５Ｖ）、ワード線Ｌに、例えばＶpass（８Ｖ）を印加して、長時間放置することにより、弱いリークをスクリーニングするテストである。このとき、ワード線Ｒとワード線Ｌ間がショートしているロジカルブロックがあり、且つ、そのロジカルブロックに対応するラッチ回路３１ａ又は３１ｂに、ＢＢＦ＿Ｌ又はＢＢＦ＿Ｒがセットされていない場合、そのロジカルブロックだけではなく、全ロジカルブロックに対して所定のＶｄｄ−Ｖpassのストレスを印加することができないこととなる。したがって、ダイソートテストの前段において、ＢＢＦ＿Ｌ、ＢＢＦ＿Ｒを設定することが必須となる。
上記ストレステストが終了した後（Ｓ３２）、ＢＢＦ＿Ｌ、ＢＢＦ＿Ｒがサーチされる（Ｓ３３、Ｓ３４）。この場合、先ず、ロジカルブロック０から順番にアクセスされ、対応するラッチ回路３１ａ又は３１ｂにＢＢＦ＿Ｌ、ＢＢＦ＿Ｒがセットされているかどうかが検知される。ＢＢＦ＿Ｌ、ＢＢＦ＿Ｒがセットされている場合、そのときのロジカルブロックアドレスレジスタのデータ（バッドブロックアドレス）がセンスアンプ１２の図示せぬデータラッチ回路に転送される（Ｓ３５）。この動作が最後のロジカルブロックまで続けられ（Ｓ３６）、全ての不良情報がセンスアンプ１２のデータラッチ回路に転送される。このとき、不良カラムを置換するためのカラム置換情報や、各種動作モードを決めるためのパラメータや、各種電圧を発生するためのトリミング結果も同様にセンスアンプのデータラッチ回路に転送される。全ての情報がデータラッチ回路に転送された後、データラッチ回路のデータがメモリセルアレイ１１のＲＯＭヒューズ領域１１ａにプログラムされる（Ｓ３７）。
図８は、不良ブロックのアドレスマップを示している。このアドレスマップは、図８に示すように、例えばＡの領域の保持された２ビットのうち、Ｒに対応する１ビットは、フラグＢＢＦ＿Ｒの情報に対応し（“１”であれば不良であり、“０”であれば正常であることを示す）、Ｌに対応する１ビットは、フラグＢＢＦ＿Ｌの情報に対応する。つまり、ショート状態のワード線が検出されたり、書き込み動作ができないページが検出された場合、検出されたロジカルブロックアドレスに応じて“１”がセットされる。
図８において、“０”は正常を示し、“１”は欠陥を示している。例えばＡで示す領域において、ロジカルブロック(Block)２０４は、ワード線Ｒが“０”で、ワード線Ｌが“１”であり、ロジカルブロック４３５は、ワード線Ｒが“１”で、ワード線Ｌが“０”である。ロジカルブロック６８７は、ワード線Ｒとワード線Ｌが“１”となっている。このため、ロジカルブロック６８７の領域Ａは、ワード線ＲとＬのテスト結果が共に“１”であるため、ワード線Ｒとワード線Ｌとがショートしている可能性があることが分かる。
図９は、本実施形態のｐ−ＢｉＣＳメモリのパワーオンリセット処理でフラグＢＢＦ＿Ｒ，ＢＢＦ＿Ｌを設定する例の動作を示している。説明の便宜上、パワーオンリセット処理におけるフラグの設定のみ説明する。
パワーオン検出回路１７により、電源が投入されたことが検出されると、制御回路１５により初期化動作としてのパワーオンリセット処理が実行される。
このパワーオンリセット処理において、メモリセルアレイ１１のＲＯＭヒューズ領域１１ａに記憶されたバッドブロックアドレスが読み出され、対応するロジカルブロックのラッチ回路３１ａ、３１ｂの一方又は両方にＢＢＦ＿Ｌ、ＢＢＦ＿Ｒの一方又は両方がセットされる。
具体的には、ＲＯＭヒューズ領域１１ａからバッドブロックアドレス、カラム置換情報、及びトリミング情報が読み出され、センスアンプ１２の図示せぬデータラッチ回路に保持される（Ｓ４１）。
この読み出されたデータのうち、カラム置換情報は不良カラムを救済するための回路に転送され、トリミング情報は、電圧発生回路１６に供給される。さらに、バッドブロックアドレスは、ブロックアドレスレジスタに転送される（Ｓ４２）。ブロックアドレスレジスタは、前述したように、メモリセルアレイ１１が１０２４個のロジカルブロックを持つ場合、１０ビットにより構成されている。このブロックアドレスレジスタにブロックアドレス及びバッドブロックアドレスがセットされることにより、対応するアドレスのロジカルブロックが選択状態になる。
ロジカルブロックが選択状態に設定されると、図６に示す信号 BBFSET が発行され、バッドブロックに対応するラッチ回路３１ａ、３１ｂの一方又は両方にＢＢＦ＿Ｌ、ＢＢＦ＿Ｒの一方又は両方がセットされる（Ｓ４３）。このように、ＢＢＦ＿Ｌ、ＢＢＦ＿Ｒがセットされた場合、ＢＢＦ＿Ｌ、ＢＢＦ＿Ｒがリセットされるまで、このロジカルブロックを選択することができなくなる。
上記ＢＢＦ＿Ｌ、ＢＢＦ＿Ｒのセット動作は、ＲＯＭヒューズ領域１１ａに登録されているバッドブロックの数だけ繰り返される（Ｓ４４、Ｓ４３）。
上記ＢＢＦ＿Ｌ、ＢＢＦ＿Ｒのセットが終了すると、チップがアクセス可能なチップレディ（chip ready）状態となり、コントローラからのコマンドを受け付け可能となる（Ｓ４５）。
上記動作により、ダイソート中に不良ブロックと判定された先天性のバッドブロックは、ＢＢＦ＿Ｌ、ＢＢＦ＿Ｒのセットが完了したことにより、非選択状態に保持される。
図１０（ａ）（ｂ）は、出荷後に発生する後天性のバッドブロックの処理の一例を示している。
ユーザーにより書き込み又は消去動作が実行された状態において、書き込み又は消去が失敗した場合、書き込み又は消去を失敗したロジカルブロックを後天性のバッドブロックとして管理する必要がある。
すなわち、図１０（ａ）に示すように、書き込み又は消去時に、書き込み又は消去が失敗したかどうかが判別される（Ｓ５１）。この結果、書き込み又は消去が失敗した場合、書き込み又は消去が失敗したロジカルブロックのアドレスが、後天性のバッドブロックの情報としてメモリコントローラ２０の例えばＲＡＭ内に保持される。コントローラ２０はこのアドレスをメモリセルアレイ１１内の管理領域１１ｂに登録する（Ｓ５２）。この管理領域は、例えばメモリセルアレイ１１のブロックアドレス０や１０２３などに生成される。
図１０（ｂ）は、不揮発性半導体記憶装置を使用する際の初期動作を示している。電源が投入されると、パワーオンリセット処理が実行され、チップレディ状態に設定される（Ｓ６１）。この状態において、メモリアレイ１１の管理領域１１ｂに記憶された後天性のバッドブロックアドレスが読み出され、メモリコントローラ２０内の例えばＲＡＭに登録される（Ｓ６２）。このＲＡＭに登録されたアドレスは、アクセスされないようメモリコントローラ２０で制御される。
また、新たに書き込み失敗や消去失敗が発生した場合、そのロジカルブロックはバッドブロックとされる。この場合、管理領域１１ｂの情報が読み出され、新たに発生したバッドブロックの情報が管理領域１１ｂに追加される（Ｓ６３）。この後、バッドブロック以外の別のロジカルブロックに書き込みが行われる（Ｓ６４）。
管理領域１１ｂに登録された新規のバッドブロックアドレスは、次のパワーオンリセット処理後、コントローラ２０のＲＡＭに転送され、以降、アクセスされないように管理される。
上記のように、先天性のバッドブロックは、ダイソートテスト時にテストの妨げとなる。このため、ＢＢＦ＿Ｌ、ＢＢＦ＿Ｒをラッチ回路３１ａ、３１ｂにセットし、ダイソートテスト時にバッドブロックを非選択とすることが必須である。
また、出荷後もパワーオンリセット処理毎にＢＢＦ＿Ｌ、ＢＢＦ＿Ｒをラッチ回路３１ａ、３１ｂにセットしている。しかし、本来、メモリコントローラ２０でバッドブロックにアクセスしないよう制御できる場合、ＢＢＦ＿Ｌ、ＢＢＦ＿Ｒをラッチ回路３１ａ、３１ｂにセットする必要はない。また、後天性のバッドブロックは、メモリコントローラ２０でアクセスしないように制御するのみであり、ＢＢＦ＿Ｌ、ＢＢＦ＿Ｒをラッチ回路３１ａ、３１ｂにセットする必要はない。
（本実施形態の効果）
本実施形態によれば、Ｕ字状のＮＡＮＤストリングを構成する複数のワード線が、ワード線の引き出し方向に応じて２つのロジカルブロックに分けられ、各ロジカルブロックに対応してバッドブロックフラグ（ＢＢＦ＿Ｌ、ＢＢＦ＿Ｒ）を記憶するためのラッチ回路３１ａ、３１ｂが配置されている。このため、バッドブロックに対応して、ラッチ回路３１ａ、３１ｂにＢＢＦ＿Ｌ、ＢＢＦ＿Ｒを設定する。したがって、例えばＩｎ側のフィジカルブロックが不良であっても、Ｏｕｔ側のフィジカルブロックにアクセスできる場合がある。その結果、使用不能となる容量を従来の１／２に抑えることが可能である。積層型のメモリセルを用いたＢｉＣＳフラッシュメモリでは、不良ブロックの最小単位を小さくすることができる。その結果、不良が発生した際の救済効率を向上させることができる。それによって、必要な拡張ブロック数を削減できチップ面積の削減も期待できる。
しかも、ダイソートテスト時において検出された先天性のバッドブロックの情報は、メモリセルアレイ１１ａのＲＯＭヒューズ領域１１ａに登録され、パワーオンリセット処理後、バッドブロックに対応するラッチ回路３１ａ、３１ｂにセットされる。また、出荷後に発生した後天性のバッドブロックの情報はメモリセルアレイ１１ｂの管理領域１１ｂに登録され、パワーオンリセット処理後、コントローラ２０により管理領域１１ｂに登録されたバッドブロックアドレスに基づき、バッドブロックが非選択に制御される。したがって、先天的な不良、及び後天的な不良に対して、バッドブロックをアクセスしないように制御することができる。
（第２の実施形態）
図１１は、第２の実施形態に係るメモリセルアレイの構成を示している。
第２の実施形態は、図１１に示すように、ワード線ＷＬを共有する単位をフィジカルブロックとして、ハーフストリングをそれぞれロジカルブロック（第２ロジカルブロックとも言う）とする。例えばストリング０のワード線ＷＬ０からＷＬ４７を第２ロジカルブロック０とし、ワード線ＷＬ４８からＷＬ９５までを第２ロジカルブロック１とする。ストリング０内の第２ロジカルブロック０又は第２ロジカルブロック１が選択された場合、ＳＧＳ０／１が選択状態となるようにする。また、ストリング１のワード線ＷＬ０からＷＬ４７を第２ロジカルブロック２とし、ワード線ＷＬ４８からＷＬ９５までを第２ロジカルブロック３とする。同様に、ストリング２３のワード線ＷＬ０からＷＬ４７を第２ロジカルブロック４６とし、ワード線ＷＬ４８からＷＬ９５までを第２ロジカルブロック４７とする。
図６に示すロウデコーダを設けることにより、第１ロジカルブロック０内の１ページで例えばワード線ＷＬの短絡による書き込み不良などが起こった場合、ワード線ＷＬ０からＷＬ４７を有する第１ロジカルブロック０をバッドブロックとする。このようにすることによって、先天性の不良に関しては、使用不可となる容量を従来の１／２に抑えることが可能になる。
また、後天性の不良に関しては、メモリコントローラ２０のＲＡＭに、バッドブロックの情報を記憶する不良テーブルが第２ロジカルブロック単位に生成される。これにより、ハーフストリング単位で非選択とすることが可能である。
例えば図１１に示す例では、第２ロジカルブロック０内の１ページで書き込み不良などが起こった場合、第２ロジカルブロック０のみをバッドブロック化する。これにより、使用不可となる容量を従来の１／４８の３８４ＫＢに抑えることが可能になる。
このように第２の実施形態は、バッドブロック化による使用不可となる容量を平面型のＮＡＮＤフラッシュメモリ並みに抑えることが可能となる。
また、後天性不良の救済は、図４に示すようなブロック構成に適用することも可能である。
図４に示すように、ワード線ＷＬを４８層、つまり１ストリングで９６個のワード線を持ち、１ブロック当たり２４ストリングを持つｐ−ＢｉＣＳについて説明する。ちなみに、ブロック数を１０２４個とする。即ち、図５に示すブロックが１０２４個設けられているものとする。さらに、１つのメモリセルに２ビットのデータを記憶するものとする。この２ビットはロワーページ（lower page）アドレスとアッパーページ（upper page）アドレスにより区別される。
この場合、ブロックアドレスの表現に１０ビット、ストリングアドレスの表現に５ビットが必要となる。またハーフストリングアドレスを表現しようとすると６ビットが必要となる。
本来、数ビット書き込みができないセルがあっても、ＥＣＣで救済可能なため、問題とならない。しかし、今回は、説明を簡単化するため、１ビットでも書けないビットが存在すると、書き込み失敗となり、不良ページになるとする。不良ページの例及びその不良に対する対策を(1)〜(3)に挙げる。
(1) Block204 のstring9 のワード線ＷＬ５のロワーページのプログラム時に書き込み不良が起ったとする。この原因は、このページのセルのうち、１つが書き込み／消去を繰り返し、高電圧のストレスに曝されているうちに物理的に壊れたことにより、書き込みができなくなったものである。このメモリセルに起因する不良は、このセルを含む string9 のワード線ＷＬ５により選択されるロワーページ／アッパーページの書き込みが不良となるが、例えば string10 のワード線ＷＬ５は問題なく書き込みできる。この場合、Block204 のsting9 のアドレスを管理領域１１ｂに登録する。
(2) Block435 の string0 のワード線ＷＬ６のロワーページのプログラム時に書き込み不良が起こったとする。その原因は、ダイソートテストはパスしたにも拘わらず、使用中にワード線ＷＬ６とＷＬ７がショートしてしまったことによって書き込みができなくなってしまったためである。このIn/Out 側の駆動に起因する不良の場合、ワード線ＷＬ６とＷＬ７がショートしているため、Block435 の全 string （string0 〜 string23）のワード線に属するページは全て書き込み不可となる。この場合、Block435 の string0 から string23 のアドレスを管理領域１１ｂに登録する。
(3) Block687 の string3 のワード線ＷＬ０のロワーページのプログラム時に書き込み不良が起こったとする。その原因は、このページのセルのＵ字型 string に埋め込まれているポリシリコン柱にあったボイドによって、ポリシリコンが突然切断されたためである。この不良の場合、string3 に属するページは全て不良となる。その他のストリング、例えば string4 に属するページへの書き込みは問題ない。この場合、Block687 の string3 のアドレスを管理領域１１ｂに登録する。
メモリコントローラ２０は、パワーオンリセット処理の終了後、管理領域１１ｂのデータを読み出し、メモリコントローラ２０のＲＡＭに転送する。この後、ＲＡＭに登録されているアドレスにはアクセスしないように制御される。
上記第２の実施形態によれば、消去単位など、物理的な制約で決まるフィジカルブロック内を、ロジカルブロックに分割し、ロジカルブロック毎にバッドブロックとして扱うことができる。このため、書き込み失敗などが起こった場合、バッドブロックによって、使用不可となるエリアを小さくすることが可能となる。したがって、必要な拡張ブロック数を削減できチップ面積を削減することができる。
ｐ−ＢｉＣＳメモリの場合、ワード線を共有しているストリングを同一ブロック（不良が発生したときの置き換え単位）とする代わりに、ストリング単位、又はｐ−ＢｉＣＳメモリのハーフストリング単位、即ちＳＧＤ−ｐｉｐｅ間、ｐｉｐｅ−ＳＧＳ間を別のロジカルブロックとすることで、不良ブロックの最小単位を小さくすることができ、不良が発生した際の救済効率を大幅に向上させることができる。
すなわち、後天性の不良に関しては、自由にロジカルブロックを設定することが可能であり、例えば上述したように、図１１に示すハーフストリングを第２ロジカルブロックとすることができ、最小単位としては、ワード線単位での管理も可能である。また、例えばワード線４本などのように、複数のワード線をロジカルブロックとしてグルーピングして管理することも可能である。
（第３の実施形態）
図１２は、第３の実施形態を示すものであり、ロウデコーダの回路構成を示す図である。
第３の実施形態は、平面型のＮＡＮＤフラッシュメモリに図６に示す回路を適用した例を示している。ロウデコーダ自体の構成は、図６と実質的に同様であり、メモリとして通常のＮＡＮＤフラッシュメモリが用いられている。ワード線ＷＬ０〜ＷＬ１２７は、ワード線ＷＬ０〜ＷＬ６３と、ワード線ＷＬ６４〜ＷＬ１２７の２つのグループに分けられる。
第３の実施形態の場合、SEL_L は、ワード線ＷＬ０からＷＬ６３が選択された場合にハイレベルとなる信号であり、SEL_R は、ワード線ＷＬ６４からＷＬ１２７が選択された場合にハイレベルになる信号である。例えば、ワード線ＷＬ０とＷＬ１がショートしていた場合、このロジカルブロックのラッチ回路３１ａに BBF_L（ハイレベル）がセットされる。このようにすることにより、例えば書き込み動作時に、ワード線ＷＬ０からＷＬ６３のいずれかが選択された場合、このロジカルブロックが非選択状態となる。したがって、ワード線ＷＬ０とＷＬ１とがショートしていることが他に悪影響を及ぼすことがない。一方、このロジカルブロックのワード線ＷＬ６４〜ＷＬ１２７が選択された場合、このロジカルブロックは選択状態となる。
このとき、ワード線ＷＬ６４〜ＷＬ１２７のうち、選択ワード線にはＶPGM が印加され、選択ワード線の周辺のワード線には、ＶＩＳＯ／ＶＧＰなどのブーストオプションに応じた電圧が転送される。一方、ワード線ＷＬ０からＷＬ６３には全て Ｖpass が転送される。このため、ワード線ＷＬ０とＷＬ１がショートしていても問題にはならない。
つまり、仮に隣接するワード線同士の短絡があったとしても、この短絡部から離れた位置に配置されたワード線は、問題なく使用できる可能性が高い。例えばワード線ＷＬ５とＷＬ６に短絡が生じた場合において、ワード線ＷＬ６４〜ＷＬ１２７を不良とせずに使用することができる。
第３の実施形態によれば、直列接続された複数のメモリセルからなるＮＡＮＤストリングにおいて、ワード線の短絡が生じている場合においても、そのＮＡＮＤストリング全体を不良とせず、ＮＡＮＤストリングの半分を使用可能としている。このため、バッドブロックの発生頻度を抑えることが可能となる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。メモリセルアレイの構成は必ずしもｐ−ＢｉＣＳに限るものではなく、半導体基板上にメモリセルを積層した積層型の記憶装置に適用することができる。さらに、ｐ−ＢｉＣＳの構造も図１に何ら限定されるものではなく、仕様に応じて適宜変更可能である。さらに、ロウデコーダの構成は、図６や図１２に何ら限定されるものではなく、仕様に応じて適宜変更可能である。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…ＢｉＣＳフラッシュメモリ
１１…メモリセルアレイ
１１ａ…ＲＯＭヒューズ領域
１１ｂ…管理領域
１２…センスアンプ
１３…カラムアドレスバッファ／カラムデコーダ
１４、１４ｎ、１４ｎ＋１…ロウデコーダ
１５…制御回路
１６…電圧生成回路
１７…パワーオン検出回路
１８…ロウアドレスバッファ
１９…入出力バッファ
２０…メモリコントローラ
３１ａ，３１ｂ…ラッチ
３２ａ，３２ｂ…インバータ
３３ａ，３３ｂ，３４ａ，３４ｂ，３５…ＡＮＤゲート
３６…ＯＲゲート

Claims (5)

  1. 複数のメモリセルそれぞれに接続されたワード線を共通にもつＮＡＮＤストリングの集合を物理ブロックとして有するメモリセルアレイと、
    複数のワード線を駆動するロウデコーダと、
    を具備し、
    前記物理ブロックは、複数の第１論理ブロックに分割され、
    前記ロウデコーダは、
    前記複数の第１論理ブロックそれぞれに対応して設けられ、対応する第１論理ブロック内に不良がある場合、不良を示すフラグを記憶する複数のラッチ回路と、
    選択されたワード線が属する第１論理ブロックに対応する前記ラッチ回路に前記フラグが記憶されている場合、前記第１論理ブロックに属するワード線の駆動を阻止し、
    選択されたワード線が属する第１論理ブロックに対応する前記ラッチ回路に前記フラグが記憶されていない場合、前記第１論理ブロックを含む物理ブロックに属するワード線の駆動を許可する駆動回路と、
    を具備することを特徴とする不揮発性半導体記憶装置。
  2. 前記メモリセルアレイは、前記複数の第１論理ブロックそれぞれに対応する不良を示すフラグが記憶された第１の領域をさらに有し、
    前記第１の領域の不良を示すフラグは、電源投入後に読み出され、前記複数の第１論理ブロックそれぞれに対応するラッチ回路にセットされることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記第１論理ブロックは、複数の第２論理ブロックに分割されており、
    前記メモリセルアレイは、前記複数の第２論理ブロックそれぞれに対応して不良を示すフラグを記憶することが可能な第２の領域を有し、
    前記第２の領域の不良を示すフラグに対する第２論理ブロックの選択を阻止するコントローラを
    さらに備えることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
  4. 前記ロウデコーダは、
    複数の第１論理ブロックを選択する選択信号及び前記不良を示すフラグを設定するための信号に基づき前記複数のラッチ回路のそれぞれに前記不良を示すフラグを設定する複数の第１論理回路と、
    前記複数の第１論理回路の出力信号と前記選択信号が供給され、前記駆動回路を構成する第２論理回路とを具備することを特徴とする請求項１乃至請求項３の何れか１項に記載の不揮発性半導体記憶装置。
  5. 前記メモリセルアレイは、
    半導体基板上に柱状に形成されたシリコン層と、
    前記シリコン層の側壁面を囲むようにトンネル絶縁膜，電荷蓄積層，及びブロック絶縁膜が形成されたゲート絶縁膜部と、
    前記ゲート絶縁膜部の側壁面を囲むように形成され、且つ前記基板上に複数の層間絶縁膜と前記ワード線となる複数の制御ゲート電極層が交互に積層された積層構造部とを有し、
    前記シリコン層，トンネル絶縁膜，電荷蓄積層，ブロック絶縁膜，及び制御ゲート電極層からなる縦型トランジスタでメモリセルが構成され、
    隣接する２つのシリコン層が底部で電気的に接続されて１つのＮＡＮＤストリングが構成され、
    前記ＮＡＮＤストリングの一方の前記シリコン層に設けられたメモリセルに接続されたワード線が第１の方向に引き出されて前記第１グループが構成され、他方のシリコン層に設けられたメモリセルに接続されたワード線が第２の方向に引き出されて前記第２グループが構成され、同一方向に引き出された同一層のワード線は共通接続されていることを特徴とする請求項１乃至請求項４の何れか１項に記載の不揮発性半導体記憶装置。
JP2011004953A 2011-01-13 2011-01-13 不揮発性半導体記憶装置 Active JP5377526B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2011004953A JP5377526B2 (ja) 2011-01-13 2011-01-13 不揮発性半導体記憶装置
US13/242,902 US8526241B2 (en) 2011-01-13 2011-09-23 Non-volatile semiconductor memory device capable of improving failure-relief efficiency
US13/931,305 US9007836B2 (en) 2011-01-13 2013-06-28 Non-volatile semiconductor memory device
US13/943,266 US8942040B2 (en) 2011-01-13 2013-07-16 Non-volatile semiconductor memory device capable of improving failure-relief efficiency
US14/569,246 US9147474B2 (en) 2011-01-13 2014-12-12 Non-volatile semiconductor memory device capable of improving failure-relief efficiency
US14/669,407 US9437301B2 (en) 2011-01-13 2015-03-26 Non-volatile semiconductor memory device
US15/227,358 US9741439B2 (en) 2011-01-13 2016-08-03 Non-volatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011004953A JP5377526B2 (ja) 2011-01-13 2011-01-13 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2012146369A JP2012146369A (ja) 2012-08-02
JP5377526B2 true JP5377526B2 (ja) 2013-12-25

Family

ID=46490652

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011004953A Active JP5377526B2 (ja) 2011-01-13 2011-01-13 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (3) US8526241B2 (ja)
JP (1) JP5377526B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9640269B2 (en) 2015-08-27 2017-05-02 Kabushiki Kaisha Toshiba Semiconductor memory device
US11061610B2 (en) 2018-06-14 2021-07-13 Toshiba Memory Corporation Memory system
US11735265B2 (en) 2021-02-16 2023-08-22 Kioxia Corporation Nonvolatile semiconductor memory device and operating method thereof

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5377526B2 (ja) * 2011-01-13 2013-12-25 株式会社東芝 不揮発性半導体記憶装置
US9007836B2 (en) * 2011-01-13 2015-04-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR20120095226A (ko) * 2011-02-18 2012-08-28 삼성전자주식회사 메모리 코어 및 이를 포함하는 반도체 메모리 장치
JP5684161B2 (ja) * 2012-01-26 2015-03-11 株式会社東芝 半導体装置
KR20130088348A (ko) * 2012-01-31 2013-08-08 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 소자
JP2014167842A (ja) * 2013-02-28 2014-09-11 Toshiba Corp 半導体記憶装置及びそのコントローラ
US8902657B2 (en) * 2012-09-07 2014-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device and controller
JP2014063551A (ja) * 2012-09-21 2014-04-10 Toshiba Corp 半導体記憶装置
JP2014063556A (ja) * 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置
US9007860B2 (en) * 2013-02-28 2015-04-14 Micron Technology, Inc. Sub-block disabling in 3D memory
US20150006784A1 (en) 2013-06-27 2015-01-01 Sandisk Technologies Inc. Efficient Post Write Read in Three Dimensional Nonvolatile Memory
US9063671B2 (en) 2013-07-02 2015-06-23 Sandisk Technologies Inc. Write operations with full sequence programming for defect management in nonvolatile memory
US9218242B2 (en) 2013-07-02 2015-12-22 Sandisk Technologies Inc. Write operations for defect management in nonvolatile memory
JP2015036999A (ja) * 2013-08-13 2015-02-23 株式会社東芝 不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステム
US9240420B2 (en) * 2013-09-06 2016-01-19 Sandisk Technologies Inc. 3D non-volatile storage with wide band gap transistor decoder
CN104461750B (zh) * 2013-09-25 2018-05-04 北京兆易创新科技股份有限公司 一种NAND flash的访问方法和装置
US9043537B1 (en) 2013-11-21 2015-05-26 Sandisk Technologies Inc. Update block programming order
US9058881B1 (en) 2013-12-05 2015-06-16 Sandisk Technologies Inc. Systems and methods for partial page programming of multi level cells
US9244631B2 (en) 2013-12-06 2016-01-26 Sandisk Technologies Inc. Lower page only host burst writes
US9552244B2 (en) 2014-01-08 2017-01-24 Qualcomm Incorporated Real time correction of bit failure in resistive memory
JP5719944B1 (ja) 2014-01-20 2015-05-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
KR102125568B1 (ko) * 2014-02-19 2020-06-23 에스케이하이닉스 주식회사 반도체 장치 및 그 테스트 방법
JP2015176627A (ja) * 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置
KR20150111692A (ko) * 2014-03-26 2015-10-06 삼성전자주식회사 메모리 컨트롤러 구동방법 및 메모리 컨트롤러를 포함하는 메모리 시스템
US8902652B1 (en) 2014-05-13 2014-12-02 Sandisk Technologies Inc. Systems and methods for lower page writes
US8886877B1 (en) 2014-05-15 2014-11-11 Sandisk Technologies Inc. In-situ block folding for nonvolatile memory
KR102231441B1 (ko) * 2014-12-17 2021-03-25 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US9324441B1 (en) * 2015-01-20 2016-04-26 Sandisk Technologies Inc. Fast adaptive trimming of operating parameters for non-volatile memory devices
US9355735B1 (en) 2015-02-20 2016-05-31 Sandisk Technologies Inc. Data recovery in a 3D memory device with a short circuit between word lines
JP6271460B2 (ja) * 2015-03-02 2018-01-31 東芝メモリ株式会社 半導体記憶装置
KR102342849B1 (ko) 2015-03-04 2021-12-23 삼성전자주식회사 비휘발성 메모리 장치, 메모리 시스템, 상기 비휘발성 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
US10289480B2 (en) 2015-03-12 2019-05-14 Toshiba Memory Corporation Memory system
US9858009B2 (en) 2015-10-26 2018-01-02 Sandisk Technologies Llc Data folding in 3D nonvolatile memory
US9905307B1 (en) 2016-08-24 2018-02-27 Sandisk Technologies Llc Leakage current detection in 3D memory
JP6785168B2 (ja) 2017-02-28 2020-11-18 キオクシア株式会社 メモリシステム
JP6682471B2 (ja) 2017-03-24 2020-04-15 キオクシア株式会社 半導体記憶装置
US10324839B2 (en) 2017-11-03 2019-06-18 Micron Technology, Inc. Trim setting determination on a memory device
US10535415B2 (en) 2017-11-03 2020-01-14 Micron Technology, Inc. Trim setting determination for a memory device
JP6991084B2 (ja) * 2018-03-22 2022-01-12 キオクシア株式会社 不揮発性メモリデバイス及び制御方法
CN109887538B (zh) * 2019-03-05 2021-10-19 晶晨半导体(上海)股份有限公司 一种存储器的干扰死机的测试方法
KR20210080987A (ko) 2019-12-23 2021-07-01 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작방법
CN113228189B (zh) * 2021-03-30 2024-09-03 长江存储科技有限责任公司 具有嵌入式固件修复机制的存储器件

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3083547B2 (ja) 1990-07-12 2000-09-04 株式会社日立製作所 半導体集積回路装置
JPH04205798A (ja) * 1990-11-28 1992-07-27 Mitsubishi Electric Corp 半導体記憶装置の行デコーダ回路
JPH06119795A (ja) * 1992-10-02 1994-04-28 Hitachi Ltd 半導体記憶装置
US5822256A (en) * 1994-09-06 1998-10-13 Intel Corporation Method and circuitry for usage of partially functional nonvolatile memory
US6462985B2 (en) 1999-12-10 2002-10-08 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory for storing initially-setting data
JP3967537B2 (ja) 2000-10-30 2007-08-29 株式会社東芝 不揮発性半導体記憶装置
JP3916862B2 (ja) 2000-10-03 2007-05-23 株式会社東芝 不揮発性半導体メモリ装置
JP3872062B2 (ja) 2004-02-10 2007-01-24 シャープ株式会社 半導体記憶装置
JP4643315B2 (ja) * 2005-03-11 2011-03-02 株式会社東芝 半導体集積回路装置
JP5130646B2 (ja) 2005-06-06 2013-01-30 ソニー株式会社 記憶装置
JP4956068B2 (ja) 2006-06-30 2012-06-20 株式会社東芝 半導体記憶装置およびその制御方法
DE602006008480D1 (de) * 2006-09-13 2009-09-24 Hynix Semiconductor Inc NAND-Flash-Speichervorrichtung mit ECC-geschütztem reserviertem Bereich für nicht-flüchtige Speicherung von Redundanzdaten
JP2008123330A (ja) * 2006-11-14 2008-05-29 Toshiba Corp 不揮発性半導体記憶装置
US7675776B2 (en) 2007-12-21 2010-03-09 Spansion, Llc Bit map control of erase block defect list in a memory
JP5072696B2 (ja) * 2008-04-23 2012-11-14 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2010103255A (ja) * 2008-10-22 2010-05-06 Toshiba Corp 三次元積層型不揮発性半導体メモリ及びメモリカード
JP2010118530A (ja) * 2008-11-13 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
JP5297342B2 (ja) * 2009-11-02 2013-09-25 株式会社東芝 不揮発性半導体記憶装置
KR101691092B1 (ko) * 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
KR20110099883A (ko) * 2010-03-03 2011-09-09 삼성전자주식회사 홀수의 매트들을 갖는 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 배속 동작 방법
JP2012069606A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP5377526B2 (ja) * 2011-01-13 2013-12-25 株式会社東芝 不揮発性半導体記憶装置
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
JP2014063551A (ja) 2012-09-21 2014-04-10 Toshiba Corp 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9640269B2 (en) 2015-08-27 2017-05-02 Kabushiki Kaisha Toshiba Semiconductor memory device
US11061610B2 (en) 2018-06-14 2021-07-13 Toshiba Memory Corporation Memory system
US11735265B2 (en) 2021-02-16 2023-08-22 Kioxia Corporation Nonvolatile semiconductor memory device and operating method thereof

Also Published As

Publication number Publication date
US20120182803A1 (en) 2012-07-19
JP2012146369A (ja) 2012-08-02
US20150098273A1 (en) 2015-04-09
US9147474B2 (en) 2015-09-29
US20130308384A1 (en) 2013-11-21
US8942040B2 (en) 2015-01-27
US8526241B2 (en) 2013-09-03

Similar Documents

Publication Publication Date Title
JP5377526B2 (ja) 不揮発性半導体記憶装置
US9741439B2 (en) Non-volatile semiconductor memory device
US9455048B2 (en) NAND flash word line management using multiple fragment pools
JP5542737B2 (ja) 不揮発性半導体記憶装置
US7551510B2 (en) Memory block reallocation in a flash memory device
US9659666B2 (en) Dynamic memory recovery at the sub-block level
JP4945183B2 (ja) メモリコントローラ
US10332603B2 (en) Access line management in a memory device
CN106340324B (zh) 半导体存储装置、其不良列救济方法及冗余信息设定方法
JP2003217288A (ja) リードディスターブを緩和したフラッシュメモリ
US11508443B2 (en) Nonvolatile memory device including a peripheral circuit to verify a program operation
CN104064219A (zh) 半导体存储装置、控制器、和存储器系统
US9230661B2 (en) Determining soft data for combinations of memory cells
JP2013254538A (ja) 不揮発性半導体記憶装置
US9564219B2 (en) Current based detection and recording of memory hole-interconnect spacing defects
US20120063237A1 (en) Nonvolatile memory device and method of operating the same
US20160124664A1 (en) Block Level Local Column Redundancy Methods for Higher Yield
JP2021047939A (ja) 半導体記憶装置
JP2017152066A (ja) 不揮発性半導体記憶装置及びメモリシステム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130611

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130809

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130827

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130924

R151 Written notification of patent or utility model registration

Ref document number: 5377526

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350