JP6682471B2 - 半導体記憶装置 - Google Patents

Description

本実施形態は、半導体記憶装置に関する。

半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

特開２００３−２１７２９３号公報

動作信頼性を向上できる半導体記憶装置を提供する。

実施形態の半導体記憶装置は、半導体記憶装置は、ワード線に接続されるメモリセルと、複数のメモリセルを備えるブロックと、少なくとも第１ブロック、第２ブロック及び第１不良ブロックを備える第１グループと、少なくとも第３ブロック、第４ブロック及び第２不良ブロックを備える第２グループと、第１グループを制御する第１デコード回路と、第２グループを制御する第２デコード回路と、を備え、第１ブロックを選択する場合、第１デコード回路は、第１ブロックのワード線に第１電圧を転送し、第２ブロックのワード線に第１電圧よりも低い第２電圧を転送し、第１不良ブロックのワード線を電気的に浮遊状態にし、第２デコード回路は、第３ブロック、第４ブロック、及び第２不良ブロックのワード線を電気的に浮遊状態にする。

図１は、半導体記憶装置を含むメモリシステムの構成を示す図である。 図２は、ＮＡＮＤ型フラッシュメモリのブロック図である。 図３は、メモリセルアレイの構成を示す図である。 図４は、ロウデコーダの構成を示す図である。 図５は、第１回路の構成を示す図である。 図６は、第２回路の構成を示す図である。 図７は、選択部の構成を示す図である。 図８は、ＷＬＳＷの構成を示す図である。 図９は、ブロック選択動作時の各信号の波形を示す図である。 図１０は、比較例に係るロウデコーダの構成を示す図である。 図１１は、ロウデコーダの他の構成を示す図である。 図１２は、選択部の他の構成を示す図である。 図１３は、ロウデコーダの更に他の構成を示す図である。 図１４は、選択部の更に他の構成を示す図である。 図１５は、第２回路の他の構成を示す図である。

以下に、構成された実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号の後ろの数字は、同様の構成を有する要素同士を区別するために用いられている。同じ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は、参照符号により参照される。例えば、参照符号ＢＬＫ＜０＞、ＢＬＫ＜１＞を付された要素を相互に区別する必要がない場合、これらの要素を包括的に参照符号ＢＬＫとして参照する。

＜１＞第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置の一例として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

＜１−１＞メモリシステムの構成について
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。

図１に示すようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びメモリコントローラ２００を備えている。メモリコントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤ^ＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、メモリシステム１は、ホストデバイス３００を更に備える構成であっても良い。また、複数のNANDチップとNAND I/Fが積層され、TSV(Through Silicon Via)を用いて接続されているメモリシステムでも良い
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００の構成の詳細は後述する。

メモリコントローラ２００は、ホストデバイス３００からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、消去等を命令する。

メモリコントローラ２００は、ホストインターフェイス回路２０１、内蔵メモリ（ＲＡＭ）２０２、プロセッサ（ＣＰＵ）２０３、バッファメモリ２０４、ＮＡＮＤインターフェイス回路２０５、及びＥＣＣ回路２０６を備えている。

ホストインターフェイス回路２０１は、コントローラバスを介してホストデバイス３００と接続され、メモリコントローラ２００と、ホストデバイス３００との通信を司る。そして、ホストインターフェイス回路２０１は、ホストデバイス３００から受信した命令及びデータを、それぞれＣＰＵ２０３及びバッファメモリ２０４に転送する。また、ホストインターフェイス回路２０１は、ＣＰＵ２０３の命令に応答して、バッファメモリ２０４内のデータをホストデバイス３００へ転送する。

ＮＡＮＤインターフェイス回路２０５は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続される。そして、ＮＡＮＤインターフェイス回路２０５は、ＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ２００の通信を司る。そして、ＮＡＮＤインターフェイス回路２０５は、ＣＰＵ２０３から受信した命令をＮＡＮＤ型フラッシュメモリ１００に転送する。また、ＮＡＮＤインターフェイス回路２０５は、データの書き込み時にはバッファメモリ２０４内の書き込みデータをＮＡＮＤ型フラッシュメモリ１００へ転送する。更に、ＮＡＮＤインターフェイス回路２０５は、データの読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをバッファメモリ２０４へ転送する。

ＮＡＮＤバスは、ＮＡＮＤインターフェイスに従った信号の送受信を実行する。この信号の具体例は、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号ＤＱである。

信号ＣＬＥ及びＡＬＥは、ＮＡＮＤ型フラッシュメモリ１００への入力信号ＤＱがそれぞれコマンド及びアドレスであることをＮＡＮＤ型フラッシュメモリ１００に通知する信号である。信号ＷＥｎはＬ（Ｌｏｗ）レベルでアサートされ、入力信号ＤＱをＮＡＮＤ型フラッシュメモリ１００に取り込ませるための信号である。「アサート」とは、信号（または論理）が有効（アクティブ）な状態とされていることを意味し、これに相対する用語として「ネゲート」は信号または論理が無効（インアクティブ）な状態とされていることを意味する。信号ＲＥｎもＬレベルでアサートされ、ＮＡＮＤ型フラッシュメモリ１００から出力信号ＤＱを読み出すための信号である。レディ・ビジー信号ＲＢｎは、ＮＡＮＤ型フラッシュメモリ１００がレディ状態（メモリコントローラ２００からの命令を受信出来る状態）であるか、それともビジー状態（メモリコントローラ２００からの命令を受信出来ない状態）であるかを示す信号であり、Ｌレベルがビジー状態を示す。入出力信号ＤＱは、例えば８ビットの信号である。そして入出力信号ＤＱは、ＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ２００との間で送受信されるデータの実体であり、コマンド、アドレス、書き込みデータ、及び読み出しデータ等である。

ＣＰＵ２０３は、メモリコントローラ２００全体の動作を制御する。例えば、ＣＰＵ２０３は、ホストデバイス３００から書き込み命令を受信した際には、ＮＡＮＤインターフェイス回路２０５に基づく書き込み命令を発行する。読み出し及び消去の際も同様である。またＣＰＵ２０３は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。更にＣＰＵ２０３は、各種の演算を実行する。例えば、データの暗号化処理やランダマイズ処理等を実行する。尚、上述したように、ホストデバイス３００が、メモリシステム１に含まれる場合においても、ＣＰＵ２０３は、メモリシステム１全体の動作を司る。

ＥＣＣ回路２０６は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわちＥＣＣ回路２０６は、データの書き込み時には書き込みデータに基づいてパリティを生成する。そして、ＥＣＣ回路２０６は、データの読み出し時には前記パリティからシンドロームを生成して誤りを検出し、誤りを訂正する。なお、ＣＰＵ２０３がＥＣＣ回路２０６の機能を有していても良い。

内蔵メモリ２０２は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２０３の作業領域として使用される。そして内蔵メモリ２０２は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。

＜１−２＞ＮＡＮＤ型フラッシュメモリの構成について
次に、図２を用いてＮＡＮＤ型フラッシュメモリ１００の構成について説明する。

図２に示すようにＮＡＮＤ型フラッシュメモリ１００は、大まかには周辺回路１１０及びコア部１２０を備えている。

コア部１２０は、メモリセルアレイ１３０、センスアンプ１４０、及びロウデコーダ１５０を備えている。

メモリセルアレイ１３０は、複数の不揮発性メモリセルトランジスタを備えており、複数の不揮発性メモリセルトランジスタのそれぞれがワード線及びビット線に関連付けられている。また、メモリセルアレイ１３０は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ＜０＞、ＢＬＫ＜１＞、ＢＬＫ＜２＞、ＢＬＫ＜３＞…）を備えている。また、複数のブロックＢＬＫ毎にグループ化される。本例では一例として、４つのブロックＢＬＫが一つのグループＧＰとしてグルーピングされる。また、グループＧＰは複数（本例ではｍ＋１（ｍ：整数）個）用意される。

データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことが出来る。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

ブロックＢＬＫの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリング１３１の集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、・・・）を備えている。もちろん、メモリセルアレイ１３０内のブロック数や、１ブロックＢＬＫ内のストリングユニット数は任意である。メモリセルアレイ１３０内のブロックの物理的な位置を示すものをブロックアドレスと呼ぶ。

ロウデコーダ１５０は、ブロックアドレスに対応するブロックを選択状態にし、選択されたブロックのワード線を所望の電圧状態にする。

センスアンプ１４０は、複数のセンスモジュール（不図示）を備える。複数のセンスモジュールは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータをセンスする。

周辺回路１１０は、シーケンサ１１１、レジスタ１１２、及びドライバ１１３等を備える。

シーケンサ１１１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。

レジスタ１１２は、種々の信号を記憶する。例えば、レジスタ１１２は、データの書き込みや消去動作のステータスを記憶し、これによってコントローラに動作が正常に完了したか否かを通知する。なお、レジスタ１１２は、種々のテーブルを記憶することも可能である。

ドライバ１１３は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１５０、センスアンプ１４０、及び図示せぬソース線ドライバに供給する。

＜１−３＞メモリセルアレイ
図３を用いてメモリセルアレイの構成について説明する。図３では、あるブロックＢＬＫを示している。図３に示すように、ブロックＢＬＫは複数のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１３１を含む。

ＮＡＮＤストリング１３１の各々は、複数のメモリセルトランジスタＭＴ（図３の例では４８個のメモリセルトランジスタＭＴ０〜ＭＴ４７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。

ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続される。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ４７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ４７に接続される。

また、メモリセルアレイ１３０内において同一列にあるＮＡＮＤストリング１３１の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但しＬは２以上の整数）に接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間で複数のＮＡＮＤストリング１３１を接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。

更に、メモリセルアレイ１３０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１３０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

＜１−４＞ロウデコーダ及びロウデコードにかかわる制御
図４〜図８を用いて、ロウデコーダ１５０の構成と、ブロックの選択動作（ブロック選択動作）時におけるロウデコーダ１５０の動作について説明する。ブロックの選択動作は、選択ブロックＢＬＫに対するアクセス（データ読み出し、データ書き込み、データ消去）動作時に行われる動作である。

ロウデコーダ１５０は、複数のブロック（グループＧＰ）単位で選択制御を行う。図４に示すように、ロウデコーダ１５０は、複数のデコード回路１５１を備えている。

＜１−４−１＞デコード回路
デコード回路１５１は、グループＧＰ毎（本例では４つのブロック毎）に設けられている。具体的には、本例ではｍ＋１個のグループＧＰに対応して、ｍ＋１個のデコード回路１５１が設けられている。デコード回路１５１は、受信信号（ＥＮ、ＡＤＤＲＥＳＳ）及びブロックの状態情報（ＧＯＯＤ、ＢＡＤ）に基づいて、１つのグループＧＰ(グループＧＰ内の４つのブロック)を選択する。つまり、受信信号（ＥＮ、ＡＤＤＲＥＳＳ）で選ばれたグループＧＰ内の選択ブロックの状態情報がＧＯＯＤであれば該当する信号ＢＬＫ＿ＳＥＬが“Ｈ”となり４つのＷＬＳＷ回路(グループＧＰ内の非選択ブロック含む)が選択される。また、受信信号（ＥＮ、ＡＤＤＲＥＳＳ）で選ばれたグループＧＰ内の選択ブロックの状態情報がＢＡＤであれば、該当する信号ＢＬＫ＿ＳＥＬは”Ｌ”となり４つのＷＬＳＷ回路は非選択状態となる。

なお、図中のＣＧ０はグループＧＰ内のブロックＢＬＫ＜０＞に対応するＣＧ線(ＷＬ線となる途中の信号線)を表し、複数本存在する。また図中のＳＧ０はＳＧＳ０及びＳＧＤ０を表し、グループＧＰ内のブロックＢＬＫ＜０＞に対応するＳＧ線(ＳＧＳ＿ｗｌやＳＧＤ＿ｗｌとなる途中の信号線)を表し、複数本存在してもよい。上記のようにグループＧＰ内のブロックＢＬＫに対応したＣＧ線及びＳＧ線のデコードは選択部ＨＶＳＷで行われる。つまり、選択部ＨＶＳＷは、ドライバ１１３により生成されたグループＧＰ内の選択ブロックＢＬＫ用の信号ＣＧ／ＳＧＳ／ＳＧＤとグループＧＰ内の非選択ブロックＢＬＫ用の信号ＵＣＧ／ＵＳＧＳ／ＵＳＧＤを選択部ＨＶＳＷデコードし、対応する各ＷＬＳＷ回路へ電圧を供給する。なお、“＜ｍ：０＞”という表記と“＜０＞〜＜ｍ＞”という表記は同義である。

以下では、一つのデコード回路１５１＜０＞に着目して説明する。

デコード回路１５１は、第１回路１５４と、第２回路１５５とを備えている。

＜１−４−２＞第１回路１５４
＜１−４−２−１＞第１回路１５４の構成
図５を用いて、デコード回路１５１＜０＞の第１回路１５４の構成について説明する。

第１回路１５４は、信号ＥＮ及びアドレスに基づいて、信号ＢＬＫ＿ＳＥＬ、及びＲＤＥＣ＿ＳＥＬを生成する。信号ＥＮ及びアドレスは、シーケンサ１１１から供給される
図５に示すように、例えば第１回路１５４は、ＰＭＯＳトランジスタ１５４ａ、１５４ｂ、ＮＭＯＳトランジスタ１５４ｆ、１５４ｇ、１５４ｈ、１５４ｉ、１５４ｊ、１５４ｋ＜０＞〜＜３＞、１５４ｌ＜０＞〜＜３＞、及びインバータ１５４ｃ、１５４ｄ、１５４ｅ、１５４ｍ＜０＞〜＜３＞、１５４ｎ＜０＞〜＜３＞を備えている。

ＰＭＯＳトランジスタ１５４ａは、ソースに電源電圧ＶＲＤが印加され、ゲートに信号ＥＮの反転信号ＥＮＢが供給され、ドレインがノードＮ１に接続される。

インバータ１５４ｃは、信号ＲＤＥＣ＿ＳＥＬを生成する。インバータ１５４ｃは、ノードＮ１から受信した信号をノードＮ２に反転出力する。信号ＲＤＥＣ＿ＳＥＬは、後述するように、第２回路１５５を制御するために用いられる。

ＰＭＯＳトランジスタ１５４ｂは、ソースに電源電圧ＶＲＤが印加され、ゲートに信号ＲＤＥＣ＿ＳＥＬが供給され、ドレインがノードＮ１に接続される。

インバータ１５４ｄは、ノードＮ２から受信した信号をノードＮ３に反転出力する。

インバータ１５４ｅは、ノードＮ３から受信した信号に基づき、信号ＢＬＫ＿ＳＥＬを生成する。信号ＢＬＫ＿ＳＥＬは、選択部１５７に入力される。

ＮＭＯＳトランジスタ１５４ｆ、１５４ｇ、１５４ｈ、及び１５４ｉは、グループＧＰに関するアドレス（グループアドレス）をデコードする為に設けられ、直列に配置される。なお、グループアドレスのデコード用の構成として４つのトランジスタを示したが、必ずしもこれに限らない。

ＮＭＯＳトランジスタ１５４ｊは、ドレインにグループアドレスのデコード結果が供給され、ゲートに信号ＥＮＢが供給され、ソースがノードＮ５に接続される。

インバータ１５４ｍ＜０＞〜＜３＞及び１５４ｎ＜０＞〜＜３＞は、グループＧＰ内のブロックＢＬＫ(この例では４つのブロック)に対応して設けられ、対応するグループＧＰ内のブロックＢＬＫが良好（ＧＯＯＤ）か、不良（ＢＡＤ）かを示すブロックの状態情報を記憶する。図５には図示していないが、Ｄ／Ｓなどのテストで不良となったグループＧＰ内のブロックＢＬＫに対応するＢＡＤノードを論理的に”Ｈ”レベルにセットする(対応するＧＯＯＤノードは論理的に”Ｌ”レベルにセットされる)。良好ブロックＢＬＫは、データの読み書きに使用されるが、不良ブロックＢＬＫは、データの読み書きに使用されない。本例の場合は、４つのグループＧＰ内のブロックＢＬＫの状態を記憶出来るように、４組のインバータ１５４ｍ及び１５４ｎが設けられる。具体的には、グループＧＰ内のブロックＢＬＫ＜Ｙ（Ｙ：整数）＞の状態は、インバータ１５４ｍ＜Ｙ＞及び１５４ｎ＜Ｙ＞のラッチ回路を構成している記憶回路に記憶される。より具体的には、本例の場合、ノードＮ６＜０＞〜＜３＞（良好情報記憶ノード）に、それぞれグループＧＰ内のブロックＢＬＫ＜０＞〜＜３＞が良好である事を示す情報（良好情報ＧＯＯＤ＜０＞〜＜３＞）が記憶される。また、ノードＮ８＜０＞〜＜３＞（不良情報記憶ノード）に、それぞれグループＧＰ内のブロックＢＬＫ＜０＞〜＜３＞が不良であることを示す情報（不良情報ＢＡＤ＜０＞〜＜３＞）が記憶される。例えば、良好情報記憶ノード（ノードＮ６＜０＞〜＜３＞）の電位が“Ｈ（Ｈｉｇｈ）”レベルの場合は、対応するグループＧＰ内のブロックＢＬＫが良好（ＧＯＯＤ）と判断される。また不良情報記憶ノード（ノードＮ８＜０＞〜＜３＞）の電位が“Ｈ”レベルの場合は、対応するグループＧＰ内のブロックＢＬＫが不良（ＢＡＤ）と判断される。なお、例えば良好情報（ＧＯＯＤ＜０＞〜＜３＞）または不良情報（ＢＡＤ＜０＞〜＜３＞）は、半導体記憶装置の出荷前の試験時等に各記憶ノードに記憶される。また、半導体記憶装置を使用することにより、良好なグループＧＰ内のブロックＢＬＫが不良ブロックＢＬＫになる場合がある。この場合は、メモリシステム１またはホストデバイス３００によって、良好情報（ＧＯＯＤ＜０＞〜＜３＞）または不良情報（ＢＡＤ＜０＞〜＜３＞）を更新しても良い。

本例では、４組のインバータ１５４ｍ及び１５４ｎに対応して、４つのＮＭＯＳトランジスタ１５４ｋが設けられる。ＮＭＯＳトランジスタ１５４ｋ＜０＞〜＜３＞は、ドレインにグループアドレスのデコード結果が供給され、それぞれのゲートに良好情報（ＧＯＯＤ＜０＞〜＜３＞）が供給され、それぞれのソースにノードＮ７＜０＞〜＜３＞が接続される。

ＮＭＯＳトランジスタ１５４ｌ＜０＞〜＜３＞は、インバータ１５４ｍ及び１５４ｎの組毎に設けられている。ＮＭＯＳトランジスタ１５４ｌ＜０＞〜＜３＞は、ドレインにグループアドレスのデコード結果が供給され、それぞれのゲートにグループＧＰ内のブロックＢＬＫアドレス（ＣＨＵＮＫ＜３：０＞）が供給され、ソースがグランドに接続される。

＜１−４−２−２＞第１回路１５４の動作
続いて、ブロックの選択動作時の第１回路１５４の動作について説明する。

シーケンサ１１１は、ブロック選択動作が始まる前は、信号ＥＮＢを“Ｌ“レベルとする。これにより、ノードＮ１は、ＰＭＯＳトランジスタ１５４ａ及び１５４ｂを介して充電される。この時点では、信号ＢＬＫ＿ＳＥＬは”Ｌ“レベルである。そして、シーケンサ１１１は、ブロック選択動作が始まると、信号ＥＮＢを“Ｈ“レベルとする。これにより、ノードＮ１の充電は完了する。

＜１−４−２−２−１＞デコード回路に対応するグループが選択される場合
デコード回路１５１に対応するグループが選択される場合について説明する。ブロック選択動作が始まると、シーケンサ１１１からアドレスが入力され、デコード回路１５１に対応するグループが選択されるので、ＮＭＯＳトランジスタ１５４ｆ、１５４ｇ、１５４ｈ、及び１５４ｉがオン状態となる。その後、信号ＥＮＢは“Ｌ”レベルから“Ｈ”レベルとなる。これにより、ノードＮ１がノードＮ５に電気的に接続される。そして、シーケンサ１１１からグループＧＰ内のブロックＢＬＫアドレスが入力され対応するＮＭＯＳトランジスタ１５４ｌがオン状態となり、良好なグループＧＰ内のブロックＢＬＫが選択される場合、ＮＭＯＳトランジスタ１５４ｋがオン状態となる。これにより、ノードＮ１は、グランドに電気的に接続されることとなる。その結果、ノードＮ１は“Ｌ”レベルとなり、信号ＲＤＥＣ＿ＳＥＬ及びＢＬＫ＿ＳＥＬは“Ｈ”レベルとなる。

また、不良のグループＧＰ内のブロックＢＬＫが選択される場合、ＮＭＯＳトランジスタ１５４ｋがオフ状態となる。これにより、ノードＮ１の電位は“Ｈ”レベルに維持され、信号ＲＤＥＣ＿ＳＥＬ及びＢＬＫ＿ＳＥＬは”Ｌ“レベルに維持される。

＜１−４−２−２−２＞デコード回路に対応するグループが選択されない場合
デコード回路１５１に対応するグループが選択されない場合について説明する。ブロック選択動作が始まると、シーケンサ１１１からアドレスが入力され、信号ＥＮＢは“Ｌ”レベルから“Ｈ”レベルとなるが、デコード回路１５１に対応するグループが選択されないので、ＮＭＯＳトランジスタ１５４ｆ、１５４ｇ、１５４ｈ、及び１５４ｉのいずれかがオフ状態となる。その結果、ノードＮ１の電位は“Ｈ”レベルに維持され、信号ＲＤＥＣ＿ＳＥＬ及びＢＬＫ＿ＳＥＬは”Ｌ“レベルに維持される。

＜１−４−３＞信号生成回路１５２及び第２回路１５５
次に、信号生成回路１５２及びデコード回路１５１＜０＞の第２回路１５５について説明する。

＜１−４−３−１＞信号生成回路１５２及び第２回路１５５の構成
図４に示すように、信号生成回路１５２（本実施例ではロウデコーダの外に配置）は、信号ＢＡＤＣＨＫ毎にＰＭＯＳトランジスタ１５２ａを備えている。ＰＭＯＳトランジスタ１５２ａは、信号ＢＡＤＣＨＫを生成する。具体的には本実施例では、４つの信号ＢＡＤＣＨＫ＜０＞〜＜３＞に対応して４つのＰＭＯＳトランジスタ１５２a＜０＞〜＜３＞が設けられている(本実施例では信号ＢＡＤＣＫＨを“Ｈ”レベルプリチャージ方式のためＰＭＯＳトランジスタが用いられている)。これはグループＧＰ内のブロックＢＬＫ数に対応したものであり、本実施例ではグループＧＰ内のブロックＢＬＫ数が４つであるため、信号ＢＡＤＣＨＫ及びＰＭＯＳトランジスタ１５２ａ＜０＞〜＜３＞は４セットある。ＰＭＯＳトランジスタ１５２ａはソースに電源電圧ＶＲＤ（ロウデコーダに使用される電源）が印可され、ゲートに信号ＧＢＣが供給され、ドレインが信号ＢＡＤＣＨＫを供給するための信号線に接続される。信号ＧＢＣは、シーケンサ１１１から供給される。なお、信号ＢＡＤＣＨＫを供給するための信号線は、他のデコード回路１５１の第2回路１５５にも接続される。本実施例では信号生成回路１５２のソースにＶＲＤ電源を使用しているが、本提案内容が実現できる限りにおいて別の電源でも構わない(必ずしもロウデコーダで使用されている電源である必要はない)。

図６に示すように、第２回路１５５は、グループＧＰ内のブロックＢＬＫ＜Ｙ＞に対応してＮＭＯＳトランジスタ１５５ａ＜Ｙ＞及び１５５ｂ＜Ｙ＞を備えている。具体的には図６に示すように、例えば第２回路１５５は、グループＧＰ内のブロックＢＬＫ＜０＞〜＜３＞に対応してＮＭＯＳトランジスタ１５５ａ＜０＞〜＜３＞、及び１５５ｂ＜０＞〜＜３＞を備えている。

ＮＭＯＳトランジスタ１５５ａ＜０＞〜＜３＞は、不良情報（ＢＡＤ＜０＞〜＜３＞）に基づいて、それぞれノードＮ９＜０＞〜＜３＞を放電する。ＮＭＯＳトランジスタ１５５ｂ＜０＞〜＜３＞は、信号ＲＤＥＣ＿ＳＥＬに基づいて、ノードＮ９＜０＞〜＜３＞を信号生成回路１５２が出力する信号ＢＡＤＣＨＫ＜０＞〜＜３＞の信号線に接続する。

＜１−４−３−２＞信号生成回路１５２及び第２回路１５５の動作
続いて、ブロックの選択動作時の信号生成回路１５２及び第2回路１５５の動作について説明する。

図４に示すように、まず信号生成回路１５２は、ブロックの選択動作が始まる前に、信号ＢＡＤＣＨＫ＜０＞〜＜３＞に係る信号を充電することで、信号ＢＡＤＣＨＫ＜０＞〜＜３＞を“Ｈ”レベルにし、次の＜１−４−３−２−１＞、＜１−４−３−２−２＞、＜１−４−４＞の処理が終わるまでは“Ｈ”レベルがフローティング状態で保持される。つまり上記の期間中、信号生成回路１５２のＰＭＯＳトランジスタ１５２ａはオフする。

＜１−４−３−２−１＞デコード回路に対応するグループが選択される場合
デコード回路１５１に対応するグループが選択される場合について説明する。ブロック選択動作が始まると、上述したように信号ＲＤＥＣ＿ＳＥＬが“Ｈ”レベルとなる。そのため、ＮＭＯＳトランジスタ１５５ｂ＜０＞〜＜３＞がオン状態となる。

そして、グループＧＰ内のブロックＢＬＫ＜Ｙ＞が不良ブロックである場合、ＢＡＤ＜Ｙ＞が“Ｈ”レベルとなる。これにより、ＮＭＯＳトランジスタ１５５ａ＜Ｙ＞がオン状態となる。その結果、信号ＢＡＤＣＨＫ＜Ｙ＞は“Ｈ”レベルから“Ｌ”レベルになる。

また、他方でグループＧＰ内のブロックＢＬＫ＜Ｙ＞が良好ブロックである場合、ＢＡＤ＜Ｙ＞が“Ｌ”レベルとなる。これにより、ＮＭＯＳトランジスタ１５５ａ＜Ｙ＞はオフ状態となる。その結果、信号ＢＡＤＣＨＫ＜Ｙ＞は“Ｈ”レベルに維持される。

＜１−４−３−２−２＞デコード回路に対応するグループが選択されない場合
次に、デコード回路１５１に対応するグループが選択されない場合について説明する。ブロック選択動作が始まると、上述したように信号ＲＤＥＣ＿ＳＥＬが“Ｌ”レベルとなる。そのため、ＮＭＯＳトランジスタ１５５ｂ＜０＞〜＜３＞がオフ状態となる。これにより、信号ＢＡＤＣＨＫ＜０＞〜＜３＞は“Ｈ”レベルに維持される。

＜１−４−４＞記憶部１５３
図４に示すように、記憶部１５３は、信号ＬＢＣに基づいて信号ＢＡＤＣＨＫ＜０＞〜＜３＞を記憶する。そして、記憶部１５３は、第３回路１５６に、信号ＢＡＤＣＨＫ＜０＞〜＜３＞を、信号ＢＡＤＣＨＫ＿ＬＡＴ＜０＞〜＜３＞として供給する。本例では、信号ＢＡＤＣＨＫ＜Ｙ＞が“Ｌ”レベルである場合、信号ＢＡＤＣＨＫ＿ＬＡＴ＜Ｙ＞も“Ｌ”レベルであるとする。他方で信号ＢＡＤＣＨＫ＜Ｙ＞が“Ｈ”レベルである場合、信号ＢＡＤＣＨＫ＿ＬＡＴ＜Ｙ＞も“Ｈ”レベルであるとする。信号ＬＢＣは、シーケンサ１１１から供給される。

＜１−４−５＞第３回路１５６
図４に示すように、第３回路１５６は、信号ＥＮ、アドレス、及び信号ＢＡＤＣＨＫ＿ＬＡＴ＜０＞〜＜３＞に基づいて、信号ＳＥＬ＜３：０＞、及びＵＳＥＬ＜３：０＞を下記要求を満たすように生成するロジック回路である(形式は問わず)。あるグループＧＰが選択された場合の第３回路１５６の動作を下記に記す。

具体的には、あるグループＧＰ内のブロックＢＬＫ＜Ｙ＞(本実施例ではグループＧＰ内の４つのブロックから１つのブロック)が選択され、且つそれに対応する信号ＢＡＤＣＨＫ＿ＬＡＴ＜Ｙ＞が“Ｈ”レベル（あるグループＧＰ内のブロックＢＬＫ＜Ｙ＞が良好ブロック）である場合には、第３回路１５６は、信号ＳＥＬ＜Ｙ＞を“Ｈ”レベルにし、信号ＵＳＥＬ＜Ｙ＞を“Ｌ”レベルにする。

また、あるグループＧＰ内のブロックＢＬＫ＜Ｙ＞ (本実施例ではグループＧＰ内の４つのブロックから１つのブロック)が選択され、且つそれに対応する信号ＢＡＤＣＨＫ＿ＬＡＴ＜Ｙ＞が“Ｌ”レベル（あるグループＧＰ内のブロックＢＬＫ＜Ｙ＞が不良ブロック）である場合には、第３回路１５６は、信号ＳＥＬ＜Ｙ＞、及びＵＳＥＬ＜Ｙ＞を“Ｌ”レベルにする。

また、あるグループＧＰ内のブロックＢＬＫで非選択のもの(グループＧＰ内の４つのブロックの内、３つのブロック)は、それに対応する信号ＳＥＬは“Ｌ”レベル、信号ＵＳＥＬは”Ｈ”レベルとなる。

＜１−４−６＞選択部１５７
次に、図７を用いて、図４の選択部１５７について説明する。ここでは、簡単のため、ワード線ＷＬ（本例ではワード線ＷＬ０〜ＷＬ４７）に関する選択部ＨＶＳＷに着目して説明する。なお、ＳＧＤ／ＳＧＳに関する選択部は従来通りの制御であるため、説明を割愛する。

＜１−４−６−１＞選択部１５７の構成
選択部１５７は、グループＧＰ内のブロックＢＬＫ＜Ｙ＞に対応して選択部ＨＶＳＷ＜Ｙ＞を備えている。具体的には図７に示すように、例えば選択部１５７は、グループＧＰ内のブロックＢＬＫ＜０＞〜＜３＞に対応して選択部ＨＶＳＷ＜０＞〜＜３＞を備えている。選択部ＨＶＳＷ＜０＞〜＜３＞は、それぞれ、ＮＭＯＳトランジスタ１５７ａ、１５７ｂを備えている。

ＮＭＯＳトランジスタ１５７ａ＜０＞〜＜３＞は、それぞれの一端はＣＧ０、ＣＧ１、ＣＧ２、およびＣＧ３に接続され、それぞれのゲートに信号ＵＳＥＬ＜０＞〜＜３＞が供給され、それぞれのもう一端はノードＮ１０に接続される。電圧ＵＣＧは、選択されたグループＧＰの内の非選択ブロック(本実施例では４つのブロックの内の３つのブロック。１つは選択ブロック)のワード線ＷＬに転送される電圧である。

ＮＭＯＳトランジスタ１５７ｂ＜０＞〜＜３＞は、それぞれの一端はＣＧ０、ＣＧ１、ＣＧ２、およびＣＧ３に接続され、それぞれのゲートに信号ＳＥＬ＜０＞〜＜３＞が供給され、それぞれのドレインはノードＮ１１に接続される。電圧ＣＧは、選択されたグループＧＰ内の選択ブロックのワード線ＷＬに転送される電圧である。

＜１−４−６−２＞選択部１５７とＷＬＳＷ回路の動作
次に、図７および図８を用いて、選択されたグループＧＰ内のＷＬＳＷ回路と選択部１５７の動作について説明する。

＜１−４−６−２−１＞デコード回路に対応するグループが選択される場合
デコード回路１５１に対応するグループが選択される場合について説明する。ブロック選択動作が始まると、上述したように信号ＢＬＫ＿ＳＥＬは“Ｈ”レベルとなる。これにより、選択されたグループＧＰ内の４つのＷＬＳＷ回路はオン(接続)状態となる。つまり、選択されたグループＧＰ内の４つのＷＬＳＷ回路に設けられたＮＭＯＳトランジスタ１５８ａ、１５８ｂ、および１５８ｃはオン状態となる（図８参照）。

更に、選択されたグループＧＰ内の選択ブロックＢＬＫ＜Ｙ＞が良好ブロックである場合は、信号ＵＳＥＬ＜Ｙ＞は“Ｌ”レベルとなり、信号ＳＥＬ＜Ｙ＞は“Ｈ”レベルとなる。これにより、ＮＭＯＳトランジスタ１５７ａ＜Ｙ＞がオフ状態、ＮＭＯＳトランジスタ１５７ｂ＜Ｙ＞がオン状態、となる。その結果、ブロックＢＬＫ＜Ｙ＞に係るワード線ＷＬ（ＢＬＫ＜Ｙ＞）に電圧ＣＧが転送される。

選択されたグループＧＰ内の非選択ブロックＢＬＫ＜Ｙ＞が良好ブロックである場合は、信号ＵＳＥＬ＜Ｙ＞は“Ｈ”レベルとなり、信号ＳＥＬ＜Ｙ＞は“Ｌ”レベルとなる。これにより、ＮＭＯＳトランジスタ１５７ａ＜Ｙ＞はオン状態、及びＮＭＯＳトランジスタ１５７ｂ＜Ｙ＞はオフ状態となる。その結果、ブロックＢＬＫ＜Ｙ＞に係るワード線ＷＬ（ＢＬＫ＜Ｙ＞）に電圧ＵＣＧが転送される。

選択されたグループＧＰ内の非選択ブロックＢＬＫ＜Y＞が不良ブロックである場合は、信号ＳＥＬ＜Ｙ＞、信号ＵＳＥＬ＜Ｙ＞はともに“Ｌ”レベルとなる。これにより、ＮＭＯＳトランジスタ１５７ａ＜Ｙ＞及びＮＭＯＳトランジスタ１５７ｂ＜Ｙ＞はともにオフ状態となる。その結果、ブロックＢＬＫ＜Ｙ＞に係るワード線ＷＬ（ＢＬＫ＜Ｙ＞）はフローティング状態となる。

選択されたグループＧＰ内の選択ブロックＢＬＫ＜Ｙ＞が不良ブロックである場合は、信号ＢＬＫ＿ＳＥＬが“Ｌ”レベルとなるため、選択されたグループＧＰ内のブロックＢＬＫのワード線ＷＬは電気的に浮遊状態となる（選択されない）。

＜１−４−６−２−２＞デコード回路に対応するグループが選択されない場合
デコード回路１５１に対応するグループが選択されない場合について説明する。ブロック選択動作が始まると、上述したように信号ＢＬＫ＿ＳＥＬは“Ｌ”レベルとなる。これにより、選択されていないグループＧＰ内のＷＬＳＷ回路はオフ状態となるため、非選択グループのワード線ＷＬは電気的に浮遊状態となる。 デコード回路１５１＜０＞の構成について説明したが、デコード回路１５１＜１＞〜＜ｍ＞も、上述したデコード回路１５１＜０＞と同様の構成である。

＜１−５＞ブロック選択動作時の信号の波形
図９を用いて、ブロック選択動作時の、各信号の波形について説明する。ここでは、選択されるグループに係るデコード回路１５１及び関係する制御回路に係る信号に着目して説明する。

[時刻Ｔ０]
ブロック選択動作の開始前において、シーケンサ１１１は、信号ＥＮ、ＧＢＣ、及びＬＢＣを“Ｌ”レベルにする。上述したように、時刻Ｔ０の時点では、信号ＲＤＥＣ＿ＳＥＬ、ＢＬＫ＿ＳＥＬは“Ｌ”レベルとなる。

[時刻Ｔ１]
ブロック選択動作が開始されると、シーケンサ１１１は、信号ＥＮ、及びＧＢＣを“Ｈ”レベルにし、アドレスをデコード回路１５１に供給する。時刻Ｔ１〜時刻Ｔ２の間に、第１回路１５４は、選択されたグループＧＰについて信号ＲＤＥＣ＿ＳＥＬ、ＢＬＫ＿ＳＥＬを“Ｈ”レベルにする。

[時刻Ｔ２]
信号生成回路１５２及び第２回路１５５は、不良ブロックに対応する信号ＢＡＤＣＨＫを“Ｌ”レベルにし、良好ブロックに関する信号ＢＡＤＣＨＫを“Ｈ”レベル(フローティングの“Ｈ”)に維持する。同様に、不良ブロックに対応する信号ＢＡＤＣＨＫ＿ＬＡＴは“Ｌ”レベルとなり、良好ブロックに関する信号ＢＡＤＣＨＫ＿ＬＡＴは“Ｈ”レベルとなる。

[時刻Ｔ３]
信号ＢＡＤＣＨＫが安定した後、シーケンサ１１１は、信号ＬＢＣを“Ｈ”レベルにする。これにより、記憶部１５３は、信号ＢＡＤＣＨＫ＿ＬＡＴを記憶する。そして、選択部１５７は、上述したグループＧＰ内の４ブロックのＣＧ線の選択動作を行う。

その後、シーケンサ１１１は、信号ＥＮ、ＧＢＣ、及びＬＢＣを“Ｌ”レベルにすることにより、ブロック選択動作が終了する。

＜１−６＞効果
以下に、上述した実施形態の効果を説明するために、図１０を用いて、比較例について説明する。

複数のブロックを共有して選択するロウデコーダにおいて、選択ブロックと非選択ブロックとがある。選択ブロックのワード線ＷＬには選択用の電圧(ＣＧ)が印可され、非選択ブロックのワード線には非選択用の電圧(ＵＣＧ)が印可される。これは半導体記憶装置の面積削減のためには重要な技術である。

図１０に示すように、比較例に係る半導体記憶装置では、選択されたグループの選択ブロックは不良情報を読み出すが、非選択ブロックは不良情報を読み出さない。そのため、非選択ブロックのワード線ＷＬには共通のＵＣＧ電圧が印可される。選択されたグループ内の非選択ブロックのうち、不良ブロックを含む事がある。しかし、比較例では、その不良ブロックが不良ブロック化されていても、選択グループ内の他の良好ブロックを選択した場合に、非選択ブロックに印可されるＵＣＧ電圧が印加される。その結果、非選択ブロックに欠陥のリーク電流が流れ、ＵＣＧ電圧の降下や動作電流の増加を招く可能性がある。そのため、比較例のように複数のブロックを共有するロウデコーダでは、歩留りを落とす可能性があり、また後天的に不良ブロックが発生した場合の信頼性が低下する可能性がある。

上述した実施形態によれば、半導体記憶装置は複数ブロックを同時選択するロウデコーダにおいて、グループＧＰ内のブロックＢＬＫのうち、良好ブロックと不良ブロックとを同時に判別できる(従来動作から時長なしで判別可能)。そして、半導体記憶装置は選択されたグループＧＰ内の不良ブロックを電気的に浮遊状態にする。これにより、選択されたグループＧＰ内の非選択ブロックに不良ブロックが存在した場合に、その不良ブロックを電気的に浮遊状態にすることで不良ブロックに意図しない電流が流れることを抑制することができる。

不良ブロックは様々な要因で“不良”と判定される。ブロックが不良であると判定される要因として、“電流リーク”に係る不良が考えられる。このような不良ブロックに対して電圧ＵＣＧを転送すると、電圧ＵＣＧの電圧レベルによっては不良ブロックに大電流が流れる場合がある。その結果、他のブロックの選択動作に悪影響を及ぼすことがある。そのため、不良ブロックを電気的に浮遊状態にすることが望ましい。

上述した実施形態によれば、不良ブロックは常に電気的に浮遊状態にされる。そのため、上述したような問題が起こることがない。その結果、上述した実施形態によれば、動作性能を落とすことなく動作信頼性(歩留り)を向上できる半導体記憶装置を提供することが可能となる。

＜２＞第２実施形態
第２実施形態について説明する。第２実施形態では、選択部１５７の別の例について説明する。尚、第２実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る記憶装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。

＜２−１＞ロウデコーダ
図１１、及び図１２を用いて、ロウデコーダ１５０の構成と、ブロックの選択動作時におけるロウデコーダ１５０の動作について説明する。

＜２−１−１＞第３回路１５６
図１１に示すように、第３回路１５６は、信号ＥＮ、アドレス、及び信号ＢＡＤＣＨＫ＿ＬＡＴ＜０＞〜＜３＞に基づいて、信号ＵＣＧＳＷ＜３：０＞、ＳＥＬ＜３：０＞、及びＵＳＥＬ＜３：０＞を生成する。

具体的には、あるグループＧＰ内のブロックＢＬＫ＜Ｙ＞が選択され、且つ信号ＢＡＤＣＨＫ＿ＬＡＴ＜Ｙ＞が“Ｈ”レベル（ブロックＢＬＫ＜Ｙ＞が良好ブロック）である場合には、第３回路１５６は、信号ＳＥＬ＜Ｙ＞を“Ｈ”レベルにし、信号ＵＳＥＬ＜Ｙ＞を“Ｌ”、信号ＵＣＧＳＷ＜Ｙ＞を“Ｌ”レベルにする。

また、あるグループＧＰ内の非選択ブロック＜Ｙ＞で、対応する信号ＢＡＤＣＨＫ＿ＬＡＴ＜Ｙ＞が“Ｈ”レベル（ブロックＢＬＫ＜Ｙ＞が良好ブロック）である場合には、第３回路１５６は、信号ＳＥＬ＜Ｙ＞を“Ｌ”レベルにし、信号ＵＣＧＳＷ＜Ｙ＞及びＵＳＥＬ＜Ｙ＞を“Ｈ”レベルにする。

また、あるグループＧＰ内の非選択具ロック＜Ｙ＞で、対応する信号ＢＡＤＣＨＫ＿ＬＡＴ＜Ｙ＞が“Ｌ”レベル（ブロックＢＬＫ＜Ｙ＞が不良ブロック）である場合、第３回路１５６は、信号ＵＳＥＬ＜Ｙ＞を“Ｈ”レベル、信号ＳＥＬ＜Ｙ＞、及びＵＣＧＳＷ＜Ｙ＞を“Ｌ”レベルにする。

＜２−１−２＞選択部１５７
＜２−１−２−１＞選択部１５７の構成
次に、図１２を用いて、選択部１５７について説明する。ここでは、簡単のため、ワード線ＷＬに関する選択部ＨＶＳＷに着目して説明する。

選択部ＨＶＳＷ＜０＞〜＜３＞は、それぞれ、ＮＭＯＳトランジスタ１５７ｄ、１５７ｅ、１５７ｆを備えている。

ＮＭＯＳトランジスタ１５７ｄ＜０＞〜＜３＞は、それぞれの一端はノードＮ１５＜０＞〜＜３＞に接続され、それぞれのゲートに信号ＵＳＥＬ＜０＞〜＜３＞が供給され、それぞれのもう一端はＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３に接続される。

ＮＭＯＳトランジスタ１５７ｅ＜０＞〜＜３＞は、それぞれの一端はノードＮ１５＜０＞〜＜３＞に接続され、それぞれのゲートに信号ＵＣＧＳＷ＜０＞〜＜３＞が供給され、それぞれのもう一端はノードＮ１３に接続される。

ＮＭＯＳトランジスタ１５７ｆ＜０＞〜＜３＞は、それぞれの一端はＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３に接続され、それぞれのゲートに信号ＳＥＬ＜０＞〜＜３＞が供給され、それぞれのもう一端はノードＮ１４に接続される。

＜２−１−２−２＞選択部１５７の動作
次に、ブロックの選択動作時の選択部１５７の動作について説明する。

＜２−１−２−２−１＞デコード回路に対応するグループが選択される場合
デコード回路１５１に対応するグループが選択される場合について説明する。ブロック選択動作が始まると、上述したように信号ＢＬＫ＿ＳＥＬは“Ｈ”レベルとなる。これにより、対応するＷＬＳＷ回路はオン状態となる。

更に、グループＧＰ内の選択ブロックＢＬＫ＜Ｙ＞が良好ブロックである場合は、信号ＵＳＥＬ＜Ｙ＞及び信号ＵＳＧＳＷ＜Ｙ＞は“Ｌ”レベルとなり、信号ＳＥＬ＜Ｙ＞は“Ｈ”レベルとなる。これにより、ＮＭＯＳトランジスタ１５７ｅ＜Ｙ＞及び１５７ｄ＜Ｙ＞がオフ状態、ＮＭＯＳトランジスタ１５７ｆ＜Ｙ＞がオン状態、となる。その結果、ブロックＢＬＫ＜Ｙ＞に係るワード線ＷＬ（ＢＬＫ＜Ｙ＞）に電圧ＣＧｎが転送される。

グループＧＰ内の非選択ブロックＢＬＫ＜Ｙ＞が良好ブロックである場合は、信号ＵＣＧＳＷ及びＵＳＥＬ＜Ｙ＞は“Ｈ”レベルとなり、信号ＳＥＬ＜Ｙ＞は“Ｌ”レベルとなる。これにより、ＮＭＯＳトランジスタ１５７ｄ＜Ｙ＞及び１５７ｅ＜Ｙ＞はオン状態、及びＮＭＯＳトランジスタ１５７ｆ＜Ｙ＞はオフ状態となる。その結果、ブロックＢＬＫ＜Ｙ＞に係るワード線ＷＬ（ＢＬＫ＜Ｙ＞）に電圧ＵＣＧが転送される。

グループＧＰ内の非選択ブロックＢＬＫ＜Ｙ＞が不良ブロックである場合は、信号ＵＳＥＬ＜Ｙ＞、は“Ｈ”レベル、信号ＵＣＧＳＷ＜Ｙ＞及び信号ＳＥＬ＜Ｙ＞は“Ｌ”レベルとなる。これにより、ＮＭＯＳトランジスタ１５７ｅ＜Ｙ＞、及びＮＭＯＳトランジスタ１５７ｆ＜Ｙ＞がオフ状態となる。その結果、ブロックＢＬＫ＜Ｙ＞に係るワード線ＷＬ（ＢＬＫ＜Ｙ＞）は電気的に浮遊状態となる。

＜２−１−２−２−２＞デコード回路に対応するグループが選択されない場合
デコード回路１５１に対応するグループが選択されない場合について説明する。ブロック選択動作が始まると、上述したように信号ＢＬＫ＿ＳＥＬは“Ｌ”レベルとなる。これにより、対応するＷＬＳＷ回路はオフ状態となる。そのため、非選択グループのワード線ＷＬは電気的に浮遊状態となる。

デコード回路１５１＜０＞の構成について説明したが、デコード回路１５１＜１＞〜＜ｍ＞も、上述したデコード回路１５１＜０＞と同様の構成である。

＜２−２＞効果
上述した実施形態によれば、第１実施形態と同様の効果を得ることができる。また、プリデコード方式を用いることで回路面積を周辺回路部に持たせることで局所的な回路面積の圧迫をさけることも可能である。

尚、本実施形態では、選択部１５７の他の例について説明したが、必ずしもこの構成でなくても良い。つまり、デコード回路１５１に対応するグループが選択され、且つそのグループ内のブロックに不良ブロックが存在する場合は、その不良ブロックを電気的に浮遊状態にするような構成であれば良い。

＜３＞第３実施形態
第３実施形態について説明する。第３実施形態では、選択部１５７の更に別の例について説明する。尚、第３実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る記憶装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。

第３の実施形態に係る半導体記憶装置は、デコード回路１５１に対応するグループが選択され、且つそのグループＧＰ内に不良ブロックが存在する場合は、その不良ブロックに電圧ＵＣＧＸ（不良ブロック用の電圧）を転送する。以下に、不良ブロックに電圧ＵＣＧＸを転送する方法について説明する。なお、電圧ＵＣＧＸは、例えば、電圧ＵＣＧよりも低く、良好ブロックの選択動作に影響を及ぼさないような電圧が望ましが、任意に設定することが可能である。

＜３−１＞ロウデコーダ
図１３、及び図１４を用いて、ロウデコーダ１５０の構成と、ブロックの選択動作時におけるロウデコーダ１５０の動作について説明する。

＜３−１−１＞第３回路１５６
図１３に示すように、第３回路１５６は、信号ＥＮ、アドレス、及び信号ＢＡＤＣＨＫ＿ＬＡＴ＜０＞〜＜３＞に基づいて、信号ＵＣＧＸＳＷ＜３：０＞、ＳＥＬ＜３：０＞、ＵＳＥＬ＜３：０＞を生成する。

具体的には、選択されたあるグループＧＰ内のブロックＢＬＫ＜Ｙ＞が選択され、且つ信号ＢＡＤＣＨＫ＿ＬＡＴ＜Ｙ＞が“Ｈ”レベル（ブロックＢＬＫ＜Ｙ＞が良好ブロック）である場合には、第３回路１５６は、信号ＳＥＬ＜Ｙ＞を“Ｈ”レベルにし、信号ＵＣＧＸＳＷ＜Ｙ＞及び信号ＵＳＥＬ＜Ｙ＞を“Ｌ”レベルにする。

また、選択されたあるグループＧＰ内の非選択ブロックＢＬＫ＜Ｙ＞で、且つ信号ＢＡＤＣＨＫ＿ＬＡＴ＜Ｙ＞が“Ｈ”レベル（ブロックＢＬＫ＜Ｙ＞が良好ブロック）である場合には、第３回路１５６は、信号ＳＥＬ＜Ｙ＞を“Ｌ”レベルにし、信号ＵＣＧＸＳＷ＜Ｙ＞を“Ｌ”レベルにし、ＵＳＥＬ＜Ｙ＞を“Ｈ”レベルにする。

また、選択されたあるグループＧＰ内の非選択ブロックＢＬＫ＜Ｙ＞で、且つ信号ＢＡＤＣＨＫ＿ＬＡＴ＜Ｙ＞が“Ｌ”レベル（ブロックＢＬＫ＜Ｙ＞が不良ブロック）である場合、第３回路１５６は、信号ＳＥＬ＜Ｙ＞、及びＵＳＥＬ＜Ｙ＞を“Ｌ”レベルにし、信号ＵＣＧＸＳＷ＜Ｙ＞を“Ｈ”レベルにする。

＜３−１−２＞選択部１５７
＜３−１−２−１＞選択部１５７の構成
次に、図１４を用いて、選択部１５７について説明する。ここでは、簡単のため、ワード線ＷＬに関する選択部ＨＶＳＷに着目して説明する。

選択部ＨＶＳＷ＜０＞〜＜３＞は、それぞれ、ＮＭＯＳトランジスタ１５７ｈ、１５７ｉ、１５７ｊを備えている。

ＮＭＯＳトランジスタ１５７ｈ＜０＞〜＜３＞は、それぞれの一端はＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３に接続され、それぞれのゲートに信号ＵＳＥＬ＜０＞〜＜３＞が供給され、それぞれのドレインはノードＮ１７に接続される。

ＮＭＯＳトランジスタ１５７ｉ＜０＞〜＜３＞は、それぞれの一端はＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３に接続され、それぞれのゲートに信号ＵＣＧＸＳＷ＜０＞〜＜３＞が供給され、それぞれのもう一端はノードＮ１８に接続される。

ＮＭＯＳトランジスタ１５７ｊ＜０＞〜＜３＞は、それぞれの一端はＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３に接続され、それぞれのゲートに信号SEL＜０＞〜＜３＞が供給され、それぞれのもう一端はノードＮ１９に接続される。

＜３−１−２−２＞選択部１５７の動作
次に、ブロックの選択動作時の選択部１５７の動作について説明する。

＜３−１−２−２−１＞デコード回路に対応するグループが選択される場合
デコード回路１５１に対応するグループが選択される場合について説明する。ブロック選択動作が始まると、上述したように信号ＢＬＫ＿ＳＥＬは“Ｈ”レベルとなる。これにより、対応するＷＬＳＷ回路はオン状態となる。

更に、選択されたグループＧＰ内の選択ブロックＢＬＫ＜Ｙ＞が良好ブロックである場合は、信号ＵＳＥＬ＜Y＞及びＵＣＧＸＳＷ＜Ｙ＞は“Ｌ”レベルとなり、信号ＳＥＬ＜Ｙ＞は“Ｈ”レベルとなる。これにより、ＮＭＯＳトランジスタ１５７ｈ＜Ｙ＞及び１５７ｉ＜Y＞がオフ状態、ＮＭＯＳトランジスタ１５７ｊ＜Ｙ＞がオン状態、となる。その結果、ブロックＢＬＫ＜Ｙ＞に係るワード線ＷＬ（ＢＬＫ＜Ｙ＞）に電圧ＣＧｎが転送される。

選択されたグループＧＰ内の非選択ブロックＢＬＫ＜Ｙ＞が良好ブロックである場合は、信号ＵＳＥＬ＜Ｙ＞は“Ｈ”レベルとなり、信号ＳＥＬ＜Ｙ＞及びＵＣＧＸＳＷ＜Ｙ＞は“Ｌ”レベルとなる。これにより、ＮＭＯＳトランジスタ１５７ｈ＜Ｙ＞はオン状態、ＮＭＯＳトランジスタ１５７ｉ＜Ｙ＞及び１５７ｊ＜Ｙ＞はオフ状態となる。その結果、ブロックＢＬＫ＜Ｙ＞に係るワード線ＷＬ（ＢＬＫ＜Ｙ＞）に電圧ＵＣＧが転送される。

選択されたグループＧＰ内の非選択ブロックＢＬＫ＜Ｙ＞が不良ブロックである場合は、信号ＵＣＧＸＳＷ＜Ｙ＞は“Ｈ”レベルとなり、信号ＵＳＥＬ＜Ｙ＞及びＳＥＬ＜Ｙ＞は“Ｌ”レベルとなる。これにより、ＮＭＯＳトランジスタ１５７ｉ＜Ｙ＞はオン状態、ＮＭＯＳトランジスタ１５７ｈ＜Ｙ＞、及びＮＭＯＳトランジスタ１５７ｊ＜Ｙ＞がオフ状態となる。その結果、ブロックＢＬＫ＜Ｙ＞に係るワード線ＷＬ（ＢＬＫ＜Ｙ＞）に電圧ＵＣＧＸが転送される。

＜３−１−２−２−２＞デコード回路に対応するグループが選択されない場合
デコード回路１５１に対応するグループが選択されない場合について説明する。ブロック選択動作が始まると、上述したように信号ＢＬＫ＿ＳＥＬは“Ｌ”レベルとなる。これにより、対応するＷＬＳＷはオフ状態となる。そのため、非選択グループのワード線ＷＬは電気的に浮遊状態となる。

デコード回路１５１＜０＞の構成について説明したが、デコード回路１５１＜１＞〜＜ｍ＞も、上述したデコード回路１５１＜０＞と同様の構成である。

＜３−２＞効果
上述した実施形態によれば、半導体記憶装置は、デコード回路１５１に対応するグループが選択され、且つその中に不良ブロックが存在する場合は、その不良ブロックに電圧ＵＣＧＸを転送する。これにより、第１実施形態と同様の効果を得ることができる。

尚、本実施形態では、選択部１５７の更に他の例について説明したが、必ずしもこの構成でなくても良い。つまり、デコード回路１５１に対応するグループが選択され、且つ不良ブロックが存在する場合は、不良ブロックに電圧ＵＣＧＸを転送するような構成であれば良い。

＜４＞第４実施形態
第４実施形態について説明する。第４実施形態では、第２回路の別の例について説明する。尚、第４実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１実施形態に係る記憶装置と同様である。従って、上述した第１実施形態で説明した事項及び上述した第１実施形態から容易に類推可能な事項についての説明は省略する。

＜４−１＞第２回路１５５
＜４−１−１＞第２回路１５５の構成
次に、第２回路１５５について説明する。

第４実施形態に係る第２回路１５５では、第１実施形態に係る第２回路１５５のＮＭＯＳトランジスタ１５５ａ＜Ｙ＞及び１５５ｂ＜Ｙ＞の位置を入れ替えたものである。

具体的には、図１５に示すように、第２回路１５５は、ブロックＢＬＫ＜Ｙ＞に対応してＮＭＯＳトランジスタ１５５ｃ＜Ｙ＞及び１５５ｄ＜Ｙ＞を備えている。具体的には図６に示すように、例えば第２回路１５５は、ブロックＢＬＫ＜０＞〜＜３＞に対応してＮＭＯＳトランジスタ１５５ｃ＜０＞〜＜３＞、及び１５５ｄ＜０＞〜＜３＞を備えている。

ＮＭＯＳトランジスタ１５５ｃ＜０＞〜＜３＞は、信号ＲＤＥＣ＿ＳＥＬに基づいて、それぞれノードＮ２２＜０＞〜＜３＞を放電する。ＮＭＯＳトランジスタ１５５ｄ＜０＞〜＜３＞は、不良情報（ＢＡＤ＜０＞〜＜３＞）に基づいて、ノードＮ２２＜０＞〜＜３＞を信号生成回路１５２に接続する。

＜４−１−２＞第２回路１５５の動作
第４実施形態に係る第２回路１５５の基本的な動作は、第１実施形態に係る第２回路１５５と同様である。

＜４−２＞効果
上述した実施形態によれば、第１実施形態と同様の効果を得ることができる。

尚、第４実施形態の第２回路１５５は、第１〜第３実施形態の第２回路１５５と置き換える事が可能である。

＜５＞変形例等
尚、上述した各実施形態では、第１回路１５４に記憶されている不良情報に基づいて、選択されたグループＧＰ内の不良ブロックのワード線ＷＬへ転送する電圧を制御している。しかしながら、第１回路１５４に記憶されている不良情報の代わりに良好情報を用いるような構成であっても良い。例えば、この場合、第２回路１５５のＮＭＯＳトランジスタ１５５ａまたは１５５ｄは良好情報に基づいて、信号ＢＡＤＣＨＫ（信号ＢＡＤＣＨＫ＿ＬＡＴ）を“Ｌ”レベルにする。そして、第３回路１５６は、信号ＢＡＤＣＨＫ＿ＬＡＴが“Ｈ”レベルの場合、対象のブロックが不良であるとして、各信号を生成すれば良い。

また、実施例で示した信号生成回路１５２はＰＭＯＳトランジスタでＶＲＤを初期充電しておき、第1回路１５４の不良情報により第２回路１５５で制御(不良ブロックであればＮＭＯＳトランジスタがオンし放電、良好ブロックであればＮＭＯＳトランジスタがオフ)する。これにより、選択されたグループＧＰ内の不良ブロックのワード線ＷＬへ転送する電圧を制御している。しかし、第２回路をＰＭＯＳトランジスタで構成しても良い。この場合、信号生成回路１５２をＮＭＯＳトランジスタで初期放電しておき、第1回路１５４の不良情報によりこの第２回路１５５で制御(不良ブロックであればＰＭＯＳトランジスタがオンし充電、良好ブロックであればＰＭＯＳがオフ)することで、選択されたグループＧＰ内の不良ブロックのワード線ＷＬへ転送する電圧を制御してもよい。

また、不良/良好ブロックを識別するための信号の極性は“Ｈ”レベルでも”Ｌ”レベルでもそれに合わせた制御回路であれば良い。また、第１回路内の不良/良好情報のどちらの情報を使用しても良い。

また、不良情報の読み出しは、複数のブロックに関して、パラレルに行われても良いし、シリアルに行われても良い。

また、不良情報の読み出しは、通常の読み出し動作、或いはセル信頼性確保のための特殊なRead動作(Refresh Read)で実施される。

また、上述した各実施形態において(電圧値や時間は一例)、
（１）読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。

Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。

Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。

読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。

（２）書込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。

奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をISPP方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造(2D NANDの例)は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１…メモリシステム、
１００…ＮＡＮＤ型フラッシュメモリ、
１１０…周辺回路、
１２０…コア部、
１５０…ロウデコーダ、
１５１…デコード回路、
１５２…信号生成回路、
１５３…記憶部、
１５４…第１回路、
１５５…第２回路、
１５６…第３回路、
１５７…選択部、
２００…メモリコントローラ、
３００…ホストデバイス。

Claims (10)

1. ワード線に接続されるメモリセルと、
   複数のメモリセルを備えるブロックと、
   少なくとも第１ブロック、第２ブロック及び第１不良ブロックを備える第１グループと、
   少なくとも第３ブロック、第４ブロック及び第２不良ブロックを備える第２グループと、
   前記第１グループを制御する第１デコード回路と、
   前記第２グループを制御する第２デコード回路と、
   を備え、
   前記第１ブロックを選択する場合、
   前記第１デコード回路は、
   前記第１ブロックのワード線に第１電圧を転送し、
   前記第２ブロックのワード線に前記第１電圧よりも低い第２電圧を転送し、
   前記第１不良ブロックのワード線を電気的に浮遊状態にし、
   前記第２デコード回路は、
   前記第３ブロック、前記第４ブロック、及び前記第２不良ブロックのワード線を電気的に浮遊状態にする
   半導体記憶装置。
2. ワード線に接続されるメモリセルと、
   複数のメモリセルを備えるブロックと、
   少なくとも第１ブロック、第２ブロック及び第１不良ブロックを備える第１グループと、
   少なくとも第３ブロック、第４ブロック及び第２不良ブロックを備える第２グループと、
   前記第１グループを制御する第１デコード回路と、
   前記第２グループを制御する第２デコード回路と、
   を備え、
   前記第１ブロックを選択する場合、
   前記第１デコード回路は、
   前記第１ブロックのワード線に第１電圧を転送し、
   前記第２ブロックのワード線に前記第１電圧よりも低い第２電圧を転送し、
   前記第１不良ブロックのワード線に前記第２電圧とは異なる任意の第３電圧を転送し、
   前記第２デコード回路は、
   前記第３ブロック、前記第４ブロック、及び前記第２不良ブロックのワード線を電気的に浮遊状態にする
   半導体記憶装置。
3. 前記第１デコード回路及び前記第２デコード回路は、ブロックの不良情報を記憶し、前記不良情報を用いて、選択されたグループ内の非選択ブロックが不良/良好ブロックであった場合にそれぞれのブロックのワード線の電圧を制御する
   請求項１または２に記載の半導体記憶装置。
4. 前記不良情報を読み出す際、選択されたグループに対応する前記不良情報をパラレルに読み出し、前記不良情報を元に選択されたグループ内の非選択ブロックが不良であった場合に、不良である非選択ブロックのワード線の電圧と、良好である非選択ブロックのワード線の電圧と、を変える
   請求項３に記載の半導体記憶装置。
5. 前記不良情報を読み出す際、選択されたグループに対応する前記不良情報をシリアルに読み出し、前記不良情報を元に選択されたグループ内の非選択ブロックが不良であった場合に、不良である非選択ブロックのワード線の電圧と、良好である非選択ブロックのワード線の電圧と、を変える
   請求項３に記載の半導体記憶装置。
6. 選択されたグループに対応する前記不良情報の読み出しにおいて、選択ブロックの読み出しの裏で非選択ブロックの読み出しを行う
   請求項３乃至５のいずれか一項に記載の半導体記憶装置。
7. 選択されたグループ内の非選択ブロックのワード線の電圧制御は、非選択ワード線用の前記第２電圧を生成するドライバと、ワード線との接続制御で行う請求項１乃至６のいずれか一項に記載の半導体記憶装置。
8. 選択されたグループ内の非選択ブロックのワード線の電圧制御は、非選択ワード線用の複数のドライバとワード線との接続制御で行う
   請求項１乃至７のいずれか一項に記載の半導体記憶装置。
9. 選択されたグループに対応する前記不良情報の読み出しは、通常の読み出し動作、或いはセル信頼性確保のための読み出し動作で実施される
   請求項３乃至６のいずれか一項に記載の半導体記憶装置。
10. 前記メモリセルは、不揮発性半導体メモリである
    請求項１乃至９のいずれか一項に記載の半導体記憶装置。