JP2024046271A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ベリファイ回数を削減し、性能を向上させることができる半導体記憶装置を提供する。【解決手段】本実施形態の半導体記憶装置は、第１ビット線と、第２ビット線と、ソース線と、ワード線と、電圧生成回路と、ロウデコーダと、を有する。第１ビット線は、第１ストリングの一端に接続される。第２ビット線は、第２ストリングの一端に接続される。ソース線は、第１及び第２ストリングの他端に共通に接続される。ワード線は、メモリセルトランジスタのゲートに共通に接続される。電圧生成回路は、ベリファイ動作時に、第１のターゲットレベルに応じて第１のビット線に第１の電圧を印加し、第２のターゲットレベルに応じて第２ビット線に第２の電圧を印加し、ソース線に第３の電圧を印加する。ロウデコーダは、前記ベリファイ動作時に、ベリファイ対象のメモリセルトランジスタが接続されたワード線に第４の電圧を印加する。【選択図】図５

Description

本実施形態は、半導体記憶装置に関する。
半導体記憶装置の一種として、ＮＡＮＤ型メモリが知られている。半導体記憶装置は、多値化が進むに伴いベリファイ回数が増大し、性能が低下する。
特開２０１５－５６１９２号公報
本実施形態は、ベリファイ回数を削減し、性能を向上させることができる半導体記憶装置を提供することを目的とする。
本実施形態の半導体記憶装置は、第１ビット線と、第２ビット線と、ソース線と、ワード線と、電圧生成回路と、ロウデコーダと、を有する。第１ビット線は、第１選択トランジスタ、複数のメモリセルトランジスタ、及び、第２選択トランジスタを含む第１ストリングの一端に接続される。第２ビット線は、第１選択トランジスタ、複数のメモリセルトランジスタ、及び、第２選択トランジスタを含む第２ストリングの一端に接続される。ソース線は、第１ストリングの他端及び第２ストリングの他端に共通に接続される。ワード線は、第１ストリング及び第２ストリングの同一行にあるメモリセルトランジスタのゲートに共通に接続される。電圧生成回路は、ベリファイ動作時に、ベリファイ動作の第１のターゲットレベルに応じて第１のビット線に第１の電圧を印加し、第２のターゲットレベルに応じて第２ビット線に第２の電圧を印加し、ソース線に第３の電圧を印加する。ロウデコーダは、前記ベリファイ動作時に、ベリファイ対象のメモリセルトランジスタが接続されたワード線に第４の電圧を印加する。
メモリシステムの構成の一例を示すブロック図である。 図１中の不揮発性メモリ２の一例を示すブロック図である。 ３次元構造のメモリセルアレイ２０のブロックの構成の一例を示す図である。 図２中のセンスアンプユニット群２８およびデータレジスタ２９の一例を示すブロック図である。 図４中のセンスアンプユニットＳＡＵの具体的な構成の一例を示す回路図である。 第１の実施形態のベリファイ動作の一例について説明するための説明図である。 第１の実施形態のベリファイ動作の一例について説明するための説明図である。 第１の実施形態のベリファイ動作の一例について説明するための説明図である。 プログラム動作とベリファイ動作において選択ワード線ＷＬｓｅｌに印加する電圧の変化の一例を示す説明図である。 プログラム動作とベリファイ動作において選択ワード線ＷＬｓｅｌに印加する電圧の変化の他の例を示す説明図である。 第２の実施形態の不揮発性メモリ２Ａの一例を示すブロック図である。 第２の実施形態のベリファイ動作の一例について説明するための説明図である。 第２の実施形態のベリファイ動作の一例について説明するための説明図である。 第２の実施形態のベリファイ動作の一例について説明するための説明図である。
以下、図面を参照して本発明の実施形態について詳細に説明する。
（第１の実施形態）
（メモリシステムの構成）
図１は、メモリシステムの構成の一例を示すブロック図である。本実施形態のメモリシステム１は、メモリコントローラ３と不揮発性メモリ２とを備える。なお、不揮発性メモリ２は、複数のメモリチップを含む場合がある。メモリシステム１は、ホスト装置４と接続可能である。ホスト装置４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
メモリシステム１は、ホスト装置４が搭載されたマザーボード上に、メモリシステム１を構成する複数のチップを実装して構成してもよいし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）またはＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）として構成してもよい。メモリシステム１の例としては、ＳＤカードのようなメモリカード、ＳＳＤ（Ｓｏｌｉｄ－Ｓｔａｔｅ－Ｄｒｉｖｅ）、およびｅＭＭＣ（ｅｍｂｅｄｄｅｄ－Ｍｕｌｔｉ－Ｍｅｄｉａ－Ｃａｒｄ）などが挙げられる。
不揮発性メモリ２は、複数のメモリセルを備えたＮＡＮＤ型メモリであり、データを不揮発に記憶する。不揮発性メモリ２の具体的な構成については後述する。
メモリコントローラ３は、例えばホスト装置４からの命令に応答して、不揮発性メモリ２に対して書き込み（プログラムともいう）、読み出し、および消去などを命令する。また、メモリコントローラ３は、不揮発性メモリ２のメモリ空間を管理する。メモリコントローラ３は、ホストインターフェース（ホストＩ／Ｆ）回路１０、プロセッサ１１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２、バッファメモリ１３、メモリインターフェース回路（メモリＩ／Ｆ）回路１４、およびＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路１５などを備える。
ホストＩ／Ｆ回路１０は、ホストバスを介してホスト装置４に接続され、ホスト装置４との間でインターフェース処理を行う。また、ホストＩ／Ｆ回路１０は、ホスト装置４との間で、命令、アドレス、およびデータの送受信を行う。
プロセッサ１１は、例えばＣＰＵ（中央処理装置）から構成される。プロセッサ１１は、メモリコントローラ３全体の動作を制御する。例えば、プロセッサ１１は、ホスト装置４から書き込み命令を受けた場合に、メモリＩ／Ｆ回路１４を介して、ホスト装置４からの書き込み命令に応じた書き込み命令を不揮発性メモリ２に発行する。読み出しおよび消去の場合も同様である。また、プロセッサ１１は、ウェアレベリングなど、不揮発性メモリ２を管理するための様々な処理を実行する。
ＲＡＭ１２は、プロセッサ１１の作業領域として使用され、不揮発性メモリ２からロードされたファームウェアデータ、およびプロセッサ１１が作成した各種テーブルなどを格納する。ＲＡＭ１２は、例えばＤＲＡＭまたはＳＲＡＭから構成される。
バッファメモリ１３は、ホスト装置４から送信されたデータを一時的に保持するとともに、不揮発性メモリ２から送信されたデータを一時的に保持する。
メモリＩ／Ｆ回路１４は、バスを介して不揮発性メモリ２に接続され、不揮発性メモリ２との間でインターフェース処理を行う。また、メモリＩ／Ｆ回路１４は、不揮発性メモリ２との間で命令、アドレス、およびデータの送受信を行う。
ＥＣＣ回路１５は、データの書き込み時には、書き込みデータに対してエラー訂正符号を生成し、このエラー訂正符号を書き込みデータに付加してメモリＩ／Ｆ回路１４に送る。また、ＥＣＣ回路１５は、データの読み出し時には、読み出しデータに対して、読み出しデータに含まれるエラー訂正符号を用いてエラー検出および／またはエラー訂正を行う。なお、ＥＣＣ回路１５は、メモリＩ／Ｆ回路１４内に設けるようにしてもよい。
（不揮発性メモリの構成）
図２は、図１中の不揮発性メモリ２の一例を示すブロック図である。不揮発性メモリ２は、メモリセルアレイ２０、入出力回路２１、ロジック制御回路２２、レジスタ２３、制御回路２４、電圧生成回路２５、ロウデコーダ２６、カラムデコーダ２７、センスアンプユニット群２８、およびデータレジスタ（データキャッシュ）２９を備える。
メモリセルアレイ２０は、ｊ個のブロックＢＬＫ０～ＢＬＫ（ｊ－１）およびブロックＢＬＫＸを備える。ｊは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルを構成する。メモリセルアレイ２０には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線ＢＬ、複数のワード線ＷＬ、およびソース線ＣＥＬＳＲＣなどが配設される。ブロックＢＬＫの具体的な構成については後述する。
入出力回路２１およびロジック制御回路２２は、バスを介して、メモリコントローラ３に接続される。入出力回路２１は、メモリコントローラ３との間でバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。
ロジック制御回路２２は、メモリコントローラ３からバスを介して、外部制御信号（例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、およびライトプロテクト信号ＷＰｎ）を受信する。信号名に付記されたｎは、アクティブ・ローを示す。また、ロジック制御回路２２は、バスを介して、メモリコントローラ３にレディー／ビジー信号Ｒ／Ｂｎを送信する。
信号ＣＥｎは、不揮発性メモリ２が複数使用されるシステム構成において、特定の不揮発性メモリ２を選択し、イネーブルにするための信号である。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをレジスタ２３にラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをレジスタ２３にラッチすることを可能にする。信号ＷＥｎは、書き込みを可能にする。信号ＲＥｎは、読み出しを可能にする。信号ＷＰｎは、書き込みおよび消去を禁止する。信号Ｒ／Ｂｎは、基本動作コマンドを使用しているときは、不揮発性メモリ２が書き込み、読み出し、および消去動作をしていないレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。
レジスタ２３は、コマンドレジスタ、アドレスレジスタ、およびステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２３は、例えばＳＲＡＭから構成される。
制御回路２４は、レジスタ２３からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を統括的に制御する。
電圧生成回路２５は、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、および消去動作に必要な複数の電圧を生成する。電圧生成回路２５は、生成した複数の電圧を、メモリセルアレイ２０、ロウデコーダ２６、およびセンスアンプユニット群２８などに供給する。例えば、電圧生成回路２５は、電圧ＶＤＤａ及びＶＤＤｂをセンスアンプユニット群２８に供給する。
ロウデコーダ２６は、レジスタ２３からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２６は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。なお、書き込みおよび読み出しの対象となるメモリセルトランジスタＭＴが接続されるワード線を選択ワード線と呼ぶ。そして、ロウデコーダ２６は、選択されたブロックＢＬＫに、書き込み動作、読み出し動作、および消去動作に必要な複数の電圧を転送する。
カラムデコーダ２７は、レジスタ２３からカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２７は、デコードされたカラムアドレスに基づいて、各ビット線ＢＬに所定の電圧を供給する。
センスアンプユニット群２８は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知および増幅する。また、センスアンプユニット群２８は、データの書き込み時には、書き込みデータをビット線ＢＬに供給する。
データレジスタ２９は、データの読み出し時には、センスアンプユニット群２８から転送されたデータを一時的に保持し、これをシリアルに入出力回路２１へ転送する。また、データレジスタ２９は、データの書き込み時には、入出力回路２１からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２８へ転送する。データレジスタ２９は、ＳＲＡＭなどで構成される。
（メモリセルアレイのブロック構成）
図３は、３次元構造のメモリセルアレイ２０のブロックの構成の一例を示す図である。図３はメモリセルアレイ２０を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。
図示するように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３（以下、これらを代表してストリングユニットＳＵという）を含む。また各々のストリングユニットＳＵは、複数のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択ゲートトランジスタＳＴ１，ＳＴ２とを含むＮＡＮＤストリングＮＳを有する。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、図３では８個とするが、更に多数個であってもよい。選択ゲートトランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、選択ゲートトランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側（ビット線側）のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１に接続され、他端側（ソース線側）のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２に接続されている。
ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３（以下、これらを代表して選択ゲート線ＳＧＤという）に接続される。また、ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ２のゲートは、それぞれ選択ゲート線ＳＧＳ０～ＳＧＳ３（以下、これらを代表して選択ゲート線ＳＧＳという）に接続される。なお、各ブロックＢＬＫ内にある複数の選択ゲートトランジスタＳＴ２のゲートは、共通の選択ゲート線ＳＧＳに接続されていてもよい。
同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７は、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。
各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルトランジスタＭＴは、ＮＡＮＤストリングＮＳに含まれる選択ゲートトランジスタＳＴ１，ＳＴ２や他のメモリセルトランジスタＭＴを介して、ビット線に接続されている。一般に、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。一方、データの読み出しおよび書き込みは、典型的には、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このような、１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。
セルユニットＣＵに対する書き込み動作は、ページを単位として実行される。例えば、各セルが、３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）である場合、１つのセルユニットＣＵが、３ページ分のデータを保持することができる。各メモリセルトランジスタＭＴが保持することができる３ビットは、それぞれこの３ページに対応する。
（センスアンプユニットおよびデータレジスタの構成）
図４は、図２中のセンスアンプユニット群２８およびデータレジスタ２９の一例を示すブロック図である。
センスアンプユニット群２８は、ビット線ＢＬ０～ＢＬ（ｍ－１）に対応したセンスアンプユニットＳＡＵ０～ＳＡＵ（ｍ－１）（以下、これらを代表してセンスアンプユニットＳＡＵという）を備える。各センスアンプユニットＳＡＵは、センスアンプＳＡ、およびデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬを備える。センスアンプＳＡ、およびデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬは、互いにデータを転送可能なように接続される。
データラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬは、データを一時的に保持する。書き込み動作時には、センスアンプＳＡは、データラッチ回路ＳＤＬが保持するデータに応じて、ビット線ＢＬの電圧を制御する。データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、メモリセルトランジスタＭＴが２ビット以上のデータを保持する多値動作用に使用される。すなわち、データラッチ回路ＡＤＬは、Ｌｏｗｅｒページの書き込みデータを保持するために使用される。データラッチ回路ＢＤＬは、Ｍｉｄｄｌｅページの書き込みデータを保持するために使用される。データラッチ回路ＣＤＬは、Ｕｐｐｅｒページの書き込みデータを保持するために使用される。センスアンプユニットＳＡＵが備えるデータラッチ回路の数は、１つのメモリセルトランジスタＭＴが保持するビット数に応じて決定される。
センスアンプＳＡは、読み出し動作時には、対応するビット線ＢＬに読み出されたデータを検知し、データが０データであるか１データであるかを判定する。また、センスアンプＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。
データレジスタ２９は、センスアンプユニットＳＡＵ０～ＳＡＵ（ｍ－１）に対応した数のデータラッチ回路ＸＤＬを備える。データラッチ回路ＸＤＬは、入出力回路２１に接続される。データラッチ回路ＸＤＬは、入出力回路２１から送られた書き込みデータを一時的に保持し、また、センスアンプユニットＳＡＵから送られた読み出しデータを一時的に保持する。より具体的には、入出力回路２１とセンスアンプユニット群２８との間のデータ転送は、１ページ分のデータラッチ回路ＸＤＬを介して行われる。入出力回路２１が受信した書き込みデータは、データラッチ回路ＸＤＬを介して、データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。センスアンプＳＡによって読み出された読み出しデータは、データラッチ回路ＸＤＬを介して、入出力回路２１に転送される。
（センスアンプユニットの具体的な構成）
図５は、図４中のセンスアンプユニットＳＡＵの具体的な構成の一例を示す回路図である。図５は、図４中のセンスアンプユニットＳＡＵのうち、センスアンプユニットＳＡＵ０及びＳＡＵ１の構成と、センスアンプユニットＳＡＵ０及びＳＡＵ１に接続されるＮＡＮＤストリングＮＳの一部の構成を示している。センスアンプユニットＳＡＵ０及びＳＡＵ１の構成は同じである。ただし、図５に示すように、センスアンプユニットＳＡＵ０には、電圧ＶＤＤａが供給され、センスアンプユニットＳＡＵ１には、電圧ＶＤＤｂが供給される。すなわち、各センスアンプユニットＳＡＵ０及びＳＡＵ１には、電圧生成回路２５により個別の電圧が与えられる。
センスアンプユニットＳＡＵ０及びＳＡＵ１は、図５に示すように、センスアンプ部ＳＡ、並びにデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬおよびＣＤＬを含んでいる。センスアンプ部ＳＡ並びにデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬおよびＸＤＬは、互いにデータを受信可能なようにバスＬＢＵＳによって接続される。
データラッチ回路ＳＤＬは、例えばインバータ６０，６１およびｎチャネルＭＯＳトランジスタ６２，６３を含んでいる。インバータ６０の入力ノードおよびインバータ６１の出力ノードはノードＬＡＴに接続される。インバータ６１の入力ノードおよびインバータ６０の出力ノードはノード／ＬＡＴに接続される。インバータ６０，６１によって、ノード／ＬＡＴ，ＬＡＴのデータが保持される。書き込みデータは、ノードＬＡＴに供給される。ノード／ＬＡＴにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データである。
トランジスタ６２のドレイン・ソース路の一端はノード／ＬＡＴに接続され、他端はバスＬＢＵＳに接続される。また、トランジスタ６３のドレイン・ソース路の一端はノードＬＡＴに接続され、他端はバスＬＢＵＳに接続される。トランジスタ６３のゲートには制御信号ＳＴＬが入力され、トランジスタ６２のゲートには制御信号ＳＴＩが入力される。
なお、データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬおよびＸＤＬの回路構成はデータラッチ回路ＳＤＬと同様のため、説明を省略する。なお、センスアンプユニットＳＡＵに供給される各種制御信号は、制御回路２４から与えられるものである。
センスアンプ部ＳＡは、例えば、ｐチャネルＭＯＳトランジスタ５０、ｎチャネルＭＯＳトランジスタ５１～５８、およびキャパシタ５９を含んでいる。
センスアンプ部ＳＡは、読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが"０"であるか"１"であるかを判定する。また、センスアンプ部ＳＡは、プログラム動作において、対応するビット線ＢＬを書き込むデータ"０"，"１"に応じた電圧値に設定する。
センスアンプ部ＳＡにおいて、プログラム動作には、トランジスタ５０～５４が関係する。内部電源電圧である電圧ＶＤＤａ及びＶＤＤｂを供給する電源線とノードＣＯＭとの間には、第２のトランジスタとしてのトランジスタ５０のソース・ドレイン路およびトランジスタ５１のドレイン・ソース路が直列接続される。また、ノードＣＯＭと接地電圧である電圧ＶＳＳを供給するノードＣＥＬＳＲＣとの間には、第３のトランジスタとしてのトランジスタ５４のドレイン・ソース路が接続される。また、ノードＣＯＭとビット線ＢＬとの間には第１のトランジスタとしてのトランジスタ５２のドレイン・ソース路およびトランジスタ５３のドレイン・ソース路が直列接続される。
トランジスタ５０，５４のゲートはノード／ＬＡＴに接続される。従って、"０"データに対応してノードＬＡＴがローレベル（以下、Ｌレベルという）の場合には、ノード／ＬＡＴはハイレベル（以下、Ｈレベルという）に維持されており、トランジスタ５０がオフでありトランジスタ５４がオンである。逆に、"１"データに対応してノードＬＡＴがＨレベルの場合には、ノード／ＬＡＴはＬレベルに維持されており、トランジスタ５０がオンでありトランジスタ５４がオフである。
プログラム動作時には、トランジスタ５５，５６のゲートにそれぞれ供給される制御信号ＨＬＬ，ＸＸＬはＬレベルであり、トランジスタ５５，５６はオフである。トランジスタ５１に供給される制御信号ＢＬＸはＨレベルであり、トランジスタ５１はオンである。また、通常プログラム動作時には、制御信号ＢＬＣ，ＢＬＳによって、トランジスタ５２，５３は導通する。
従って、"０"データがノードＬＡＴに保持されると、トランジスタ５０はオフでトランジスタ５４がオンとなって、ノードＣＥＬＳＲＣからの電圧ＶＳＳ（例えば０Ｖ）等のビット線電圧がビット線ＢＬに供給される。また、"１"データがノードＬＡＴに保持されると、トランジスタ５０はオンでトランジスタ５４がオフとなって、トランジスタ５２，５３に与える制御信号ＢＬＣ，ＢＬＳに応じて、例えば、２．５Ｖ等のビット線電圧がビット線ＢＬに供給される。
（ベリファイ動作）
ベリファイ動作は、プログラム動作の後、メモリセルトランジスタＭＴのデータを読み出し、メモリセルトランジスタＭＴの閾値電圧が所望のレベルに達したか否かを判定する動作である。このベリファイ動作時には、センスアンプ部ＳＡの全てのトランジスタ５０～５８およびキャパシタ５９が関係する。トランジスタ５０のドレインとノードＣＯＭとの間にはトランジスタ５５のドレイン・ソース路および５６のドレイン・ソース路が直列接続される。また、バスＬＢＵＳと基準電位点との間には、トランジスタ５８のドレイン・ソース路およびトランジスタ５７のドレイン・ソース路が直列接続される。トランジスタ５５のソースとトランジスタ５６のドレインとはセンスノードＳＥＮに接続され、センスノードＳＥＮはトランジスタ５７のゲートに接続される。トランジスタ５５～５８のゲートには、それぞれ制御信号ＨＬＬ、ＸＸＬ、センスノードＳＥＮの電圧または制御信号ＳＴＢが印加される。
ここで、ベリファイ動作について、図６Ａ、図６Ｂ及び図６Ｃを用いて具体的に説明する。図６Ａ、図６Ｂ及び図６Ｃは、第１の実施形態のベリファイ動作の一例について説明するための説明図である。
以下の説明では、選択ストリングユニットＳＵ０及びＳＵ１のメモリセルトランジスタＭＴ１がベリファイ対象のメモリセルトランジスタＭＴとする。選択ストリングユニットＳＵ０のメモリセルトランジスタＭＴ１は、ベリファイ動作のターゲットレベルがＡレベルである。一方、選択ストリングユニットＳＵ１のメモリセルトランジスタＭＴ１は、ベリファイ動作のターゲットレベルがＢレベルである。
制御回路２４は、センスアンプユニットＳＡＵ０及びＳＡＵ１のトランジスタ５０、５１、５２、５３及び５５をオンし、トランジスタ５６をオフする。
電圧生成回路２５は、ベリファイ動作のターゲットレベルがＡレベルのメモリセルトランジスタＭＴ１が接続されているビット線ＢＬ０に電圧ＶＤＤａ（例えば、０．８Ｖ）を印加する。
一方、電圧生成回路２５は、ベリファイ動作のターゲットレベルがＢレベルのメモリセルトランジスタＭＴ１が接続されているビット線ＢＬ１に電圧ＶＤＤｂ（例えば、０Ｖ）を印加する。
これにより、選択ストリングユニットＳＵ０のセンスノードＳＥＮが０．８Ｖに充電され、選択ストリングユニットＳＵ１のセンスノードＳＥＮが０Ｖに充電される。
次に、図６Ｂに示すように、制御回路２４は、図６Ａの状態から、トランジスタ５１及び５５をオフし、トランジスタ５６をオンする。
ロウデコーダ２６は、選択ゲート線ＳＧＤ０及び選択ゲート線ＳＧＳに所定の電圧（例えば、２．５Ｖ）を印加し、選択ストリングユニットＳＵ０及びＳＵ１の選択ゲートトランジスタＳＴ１及びＳＴ２をオンさせる。
そして、ロウデコーダ２６は、選択ワード線ＷＬｓｅｌにベリファイ電圧Ｖｖｆｙ１（例えば、１．３Ｖ）を印加し、非選択ワード線にベリファイ電圧Ｖｖｆｙ１よりも高い電圧ＶＲＥＡＤ（例えば、５Ｖ）を印加する。ベリファイ電圧Ｖｖｆｙ１は、ベリファイ動作のターゲットレベルに応じて変更される。ロウデコーダ２６は、ベリファイ動作のターゲットレベルが上がるに従い、ベリファイ電圧Ｖｖｆｙ１よりも高いベリファイ電圧Ｖｖｆｙ２、Ｖｖｆｙ３、・・・、に上げる（図７参照）。
電圧生成回路２５は、ソース線ＣＥＬＳＲＣに所定の電圧（例えば、１．６Ｖ）を印加する。
選択ストリングユニットＳＵ０のメモリセルトランジスタＭＴ１は、ゲート端子に１．３Ｖ、ソース端子に１．６Ｖ、ドレイン端子に０．８Ｖの電圧が印加される。これは、ゲート端子に０．５Ｖ、ソース端子に０．８Ｖ、ドレイン端子に０Ｖの電圧が印加されているものと等価である。
このため、選択ストリングユニットＳＵ０のメモリセルトランジスタＭＴ１は、閾値電圧Ｖｔが０．４Ｖに対し、０．５Ｖのベリファイ電圧Ｖｖｆｙ１がゲート端子に入力されることと等価であるため、オンする。これにより、ソース線ＣＥＬＳＲＣからトランジスタ５３、５２および５６を介してセンスノードＳＥＮに電流が流れ、センスノードＳＥＮの電圧が０．８Ｖから１．６Ｖに上昇する。
また、選択ストリングユニットＳＵ１のメモリセルトランジスタＭＴ１は、閾値電圧Ｖｔが１．２Ｖに対して、１．３Ｖのベリファイ電圧Ｖｖｆｙ１がゲート端子に入力されるため、オンする。これにより、ソース線ＣＥＬＳＲＣからトランジスタ５３、５２および５６を介してセンスノードＳＥＮに電流が流れ、センスノードＳＥＮの電圧が０Ｖから１．６Ｖに上昇する。
制御回路２４は、センスノードＳＥＮが充電された場合、ベリファイがフェイルしたと判定する。制御回路２４は、ベリファイがフェイルしたと判定したメモリセルトランジスタＭＴについては、書き込みが完了していないため、選択ワード線ＷＬｓｅｌに印加する電圧ＶＰＧＭを前回のプログラム動作時よりも高くし、プログラム動作を行う。
図６Ｃは、プログラム動作により、選択ストリングユニットＳＵ０のメモリセルトランジスタＭＴ１の閾値電圧Ｖｔが０．６Ｖ、選択ストリングユニットＳＵ１のメモリセルトランジスタＭＴ１の閾値電圧Ｖｔが１．４Ｖに上昇した例を示している。プログラム動作後のベリファイ動作における動作状態（トランジスタのオン／オフや印加電圧）は図６Ｂの状態と同じである。
選択ストリングユニットＳＵ０のメモリセルトランジスタＭＴ１は、閾値電圧Ｖｔが０．６Ｖに対し、０．５Ｖのベリファイ電圧Ｖｖｆｙ１がゲート端子に入力されることと等価であるため、オフする。これにより、センスアンプユニットＳＡＵ０のセンスノードＳＥＮは充電されず、０．８Ｖのまま変わらない。
また、選択ストリングユニットＳＵ１のメモリセルトランジスタＭＴ１は、閾値電圧Ｖｔが１．４Ｖに対して、１．３Ｖのベリファイ電圧Ｖｖｆｙ１がゲート端子に入力されるため、オフする。これにより、センスアンプユニットＳＡＵ１のセンスノードＳＥＮは充電されず、０Ｖのまま変わらない。
制御回路２４は、センスノードＳＥＮが充電されなかった場合、ベリファイがパスしたと判定する。制御回路２４は、ベリファイがパスしたと判定したメモリセルトランジスタＭＴについては書き込み動作が完了したと判定し、以降のプログラム動作及びベリファイ動作を行わない。
図７は、プログラム動作とベリファイ動作において選択ワード線ＷＬｓｅｌに印加する電圧の変化の一例を示す説明図である。
書き込み動作は、プログラム動作とベリファイ動作との組み合わせが複数回繰り返されることによってデータが書き込まれる。この繰り返し動作を「ループ」と呼ぶ。プログラム電圧ＶＰＧＭは、１回目のループが最も低い電圧値に設定され、ループが進むに従い大きな電圧値となる。
例えば、比較例のプログラム動作及びベリファイ動作において、３回目のループでは、ベリファイ動作のターゲットレベルがＡレベル及びＢレベルのメモリセルトランジスタＭＴに対してベリファイが行われる。
プログラム電圧ＶＰＧＭの印加後に、Ａレベルに対するベリファイを行うためのベリファイ電圧ＶｖｆｙＡを選択ワード線ＷＬｓｅｌに印加した状態で、ＡレベルのメモリセルトランジスタＭＴが書き込み不足セルである状態であるか、書き込み完了セルの状態であるかが判定される。
次に、Ｂレベルに対するベリファイを行うためのベリファイ電圧ＶｖｆｙＢを選択ワード線ＷＬｓｅｌに印加した状態で、ＢレベルのメモリセルトランジスタＭＴが書き込み不足セルである状態であるか、書き込み完了セルの状態であるかが判定される。
また、４回目のループでは、Ａレベル及びＢレベルのベリファイに続けて、Ｃレベルに対するベリファイが行われる。Ｃレベルに対しるベリファイでは、ベリファイ電圧ＶｖｆｙＣを選択ワード線ＷＬｓｅｌに印加した状態で、ＣレベルのメモリセルトランジスタＭＴが書き込み不足セルである状態であるか、書き込み完了セルの状態であるかが判定される。
このように、比較例のプログラム動作及びベリファイ動作では、複数のステートに応じてベリファイ動作を複数回行っている。
これに対し、本実施形態は、ベリファイ動作のターゲットレベルに応じてビット線ＢＬ０、ＢＬ１に印加する電圧を変更し、ソース線ＣＥＬＳＲＣ側から電圧を印加してセンスノードＳＥＮを充電する。ベリファイ動作のターゲットレベルに応じてビット線ＢＬ０、ＢＬ１に異なる電圧ＶＤＤａ、ＶＤＤｂを与えることで、バックゲートバイアスを変え、１つのベリファイ電圧Ｖｖｆｙ１で複数の閾値を読み出す。
例えば、３回目のループでは、プログラム電圧ＶＰＧＭの印加後に、Ａレベル及びＢレベルに対するベリファイを行うためのベリファイ電圧Ｖｖｆｙ１を選択ワード線ＷＬｓｅｌに印加した状態で、Ａレベル及びＢレベルのメモリセルトランジスタＭＴが書き込み不足セルである状態であるか、書き込み完了セルの状態であるかがそれぞれ判定される。
このように、本実施形態は、複数のステートのベリファイ動作を１回で行うことができるため、比較例に比べてベリファイ回数を少なくすることができる。この結果、本実施形態は、書き込み動作の時間を比較例に比べて短縮することができ、性能を向上させることができる。
なお、３つの以上のステートのベリファイ動作は、１回ではなく複数回に分割してもよい。図８は、プログラム動作とベリファイ動作において選択ワード線ＷＬｓｅｌに印加する電圧の変化の他の例を示す説明図である。
図８に示すように、本実施形態の４回目のループにおいて、ベリファイ電圧Ｖｖｆｙ１を選択ワード線ＷＬｓｅｌに印加した状態で、Ａレベル及びＢレベルのメモリセルトランジスタＭＴが書き込み不足セルである状態であるか、書き込み完了セルの状態であるかがそれぞれ判定される。
次に、Ｃレベルに対するベリファイを行うためのベリファイ電圧Ｖｖｆｙ２を選択ワード線ＷＬｓｅｌに印加した状態で、ＣレベルのメモリセルトランジスタＭＴが書き込み不足セルである状態であるか、書き込み完了セルの状態であるかが判定される。
このように、３つの以上のステートのベリファイ動作は、例えば２回のベリファイ動作に分割した場合でも、比較例に比べてベリファイ回数を少なくすることができる。このようなベリファイ動作においても、書き込み動作の時間を比較例に比べて短縮することができ、性能を向上させることができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図９は、第２の実施形態の不揮発性メモリ２Ａの一例を示すブロック図である。なお、図９において、図２と同様の構成については同一の符号を付して説明を省略する。
不揮発性メモリ２Ａは、図２の不揮発性メモリ２のメモリセルアレイ２０及び電圧生成回路２５に代わり、メモリセルアレイ２０Ａ及び電圧生成回路２５Ａを備える。
第１の実施形態のメモリセルアレイ２０は、複数のビット線ＢＬにソース線ＣＥＬＳＲＣが共通接続されていた。これに対し、本実施形態のメモリセルアレイ２０Ａは、ビット線ＢＬ毎にソース線ＣＥＬＳＲＣが分割されている。具体的には、後述する図１０に示すように、ビット線ＢＬ０に対応してソース線ＣＥＬＳＲＣａが設けられ、ビット線ＢＬ１に対応してソース線ＣＥＬＳＲＣｂが設けられている。
電圧生成回路２５は、ソース線ＣＥＬＳＲＣａ、及びＣＥＬＳＲＣｂに対して異なる電圧ＶＤＤｃ及びＶＤＤｄを印加する。
図１０Ａ、図１０Ｂ及び図１０Ｃは、第２の実施形態のベリファイ動作の一例について説明するための説明図である。
以下の説明では、選択ストリングユニットＳＵ０及びＳＵ１のメモリセルトランジスタＭＴ１がベリファイ対象のメモリセルトランジスタＭＴとする。選択ストリングユニットＳＵ０のメモリセルトランジスタＭＴ１は、ベリファイ動作のターゲットレベルがＡレベルである。一方、選択ストリングユニットＳＵ１のメモリセルトランジスタＭＴ１は、ベリファイ動作のターゲットレベルがＢレベルである。
制御回路２４は、センスアンプユニットＳＡＵ０及びＳＡＵ１のトランジスタ５０、５１、５２、５３及び５５をオンし、トランジスタ５６をオフする。
電圧生成回路２５Ａは、ベリファイ動作のターゲットレベルがＡレベルのメモリセルトランジスタＭＴ１が接続されているビット線ＢＬ０に電圧ＶＤＤａ（例えば、１．１Ｖ）を印加する。また、電圧生成回路２５Ａは、ベリファイ動作のターゲットレベルがＡレベルのメモリセルトランジスタＭＴ１が接続されているソース線ＣＥＬＳＲＣａに電圧ＶＤＤｃ（例えば、０．８Ｖ）を印加する。
一方、電圧生成回路２５Ａは、ベリファイ動作のターゲットレベルがＢレベルのメモリセルトランジスタＭＴ１が接続されているビット線ＢＬ１に電圧ＶＤＤｂ（例えば、０．３Ｖ）を印加する。また、電圧生成回路２５Ａは、ベリファイ動作のターゲットレベルがＢレベルのメモリセルトランジスタＭＴ１が接続されているソース線ＣＥＬＳＲＣｂに電圧ＶＤＤｄ（例えば、０Ｖ）を印加する。
ロウデコーダ２６は、選択ゲート線ＳＧＤ０及び選択ゲート線ＳＧＳに所定の電圧（例えば、２．５Ｖ）を印加し、選択ストリングユニットＳＵ０及びＳＵ１の選択ゲートトランジスタＳＴ１及びＳＴ２をオンさせる。
これにより、選択ストリングユニットＳＵ０のセンスノードＳＥＮが１．１Ｖに充電され、選択ストリングユニットＳＵ１のセンスノードＳＥＮが０．３Ｖに充電される。
次に、図１０Ｂに示すように、制御回路２４は、図１０Ａの状態から、トランジスタ５５をオフし、トランジスタ５６をオンする。
そして、ロウデコーダ２６は、選択ワード線ＷＬｓｅｌにベリファイ電圧Ｖｖｆｙ１（例えば、１．３Ｖ）を印加し、非選択ワード線にベリファイ電圧Ｖｖｆｙ１よりも高い電圧ＶＲＥＡＤ（例えば、５Ｖ）を印加する。
選択ストリングユニットＳＵ０のメモリセルトランジスタＭＴ１は、ゲート端子に１．３Ｖ、ソース端子に１．１Ｖ、ドレイン端子に０．８Ｖの電圧が印加される。これは、ゲート端子に０．５Ｖ、ソース端子に０．３Ｖ、ドレイン端子に０Ｖの電圧が印加されているものと等価である。
このため、選択ストリングユニットＳＵ０のメモリセルトランジスタＭＴ１は、閾値電圧Ｖｔが０．４Ｖに対し、０．５Ｖのベリファイ電圧Ｖｖｆｙ１がゲート端子に入力されることと等価であるため、オンする。これにより、センスノードＳＥＮからトランジスタ５６、５２および５３を介してソース線ＣＥＬＳＲＣａに電流が流れ、センスノードＳＥＮの電圧が低下する。
また、選択ストリングユニットＳＵ１のメモリセルトランジスタＭＴ１は、閾値電圧Ｖｔが１．２Ｖに対して、１．３Ｖのベリファイ電圧Ｖｖｆｙ１がゲート端子に入力されるため、オンする。これにより、センスアンプユニットＳＡＵ１のセンスノードＳＥＮは、センスノードＳＥＮからトランジスタ５６、５２および５３を介してソース線ＣＥＬＳＲＣｂに電流が流れ、センスノードＳＥＮの電圧が低下する。
制御回路２４は、センスノードＳＥＮが放電された場合、ベリファイがフェイルしたと判定する。制御回路２４は、ベリファイがフェイルしたと判定したメモリセルトランジスタＭＴについては、書き込みが完了していないため、選択ワード線ＷＬｓｅｌに印加する電圧ＶＰＧＭを前回のプログラム動作時よりも高くし、プログラム動作を行う。
図１０Ｃは、プログラム動作により、選択ストリングユニットＳＵ０のメモリセルトランジスタＭＴ１の閾値電圧Ｖｔが０．６Ｖ、選択ストリングユニットＳＵ１のメモリセルトランジスタＭＴ１の閾値電圧Ｖｔが１．４Ｖに上昇した例を示している。プログラム動作後のベリファイ動作における動作状態（トランジスタのオン／オフや印加電圧）は図１０Ｂの状態と同じである。
選択ストリングユニットＳＵ０のメモリセルトランジスタＭＴ１は、閾値電圧Ｖｔが０．６Ｖに対し、０．５Ｖのベリファイ電圧Ｖｖｆｙ１がゲート端子に入力されることと等価であるため、オフする。これにより、センスノードＳＥＮからソース線ＣＥＬＳＲＣａに電流が流れず、センスアンプユニットＳＡＵ０のセンスノードＳＥＮは放電されない。
また、選択ストリングユニットＳＵ１のメモリセルトランジスタＭＴ１は、閾値電圧Ｖｔが１．４Ｖに対して、１．３Ｖのベリファイ電圧Ｖｖｆｙ１がゲート端子に入力されるため、オフする。これにより、センスノードＳＥＮからソース線ＣＥＬＳＲＣｂに電流が流れず、センスアンプユニットＳＡＵ１のセンスノードＳＥＮは放電されない。
制御回路２４は、センスノードＳＥＮが放電されなかった場合、ベリファイがパスしたと判定する。制御回路２４は、ベリファイがパスしたと判定したメモリセルトランジスタＭＴについては書き込み動作が完了したと判定し、以降のプログラム動作及びベリファイ動作を行わない。
以上のように、本実施形態は、ビット線ＢＬ毎にソース線ＣＥＬＳＲＣを分割、具体的には、ビット線ＢＬ０及びＢＬ１に対応して、ソース線ＣＥＬＳＲＣをソース線ＣＥＬＳＲＣａ及びＣＥＬＳＲＣｂに分割する。そして、ベリファイ動作のターゲットレベルに応じてソース線ＣＥＬＳＲＣａ、ＣＥＬＳＲＣｂに異なる電圧ＶＤＤｃ、ＶＤＤｄを与えることで、バックゲートバイアスを変え、１つのベリファイ電圧Ｖｖｆｙ１で複数の閾値を読み出す。
この結果、本実施形態の半導体記憶装置２Ａは、第１の実施形態と同様に、ベリファイ回数を削減することできため、性能を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２，２Ａ…不揮発性メモリ、３…メモリコントローラ、４…ホスト装置、１０…ホストＩ／Ｆ回路、１１…プロセッサ、１２…ＲＡＭ、１３…バッファメモリ、１４…メモリＩ／Ｆ回路、１５…ＥＣＣ回路、２０，２０Ａ…メモリセルアレイ、２１…入出力回路、２２…ロジック制御回路、２３…レジスタ、２４…制御回路、２５，２５Ａ…電圧生成回路、２６…ロウデコーダ、２７…カラムデコーダ、２８…センスアンプユニット群、２９…データレジスタ、５０～５８…トランジスタ、５９…キャパシタ、ＳＡ…センスアンプ部、ＳＡＵ…センスアンプユニット、ＳＥＮ…センスノード。

Claims (4)

  1. 第１選択トランジスタ、複数のメモリセルトランジスタ、及び、第２選択トランジスタを含む第１ストリングの一端に接続される第１ビット線と、
    第１選択トランジスタ、複数のメモリセルトランジスタ、及び、第２選択トランジスタを含む第２ストリングの一端に接続される第２ビット線と、
    前記第１ストリングの他端及び前記第２ストリングの他端に共通に接続されるソース線と、
    前記第１ストリング及び前記第２ストリングの同一行にあるメモリセルトランジスタのゲートに共通に接続されるワード線と、
    ベリファイ動作時に、ベリファイ動作の第１のターゲットレベルに応じて前記第１のビット線に第１の電圧を印加し、第２のターゲットレベルに応じて前記第２ビット線に第２の電圧を印加し、前記ソース線に第３の電圧を印加する電圧生成回路と、
    前記ベリファイ動作時に、ベリファイ対象のメモリセルトランジスタが接続された前記ワード線に第４の電圧を印加するロウデコーダと、
    を有する半導体記憶装置。
  2. 前記第１ビット線に接続され、第１センスノードを備えた第１センスアンプと、
    前記第２ビット線に接続され、第２センスノードを備えた第２センスアンプと、
    前記第１センスノードが充電されたか否かに基づき、前記第１ストリングのベリファイ対象のメモリセルトランジスタのベリファイがパスしたか否かを判定し、前記第２センスノードが充電されたか否かに基づき、前記第２ストリングのベリファイ対象のメモリセルトランジスタのベリファイがパスしたか否かを判定する制御回路と、
    を有する請求項１に記載の半導体記憶装置。
  3. 前記制御回路は、前記第１センスノードが充電された場合、前記第１ストリングのベリファイ対象のメモリセルトランジスタのベリファイがフェイルしたと判定し、前記第１センスノードが充電されなかった場合、前記第１ストリングのベリファイ対象のメモリセルトランジスタのベリファイがパスしたと判定する請求項２に記載の半導体記憶装置。
  4. 前記制御回路は、前記第２センスノードが充電された場合、前記第２ストリングのベリファイ対象のメモリセルトランジスタのベリファイがフェイルしたと判定し、前記第２センスノードが充電されなかった場合、前記第２ストリングのベリファイ対象のメモリセルトランジスタのベリファイがパスしたと判定する請求項２に記載の半導体記憶装置。
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