KR100938045B1 - 불휘발성 메모리 소자의 테스트 방법 - Google Patents

불휘발성 메모리 소자의 테스트 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자의 웨이퍼 상에서의 테스트 방법에 관한 것으로, 웨이퍼 상태인 불휘발성 메모리 소자의 테스트 방법에 있어서, 상기 불휘발성 메모리 소자의 전체 메모리 셀에 대한 소거 및 제 1 검증을 수행하는 단계; 상기 제 1 검증 결과를 저장하고 있는 페이지 버퍼의 데이터를 검증 패스를 나타내는 데이터로 설정하는 단계; 및 상기 전체 메모리 셀에 대한 소프트 프로그램 및 제 2 검증을 수행하는 단계를 포함한다.
웨이퍼, 검증, 테스트

Description

불휘발성 메모리 소자의 테스트 방법{Method of testing a non volatile memory device}
본 발명은 불휘발성 메모리 소자(Non-Volatile Memory Device)의 소거 동작에 관한 것으로, 특히 멀티 레벨 셀(Multi Level Cell; MLC)을 가지는 메모리 소자의 소거 동작이후의 셀 분포 특성을 향상시키기 위한 불휘발성 메모리 소자의 테스트 방법에 관한 것이다.
불휘발성 메모리인 플래시 메모리는 일반적으로 NAND 플래시 메모리와, NOR 플래시 메모리로 구분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가지므로 랜덤 액세스 시간 특성이 우수한 반면에, NAND 플래시 메모리는 복수개의 메모리 셀들이 직렬로 연결되어 셀 스트링 당 한 개의 컨택만을 필요로 하므로 집적도면에서 우수한 특성을 갖는다. 따라서 고집적 플래시 메모리에는 주로 NAND 구조가 사용되고 있다.
잘 알려진 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신장된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트라인들과 상기 비트라인들에 각각 대응되 는 복수개의 셀 스트링들로 이루어진다.
최근에는 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀의 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi Level Cell; MLC)라고 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; SLC)이라 한다.
상기한 MLC는 상술한 바와 같이 복수 비트의 데이터를 저장하기 위해 복수의 셀 전압 레벨을 가지게 되며, 각각의 셀 문턱전압에 따라 데이터가 다르게 저장됨을 의미한다.
상기한 플래시 메모리 소자는 웨이퍼(Wafer)상에 제조되고, 웨이퍼 상태에서 테스트를 페일난 메모리 셀에 마스킹을 하고, 레이저 리페어 과정을 수행한다.
도 1은 일반적인 웨이퍼 상태의 테스트 과정을 나타낸 동작 순서도이다.
도 1을 참조하면, 웨이퍼상태에서 테스트를 시작하면, 먼저 각각의 메모리 칩들에 전원이 제대로 인가되는지를 확인하는 전원 테스트를 한다(S101). 전원 테스트가 완료되면 웨이퍼 상의 모든 메모리 셀들을 소거한다(S103). 상기 메모리 셀들은 웨이퍼 상에 만들어지면서 서로 다른 문턱전압으로 변경되어 있을 수 있다. 따라서 전체적인 소거를 수행하여 0V 이하의 문턱전압을 갖게 만든다.
상기 전체 소거 이후에는 모든 메모리 셀들이 0V 이하로 소거되었는지를 확인하기 위한 하드(Hard) 소거 검증(Erase Verify)이 수행된다(S105).
상기 단계S105의 하드 소거 검증을 수행한 결과, 페일이 발생되면(S107), 테 스트 동작은 바로 중단되고(S109), 메모리 셀의 데이터를 독출 하여 페일이 발생한 셀에 대한 정보를 페이지 버퍼에 저장한다(S111). 상기 페이지 버퍼에 저장된 독출 정보에 따라 페일난 페이지 버퍼를 구분하고, 페일난 페이지 버퍼의 래치가 이후의 검증 동작에서 패스 신호를 출력하도록 마스킹 데이터를 메모리 셀과 연결되는 페이지 버퍼에 입력한다(S113).
마스킹 데이터를 페이지 버퍼에 입력한 후에는, 다시 전체 소거를 한 후 하드 검증을 하여 마스킹이 제대로 되었는지 확인한다(S115). 이때 대부분은 상기 단계S111 및 단계 S113의 과정에 의해 마스킹이 되어 하드 소거 검증이 패스된다.
하드 소거 검증이 완료되면, 이후에는 실제 메모리 셀들을 0V에 아깝도록 소프트 프로그램을 수행한다(S117). 이는 메모리 셀들을 프로그램할 때 메모리 셀의 문턱전압이 0V 보다 너무 낮으면 프로그램 시간이 오래 걸리고, 다른 메모리 셀에 영향을 줄 수도 있기 때문에 0V에 아까운 문턱전압을 갖도록 메모리 셀들을 미리 프로그램한다. 상기 소프트 프로그램에 대한 검증은 소프트 검증 전압(SEV))을 이용해서 수행한다(S119).
상기의 과정은 테스트를 수행하는 도중에 페일이 발생하면, 테스트를 중단하고, 페일난 메모리 셀 정보를 저장하고 마스킹을 수행하고, 다시 전체 소거와 하드 소거 검증을 하는 과정이 필요하여 웨이퍼 테스트 시간이 길어진다.
도 2a 내지 도 2c는 상기 도 1의 동작에 따른 메모리 셀들의 문턱전압 이동 모습을 나타낸다.
도 2a를 참조하면, 웨이퍼에 만들어지는 메모리 셀들은 초기에 각각 다양한 문턱전압을 가질 수 있다. 이러한 메모리 셀들에 단계S103의 전체 소거를 수행함으로써 0V 이하의 문턱전압을 갖도록 한다. 이때 하드 검증전압(EV)으로 하드 소거 검증을 수행한다.
이후에 넓은 문턱전압 분포로 소거된 메모리 셀들을 소프트 프로그램을 통해서 0V 가까이에 좁은 분포를 갖도록 이동시키는 모습이 도 2b 및 도 2c이다.
도 2b 및 도 2c를 참조하면, 소프트 프로그램 검증을 통해서 모든 메모리 셀들을 0V에 가까운 문턱전압을 갖도록 프로그램하고, 소프트 검증전압(SEV)으로 검증을 수행하여 모든 메모리 셀들의 문턱전압이 소프트 검증전압(SEV) 가까이에 있도록 만든다.
상기와 같이 웨이퍼 테스트를 수행하는 과정에서 전체 소거와 하드 검증을 수행하면, 대부분의 경우에는 페일이 발생한다. 따라서 다음으로 소프트 프로그램과 검증을 수행하기 전에 반드시 하드 검증이 패스 될 수 있도록 마스킹 데이터를 페이지 버퍼에 입력하는 동작이 필요하다. 따라서 웨이퍼 테스트 동작 시간이 마스킹 데이터 입력과정에 의해 길어진다.
따라서 본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리소자를 웨이퍼 상에서 테스트할 때 페일난 비트의 마스킹 동작을 별도로 수행하지 않는 불휘발성 메모리 소자의 테스트 방법을 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
웨이퍼 상태인 불휘발성 메모리 소자의 테스트 방법에 있어서, 상기 불휘발성 메모리 소자의 전체 메모리 셀에 대한 소거 및 제 1 검증을 수행하는 단계; 상기 제 1 검증 결과를 저장하고 있는 페이지 버퍼의 데이터 저장된 제 1 래치의 데이터를 제 2 래치에 저장하고, 상기 제 1 래치를 검증 패스를 나타내는 데이터로 설정하는 단계; 및 상기 전체 메모리 셀에 대한 소프트 프로그램 및 제 2 검증을 수행하는 단계를 포함한다.
상기 제 1 검증을 위한 제 1 검증전압은 상기 제 2 검증을 위한 제 2 검증전압보다 낮은 전압인 것을 특징으로 한다.
상기 전체 소거 동작 이전에 전원 테스트를 수행하는 것을 특징으로 한다.
상기 페이지 버퍼의 데이터를 설정하는 것은, 상기 제 1 검증결과가 저장된 상기 제 1 래치의 데이터를 상기 제 2 래치로 전달하는 단계; 및 상기 제 1 래치의 데이터를 검증 패스 데이터로 변경하는 단계를 포함한다.
상기 제 1 래치의 데이터를 검증 패스 데이터로 변경하기 위해, 상기 제 2 래치에 전달된 데이터를 반전하여 상기 페이지 버퍼의 센싱노드로 전달하고, 상기 센싱노드의 전압 레벨에 따라 상기 제 1 래치의 데이터를 변경하는 것을 특징으로 한다.
상기 제 2 검증은 상기 메모리 셀들중 하나라도 패스되면 중단되는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
웨이퍼 상태인 불휘발성 메모리 소자의 테스트 방법에 있어서, 상기 불휘발성 메모리 소자의 전체 메모리 셀에 대한 소거를 하고, 상기 소거에 대한 제 1 검증을 수행하여 그 결과를 페이지 버퍼의 제1 래치로 저장하는 단계; 상기 제 1 래치에 저장된 데이터를 상기 페이지 버퍼의 센싱노드를 통해 상기 페이지 버퍼의 제 2 래치로 전달하는 제1 전달 단계; 상기 제 2 래치의 데이터를 검증 패스 결과를 나타내는 데이터로 설정하는 단계; 및 상기 메모리 셀들에 대한 소프트 프로그램 및 제 2 검증을 수행하는 단계를 포함한다.
상기 전체 소거 동작 이전에 전원 테스트를 수행하는 것을 특징으로 한다.
상기 제 2 래치에 검증 패스 결과 데이터를 설정하기 위하여, 상기 제 2 래치의 데이터를 상기 센싱노드를 통해 상기 제 1 래치로 전달하는 것을 특징으로 한다.
상기 제 1 검증을 위한 제 1 검증전압은 상기 제 2 검증을 위한 제 2 검증전압보다 낮은 전압인 것을 특징으로 한다.
상기 제 1 전달 단계 이후에, 상기 제 1 소거 검증결과가 저장된 상기 제 1 래치의 데이터가 소거 패스되지 못한 것으로 판단되는 경우, 해당 페이지 버퍼에 연결되는 비트라인을 대신하여 동작할 다른 비트라인으로 대체하는 리페어 동작을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
상기 제 2 검증은 상기 메모리 셀들중 하나라도 패스되면 중단되는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 테스트 방법은 웨이퍼 상에서 불휘발성 메모리 소자를 테스트 할 때, 페일난 비트라인에 대한 마스킹 동작을 수행하지 않도록 하여 웨이퍼 테스트 시간을 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3a는 플래시 메모리 소자의 구조를 나타내는 블록도이다.
도 3a를 참조하면, 플래시 메모리 소자(300)는 메모리 셀 어레이(310)와, 페이지 버퍼부(320)와, Y 디코더(330)와, X 디코더(340)와 전압 제공부(350) 및 제어부(360)를 포함한다.
메모리 셀 어레이(310)는 데이터 저장을 위한 메모리 셀들이 직렬로 연결된 셀 스트링들이 복수개 포함되고, 각각의 셀 스트링들은 비트라인(BL)에 연결된다. 또한 상기 비트라인과 직교하는 방향으로 메모리 셀들의 게이트가 워드라인(WL)으로 연결된다.
페이지 버퍼부(320)는 상기 메모리 셀 어레이(310)의 비트라인에 연결되는 페이지 버퍼(321)가 복수개 포함되는데, 각각의 페이지 버퍼(PB)는 선택된 메모리 셀에 프로그램할 데이터를 임시 저장하였다가 비트라인을 통해 메모리 셀에 전달하거나, 메모리 셀에 저장된 데이터를 독출 하여 저장한다.
상기 페이지 버퍼는 다수의 래치 회로를 포함하고 있으며, 하나의 래치 회로를 이용해서 프로그램을 수행하는 동안 다른 하나의 래치 회로에는 캐시 프로그램할 데이터를 입력받을 수 있다.
Y 디코더(330)는 입력 어드레스에 따라 페이지 버퍼부(320)의 페이지 버퍼(PB)에 입출력 경로를 제공하고, X 디코더(340)는 입력 어드레스에 따라 메모리 셀 어레이(310)의 워드라인을 선택한다.
전압 제공부(350)는 제어부(360)의 제어에 따라 상기 X 디코더(340)가 연결하는 워드라인에 제공할 동작 전압을 생성하고, 제어부(360)는 동작 명령에 따른 제어신호를 출력하며, 메모리 셀 어레이(310)의 데이터 프로그램 정도에 따라 설정되어 있는 패스전압을 제공할 수 있도록 전압 제공부(350)를 제어한다.
상기의 페이지 버퍼부(320)에 포함되는 다수의 페이지 버퍼 회로들은 각각 다음과 같이 구성된다.
도 3b는 도 3a의 페이지 버퍼의 상세 회로도이다.
도 3b를 참조하면, 페이지 버퍼(321)는 센싱부(322)와, 프리차지부(323)와, 래치부(324)와 검증부(328) 및 데이터 입력부(329)를 포함한다. 또한 페이지 버퍼(321)는 비트라인과 연결되는 비트라인 선택부를 포함하나, 상기 도 3b에는 도시 하지 않았다.
센싱부(322)는 비트라인과 연결되어, 비트라인의 전압 레벨과 센싱노드(SO)의 전압 레벨에 따라 턴 온 또는 턴 오프동작을 하고, 프리차지부(323)는 센싱노드(SO)를 프리차지한다.
래치부(324)는 제 1 내지 제 3 래치부(325 내지 327)를 포함하며, 프로그램할 데이터를 저장하였다가 센싱노드(SO)를 통해 비트라인으로 전달하거나, 비트라인 전압 레벨에 따라 프로그램된 데이터를 독출 하여 저장한다.
검증부(328)는 상기 래치부(324)의 제1 래치부(325)와 제 2 래치부(326) 사이에 연결되어 프로그램 검증에 대한 검증 신호(PBVER)를 출력한다. 그리고 데이터 입력부(329)는 제 1 래치부(325)와 연결되어 제어신호에 따라 제 1 래치부(325)에 데이터를 입력한다.
상기 센싱부(322)는 제 1 NMOS 트랜지스터(N1)를 포함하고, 프리차지부(323)는 PMOS 트랜지스터(P)를 포함하며, 제 1 래치부(325)는 제 2 내지 제 6 NMOS 트랜지스터(N2 내지 N6)와 제 1 및 제 3 인버터(IN1 내지 IN3)를 포함한다.
그리고 제 2 래치부(3326)는 제 7 내지 제 9 NMOS 트랜지스터(N7 내지 N9)와 제 4 및 제 5 인버터(IN4, IN5)를 포함하고, 제 3 래치부(327)는 제 10 내지 제 13 NMOS 트랜지스터(N10 내지 N13)와 제 6 및 제 7 인버터(IN6, IN7)를 포함한다. 또한 래치부(324)에는 제 14 NMOS 트랜지스터(N14)와 제 20 NMOS 트랜지스터(N20)가 포함된다.
검증부(328)는 제 15 내지 제 17 NMOS 트랜지스터(N15 내지 N17)를 포함하 고, 데이터 입력부(329)는 제 18 및 제 19 NMOS 트랜지스터(N18, N19)를 포함한다.
제 1 NMOS 트랜지스터(N1)는 비트라인(또는 비트라인 선택부)과 센싱노드(SO)의 사이에 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 센싱제어신호(PBSENSE)가 입력된다.
PMOS 트랜지스터(P)는 전원전압과 센싱노드(SO) 사이에 연결되고, PMOS 트랜지스터(P)의 게이트에는 프리차지 제어신호(PRECHSO_N)가 입력된다.
제 2 NMOS 트랜지스터(N2)는 센싱노드(SO)와 노드(K4) 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 데이터 전송 제어신호(DATTRAN)가 입력된다. 제 3 NMOS 트랜지스터는 노드(MSB)와 노드(K1) 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)는 노드(MSB_N)와 노드(K1) 사이에 연결된다. 제 3 NMOS 트랜지스터(N3)의 게이트에는 제 1 리셋 신호(MSBRST)가 입력되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 제 1 세트 신호(MSBSET)가 입력된다.
제 5 NMOS 트랜지스터(N5)는 노드(K1)와 접지노드 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 센싱노드(SO)가 연결된다. 제 1 인버터(IN1)는 노드(K4)와 노드(MSB) 사이에 연결되고, 제 1 인버터(IN1)는 노드(MSB)의 상태를 반전하여 노드(K4)로 출력한다.
제 2 및 제 3 인버터(IN2, IN2)는 노드(MSB)와 노드(MSB_N)의 사이에 래치회로로서 연결되어 제 1 래치(L1)를 구성한다. 제 6 NMOS 트랜지스터(N6)는 노드(K4)와 노드(K5) 사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 데이터 출력 제어신호(MSBPASS)가 입력된다.
제 7 NMOS 트랜지스터(N7)는 센싱노드(SO)와 노드(LSB_N) 사이에 연결되고, 제 7 NMOS 트랜지스터(N7)의 게이트에는 MLC(Multi Level Cell) 프로그램 제어신호(MLCPROG)가 입력된다. 제 4 및 제 5 인버터(IN4, IN5)는 노드(LSB)와 노드(LSB_N)사이에 래치회로서 연결되어 제 2 래치(L2)를 구성한다.
제 8 NMOS 트랜지스터(N8)는 노드(LSB)와 노드(K2) 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)는 노드(LSB_N)와 노드(K2) 사이에 연결된다. 제 8 NMOS 트랜지스터(N8)의 게이트에는 제 2 리셋 신호(LSBRST)가 입력되고, 제 9 NMOS 트랜지스터(N9)의 게이트에는 제 2 세트 신호(LSBSET)가 입력된다.
제 10 NMOS 트랜지스터(N10)는 센싱노드(SO)와 노드(TDL) 사이에 연결되고, 제 11 NMOS 트랜지스터(N11)는 센싱노드(SO)와 노드(TDL_N) 사이에 연결된다. 제 10 NMOS 트랜지스터(N10)의 게이트에는 제어신호(TDLTRAN)가 입력되고 제 11 NMOS 트랜지스터(N11)의 게이트에는 제어신호(TDLPROG)가 입력된다.
제 6 및 제 7 인버터(IN6, IN7)는 노드(TDL)와 노드(TDL_N) 사이에 래치 회로로서 연결되어 제 3 래치(L3)를 구성한다. 제 12 NMOS 트랜지스터(N12)는 노드(TDL)와 노드(K2) 사이에 연결되고, 제 13 NMOS 트랜지스터(N13)는 노드(TDL_N)와 노드(K2) 사이에 연결된다. 제 12 NMOS 트랜지스터(N12)의 게이트에는 제 3 리셋 시호(TDLRST)가 입력되고, 제 13 NMOS 트랜지스터(N13)의 게이트에는 제 3 세트 신호(TDLSET)가 입력된다.
그리고 제 14 NMOS 트랜지스터(N14)는 노드(K2)와 접지전압 사이에 연결되고, 제 14 NMOS 트랜지스터(N14)의 게이트는 센싱노드(SO)에 연결된다.
제 15 및 제 16 NMOS 트랜지스터(N15, N16)는 접지노드와 검증신호(PBVER) 출력 노드 간에 직렬로 연결되고, 또한 제 17 NMOS 트랜지스터(N17)가 제 16 NMOS 트랜지스터(N16)의 드레인과 소오스에 공통으로 연결되어 있다. 제 15 NMOS 트랜지스터(N15)의 게이트는 노드(LSB)가 연결되고, 제 16 NMOS 트랜지스터(N16)의 게이트에는 노드(K4)가 연결되며, 제 17 NMOS 트랜지스터(N17)의 게이트에는 페이지 버퍼 체크 신호(PBCHECK)가 입력된다.
또한 제 20 NMOS 트랜지스터(N20)는 센싱노드(SO)와 노드(K5) 사이에 연결되고, 제 20 NOS 트랜지스터(N20)의 게이트에는 제어신호(CELLIV)가 입력된다.
제 18 NMOS 트랜지스터(N18)는 노드(MSB)와 노드(K5) 사이에 연결되고, 제 19 NMOS 트랜지스터(N19)는 노드(MSB_N)와 노드(K5) 사이에 연결된다. 제 18 NMOS 트랜지스터(N18)의 게이트에는 데이터 입력 제어신호(DATLOAD)가 입력되고, 제 19 NMOS 트랜지스터(19)의 게이트에는 상기 데이터 입력 제어신호(DTALOAD)의 반전신호(DATLOAD_N)가 입력된다.
상기와 같이 구성되는 페이지 버퍼(321)를 포함하는 플래시 메모리 소자는 본 발명의 실시 예에 따른 테스트 방법에 의하여 다음과 같이 동작한다.
도 4a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 테스트 방법의 동작 순서도이다.
도 4a를 참조하면, 웨이퍼 테스트를 시작하면 먼저 웨이퍼 상에 만들어진 플래시 메모리 소자들의 전원을 테스트한다(S410). 그리고 모든 플래시 메모리소자(300)의 메모리 셀 어레이(310)를 소거하기 위한 전체 소거(Partial Erase)를 수 행한다(S430).
상기 메모리 셀 어레이(310)에 포함되는 메모리 셀들은 웨이퍼 상에 만들어지는 공정과정에서 각각 서로 다른 문턱전압을 가지고 있다. 따라서 모든 메모리 셀들에 대한 전체 소거를 수행하여 0V 이하의 문턱전압을 갖게 만든다.
상기 전체 소거에 대한 검증은 하드 검증 전압(EV)을 이용해서 수행하고, 페이지 버퍼(321)에 모든 메모리 셀들이 하드 검증 패스가 된 것으로 인식할 수 있는 데이터를 세팅한다(S450).
상기 하드 검증은 비트라인 단위로 스캔 하여 하나의 메모리 셀이라도 하드 검증전압(EV) 이상의 문턱전압 갖고 있다면 해당 비트라인은 페일이 발생한 것으로 판단된다. 좀더 자세하게 상기 페이지 버퍼(321)의 회로를 참조하여 설명하면, 다음과 같다.
하드 전압 검증을 위하여 모든 워드라인에는 하드 검증전압(EV)이 인가되고, 이를 페이지 버퍼(321)의 제 2 래치(L2)의 노드(LSB_N)로 독출 함으로써 소거 검증을 수행할 수 있다.
이때 페이지 버퍼(321)는 노드(LSB_N)가 '1'값을 갖도록 초기화 동작이 수행되어 있고, 프리차지 제어신호(PRECHSO_N)에 의해 센싱노드(SO)는 하이 레벨로 프리차지 상태가 되어 있다. 그리고 모든 워드라인에 하드 검증전압(EV)을 인가한 상태에서 센싱 제어신호(PBSENSE)를 하이 레벨로 인가하여 제 1 NMOS 트랜지스터(N1)를 턴 온 시킨다.
만약 페이지 버퍼(321)에 연결된 비트라인에 연결되어 있는 메모리 셀들이 모드 정상적으로 하드 검증전압(EV) 이하의 문턱전압을 갖도록 소거되었다면, 모든 메모리 셀들은 하드 검증전압(EV)에 의해 턴 온 된다. 따라서 센싱노드(SO)에 프리차지 되어있던 하이 레벨의 전압은 공통 소오스 라인으로 디스차지 된다.
따라서 센싱노드(SO)는 로우 레벨로 변경되고, 센싱노드(SO)가 로우 레벨이면 제 14 NMOS 트랜지스터(N14)는 턴오프 되므로, 노드(LSB_N)의 데이터는'1'을 유지한다.
그러나 페이지 버퍼(321)에 연결된 비트라인에 메모리 셀들 중에서 하나의 메모리 셀이라도 문턱전압이 하드 검증전압(EV)보다 높다면, 해당 메모리 셀은 턴 오프 된다. 따라서 센싱노드(SO)에 프리차지되어 있는 하이 레벨 전압은 디스차지 되지 못한다.
센싱노드(SO)가 하이 레벨을 유지하고 있으면, 제 14 NMOS 트랜지스터(N14)는 턴 온 되고, 이때 제 2 세트신호(LSBSET)를 이용하셔 센싱노드(SO)의 상태를 노드(LSB_N)로 읽어오면 노드(LSB_N)는 '0'데이터를 갖도록 상태가 변경되게 된다.
따라서 노드(LSB_N)가 '0'데이터인 페이지 버퍼에 연결되는 비트라인은 페일난 메모리 셀을 포함하고 있음을 의미한다.
상기와 같이 페일이 발생했는지 어떤지를 페이지 버퍼(321)의 노드(LSB_N)로 독출해온 이후에는 해당 데이터를 제 1 래치(L1)로 옮겨서 보존하면서, 노드(LSB_N)가 다시 '1'데이터를 갖도록 세팅하여 모든 페이지 버퍼(321)가 패스 신호를 출력할 수 있도록 하는 페이지 버퍼(321) 세팅을 수행하는데, 페이지 버퍼 세팅 과정은 다음의 도 4b에서 자세히 설명하기로 한다.
페이지 버퍼(321)의 세팅이 완료되면 모든 페이지 버퍼(321)들은 패스 신호를 출력하므로, 이후에 소프트 프로그램과 검증을 수행하고(S470), 소프트 검증을 다시 수행하여(S490), 웨이퍼 테스트를 마칠 수 있다.
상기 단계 S470과 단계 S490의 과정은 기존의 웨이퍼 테스트에서 수행했던 것과 동일하게 진행되므로 상세한 설명은 생략하기로 한다.
다음으로 상기 하드 소거 검증과 페이지 버퍼 세팅 단계(S450)를 상세히 설명하면 다음과 같다.
도 4b는 도 4a의 하드 소거검증 및 페이지 버퍼 세팅 동작의 순서도이다.
도 4b를 참조하면, 먼저 상기 도 4a의 단계 S450에서 설명한 바와 같이, 하드 소거 검증전압(EV)을 이용해서 페이지 버퍼(321)의 노드(LSB_N)에 해당 페이지 버퍼(321)에 연결된 비트라인이 페일인지 아닌지에 대한 데이터를 독출 한다(S451). 앞서 언급한 바와 같이 페일이 발생한 비트라인에 연결된 페이지 버퍼(321)의 노드(LSB_N)에는 '0'데이터가 입력되고, 정상적인 비트라인에 연결된 페이지 버퍼(321)의 노드(LSB_N)에는 '1'데이터가 입력되어 있다.
상기 소거 검증 데이터를 노드(LSB_N)로 독출한 이후에는, 제 2 래치(L2)의 노드(LSB_N)에 데이터를 제 1 래치(L1)의 노드(MSB_N)로 전달한다(S453).
상기 전달은 다음과 같이 수행된다.
먼저 제 1 래치(L1)의 노드(MSB_N)는 '1'데이터 상태를 갖도록 초기화 되어 있는 상태에서, MLC 프로그램 제어신호(MLSPROG)를 하이 레벨로 인가하여 제 17 NMOS 트랜지스터(N17)를 턴 온 시킴으로써 센싱노드(SO)를 노드(LSB_N)의 데이터 상태에 따라 변경시킨다.
즉, 노드(LSB_N)가 '1'데이터 상태라면, 센싱노드(SO)는 '1' 데이터 상태인 하이 레벨 상태가 되고, 노드(LSB_N)가 '0'데이터 상태라면 센싱노드(SO)는 '0'데이터 상태인 로우레벨 상태가 된다.
그리고 상기 센싱 노드(SO)가 '1'데이터 상태이면, 제 5 NMOS 트랜지스터(N5)가 턴 온 되고, 센싱노드(SO)가 '0'데이터 상태이면, 제 5 NMOS 트랜지스터(N5)는 턴오프 된다.
그리고 제 1 세트신호(MSBSET)가 하이 레벨로 인가되어 제 4 NMOS 트랜지스터(N4)가 턴 온 되면, 노드(MSB_N)에 노드(LSB_N)와 반대되는 데이터가 입력된다. 즉 노드(LSB_N)가 '1'데이터인 패스 상태라면, 노드(MSB_N)는 '0'데이터 상태가 되고, 노드(LSB_N)가 '0'데이터인 페일 상태라면, 노드(MSB_N)는 '1'데이터 상태가 된다.
상기와 같은 상태로 데이터 전달이 완료되면, 제 1 래치(L1)의 노드(LSB)의 데이터를 제 2 래치(L2)의 노드(LSB_N)로 다시 전달하는 동작을 수행한다(S455). 이때는 제 1 래치(L1)의 노드(K5)의 데이터를 제 2 래치(L2)의 노드(LSB_N)로 전달한다.
페일난 비트라인에 연결되어 있는 페이지 버퍼(321)를 예로 들어 설명하면, 단계S453을 수행한 결과, 노드(LSB_N)는 '0'데이터 상태이고, 노드(MSB)도 '0'데이터 상태이다. 노드(MSB)가 '0'데이터 상태이면, 노드(K4)의 상태는 '1'데이터 상태이다.
따라서 데이터 전송 제어신호(DATTRAN)를 하이 레벨로 인가하여 제 2 NMOS 트랜지스터(N2)를 턴온 시키면, 센싱노드(SO)는 '1'데이터 상태인 하이 레벨이 되고, 센싱노드(SO)가 하이 레벨이면 제 14 NMOS 트랜지스터(N14)는 턴온 된다.
그리고 제 2 리셋신호(LSBRST)를 하이 레벨로 인가하면, 제 8 NMOS 트랜지스터(N8)가 턴온 되어 노드(LSB)가 접지노드에 연결된다. 따라서 노드(LSB)는 '0'데이터 상태로 변경되고 또한 노드(LSB_N)는 '1'데이터 상태로 변경된다. 앞서 언급한 바와 같이 노드(LSB_N)가 '1'데이터 상태이면, 해당 페이지 버퍼(321)는 패스가 된 것으로 판단된다.
또한 정상적인 비트라인에 연결된 페이지 버퍼(321)에 대해 단계 S455를 수행한 결과를 설명하면 다음과 같다.
먼저 단계 S453의 수행 결과에 따라 노드(LSB_N)는 '1'데이터 상태이고, 노드(MSB)는 '1'데이터 상태이다. 노드(MSB)가 '1'데이터 상태이면, 노드(K5)는 '0'데이터 상태이다.
노드(K5)가 '0'데이터 상태이면, 센싱노드(SO)도 로우 레벨로 유지되고, 제 14 NMOS 트랜지스터(N14)는 턴오프 된다. 따라서 제 2 리셋 신호(LSBRST)가 하이 레벨로 인가된다 하여도 노드(LSB)는 처음의 '0'데이터 상태를 유지하고, 마찬가지로 노드(LSB_N)도 '1'데이터 상태를 유지하므로 해당 페이지 버퍼(321)는 패스된 것으로 판단된다.
상기와 같은 과정을 간략히 표로 정리하면 다음과 같다.
Figure 112008018703933-pat00001
상기 표 1에 나타난 바와 같이, 페일이 난 비트라인에 연결되는 페이지 버퍼(321)의 노드(LSB_N)는 정상적인 비트라인에 연결된 페이지 버퍼(321)와 같이 변경되고, 페일 정보는 제 1 래치(L1)의 노드(MSB)에 저장되어 있다.
따라서 웨이퍼 테스트 상태에서 하드 소거 검증 동작 후에 모든 페이지 버퍼(321)가 패스 되도록 하고, 이후의 리페어 등을 위한 페일 정보는 제 1 래치(L1)에 저장된 정보를 이용할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 웨이퍼 상태의 테스트 과정을 나타낸 동작 순서도이다.
도 2a 내지 도 2c는 상기 도 1의 동작에 따른 메모리 셀들의 문턱전압 이동 모습을 나타낸다.
도 3a는 플래시 메모리 소자의 구조를 나타내는 블록도이다.
도 3b는 도 3a의 페이지 버퍼의 상세 회로도이다.
도 4a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 테스트 방법의 동작 순서도이다.
도 4b는 도 4a의 하드 소거검증 및 페이지 버퍼 세팅 동작의 순서도이다.
*도면의 주요 부분의 간단한 설명*
300 : 플래시 메모리 소자 310 : 메모리 셀 어레이
320 : 페이지 버퍼부 330 Y 디코더
340 : X 디코더 350 : 전압 제공부
360 : 제어부

Claims (12)

  1. 웨이퍼 상태인 불휘발성 메모리 소자의 테스트 방법에 있어서,
    상기 불휘발성 메모리 소자의 전체 메모리 셀에 대한 소거 및 제 1 검증을 수행하는 단계;
    상기 제 1 검증 결과를 저장하고 있는 페이지 버퍼의 데이터 저장된 제 1 래치의 데이터를 제 2 래치에 저장하고, 상기 제 1 래치를 검증 패스를 나타내는 데이터로 설정하는 단계; 및
    상기 전체 메모리 셀에 대한 소프트 프로그램 및 제 2 검증을 수행하는 단계
    를 포함하는 불휘발성 메모리 소자의 테스트 방법.
  2. 제 1항에 있어서,
    상기 제 1 검증을 위한 제 1 검증전압은 상기 제 2 검증을 위한 제 2 검증전압보다 낮은 전압인 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
  3. 제 1항에 있어서,
    상기 전체 소거 동작 이전에 전원 테스트를 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
  4. 제 1항에 있어서,
    상기 페이지 버퍼의 데이터를 설정하는 것은,
    상기 제 1 검증결과가 저장된 상기 제 1 래치의 데이터를 상기 제 2 래치로 전달하는 단계; 및
    상기 상기 제 1 래치의 데이터를 검증 패스 데이터로 변경하는 단계
    를 포함하는 불휘발성 메모리 소자의 테스트 방법.
  5. 제 4항에 있어서,
    상기 제 1 래치의 데이터를 검증 패스 데이터로 변경하기 위해, 상기 제 2 래치에 전달된 데이터를 반전하여 상기 페이지 버퍼의 센싱노드로 전달하고, 상기 센싱노드의 전압 레벨에 따라 상기 제 1 래치의 데이터를 변경하는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
  6. 제 1항에 있어서,
    상기 제 2 검증은 상기 메모리 셀들중 하나라도 패스되면 중단되는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
  7. 웨이퍼 상태인 불휘발성 메모리 소자의 테스트 방법에 있어서,
    상기 불휘발성 메모리 소자의 전체 메모리 셀에 대한 소거를 하고, 상기 소거에 대한 제 1 검증을 수행하여 그 결과를 페이지 버퍼의 제1 래치로 저장하는 단계;
    상기 제 1 래치에 저장된 데이터를 상기 페이지 버퍼의 센싱노드를 통해 상기 페이지 버퍼의 제 2 래치로 전달하는 제1 전달 단계;
    상기 제 2 래치의 데이터를 검증 패스 결과를 나타내는 데이터로 설정하는 단계; 및
    상기 메모리 셀들에 대한 소프트 프로그램 및 제 2 검증을 수행하는 단계
    를 포함하는 불휘발성 메모리 소자의 테스트 방법.
  8. 제 7항에 있어서,
    상기 전체 소거 동작 이전에 전원 테스트를 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
  9. 제 7항에 있어서,
    상기 제 2 래치에 검증 패스 결과 데이터를 설정하기 위하여, 상기 제 2 래치의 데이터를 상기 센싱노드를 통해 상기 제 1 래치로 전달하는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
  10. 제 7항에 있어서,
    상기 제 1 검증을 위한 제 1 검증전압은 상기 제 2 검증을 위한 제 2 검증전압보다 낮은 전압인 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
  11. 제 7항에 있어서,
    상기 제 1 전달 단계 이후에, 상기 제 1 소거 검증결과가 저장된 상기 제 1 래치의 데이터가 소거 패스되지 못한 것으로 판단되는 경우, 해당 페이지 버퍼에 연결되는 비트라인을 대신하여 동작할 다른 비트라인으로 대체하는 리페어 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
  12. 제 7항에 있어서,
    상기 제 2 검증은 상기 메모리 셀들중 하나라도 패스되면 중단되는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
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