KR100933838B1 - 불휘발성 메모리 소자의 테스트 방법 - Google Patents

불휘발성 메모리 소자의 테스트 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 소자의 테스트에 관한 것으로, 불휘발성 메모리 소자의 테스트 방법에 있어서, 테스트 비트 세팅을 수행하는 단계; 상기 테스트 비트 세팅에 의해 설정된 데이터를 이용하여 제 1 페이지 프로그램을 수행하고, 상기 테스트 프로그램에 대한 검증 결과를 이용하여, 페일이 발생된 제 1 비트라인에 연결되는 페이지 버퍼에 페일 비트를 저장하는 단계; 이후의 페이지들에 대해서 선행된 페이지의 테스트 프로그램 및 페일 비트 저장 결과가 저장된 페이지 버퍼에 데이터를 이용하여 각각의 페이지의 테스트 프로그램 및 검증을 수행하고, 그 검증 결과를 이용하여 페일이 발생된 제 2 비트라인에 연결되는 페이지 버퍼에 페일 비트를 저장하는 단계; 및 메모리 블록의 모든 페이지에 대한 테스트 프로그램 및 검증과 페일 비트 설정이 완료되면, 페이지 버퍼의 데이터를 출력하는 단계를 포함한다.
테스트, 페일, 리페어

Description

불휘발성 메모리 소자의 테스트 방법{Method of testing a non volatile memory device}
본 발명은 불휘발성 메모리 소자의 테스트에 관한 것으로, 모든 페이지에 한 프로그램을 수행한 후, 페일 비트 정보를 메모리 블록 단위로 출력할 수 있게 하는 불휘발성 메모리 소자의 테스트 방법에 관한 것이다.
불휘발성 메모리인 플래시 메모리는 일반적으로 NAND 플래시 메모리와, NOR 플래시 메모리로 구분된다. NOR 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 가지므로 랜덤 액세스 시간 특성이 우수한 반면에, NAND 플래시 메모리는 복수개의 메모리 셀들이 직렬로 연결되어 셀 스트링 당 한 개의 컨택만을 필요로 하므로 집적도면에서 우수한 특성을 갖는다. 따라서 고집적 플래시 메모리에는 주로 NAND 구조가 사용되고 있다.
잘 알려진 NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신장된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
이러한 불휘발성 메모리 소자는 칩을 정상적으로 동작시키기 위해서 메모리 셀의 동작이 정상적인지 테스트를 한다. 이는 메모리 소자가 동작할 때, 데이터 독출에서 정상적인 패스가 되지만 상태 체크를 하면 페일이 발생되기도 한다. 따라서 페일된 메모리 셀이 있는 컬럼은 리페어 동작을 수행하여 정상적으로 메모리 소자가 동작할 수 있게 한다.
데이터 독출이 정상적으로 패스 되면서, 상태체크를 하면 페일이 되는 경우는 상태 비트 스크린(Screen) 동작을 통해서 리페어를 수행해야 한다.
도 1은 일반적은 플래시 메모리 소자의 동작 순서도이다.
도 1을 참조하면, 테스트 모드로 동작을 시작하면(S101), 페이지 단위로 프로그램을 수행하고(S103), 프로그램된 데이터를 페이지 버퍼에 독출한 뒤, 페이지 버퍼에 독출된 데이터 스캔을 하고(S105), 페이지 버퍼 스캔의 결과에 따라 패스와 페일을 판단한다(S107).
상기 페이지 단위의 프로그램과 페이지 버퍼 스캔은 모든 페이지에 대해서 각각 수행되고, 마지막 페이지까지 프로그램과 스캔이 끝나면(S109), 테스트가 종료된다.
상기의 상태 비트 스크린 동작은 동작 명령을 위한 알고리즘과, 페이지에 프로그램될 테스트 비트의 조합으로 사용되고 있고, 매번 페이지 마다 페이지 버퍼의 데이터를 출력한 후, 출력된 데이터를 확인해야 하는 것을 많은 테스트 시간을 소비한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 소자의 메모리 셀을 테스트 하는데 있어서, 메모리 블록 전체에 프로그램을 진행한 후에 데이터 스캔을 함으로써 테스트 시간을 줄일 수 있는 불휘발성 메모리 소자의 테스트 방법을 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 테스트 방법은,
불휘발성 메모리 소자의 테스트 방법에 있어서, 테스트 비트 세팅을 수행하는 단계; 상기 테스트 비트 세팅에 의해 설정된 데이터를 이용하여 제 1 페이지 프로그램을 수행하고, 상기 테스트 프로그램에 대한 검증 결과를 이용하여, 페일이 발생된 제 1 비트라인에 연결되는 페이지 버퍼에 페일 비트를 저장하는 단계; 이후의 페이지들에 대해서 선행된 페이지의 테스트 프로그램 및 페일 비트 저장 결과가 저장된 페이지 버퍼에 데이터를 이용하여 각각의 페이지의 테스트 프로그램 및 검증을 수행하고, 그 검증 결과를 이용하여 페일이 발생된 제 2 비트라인에 연결되는 페이지 버퍼에 페일 비트를 저장하는 단계; 및 메모리 블록의 모든 페이지에 대한 테스트 프로그램 및 검증과 페일 비트 설정이 완료되면, 페이지 버퍼의 데이터를 출력하는 단계를 포함한다.
상기 테스트 비트 세팅은, 상기 제 1 페이지를 제외한 다른 페이지의 테스트 프로그램시의 페이지 버퍼 초기화를 하지 않도록 설정하고, 모든 페이지에 대하여 제 1 비트 프로그램만을 수행하도록 설정하고, 모든 메모리 셀들에 대해 프로그램 을 수행하도록 하는 테스트 비트를 설정하는 것을 특징으로 한다.
상기 제 1 페이지의 테스트 프로그램은 상기 테스트 비트 설정 단계에서 상기 제 1 페이지에 연결되는 페이지 버퍼의 제 1 래치에 입력된 테스트 비트를 상기 제 1 페이지에 프로그램하는 단계; 및 상기 페이지 버퍼의 제 2 래치에 상기 프로그램 검증 결과를 저장하는 단계를 포함한다.
상기 페일 비트를 저장하는 것은, 상기 제 1 래치에 저장된 데이터에 따라 상기 제 2 래치의 데이터 상태를 변경하는 단계; 상기 제 1 래치를 리셋 하는 단계; 및 상기 제 2 래치에 저장된 데이터 상태에 따라 상기 제 1 래치의 데이터 상태를 변경하는 단계를 포함한다.
상기 제 1 페이지를 제외한 나머지 페이지들의 테스트 프로그램은, 각각 선행 페이지의 테스트 프로그램 및 페일비트 저장 결과에 따라 상기 제 1 래치에 저장되는 데이터 상태에 따라 프로그램을 수행하는 것을 특징으로 한다.
상기 페이지 버퍼의 데이터를 출력하는 것은, 상기 제 1 래치의 데이터를 출력하는 것을 특징으로 한다.
상기 출력된 데이터를 이용하여, 페일 비트라인을 판단하여 리페어를 수행하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 테스트 방법은,
메모리 블록의 모든 페이지에 대한 테스트 프로그램과 검증을 수행하는데 있어서, 제 1 페이지는 입력된 테스트 비트를 프로그램하고, 이후의 페이지들은 각각 선행 페이지의 테스트 비트 프로그램과 페일비트 저장 결과를 이용한 테스트 프로 그램 및 검증과, 페일 비트 저장을 하는 단계; 및 상기 메모리 블록의 마지막 페이지의 테스트 프로그램과 검증 및 페일 비트 설정 완료 후, 페이지 버퍼의 데이터를 출력하는 단계를 포함한다.
상기 테스트 프로그램에서 제 1 페이지의 테스트 프로그램 및 검증은, 상기 페이지 버퍼의 제 1 래치에 테스트 비트를 입력하고, 프로그램 및 검증을 수행하는 단계; 및 상기 페이지 버퍼의 제 2 래치에 상기 프로그램 검증 결과를 저장하는 단계를 포함한다.
상기 제 1 페이지의 테스트 검증결과에 따른 페일 비트 설정을 수행하고, 이후의 페이지들은 설정된 페일 비트 데이터에 따라 프로그램 및 검증과 페일 비트 저장을 수행하는 것을 특징으로 한다.
상기 테스트 프로그램은 메모리 셀의 제 1 논리 페이지에 대한 프로그램만을 수행하는 것을 특징으로 한다.
상기 출력된 데이터를 이용하여, 페일 비트라인을 판단하여 리페어를 수행하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 따른 불휘발성 메모리 소자의 테스트 방법은,
테스트 비트 세팅을 수행하는 단계; 상기 테스트 비트 세팅에 의해 설정된 데이터를 이용하여 제 1 페이지 프로그램을 수행하고, 상기 테스트 프로그램에 대한 검증 결과를 이용하여, 페일이 발생된 제 1 비트라인에 연결되는 페이지 버퍼의 데이터를 페일비트로 고정시키는 단계; 이후의 페이지들에 대해서 선행된 페이지의 테스트 프로그램 및 페일 비트 저장 결과가 저장된 페이지 버퍼에 데이터를 이용하여 각각의 페이지의 테스트 프로그램 및 검증을 수행하고, 그 검증 결과를 이용하여 페일이 발생된 제 2 비트라인에 연결되는 페이지 버퍼에 페일 비트를 저장하는 단계; 및 메모리 블록의 모든 페이지에 대한 테스트 프로그램 및 검증과 페일 비트 고정이 완료되면, 페이지 버퍼의 데이터를 출력하는 단계를 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 테스트 방법은, 메모리 블록 전체에 테스트 비트를 모두 프로그램한 후, 페이지 버퍼 스캔을 수행함으로써 테스트 시간을 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a는 플래시 메모리 소자의 블록도이다.
도 2a를 참조하면, 플래시 메모리 소자(200)는 메모리 셀 어레이(210)와, 페이지 버퍼부(220)와, Y 디코더(230)와, X 디코더(240)와 전압 제공부(250) 및 제어부(260)를 포함한다.
메모리 셀 어레이(210)는 데이터 저장을 위한 메모리 셀들이 직렬로 연결된 셀 스트링들이 복수개 포함되고, 각각의 셀 스트링들은 비트라인(BL)에 연결된다. 또한 상기 비트라인과 직교하는 방향으로 메모리 셀들의 게이트가 워드라인(WL)으로 연결된다.
페이지 버퍼부(220)는 상기 메모리 셀 어레이(210)의 비트라인에 연결되는 페이지 버퍼(121)가 복수개 포함되는데, 각각의 페이지 버퍼(121)는 선택된 메모리 셀에 프로그램할 데이터를 임시 저장하였다가 비트라인을 통해 메모리 셀에 전달하거나, 메모리 셀에 저장된 데이터를 독출하여 저장한다.
Y 디코더(230)는 입력 어드레스에 따라 페이지 버퍼부(220)의 페이지 버퍼(121)에 입출력 경로를 제공하고, X 디코더(240)는 입력 어드레스에 따라 메모리 셀 어레이(210)의 워드라인을 선택한다.
전압 제공부(250)는 제어부(260)의 제어에 따라 상기 X 디코더(240)가 연결하는 워드라인에 제공할 동작 전압을 생성하고, 제어부(260)는 동작 명령에 따른 제어신호를 출력하며, 메모리 셀 어레이(210)의 데이터 프로그램 정도에 따라 설정되어 있는 패스전압을 제공할 수 있도록 전압 제공부(250)를 제어한다.
도 2b는 상기 페이지 버퍼의 상세 회로도이다.
도 2b를 참조하면, 페이지 버퍼(221)는 비트라인 선택부(222)와, 센싱부(223)와 래치부(224)와, 프리차지부(225) 및 검증부(229)를 포함한다.
비트라인 선택부(222)는 이븐 비트라인과 오드 비트라인 중에서 하나의 비트라인을 선택한다. 그리고 센싱부(223)는 데이터 독출시에 입력 어드레스에 의해 연결된 비트라인의 전압을 센싱한다. 센싱부(223)가 센싱한 결과는 센싱노드(SO)로 반영된다.
프리차지부(225)는 센싱노드(SO)를 프리차지시키고, 래치부(224)는 다수의 래치 회로들이 센싱노드(SO)와 연결되어 상기 센싱노드(SO)의 전압 레벨에 따라 메모리 셀에 저장된 데이터를 래치회로에 저장하거나, 프로그램할 데이터를 래치회로에 저장하고 있다가 센싱노드(SO)로 전달한다.
래치부(224)는 제 1 내지 제 3 래치회로부(226 내지 228)를 포함한다. 일반적으로 제 1 래치 회로부(226)는 캐시(Cache) 프로그램을 위한 데이터를 임시 저장하거나, 지능형 검증(Intelligent Verify; 이하 IV라 함)을 수행하기 위해 이용된다. 그리고 제 2 래치회로부(227)는 프로그램을 위한 메인(Main) 래치의 역할을 하며, 제 3 래치 회로부(228)는 임시(Temp) 래치 동작을 수행한다.
검증부(229)는 제 1 및 제 2 래치 회로부(226, 227)의 사이에 연결되어 프로그램 검증을 위한 검증신호를 출력한다.
상기의 페이지 버퍼(221)의 회로 연결은 다음과 같다.
비트라인 선택부(222)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)를 포함하고, 센싱부(223)는 제 5 NMOS 트랜지스터(N5)를 포함하고, 래치부(224)는 제 6 내지 제 19 NMOS 트랜지스터(N6 내지 N19)와 제 1 내지 제 6 인버터(IN1 내지 IN6)를 포함하며, 프리차지부(225)는 PMOS 트랜지스터(P)를 포함한다.
제 1 NMOS 트랜지스터(N1)는 이븐 비트라인(BLe)과 노드(K1)의 사이에 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 이븐 비트라인 선택신호(BSLe)가 입력된다. 제 2 NMOS 트랜지스터(N2)는 오드 비트라인(BLo)과 노드(K1)의 사이에 연 결되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 오드 비트라인 선택신호(BSLo)가 입력된다.
제 3 및 제 4 NMOS 트랜지스터(N3, N4)는 이븐 비트라인(BLe)과 오드 비트라인(BLo)의 사이에 직렬로 연결되고, 제 3 및 제 4 NMOS 트랜지스터(N3, N4)의 게이트에는 각각 이븐 비트라인 디스차지신호(DISCHe)와 오드 비트라인 디스차지신호(DISCHo)가 입력된다. 그리고 제 3 및 제 4 NMOS 트랜지스터(N3, N4)의 연결 노드로는 가변전압(VIRPWR)이 입력된다.
상기 가변전압(VIRPWR)은 프로그램 동작에서 프로그램 금지를 위한 비트라인에 전원전압을 입력하거나, 프리차지된 비트라인을 디스차지 할 때 0V 전압을 제공한다.
제 5 NMOS 트랜지스터(N5)는 노드(K1)와 센싱노드(SO)의 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 센싱 제어신호(PBSENSE)가 입력된다. 상기 제 5 NMOS 트랜지스터(N5)는 센싱 제어신호(PBSENSE)의 전압 레벨과, 비트라인 전압 그리고 센싱노드(SO)의 전압 상태에 따라 턴온 또는 턴오프 되어 센싱노드(SO)에 비트라인 전압 상태를 반영한다.
PMOS 트랜지스터(P)는 전원전압과 센싱노드(SO) 사이에 연결되고, PMOS 트랜지스터(P)의 게이트에는 프리차지 제어신호(PRECH_N)가 입력된다.
제 6 및 제 7 NMOS 트랜지스터(N6, N7)는 센싱노드(SO)와 접지노드 사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 제 1 데이터 전송신호(TRANC)가 입력된다. 그리고 제 7 NMOS 트랜지스터(N7)의 게이트는 노드(QC)가 연결된다.
제 8 NMOS 트랜지스터(N8)는 노드(QC)와 노드(K2) 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)의 게이트에는 제 1 리셋 신호(CRST)가 입력된다. 제 9 NMOS 트랜지스터(N9)는 노드(QC_N)와 노드(K2) 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)의 게이트에는 제 1 세트신호(CSET)가 입력된다.
제 1 및 제 2 인버터(IN1, IN2)는 노드(QC)와 노드(QC_N)의 사이에 래치 회로 연결되어 제 1 래치(L1)를 구성한다.
제 10 NMOS 트랜지스터(N10)는 센싱노드(SO)와 노드(QM_N)의 사이에 연결되고, 제 10 NMOS 트랜지스터(N10)의 게이트에는 제 2 데이터 전송신호(TRANM)가 입력된다.
제 11 NMOS 트랜지스터(N11)는 노드(QM)와 노드(K2) 사이에 연결되고, 제 12 NMOS 트랜지스터(N12)는 노드(QM_N)와 노드(K2) 상에 연결된다. 그리고 제 11 및 제 12 NMOS 트랜지스터(N11, N12)의 게이트에는 각각 제 2 리셋 신호(MRST)와 제 2 세트신호(MSET)가 입력된다.
제 3 및 제 4 인버터(IN3, IN4)는 노드(QM)와 노드(QM_N) 사이에 래치 회로로 연결되어 제 2 래치(L2)를 구성한다.
제 13 및 제 14 NMOS 트랜지스터(N13, N14)는 센싱노드(SO)와 접지노드 사이에 직렬로 연결되고, 제 13 NMOS 트랜지스터(N13)의 게이트에는 제 3 데이터 전송 신호(TRANT)가 입력되며, 제 14 NMOS 트랜지스터(N14)의 게이트는 노드(QT)에 연결된다.
제 15 NMOS 트랜지스터(N15)는 센싱노드(SO)와 노드(QT) 사이에 연결되고, 제 15 NMOS 트랜지스터(N15)의 게이트에는 상기 제 3 데이터 전송신호(TRANT)의 반전신호(TRANT_N)가 입력된다.
제 16 NMOS 트랜지스터(N16)는 센싱노드(SO)와 노드(QT_N) 사이에 연결되고, 제 16 NMOS 트랜지스터(N16)의 게이트에는 제어신호(BCPGM)가 입력된다.
제 17 NMOS 트랜지스터(N17)는 노드(QT)와 노드(K2) 사이에 연결되고, 제 18 NMOS 트랜지스터(N18)는 노드(QT_N)와 노드(K2) 사이에 연결된다. 그리고 제 17 및 제 18 NMOS 트랜지스터(N17, N18)의 게이트에는 각각 제 3 리셋 신호(TRST)와 제 3 세트신호(TSET)가 입력된다.
제 5 및 제 6 인버터(IN5, IN6)는 노드(QT)와 노드(QT_N) 사이에 래치 회로로 연결되어 제 3 래치(L3)를 구성한다.
그리고 제 19 NMOS 트랜지스터(N19)는 노드(K2)와 접지노드 사이에 연결되고, 제 19 NMOS 트랜지스터(N19)의 게이트는 센싱노드(SO)에 연결된다.
검증부는 노드(QC_N)와 노드(QM) 사이에 연결되어, 프로그램 검증신호를 출력하는데, 상세한 회로는 생략하였다.
또한, 상기 도 2b에 나타난 페이지 버퍼(221)는 상기 노드(QC)와 노드(QC_N)를 통해 데이터를 입력하기 위한 데이터 입력부와, 상기 노드(QC_N)를 통해 래치된 데이터를 출력하는 데이터 출력부를 포함하고 있으나, 본 발명의 실시 예에서는 도시하지 않았다.
상기의 도 2b와 같은 페이지 버퍼를 이용해서 메모리 블록의 모든 페이지에 테스트 비트를 프로그램하고, 이후에 메모리블록 단위로 데이터를 출력하여 페일 여부를 판단하는 방법은 다음과 같다.
도 3은 본 발명의 실시 예에 따른 테스트 동작 순서도이다.
도 3을 참조하면, 플래시 메모리 소자(200)의 메모리 셀들을 테스트하기 위해서, 우선 테스트 모드 엔트리로 동작 모드가 변경되고(S301), 테스트를 위한 비트 세팅을 수행한다(S303).
상기 테스트 비트를 세팅하는 것은, 프로그램 동작시에 MSB(Most Significant Bit) 프로그램은 실행하지 않고, 페이지 단위로 프로그램을 할 때마다 리셋을 수행하지 않으며, LSB(Least Significant Bit)프로그램만 수행하도록 하도록 세팅하는 것이다.
즉, 페이지 단위로 모든 메모리 셀이 프로그램되도록 하고, 페이지가 변경되어도 페이지 버퍼를 리셋 하지 않고 상태 유지를 할 수 있게 한다. 그리고 멀티 레벨 셀을 포함하는 플래시 메모리 소자인 경우에도 LSB 프로그램만 수행하도록 설정하는 것이다.
테스트 비트 설정이 끝나면, 테스트 진행 명령이 입력되고(S305), 제 1 페이지부터 프로그램을 수행한다(S307). 이때 프로그램은 메모리 셀의 정상 유무를 확인하기 위한 테스트 프로그램이므로 선택된 페이지의 모든 메모리 셀들을 프로그램한다. 또한 프로그램 이후에는, 검증을 위하여 메모리 셀의 데이터를 페이지 버퍼로 독출한다.
그리고는 제 1 테스트 확인 과정과, 제 2 테스트 확인과정을 수행한다(S309, S311). 상기 제 1 및 제 2 테스트 확인 과정은 페이지 버퍼(221)에서 제 1 내지 제 2 래치(L1, L2) 간에 데이터를 이동시킴으로써 페일메모리 셀이 있는 비트라인을 표시할 수 있도록 하는 방법이다.
이후에는 마지막 페이지 까지 프로그램되었는지를 확인하고(S313), 마지막 페이지가 아니라면 다음 페이지의 프로그램을 수행한다(S315). 이때 앞서 테스트 비트 세팅 과정에서 언급한 바와 같이 다음 페이지 프로그램을 수행하기 위한 페이지 버퍼(221)의 초기화 과정은 수행되지 않는다.
그리고 마지막 페이지 까지 프로그램이 완료되면, 페이지 버퍼(221)에 래치된 데이터를 출력하고(S317), 출력된 데이터를 이용해서 페일이 발생한 비트라인을 확인하고, 리페어를 수행할 수 있다.
상기 도 3의 테스트 동작을 상기 도 2b를 참조하여, 실제 데이터 상태를 예를 들어 설명하면 다음과 같다.
먼저, 페이지 버퍼(221)의 제 1 내지 제 3 래치(L1 내지 L3) 중에서 테스트 동작에서는 제 1 및 제 2 래치(L1, L2)만이 사용된다.
도 3의 테스트 비트 세팅이 끝나면, 페이지 버퍼(221)의 제 1 래치(L1)에는 프로그램할 데이터가 로딩된다. 상기 동작 결과를 3가지 경우로 분류하면, 메모리 셀이 프로그램되어야 하는 경우와, 프로그램 금지 되어야 하는 경우, 그리고 프로그램되어야 하지만 페일이 발생하여 프로그램이 발생하지 않는 경우로 분류할 수 있고, 이를 각각, A, B, C 경우로 구분하기로 한다.
따라서 테스트 비트 세팅 후에 페이지 버퍼(221)의 제 1 및 제 2 래치의 노드 상태는 각각의 경우에 따라 다음의 표 1과 같이 나타날 수 있다.
Figure 112008017199683-pat00001
상기와 같이 세팅된 페이지 버퍼(221)의 데이터는 첫 번째 페이지에 프로그램되고, 제 2 래치(L2)로 프로그램 검증이 수행된다. 다음의 표2는 프로그램 검증 이후의 노드 상태를 나타낸다.
Figure 112008017199683-pat00002
상기 표 2에서 확인할 수 있는 바와 같이, 정상적인 셀은 프로그램 검증을 수행한 후에 노드(QM_N)가 '1'데이터 상태가 된다. 그러나 비정상적인 페일 셀은 노드(QM_N)가 '0'데이터 상태이다.
상기와 같이 검증이 이루어진 후에, 제 1 테스트 확인 과정(S309)을 수행하는데, 테스트 확인 과정은 제 1 래치(L1)의 데이터를 제 2 래치(L2)로 초기화 없이 이동시키는 동작을 수행한다. 이때 명령어로써 30H가 사용될 수 있다.
도 4a는 도 3의 제1 테스트 확인 동작의 타이밍도이다.
도 3을 참조하면, 제 1 테스트 확인을 수행하기 위해 먼저, 프리차지 제어시호(PRECH_N)가 로우 레벨로 입력되어, PMOS 트랜지스터(P)를 턴온 시킴으로써 센싱노드(SO)를 하이 레벨로 프리차지시킨다.
그리고 제 1 데이터 전송신호(TRANC)를 입력하여, 노드(QC)의 데이터 상태에 따라 센싱노드(SO)의 전압 레벨을 바꾸고, 제 2 세트신호(MSET)를 하이 레벨로 입력하여 노드(QM_N)에 데이터 상태를 변경한다.
즉, 센싱노드(SO)가 프리차지된 상태에서 제 6 NMOS 트랜지스터(N6)를 턴온 시키면, 노드(QC)의 상태에 따라서 센싱노드(SO)가 변경되는데, 노드(QC)가 '1'이면 제 7 NMOS 트랜지스터(N7)가 턴온 되어 센싱노드(SO)에 프리차지되었던 전압이 접지노드로 빠져나가고 센싱노드(SO)는 '0'상태가 된다.
또한 노드(QC)의 상태가 '0'이면 제 7 NMOS 트랜지스터(N7)는 턴오프를 유지하므로, 프리차지된 센싱노드(SO)는 '1'상태를 유지한다.
상기 센싱노드(SO)가 '1'상태이면, 제 19 NMOS 트랜지스터(N19)가 턴온 되어 노드(K2)는 접지노드와 연결되고, 상기 센싱노드(SO)가 '0' 상태이면 제 19 NMOS 트랜지스터(N19)는 턴오프 된다.
그리고 제 2 세트신호(MSET)가 하이 레벨로 입력되면, 제 12 NMOS 트랜지스터(N12)가 턴온 된다. 제 12 NMOS 트랜지스터(N12)가 턴온 되면, 노드(K2)의 상태에 따라서 노드(QM_N)의 데이터 상태가 변경된다.
A와 C의 경우에는 제 19 NMOS 트랜지스터(N19)는 턴오프 상태이므로, 노드(QM_N)는 처음의 '1'또는 '0'상태를 그대로 유지한다.
그러나 B의 경우에는 제 19 NMOS 트랜지스터(N19)가 턴온 되므로, 노드(QM_N)는 '1'상태에서 '0'상태로 변경된다.
따라서 노드의 상태는 다음의 표 3과 같아진다.
Figure 112008017199683-pat00003
다음으로 제 2 테스트 확인 과정(S311)은 다음과 같이 수행한다.
도 4b는 도 3의 제 2 테스트 확인 과정의 타이밍도이다.
도 4b를 참조하면, 단계 S309의 제 1 테스트 확인 과정을 마친 상태에서 제 1 및 제 2 래치(L1, L2)의 노드 상태는 상기 표 3과 같은 상태이고, 제 1 래치(L1)를 먼저 리셋 한다. 이를 위해서 센싱노드(SO)를 프리차지 제어신호(PRECH_N)에 의해 프리차지하고, 제 1 리셋 신호(CRST)를 인가하여 노드(QC_N)를 '1'상태로 만든다.
그리고 제 2 데이터 전송신호(TRANM)를 하이 레벨로 인가하면, 센싱노드(SO)는 노드(QM_N)의 상태에 따라서 변경된다. 이후에 제 1 세트신호(CSET)를 하이 레벨로 인가하면, 노드(QC_N)의 상태가 변경된다.
즉, '1'상태로 리셋 된 노드(QC_N)는 노드(QM_N)가 '1'상태인 경우에는 '0'데이터로 변경된다. 그리고 노드(QM_N)가 '0'상태이면, 노드(QC_N)는 '1'상태를 유지한다. 상기의 테스트가 모두 끝나면 두 번째 페이지의 프로그램을 수행하는데, 이때 페이지 버퍼를 초기화하지 않고 노드(QC_N)에 래치된 상태 그대로 프로그램을 수행하여 도 3의 단계 S309 내지 S313을 메모리 블록의 마지막 페이지 까지 되풀이 수행한다.
다음의 표 4는 제2 테스트 확인 수행 결과에 따른 노드 상태를 나타낸다.
Figure 112008017199683-pat00004
상기의 제1 및 제2 테스트 확인 과정은 첫 번째 페이지의 프로그램 이후에 진행한 것으로, 노드(QC_N)가 '1'이 되면 페일로 판단하여 상태비트 스크린(Screen)을 수행할 수 있다.
그리고 테스트 프로그램의 경우는 모든 메모리 셀들을 프로그램하게 된다. 따라서 노드(QC_N)가 첫 번째 페이지를 프로그램하고, 제 1 및 제 2 테스트 확인을 한 결과를 그대로 반영하여 두 번째 페이지, 세 번째 페이지 그리고 메모리 블록의 마지막 페이지까지 테스트 프로그램을 수행하여도 페일 메모리 셀이 하나라도 있는 비트라인과 연결되는 페이지 버퍼(221)의 노드(QC_N)는 '1'을 그대로 유지하고 있게 된다.
따라서 메모리 블록의 모든 페이지에 테스트 프로그램을 하고, 제1 및 제 2 테스트 확인을 수행한 후에 최종적으로 페이지 버퍼(221)의 노드(QC_N)의 데이터를 출력하여 '1'인 상태인 페이지 버퍼(221)에 연결되는 비트라인을 스크린하고 리페어 수행을 한다.
상기의 과정에 의해서 메모리 블록 전체를 테스트 비트 프로그램 후에 데이터 독출은 한번만 하면 되므로, 테스트 시간이 단축된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적은 플래시 메모리 소자의 동작 순서도이다.
도 2a는 플래시 메모리 소자의 블록도이다.
도 2b는 상기 페이지 버퍼의 상세 회로도이다.
도 3은 본 발명의 실시 예에 따른 테스트 동작 순서도이다.
도 4a는 도 3의 제1 테스트 확인 동작의 타이밍도이다.
도 4b는 도 3의 제 2 테스트 확인 과정의 타이밍도이다.
*도면의 주요 부분의 간단한 설명*
200 : 플래시 메모리 소자 210 : 메모리 셀 어레이
220 : 페이지 버퍼부 230 : Y 디코더
240 : X 디코더 250 : 전압 제공부
260 : 제어부

Claims (13)

  1. 불휘발성 메모리 소자의 테스트 방법에 있어서,
    테스트 비트 세팅을 수행하는 단계;
    상기 테스트 비트 세팅에 의해 설정된 데이터를 이용하여 제 1 페이지 프로그램을 수행하고, 상기 테스트 프로그램에 대한 검증 결과를 이용하여, 페일이 발생된 제 1 비트라인에 연결되는 페이지 버퍼에 페일 비트를 저장하는 단계;
    이후의 페이지들에 대해서 선행된 페이지의 테스트 프로그램 및 페일 비트 저장 결과가 저장된 페이지 버퍼에 데이터를 이용하여 각각의 페이지의 테스트 프로그램 및 검증을 수행하고, 그 검증 결과를 이용하여 페일이 발생된 제 2 비트라인에 연결되는 페이지 버퍼에 페일 비트를 저장하는 단계; 및
    모든 페이지에 대한 테스트 프로그램 및 검증과 페일 비트 설정이 완료되면, 페이지 버퍼의 데이터를 출력하는 단계
    를 포함하는 불휘발성 메모리 소자의 테스트 방법.
  2. 제 1항에 있어서,
    상기 테스트 비트 세팅은,
    상기 제 1 페이지를 제외한 다른 페이지의 테스트 프로그램시의 페이지 버퍼 초기화를 하지 않도록 설정하고,
    모든 페이지에 대하여 제 1 비트 프로그램만을 수행하도록 설정하고,
    모든 메모리 셀들에 대해 프로그램을 수행하도록 하는 테스트 비트를 설정하는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
  3. 제 1항에 있어서,
    상기 제 1 페이지의 테스트 프로그램은
    상기 테스트 비트 설정 단계에서 상기 제 1 페이지에 연결되는 페이지 버퍼의 제 1 래치에 입력된 테스트 비트를 상기 제 1 페이지에 프로그램하는 단계; 및
    상기 페이지 버퍼의 제 2 래치에 상기 프로그램 검증 결과를 저장하는 단계
    를 포함하는 불휘발성 메모리 소자의 테스트 방법.
  4. 제 3항에 있어서,
    상기 페일 비트를 저장하는 것은,
    상기 제 1 래치에 저장된 데이터에 따라 상기 제 2 래치의 데이터 상태를 변경하는 단계;
    상기 제 1 래치를 리셋 하는 단계; 및
    상기 제 2 래치에 저장된 데이터 상태에 따라 상기 제 1 래치의 데이터 상태를 변경하는 단계
    를 포함하는 불휘발성 메모리 소자의 테스트 방법.
  5. 제 4항에 있어서,
    상기 제 1 페이지를 제외한 나머지 페이지들의 테스트 프로그램은, 각각 선행 페이지의 테스트 프로그램 및 페일비트 저장 결과에 따라 상기 제 1 래치에 저장되는 데이터 상태에 따라 프로그램을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
  6. 제 5항에 있어서,
    상기 페이지 버퍼의 데이터를 출력하는 것은, 상기 제 1 래치의 데이터를 출력하는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
  7. 제 6항에 있어서,
    상기 출력된 데이터를 이용하여, 페일 비트라인을 판단하여 리페어를 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
  8. 메모리 블록의 모든 페이지에 대한 테스트 프로그램과 검증을 수행하는데 있어서, 제 1 페이지는 입력된 테스트 비트를 프로그램하고, 이후의 페이지들은 각각 선행 페이지의 테스트 비트 프로그램과 페일비트 저장 결과를 이용한 테스트 프로그램 및 검증과, 페일 비트 저장을 하는 단계; 및
    상기 메모리 블록의 마지막 페이지의 테스트 프로그램과 검증 및 페일 비트 설정 완료 후, 페이지 버퍼의 데이터를 출력하는 단계
    를 포함하는 불휘발성 메모리 소자의 테스트 방법.
  9. 제 8항에 있어서,
    상기 테스트 프로그램에서 제 1 페이지의 테스트 프로그램 및 검증은,
    상기 페이지 버퍼의 제 1 래치에 테스트 비트를 입력하고, 프로그램 및 검증을 수행하는 단계; 및
    상기 페이지 버퍼의 제 2 래치에 상기 프로그램 검증 결과를 저장하는 단계
    를 포함하는 불휘발성 메모리 소자의 테스트 방법.
  10. 제 9항에 있어서,
    상기 제 1 페이지의 테스트 검증결과에 따른 페일 비트 설정을 수행하고, 이후의 페이지들은 설정된 페일 비트 데이터에 따라 프로그램 및 검증과 페일 비트 저장을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
  11. 제 8항에 있어서,
    상기 테스트 프로그램은 메모리 셀의 제 1 논리 페이지에 대한 프로그램만을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
  12. 제 8항에 있어서,
    상기 출력된 데이터를 이용하여, 페일 비트라인을 판단하여 리페어를 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 테스트 방법.
  13. 테스트 비트 세팅을 수행하는 단계;
    상기 테스트 비트 세팅에 의해 설정된 데이터를 이용하여 제 1 페이지 프로그램을 수행하고, 상기 테스트 프로그램에 대한 검증 결과를 이용하여, 페일이 발생된 제 1 비트라인에 연결되는 페이지 버퍼의 데이터를 페일비트로 고정시키는 단계;
    이후의 페이지들에 대해서 선행된 페이지의 테스트 프로그램 및 페일 비트 저장 결과가 저장된 페이지 버퍼에 데이터를 이용하여 각각의 페이지의 테스트 프로그램 및 검증을 수행하고, 그 검증 결과를 이용하여 페일이 발생된 제 2 비트라인에 연결되는 페이지 버퍼에 페일 비트를 저장하는 단계; 및
    메모리 블록의 모든 페이지에 대한 테스트 프로그램 및 검증과 페일 비트 고정이 완료되면, 페이지 버퍼의 데이터를 출력하는 단계
    를 포함하는 불휘발성 메모리 소자의 테스트 방법.
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